KR0164795B1 - 반도체 장치의 패드 배치구조 - Google Patents

반도체 장치의 패드 배치구조 Download PDF

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Abstract

반도체 장치의 패드 배치의 구조에 관한 것으로, 특히 전원전압 전용 패드를 적어도 2쌍 이상 가지는 반도체 장치의 패드 배치를 작은 면적에 효율적으로 배치한 구조에 관한 것이다. 상기의 패드 배치 구조는 에지의 방향에 메모리셀 어레이들이 형성되는 칩에 매우 유용하게 이용될 수 있으며, 이는 칩의 중앙에 위치되며 상기 칩으로부터의 신호를 입출력하는 다수의 입출력 패드들이 일정한 등간격으로 이격되어 배치되는 센타 패드층과, 상면에 상기 센타 패드층상에 배치된 다수의 입출력 패드들의 소정 갯수에 대응하여 할당되는 파워패드들이 분리되어 배치되는 제1, 제2파워버스리드가 상기 센타 패드층에 상하측에 이웃하여 배치된다.

Description

반도체 장치의 패드 배치 구조
제1도는 종래의 반도체 장치에 적용된 센타 패드 배치 구조의 평면도.
제2도는 본 발명에 따른 반도체 장치에 적용된 패드 배치의 구조의 평면도.
제3도는 본 발명의 제2실시예에 따른 반도체 장치에 적용된 패드 배치의 구성의 평면도.
본 발명은 반도체 장치의 패드 배치의 구조에 관한 것으로, 특히 전원전압 전용 패드를 적어도 2쌍 이상 가지는 반도체 장치의 패드 배치를 작은 면적에 효율적으로 배치한 구조에 관한 것이다.
현재의 반도체 장치, 예를들면, 다이나믹 랜덤 억세스 메모리등의 반도체 메모리 장치는 기술의 발달로 점점 고집적화(high density)와 고주파수 동작용으로 발전되고 있으며, 데이타 입출력 핀을 다수개 갖는 바이트 와이드(Byte Wide)의 제품이 주류를 이루고 있다. 이러한, 고집적화 반도체 메모리 장치의 팩케지 사이즈는 칩의 집적도가 높아지더라도 이전 세대의 반도체 메모리 장치와의 호환성을 이유로 더 이상 커지지 않고 있다.
따라서, 칩의 고집적화에 따라 칩의 사이즈는 커지는데 비하여 팩케지의 사이즈는 커지지 않는 관계로, 칩의 길이 방향으로 배치된 하나의 패드층(Pads layer)에 신호 입출력 패드 및 전원전압을 공급하는 파워패드(전원전압 및 접지전압패드)들을 나열하는 배치 구조가 이용되어 왔다. 이러한 패드의 배치 구조는 칩의 에지(edge) 혹은 센타(Center) 방향에 배치되는 하나의 패드층(Pad layer)칩의 모든 패드를 배치함으로써 칩의 사이즈를 감소시키는 이점이 있어 현재까지 널리 사용되고 있다.
그러나, 상기와 같이 하나의 패드층에 모든 PAD를 배치하는 기술은 외부 핀의 갯수가 상대적으로 적은 X1, X4, X8(데이타 비트의 입출력 핀의 갯수)등의 제품에서는 칩의 사이즈를 감소시키는 이점 때문에 널리 사용되고 있으나, 팩케지의 외부에 형성되는 입출력 터미널(DQ)의 핀수가 증가하는 X16, X32등의 반도체 메모리 장치에서는 모든 패드를 하나의 패드에 배치하기 힘든 문제가 발생한다.
일예를 들면, 바이트 와이드 제품 또는 동기식 다이나믹 랜덤 억세스 메모리등의 제품은 팩케지의 외부핀, 즉, 칩의 입출력 패드의 증가에 따라 입출력 패드 전용의 파워패드를 별도로 구비하게 된다. 이러한 파워패드는 X16의 메모리인 경우 4개의 입출력 패드당 전원전압패드와 접지전압패드로 이루어지는 한쌍의 파워패드를 구비하게 된다. 즉, X16의 반도체 메모리 장치에서는 16개의 입출력 패드 이외에 4개의 전원전압패드 VCC와 4개의 접지전압패드 Vss가 더 포함된다. 따라서, 입출력 패드가 증가되는 바이트 와이드 제품 혹은 동기식 DRAM에서 사용되기가 매우 곤란한 문제가 발생된다.
상기와 같이 칩의 중앙(Center)에 패드층을 형성하고, 상기 형성된 하나의 패드층에 신호 입출력 패드 및 전원공급 패드들을 형성하는 센타패드의 배치 구조는 하기의 제1도와 같다.
제1도는 종래의 반도체 장치에 적용된 센타 패드 배치 구조의 평면도를 도시한 것이다. 이의 구성은 입출력 터미널 패드의 갯수가 16개이고, 전원전압 및 접지전압 패드가 각각 4개씩인 경우를 가정하여 도시한 것으로, 패드의 배치 구조는 하기와 같다. 이 제1도는 입출력 패드, 전원전압 및 접지전압 이외의 패드는 생략하였다.
칩 12의 중앙에는 16개의 입출력 패드 P1∼P4, P7∼P10, P13∼P16, P19∼P22들과 파워패드 P5,P6,P11,P12,P17,P18,P23 및 P24들이 일정한 등간격으로 이격되어 위치되어 있다. 여기서, 상기 파워패드들은 전원전압패드 P5,P11,P17 및 P23들과 접지전압패드 P6,P12,P18 및 P24로 나뉘어져 있으며, 이들 파워패드의 전원전압패드 P5,P11,P17,P23 및 접지전압패드 P6,P12,P18,P24들 각각은 센타패드층 14에 이웃하여 배치된 제1파워버스리드(1ST Power bus lead) 16와 제2파워버스리드(2ND bus lead) 18에 각각 금속(metal)으로 연결되어 칩내의 각회로부에 전원전압 Vcc와 접지전압 Vss를 각각 공급한다. 그리고, 칩 12의 외곽에는 메모리셀 어레이들 20이 배치된다. 여기서, 제1파워버스리드 16는 칩의 외부로부터 칩 12의 내부에 제1전압소스, 예를들면, 전원전압 Vcc를 공급하는 패스(Pass)이며, 제2파워버스리드 18는 칩의 외부로부터 칩의 내부에 제2전압소스, 예를들면 접지전압 Vss를 공급하는 패스(Pass)이다.
상기와 같은 배치 구조를 갖는 종래의 기술로 배치된 센타 패드층 14내의 패드의 갯수는 24개이며, 패드와 이웃하는 패드간의 이격 거리를 약 200㎛로 가정할 경우, 패드 P1에서 최종적으로 배치된 패드 P24까지의 거리는 약 4600㎛(200×23개)로 매우 긴 길이를 가질 수 밖에 없다. 즉, 칩의 길이 방향의 중앙으로 배치된 하나의 패드층 14에 모든 패드를 배치하는 경우 4600㎛의 길이를 갖는 레이아웃이 필요로 하게 된다. 따라서, 종래의 기술은 외부의 핀과 와이어 본딩되는 패드의 수가 많을 수록 칩의 레이아웃의 증가를 초래하여 고집적화에 따라 다핀화를 요구하는 바이트 와이드 및 동기식 DRAM등에 이용할 수 없는 문제점이 발생한다. 또한, 고집적화를 할 수 없는 문제를 야기시킨다.
따라서, 본 발명의 목적은 고집적화에 용이한 반도체 장치의 패드 배치 구조를 제공함에 있다.
본 발명의 다른 목적은 바이트 워드 및 동기식 다이나믹 랜덤 억세스 메모리등의 반도체 장치의 칩 면적을 증가시키지 않고 파워패드를 용이하게 배치할 수 있는 패드 배치 구조를 제공함에 있다.
본 발명의 또다른 목적은 일정수의 입출력 패드당 할당되는 전원패드쌍을 파워버스리드(Power Bus lead)의 상면에 형성하여 칩의 길이방향의 면적을 증가시키지 않고 다수의 패드를 배치하는 반도체 장치의 패드 배치 구조를 제공함에 있다.
상기의 목적을 달성하기 위한 본 발명은 에지의 방향에 메모리셀 어레이들이 형성되는 칩을 가지는 반도체 장치의 패드 배치 구조에 있어서, 상기 칩의 중앙에 위치되며 상기 칩으로부터의 신호를 입출력하는 다수의 입출력 패드들이 일정한 등간격으로 이격되어 배치되는 센타 패드층과, 상면에 상기 센타 패드층상에 배치된 다수의 입출력 패드들의 소정 갯수에 대응하여 할당되는 파워 패드들이 분리되어 배치되는 제1, 제2파워버스리드가 상기 센타 패드층에 상하측에 이웃하여 배치함을 특징으로 한다.
이하 본 발명에 따른 바람직한 실시예들의 동작을 첨부된 도면을 참조하여 상세하게 설명한다. 본 발명의 실시예에 관한 도면에서 전술한 도면상의 구성요소와 실질적으로 동일한 구성과 기능을 가진 것들에는 그것들과 동일한 참조부호를 사용함에 유의하여야 한다.
제2도는 본 발명에 따른 반도체 장치에 적용된 패드 배치의 구조의 평면도로서, 입출력 패드의 갯수가 16개이고, 전원전압 및 접지전압 패드가 각각 4개씩인 경우를 가정하여 도시한 것으로, 패드의 배치 구조는 하기와 같다.
칩 12의 중앙에는 16개의 입출력 패드 S1∼S4, S7∼S10, S13∼S16, S19∼S22들이 일정한 등간격으로 이격되어 위치되어 있다. 그리고, 상기 4개의 입출력 패드당 할당되는 파워패드쌍들, 예를들면, 전원전압패드와 접지전압패드는 상기 센타 패드층 14에 이웃하여 배치된 제1파워버스리드 16와 제2파워버스리드 18에 각각 분산되어 배치된다. 이때, 전원전압패드 S5와 접지전압패드 S6이 한쌍의 파워패드를 이루어 입출력 패드 S1∼S4의 전용 파워패드로 할당된다. 그이외의 S11과 S12, S17과 S18, S23과 S24들이 한쌍의 파워패드들을 구성한다.
상기와 같이 4개의 입출력 패드들에 대하여 할당되는 파워패드들의 전원전압패드 S5,S11,S17,S23 및 접지전압패드 S6,S12,S18,S24들을 다수의 입출력 패드들이 일정한 등간격으로 배치된 센타 패드층 14에 이웃하는 제1파워버스리드 16과 제2파워버스리드 18들에 각각 분산하여 일정한 등간격으로 배치함으로써 센타 패드층 14의 길이 방향의 면적을 감소시킬 수 있다.
상기와 같이 센타 패드층 14에 등간격으로 배치된 입출력 패드와 이웃하는 입출력 패드간의 길이를 전술한 바와 같이 약 200㎛라 가정하면, 입출력 패드 S1에서 최종적으로 배치된 입출력 패드 S24까지의 길이는 200㎛×15=3000㎛로 된다. 즉, 상기 제2도와 같이 센타 패드층 14에 이웃하여 배치된 제1파워버스리드 16와 제2파워버스리드 18에 전원전압패드 S5,S11,S17,S233들과 접지전압패드 S6,S12,S18,S23들을 각각 분산하여 3개의 패드층에 모든 패드를 분산 배치할 경우 종래에 비하여 약 1600㎛의 레이아웃을 감소시킬 수 있어 칩의 레이아웃에 상당한 이점을 가질 수 있다.
제3도는 본 발명의 제2실시예에 따른 반도체 장치에 적용된 패드 배치의 구조의 평면도로서, 이는 칩의 에지에 다수의 패드를 배치한 실시예의 도면을 나타낸 것이다. 이는 메모리셀 어레이들 20이 칩 12의 중앙에 집중되어 있고, 상기 메모리셀 어레이들 20의 이웃하는 영역에 제2파워버스리드 18A, 18B와 패드층 14A, 14B 및 제1파워버스리드 16A, 16B가 순차적으로 배열된 구조를 갖는다.
상기에서 첫번째 패드층 14A에는 다수의 입출력 패드 A1∼A4, A7∼A10, A13∼A16, A19∼A22들이 일정한 등간격으로 배치되어 있으며, 상기 첫번째 패드층 14A의 상부 및 하부에 이웃하는 제1파워버스리드 16A와 제2파워버스리드 18A들 각각에는 상기 4개의 입출력 패드당 할당되는 파워패드쌍들, 예를들면, 전원전압패드들 A5,A11,A17,A23과 접지전압패드들 A6,A12,A18,A24이 각각 분산되어 배치된다. 이와 마찬가지로, 두번째 패드층 14B에는 다수의 입출력 패드 B1∼B4, B7∼B10, B13∼B16, B19∼B22들이 일정한 등간격으로 배치되어 있으며, 상기 두번째 패드층 14B의 상부 및 하부에 이웃하는 제2파워버스리드 18B와 제1파워버스리드 16B들 각각에는 상기 4개의 입출력 패드당 할당되는 파워패드쌍들, 예를들면, 접지전압패드들 B6,B12,B18,B24와 전원전압패드들 B5,B11,B17,B23이 각각 분산되어 배치된다.
이때, 상기 제3도와 같은 구성을 갖는 본 발명의 패드 배치 구조는 전원전압패드들과 접지전압패드들을 별도의 패드층을 형성하는 것이 아니고 전술한 제2도와 같이 제1파워버스리드와 제2파워버스리드의 상부에 각각의 패드를 형성하는 것임에 유의하여야 한다. 즉, 이미 존재하는 제1파워버스리드와 제2파워버스리드의 상부에 소정의 파워패드를 배치하는 것이어서 이들을 이용하여 칩의 사이즈가 증가하는 것을 방지하는 것을 인식하여야 한다.
상기와 같이 칩의 에지에 입출력 패드를 배치하는 구조에 있어서도 4개의 입출력 패드당 할당되는 파워패드쌍을 다수의 입출력 패드가 배치되는 패드층에 이웃하는 제1파워버스리드 및 제2파워버스리드에 각각 분산하여 배치함으로써 칩의 사이즈 증가를 방지할 수 있다.
상술한 바와 같이 본 발명은 다수의 입출력 패드에 필요로 하는 입출력 패드 전용 파워패드들 각각을 입출력 패드층에 이웃하는 제1파워버스리드와 제2파워버스리드상에 배치하여 다수의 입출력 패드가 배치되는 패드층으로부터 분리함으로써 칩의 사이즈 증가를 억제할 수 있어 고집적화에 매우 유리한 이점을 가진다.

Claims (4)

  1. 에지의 방향에 메모리셀 어레이들이 형성되는 칩을 가지는 반도체 장치의 패드 배치 구조에 있어서, 상기 칩의 중앙에 위치되며 상기 칩으로부터의 신호를 입출력하는 다수의 입출력 패드들이 일정한 등간격으로 이격되어 배치되는 센타 패드층과, 상면에 상기 센타 패드층상에 배치된 다수의 입출력 패드들의 소정 갯수에 대응하여 할당되는 파워 패드들이 분리되어 배치되는 제1, 제2파워버스리드가 상기 센타 패드층에 상하측에 이웃하여 배치됨을 특징으로 하는 반도체 장치의 패드 배치 구조.
  2. 제1항에 있어서, 상기 제1파워버스리드는 상기 칩의 외부로부터 공급되는 전원전압을 상기 칩내로 공급하는 전원전압라인이며, 상부에는 상기 다수의 입출력 패드들의 소정 갯수마다 할당되는 전원전압패드가 형성됨을 특징으로 하는 반도체 장치의 패드 배치 구조.
  3. 제1항 또는 제2항에 있어서, 상기 제2파워버스리드는 상기 칩이 외부로부터의 접지전압을 상기 칩내로 공급하는 접지전압라인이며, 상부에는 상기 다수의 입출력 패드들의 소정 갯수마다 할당되는 접지전압패드가 형성됨을 특징으로 하는 반도체 장치의 패드 배치 구조.
  4. 중앙에 메모리셀 어레이들이 형성되고, 에지측에 다수의 패드들이 배치되는 칩을 가지는 반도체 장치의 패드 배치 구조에 있어서, 상기 칩의 에지에 위치되며 상기 칩으로부터의 신호를 입출력하는 다수의 입출력 패드들이 일정한 등간격으로 이격되어 배치되는 제1 및 제2패드층과, 상면에 상기 제1 및 제2패드층상에 배치된 다수의 입출력 패드들의 소정 갯수에 대응하여 할당되는 파워패드쌍들이 분리되어 배치되는 제1, 제2파워버스리드쌍들 각각의 제1, 제2파워버스리드들이 상기 제1 및 제2패드층의 상,하측에 이웃하여 배치됨을 특징으로 하는 반도체 장치의 패드 배치 구조.
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