JPH03225697A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ＝ｊ業上の利用分野〕・ 本発明は半導体集積回路に関し、特に信号配線のレイア
ウト構成に関する。

二従来の技術〕 従来のこの種の半導体集積回路の信号配線と電・原或い
は接地配線とは、例えは第２図に示すように、複数の信
号線２２がある配線幅（１，０μｍ）と配線間隔（３，
０μｍ）とをもって互いにまとめて配置され、電源線２
１．接地線２３は、上下の別の場所に一本の配線（幅３
０７１ｍ）として配置されていた。例えば、メモリ半導
体装置などては、この様な構造が数ｍｍないし十数ｍｍ
にわたって延涜と存在するものもある。

〔発明が解決しようとする課題〕

前述した従来の信号配線の配置では、信号線同士が互い
に隣接して配置されているため、相互の配線間には、配
線間隔と並走距離とによって決まる容量が生じる。信号
線単体での信号伝達速度は、信号線自体の抵抗値と基板
に対する容量との積により定まる時定数によって決まる
が、複数の信号線が隣接して配置されている場合は、更
に前述した配線間相互容量による影響が加算される。近
年、半導体集積回路の高密度化に伴ない、配線間隔が減
少する傾向があるの七同時に、回路の大規模化により、
チップサイズが増大し、信号配線長が長くなっており、
以前にも増１−１て配線間相互容量は大きくなっている
。配線間相互容量は、二つの信号が同相の場合は影響を
及ぼさないが、互いに逆相信号の場合は、信号伝達時間
の遅延を生じさせる。前述した従来の信号線の配置では
、配線間相互容量を減少させるには、配線間隔を大きく
するしかないが、同時にチップサイズも大きくなってし
まうという欠点がある。

本発明の目的は、配線間隔を小さくしても、配線間相互
容量による影響がないようにした半導体集積回路を提供
することにある。

〔課題を解決するための手段〕

本発明の構成は、複数の信号線と、電源線と、接地線と
が、同一半導体基板上に、金属層で形成されている半導
体集積回路において、前記複数の信号線のうち、互いに
逆相信号の電圧を印加する信号線間には、前記電源線ま
たは接地線が介在していることを特徴とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例の半導体集積回路の配線を示
す模式図である。第１図において、本実施例の半導体集
積回路は、８分割されたメモリセルアレイ４とＳ各メモ
リセルアレイ４に対応して設けられたセンス増幅器５と
、Ｉ１０バッファ６と、外部入出力ピン３と、センス増
幅器５と工１０バッファ６とを接続する８本のデータ読
出し線ｌと、これらデータ読出線１間にそれぞれ介在す
る接地線２とを含み、構成される。

第１図において、本実施例は、８ヒツト系メモリのデー
タ読み出し線に応用した例であり、８本のデータ読み出
し線１は、８本に分割された接地線２と交互に配置され
ている。あるアドレスが選択され、読出し動作が行なわ
れると、メモリセルアレイ４のセルから読み出されたデ
ータはセンス増幅器（アンプ）５によって増幅され、デ
ータ読出し線１に伝えられる。更に、このデータ読出し
線１を通って、Ｉ１０バッファの出力バッファに伝達さ
れ、外部ビン３に出力される。読み出されるデータが、
隣接するデータ読出し線１同士で逆相の場合を考えると
、従来の配線配置では隣接するデータ続出し線のアルミ
ニウム間隔が小さく、線間相互容量による信号伝達遅延
が顕著であったのに対し、本実施例では各データ読出し
線１間に接地線２が設けられており、データ読出し線間
隔は従来の概ね数倍になっている。このため、従来逆相
データの伝達遅延の原因となっていた線間相互容量は大
幅に減少し、読み出し時間の短縮が可能となる。

第３図において、第１図のデータ読出し線１゜接地線２
の平面図が示されている。第３図において、信号線３１
，３２．−３３．３４の間の１２μｍ＠に１０μｍ幅の
電源線３５，３６．３７が介在しており、信号線３４の
一方には、３０μｍ幅の接地線３８が設けられている。

本実施例は、意図的に電源線或いは接地線を分割し、逆
相となる可能性のある信号線の間に配置する。

第４図は本発明の他の実施例の半導体集積回路のレイア
ウトを示す模式図である。第４図において、本実施例は
、２分割されたメモリセルアレイ４３と、電源電位ＶＣ
Ｃ端子４４と、接地（ＧＮＤ）端子４４′と、行テコー
タ４５と、３本のアドレス信号線４２と、３個のバッフ
ァ４７と、３個のアドレス入力端子４６とを含み、構成
される。

ここで、メモリセルアレイ４３間には、接地端子４４′
から伸びる接地線が設けられ、アドレス信号線４２間に
は、電源端子４４から伸びる電源線４１が介在している
。本実施例は、メモリ半導体装置のアドレス信号線を適
用した例である。アドレス信号もデータ信号と同様に、
個々の信号の位相は独立でランダムであり、第４図に示
す様に、半導体チップの長辺方向に数ｍｍないし十数ｍ
ｍにわたって並走して延在する場合がしばしはあり、本
実施例も、同様にアドレスアクセス時間の短縮が可能と
なる。

前述した実施例によれば、配線の占める面積についても
、単純に信号線間隔を広げる場合と比較すれば、空いた
信号線間に電源或いは接地線を配置するため、スペース
を有効に利用できる。電源或いは接地線は従来から信号
線の数倍ないし数十倍の幅をもって設けられており、数
本ないし数十本程度までなら、余分な電源或いは接地線
幅をもたせることなく、信号線間に配置することが可能
である。例えば、第２図及び第３図に示したように、従
来の配線配置及び本実絶倒による配線配置で説明する。

第２図において、信号線は１μｍの間隔で４本並べて配
置されており、幅３０μｍの電源線及び接地線と合わせ
た総配線領域幅は７７μｍになっている。これと同じ配
線条件で、本発明の配置を適用すると、第３図に示すよ
うに、信号線間に電源線が入ることにより、信号線間隔
は１２μｍと、従来例の１２倍になるのに対し、総配線
領域幅は７９μｍとわずか２μｍしか増加しない。従来
の配置よりも２μｍ増加するとしても、信号線間隔は１
．５μｍにすることしかできない。

このように、本発明によれば、比較的配線面積を増加さ
せることなく逆相信号線間隔をひろげ、信号線間相互容
量を減することにより、信号伝達速度を上げることがで
きる。

〔発明の効果〕

以上説明したように、本発明は、電源或いは接地配線を
分割して信号配線の間に配置することによって、電源或
いは接地配線を挟んで隣接する信号配線の間隔を離すこ
とになり、相互容量を小さくでき、−勇断たに電源或い
は接地配線との間に配線間相互容量が生じるが、電源或
いは接地配線の電位は固定であるので、逆相の信号の場
合に比べると伝達速度の遅れは小さく抑えられるという
効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の半導体集積回路を示す模式
図、第２図は従来の配線配置の一例を示す平面図、第３
図は本発明による配線配置の一例を示す平面図、第４図
は本発明の他の実施例の模式図である。 ■・・・・・・テータ読出し線、２・・・・・・接地線
、３外部入出力ピン、４・・・・・・メモリセルアレイ
、５・・・・・センス増幅器、６・・・・・・Ｉ１０バ
ッファ、２１゜３５．３６．３７・・・・・・電源線、
２２，３１゜３２．３３．３４・・・・・・信号線、２
３．３８・・・・・接地線、 ■ ・・・・・電源線、 ・・・・・アドレス信号線。

Claims (1)

【特許請求の範囲】
1. 複数の信号線と、電源線と、接地線とが、同一半導体基
   板上に、金属層で形成されている半導体集積回路におい
   て、前記複数の信号線のうち、互いに逆相信号の電圧を
   印加する信号線間には、前記電源線または接地線が介在
   していることを特徴とする半導体集積回路。