JP3540190B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、メモリセルアレイへ信号を伝達する複数の信号配線が配置される半導体チップを有する半導体記憶装置に関する。
【0002】
【従来の技術】
従来の半導体記憶装置のバスラインにおいては、信号の出力される場所は1ヶ所にまとめられ、また信号の入力される場所はメモリセルアレイの特定の場所やデコーダの配置場所等に限られている。
【0003】
すなわち、このバスラインは、個々の配線と言うよりは1つに束ねられた群として認識されている。したがって、配線の配置も1つの束ねられた群として行われており、例えば、配線間の配線間隔は、バスライン以外の配線と同様に、設計ルールに基づいて決定される信号配線間の最小距離を示す値「S」で配置されていた。
【0004】
ここで、配線間の寄生容量Cは、数式2で表すことができる。
【数2】
ただし、
ε=信号配線間の誘電率、t=信号配線の高さ(厚さ)、
LA=配線が密となる部分の信号配線の配線長、
LB=配線が疎となる部分の信号配線の配線長、
S=設計ルールに基づいて決定される信号配線間の最小距離を示す値
【0005】
上記数式2に各値を代入し演算して得られる寄生容量Cを持つときの半導体記憶装置の動作を、図8に示す。
【0006】
図8(A)において、(a)は、バスラインである配線群Aにおいて、互いに隣接する配線により伝達される各信号が同相(各配線により伝達される信号のレベル変化が同相)である場合の様子を示しており、同図において、(b)は、信号のレベル変化を示した波形を示している。
【0007】
同図(b)において、点線で示される線分は、注目する配線1における回路出力側での信号のレベル変化を示した波形であり、実線で示される線分は、配線1における遠端部側での信号のレベル変化を示した波形である。
【0008】
各配線が同一レベルであるから配線間の寄生容量は容量として作用しない。従って、回路出力部から見た遠端部の遅延時間は配線と基板との間の容量によって決まる。
【0009】
ここで、注目する配線1に伝達される信号のレベルが、所定のレベルVccに達するまでの時間、つまり基準時点t0からの遅延時間について説明すると、回路出力部では(時点t1−時点t0)時間となり、遠端部では(時点t2−時点t0)時間となる。
【0010】
図8(B)において、(a)は、配線群Aにおいて、互いに隣接する配線により伝達される各信号が互いに逆相(各配線における信号のレベル変化が互いに逆相)である場合の様子を示しており、同図において、(b)は、信号のレベル変化を示した波形を示している。
【0011】
同図(b)において、点線で示される線分は、注目する配線1における回路出力側での信号のレベル変化を示した波形を示しており、実線で示される線分は、配線1における遠端部側での信号のレベル変化を示した波形を示している。
【0012】
なお、時間の経過と共に、レベルが上昇している波形は注目する配線1により伝達される信号のレベル変化を示し、一方、時間の経過と共に、レベルが下降している波形は配線1に隣接する配線2により伝達される信号のレベル変化を示している。
【0013】
図8(B)の(a)に示すように、各配線により伝達される信号は異なったレベルとなるので、配線間の寄生容量は容量として作用し、配線全体の容量としては基板容量と寄生容量の和となる。
従って、回路出力部から見た遠端部の遅延時間は、各配線により伝達される信号のレベル変化が同相である場合の遅延時間よりも長くなる。
【0014】
ここで、注目する配線1により伝達される信号のレベルが、所定のレベルVccに達するまでの時間、つまり基準時点t0からの遅延時間について説明すると、回路出力部では(時点t3−時点t0)時間となり、遠端部では(時点t4−時点t0)時間となる。
また、配線により伝達される信号のレベル変化が同相時と逆相時の遅延時間を比較すると、時点t3>時点t1、時点t4>時点t2の関係になっている。
【0015】
なお、寄生容量を低減させ、遅延時間を短縮させるようにしたものとしては、特開平3−225697号(以下、公報1という)、及び特許第2776551号(以下、公報2という)の各公報に記載された装置が知られている。
【0016】
上記公報1に記載された回路は、電源線又は接地線を分割して、信号配線間に配置することにより、これらの電源線又は接地線を挟んで隣接する信号線の間隔を離して、相互容量(つまり寄生容量)が小さくなるようにしている。
【0017】
また、上記公報2の公報に記載された装置は、互いに同相の信号を伝達する第1の信号配線群と、この信号配線群の信号とは逆相の信号を伝達する第2の信号配線群との距離を、同一信号配線群内の信号配線間距離よりも長している。これにより、互いに逆相の信号を伝達する信号配線が隣り合うところにおいては、カップルノイズの影響を低減させるようにしている。
【0018】
【発明が解決しようとする課題】
上述した様に、従来の半導体記憶装置においては、バスラインの配線間の配線は、上記最小距離(S)の間隔で配置されているため、この配線間には、上記数式2に各値を代入し演算して得られる寄生容量Cが発生していた。
【0019】
このため、互いに隣接する配線により伝達される各信号が互いに逆相である場合においては、配線全体の容量は、基板容量と寄生容量との和となる。
【0020】
従って、回路出力部から見た遠端部の遅延時間は、互いに隣接する配線により伝達される信号が同相である場合の遅延時間よりも長くなってしまう。
【0021】
また、配線間隔が最小のまま長距離配置されるのであるから、高周波動作においては、回路出力部から見た遠端部では遅延時間が長くなるので、その分、信号がアクティブ状態になるまでの時間も遅延されることとなり、よって、遠端部でのメモリ動作が追従できず、アクセス等の特性悪化の要因となっていた。
【0022】
また、上記各公報に記載された装置においては、バスライン(複数の配線)の互いに隣接する配線により伝達される信号が互いに逆相となる場合において、メモリ性能の向上、つまり寄生容量を小さくすることにより、信号の遅延時間を短縮させるということについては、何ら言及されていない。
このため、互いに隣接する配線により伝達される信号が互いに逆相となるような場合においては、メモリ特性を向上させることは困難である。
【0023】
そこで、本発明の目的は、バスライン等の複数の信号配線において、互いに隣接する信号配線により伝達される信号が互いに逆相となる場合であっても、信号配線間の寄生容量を低減させ、信号の遅延時間を短縮させることのできる半導体記憶装置を提供することにある。
【0024】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体記憶装置は、
データを記憶する複数の記憶領域と、
アドレスデコーダを含む前記複数の記憶領域へアクセスするための回路が配置される領域と、
前記複数の記憶領域へ信号を伝達する複数の第1の信号配線と、該複数の第1の信号配線間に配置され、前記第1の信号配線よりも配線長の短い複数の信号配線であって、前記領域へ信号を伝達する複数の第2の信号配線とが配置される配線領域と、
が設けられる半導体チップを備え、
前記配線領域には、前記複数の第1の信号配線及び前記複数の第2の信号配線により配線が密になる部分が形成されると共に、前記複数の第1の信号配線により配線が疎になる部分が形成され、
前記複数の第1の信号配線間に配置される配置対象の第2の信号配線は、該第2の信号配線に隣接する第1の信号配線とは、設計ルールに基づいて決定される信号配線間の最小距離以上離されて、前記半導体チップの配線領域に配置され、前記複数の第1の信号配線それぞれは、数式3によって求められる間隔(K)で前記半導体チップの配線領域に配置されている、
ことを特徴とする。
【数3】
K≧2S+L
(但し、Sは前記最小距離を示す値とする。Lは前記第2の信号配線の配線幅を示す値とする。)
【0025】
上記半導体記憶装置では、配線が密となる部分と配線が疎になる部分とが形成される半導体チップの配線領域における配線が密となる部分においては、複数の記憶領域(例えば、メモリセルアレイ)へ信号を伝達する複数の第1の信号配線(例えばバスラインであり、且つアクセスパスとなる信号配線群)の信号配線間に配線長の短い第2の信号配線が配置され、この第2の信号配線は、該第2の信号配線に隣接する第1の信号配線とは最小距離(S)以上離されて、半導体チップの配線領域に配置されている。
【0026】
また、上記複数の第1の信号配線それぞれは、上記数式2で示される間隔(K)で、半導体チップの配線領域に配置されている。
【0027】
このため、配線が密となる部分においては、上記第1の信号配線の間隔は最小距離(S)となり、寄生容量は従来と同容量であるが、配線が疎となる部分においては、上記第1の信号配線の間隔は最小距離の2倍以上(2S)となり、寄生容量は従来の1/2以下の容量となるので、半導体チップの配線領域における信号配線全体としては、従来と比較して、信号配線間の寄生容量を、大幅に低減させることができる。
【0028】
上記半導体記憶装置において、
前記配線が疎になる部分においては、前記複数の第1の信号配線のうちの最も外側の信号配線よりも外側に、配置対象の第2の信号配線が、該第の2信号配線に隣接する第1の信号配線とは、前記最小距離(S)以上離されて、前記半導体チップの配線領域に配置されていることを特徴とする。
【0029】
また、上記半導体記憶装置において、
前記半導体チップの配線領域には、
一定レベルの信号を伝達する信号配線であって、前記複数の第1の信号配線と同等に配線長の長い第3の信号配線が更に設けられ、
前記第3の信号配線は、前記複数の第1の信号配線のうちの最も外側の信号配線よりも外側に、当該第3の信号配線に隣接する信号配線とは、前記最小距離(S)以上離されて、前記半導体チップの配線領域に配置されていることを特徴とする。
【0030】
上記半導体記憶装置では、配線長の短い第2の信号配線は、配線が密となる部分においては上記第1の信号配線間に、又は、配線が疎になる部分においては、上記第1の信号配線のうちの最も外側の信号配線よりも外側に、当該第2の信号配線に隣接する信号配線とは最小距離(S)以上離されて、前記半導体チップの配線領域に配置されている。
【0031】
また、配線長の長い第3の信号配線は、上記複数の第1の信号配線のうちの最も外側の信号配線よりも外側に、当該第3の信号配線に隣接する第1又は第2の信号配線とは最小距離(S)以上離されて、前記半導体チップの配線領域に配置されている。
【0032】
従って、上記同様に、半導体チップの配線領域における信号配線全体としては、従来と比較して、信号配線間の寄生容量を、大幅に低減させることができる。
【0033】
また、複数の第1の信号配線間の寄生容量を低減させることができるので、時定数を小さくすることができる。また、時定数を小さくすることができることにより、信号配線群により伝達される信号の遅延時間を短くすることができる。
【0034】
【発明の実施の形態】
以下、本発明の実施の形態に係る半導体記憶装置について、添付図面を参照して説明する。
【0035】
図1は、この実施の形態に係る半導体記憶装置のレイアウトを示す配置図である。
半導体記憶装置は、図1に示すように、チップ10を備えており、チップ10は、4分割されているメモリセルアレイ11〜14と、行デコーダ21、22と、列デコーダ/回路領域31〜34と、配線領域51、52と、パッド領域60と、から構成されている。
【0036】
チップ10の中央にパッド領域60が配置され、このパッド領域60に隣接して配線領域51、52が配置されている。
【0037】
メモリセルアレイ11とメモリセルアレイ12との間に行デコーダ21が配置され、メモリセルアレイ13とメモリセルアレイ14との間に行デコーダ22が配置されている。
【0038】
メモリセルアレイ11と配線領域51との間に列デコーダ/回路領域31が配置され、メモリセルアレイ12と配線領域51との間に列デコーダ/回路領域32が配置され、メモリセルアレイ13と配線領域52との間に列デコーダ/回路領域33が配置され、メモリセルアレイ14と配線領域52との間に列デコーダ/回路領域34が配置されている。
【0039】
列デコーダ/回路領域31、33に対して並行にパッド61〜63が配置されており、列デコーダ/回路領域32、34に対して並行にパッド64〜66が配置されている。
【0040】
配線領域51、52には、パッド領域60すなわち各パッドに対して並行に、配線が配置されている。
【0041】
配線には大きく分けて、「距離の差異」で2種類、「動作の差異」で2種類の合計4種類ある。
【0042】
ここで、「距離の差異」で配線の種類を分類すると、チップの端から端まで配置され各メモリセルアレイに共通の信号群を伝達する配線(以下、バスライン)と、近接した回路間のみを接続するために設けられ、回路間での信号を伝達する配線とに、分けられる。
【0043】
また、「距離の差異」で配線の種類を分類すると、外部からの入力信号に対しメモリ動作を高速に行う信号を伝達する配線(以下、アクセスパス)と、電源電圧レベル、もしくは接地電圧レベル等の一定レベルに固定されたままの信号を伝達する配線とに、分けられる。
【0044】
この実施の形態では、バスラインであり、且つアクセスパスとなる複数の配線を配線群A、Bとして、配線群Aは配線領域51に配置されており、配線群Bは配線領域52に配置されている。
この配線群の配置に際し、隣接する配線の間隔は、設計ルールに基づいて決定される信号配線間の最小距離を示す値(以下、Sという)の2倍(以下、2Sという)以上の値(距離)に設定される。
【0045】
なお、設計ルール(デザインルール)とは、半導体記憶装置(製品)を開発する際に決定されるルール(例えば、0.45μmルールなど)のことである。
また、最小距離を示す値「S」は、設計ルールに従って配線間隔、トランジスタのゲート長等の最小値が決定された後、設計段階においてチップ面積及び特性の両面から最適になるよう決定される。その後、製品を試作し、種々の試験等を行い、最適な値に調整される。
【0046】
配線領域51、52の幅には限界があるので、チップ10の中央部等様々な配線が配置される部分71、72では配線は密になり、チップ10の端寄りの部分81、82では配線は疎になる。なお、配線領域51、52は、層間が絶縁された多層構造になっている。
【0047】
配線が密な部分71の拡大図を図2に示し、配線が疎な部分81の拡大図を図3に示す。
【0048】
密な部分71においては、図2に示すように、配線群A以外の比較的配線長の長い配線210〜230は、配線群Aの外側に配置されている。
【0049】
一方、図2の符号240で示される部分のように、配線長が比較的短い配線については配線群Aの配線間に配置する。この配線長の短い配線には、例えば、回路領域の回路からの引き出し線等の長さが比較的短い配線が含まれている。
【0050】
この場合、配線群Aの間隔「2S以上」を間隔「(2S+配線長の短い配線の配線幅以上)」とすることにより、配線群Aの配線と配線長の短い配線との配線間隔は最小値「S」となるので、配線群Aの配線間への他の配線の配置が可能となる。
【0051】
なお、例えば、符号240で示される配線長の短い配線においては、配線群Aと並行に配置される配線(これを第1の配線とする)は、配線領域51において、配線群Aが配置される層と同一の層に配置されている。つまり、配線群Aと第1の配線は同層に配置されている。
【0052】
また、配線群Aと垂直に交わる配線(これを第2の配線とする)は、配線領域51において、配線群Aが配置される層とは異なる層に配置されている。つまり、配線群Aと第2の配線とは互いに別層に配置されている。
【0053】
なお、図2に示す配線領域51においては、第2の配線は、行デコーダ21、列デコーダ/回路領域31、32からの引き出し線に相当する。
【0054】
さらに、互いに別の層に配置されている、第1の配線と第2の配線とはスルーホールにより電気的に接続されている。
【0055】
なお、この実施の形態においては、配線群A、Bの配線の抵抗値と、例えば符号240で示される配線長の短い配線の抵抗値は、同程度の小さい値に設定されている。すなわち、抵抗値の小さい配線群A、B及び配線長の短い配線を、配線領域51の多層構造における同層に配置している。
【0056】
疎な部分81においては、図3に示すように、配線長の長い配線710〜730、配線長の短い配線(図示せず)は共に、配線群Aの外側に配置されている。
【0057】
なお、配線群Bについても配線群Aと同様に配線領域52に配置し、配線が密な部分、及び疎な部分についても、同様の配置となっている。
【0058】
次に、図2に示した配線が密な部分71の場合、図3に示した配線が疎な部分81の場合のそれぞれの配線群Aの寄生容量を求める。
【0059】
図2に示した配線が密な部分71の配線の断面図を図4に示し、図3に示した配線が疎な部分81の配線の断面図を図5に示す。
【0060】
図4において、符号410〜430は、配線群Aの一部の配線の断面を示し、符号440、450は配線長(配線距離)の短い配線(例えば、回路からの引き出し線)の断面を示している。
【0061】
配線が密な部分71においては、配線群Aの配線間に配線長の短い配線が配置されているので、図4に示すように、配線群A中の注目配線410は両隣に配線間隔Sで配線長の短い配線440、450が存在することになる。
【0062】
ここで、配線の高さ(厚さ)を「t」、配線間の誘電率を「ε」とし、寄生容量が近似的に平行平板として表せるものとすると、単位長さ当たりの寄生容量CAは、数式4で表される。
【数4】
CA=ε×t/S
【0063】
寄生容量CAは注目配線410の両側に存在するから、合計の寄生容量は、上記数式4より数式5で表される。
【数5】
2×CA=2×ε×t/S
【0064】
次に、配線が疎な部分81の場合の配線群Aの寄生容量を求める。
図5において、符号410〜430は、配線群Aの一部の配線の断面を示している。
【0065】
配線が疎な部分81においては、配線群Aの配線間には他の配線は存在していないので、図5に示すように、配線群Aの注目配線410の両側には配線群Aの配線420、430が配置されている。
【0066】
注目配線410と配線420及び配線430との間隔は、配線が密な部分71の配線群Aにおける配線の間隔に等しいので、配線群Aの配線よりも短い配線長の配線の配線幅、例えば図4に示した配線450の配線幅を「L」とすると、「2S+L」 となる。
よって、単位長さ当たりの寄生容量CBは、数式6で表される。
【数6】
CB=ε×t/(2S+L)
【0067】
寄生容量CBは注目配線410の両側に存在するので、合計の寄生容量は、数式7で表される。
【数7】
2×CB=2×ε×t/(2S+L)
【0068】
配線群Aの配線は、図2に示した配置、又は図3に示した配置であるから、注目配線の全体の寄生容量Cは、密な部分の配線の配線長を「LA」、疎な部分の配線の配線長を「LB」とすると、数式8で表される。
【数8】
C=2×(CA×LA+CB×LB)
【0069】
上記数式8に、上記数式5、上記数式7を代入すると、数式9が得られる。
【数9】
C=2×ε×t×{ LA/S+LB/(2S+L) }
【0070】
密な部分の配線の配線長「LA」が疎な部分の配線の配線長「LB」に対して極めて短い場合(LA≪LBの場合)は、上記数式9より、数式10が成立する。
【数10】
C≒2×ε×t×LB/(2S+L)
【0071】
数式10に各値を代入して得られる寄生容量Cを持つときの半導体記憶装置の動作を、図6に示す。
【0072】
図6(A)において、(A)は、配線群Aにおいて、各配線により伝達される信号が同相(各配線により伝達される信号のレベル変化が同相)である場合の様子を示しており、同図において、(b)は、信号のレベル変化を示した波形を示している。
【0073】
同図(b)において、点線で示される線分は、注目する配線410における回路出力側での信号のレベル変化を示した波形であり、また、実線で示される線分は、配線410における遠端部側での信号のレベル変化を示す波形である。
【0074】
各配線により伝達される信号のレベル変化が同相の場合は、各配線により伝達される信号が同一レベルであるから配線間の寄生容量は容量として作用しない。従って、回路出力部から見た遠端部の遅延時間は配線と基板との間の容量(以下、基板容量)によって決まる。
【0075】
ここで、注目する配線410に伝達される信号のレベルが、所定のレベルVccに達するまでの時間、つまり基準時点t0からの遅延時間について説明すると、回路出力部では(時点t1−時点t0)時間となり、遠端部では(時点t2−時点t0)時間となる。これは図8(A)の(b)に示した波形と同一である(同一の特性である)。
【0076】
図6(B)において、(a)は、配線群Aにおいて、各配線により伝達される信号が互いに逆相(各配線により伝達される信号のレベル変化が逆相)である場合の様子を示しており、同図において、(b)は、信号のレベル変化を示した波形を示している。
【0077】
同図(b)において、符号610は、注目する配線410における遠端部での信号のレベル変化を示す波形を示しており、符号620は、図8に示した注目する配線1における遠端部での信号のレベル変化を示した波形を示している。
【0078】
また、図6(B)の(b)に示される波形において、上記以外の線分で、実線で示される線分は、配線410に隣接する配線例えば配線420における遠端部での信号のレベル変化を示した波形を示しており、点線で示される線分は、配線410における回路出力側での信号のレベル変化を示す波形を示している。
【0079】
各配線により伝達される信号のレベル変化が逆相である場合は、配線群Aの各配線に伝達される信号は異なったレベルとなるから、配線間の寄生容量は容量として作用し、配線全体の容量としては基板容量と寄生容量との和となる。
【0080】
従って、回路出力部から見た遠端部の遅延時間は、各配線により伝達される信号のレベル変化が同相である場合の遅延時間よりも長くなる。
【0081】
しかし、配線群Aの配線間隔が一様に値「2S」である場合は、寄生容量は従来と比較して1/2程度となるので、従来よりも時定数は小さくなり結果として遅延時間は短くなる。
【0082】
ここで、注目する配線410に伝達される信号のレベルが、所定のレベルVccに達するまでの時間、つまり基準時点t0からの遅延時間について説明すると、回路出力部では(時点t3−時点t0)時間となり、遠端部では(時点t5−時点t0)時間となる。
また、配線により伝達される信号のレベル変化が同相時と逆相時の遅延時間を比較すると、時点t3>時点t1であり、また、時点t5>時点t2の関係になっている。
【0083】
更に、注目する配線410の遠端部側での遅延時間を従来と比較する。図6(B)の(b)から分かるように、この実施の形態においては、信号のレベル変化は符号610で示される波形で表され、従来においては、信号のレベル変化は符号620で示される波形で表されるので、遅延時間の長短の関係は、時点t5<時点t4となる。
【0084】
このように本実施の形態例の方が、従来と比較して遅延時間が短くなるのは、上述したように、信号配線群Aの個々の配線容量が従来と比較して低減されるので、時定数が小さくなるからである。
【0085】
配線群Bについても、同様にして配置すれば全体としての個々の容量は低減される。
【0086】
以上説明したように、この実施の形態によれば、配線領域を増大させることなく(つまり半導体チップを拡大させることなく)、配線群Aの配線間隔を拡大することができる。これは、配線の密な部分において、配線群Aに対して配線長の短い配線を、配線群Aの配線間に配置させているからである。
【0087】
また、配線の密な部分のみ配線間隔は従来と同等であるものの、配線の疎な部分においては、従来と比較して配線間隔が2倍となり、また、配線の密な部分は配線の配線長が短いので、配線間の寄生容量は、全体としては従来と比較して1/2程度になる。
【0088】
このため、信号配線群A、Bの個々の配線容量が従来よりも低減され、時定数が小さくなるので、配線群A、Bにより伝達される信号の遅延時間が短くなり、メモリ動作の特性を向上させることができる。
【0089】
次に本発明の第2の実施の形態に係る半導体記憶装置について説明する。
【0090】
図7は、この実施の形態に係る半導体記憶装置のレイアウトを示す配置図である。
図7は、図1に示した構成において、配置領域52を削除し、配線領域51を配線領域700に変更した構成になっている。なお、図1に示した構成要素と同様の機能を果たす部分には同一の符号を付している。
【0091】
配線領域700には、図1に示した配線群Aと配線群Bとが隣接して配置されている。
【0092】
設計ルールに基づいて決定される信号配線間の最小距離を示す値を「S」、配線長の短い配線の配線幅を「L」としたとき、配線領域700に配線群A、Bが存在する場合は、それぞれの配線群内の配線間隔を「2S+L」とし、配線群Aと配線群B間の間隔も「2S+L」としている。
【0093】
このことは、配線群Aと配線群Bとが互いに隣接する場合は、それらの配線群をひとまとめにした、1つの配線群と考えることができる。
【0094】
したがって、第1の実施の形態で説明したように、配線が密な部分71においては、配線群A、Bに関わらず図2に示した様に、配線長の短い配線は配線間に置されており、疎な部分72においては、図3に示した様に、配線長の長い配線、配線長の短い配線ともに配線群A、Bの外側に配置されている。
【0095】
このため、図7に示した配置における寄生容量の減少分、遅延時間の減少分は第1の実施の形態と全く同等である。
【0096】
すなわち、この実施の形態においても、信号配線群A、Bの個々の寄生容量が従来よりも低減され、時定数が小さくなる。よって、信号配線群A、Bにより伝達される信号の遅延時間が短くなり、メモリ動作の特性を向上させることができる。
【0097】
【発明の効果】
以上説明したように、本発明によれば、複数の記憶領域に信号を伝達する複数の第1の信号配線において、互いに隣接する信号配線により伝達される信号が互いに逆相となる場合であっても、第1の信号配線全体としては、信号配線間の寄生容量を低減させることができる。
また、寄生容量の低減により時定数を小さくすることができ、これにより信号配線群により伝達される信号の遅延時間を短縮させることができる。
【図面の簡単な説明】
【図1】本発明の実施の形態に係る半導体記憶装置のレイアウトを示す配置図である。
【図2】配線が密な部分を拡大した拡大図である。
【図3】配線が疎な部分を拡大した拡大図である。
【図4】図2に示した配線が密な部分の配線の断面を示す断面図である。
【図5】図3に示した配線が疎な部分の配線の断面を示す断面図である。
【図6】図1に示した半導体記憶装置において発生する寄生容量を持つときの半導体記憶装置の動作を説明するための図である。
【図7】第2の実施の形態に係る半導体記憶装置のレイアウトを示す配置図である。
【図8】従来の半導体記憶装置において発生する寄生容量を持つときの半導体記憶装置の動作を説明するための図である。
【符号の説明】
10 チップ
11〜14 メモリセルアレイ
21、22 行デコーダ
31〜34 列デコーダ/回路領域
51、52 配線領域
60 パッド領域
71、72 配線が密な部分
81、82 配線が疎な部分
210〜230 配線(配線長の長い配線)
240 配線(配線長の短い配線)
310〜330 配線(配線長の長い配線)
410〜430 配線(配線長の長い配線)
440〜450 配線(配線長の短い配線)
700 配線領域
Claims (3)
- データを記憶する複数の記憶領域と、
アドレスデコーダを含む前記複数の記憶領域へアクセスするための回路が配置される領域と、
前記複数の記憶領域へ信号を伝達する複数の第1の信号配線と、該複数の第1の信号配線間に配置され、前記第1の信号配線よりも配線長の短い複数の信号配線であって、前記領域へ信号を伝達する複数の第2の信号配線とが配置される配線領域と、
が設けられる半導体チップを備え、
前記配線領域には、前記複数の第1の信号配線及び前記複数の第2の信号配線により配線が密になる部分が形成されると共に、前記複数の第1の信号配線により配線が疎になる部分が形成され、
前記複数の第1の信号配線間に配置される配置対象の第2の信号配線は、該第2の信号配線に隣接する第1の信号配線とは、設計ルールに基づいて決定される信号配線間の最小距離以上離されて、前記半導体チップの配線領域に配置され、
前記複数の第1の信号配線それぞれは、数式1によって求められる間隔(K)で前記半導体チップの配線領域に配置されている、
ことを特徴とする半導体記憶装置。
【数1】
K≧2S+L
(但し、Sは前記最小距離を示す値とする。Lは前記第2の信号配線の配線幅を示す値とする。) - 前記配線が疎になる部分においては、前記複数の第1の信号配線のうちの最も外側の信号配線よりも外側に、配置対象の第2の信号配線が、該第2の信号配線に隣接する第1の信号配線とは、前記最小距離(S)以上離されて、前記半導体チップの配線領域に配置されている
ことを特徴とする請求項1に記載の半導体記憶装置。 - 前記半導体チップの配線領域には、
一定レベルの信号を伝達する信号配線であって、前記複数の第1の信号配線と同等に配線長の長い第3の信号配線が更に設けられ、
前記第3の信号配線は、前記複数の第1の信号配線のうちの最も外側の信号配線よりも外側に、当該第3の信号配線に隣接する信号配線とは、前記最小距離(S)以上離されて、前記半導体チップの配線領域に配置されている
ことを特徴とする請求項1又は2に記載の半導体記憶装置。
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