JPH08139287A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Abstract
モリセルアレイとこれに付随するセンスアンプ及びデコ
ーダから構成されるコアブロック1、2、3、4と、コ
アブロック間に配置され、データ信号線、アドレス信号
線及び制御信号線が配設されたブロック間領域10と、
コアブロック間に配置された複数のパッドからなるパッ
ドアレイIOPad、APadと、バスIOBusと、
バスABusと、接続領域12とから構成され、接続領
域12にてバスABusはクランク状に折れ曲がり、ブ
ロック間領域ではバスIOBus及びバスABusが順
に配置され、このブロック間領域にてデータ信号線、ア
ドレス信号線及び制御信号線とバスABus及びバスI
OBusとが接続されることを特徴とする半導体記憶装
置。 【効果】 本発明を用いることにより、センターパッド
配置を用いたときにも効率的な配線を可能とし、小さな
面積にて多数の信号配線の処理を行った、高速な半導体
記憶装置を提供できる。
Description
る。特にセンターパッド配置のダイナミック型メモリに
関する。
形成された半導体チップの周辺部に複数のパッドが配置
されている。これらパッドはボンディングワイヤを介し
てインナリードと接続されており、チップ外部との信号
の転送経路を構成している。
求が高まると、メモリセルアレイを複数のコアブロック
に分割することが行われる。この様な半導体記憶装置の
チップにおいては、配線の引き回しが長くなりがちの従
来のパッド配置では、高速化要求に充分対応できなくな
ってきた。
て、チップ中心部に列状にパッドを設ける配置(以下、
センターパッド配置と略記する)が考えられる。しか
し、センターパッド配置を用いると、チップの中心部に
配線が集中し、効率的な配線が非常に困難になる。
従来の半導体記憶装置はパッドがチップの周辺部に配置
されているため、信号線の引き回しが長くなりがちであ
り、高速化の障害となっていた。この問題に対応するた
め、センターパッド配置を用いた場合には、チップの中
心部に配線が集中し、効率的な配線が非常に困難である
という問題があった。
ド配置を用いたときにも効率的な配線を可能とし、小さ
な面積にて多数の信号配線の処理を行った半導体記憶装
置を提供することを目的とする。
に、本発明では、複数のメモリセルを行列状に配置して
なるメモリセルアレイとこれに付随するセンスアンプ及
びデコーダから構成される第1、第2、第3及び第4の
コアブロックと、第1及び第3のコアブロックと第2及
び第4のコアブロックとの間に配置され、データ信号
線、アドレス信号線及び制御信号線が配設されたブロッ
ク間領域と、第1のコアブロックと第3のコアブロック
との間に配置された複数のパッドからなる第1のパッド
アレイと、第2のコアブロックと第4のコアブロックと
の間に配置された複数のパッドからなる第2のパッドア
レイと、第1のパッドアレイの両側よりブロック間領域
に延在した第1及び第2のバスと、第2のパッドアレイ
の両側より前記ブロック間領域に延在した第3及び第4
のバスと、第2のパッドアレイとブロック間領域との間
に配置された接続領域とから構成され、接続領域にて第
3及び第4のバスはクランク状に折れ曲がり、ブロック
間領域では第1、第3、第4及び第2のバスが順に配置
され、このブロック間領域にてデータ信号線、アドレス
信号線及び制御信号線と第1、第2、第3及び第4のバ
スとが接続されることを特徴とする半導体記憶装置を提
供する。
ドアレイとブロック間領域との間に接続領域が配置さ
れ、この部位にて第3及び第4のバスがクランク状に折
れ曲がり、第1のバスと第2のバスとの間に第3及び第
4のバスが挿入されるように配置される。この結果、4
本のバスが平行して延在し、直行する方向の何れの位置
からデータ信号線、アドレス信号線及び制御信号線が伸
びてきても、これらと接続することが可能となる。これ
ら各信号線を交差させる必要がなく、徒に配線接続面積
を増大させることがない。また、第1のバスと第2のバ
スとの間にはパッド相当の間隔があいているため、第1
のバス及び第2のバスを直線状に配置しても、ブロック
間領域において両バスの間に第3のバスと第4のバスと
を挿入することが可能となり、最小の面積にて配線の配
置を処理することが可能となる。これは最短の配線長で
何れのコアブロックと各パッドとを接続したことに相当
し、半導体記憶装置の高速化にも好適である。
装置を説明する。本発明は各種の半導体記憶装置(SR
AM、EPROM、MROM等)に用いることができる
ことは言うまでもないが、後述するようにDRAMに好
適の構成のため、以下、DRAMを例にとり説明を行
う。
す。総記憶容量は64MビットDRAMを仮定してい
る。半導体チップ9には4個の16Mビットのメモリセ
ルとこれに付随するセンスアンプ、デコーダ等のコア部
周辺回路から構成されるコアブロック1、2、3、4が
配置されている。各コアブロックは二つのメモリセルア
レイMCAから構成され、両者の間にはデータ信号線
束、アドレス信号線束、制御信号線束からなるデータ・
アドレスバスDABusが配設されている。また、各コ
アブロックの中央側にはカラムデコーダC/Dがそれぞ
れ配置されている。コアブロック1及びコアブロック2
とコアブロック3及びコアブロック4との間にはブロッ
ク間領域10が設けられており、後述するように各種の
周辺回路が配置されている。このブロック間領域10上
をデータ信号線束、アドレス信号線束、制御信号線束か
らなるデータ・アドレスバスDABusが配置されてお
り、コアブロック内の対応する信号線とそれぞれ、場合
によってはマルチプレクサ回路を介して、接続されてい
る。コアブロック1とコアブロック2との間には第1の
パッド列であるIOパッド列IOPadが配置されてい
る。このPad列は電源Pad、データ入出力Padを
含む。コアブロック3とコアブロック4との間には弟2
のパッド列であるアドレスパッド列APadが配置され
ている。このPad列は電源Pad、アドレス入力Pa
d、制御信号(例えば/RAS、/CAS等の制御信
号)入力Pad等を含む。アドレスPad列APadと
ブロック間領域10との間には接続領域12が設けられ
ている。この接続領域はアドレスパッド列の長さを中心
側にて若干縮めることにより得ている。パッド列からブ
ロック間領域へと向かうバスは4本からなり、IOパッ
ド列の上下にそれぞれ第1及び弟2のバスIOBus
が、アドレスPad列の上下にそれぞれ第3、第4のバ
スABusがそれぞれ配置されている。第1及び第2の
バスはIO線等から、第3及び第4のバスはアドレス信
号線及び制御信号線を主体として構成されている。それ
ぞれのBusはブロック間領域10に延在しているが、
第3、第4のバスは接続領域12にてクランク状に折れ
曲がり、第1、弟2のバス間に挿入される如く配置され
ている。この結果、ブロック間領域10にて各バスは並
列する。
バスが平行して延在し、直行する方向の何れの位置から
データ信号線、アドレス信号線及び制御信号線が伸びて
きても、これらと接続することが可能となる。これら各
信号線を交差させる必要がなく、徒に配線接続面積を増
大させることがない。また、第1のバスと第2のバスと
の間にはパッド相当の間隔があいているため、第1のバ
ス及び第2のバスを直線状に配置しても、ブロック間領
域において両バスの間に第3のバスと第4のバスとを挿
入することが可能となり、最小の面積にて配線の配置を
処理することが可能となる。すなわち、DRAMのチッ
プ面積の縮小化に寄与する。面積の縮小の度合いは、P
adアレイの一部を欠削することにより設けられた接続
領域12の増加の度合い以上である。また、これらの効
果は最短の配線長で何れのコアブロックと各パッドとを
接続したことに相当し、DRAMの高速化にも好適であ
る。
1においては図面の大きさの関係上省略していた電源バ
スPBusをさらに加えてある。電源バスPBusは第
1及び第2の2本のバスから構成され、それぞれの電源
バスは接地線Vss及び電源線Vccの両電源線を含む。こ
れら電源線はチップの長辺と平行にパッド列の一端から
他端まで直線状に延在している。電源バスPBusはパ
ッド列と第1、第2、第3、第4のバスとの間に配置さ
れている。図2に示すように、パッド領域においては、
パッド列から見て電源バス、バス(IOバス、アドレス
バス)の順に並んでいる。ブロック間領域10において
は、第1のバス、第1の電源バス、第3のバス第4のバ
ス、第2の電源バス、第2のバスの順に図中上から並べ
られる。接続領域12においては第3のバスが第1の電
源バスを横切り、第4のバスが第2の電源バスを横切
る。接続領域11において、データアドレスバスDAB
usと第1〜第4のバス及び各電源線がそれぞれ対応す
る信号配線等と接続される。
図示する。本半導体記憶装置は2層の金属配線が用いら
れており、電源バスとしての配線23、24及びバスと
しての配線20、21、22、25、26、27は2層
目の金属配線から構成される。また、電源バスとしての
配線23、24を別の層で跨ぎつつ横切るため、接続配
線28、29、30はいずれも1層目の金属配線から構
成される。1層目の金属配線28、29、30と2層目
の金属配線20、21、22、25、26、27とはコ
ンタクト領域31、32、33、34、35、36によ
り接続されている。また、バス及び電源バスの下には対
応するパッド41毎に入力回路もしくは出力回路40が
それぞれ設けられている。入力/出力回路40とバスと
の接続はコンタクト領域37により行われ、電源バスと
の接続はコンタクト領域38、39により行われる。図
のように入出力回路を配置することにより、与えられた
チップ面積を有効に活用することができる。回路に必要
な電源が直上の配線より得られ、回路の出力若しくは入
力信号が直上の配線より得られるからである。また、パ
ッドと入出力信号線との間に電源線が配置されているた
めに入出力回路も小面積で構成することができる。
図示する。第1のバスに相当する配線42、43、44
は電源線23、24及び第3のバスの一部に相当する配
線25等と平行して配置され、いずれも2層目の金属配
線により構成されている。また、データ・アドレスバス
に相当する配線45、46、47、48、49、50
(ただし配線47及び48は電源配線である)は2層目
の金属配線により構成され、コアブロックより接続領域
11に伸びてきている。データ・アドレスバスと第1〜
第4及び電源バスとの接続は1層目の金属配線51、5
2、53、54、55、56によりコンタクト領域57
〜68を用いて行う。図4より、何れの接続についても
コンタクト以上の余分の領域をとらずになされているこ
とがみてとれる。
示す。シリコン基板70上に酸化膜からなる素子分離用
絶縁膜71を約300nmが形成され、この上に一層目
のポリシリコン配線72を形成されている。ポリシリコ
ン配線72はN型不純物がドープされた150nmのポ
リシリコン層と所定厚さの窒化膜層の積層膜により構成
されている。ポリシリコン配線72上には窒化膜層と合
計して350nmのBPSG層を介して2層目のポリシ
リコン配線73が形成されている。ポリシリコン配線7
2は200nmのタングステンシリサイドからなる。ポ
リシリコン配線73上には少なくとも300nmのTE
OS酸化膜を介して一層目の金属配線層であるアルミ配
線層74が形成されている。厚さは400nmである。
アルミ配線層74上には1000nmのTEOS酸化膜
を介して2層目の金属配線層である厚さ800nmのア
ルミ配線層75が形成されている。図5に示すとおり、
2層目の金属配線層は一層目の金属配線層より配線幅が
等しいと仮定すると、単位長さ当たりの抵抗値がはるか
に小さい。図3、図4に示したような配線構造をとるこ
とにより、バス配線の主要部、電源配線の主要部はほと
んど2層目の抵抗の小さい配線層を用いることができ、
これは高速DRAMに非常に好適である。なお、図3、
図4に示すとおり、電源配線はバス配線よりも太い配線
を用いて、抵抗を積極的に減らしている。これは、配線
中での電圧効果を防ぐためである。
てバス下に配置された入力回路40は入力パッド41に
対応し、接続されている。この入力回路40は、図6
(a)に示すように、保護用バイポーラトランジスタ8
6、寄生ダイオード87、抵抗素子88、MOSトラン
ジスタ89、抵抗素子90から構成されている。図6
(b)に保護用バイポーラトランジスタ86、寄生ダイ
オード87等の断面図を示す。図より、入力信号線とパ
ッドとの間に電源線を配置した図3の配線配置が図6の
入力回路に好適なことが容易にわかる。
路は駆動用MOSトランジスタ80、81、保護用バイ
ポーラトランジスタ82、84、寄生ダイオード83、
85、抵抗素子88等から構成されている。図6と同じ
く、出力信号線とパッドとの間に電源線を配置した図3
の配線は1が面積の縮小化にとりより好適であることが
わかる。
とブロック間領域との間に接続領域が配置され、この部
位にて第3及び第4のバスがクランク状に折れ曲がり、
第1のバスと第2のバスとの間に第3及び第4のバスが
挿入されるように配置される。この結果、4本のバスが
平行して延在し、直行する方向の何れの位置からデータ
信号線、アドレス信号線及び制御信号線が伸びてきて
も、これらと接続することが可能となる。これら各信号
線を交差させる必要がなく、徒に配線接続面積を増大さ
せることがない。また、第1のバスと第2のバスとの間
にはパッド相当の間隔があいているため、第1のバス及
び第2のバスを直線状に配置しても、ブロック間領域に
おいて両バスの間に第3のバスと第4のバスとを挿入す
ることが可能となり、最小の面積にて配線の配置を処理
することが可能となる。これは最短の配線長で何れのコ
アブロックと各パッドとを接続したことに相当し、半導
体記憶装置の高速化にも好適である。特に、2層目の低
抵抗配線層を主として用いたバス配線となるため、さら
なる高速化が可能となる。さらに、バス直下に入出力回
路を配置することが可能となり、面積の縮小化にも充分
寄与する。
照して説明する。第1の実施例に加えて、第1のパッド
列を欠削して周辺回路領域70を得たものである。同一
の部位には図1と同一の図番を付し、説明を省略する。
周辺回路領域70は4本のバスが集まる領域であり、特
にテスト回路に用いるとチップ面積の削減により効率的
である。
説明する。(a)は本発明の第1の実施例にて示したバ
スの配置方法の概略である。(b)、(c)及び(d)
はこれらの変形例である。何れも接続領域を用いるが、
(a),(b)の手法は接続領域を一端(右側もしくは
左側)に集めることが可能となり、より面積の削減に寄
与する。(c),(d)も配線の接続の容易性について
は、他の2者と同様の効果が得られる。
た最良の実施態様を図10〜図16を用いて説明する。
図10は64MビットDRAMのフロアプランを示して
いる。図中各符号は以下の回路ブロックを示している。
すなわち、VppPumpは電源電圧Vccより昇圧電圧
Vppを生成する昇圧回路、MUXはデータマルチプレク
サ、CFUSEはカラムフューズ、DIBはデータ入力
バッファ、VREFは参照電圧発生回路を、SSBは基
板電位発生回路、PWRONはパワーオンリセット回
路、ATDはアドレス遷移検出回路、CPDはカラム部
分デコード回路、RPDはロウ部分デコード回路、AS
Dはカラムアドレススイッチ回路、X1MUXは出力デ
ータマルチプレクサを示している。I/Obuffer
は出力バッファ、DataControlはデータ制御
回路、RAS seriesはロウ系の制御回路、Ad
dress bufferはアドレスバッファ回路、S
elf refreshはセルフリフレッシュ制御回路
をそれぞれ示している。
AMのパッド配置を示している。図10とは上下が逆に
なっている。XNは出力データがNビット構成であるこ
とを示している。図11からわかるように、データパッ
ドはコアブロック1、2の間に、アドレスパッド及び制
御信号パッドはコアブロック3、4の間にそれぞれまと
めて配置されている。また、データパッド列の中心部が
僅かにずれており、このずれた位置に上述した接続領域
12を配置する。従って、図11に示すパッド構成は図
9における(b)の配線配置を取っている。
ブロックに相当する部位を拡大して示したものである。
複数のDRAMセルを行列上に配置したセルアレイCe
llと各DRAMセルに接続されたセンスアンプ列S/
Aが交互にシェアード構造を取って配置されている。ま
た、各セルアレイCellの一端にはロウデコーダR/
Dが配置されており、ロウデコーダ間にはワード線駆動
信号発生回路WDRVと、ロウフューズとが交互に配置
されている。ワード線の駆動には昇圧電源Vppを用い、
ワード線駆動回路の“H”側充電素子はPチャネルMO
Sトランジスタが使用されている。また、上下に分けら
れたアレイ間にはデータ中間バッファDQが列状に配置
されている。データ信号線、アドレス信号線、制御信号
線、電源線はデータ中間バッファDQの上を左右に走
り、カラムデコーダC/Dの間を抜けて、ブロック間領
域10に向かう。
接地配線Vss、内部電源配線VDD、内部昇圧電源配線V
ppのそれぞれの引き回しを示した平面図である。図13
中25u等とあるのはμm単位で示した配線幅である。
実線で示した部分は2層目の金属配線を用いた部分であ
り、それ以外は一層目の金属配線を用いた部分である。
VDD Trは外部から入力された電源Vccより内部電
源電圧VDDを生成するためのトランジスタであり、ブロ
ック間領域に4個、コアブロックの2辺にそれぞれL字
状に配置されている。VPLAとあるのはVpp昇圧回路
のチャージポンプである。
ss、内部電源配線VDDはコアブロック上にてメッシュ状
に配設されており、各コアブロック内のセンスアンプ回
路、デコーダ回路等に電源を供給している。又、図16
に示すように、内部昇圧電源配線Vppはパッド列両側の
バス配線を避けるようにコアブロックの外周部を迂回し
て安定化容量素子であるVppCAPに接続されている。
当該安定化容量素子の内いくつかはコアブロック1、2
の間及びコアブロック3、4の間にそれぞれ配置されて
いる。
Mにつき非常に好適な電源線、信号線等の配線配置が可
能となり、高速化、チップ面積の削減、さらには雑音の
減少による高信頼性が達成でき、特に低電源電圧駆動の
DRAMに好適である。
成される半導体記憶装置につき説明をしてきたが、8
個、16個といずれの分割数のメモリセルアレイ構成に
てもセンターパッド構成でありさえすれば適用可能であ
ることはいうまでもない。2層の金属配線を用いる半導
体記憶装置のみでなく、3層以上の金属配線を用いる半
導体記憶装置についても同様に適用可能である。
ッド配置を用いたときにも効率的な配線を可能とし、小
さな面積にて多数の信号配線の処理を行った、高速な半
導体記憶装置を提供できる。
の平面図である。
体記憶装置の平面図である。
の半導体記憶装置の平面図である。。
の半導体記憶装置の平面図である。
回路図及びこの断面図である。
回路図である。
図である。
プランを示した平面図である。
配置を示した平面図である。
ccを配置を示した平面図である。
ssを配置を示した平面図である。
線VDDを配置を示した平面図である。
源配線Vppを配置を示した平面図である。
Claims (9)
- 【請求項1】 複数のメモリセルを行列状に配置してな
るメモリセルアレイとこれに付随するセンスアンプ及び
デコーダから構成される第1、第2、第3及び第4のコ
アブロックと、 前記第1及び第3のコアブロックと前記第2及び第4の
コアブロックとの間に配置され、データ信号線、アドレ
ス信号線及び制御信号線が配設されたブロック間領域
と、 前記第1のコアブロックと前記第3のコアブロックとの
間に配置された複数のパッドからなる第1のパッドアレ
イと、 前記第2のコアブロックと前記第4のコアブロックとの
間に配置された複数のパッドからなる第2のパッドアレ
イと、 前記第1のパッドアレイの両側より前記ブロック間領域
に延在した第1及び第2のバスと、 前記第2のパッドアレイの両側より前記ブロック間領域
に延在した第3及び第4のバスと、 前記第2のパッドアレイと前記ブロック間領域との間に
配置された接続領域とから構成され、 前記接続領域にて前記第3及び第4のバスはクランク状
に折れ曲がり、前記ブロック間領域では前記第1、第
3、第4及び第2のバスが順に配置され、このブロック
間領域にて前記データ信号線、アドレス信号線及び制御
信号線と前記第1、第2、第3及び第4のバスとが接続
されることを特徴とする半導体記憶装置。 - 【請求項2】 請求項1記載の半導体記憶装置におい
て、さらに、 前記第1のパッドアレイと前記第1のバスとの間、前記
ブロック間領域、前記接続領域及び前記第2のパッドア
レイと前記第3のバスとの間に直線的に延在した第1の
電源バスと、 前記第1のパッドアレイと前記第2のバスとの間、前記
ブロック間領域、前記接続領域及び前記第2のパッドア
レイと前記第4のバスとの間に直線的に延在した第2の
電源バスとを具備し、 前記ブロック間領域では第1のバス、第1の電源バス、
第3のバス、第4のバス、第2の電源バス及び第2の電
源バスが順に配置されていることを特徴とする半導体記
憶装置。 - 【請求項3】 請求項2記載の半導体記憶装置におい
て、金属配線層は少なくとも第1の配線層と第2の配線
層から構成され、前記データ信号線、アドレス信号線、
制御信号線、第1のバス、第2のバス、第3のバス、第
4のバス、第1の電源バス、第2の電源バスは前記第2
の配線層にて構成され、前記接続領域上にて前記第3及
び第4のバスは前記第1の配線層にて構成され前記第1
及び第2の電源バスとそれぞれ交差することを特徴とす
る半導体記憶装置。 - 【請求項4】 前記第1の配線層より前記第2の配線層
の方が単位長さ当たりの抵抗が小さいことを特徴とする
請求項3記載の半導体記憶装置。 - 【請求項5】 請求項2記載の半導体記憶装置におい
て、前記第1、第2、第3及び第4のバスの下には各パ
ッドに対応した入出力保護回路がそれぞれ配置され、こ
の入出力保護回路は前記第1もしくは第2の電源バスよ
り電源を供給されることを特徴とする半導体記憶装置。 - 【請求項6】 請求項1記載の半導体記憶装置におい
て、さらに、前記第1のパッドアレイと前記ブロック間
領域との間に回路領域を有することを特徴とする半導体
記憶装置。 - 【請求項7】 請求項1記載の半導体記憶装置におい
て、前記第1、第2、第3及び第4のコアブロックは前
記第1及び第2のパッドアレイと平行にそれぞれNアレ
イに分離され、各々の分離された領域に前記データ信号
線、アドレス信号線、制御信号線が配設されていること
を特徴とする半導体記憶装置。 - 【請求項8】 前記Nは2であることを特徴とする請求
項7記載の半導体記憶装置。 - 【請求項9】 前記第1及び第2の電源バスの単位長さ
当たりの抵抗値は前記第1、第2、第3及び第4のバス
の単位長さ当たりの抵抗値よりも小さいことを特徴とす
る請求項2記載の半導体記憶装置。
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