JPH08139287A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08139287A JPH08139287A JP6276259A JP27625994A JPH08139287A JP H08139287 A JPH08139287 A JP H08139287A JP 6276259 A JP6276259 A JP 6276259A JP 27625994 A JP27625994 A JP 27625994A JP H08139287 A JPH08139287 A JP H08139287A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- G—PHYSICS
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- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
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- G—PHYSICS
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- G11C—STATIC STORES
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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Abstract
(57)【要約】
【構成】 複数のメモリセルを行列状に配置してなるメ
モリセルアレイとこれに付随するセンスアンプ及びデコ
ーダから構成されるコアブロック１、２、３、４と、コ
アブロック間に配置され、データ信号線、アドレス信号
線及び制御信号線が配設されたブロック間領域１０と、
コアブロック間に配置された複数のパッドからなるパッ
ドアレイＩＯＰａｄ、ＡＰａｄと、バスＩＯＢｕｓと、
バスＡＢｕｓと、接続領域１２とから構成され、接続領
域１２にてバスＡＢｕｓはクランク状に折れ曲がり、ブ
ロック間領域ではバスＩＯＢｕｓ及びバスＡＢｕｓが順
に配置され、このブロック間領域にてデータ信号線、ア
ドレス信号線及び制御信号線とバスＡＢｕｓ及びバスＩ
ＯＢｕｓとが接続されることを特徴とする半導体記憶装
置。 【効果】 本発明を用いることにより、センターパッド
配置を用いたときにも効率的な配線を可能とし、小さな
面積にて多数の信号配線の処理を行った、高速な半導体
記憶装置を提供できる。
モリセルアレイとこれに付随するセンスアンプ及びデコ
ーダから構成されるコアブロック１、２、３、４と、コ
アブロック間に配置され、データ信号線、アドレス信号
線及び制御信号線が配設されたブロック間領域１０と、
コアブロック間に配置された複数のパッドからなるパッ
ドアレイＩＯＰａｄ、ＡＰａｄと、バスＩＯＢｕｓと、
バスＡＢｕｓと、接続領域１２とから構成され、接続領
域１２にてバスＡＢｕｓはクランク状に折れ曲がり、ブ
ロック間領域ではバスＩＯＢｕｓ及びバスＡＢｕｓが順
に配置され、このブロック間領域にてデータ信号線、ア
ドレス信号線及び制御信号線とバスＡＢｕｓ及びバスＩ
ＯＢｕｓとが接続されることを特徴とする半導体記憶装
置。 【効果】 本発明を用いることにより、センターパッド
配置を用いたときにも効率的な配線を可能とし、小さな
面積にて多数の信号配線の処理を行った、高速な半導体
記憶装置を提供できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関す
る。特にセンターパッド配置のダイナミック型メモリに
関する。
る。特にセンターパッド配置のダイナミック型メモリに
関する。
【０００２】
【従来の技術】通常の半導体記憶装置はメモリセル等が
形成された半導体チップの周辺部に複数のパッドが配置
されている。これらパッドはボンディングワイヤを介し
てインナリードと接続されており、チップ外部との信号
の転送経路を構成している。
形成された半導体チップの周辺部に複数のパッドが配置
されている。これらパッドはボンディングワイヤを介し
てインナリードと接続されており、チップ外部との信号
の転送経路を構成している。
【０００３】ところが近年、アクセスタイムの高速化要
求が高まると、メモリセルアレイを複数のコアブロック
に分割することが行われる。この様な半導体記憶装置の
チップにおいては、配線の引き回しが長くなりがちの従
来のパッド配置では、高速化要求に充分対応できなくな
ってきた。
求が高まると、メモリセルアレイを複数のコアブロック
に分割することが行われる。この様な半導体記憶装置の
チップにおいては、配線の引き回しが長くなりがちの従
来のパッド配置では、高速化要求に充分対応できなくな
ってきた。
【０００４】ここで、以上の問題点を解決する手法とし
て、チップ中心部に列状にパッドを設ける配置（以下、
センターパッド配置と略記する）が考えられる。しか
し、センターパッド配置を用いると、チップの中心部に
配線が集中し、効率的な配線が非常に困難になる。
て、チップ中心部に列状にパッドを設ける配置（以下、
センターパッド配置と略記する）が考えられる。しか
し、センターパッド配置を用いると、チップの中心部に
配線が集中し、効率的な配線が非常に困難になる。
【０００５】
【発明が解決しようとする課題】以上説明したように、
従来の半導体記憶装置はパッドがチップの周辺部に配置
されているため、信号線の引き回しが長くなりがちであ
り、高速化の障害となっていた。この問題に対応するた
め、センターパッド配置を用いた場合には、チップの中
心部に配線が集中し、効率的な配線が非常に困難である
という問題があった。
従来の半導体記憶装置はパッドがチップの周辺部に配置
されているため、信号線の引き回しが長くなりがちであ
り、高速化の障害となっていた。この問題に対応するた
め、センターパッド配置を用いた場合には、チップの中
心部に配線が集中し、効率的な配線が非常に困難である
という問題があった。
【０００６】本発明は上記欠点を解決し、センターパッ
ド配置を用いたときにも効率的な配線を可能とし、小さ
な面積にて多数の信号配線の処理を行った半導体記憶装
置を提供することを目的とする。
ド配置を用いたときにも効率的な配線を可能とし、小さ
な面積にて多数の信号配線の処理を行った半導体記憶装
置を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、複数のメモリセルを行列状に配置して
なるメモリセルアレイとこれに付随するセンスアンプ及
びデコーダから構成される第１、第２、第３及び第４の
コアブロックと、第１及び第３のコアブロックと第２及
び第４のコアブロックとの間に配置され、データ信号
線、アドレス信号線及び制御信号線が配設されたブロッ
ク間領域と、第１のコアブロックと第３のコアブロック
との間に配置された複数のパッドからなる第１のパッド
アレイと、第２のコアブロックと第４のコアブロックと
の間に配置された複数のパッドからなる第２のパッドア
レイと、第１のパッドアレイの両側よりブロック間領域
に延在した第１及び第２のバスと、第２のパッドアレイ
の両側より前記ブロック間領域に延在した第３及び第４
のバスと、第２のパッドアレイとブロック間領域との間
に配置された接続領域とから構成され、接続領域にて第
３及び第４のバスはクランク状に折れ曲がり、ブロック
間領域では第１、第３、第４及び第２のバスが順に配置
され、このブロック間領域にてデータ信号線、アドレス
信号線及び制御信号線と第１、第２、第３及び第４のバ
スとが接続されることを特徴とする半導体記憶装置を提
供する。
に、本発明では、複数のメモリセルを行列状に配置して
なるメモリセルアレイとこれに付随するセンスアンプ及
びデコーダから構成される第１、第２、第３及び第４の
コアブロックと、第１及び第３のコアブロックと第２及
び第４のコアブロックとの間に配置され、データ信号
線、アドレス信号線及び制御信号線が配設されたブロッ
ク間領域と、第１のコアブロックと第３のコアブロック
との間に配置された複数のパッドからなる第１のパッド
アレイと、第２のコアブロックと第４のコアブロックと
の間に配置された複数のパッドからなる第２のパッドア
レイと、第１のパッドアレイの両側よりブロック間領域
に延在した第１及び第２のバスと、第２のパッドアレイ
の両側より前記ブロック間領域に延在した第３及び第４
のバスと、第２のパッドアレイとブロック間領域との間
に配置された接続領域とから構成され、接続領域にて第
３及び第４のバスはクランク状に折れ曲がり、ブロック
間領域では第１、第３、第４及び第２のバスが順に配置
され、このブロック間領域にてデータ信号線、アドレス
信号線及び制御信号線と第１、第２、第３及び第４のバ
スとが接続されることを特徴とする半導体記憶装置を提
供する。
【０００８】
【作用】本発明で提供する手段を用いると、第２のパッ
ドアレイとブロック間領域との間に接続領域が配置さ
れ、この部位にて第３及び第４のバスがクランク状に折
れ曲がり、第１のバスと第２のバスとの間に第３及び第
４のバスが挿入されるように配置される。この結果、４
本のバスが平行して延在し、直行する方向の何れの位置
からデータ信号線、アドレス信号線及び制御信号線が伸
びてきても、これらと接続することが可能となる。これ
ら各信号線を交差させる必要がなく、徒に配線接続面積
を増大させることがない。また、第１のバスと第２のバ
スとの間にはパッド相当の間隔があいているため、第１
のバス及び第２のバスを直線状に配置しても、ブロック
間領域において両バスの間に第３のバスと第４のバスと
を挿入することが可能となり、最小の面積にて配線の配
置を処理することが可能となる。これは最短の配線長で
何れのコアブロックと各パッドとを接続したことに相当
し、半導体記憶装置の高速化にも好適である。
ドアレイとブロック間領域との間に接続領域が配置さ
れ、この部位にて第３及び第４のバスがクランク状に折
れ曲がり、第１のバスと第２のバスとの間に第３及び第
４のバスが挿入されるように配置される。この結果、４
本のバスが平行して延在し、直行する方向の何れの位置
からデータ信号線、アドレス信号線及び制御信号線が伸
びてきても、これらと接続することが可能となる。これ
ら各信号線を交差させる必要がなく、徒に配線接続面積
を増大させることがない。また、第１のバスと第２のバ
スとの間にはパッド相当の間隔があいているため、第１
のバス及び第２のバスを直線状に配置しても、ブロック
間領域において両バスの間に第３のバスと第４のバスと
を挿入することが可能となり、最小の面積にて配線の配
置を処理することが可能となる。これは最短の配線長で
何れのコアブロックと各パッドとを接続したことに相当
し、半導体記憶装置の高速化にも好適である。
【０００９】
【実施例】以下、図面を参照して、本発明の半導体記憶
装置を説明する。本発明は各種の半導体記憶装置（ＳＲ
ＡＭ、ＥＰＲＯＭ、ＭＲＯＭ等）に用いることができる
ことは言うまでもないが、後述するようにＤＲＡＭに好
適の構成のため、以下、ＤＲＡＭを例にとり説明を行
う。
装置を説明する。本発明は各種の半導体記憶装置（ＳＲ
ＡＭ、ＥＰＲＯＭ、ＭＲＯＭ等）に用いることができる
ことは言うまでもないが、後述するようにＤＲＡＭに好
適の構成のため、以下、ＤＲＡＭを例にとり説明を行
う。
【００１０】図１に本発明のＤＲＡＭの概略構成図を示
す。総記憶容量は６４ＭビットＤＲＡＭを仮定してい
る。半導体チップ９には４個の１６Ｍビットのメモリセ
ルとこれに付随するセンスアンプ、デコーダ等のコア部
周辺回路から構成されるコアブロック１、２、３、４が
配置されている。各コアブロックは二つのメモリセルア
レイＭＣＡから構成され、両者の間にはデータ信号線
束、アドレス信号線束、制御信号線束からなるデータ・
アドレスバスＤＡＢｕｓが配設されている。また、各コ
アブロックの中央側にはカラムデコーダＣ／Ｄがそれぞ
れ配置されている。コアブロック１及びコアブロック２
とコアブロック３及びコアブロック４との間にはブロッ
ク間領域１０が設けられており、後述するように各種の
周辺回路が配置されている。このブロック間領域１０上
をデータ信号線束、アドレス信号線束、制御信号線束か
らなるデータ・アドレスバスＤＡＢｕｓが配置されてお
り、コアブロック内の対応する信号線とそれぞれ、場合
によってはマルチプレクサ回路を介して、接続されてい
る。コアブロック１とコアブロック２との間には第１の
パッド列であるＩＯパッド列ＩＯＰａｄが配置されてい
る。このＰａｄ列は電源Ｐａｄ、データ入出力Ｐａｄを
含む。コアブロック３とコアブロック４との間には弟２
のパッド列であるアドレスパッド列ＡＰａｄが配置され
ている。このＰａｄ列は電源Ｐａｄ、アドレス入力Ｐａ
ｄ、制御信号（例えば／ＲＡＳ、／ＣＡＳ等の制御信
号）入力Ｐａｄ等を含む。アドレスＰａｄ列ＡＰａｄと
ブロック間領域１０との間には接続領域１２が設けられ
ている。この接続領域はアドレスパッド列の長さを中心
側にて若干縮めることにより得ている。パッド列からブ
ロック間領域へと向かうバスは４本からなり、ＩＯパッ
ド列の上下にそれぞれ第１及び弟２のバスＩＯＢｕｓ
が、アドレスＰａｄ列の上下にそれぞれ第３、第４のバ
スＡＢｕｓがそれぞれ配置されている。第１及び第２の
バスはＩＯ線等から、第３及び第４のバスはアドレス信
号線及び制御信号線を主体として構成されている。それ
ぞれのＢｕｓはブロック間領域１０に延在しているが、
第３、第４のバスは接続領域１２にてクランク状に折れ
曲がり、第１、弟２のバス間に挿入される如く配置され
ている。この結果、ブロック間領域１０にて各バスは並
列する。
す。総記憶容量は６４ＭビットＤＲＡＭを仮定してい
る。半導体チップ９には４個の１６Ｍビットのメモリセ
ルとこれに付随するセンスアンプ、デコーダ等のコア部
周辺回路から構成されるコアブロック１、２、３、４が
配置されている。各コアブロックは二つのメモリセルア
レイＭＣＡから構成され、両者の間にはデータ信号線
束、アドレス信号線束、制御信号線束からなるデータ・
アドレスバスＤＡＢｕｓが配設されている。また、各コ
アブロックの中央側にはカラムデコーダＣ／Ｄがそれぞ
れ配置されている。コアブロック１及びコアブロック２
とコアブロック３及びコアブロック４との間にはブロッ
ク間領域１０が設けられており、後述するように各種の
周辺回路が配置されている。このブロック間領域１０上
をデータ信号線束、アドレス信号線束、制御信号線束か
らなるデータ・アドレスバスＤＡＢｕｓが配置されてお
り、コアブロック内の対応する信号線とそれぞれ、場合
によってはマルチプレクサ回路を介して、接続されてい
る。コアブロック１とコアブロック２との間には第１の
パッド列であるＩＯパッド列ＩＯＰａｄが配置されてい
る。このＰａｄ列は電源Ｐａｄ、データ入出力Ｐａｄを
含む。コアブロック３とコアブロック４との間には弟２
のパッド列であるアドレスパッド列ＡＰａｄが配置され
ている。このＰａｄ列は電源Ｐａｄ、アドレス入力Ｐａ
ｄ、制御信号（例えば／ＲＡＳ、／ＣＡＳ等の制御信
号）入力Ｐａｄ等を含む。アドレスＰａｄ列ＡＰａｄと
ブロック間領域１０との間には接続領域１２が設けられ
ている。この接続領域はアドレスパッド列の長さを中心
側にて若干縮めることにより得ている。パッド列からブ
ロック間領域へと向かうバスは４本からなり、ＩＯパッ
ド列の上下にそれぞれ第１及び弟２のバスＩＯＢｕｓ
が、アドレスＰａｄ列の上下にそれぞれ第３、第４のバ
スＡＢｕｓがそれぞれ配置されている。第１及び第２の
バスはＩＯ線等から、第３及び第４のバスはアドレス信
号線及び制御信号線を主体として構成されている。それ
ぞれのＢｕｓはブロック間領域１０に延在しているが、
第３、第４のバスは接続領域１２にてクランク状に折れ
曲がり、第１、弟２のバス間に挿入される如く配置され
ている。この結果、ブロック間領域１０にて各バスは並
列する。
【００１１】以上のように構成することにより、４本の
バスが平行して延在し、直行する方向の何れの位置から
データ信号線、アドレス信号線及び制御信号線が伸びて
きても、これらと接続することが可能となる。これら各
信号線を交差させる必要がなく、徒に配線接続面積を増
大させることがない。また、第１のバスと第２のバスと
の間にはパッド相当の間隔があいているため、第１のバ
ス及び第２のバスを直線状に配置しても、ブロック間領
域において両バスの間に第３のバスと第４のバスとを挿
入することが可能となり、最小の面積にて配線の配置を
処理することが可能となる。すなわち、ＤＲＡＭのチッ
プ面積の縮小化に寄与する。面積の縮小の度合いは、Ｐ
ａｄアレイの一部を欠削することにより設けられた接続
領域１２の増加の度合い以上である。また、これらの効
果は最短の配線長で何れのコアブロックと各パッドとを
接続したことに相当し、ＤＲＡＭの高速化にも好適であ
る。
バスが平行して延在し、直行する方向の何れの位置から
データ信号線、アドレス信号線及び制御信号線が伸びて
きても、これらと接続することが可能となる。これら各
信号線を交差させる必要がなく、徒に配線接続面積を増
大させることがない。また、第１のバスと第２のバスと
の間にはパッド相当の間隔があいているため、第１のバ
ス及び第２のバスを直線状に配置しても、ブロック間領
域において両バスの間に第３のバスと第４のバスとを挿
入することが可能となり、最小の面積にて配線の配置を
処理することが可能となる。すなわち、ＤＲＡＭのチッ
プ面積の縮小化に寄与する。面積の縮小の度合いは、Ｐ
ａｄアレイの一部を欠削することにより設けられた接続
領域１２の増加の度合い以上である。また、これらの効
果は最短の配線長で何れのコアブロックと各パッドとを
接続したことに相当し、ＤＲＡＭの高速化にも好適であ
る。
【００１２】図２に、図１の中心部の詳細図を示す。図
１においては図面の大きさの関係上省略していた電源バ
スＰＢｕｓをさらに加えてある。電源バスＰＢｕｓは第
１及び第２の２本のバスから構成され、それぞれの電源
バスは接地線Ｖss及び電源線Ｖccの両電源線を含む。こ
れら電源線はチップの長辺と平行にパッド列の一端から
他端まで直線状に延在している。電源バスＰＢｕｓはパ
ッド列と第１、第２、第３、第４のバスとの間に配置さ
れている。図２に示すように、パッド領域においては、
パッド列から見て電源バス、バス（ＩＯバス、アドレス
バス）の順に並んでいる。ブロック間領域１０において
は、第１のバス、第１の電源バス、第３のバス第４のバ
ス、第２の電源バス、第２のバスの順に図中上から並べ
られる。接続領域１２においては第３のバスが第１の電
源バスを横切り、第４のバスが第２の電源バスを横切
る。接続領域１１において、データアドレスバスＤＡＢ
ｕｓと第１〜第４のバス及び各電源線がそれぞれ対応す
る信号配線等と接続される。
１においては図面の大きさの関係上省略していた電源バ
スＰＢｕｓをさらに加えてある。電源バスＰＢｕｓは第
１及び第２の２本のバスから構成され、それぞれの電源
バスは接地線Ｖss及び電源線Ｖccの両電源線を含む。こ
れら電源線はチップの長辺と平行にパッド列の一端から
他端まで直線状に延在している。電源バスＰＢｕｓはパ
ッド列と第１、第２、第３、第４のバスとの間に配置さ
れている。図２に示すように、パッド領域においては、
パッド列から見て電源バス、バス（ＩＯバス、アドレス
バス）の順に並んでいる。ブロック間領域１０において
は、第１のバス、第１の電源バス、第３のバス第４のバ
ス、第２の電源バス、第２のバスの順に図中上から並べ
られる。接続領域１２においては第３のバスが第１の電
源バスを横切り、第４のバスが第２の電源バスを横切
る。接続領域１１において、データアドレスバスＤＡＢ
ｕｓと第１〜第４のバス及び各電源線がそれぞれ対応す
る信号配線等と接続される。
【００１３】図３に、図２の接続領域１２周辺の詳細を
図示する。本半導体記憶装置は２層の金属配線が用いら
れており、電源バスとしての配線２３、２４及びバスと
しての配線２０、２１、２２、２５、２６、２７は２層
目の金属配線から構成される。また、電源バスとしての
配線２３、２４を別の層で跨ぎつつ横切るため、接続配
線２８、２９、３０はいずれも１層目の金属配線から構
成される。１層目の金属配線２８、２９、３０と２層目
の金属配線２０、２１、２２、２５、２６、２７とはコ
ンタクト領域３１、３２、３３、３４、３５、３６によ
り接続されている。また、バス及び電源バスの下には対
応するパッド４１毎に入力回路もしくは出力回路４０が
それぞれ設けられている。入力／出力回路４０とバスと
の接続はコンタクト領域３７により行われ、電源バスと
の接続はコンタクト領域３８、３９により行われる。図
のように入出力回路を配置することにより、与えられた
チップ面積を有効に活用することができる。回路に必要
な電源が直上の配線より得られ、回路の出力若しくは入
力信号が直上の配線より得られるからである。また、パ
ッドと入出力信号線との間に電源線が配置されているた
めに入出力回路も小面積で構成することができる。
図示する。本半導体記憶装置は２層の金属配線が用いら
れており、電源バスとしての配線２３、２４及びバスと
しての配線２０、２１、２２、２５、２６、２７は２層
目の金属配線から構成される。また、電源バスとしての
配線２３、２４を別の層で跨ぎつつ横切るため、接続配
線２８、２９、３０はいずれも１層目の金属配線から構
成される。１層目の金属配線２８、２９、３０と２層目
の金属配線２０、２１、２２、２５、２６、２７とはコ
ンタクト領域３１、３２、３３、３４、３５、３６によ
り接続されている。また、バス及び電源バスの下には対
応するパッド４１毎に入力回路もしくは出力回路４０が
それぞれ設けられている。入力／出力回路４０とバスと
の接続はコンタクト領域３７により行われ、電源バスと
の接続はコンタクト領域３８、３９により行われる。図
のように入出力回路を配置することにより、与えられた
チップ面積を有効に活用することができる。回路に必要
な電源が直上の配線より得られ、回路の出力若しくは入
力信号が直上の配線より得られるからである。また、パ
ッドと入出力信号線との間に電源線が配置されているた
めに入出力回路も小面積で構成することができる。
【００１４】図４に、図２の接続領域１１周辺の詳細を
図示する。第１のバスに相当する配線４２、４３、４４
は電源線２３、２４及び第３のバスの一部に相当する配
線２５等と平行して配置され、いずれも２層目の金属配
線により構成されている。また、データ・アドレスバス
に相当する配線４５、４６、４７、４８、４９、５０
（ただし配線４７及び４８は電源配線である）は２層目
の金属配線により構成され、コアブロックより接続領域
１１に伸びてきている。データ・アドレスバスと第１〜
第４及び電源バスとの接続は１層目の金属配線５１、５
２、５３、５４、５５、５６によりコンタクト領域５７
〜６８を用いて行う。図４より、何れの接続についても
コンタクト以上の余分の領域をとらずになされているこ
とがみてとれる。
図示する。第１のバスに相当する配線４２、４３、４４
は電源線２３、２４及び第３のバスの一部に相当する配
線２５等と平行して配置され、いずれも２層目の金属配
線により構成されている。また、データ・アドレスバス
に相当する配線４５、４６、４７、４８、４９、５０
（ただし配線４７及び４８は電源配線である）は２層目
の金属配線により構成され、コアブロックより接続領域
１１に伸びてきている。データ・アドレスバスと第１〜
第４及び電源バスとの接続は１層目の金属配線５１、５
２、５３、５４、５５、５６によりコンタクト領域５７
〜６８を用いて行う。図４より、何れの接続についても
コンタクト以上の余分の領域をとらずになされているこ
とがみてとれる。
【００１５】図５に本発明の半導体記憶装置の断面図を
示す。シリコン基板７０上に酸化膜からなる素子分離用
絶縁膜７１を約３００ｎｍが形成され、この上に一層目
のポリシリコン配線７２を形成されている。ポリシリコ
ン配線７２はＮ型不純物がドープされた１５０ｎｍのポ
リシリコン層と所定厚さの窒化膜層の積層膜により構成
されている。ポリシリコン配線７２上には窒化膜層と合
計して３５０ｎｍのＢＰＳＧ層を介して２層目のポリシ
リコン配線７３が形成されている。ポリシリコン配線７
２は２００ｎｍのタングステンシリサイドからなる。ポ
リシリコン配線７３上には少なくとも３００ｎｍのＴＥ
ＯＳ酸化膜を介して一層目の金属配線層であるアルミ配
線層７４が形成されている。厚さは４００ｎｍである。
アルミ配線層７４上には１０００ｎｍのＴＥＯＳ酸化膜
を介して２層目の金属配線層である厚さ８００ｎｍのア
ルミ配線層７５が形成されている。図５に示すとおり、
２層目の金属配線層は一層目の金属配線層より配線幅が
等しいと仮定すると、単位長さ当たりの抵抗値がはるか
に小さい。図３、図４に示したような配線構造をとるこ
とにより、バス配線の主要部、電源配線の主要部はほと
んど２層目の抵抗の小さい配線層を用いることができ、
これは高速ＤＲＡＭに非常に好適である。なお、図３、
図４に示すとおり、電源配線はバス配線よりも太い配線
を用いて、抵抗を積極的に減らしている。これは、配線
中での電圧効果を防ぐためである。
示す。シリコン基板７０上に酸化膜からなる素子分離用
絶縁膜７１を約３００ｎｍが形成され、この上に一層目
のポリシリコン配線７２を形成されている。ポリシリコ
ン配線７２はＮ型不純物がドープされた１５０ｎｍのポ
リシリコン層と所定厚さの窒化膜層の積層膜により構成
されている。ポリシリコン配線７２上には窒化膜層と合
計して３５０ｎｍのＢＰＳＧ層を介して２層目のポリシ
リコン配線７３が形成されている。ポリシリコン配線７
２は２００ｎｍのタングステンシリサイドからなる。ポ
リシリコン配線７３上には少なくとも３００ｎｍのＴＥ
ＯＳ酸化膜を介して一層目の金属配線層であるアルミ配
線層７４が形成されている。厚さは４００ｎｍである。
アルミ配線層７４上には１０００ｎｍのＴＥＯＳ酸化膜
を介して２層目の金属配線層である厚さ８００ｎｍのア
ルミ配線層７５が形成されている。図５に示すとおり、
２層目の金属配線層は一層目の金属配線層より配線幅が
等しいと仮定すると、単位長さ当たりの抵抗値がはるか
に小さい。図３、図４に示したような配線構造をとるこ
とにより、バス配線の主要部、電源配線の主要部はほと
んど２層目の抵抗の小さい配線層を用いることができ、
これは高速ＤＲＡＭに非常に好適である。なお、図３、
図４に示すとおり、電源配線はバス配線よりも太い配線
を用いて、抵抗を積極的に減らしている。これは、配線
中での電圧効果を防ぐためである。
【００１６】図６に入力回路の一例を示す。図３におい
てバス下に配置された入力回路４０は入力パッド４１に
対応し、接続されている。この入力回路４０は、図６
（ａ）に示すように、保護用バイポーラトランジスタ８
６、寄生ダイオード８７、抵抗素子８８、ＭＯＳトラン
ジスタ８９、抵抗素子９０から構成されている。図６
（ｂ）に保護用バイポーラトランジスタ８６、寄生ダイ
オード８７等の断面図を示す。図より、入力信号線とパ
ッドとの間に電源線を配置した図３の配線配置が図６の
入力回路に好適なことが容易にわかる。
てバス下に配置された入力回路４０は入力パッド４１に
対応し、接続されている。この入力回路４０は、図６
（ａ）に示すように、保護用バイポーラトランジスタ８
６、寄生ダイオード８７、抵抗素子８８、ＭＯＳトラン
ジスタ８９、抵抗素子９０から構成されている。図６
（ｂ）に保護用バイポーラトランジスタ８６、寄生ダイ
オード８７等の断面図を示す。図より、入力信号線とパ
ッドとの間に電源線を配置した図３の配線配置が図６の
入力回路に好適なことが容易にわかる。
【００１７】図７に出力回路の一例を示す。この出力回
路は駆動用ＭＯＳトランジスタ８０、８１、保護用バイ
ポーラトランジスタ８２、８４、寄生ダイオード８３、
８５、抵抗素子８８等から構成されている。図６と同じ
く、出力信号線とパッドとの間に電源線を配置した図３
の配線は１が面積の縮小化にとりより好適であることが
わかる。
路は駆動用ＭＯＳトランジスタ８０、８１、保護用バイ
ポーラトランジスタ８２、８４、寄生ダイオード８３、
８５、抵抗素子８８等から構成されている。図６と同じ
く、出力信号線とパッドとの間に電源線を配置した図３
の配線は１が面積の縮小化にとりより好適であることが
わかる。
【００１８】以上説明したように、第２のパッドアレイ
とブロック間領域との間に接続領域が配置され、この部
位にて第３及び第４のバスがクランク状に折れ曲がり、
第１のバスと第２のバスとの間に第３及び第４のバスが
挿入されるように配置される。この結果、４本のバスが
平行して延在し、直行する方向の何れの位置からデータ
信号線、アドレス信号線及び制御信号線が伸びてきて
も、これらと接続することが可能となる。これら各信号
線を交差させる必要がなく、徒に配線接続面積を増大さ
せることがない。また、第１のバスと第２のバスとの間
にはパッド相当の間隔があいているため、第１のバス及
び第２のバスを直線状に配置しても、ブロック間領域に
おいて両バスの間に第３のバスと第４のバスとを挿入す
ることが可能となり、最小の面積にて配線の配置を処理
することが可能となる。これは最短の配線長で何れのコ
アブロックと各パッドとを接続したことに相当し、半導
体記憶装置の高速化にも好適である。特に、２層目の低
抵抗配線層を主として用いたバス配線となるため、さら
なる高速化が可能となる。さらに、バス直下に入出力回
路を配置することが可能となり、面積の縮小化にも充分
寄与する。
とブロック間領域との間に接続領域が配置され、この部
位にて第３及び第４のバスがクランク状に折れ曲がり、
第１のバスと第２のバスとの間に第３及び第４のバスが
挿入されるように配置される。この結果、４本のバスが
平行して延在し、直行する方向の何れの位置からデータ
信号線、アドレス信号線及び制御信号線が伸びてきて
も、これらと接続することが可能となる。これら各信号
線を交差させる必要がなく、徒に配線接続面積を増大さ
せることがない。また、第１のバスと第２のバスとの間
にはパッド相当の間隔があいているため、第１のバス及
び第２のバスを直線状に配置しても、ブロック間領域に
おいて両バスの間に第３のバスと第４のバスとを挿入す
ることが可能となり、最小の面積にて配線の配置を処理
することが可能となる。これは最短の配線長で何れのコ
アブロックと各パッドとを接続したことに相当し、半導
体記憶装置の高速化にも好適である。特に、２層目の低
抵抗配線層を主として用いたバス配線となるため、さら
なる高速化が可能となる。さらに、バス直下に入出力回
路を配置することが可能となり、面積の縮小化にも充分
寄与する。
【００１９】続いて、本発明の第２の実施例を図８を参
照して説明する。第１の実施例に加えて、第１のパッド
列を欠削して周辺回路領域７０を得たものである。同一
の部位には図１と同一の図番を付し、説明を省略する。
周辺回路領域７０は４本のバスが集まる領域であり、特
にテスト回路に用いるとチップ面積の削減により効率的
である。
照して説明する。第１の実施例に加えて、第１のパッド
列を欠削して周辺回路領域７０を得たものである。同一
の部位には図１と同一の図番を付し、説明を省略する。
周辺回路領域７０は４本のバスが集まる領域であり、特
にテスト回路に用いるとチップ面積の削減により効率的
である。
【００２０】続いて、本発明の変形例を図９を参照して
説明する。（ａ）は本発明の第１の実施例にて示したバ
スの配置方法の概略である。（ｂ）、（ｃ）及び（ｄ）
はこれらの変形例である。何れも接続領域を用いるが、
（ａ），（ｂ）の手法は接続領域を一端（右側もしくは
左側）に集めることが可能となり、より面積の削減に寄
与する。（ｃ），（ｄ）も配線の接続の容易性について
は、他の２者と同様の効果が得られる。
説明する。（ａ）は本発明の第１の実施例にて示したバ
スの配置方法の概略である。（ｂ）、（ｃ）及び（ｄ）
はこれらの変形例である。何れも接続領域を用いるが、
（ａ），（ｂ）の手法は接続領域を一端（右側もしくは
左側）に集めることが可能となり、より面積の削減に寄
与する。（ｃ），（ｄ）も配線の接続の容易性について
は、他の２者と同様の効果が得られる。
【００２１】続いて、本発明の第１の実施例を発展させ
た最良の実施態様を図１０〜図１６を用いて説明する。
図１０は６４ＭビットＤＲＡＭのフロアプランを示して
いる。図中各符号は以下の回路ブロックを示している。
すなわち、ＶｐｐＰｕｍｐは電源電圧Ｖccより昇圧電圧
Ｖppを生成する昇圧回路、ＭＵＸはデータマルチプレク
サ、ＣＦＵＳＥはカラムフューズ、ＤＩＢはデータ入力
バッファ、ＶＲＥＦは参照電圧発生回路を、ＳＳＢは基
板電位発生回路、ＰＷＲＯＮはパワーオンリセット回
路、ＡＴＤはアドレス遷移検出回路、ＣＰＤはカラム部
分デコード回路、ＲＰＤはロウ部分デコード回路、ＡＳ
Ｄはカラムアドレススイッチ回路、Ｘ１ＭＵＸは出力デ
ータマルチプレクサを示している。Ｉ／Ｏｂｕｆｆｅｒ
は出力バッファ、ＤａｔａＣｏｎｔｒｏｌはデータ制御
回路、ＲＡＳ ｓｅｒｉｅｓはロウ系の制御回路、Ａｄ
ｄｒｅｓｓ ｂｕｆｆｅｒはアドレスバッファ回路、Ｓ
ｅｌｆ ｒｅｆｒｅｓｈはセルフリフレッシュ制御回路
をそれぞれ示している。
た最良の実施態様を図１０〜図１６を用いて説明する。
図１０は６４ＭビットＤＲＡＭのフロアプランを示して
いる。図中各符号は以下の回路ブロックを示している。
すなわち、ＶｐｐＰｕｍｐは電源電圧Ｖccより昇圧電圧
Ｖppを生成する昇圧回路、ＭＵＸはデータマルチプレク
サ、ＣＦＵＳＥはカラムフューズ、ＤＩＢはデータ入力
バッファ、ＶＲＥＦは参照電圧発生回路を、ＳＳＢは基
板電位発生回路、ＰＷＲＯＮはパワーオンリセット回
路、ＡＴＤはアドレス遷移検出回路、ＣＰＤはカラム部
分デコード回路、ＲＰＤはロウ部分デコード回路、ＡＳ
Ｄはカラムアドレススイッチ回路、Ｘ１ＭＵＸは出力デ
ータマルチプレクサを示している。Ｉ／Ｏｂｕｆｆｅｒ
は出力バッファ、ＤａｔａＣｏｎｔｒｏｌはデータ制御
回路、ＲＡＳ ｓｅｒｉｅｓはロウ系の制御回路、Ａｄ
ｄｒｅｓｓ ｂｕｆｆｅｒはアドレスバッファ回路、Ｓ
ｅｌｆ ｒｅｆｒｅｓｈはセルフリフレッシュ制御回路
をそれぞれ示している。
【００２２】図１１に図１０に示した６４ＭビットＤＲ
ＡＭのパッド配置を示している。図１０とは上下が逆に
なっている。ＸＮは出力データがＮビット構成であるこ
とを示している。図１１からわかるように、データパッ
ドはコアブロック１、２の間に、アドレスパッド及び制
御信号パッドはコアブロック３、４の間にそれぞれまと
めて配置されている。また、データパッド列の中心部が
僅かにずれており、このずれた位置に上述した接続領域
１２を配置する。従って、図１１に示すパッド構成は図
９における（ｂ）の配線配置を取っている。
ＡＭのパッド配置を示している。図１０とは上下が逆に
なっている。ＸＮは出力データがＮビット構成であるこ
とを示している。図１１からわかるように、データパッ
ドはコアブロック１、２の間に、アドレスパッド及び制
御信号パッドはコアブロック３、４の間にそれぞれまと
めて配置されている。また、データパッド列の中心部が
僅かにずれており、このずれた位置に上述した接続領域
１２を配置する。従って、図１１に示すパッド構成は図
９における（ｂ）の配線配置を取っている。
【００２３】図１２は図１０に示したＤＲＡＭの１コア
ブロックに相当する部位を拡大して示したものである。
複数のＤＲＡＭセルを行列上に配置したセルアレイＣｅ
ｌｌと各ＤＲＡＭセルに接続されたセンスアンプ列Ｓ／
Ａが交互にシェアード構造を取って配置されている。ま
た、各セルアレイＣｅｌｌの一端にはロウデコーダＲ／
Ｄが配置されており、ロウデコーダ間にはワード線駆動
信号発生回路ＷＤＲＶと、ロウフューズとが交互に配置
されている。ワード線の駆動には昇圧電源Ｖppを用い、
ワード線駆動回路の“Ｈ”側充電素子はＰチャネルＭＯ
Ｓトランジスタが使用されている。また、上下に分けら
れたアレイ間にはデータ中間バッファＤＱが列状に配置
されている。データ信号線、アドレス信号線、制御信号
線、電源線はデータ中間バッファＤＱの上を左右に走
り、カラムデコーダＣ／Ｄの間を抜けて、ブロック間領
域１０に向かう。
ブロックに相当する部位を拡大して示したものである。
複数のＤＲＡＭセルを行列上に配置したセルアレイＣｅ
ｌｌと各ＤＲＡＭセルに接続されたセンスアンプ列Ｓ／
Ａが交互にシェアード構造を取って配置されている。ま
た、各セルアレイＣｅｌｌの一端にはロウデコーダＲ／
Ｄが配置されており、ロウデコーダ間にはワード線駆動
信号発生回路ＷＤＲＶと、ロウフューズとが交互に配置
されている。ワード線の駆動には昇圧電源Ｖppを用い、
ワード線駆動回路の“Ｈ”側充電素子はＰチャネルＭＯ
Ｓトランジスタが使用されている。また、上下に分けら
れたアレイ間にはデータ中間バッファＤＱが列状に配置
されている。データ信号線、アドレス信号線、制御信号
線、電源線はデータ中間バッファＤＱの上を左右に走
り、カラムデコーダＣ／Ｄの間を抜けて、ブロック間領
域１０に向かう。
【００２４】図１３〜１６は本実施例の電源配線Ｖcc、
接地配線Ｖss、内部電源配線ＶDD、内部昇圧電源配線Ｖ
ppのそれぞれの引き回しを示した平面図である。図１３
中２５ｕ等とあるのはμｍ単位で示した配線幅である。
実線で示した部分は２層目の金属配線を用いた部分であ
り、それ以外は一層目の金属配線を用いた部分である。
ＶＤＤ Ｔｒは外部から入力された電源Ｖccより内部電
源電圧ＶDDを生成するためのトランジスタであり、ブロ
ック間領域に４個、コアブロックの２辺にそれぞれＬ字
状に配置されている。ＶＰＬＡとあるのはＶpp昇圧回路
のチャージポンプである。
接地配線Ｖss、内部電源配線ＶDD、内部昇圧電源配線Ｖ
ppのそれぞれの引き回しを示した平面図である。図１３
中２５ｕ等とあるのはμｍ単位で示した配線幅である。
実線で示した部分は２層目の金属配線を用いた部分であ
り、それ以外は一層目の金属配線を用いた部分である。
ＶＤＤ Ｔｒは外部から入力された電源Ｖccより内部電
源電圧ＶDDを生成するためのトランジスタであり、ブロ
ック間領域に４個、コアブロックの２辺にそれぞれＬ字
状に配置されている。ＶＰＬＡとあるのはＶpp昇圧回路
のチャージポンプである。
【００２５】図１４、図１５に示すように、接地配線Ｖ
ss、内部電源配線ＶDDはコアブロック上にてメッシュ状
に配設されており、各コアブロック内のセンスアンプ回
路、デコーダ回路等に電源を供給している。又、図１６
に示すように、内部昇圧電源配線Ｖppはパッド列両側の
バス配線を避けるようにコアブロックの外周部を迂回し
て安定化容量素子であるＶppＣＡＰに接続されている。
当該安定化容量素子の内いくつかはコアブロック１、２
の間及びコアブロック３、４の間にそれぞれ配置されて
いる。
ss、内部電源配線ＶDDはコアブロック上にてメッシュ状
に配設されており、各コアブロック内のセンスアンプ回
路、デコーダ回路等に電源を供給している。又、図１６
に示すように、内部昇圧電源配線Ｖppはパッド列両側の
バス配線を避けるようにコアブロックの外周部を迂回し
て安定化容量素子であるＶppＣＡＰに接続されている。
当該安定化容量素子の内いくつかはコアブロック１、２
の間及びコアブロック３、４の間にそれぞれ配置されて
いる。
【００２６】以上のように構成することにより、ＤＲＡ
Ｍにつき非常に好適な電源線、信号線等の配線配置が可
能となり、高速化、チップ面積の削減、さらには雑音の
減少による高信頼性が達成でき、特に低電源電圧駆動の
ＤＲＡＭに好適である。
Ｍにつき非常に好適な電源線、信号線等の配線配置が可
能となり、高速化、チップ面積の削減、さらには雑音の
減少による高信頼性が達成でき、特に低電源電圧駆動の
ＤＲＡＭに好適である。
【００２７】なお、本発明は４個のコアブロックから構
成される半導体記憶装置につき説明をしてきたが、８
個、１６個といずれの分割数のメモリセルアレイ構成に
てもセンターパッド構成でありさえすれば適用可能であ
ることはいうまでもない。２層の金属配線を用いる半導
体記憶装置のみでなく、３層以上の金属配線を用いる半
導体記憶装置についても同様に適用可能である。
成される半導体記憶装置につき説明をしてきたが、８
個、１６個といずれの分割数のメモリセルアレイ構成に
てもセンターパッド構成でありさえすれば適用可能であ
ることはいうまでもない。２層の金属配線を用いる半導
体記憶装置のみでなく、３層以上の金属配線を用いる半
導体記憶装置についても同様に適用可能である。
【００２８】
【発明の効果】本発明を用いることにより、センターパ
ッド配置を用いたときにも効率的な配線を可能とし、小
さな面積にて多数の信号配線の処理を行った、高速な半
導体記憶装置を提供できる。
ッド配置を用いたときにも効率的な配線を可能とし、小
さな面積にて多数の信号配線の処理を行った、高速な半
導体記憶装置を提供できる。
【図１】本発明の第１の実施例を示した半導体記憶装置
の平面図である。
の平面図である。
【図２】図１の要部を詳細に示した第１の実施例の半導
体記憶装置の平面図である。
体記憶装置の平面図である。
【図３】図２の要部をさらに詳細に示した第１の実施例
の半導体記憶装置の平面図である。。
の半導体記憶装置の平面図である。。
【図４】図２の要部をさらに詳細に示した第１の実施例
の半導体記憶装置の平面図である。
の半導体記憶装置の平面図である。
【図５】本発明の半導体記憶装置の断面図である。
【図６】本発明の第１の実施例の半導体記憶装置の部分
回路図及びこの断面図である。
回路図及びこの断面図である。
【図７】本発明の第１の実施例の半導体記憶装置の部分
回路図である。
回路図である。
【図８】本発明の第２の実施例の半導体記憶装置の平面
図である。
図である。
【図９】本発明の各種の変形例を示した概略図である。
【図１０】本発明のさらに好適な実施例におけるフロア
プランを示した平面図である。
プランを示した平面図である。
【図１１】本発明のさらに好適な実施例におけるパッド
配置を示した平面図である。
配置を示した平面図である。
【図１２】図１０の要部を詳細に示した平面図である。
【図１３】図１０の半導体記憶装置において電源配線Ｖ
ccを配置を示した平面図である。
ccを配置を示した平面図である。
【図１４】図１０の半導体記憶装置において接地配線Ｖ
ssを配置を示した平面図である。
ssを配置を示した平面図である。
【図１５】図１０の半導体記憶装置において内部電源配
線ＶDDを配置を示した平面図である。
線ＶDDを配置を示した平面図である。
【図１６】図１０の半導体記憶装置において内部昇圧電
源配線Ｖppを配置を示した平面図である。
源配線Ｖppを配置を示した平面図である。
１、２、３、４ コアブロック ９ 半導体チップ １０ ブロック間領域 １２ 接続領域 ＩＯＢｕｓ 第１、第２のバス ＡＢｕｓ 第３、第４のバス ＩＯＰａｄ 第１のＰａｄ列 ＡＰａｄ 第２のＰａｄ列 ＤＡＢｕｓ データ・アドレスバス ＭＣＡ メモリセルアレイ Ｃ／Ｄ カラムデーコダ
Claims (9)
- 【請求項１】 複数のメモリセルを行列状に配置してな
るメモリセルアレイとこれに付随するセンスアンプ及び
デコーダから構成される第１、第２、第３及び第４のコ
アブロックと、 前記第１及び第３のコアブロックと前記第２及び第４の
コアブロックとの間に配置され、データ信号線、アドレ
ス信号線及び制御信号線が配設されたブロック間領域
と、 前記第１のコアブロックと前記第３のコアブロックとの
間に配置された複数のパッドからなる第１のパッドアレ
イと、 前記第２のコアブロックと前記第４のコアブロックとの
間に配置された複数のパッドからなる第２のパッドアレ
イと、 前記第１のパッドアレイの両側より前記ブロック間領域
に延在した第１及び第２のバスと、 前記第２のパッドアレイの両側より前記ブロック間領域
に延在した第３及び第４のバスと、 前記第２のパッドアレイと前記ブロック間領域との間に
配置された接続領域とから構成され、 前記接続領域にて前記第３及び第４のバスはクランク状
に折れ曲がり、前記ブロック間領域では前記第１、第
３、第４及び第２のバスが順に配置され、このブロック
間領域にて前記データ信号線、アドレス信号線及び制御
信号線と前記第１、第２、第３及び第４のバスとが接続
されることを特徴とする半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、さらに、 前記第１のパッドアレイと前記第１のバスとの間、前記
ブロック間領域、前記接続領域及び前記第２のパッドア
レイと前記第３のバスとの間に直線的に延在した第１の
電源バスと、 前記第１のパッドアレイと前記第２のバスとの間、前記
ブロック間領域、前記接続領域及び前記第２のパッドア
レイと前記第４のバスとの間に直線的に延在した第２の
電源バスとを具備し、 前記ブロック間領域では第１のバス、第１の電源バス、
第３のバス、第４のバス、第２の電源バス及び第２の電
源バスが順に配置されていることを特徴とする半導体記
憶装置。 - 【請求項３】 請求項２記載の半導体記憶装置におい
て、金属配線層は少なくとも第１の配線層と第２の配線
層から構成され、前記データ信号線、アドレス信号線、
制御信号線、第１のバス、第２のバス、第３のバス、第
４のバス、第１の電源バス、第２の電源バスは前記第２
の配線層にて構成され、前記接続領域上にて前記第３及
び第４のバスは前記第１の配線層にて構成され前記第１
及び第２の電源バスとそれぞれ交差することを特徴とす
る半導体記憶装置。 - 【請求項４】 前記第１の配線層より前記第２の配線層
の方が単位長さ当たりの抵抗が小さいことを特徴とする
請求項３記載の半導体記憶装置。 - 【請求項５】 請求項２記載の半導体記憶装置におい
て、前記第１、第２、第３及び第４のバスの下には各パ
ッドに対応した入出力保護回路がそれぞれ配置され、こ
の入出力保護回路は前記第１もしくは第２の電源バスよ
り電源を供給されることを特徴とする半導体記憶装置。 - 【請求項６】 請求項１記載の半導体記憶装置におい
て、さらに、前記第１のパッドアレイと前記ブロック間
領域との間に回路領域を有することを特徴とする半導体
記憶装置。 - 【請求項７】 請求項１記載の半導体記憶装置におい
て、前記第１、第２、第３及び第４のコアブロックは前
記第１及び第２のパッドアレイと平行にそれぞれＮアレ
イに分離され、各々の分離された領域に前記データ信号
線、アドレス信号線、制御信号線が配設されていること
を特徴とする半導体記憶装置。 - 【請求項８】 前記Ｎは２であることを特徴とする請求
項７記載の半導体記憶装置。 - 【請求項９】 前記第１及び第２の電源バスの単位長さ
当たりの抵抗値は前記第１、第２、第３及び第４のバス
の単位長さ当たりの抵抗値よりも小さいことを特徴とす
る請求項２記載の半導体記憶装置。
Priority Applications (7)
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