JP2954165B1 - 半導体装置 - Google Patents
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- 230000002093 peripheral effect Effects 0.000 claims abstract description 67
- 230000015654 memory Effects 0.000 claims abstract description 30
- 238000003491 array Methods 0.000 claims abstract description 13
- 230000006870 function Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 12
- 230000010354 integration Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract
【要約】
【課題】アクセス速度のバンク間差を発生させずに、パ
ッド間の間隔を狭くし、チップサイズを縮小することが
できる半導体装置の提供。 【解決手段】それぞれ、複数の、メモリアレイ（図１の
１０１）と、配置の対称性が要求されるアンプ回路、駆
動回路等からなる第１の周辺回路素子群（図１の１０
２）と、配置の対称性が要求されない入出力回路、ロジ
ック回路等からなる第２の周辺回路素子群（図１の１０
３）と、パッド（図１の１０４）と、を含むセンターボ
ンディング構造の半導体装置において、複数の第２の周
辺回路素子群を、パッドの配列に対して、片側に配設す
る。
ッド間の間隔を狭くし、チップサイズを縮小することが
できる半導体装置の提供。 【解決手段】それぞれ、複数の、メモリアレイ（図１の
１０１）と、配置の対称性が要求されるアンプ回路、駆
動回路等からなる第１の周辺回路素子群（図１の１０
２）と、配置の対称性が要求されない入出力回路、ロジ
ック回路等からなる第２の周辺回路素子群（図１の１０
３）と、パッド（図１の１０４）と、を含むセンターボ
ンディング構造の半導体装置において、複数の第２の周
辺回路素子群を、パッドの配列に対して、片側に配設す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関す
る。
る。
【０００２】
【従来の技術】最近の半導体メモリ装置においては、集
積密度が向上し、チップ面積に対するパッドの面積の割
合が大きくなってきている。ボンディングパッドの配置
に関しては、周辺に配置する構造と、チップの中心に配
置するセンターボンディング構造があるが、特に、セン
ターボンディング構造では、パッド数が多いため、パッ
ドを配置するためにチップの長辺サイズを長くしなけれ
ばならない。このため、パッド間を通る配線の数を極力
減らして、パッドの間隔を小さくする必要があった。
積密度が向上し、チップ面積に対するパッドの面積の割
合が大きくなってきている。ボンディングパッドの配置
に関しては、周辺に配置する構造と、チップの中心に配
置するセンターボンディング構造があるが、特に、セン
ターボンディング構造では、パッド数が多いため、パッ
ドを配置するためにチップの長辺サイズを長くしなけれ
ばならない。このため、パッド間を通る配線の数を極力
減らして、パッドの間隔を小さくする必要があった。
【０００３】従来の半導体メモリ装置のレイアウトにつ
いて、図面を参照して説明する。図３は、従来の半導体
メモリ装置のレイアウトを模式的に説明するためのレイ
アウト図であり、図３（ａ）は、センターボンディング
構造のボンディングパッド周辺を示すレイアウト図であ
り、図３（ｂ）は、（ａ）の配線接続の一部を示すレイ
アウト図であり、図３（ｃ）は、センターボンディング
構造の他の構造を説明するためのレイアウト図である。
いて、図面を参照して説明する。図３は、従来の半導体
メモリ装置のレイアウトを模式的に説明するためのレイ
アウト図であり、図３（ａ）は、センターボンディング
構造のボンディングパッド周辺を示すレイアウト図であ
り、図３（ｂ）は、（ａ）の配線接続の一部を示すレイ
アウト図であり、図３（ｃ）は、センターボンディング
構造の他の構造を説明するためのレイアウト図である。
【０００４】図３に示すように、センターボンディング
構造では、ボンディングパッド１０４を挟んで、その両
側に入出力回路、内部降圧回路、ロジック回路等から構
成される第２の周辺回路素子配置棚１０３が配置され、
その外側には、データアンプ回路、ワード線駆動回路等
から構成される第１の周辺回路素子配置棚１０２が、そ
して更にその外側にメモりアレイ領域１０１が配置され
る。パッドの両側に配置された第１の周辺回路素子配置
棚１０２、及び第２の周辺回路素子配置棚１０３間は、
それぞれ信号を伝達する配線が形成されている。
構造では、ボンディングパッド１０４を挟んで、その両
側に入出力回路、内部降圧回路、ロジック回路等から構
成される第２の周辺回路素子配置棚１０３が配置され、
その外側には、データアンプ回路、ワード線駆動回路等
から構成される第１の周辺回路素子配置棚１０２が、そ
して更にその外側にメモりアレイ領域１０１が配置され
る。パッドの両側に配置された第１の周辺回路素子配置
棚１０２、及び第２の周辺回路素子配置棚１０３間は、
それぞれ信号を伝達する配線が形成されている。
【０００５】
【発明が解決しようとする課題】このように、ボンディ
ングパッドを中心にして、その両側に第１及び第２の周
辺回路素子配置棚１０２、１０３を配置する構造では、
データのアクセス速度のバンク間差を減らすことができ
るが、このようなレイアウトでは、パッド１０４間を通
る配線の数が、第２の周辺回路素子配置棚間の接続配線
１０８の分の増えてしまうという問題があった。
ングパッドを中心にして、その両側に第１及び第２の周
辺回路素子配置棚１０２、１０３を配置する構造では、
データのアクセス速度のバンク間差を減らすことができ
るが、このようなレイアウトでは、パッド１０４間を通
る配線の数が、第２の周辺回路素子配置棚間の接続配線
１０８の分の増えてしまうという問題があった。
【０００６】また、パッド１０４間を通る配線を減らす
には、図３（ｃ）に示すように、パッド１０４の両側に
長辺方向の配線１０６を配置する必要があり、このよう
な構成では短辺方向（図中の上下方向）のサイズが増加
し、チップサイズも増加するという問題があった。
には、図３（ｃ）に示すように、パッド１０４の両側に
長辺方向の配線１０６を配置する必要があり、このよう
な構成では短辺方向（図中の上下方向）のサイズが増加
し、チップサイズも増加するという問題があった。
【０００７】本発明は、上記問題点に鑑みてなされたも
のであって、その主たる目的は、アクセス速度のバンク
間差を発生させずに、パッド１０４間の間隔を狭くし、
チップサイズを縮小することができる、半導体装置を提
供することにある。
のであって、その主たる目的は、アクセス速度のバンク
間差を発生させずに、パッド１０４間の間隔を狭くし、
チップサイズを縮小することができる、半導体装置を提
供することにある。
【０００８】
【課題を解決するための手段】本発明に係る半導体装置
は、パッド列を挟んで両側に複数のメモリアレイを有す
る領域を含む半導体装置において、前記パッドと各メモ
リアレイとの間にはデータアンプ回路及びワード線駆動
回路を含む複数の第１の周辺回路素子群が各メモリアレ
イに１対１対応で設けられ、各メモリアレイに対応して
設けられるべき入出力回路及び降圧回路を含む複数の第
２の周辺回路素子群は、その少なくとも２つが前記パッ
ド列と前記複数のメモリアレイのうち選ばれた１つのメ
モリアレイとの間に設けられるように配置されたもので
ある。
は、パッド列を挟んで両側に複数のメモリアレイを有す
る領域を含む半導体装置において、前記パッドと各メモ
リアレイとの間にはデータアンプ回路及びワード線駆動
回路を含む複数の第１の周辺回路素子群が各メモリアレ
イに１対１対応で設けられ、各メモリアレイに対応して
設けられるべき入出力回路及び降圧回路を含む複数の第
２の周辺回路素子群は、その少なくとも２つが前記パッ
ド列と前記複数のメモリアレイのうち選ばれた１つのメ
モリアレイとの間に設けられるように配置されたもので
ある。
【０００９】また、本発明に係る半導体装置は、配列さ
れた複数のパッドと、該パッドの配列に対してその両側
に各々配置される複数のメモリアレイと、該複数のメモ
リアレイに挟まれた領域に配設される複数の第１の周辺
回路素子群及び複数の第２の周辺回路素子群と、を含
み、該第１の周辺回路素子群は、回路特性上前記パッド
の配列に対して対称的な配置が要求される回路から構成
され、該第２の周辺回路素子群は、回路特性上前記パッ
ドの配列に対して対称的な配置が要求されない回路から
構成される半導体装置において、前記複数の第２の周辺
回路素子群を接続する配線が、前記複数のパッドの各々
に挟まれた領域を通過しないように、前記複数の第２の
周辺回路素子群間を配設したものであり、前記複数の第
２の周辺回路素子群を、前記パッドの配列に対して、片
側に配設する構成としてもよい。
れた複数のパッドと、該パッドの配列に対してその両側
に各々配置される複数のメモリアレイと、該複数のメモ
リアレイに挟まれた領域に配設される複数の第１の周辺
回路素子群及び複数の第２の周辺回路素子群と、を含
み、該第１の周辺回路素子群は、回路特性上前記パッド
の配列に対して対称的な配置が要求される回路から構成
され、該第２の周辺回路素子群は、回路特性上前記パッ
ドの配列に対して対称的な配置が要求されない回路から
構成される半導体装置において、前記複数の第２の周辺
回路素子群を接続する配線が、前記複数のパッドの各々
に挟まれた領域を通過しないように、前記複数の第２の
周辺回路素子群間を配設したものであり、前記複数の第
２の周辺回路素子群を、前記パッドの配列に対して、片
側に配設する構成としてもよい。
【００１０】更に、前記複数の第１の周辺回路素子群
が、アンプ回路、駆動回路、またはこれらと同等の機能
を有する回路により構成され、前記複数の第２の周辺回
路素子群が、入出力回路、ロジック回路、またはこれら
と同等の機能を有する回路により構成されることが好ま
しい。
が、アンプ回路、駆動回路、またはこれらと同等の機能
を有する回路により構成され、前記複数の第２の周辺回
路素子群が、入出力回路、ロジック回路、またはこれら
と同等の機能を有する回路により構成されることが好ま
しい。
【００１１】
【発明の実施の形態】本発明に係る半導体装置は、その
好ましい一実施の形態において、それぞれ、複数の、メ
モリアレイ（図１の１０１）と、配置の対称性が要求さ
れるアンプ回路、駆動回路等からなる第１の周辺回路素
子群（図１の１０２）と、配置の対称性が要求されない
入出力回路、ロジック回路等からなる第２の周辺回路素
子群（図１の１０３）と、パッド（図１の１０４）と、
を含むセンターボンディング構造の半導体装置におい
て、複数の第２の周辺回路素子群を、パッドの配列に対
して、片側に配設する。
好ましい一実施の形態において、それぞれ、複数の、メ
モリアレイ（図１の１０１）と、配置の対称性が要求さ
れるアンプ回路、駆動回路等からなる第１の周辺回路素
子群（図１の１０２）と、配置の対称性が要求されない
入出力回路、ロジック回路等からなる第２の周辺回路素
子群（図１の１０３）と、パッド（図１の１０４）と、
を含むセンターボンディング構造の半導体装置におい
て、複数の第２の周辺回路素子群を、パッドの配列に対
して、片側に配設する。
【００１２】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
【００１３】［実施例１］図１は、本発明の第１の実施
例を説明するためのレイアウト図であり、図１（ａ）
は、パッドと周辺回路とメモリアレイの配置を説明する
ためのレイアウト図であり、図１（ｂ）は、周辺回路間
の接続配線を説明するためのレイアウト図である。
例を説明するためのレイアウト図であり、図１（ａ）
は、パッドと周辺回路とメモリアレイの配置を説明する
ためのレイアウト図であり、図１（ｂ）は、周辺回路間
の接続配線を説明するためのレイアウト図である。
【００１４】図１を参照すると、チップエリア１０５の
周辺には、大きい領域を占めるメモリアレイ領域１０１
が配置されており、メモリアレイ領域１０１に挟まれた
チップのセンター部分には、データアンプ回路、ワード
線駆動回路等から構成される第１の周辺回路素子配置棚
１０２と、入出力回路、内部降圧回路、ロジック回路等
から構成される第２の周辺回路素子配置棚１０３と、パ
ッド１０４が配置される。
周辺には、大きい領域を占めるメモリアレイ領域１０１
が配置されており、メモリアレイ領域１０１に挟まれた
チップのセンター部分には、データアンプ回路、ワード
線駆動回路等から構成される第１の周辺回路素子配置棚
１０２と、入出力回路、内部降圧回路、ロジック回路等
から構成される第２の周辺回路素子配置棚１０３と、パ
ッド１０４が配置される。
【００１５】ここで、データアンプ回路、ワード線駆動
回路から構成される第１の周辺回路素子配置棚１０２を
メモリアレイ領域１０１の内側にそれぞれ配置する。そ
して、一方の第１の周辺回路素子配置棚１０２（図１上
側）の内側には、入出力回路、内部降圧回路、ロジック
回路等から構成される第２の周辺回路素子配置棚１０３
を２列配列し、他方の第１の周辺回路素子配置棚１０２
（図１下側）の内側には、パッド１０４を配置する。
回路から構成される第１の周辺回路素子配置棚１０２を
メモリアレイ領域１０１の内側にそれぞれ配置する。そ
して、一方の第１の周辺回路素子配置棚１０２（図１上
側）の内側には、入出力回路、内部降圧回路、ロジック
回路等から構成される第２の周辺回路素子配置棚１０３
を２列配列し、他方の第１の周辺回路素子配置棚１０２
（図１下側）の内側には、パッド１０４を配置する。
【００１６】このとき、パッド１０４はレイアウトのセ
ンターの位置にはならず、第２の周辺回路素子配置棚１
０３は、パッド１０４の列に対して、対称とはなってい
ない。しかし、回路特性的に対称性を必要とされる回路
素子（データアンプ回路、ワード線駆動回路）は、第２
の周辺回路素子配置棚１０３には配置せず、第１の周辺
回路素子配置棚１０２に配置するため、上下のメモリア
レイ１０１とのデータのアクセス速度のバンク間差を差
異が生じることはない。
ンターの位置にはならず、第２の周辺回路素子配置棚１
０３は、パッド１０４の列に対して、対称とはなってい
ない。しかし、回路特性的に対称性を必要とされる回路
素子（データアンプ回路、ワード線駆動回路）は、第２
の周辺回路素子配置棚１０３には配置せず、第１の周辺
回路素子配置棚１０２に配置するため、上下のメモリア
レイ１０１とのデータのアクセス速度のバンク間差を差
異が生じることはない。
【００１７】本実施例に示す構成とすることで、上下一
対の第２の周辺回路素子配置棚１０３は、パッド１０４
の列に対して片側に配列されるために、上下の第２の周
辺回路素子配置棚１０３間の接続配線１０７は、パッド
１０４の間を通らず、従って、パッド１０４間の配線数
を減らすことができるために、パッド１０４間の距離ｓ
２を小さくすることができる。
対の第２の周辺回路素子配置棚１０３は、パッド１０４
の列に対して片側に配列されるために、上下の第２の周
辺回路素子配置棚１０３間の接続配線１０７は、パッド
１０４の間を通らず、従って、パッド１０４間の配線数
を減らすことができるために、パッド１０４間の距離ｓ
２を小さくすることができる。
【００１８】より具体的には、長辺方向の接続配線１０
６と第１の周辺回路素子配置棚１０２との接続配線１０
７は、データバス、アドレス配線が主であり、通常４〜
５本程度であるが、上下の第２の周辺回路素子配置棚１
０３間は、入出力回路、内部降圧回路、その他のロジッ
ク回路を配置することになるため、その接続配線１０８
の数は接続配線１０７に比べて多い。
６と第１の周辺回路素子配置棚１０２との接続配線１０
７は、データバス、アドレス配線が主であり、通常４〜
５本程度であるが、上下の第２の周辺回路素子配置棚１
０３間は、入出力回路、内部降圧回路、その他のロジッ
ク回路を配置することになるため、その接続配線１０８
の数は接続配線１０７に比べて多い。
【００１９】従って、本実施例では、パッド１０４間を
横切る接続配線は本数の少ない接続配線１０７のみであ
るため、パッド間の距離ｓ２を小さくすることができ、
パッド１０４の配列がチップサイズを支配する半導体装
置では、チップの長辺サイズｓ１を小さく、即ち、チッ
プサイズを縮小することができる。
横切る接続配線は本数の少ない接続配線１０７のみであ
るため、パッド間の距離ｓ２を小さくすることができ、
パッド１０４の配列がチップサイズを支配する半導体装
置では、チップの長辺サイズｓ１を小さく、即ち、チッ
プサイズを縮小することができる。
【００２０】［実施例２］次に、本発明の第２の実施例
について、図面を参照して説明する。図２は、本発明の
第２の実施例を説明するためのレイアウト図である。
について、図面を参照して説明する。図２は、本発明の
第２の実施例を説明するためのレイアウト図である。
【００２１】図２を参照すると、チップエリア１０５の
周辺には、大きい領域を占めるメモリアレイ領域１０１
が配置されており、メモリアレイ領域１０１に挟まれた
チップのセンター部分には、データアンプ回路、ワード
線駆動回路等から構成される第１の周辺回路素子配置棚
１０２と、入出力回路、内部降圧回路、ロジック回路等
から構成される第２の周辺回路素子配置棚１０３と、パ
ッド１０４が配置される。
周辺には、大きい領域を占めるメモリアレイ領域１０１
が配置されており、メモリアレイ領域１０１に挟まれた
チップのセンター部分には、データアンプ回路、ワード
線駆動回路等から構成される第１の周辺回路素子配置棚
１０２と、入出力回路、内部降圧回路、ロジック回路等
から構成される第２の周辺回路素子配置棚１０３と、パ
ッド１０４が配置される。
【００２２】本実施例では、第１の周辺回路素子配置棚
１０２間及び第２の周辺回路素子配置棚１０３間の接続
本数に応じて、その接続本数が多い場合には、前記した
第１の実施例と同様に、回路特性的に対称性が必要とさ
れない回路素子からなる第２の周辺回路素子配置棚１０
３をチップエリア１０５の片側に配列し、パッド数に余
裕のあるレイアウトに関しては、パッド１０４を中心に
配列したレイアウトとしたものである。
１０２間及び第２の周辺回路素子配置棚１０３間の接続
本数に応じて、その接続本数が多い場合には、前記した
第１の実施例と同様に、回路特性的に対称性が必要とさ
れない回路素子からなる第２の周辺回路素子配置棚１０
３をチップエリア１０５の片側に配列し、パッド数に余
裕のあるレイアウトに関しては、パッド１０４を中心に
配列したレイアウトとしたものである。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
回路特性的に対称性が必要とされない入出力回路、内部
降圧回路、ロジック回路等から構成される一対の第２の
周辺回路素子配置棚をパッドに対して、片側に配置する
ことによって、上下のメモリアレイとのデータアクセス
速度のバンク間差を生じることはなく、チップサイズを
縮小することができるという効果を奏する。
回路特性的に対称性が必要とされない入出力回路、内部
降圧回路、ロジック回路等から構成される一対の第２の
周辺回路素子配置棚をパッドに対して、片側に配置する
ことによって、上下のメモリアレイとのデータアクセス
速度のバンク間差を生じることはなく、チップサイズを
縮小することができるという効果を奏する。
【００２４】その理由は、長辺方向の接続配線と第１の
周辺回路素子配置棚との接続配線は、データバス、アド
レス配線が主であり、その本数は少ないが、上下の第２
の周辺回路素子配置棚は、入出力回路、内部降圧回路、
その他のロジック回路を配置することになるため、その
接続配線の数は多い。
周辺回路素子配置棚との接続配線は、データバス、アド
レス配線が主であり、その本数は少ないが、上下の第２
の周辺回路素子配置棚は、入出力回路、内部降圧回路、
その他のロジック回路を配置することになるため、その
接続配線の数は多い。
【００２５】本発明では、第２の周辺回路素子配置棚を
パッドに対して、片側に配置することによって、本数の
多い一対の第２の周辺回路素子配置棚間の接続配線がパ
ッド間を横切らないため、パッド間の距離を小さくする
ことができ、チップの長辺サイズを小さく、即ち、チッ
プサイズを縮小することができるからである。
パッドに対して、片側に配置することによって、本数の
多い一対の第２の周辺回路素子配置棚間の接続配線がパ
ッド間を横切らないため、パッド間の距離を小さくする
ことができ、チップの長辺サイズを小さく、即ち、チッ
プサイズを縮小することができるからである。
【図１】本発明の第１の実施例に係る半導体装置を説明
するためのレイアウト図である。
するためのレイアウト図である。
【図２】本発明の第１の実施例に係る半導体装置を説明
するためのレイアウト図である。
するためのレイアウト図である。
【図３】従来の半導体装置のボンディングパッド周辺を
示すレイアウト図である。
示すレイアウト図である。
１０１ メモリアレイ領域 １０２ 第１の周辺回路素子配置棚（データアンプ回
路、ワード線駆動回路等） １０３ 第２の周辺回路素子配置棚（入出力回路、内部
降圧回路、ロジック回路等） １０４ パッド １０５ チップエリア １０６ 長辺方向の接続配線 １０７ 接続配線 １０８ 第２の周辺回路素子配置棚間の接続配線 １０９ 配線間のコンタクト ｓ１ チップの長辺サイズ ｓ２ パッド間の距離
路、ワード線駆動回路等） １０３ 第２の周辺回路素子配置棚（入出力回路、内部
降圧回路、ロジック回路等） １０４ パッド １０５ チップエリア １０６ 長辺方向の接続配線 １０７ 接続配線 １０８ 第２の周辺回路素子配置棚間の接続配線 １０９ 配線間のコンタクト ｓ１ チップの長辺サイズ ｓ２ パッド間の距離
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/8242 H01L 27/10
Claims (4)
- 【請求項１】パッド列を挟んで両側に複数のメモリアレ
イを有する領域を含む半導体装置において、 前記パッドと各メモリアレイとの間にはデータアンプ回
路及びワード線駆動回路を含む複数の第１の周辺回路素
子群が各メモリアレイに１対１対応で設けられ、各メモ
リアレイに対応して設けられるべき入出力回路及び降圧
回路を含む複数の第２の周辺回路素子群は、その少なく
とも２つが前記パッド列と前記複数のメモリアレイのう
ち選ばれた１つのメモリアレイとの間に設けられるよう
に配置されたことを特徴とする半導体装置。 - 【請求項２】配列された複数のパッドと、該パッドの配
列に対してその両側に各々配置される複数のメモリアレ
イと、該複数のメモリアレイに挟まれた領域に配設され
る複数の第１の周辺回路素子群及び複数の第２の周辺回
路素子群と、を含み、該第１の周辺回路素子群は、回路
特性上前記パッドの配列に対して対称的な配置が要求さ
れる回路から構成され、該第２の周辺回路素子群は、回
路特性上前記パッドの配列に対して対称的な配置が要求
されない回路から構成される半導体装置において、 前記複数の第２の周辺回路素子群を接続する配線が、前
記複数のパッドの各々に挟まれた領域を通過しないよう
に、前記複数の第２の周辺回路素子群間を配設した、こ
とを特徴とする半導体装置。 - 【請求項３】配列された複数のパッドと、該パッドの配
列に対してその両側に各々配置される複数のメモリアレ
イと、該複数のメモリアレイに挟まれた領域に配設され
る複数の第１の周辺回路素子群及び複数の第２の周辺回
路素子群と、を含み、該第１の周辺回路素子群は、回路
特性上前記パッドの配列に対して対称的な配置が要求さ
れる回路から構成され、該第２の周辺回路素子群は、回
路特性上前記パッドの配列に対して対称的な配置が要求
されない回路から構成される半導体装置において、 前記複数の第２の周辺回路素子群を、前記パッドの配列
に対して、片側に配設したことを特徴とする半導体装
置。 - 【請求項４】前記複数の第１の周辺回路素子群が、アン
プ回路、駆動回路、またはこれらと同等の機能を有する
回路により構成され、 前記複数の第２の周辺回路素子群が、入出力回路、ロジ
ック回路、またはこれらと同等の機能を有する回路によ
り構成されることを特徴とする請求項２または３に記載
の半導体装置。
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