JP3172086B2

JP3172086B2 - 不揮発性半導体記憶装置

Info

Publication number: JP3172086B2
Application number: JP9862696A
Authority: JP
Inventors: 健竹内; 智晴田中
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-11-14
Filing date: 1996-04-19
Publication date: 2001-06-04
Anticipated expiration: 2016-04-19
Also published as: JPH09198882A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的書替え可能
な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係わり、
特に１つのメモリセルに１ビットより多い情報を記憶さ
せる多値記憶を行うＥＥＰＲＯＭに関する。

【０００２】

【従来の技術】ＥＥＰＲＯＭの１つとして、高集積化が
可能なＮＡＮＤ型ＥＥＰＲＯＭが知られている。これ
は、複数のメモリセルをそれらのソース，ドレインを隣
接するもの同士で共用する形で直列接続し１単位として
ビット線に接続するものである。メモリセルは通常、電
荷蓄積層と制御ゲートが積層されたＦＥＴＭＯＳ構造を
有する。メモリセルアレイは、ｐ型基板又はｎ型基板に
形成されたｐ型ウェル内に集積形成される。ＮＡＮＤセ
ルのドレイン側は選択ゲートを介してビット線に接続さ
れ、ソース側はやはり選択ゲートを介して共通ソース線
に接続される。メモリセルの制御ゲートは、行方向に連
続的に配設されてワード線となる。

【０００３】このＮＡＮＤセル型ＥＥＰＲＯＭの動作
は、次の通りである。データ書き込みは、ビット線から
最も離れた位置のメモリセルから順に行う。選択された
メモリセルの制御ゲートには高電圧Ｖｐｐ（＝２０Ｖ程
度）を印加し、それよりビット線側にあるメモリセルの
制御ゲート及び選択ゲートには中間電圧Ｖｐｐｍ（＝１
０Ｖ程度）を印加し、ビット線にはデータに応じて０Ｖ
又は中間電圧Ｖｍ（＝８Ｖ程度）を与える。ビット線に
０Ｖが与えられた時、その電位は選択メモリセルのドレ
インまで転送されて、電荷蓄積層に電子注入が生じる。
これにより、選択されたメモリセルのしきい値は正方向
にシフトする。この状態を例えば“１”とする。ビット
線にＶｍが与えられた時は電子注入が実効的に起こら
ず、従ってしきい値は変化せず、負に止まる。この状態
は消去状態で“０”とする。データ書き込みは制御ゲー
トを共有するメモリセルに対して同時に行われる。

【０００４】データ消去は、ＮＡＮＤセル内の全てのメ
モリセルに対して同時に行われる。即ち、全ての制御ゲ
ートを０Ｖとし、ｐ型ウェルを２０Ｖとする。このと
き、選択ゲート，ビット線及びソース線も２０Ｖにされ
る。これにより、全てのメモリセルで電荷蓄積層の電子
がｐ型ウェルに放出され、しきい値は負方向にシフトす
る。

【０００５】データ読み出しは、選択されたメモリセル
の制御ゲートを０Ｖとし、それ以外のメモリセルの制御
ゲート及び選択ゲートを電源電位Ｖｃｃ（例えば５Ｖ）
として、選択メモリセルで電流が流れるか否かを検出す
ることにより行われる。

【０００６】読み出し動作の制約から、“１”書き込み
後のしきい値は０ＶからＶｃｃの間に制御しなければな
らない。このため、書き込みベリファイが行われ、
“１”書き込み不足のメモリセルのみを検出し、“１”
書き込み不足のメモリセルに対してのみ再書き込みが行
われるよう再書き込みデータを設定する（ビット毎ベリ
ファイ）。“１”書き込み不足のメモリセルは、選択さ
れた制御ゲートを例えば０．５Ｖ（ベリファイ電圧）に
して読み出すこと（ベリファイ読み出し）で検出され
る。

【０００７】つまり、メモリセルのしきい値が０Ｖに対
してマージンを持って、０．５Ｖ以上になっていない
と、選択メモリセルで電流が流れ、“１”書き込み不足
と検出される。“０”書き込み状態にするメモリセルで
は当然電流が流れるため、このメモリセルが“１”書き
込み不足と誤認されないよう、メモリセルを流れる電流
を補償するベリファイ回路と呼ばれる回路が設けられ
る。このベリファイ回路によって高速に書き込みベリフ
ァイは実行される。

【０００８】書き込み動作と書き込みベリファイを繰り
返しながらデータ書き込みをすることで、個々のメモリ
セルに対して書き込み時間が最適化され、“１”書き込
み後のしきい値は０ＶからＶｃｃの間に制御される。

【０００９】このようなＮＡＮＤセル型ＥＥＰＲＯＭ
で、例えば書き込み後の状態を“０”，“１”，“２”
のように３つ以上のデータを蓄える多値メモリセルが提
案されている。この場合、例えば“０”書き込み状態は
しきい値が負、“１”書き込み状態はしきい値が例えば
０Ｖから１／２Ｖｃｃ、“２”書き込み状態はしきい値
が１／２ＶｃｃからＶｃｃまでとする。

【００１０】従来、この種の３値メモリセルに対して提
案されている書き込み及び、書き込みが十分に行われた
か調べるベリファイリード動作は、図１９に示す通りで
ある。書き込み動作では、メモリセルの制御ゲートに書
き込み電圧（Ｖｐｐ）が印加された後、順次“２”書き
込みが十分に行われたかを調べるベリファイリード第１
サイクル、及び“１”書き込みが十分に行われたかを調
べるベリファイリード第２サイクルが行われる。書き込
み不十分のメモリセルには書き込みパルスが印加され
る。このように、全てのメモリセルが十分に書き込まれ
るまで、ベリファイリード第１サイクル、ベリファイリ
ード第２サイクル、再書き込みが繰り返される。

【００１１】この書き込み動作の手順は、図２０で示す
ように４値メモリセルでも同様であり、書き込み後のベ
リファイリード動作時には、“３”書き込みが十分に行
われたかを調べるベリファイリード第１サイクル、
“２”書き込みが十分に行われたかを調べるベリファイ
リード第２サイクル、“１”書き込みが十分に行われた
かを調べるベリファイリード第３サイクル、が順次行わ
れる。

【００１２】しかしながら、この種の多値記憶可能なＥ
ＥＰＲＯＭにあっては、書き込みに際して次のような問
題があった。即ち、例えば３値メモリセルでは、まず書
き込みしきい値が小さい“１”書き込みが十分に行わ
れ、その後に“２”書き込みが十分に行われる。従っ
て、従来の書き込み方法では、“１”書き込みを行うメ
モリセルは全て十分に書き込みが行われた後では、
“２”書き込みが終了するまでは、不必要な“１”書き
込み十分か調べるベリファイリード第２サイクルを行う
のことになる。このため、ベリファイリード時間が長く
なり、書き込み動作全体の時間が長いという問題があっ
た。

【００１３】また、例えば４値メモリセルでは、まず書
き込みしきい値が小さい“１”書き込みが十分に行わ
れ、その後に“２”書き込みが十分に行なわれ、その後
に“３”書き込みが十分に行われる。従って、従来の書
き込み方法では、“１”書き込みを行うメモリセルは全
て十分に書き込みが行われた後では、“２”書き込み及
び“３”書き込みが終了するまでは、不必要な“１”書
き込み十分か調べるベリファイリード第２サイクルを行
う。そして、“２”書き込みを行うメモリセルは全て十
分に書き込みが行なわれた後では、“３”書き込みが終
了するまでは、不必要な“３”書き込み十分か調べるベ
リファイリード第２サイクルを行う。その結果、ベリフ
ァイリード時間が長くなり、書き込み動作全体の時間が
長いという問題があった。

【００１４】

【発明が解決しようとする課題】以上のように従来のＮ
ＡＮＤセル型ＥＥＰＲＯＭに多値記憶させ、ベリファイ
回路でビット毎ベリファイ書き込みを行う場合には、全
てのデータが書き込み終了となるまで、ベリファイリー
ド時に、例えば３値メモリセルでは２つのベリファイリ
ードサイクルを、４値メモリセルでは３つのベリファイ
リードサイクルを行う。その結果、ベリファイリード時
間が長くかかり、書き込み動作全体の時間が長くなると
いう問題があった。

【００１５】本発明は、上記事情を考慮して成されたも
ので、その目的とするところは、多値の情報を記憶する
際における不必要なベリファイリードを省略することが
でき、書き込み動作全体に要する時間の短縮をはかり得
るＥＥＰＲＯＭを提供することにある。

【００１６】

【課題を解決するための手段】

（構成）上記課題を解決するために本発明は、次のよう
な構成を採用している。

【００１７】(1) 電気的書き替え可能としたメモリセル
がマトリクス状に配置されたメモリセルアレイを有し、
１つのメモリセルに３以上の複数の記憶状態を持たせ
て、任意のデータ“ｉ”（ｉ＝０，１，〜，ｎ−１；ｎ
は３以上）を多値記憶する不揮発性半導体記憶装置にお
いて、前記メモリセルアレイ内の複数のメモリセルの書
き込み動作状態を制御するデータを一時記憶するための
複数のデータ回路と、前記複数のメモリセルの書き込み
状態を確認するための書き込みベリファイ手段と、デー
タ“ｉ”を書き込まれるべきメモリセルが、データ
“ｉ”の記憶状態に達したか否かを一括検知する第ｉの
データ一括ベリファイ回路とを具備してなることを特徴
とする。

【００１８】(2) 電気的書き替え可能としたメモリセル
がマトリクス状に配置されたメモリセルアレイを有し、
１つのメモリセルに３以上の複数の記憶状態を持たせ
て、任意のデータ“ｉ”（ｉ＝０，１，〜，ｎ−１；ｎ
は３以上）を多値記憶する不揮発性半導体記憶装置にお
いて、前記メモリセルアレイ内の複数のメモリセルの書
き込み動作状態を制御するデータを一時記憶するための
複数のデータ回路と、前記複数のメモリセルの書き込み
状態を確認するための書き込みベリファイ手段と、前記
データ回路の内容とメモリセルの書き込み状態から書き
込み不十分のメモリセルに対してのみ再書き込みを行う
ように、前記データ回路の内容を更新する手段と、デー
タ“ｉ”を書き込まれるべきメモリセルが、データ
“ｉ”の記憶状態に達したか否かを一括検知する第ｉの
データ一括ベリファイ回路とを具備してなることを特徴
とする。

【００１９】(3) 上記(1) の構成に加え、前記データ回
路の内容に基づく書き込み動作と、メモリセルの書き込
み状態を確認するための書き込みベリファイ動作を、前
記複数のメモリセルが所定の書き込み状態になるまで続
けて行うことにより、電気的にデータ書き込みを行う動
作において、データ“ｉ”を書き込まれるべきメモリセ
ルが、データ“ｉ”の記憶状態に達したと第ｉのデータ
一括ベリファイ回路が一括検知すると、以後の書き込み
ベリファイ動作内ではデータ“ｉ”に対する書き込みベ
リファイ動作（第ｉのベリファイリード）を行わないこ
とを特徴とする。 (4) 上記(2) の構成に加え、前記データ回路の内容に基
づく書き込み動作と、メモリセルの書き込み状態を確認
する書き込みベリファイ動作及びデータ回路の内容更新
を、前記複数のメモリセルが所定の書き込み状態になる
まで続けて行うことにより、電気的にデータ書き込みを
行う動作において、データ“ｉ”を書き込まれるべきメ
モリセルが、データ“ｉ”の記憶状態に達したと第ｉの
データ一括ベリファイ回路が一括検知すると、以後の書
き込みベリファイ動作内ではデータ“ｉ”に対する書き
込みベリファイ動作（第ｉのベリファイリード）を行わ
ないことを特徴とする。

【００２０】(5) 上記 (3)又は(4) の構成に加え、最初
の書き込みベリファイ動作ではデータ“ｉ”（ｉ＝１，
２，〜，ｎ−１）を書き込まれるべきメモリセルが、デ
ータ“ｉ”の記憶状態に達したか否かを確認する第ｉの
ベリファイリードをｉ＝１からｉ＝ｎ−１まで行い、そ
の後、データ“１”を書き込まれるべきメモリセルが、
データ“１”の記憶状態に達したと第１のデータ一括ベ
リファイ回路が一括検知すると、以後の書き込みベリフ
ァイ動作内ではデータ“ｉ”（ｉ＝２，３，〜，ｎ−
１）を書き込まれるべきメモリセルが、データ“ｉ”の
記憶状態に達したか否かを確認する第ｉのベリファイリ
ードをｉ＝２からｉ＝ｎ−１まで行い、その後、データ
“２”を書き込まれるべきメモリセルが、データ“２”
の記憶状態に達したと第２のデータ一括ベリファイ回路
が一括検知すると、以後の書き込みベリファイ動作内で
はデータ“ｉ”（ｉ＝３，４，〜，ｎ−１）を書き込ま
れるべきメモリセルが、データ“ｉ”の記憶状態に達し
たか否かを確認する第ｉのベリファイリードをｉ＝３か
らｉ＝ｎ−１まで行い、最終的にデータ“ｉ”（ｉ＝１
〜ｎ−２）を書き込まれるべきメモリセルが、データ
“ｉ”の記憶状態に達したと第ｉ（ｉ＝１〜ｎ−２）の
データ一括ベリファイ回路が一括検知すると、以後の書
き込みベリファイ動作内ではデータ“ｎ−１”を書き込
まれるべきメモリセルが、データ“ｎ−１”の記憶状態
に達したか否かを確認する第ｎ−１のベリファイリード
を行うことを特徴とする。

【００２１】(6) 上記(1) の構成に加え、前記データ回
路の内容に基づく書き込み動作と、メモリセルの書き込
み状態を確認する書き込みベリファイ動作を、前記複数
のメモリセルが所定の書き込み状態になるまで続けて行
うことにより、電気的にデータ書き込みを行う動作にお
いて、書き込むべきメモリセルの中に、データ“ｉ”を
書き込まれるべきメモリセルがないと第ｉのデータ一括
ベリファイ回路が一括検知すると、書き込みベリファイ
動作内ではデータ“ｉ”に対する書き込みベリファイ動
作（第ｉのベリファイリード）を行わないことを特徴と
する。

【００２２】(7) 上記(2) の構成に加え、前記データ回
路の内容に基づく書き込み動作と、メモリセルの書き込
み状態を確認する書き込みベリファイ動作及びデータ回
路の内容更新を、前記複数のメモリセルが所定の書き込
み状態になるまで続けて行うことにより、電気的にデー
タ書き込みを行う動作において、書き込むべきメモリセ
ルの中に、データ“ｉ”を書き込まれるべきメモリセル
がないと第ｉのデータ一括ベリファイ回路が一括検知す
ると、書き込みベリファイ動作内ではデータ“ｉ”に対
する書き込みベリファイ動作（第ｉのベリファイリー
ド）を行わないことを特徴とする。

【００２３】(8) 電気的書き替え可能としたメモリセル
がマトリクス状に配置されたメモリセルアレイを有し、
１つのメモリセルに３以上の複数の記憶状態を持たせ
て、任意のデータ“ｉ”（ｉ＝０，１，〜，ｎ−１；ｎ
は３以上）を多値記憶する不揮発性半導体記憶装置にお
いて、前記メモリセルアレイ内の複数のメモリセルの書
き込み動作状態を制御するデータを一時記憶する第１，
第２，…，第ｍ（ｍは２^(m ^-1)＜ｎ≦２^mを満たす自然
数）のデータラッチ回路と、前記複数のメモリセルの書
き込み状態を確認するための書き込みベリファイ手段
と、データ“ｉ”を書き込まれるべきメモリセルが、デ
ータ“ｉ”の記憶状態に達したか否かを一括検知する第
ｉのデータ一括ベリファイ回路とを具備してなることを
特徴とする。

【００２４】(9) 電気的書き替え可能としたメモリセル
がマトリクス状に配置されたメモリセルアレイを有し、
１つのメモリセルに３以上の複数の記憶状態を持たせ
て、任意のデータ“ｉ”（ｉ＝０，１，〜，ｎ−１；ｎ
は３以上）を多値記憶する不揮発性半導体記憶装置にお
いて、前記メモリセルアレイ内の複数のメモリセルの書
き込み動作状態を制御するデータを一時記憶する第１，
第２，…，第ｍ（ｍは２^(m ^-1)＜ｎ≦２^mを満たす自然
数）のデータラッチ回路と、前記複数のメモリセルの書
き込み状態を確認するための書き込みベリファイ手段
と、前記データ回路の内容とメモリセルの書き込み状態
から書き込み不十分のメモリセルに対してのみ再書き込
みを行うように、前記データラッチ回路の内容を更新す
る手段と、データ“ｉ”を書き込まれるべきメモリセル
が、データ“ｉ”の記憶状態に達したか否かを一括検知
する第ｉのデータ一括ベリファイ回路とを具備してなる
ことを特徴とする。

【００２５】(10)上記(9) の構成に加え、前記データ回
路の内容に基づく書き込み動作と、メモリセルの書き込
み状態を確認する書き込みベリファイ動作及びデータ回
路の内容更新を、前記複数のメモリセルが所定の書き込
み状態になるまで続けて行うことにより、電気的にデー
タ書き込みを行う動作において、データ“ｉ”を書き込
まれるべきメモリセルが、データ“ｉ”の記憶状態に達
したと第ｉのデータ一括ベリファイ回路が一括検知する
と、以後の書き込みベリファイ動作内ではデータ“ｉ”
に対する書き込みベリファイ動作（第ｉのベリファイリ
ード）を行わないことを特徴とする。

【００２６】(11)上記(9) の構成に加え、前記データ回
路の内容に基づく書き込み動作と、メモリセルの書き込
み状態を確認するための書き込みベリファイ動作を、前
記複数のメモリセルが所定の書き込み状態になるまで続
けて行うことにより、電気的にデータ書き込みを行う動
作において、データ“ｉ”を書き込まれるべきメモリセ
ルが、データ“ｉ”の記憶状態に達したと第ｉのデータ
一括ベリファイ回路が一括検知すると、以後の書き込み
ベリファイ動作内ではデータ“ｉ”に対する書き込みベ
リファイ動作（第ｉのベリファイリード）を行わないこ
とを特徴とする。

【００２７】(12)上記(9) 又は(10)の構成に加え、最初
の書き込みベリファイ動作ではデータ“ｉ（ｉ＝１，
２，〜，ｎ−１）”を書き込まれるべきメモリセルが、
データ“ｉ（ｉ＝１，２，〜，ｎ−１）”の記憶状態に
達したかを確認する第ｉ（ｉ＝１，２，〜，ｎ−１）の
ベリファイリードをｉ＝１からｉ＝ｎ−１まで、ｎ−１
回のベリファイリードを行い、その後、データ“１”を
書き込まれるべきメモリセルが、データ“１”の記憶状
態に達したと第１のデータ一括ベリファイ回路が一括検
知すると、以後の書き込みベリファイ動作内ではデータ
“ｉ（ｉ＝２，３，〜，ｎ−１）”を書き込まれるべき
メモリセルが、データ“ｉ（ｉ＝２，３，〜，ｎ−
１）”の記憶状態に達したかを確認する第ｉ（ｉ＝２，
３，〜，ｎ−１）のベリファイリードをｉ＝２からｉ＝
ｎ−１まで、ｎ−２回のベリファイリードを行い、その
後、データ“２”を書き込まれるべきメモリセルが、デ
ータ“２”の記憶状態に達したと第２のデータ一括ベリ
ファイ回路が一括検知すると、以後の書き込みベリファ
イ動作内ではデータ“ｉ（ｉ＝３，４，〜，ｎ−１）”
を書き込まれるべきメモリセルが、データ“ｉ（ｉ＝
３，４，〜，ｎ−１）”の記憶状態に達したかを確認す
る第ｉ（ｉ＝３，４，〜，ｎ−１）のベリファイリード
をｉ＝３からｉ＝ｎ−１まで、ｎ−３回のベリファイリ
ードを行い、最終的にデータ“ｉ（ｉ＝１〜ｎ−２）”
を書き込まれるべきメモリセルが、データ“ｉ（ｉ＝１
〜ｎ−２）”の記憶状態に達したと第ｉ（ｉ＝１〜ｎ−
２）のデータ一括ベリファイ回路が一括検知すると、以
後の書き込みベリファイ動作内ではデータ“ｎ−１”を
書き込まれるべきメモリセルが、データ“ｎ−１”の記
憶状態に達したかを確認する第ｎ−１のベリファイリー
ドを行うことを特徴とする。

【００２８】(13)上記(9) の構成に加え、前記データ回
路の内容に基づく書き込み動作と、メモリセルの書き込
み状態を確認する書き込みベリファイ動作及びデータ回
路の内容更新を、前記複数のメモリセルが所定の書き込
み状態になるまで続けて行うことにより、電気的にデー
タ書き込みを行う動作において、書き込むべきメモリセ
ルの中に、データ“ｉ”を書き込まれるべきメモリセル
がないと第ｉのデータ一括ベリファイ回路が一括検知す
ると、書き込みベリファイ動作内ではデータ“ｉ”に対
する書き込みベリファイ動作（第ｉのベリファイリー
ド）を行わないことを特徴とする。

【００２９】(14)上記(10)の構成に加え、前記データ回
路の内容に基づく書き込み動作と、メモリセルの書き込
み状態を確認する書き込みベリファイ動作を、前記複数
のメモリセルが所定の書き込み状態になるまで続けて行
うことにより、電気的にデータ書き込みを行う動作にお
いて、書き込むべきメモリセルの中に、データ“ｉ”を
書き込まれるべきメモリセルがないと第ｉのデータ一括
ベリファイ回路が一括検知すると、書き込みベリファイ
動作内ではデータ“ｉ”に対する書き込みベリファイ動
作（第ｉのベリファイリード）を行わないことを特徴と
する。

【００３０】（作用）本発明においては、多値データ書
き込みを行った後、データ一括ベリファイ回路により、
個々のメモリセルの書き込み状態がその所望の多値レベ
ル状態に達しているか否かが検出される。そして、所望
の多値レベルに達していないメモリセルがあれば、その
メモリセルのみに再書き込みが行われるよう、所望の書
き込み状態に応じて書き込み時のビット線電圧が出力さ
れる。そして、例えば３値メモリセルの場合では、
“１”書き込みするメモリセルが全て書き込み終了した
場合には、それ以後のベリファイ読み出しでは“１”書
き込み十分か調べるベリファイリードを省略することに
より、書き込み時間全体を短縮する。この書き込み動作
とベリファイ読み出しを繰り返し、全てのメモリセルが
所望の書き込み状態に達していることを確認したらデー
タ書き込みを終了する。

【００３１】また、例えば４値メモリセルの場合では
“１”書き込みするメモリセルが全て書き込み終了した
場合には、それ以後のベリファイ読み出しでは“１”書
き込み十分か調べるベリファイリードを省略する。更
に、“２”書き込みするメモリセルが全て書き込み終了
した場合には、それ以後のベリファイ読み出しでは
“２”ベリファイリードを省略する。以上のように、不
要なベリファイリードを省略することにより、書き込み
時間全体を短縮する。この書き込み動作とベリファイ読
みだしを繰り返し、全てのメモリセルが所望の書き込み
状態に達していることを確認したらデータ書き込みを終
了する。

【００３２】このようにして本発明によれば、書き込み
状態の進行の程度をチェックしながら小刻みに書き込み
動作を繰り返し、更に書き込みが終了したデータ（例え
ば３値メモリセルでは“１”データ）に対しては、以降
では不要なベリファイリード（例えば３値メモリセルで
は“１”書き込み十分か調べるベリファイリード）を省
略することにより、データ書き込みを高速に行うことが
できる。

【００３３】

【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。

【００３４】［実施形態１］図１は、本発明の第１の実
施形態を示すもので、３値メモリセルの場合の書き込み
動作である。最初の書き込み後、“２”書き込みが十分
が行われたか調べるベリファイリード第１サイクル、及
び“１”書き込みが十分に行われたかを調べるベリファ
イリード第２サイクルが行われる。“１”書き込みのメ
モリセルで書き込み不十分のメモリセルがあると、再プ
ログラムが行われ、再びベリファイリード第１サイクル
及びベリファイリード第２サイクルが行われる。なお、
この再プログラムでは“２”書き込み不十分のメモリセ
ルに対しても、書き込みが行われる。

【００３５】“１”書き込みするメモリセルが十分に書
き込みが行われた後では、もはや“１”書き込みが十分
行われたかを調べるベリファイリード第２サイクルは不
要なので、図１で示すように、“２”書き込みするメモ
リセルが十分に書き込みが行われるまで、“２”書き込
み及び、“２”書き込み十分か調べるベリファイリード
第１サイクルのみが行われる。

【００３６】このように本実施形態によると、“１”書
き込みするメモリセルが十分に書き込まれた後では、
“１”書き込み十分か調べるベリファイリードは行わな
いので、全体の書き込み時間が大幅に短縮される。

【００３７】［実施形態２］図２は、３値メモリセルの
場合の別の実施形態である。第１の実施形態と異なるの
は、“２”書き込みするメモリセルが、“１”書き込み
するメモリセルよりも速く書き込みが終了することがあ
る場合の動作である。

【００３８】“２”書き込みメモリセルが“１”書き込
みメモリセルより速く書き込みが終了した場合、“２”
書き込みメモリセルの書き込み終了後は、“２”書き込
み十分か調べるベリファイリードをせず、“１”書き込
みするメモリセルが十分に書き込みが行われるまで、
“１”書き込み及び、“１”書き込み十分か調べるベリ
ファイリード第２サイクルのみが行われる。また、
“１”書き込みメモリセルが“２”書き込みメモリセル
より速く書き込みが終了した場合は、第１の実施形態と
同様に、“２”書き込みするメモリセルが十分に書き込
みが行われるまで、“２”書き込み及び、“２”書き込
み十分か調べるベリファイリード第１サイクルのみが行
われる。

【００３９】このように本実施形態によると、“１”書
き込みするメモリセル又は“２”書き込みするメモリセ
ルのいずれかが十分に書き込まれた後では、十分に書き
込まれた方のメモリセルのベリファイリードは行わない
ので、全体の書き込み時間が大幅に短縮される。

【００４０】［実施形態３］図３は、４値メモリセルの
場合の実施形態である。この場合も第１の実施形態と同
様に、不要なベリファイリードを省略することによって
全体の書き込み時間を短縮する。即ち、最初の書き込み
後、“３”書き込みが十分が行われたか調べるベリファ
イリード第１サイクル、“２”書き込みが十分に行われ
たかを調べるベリファイリード第２サイクル、及び
“１”書き込みが十分に行われたかを調べるベリファイ
リード第３サイクルが行われる。

【００４１】“１”書き込みのメモリセルで書き込み不
十分のメモリセルがあると、再プログラムが行われ、再
びベリファイリード第１サイクル，ベリファイリード第
２サイクル，及びベリファイリード第３サイクルが行わ
れる。なお、この再プログラムでは、“２”書き込み不
十分のメモリセルや“３”書き込み不十分のメモリセル
に対しても、書き込みが行われる。

【００４２】“１”書き込みするメモリセルが十分に書
き込みが行われた後では、もはや“１”書き込みが十分
行われたかを調べるベリファイリード第３サイクルは不
要なので、図３で示すように、“２”書き込みするメモ
リセルが十分に書き込みが行われるまで、再書き込み及
び、“３”書き込み十分か調べるベリファイリード第１
サイクル、“２”書き込み十分か調べるベリファイリー
ド第２サイクルが行われる。

【００４３】“２”書き込みするメモリセルが十分に書
き込みが行われた後では、もはや“２”書き込みが十分
行われたかを調べるベリファイリード第２サイクルは行
わない。つまり、図３で示すように、“３”書き込みす
るメモリセルが十分に書き込みが行われるまで、再書き
込み及び、“３”書き込み十分か調べるベリファイリー
ド第１サイクルのみが行われる。

【００４４】このように本発明では、多値データ（例え
ば“１”，“２”，〜，“６”，“７”）をほぼ同時に
書き込む場合に、ベリファイリード時に書き込みが十分
に行われたデータのベリファイリードを以降では行わな
いことにより、全体の書き込み時間を短縮できる。例え
ば８値メモリセルの場合には、最初の書き込み動作に対
して、まず“１”，“２”…“７”に対する７回のベリ
ファイリードが行われ、次に“２”，“３”，〜，
“７”に対する６回のベリファイリードが行われ、その
次には“３”，“４”，〜，“７”に対する５回のベリ
ファイリードが行われる。

【００４５】また、第２の実施形態のように、もし例え
ば“３”書き込みのメモリセルが最初に十分書き込まれ
た場合には、それ以後は“１”，“２”，“４”，
“５”，〜，“７”に対する６回のベリファイリードが
行われ、その次に例えば“２”書き込みのメモリセルが
十分に書き込まれる場合には、それ以後は“１”，
“４”，“５”，〜，“７”に対する５回のベリファイ
リードが行われればよい。

【００４６】つまり、任意のデータの書き込みが十分に
行われる毎にベリファイリードの回数を少なくすること
ができ、全体としての書き込み時間の短縮をはかること
が可能となる。

【００４７】［実施形態４］次に、本発明をＮＡＮＤ型
ＥＥＰＲＯＭの３値メモリセルに適用する場合の実施形
態を説明する。

【００４８】図４は、本発明の第４の実施形態における
ＮＡＮＤセル型ＥＥＰＲＯＭの概略構成を示すブロック
図である。

【００４９】メモリセルアレイ１に対して、読み出し／
書き込み時のビット線を制御するためのビット線制御回
路２と、ワード線電位を制御するためのワード線駆動回
路７が設けられる。ビット線制御回路２，ワード線駆動
回路７は、それぞれカラム・デコーダ３，ロウ・デコー
ダ８によって選択される。ビット線制御回路２は、デー
タ入出力線（ＩＯ線）を介して入出力データ変換回路５
と読み出しデータ／書き込みデータのやり取りを行う。
入出力データ変換回路５は、読み出されたメモリセルの
多値情報を外部に出力するため２値情報に変換し、外部
から入力された書き込みデータの２値情報をメモリセル
の多値情報に変換する。また、入出力データ変換回路５
は、外部とのデータ入出力を制御するデータ入出力バッ
ファ６に接続される。“１”データ書き込み終了検知回
路及びデータ書き込み終了検知回路４は“１”データ書
き込みが終了したか否か及び、全てのデータの書き込み
が終了したか否かを検知する。

【００５０】図５、図６は、メモリセルアレイ１とビッ
ト線制御回路２の具体的な構成を示している。メモリセ
ルＭ１〜Ｍ８と選択トランジスタＳ１，Ｓ２で、ＮＡＮ
Ｄ型セルを構成する。ＮＡＮＤ型セルの一端はビット線
ＢＬに接続され、他端は共通ソース線Ｖｓと接続され
る。選択ゲートＳＧ１，ＳＧ２、制御ゲートＣＧ１〜Ｃ
Ｇ８は、複数個のＮＡＮＤ型セルで共有され、１本の制
御ゲートを共有するメモリセルはページを構成する。

【００５１】メモリセルはそのしきい値Ｖｔでデータを
記憶し、Ｖｔが０Ｖ以下である場合“０”データ、Ｖｔ
が０Ｖ以上１．５Ｖ以下の場合“１”データ、Ｖｔが
１．５Ｖ以上電源電圧以下の場合“２”データとして記
憶する。１つのメモリセルで３つの状態を持たせ、２つ
のメモリセルで９通りの組み合わせができる。この内、
８通りの組み合わせを用いて、２つのメモリセルで３ビ
ット分のデータを記憶する。この実施形態では、制御ゲ
ートを共有する隣合う２つのメモリセルの組で３ビット
分のデータを記憶する。また、メモリセルアレイ１は専
用のｐウェル上に形成されている。

【００５２】クロック同期式インバータＣＩ１，ＣＩ２
とＣＩ３，ＣＩ４でそれぞれフリップ・フロップを構成
し、書き込み／読み出しデータをラッチする。また、こ
れらはセンス・アンプとしても動作する。クロック同期
式インバータＣＩ１，ＣＩ２で構成されるフリップ・フ
ロップは、「“０”書き込みをするか、“１”又は
“２”書き込みをするか」、を書き込みデータ情報とし
てラッチし、メモリセルが「“０”の情報を保持してい
るか、“１”又は“２”の情報を保持しているか」、を
読み出しデータ情報としてラッチする。クロック同期式
インバータＣＩ３，ＣＩ４で構成されるフリップ・フロ
ップは、「“１”書き込みをするか、“２”書き込みを
するか」、を書き込みデータ情報としてラッチし、メモ
リセルが「“２”の情報を保持しているか、“０”又は
“１”の情報を保持しているか」、を読み出しデータ情
報としてラッチする。

【００５３】ｎチャネルＭＯＳトランジスタの内で、Ｑ
ｎ1 は、プリチャージ信号ＰＲＥが“Ｈ”となると電圧
ＶＰＲをビット線に転送する。Ｑｎ2 は、ビット線接続
信号ＢＬＣが“Ｈ”となってビット線と主要なビット線
制御回路を接続する。Ｑｎ3〜Ｑｎ6 ，Ｑｎ9 〜Ｑｎ12
は、上述のフリップ・フロップにラッチされているデー
タに応じて、電圧ＶＢＬＨ，ＶＢＬＭ，ＶＢＬＬを選択
的にビット線に転送する。Ｑｎ7 ，Ｑｎ8 はそれぞれ信
号ＳＡＣ２，ＳＡＣ１が“Ｈ”となることでフリップ・
フロップとビット線を接続する。Ｑｎ13は、フリップ・
フロップにラッチされている１ページ分のデータが全て
同じか否かを検出するために設けられる。Ｑｎ14，Ｑｎ
15とＱｎ16，Ｑｎ17はそれぞれカラム選択信号ＣＳＬ
１，ＣＳＬ２が“Ｈ”となって、対応するフリップ・フ
ロップとデータ入出力線ＩＯＡ，ＩＯＢを選択的に接続
する。Ｑｎ13A ，Ｑｎ13B は、データ一括検知用ＭＯＳ
トランジスタであり、同一ページ内の“１”書き込みす
るメモリセルが、全て十分に書き込まれたかを検出する
ために設けられている。

【００５４】次に、このように構成されたＥＥＰＲＯＭ
の動作を図７〜図９に従って説明する。図７は読み出し
動作のタイミング、図８は書き込み動作のタイミング、
図９はベリファイ読み出し動作のタイミングを示してい
る。いずれも制御ゲートＣＧ４が選択された場合を例に
示してある。

【００５５】＜読み出し動作＞読み出し動作は、図７に
示すように２つの基本サイクルで実行される。読み出し
第１サイクルでは、まず電圧ＶＰＲが電源電圧Ｖｃｃと
なってビット線はプリチャージされ、プリチャージ信号
ＰＲＥが“Ｌ”となってビット線はフローティングにさ
れる。続いて、選択ゲートＳＧ１，ＳＧ２、制御ゲート
ＣＧ１〜ＣＧ３，ＣＧ５〜ＣＧ８はＶｃｃとされる。同
時に、制御ゲートＣＧ４は１．５Ｖにされる。選択され
たメモリセルのＶｔが１．５Ｖ以上の場合のみ、つまり
データ“２”が書き込まれている場合のみ、そのビット
線は“Ｈ”レベルのまま保持される。

【００５６】この後、センス活性化信号ＳＥＮ２，ＳＥ
Ｎ２Ｂがそれぞれ“Ｌ”，“Ｈ”、ラッチ活性化信号Ｌ
ＡＴ２，ＬＡＴ２Ｂがそれぞれ“Ｌ”，“Ｈ”となっ
て、クロック同期式インバータＣＩ３，ＣＩ４で構成さ
れるフリップ・フロップはリセットされる。信号ＳＡＣ
２が“Ｈ”となってクロック同期式インバータＣＩ３，
ＣＩ４で構成されるフリップ・フロップとビット線は接
続され、まずセンス活性化信号ＳＥＮ２，ＳＥＮ２Ｂが
それぞれ“Ｈ”，“Ｌ”となってビット線電位がセンス
された後、ラッチ活性化信号ＬＡＴ２，ＬＡＴ２Ｂがそ
れぞれ“Ｈ”，“Ｌ”となり、クロック同期式インバー
タＣＩ３，ＣＩ４で構成されるフリップ・フロップに、
「“２”データか、“１”又は“０”データか」の情報
がラッチされる。

【００５７】読み出し第２サイクルは、読み出し第１サ
イクルに対して、選択制御ゲートＣＧ４の電圧が１．５
Ｖでなく０Ｖであること、信号ＳＥＮ２，ＳＥＮ２Ｂ，
ＬＡＴ２，ＬＡＴ２Ｂ，ＳＡＣ２の代わりに信号ＳＥＮ
１，ＳＥＮ１Ｂ，ＬＡＴ１，ＬＡＴ１Ｂ，ＳＡＣ１が出
力されることが違う。よって、読み出し第２サイクルで
は、クロック同期式インバータＣＩ１，ＣＩ２で構成さ
れるフリップ・フロップに、「“０”データか、“１”
又は“２”データか」の情報がラッチされる。以上説明
した２つの読み出しサイクルによって、メモリセルに書
き込まれたデータが読み出される。読み出した結果のラ
ッチＬＡＴ１，ＬＡＴ２のノードＮ１，Ｎ２は、下記の
（表１）のようになる。（表１）中、“Ｈ”はＶcc、
“Ｌ”はＶssである。

【００５８】

【表１】

【００５９】＜書き込み動作＞書き込み動作のタイミン
グ図は図８である。ＩＯＡ，ＩＯＢから書き込みデータ
がラッチＬＡＴ１，ＬＡＴ２に転送される。ノードＮ
１，Ｎ２の電位は、下記の（表２）の通りである。

【００６０】

【表２】

【００６１】データ書き込みに先だってメモリセルのデ
ータは消去され、メモリセルのしきい値Ｖｔは０Ｖ以下
となっている。消去はｐウェル、共通ソース線Ｖｓ、選
択ゲートＳＧ１，ＳＧ２を２０Ｖにし、制御ゲートＣＧ
１〜ＣＧ８を０Ｖとして行われる。

【００６２】書き込み動作では、まずプリチャージ信号
ＰＲＥが“Ｌ”となってビット線がフローティングにさ
れる。選択ゲートＳＧ１がＶｃｃ、制御ゲートＣＧ１〜
ＣＧ８がＶｃｃとされる。選択ゲートＳＧ２は書き込み
動作中０Ｖである。同時に、信号ＶＲＦＹ１，ＶＲＦＹ
２，ＦＩＭ，ＦＩＨがＶｃｃとなる。“０”書き込みの
場合は、クロック同期式インバータＣＩ１，ＣＩ２で構
成されるフリップ・フロップに、クロック同期式インバ
ータＣＩ１の出力が“Ｈ”になるようにデータがラッチ
されているため、ビット線はＶｃｃにより充電される。
“１”又は“２”書き込みの場合は、ビット線は０Ｖで
ある。

【００６３】続いて、選択ゲートＳＧ１、制御ゲートＣ
Ｇ１〜ＣＧ８、信号ＢＬＣ、信号ＶＲＦＹ１と電圧ＶＳ
Ａが１０Ｖ、電圧ＶＢＬＨが８Ｖ、電圧ＶＢＬＭが１Ｖ
となる。“１”書き込みの場合は、クロック同期式イン
バータＣＩ３，ＣＩ４で構成されるフリップ・フロップ
に、クロック同期式インバータＣＩ３の出力が“Ｈ”に
なるようにデータがラッチされているため、ビット線Ｂ
Ｌには１Ｖが印加される。“２”書き込みの場合はビッ
ト線は０Ｖ、“０”書き込みの場合は８Ｖとなる。この
後、選択された制御ゲートＣＧ４が２０Ｖとされる。

【００６４】“１”又は“２”書き込みの場合は、ビッ
ト線ＢＬと制御ゲートＣＧ４の電位差によって電子がメ
モリセルの電荷蓄積層に注入され、メモリセルのしきい
値は上昇する。“１”書き込みの場合は、“２”書き込
みに比較してメモリセルの電荷蓄積層に注入すべき電荷
量を少なくしなければならないため、ビット線ＢＬを１
Ｖにして制御ゲートＣＧ４との電位差を１９Ｖに緩和し
ている。但し、この電位差の緩和はなくとも実施可能で
ある。“０”書き込み時は、ビット線電圧８Ｖによって
メモリセルのしきい値は実効的には変わらない。

【００６５】書き込み動作の終了時は、まず選択ゲート
ＳＧ１、制御ゲートＣＧ１〜ＣＧ８を０Ｖとし、“０”
書き込み時のビット線ＢＬの電圧８Ｖは遅れて０Ｖにリ
セットされる。この順序が反転すると一時的に“２”書
き込み動作の状態ができて、“０”書き込み時に間違っ
たデータを書いてしまうからである。

【００６６】＜書き込みベリファイリード＞書き込み動
作後に、メモリセルの書き込み状態を確認し書き込み不
足のメモリセルにのみ追加書き込みを行うため、ベリフ
ァイ読み出しが行われる。本実施形態は３値メモリセル
であり、ベリファイリード動作のタイミング図は図９、
動作の概要は図１０である。

【００６７】ベリファイ読み出し中は、電圧ＶＢＬＨは
Ｖｃｃ、ＶＢＬＬは０Ｖ、ＦＩＭは０Ｖである。ベリフ
ァイ読み出しに先だって、ＲＥＮＤＢ１，ＲＥＮＤＢ２
は定電位（例えばＶcc）にプリチャージされ、その後フ
ローティングに保たれる。

【００６８】最初の書き込みパルスを印加した後の、最
初のベリファイ読み出しは、２つの基本サイクルから実
行される。この基本サイクルは読み出し第１サイクルに
似ている。違うのは、選択された制御ゲートＣＧ４の電
圧と、信号ＶＲＦＹ１，ＶＲＦＹ２，ＦＩＨが出力され
ることである（ベリファイ読み出し第１サイクルではＶ
ＲＦＹ１のみ）。

【００６９】信号ＶＲＦＹ１，ＶＲＦＹ２，ＦＩＨは、
選択ゲートＳＧ１，ＳＧ２、制御ゲートＣＧ１〜ＣＧ８
が０Ｖにリセットされた後で信号ＳＥＮ１，ＳＥＮ１
Ｂ，ＬＡＴ１，ＬＡＴ１Ｂがそれぞれ“Ｌ”，“Ｈ”，
“Ｌ”，“Ｈ”になる前に出力される。言い替えると、
ビット線の電位がメモリセルのしきい値によって決定し
た後で、クロック同期式インバータＣＩ１，ＣＩ２で構
成されるフリップ・フロップがリセットされる前であ
る。選択された制御ゲートＣＧ４の電圧は、読み出し時
の１．５Ｖ（第１サイクル）、０Ｖ（第２サイクル）に
対応して、２Ｖ（第１サイクル）、０．５Ｖ（第２サイ
クル）と、０．５Ｖのしきい値マージンを確保するため
に高くしてある。

【００７０】ここでは、クロック同期式インバータＣＩ
１，ＣＩ２で構成されるフリップ・フロップにラッチさ
れているデータ（ｄａｔａ１）、クロック同期式インバ
ータＣＩ３，ＣＩ４で構成されるフリップ・フロップに
ラッチされているデータ（ｄａｔａ２）と選択されたメ
モリセルのしきい値によって決まるビット線ＢＬの電圧
を説明する。ｄａｔａ１は「“０”書き込みか、“１”
又は“２”書き込みか」を制御し、“０”書き込みの場
合はＱｎ3 は“ＯＮ”状態、“１”又は“２”書き込み
の場合はＱｎ6 が“ＯＮ”状態である。ｄａｔａ２は
「“１”書き込みか、“２”書き込みか」を制御し、
“１”書き込みの場合はＱｎ10は“ＯＮ”状態、“２”
書き込みの場合はＱｎ11が“ＯＮ”状態である。

【００７１】＜ベリファイ読み出し第１サイクル＞
“０”データ書き込み時（初期書き込みデータが
“０”）のベリファイ読み出し第１サイクルでは、メモ
リセルのデータが“０”であるから、制御ゲートＣＧ４
が２Ｖになるとメモリセルによってビット線電位は
“Ｌ”となる。その後、信号ＶＲＦＹ１が“Ｈ”となる
ことでビット線ＢＬは“Ｈ”となる。

【００７２】“１”データ書き込み時（初期書き込みデ
ータが“１”）のベリファイ読み出し第１サイクルで
は、メモリセルのデータが“１”となるはずであるから
メモリセルのしきい値は１．５Ｖ以下で、制御ゲートＣ
Ｇ４が２Ｖになるとメモリセルによってビット線電位は
“Ｌ”となる。その後、信号ＶＲＦＹ１が“Ｈ”となる
ことで、既に“１”書き込み十分でｄａｔａ１が“０”
書き込みを示している場合はビット線ＢＬは“Ｈ”（図
９の(1) ）、さもなくばビット線ＢＬは“Ｌ”（図９の
(2) ）となる。

【００７３】“２”データ書き込み時（初期書き込みデ
ータが“２”）のベリファイ読み出し第１サイクルで
は、選択メモリセルのデータが“２”となっていない
（“２”書き込み不十分）場合、制御ゲートＣＧ４が２
Ｖになるとメモリセルによってビット線電位は“Ｌ”と
なる（図９の(5) ）。選択メモリセルが“２”書き込み
十分になっている場合、制御ゲートＣＧ４が２Ｖになっ
てもビット線電位は“Ｈ”のままである（図９の(3)
(4)）。図９の(3) は既に“２”書き込み十分でｄａｔ
ａ１が“０”書き込みを示している場合である。この場
合、信号ＶＲＦＹ１が“Ｈ”となることで、電圧ＶＢＨ
によってビット線ＢＬは再充電される。

【００７４】＜ベリファイ読み出し第２サイクル＞
“０”データ書き込み時（初期書き込みデータが
“０”）のベリファイ読み出し第２サイクルでは、メモ
リセルのデータが“０”であるから、制御ゲートＣＧ４
が０．５Ｖになるとメモリセルによってビット線電位は
“Ｌ”となる。その後、信号ＶＲＦＹ１が“Ｈ”となる
ことでビット線ＢＬは“Ｈ”となる。

【００７５】“１”データ書き込み時（初期書き込みデ
ータが“１”）のベリファイ読み出し第２サイクルで
は、選択メモリセルのデータが“１”となっていない
（“１”書き込み不十分）場合、制御ゲートＣＧ４が
０．５Ｖになるとメモリセルによってビット線電位は
“Ｌ”となる（図９の(8) ）。選択メモリセルが“１”
書き込み十分になっている場合、制御ゲートＣＧ４が
０．５Ｖになってもビット線電位は“Ｈ”のままである
（図９の(6)(7)）。図９の(6) は既に“１”書き込み十
分でｄａｔａ１が“０”書き込みを示している場合であ
る。この場合、信号ＶＲＦＹ１が“Ｈ”となることで、
電圧ＶＢＨによってビット線ＢＬは再充電される。

【００７６】“２”データ書き込み時（初期書き込みデ
ータが“２”）のベリファイ読み出し第２サイクルで
は、メモリセルのデータが“２”となるはずであるか
ら、メモリセルのしきい値が０．５Ｖ以上であれば
“２”書き込み十分でも不十分でも、制御ゲートＣＧ４
が０．５Ｖになってもビット線電位は“Ｈ”のままであ
る（図９の(9)(10) ）。“２”書き込み不十分でメモリ
セルのしきい値が０．５Ｖ以下の場合、ビット線は
“Ｌ”になる（図９の(11)）。

【００７７】その後、信号ＶＲＦＹ１，ＶＲＦＹ２，Ｆ
ＩＨが“Ｈ”となることで、既に“２”書き込み十分で
ｄａｔａ１が“０”書き込みを示している場合ビット線
ＢＬは“Ｈ”（図９の(9) ）、さもなくばビット線ＢＬ
は“Ｌ”（図９の(10)(11)）となる。

【００７８】このベリファイ読み出し動作によって、書
き込みデータとメモリセルの書き込み状態から再書き込
みデータが、下記の（表３）のように設定される。

【００７９】

【表３】

【００８０】（表３）から分るように、“１”書き込み
不足のメモリセルのみ再度“１”書き込みが行われ、
“２”書き込み不足のメモリセルにのみ再度“２”書き
込みが行われるようになっている。

【００８１】ここで、“１”書き込み不十分のメモリセ
ルではＮ１，Ｎ２ともに“Ｈ”なので、Ｑｎ13A ，Ｑｎ
13B が“ＯＮ”になり、ＲＥＮＤＢ２がプリチャージ電
位から放電される。即ち、“１”書き込み不十分のメモ
リセルが１つでもあると、ＲＥＮＤＢ２が“Ｌ”にな
る。ＲＥＮＤＢ２が放電されて“Ｌ”になることを検出
して、（再書き込み後の）次回のベリファイリードでも
“１”書き込み十分か調べるベリファイリードを行う。

【００８２】一方、“１”書き込みするメモリセルが全
て十分に書き込まれると、“１”書き込みする全てのカ
ラムでノードＮ１が“Ｌ”になるので、Ｑｎ13A が“Ｏ
ＦＦ”になり、その結果、ＲＥＮＤＢ２はプリチャージ
電位を保つ。従って、ＲＥＮＤＢ２の電位が“Ｌ”にな
らず、“Ｈ”状態を保つことを“１”データ書き込み終
了検知回路４で検出することにより、図１、図１０に示
したように、（再書き込み後の）次回のベリファイリー
ドでは“１”書き込み十分か調べるベリファイリードを
せずに、“２”書き込み十分か調べるベリファイリード
のみを行う。

【００８３】“０”書き込み又は“２”書き込みのメモ
リセルではＮ２は“Ｌ”なのでＱn13Bは“ＯＦＦ”し、
ＲＥＮＤＢ２がプリチャージ電位から放電されることは
ない。従って、書き込みデータが全て“０”又は“２”
の場合もＲＥＮＤＢ２は“Ｈ”レベルを保つ。また、
“０”書き込みの書き込みデータはＮ１が“Ｌ”、Ｎ２
が“Ｌ”でなくてもよい。つまり、“０”書き込みの書
き込みデータをＮ１を“Ｌ”、Ｎ２を“Ｈ”としてもよ
い。この場合Ｎ１が“Ｌ”なので、Ｑn13Aは“ＯＦＦ”
し、ＲＥＮＤＢ２は“Ｈ”レベルを保ち、ＲＥＮＤＢ２
がプリチャージ電位から放電することはない。

【００８４】“１”書き込みメモリセルが書き込み十分
か調べるベリファイリードを省略する様子を、図１０を
用いて説明する。“１”書き込み不十分だとＲＥＮＤＢ
２が“Ｌ”なので、図１０に示すように再書き込み及
び、ベリファイリード第１サイクル、ベリファイリード
第２サイクルが繰り返される。

【００８５】一方、“１”書き込みするメモリセルが全
て十分に書き込まれ、“２”書き込みするメモリセルで
書き込み不十分のものがあると、ＲＥＮＤＢ２が
“Ｈ”、ＲＥＮＤＢ１が“Ｌ”なので、（再書き込み後
の）次回のベリファイリードでは“１”書き込み十分か
調べるベリファイリードをせずに、“２”書き込み十分
か調べるベリファイリードのみが行われる。

【００８６】また、全てのメモリセルでデータ書き込み
が十分になると、全てのカラムのＱｎ13が“ＯＦＦ”と
なり、信号ＲＥＮＤＢ１が“Ｈ”になる。ＲＥＮＤＢ１
が“Ｈ”になることを、データ書き込み終了検知回路４
で検出することによってデータ書き込み終了情報が出力
される。

【００８７】このように本実施形態では、不要なベリフ
ァイリード動作を省略して書き込み時間を大幅に短縮で
きる。また、本実施形態ではこの不要なベリファイリー
ドを省略する動作を、従来例に比べて２個トランジスタ
数を増加しただけで実現しているので、この動作を実現
するために必要な面積の増加は小さい。

【００８８】下記の（表４）に、消去、書き込み、読み
出し、ベリファイ読み出し時のメモリセルアレイ各部の
電位を示す。

【００８９】

【表４】

【００９０】［実施形態５］図１１は、本発明の第５の
実施形態におけるＮＯＲセル型ＥＥＰＲＯＭの、メモリ
セルアレイ１とビット線制御回路２の具体的な構成を示
している。

【００９１】メモリセルＭ１０のみで、ＮＯＲ型セルを
構成する。ＮＯＲ型セルの一端はビット線ＢＬに接続さ
れ、他端は共通接地線と接続される。１本の制御ゲート
ＷＬを共有するメモリセルＭはページを構成する。メモ
リセルはそのしきい値Ｖｔでデータを記憶し、ＶｔがＶ
ｃｃ以上である場合“０”データ、ＶｔがＶｃｃ以下
２．５Ｖ以上の場合“１”データ、Ｖｔが２．５Ｖ以下
０Ｖ以上の場合“２”データとして記憶する。

【００９２】１つのメモリセルで３つの状態を持たせ、
２つのメモリセルで９通りの組み合わせができる。この
内、８通りの組み合わせを用いて、２つのメモリセルで
３ビット分のデータを記憶する。この実施形態では、制
御ゲートを共有する隣合う２つのメモリセルの組で３ビ
ット分のデータを記憶する。

【００９３】クロック同期式インバータＣＩ５，ＣＩ６
とＣＩ７，ＣＩ８でそれぞれフリップ・フロップを構成
し、書き込み／読み出しデータをラッチする。また、こ
れらはセンス・アンプとしても動作する。クロック同期
式インバータＣＩ５，ＣＩ６で構成されるフリップ・フ
ロップは、「“０”書き込みをするか、“１”又は
“２”書き込みをするか」、を書き込みデータ情報とし
てラッチし、メモリセルが「“０”の情報を保持してい
るか、“１”又は“２”の情報を保持しているか」、を
読み出しデータ情報としてラッチする。クロック同期式
インバータＣＩ７，ＣＩ８で構成されるフリップ・フロ
ップは、「“１”書き込みをするか、“２”書き込みを
するか」、を書き込みデータ情報としてラッチし、メモ
リセルが「“２”の情報を保持しているか、“０”又は
“１”の情報を保持しているか」、を読み出しデータ情
報としてラッチする。

【００９４】ｎチャネルＭＯＳトランジスタの内、Ｑｎ
18は、プリチャージ信号ＰＲＥが“Ｈ”となると電圧Ｖ
ＰＲをビット線に転送する。Ｑｎ19は、ビット線接続信
号ＢＬＣが“Ｈ”となってビット線と主要なビット線制
御回路を接続する。Ｑｎ20〜Ｑｎ23，Ｑｎ25〜Ｑｎ28
は、上述のフリップ・フロップにラッチされているデー
タに応じて、電圧ＶＢＬＨ，ＶＢＬＭ，０Ｖを選択的に
ビット線に転送する。Ｑｎ24，Ｑｎ29は、それぞれ信号
ＳＡＣ２，ＳＡＣ１が“Ｈ”となることでフリップ・フ
ロップとビット線を接続する。Ｑｎ30は、フリップ・フ
ロップにラッチされている１ページ分のデータが全て同
じか否かを検出するために設けられる。Ｑｎ35，Ｑｎ36
は、データ一括検知用ＭＯＳトランジスタであり、同一
ページ内の“１”書き込みするメモリセルが、全て十分
に書き込まれたかを検出するために設けられている。Ｑ
ｎ31，Ｑｎ32とＱｎ33，Ｑｎ34は、それぞれカラム選択
信号ＣＳＬ１，ＣＳＬ２が“Ｈ”となって、対応するフ
リップ・フロップとデータ入出力線ＩＯＡ，ＩＯＢを選
択的に接続する。

【００９５】次に、このように構成されたＥＥＰＲＯＭ
の動作を図１２〜１４に従って説明する。図１２は読み
出し動作のタイミング、図１３は書き込み動作のタイミ
ング、図１４はベリファイ読み出し動作のタイミングを
示している。

【００９６】＜読み出し動作＞読み出し動作は、図１２
に示すように２つの基本サイクルで実行される。読み出
し第１サイクルは、まず電圧ＶＰＲが電源電圧Ｖｃｃと
なってビット線はプリチャージされ、プリチャージ信号
ＰＲＥが“Ｌ”となってビット線はフローティングにさ
れる。続いて、制御ゲートＷＬは２．５Ｖにされる。選
択されたメモリセルのＶｔが２．５Ｖ以下の場合のみ、
つまりデータ“２”が書き込まれている場合のみ、その
ビット線は“Ｌ”レベルになる。

【００９７】この後、センス活性化信号ＳＥＮ２，ＳＥ
Ｎ２Ｂがそれぞれ“Ｌ”，“Ｈ”、ラッチ活性化信号Ｌ
ＡＴ２，ＬＡＴ２Ｂがそれぞれ“Ｌ”，“Ｈ”となっ
て、クロック同期式インバータＣＩ７，ＣＩ８で構成さ
れるフリップ・フロップはリセットされる。信号ＳＡＣ
２が“Ｈ”となってクロック同期式インバータＣＩ７，
ＣＩ８で構成されるフリップ・フロップとビット線は接
続され、まずセンス活性化信号ＳＥＮ２，ＳＥＮ２Ｂが
それぞれ“Ｈ”，“Ｌ”となってビット線電位がセンス
された後、ラッチ活性化信号ＬＡＴ２，ＬＡＴ２Ｂがそ
れぞれ“Ｈ”，“Ｌ”となり、クロック同期式インバー
タＣＩ７，ＣＩ８で構成されるフリップ・フロップに、
「“２”データか、“１”又は“０”データか」の情報
がラッチされる。

【００９８】読み出し第２サイクルは、読み出し第１サ
イクルに対して、選択制御ゲートＷＬの電圧が２．５Ｖ
でなくＶｃｃであること、信号ＳＥＮ２，ＳＥＮ２Ｂ，
ＬＡＴ２，ＬＡＴ２Ｂ，ＳＡＣ２の代わりに信号ＳＥＮ
１，ＳＥＮ１Ｂ，ＬＡＴ１，ＬＡＴ１Ｂ，ＳＡＣ１が出
力されることが違う。よって、読み出し第２サイクルで
は、クロック同期式インバータＣＩ５，ＣＩ６で構成さ
れるフリップ・フロップに、「“０”データか、“１”
又は“２”データか」の情報がラッチされる。以上説明
した２つの読み出しサイクルによって、メモリセルに書
き込まれたデータが読み出される。

【００９９】＜書き込み動作＞データ書き込みに先だっ
てメモリセルのデータは消去され、メモリセルのしきい
値ＶｔはＶｃｃ以上となっている。消去は、制御ゲート
ＷＬを２０Ｖとし、ビット線を０Ｖにして行われる。書
き込みデータによって図１１のビット線制御回路内のフ
リップフップのノードＮ１，Ｎ２は、下記の（表５）の
ようになる。

【０１００】

【表５】

【０１０１】書き込み動作では、図１３に示すように、
まずプリチャージ信号ＰＲＥが“Ｌ”となってビット線
がフローティングにされる。信号ＶＲＦＹ１，ＶＲＦＹ
２，ＦＩＭ，ＦＩＬがＶｃｃとなる。“０”書き込みの
場合は、クロック同期式インバータＣＩ５，ＣＩ６で構
成されるフリップ・フロップに、クロック同期式インバ
ータＣＩ５の出力が“Ｈ”になるようにデータがラッチ
されているため、ビット線は０Ｖである。“１”又は
“２”書き込みの場合は、ビット線はＶｃｃに充電され
る。

【０１０２】続いて、信号ＢＬＣ，ＶＲＦＹ２，ＦＩ
Ｍ，ＦＩＬと電圧ＶＳＡが１０Ｖ、電圧ＶＢＬＨが８
Ｖ、電圧ＶＢＬＭが７Ｖとなる。“１”書き込みの場合
は、クロック同期式インバータＣＩ７，ＣＩ８で構成さ
れるフリップ・フロップに、クロック同期式インバータ
ＣＩ７の出力が“Ｈ”になるようにデータがラッチされ
ているため、ビット線ＢＬには７Ｖが印加される。
“２”書き込みの場合はビット線は８Ｖ、“０”書き込
みの場合は０Ｖとなる。この後、選択された制御ゲート
ＷＬが−１２Ｖとされる。

【０１０３】“１”又は“２”書き込みの場合は、ビッ
ト線ＢＬと制御ゲートＷＬの電位差によって電子がメモ
リセルの電荷蓄積層から放出され、メモリセルのしきい
値は下降する。“１”書き込みの場合は、“２”書き込
みに比較してメモリセルの電荷蓄積層から放出すべき電
荷量を少なくしなければならないため、ビット線ＢＬを
７Ｖにして制御ゲートＷＬとの電位差を１９Ｖに緩和し
ている。“０”書き込み時は、ビット線電圧０Ｖによっ
てメモリセルのしきい値は実効的には変わらない。

【０１０４】＜ベリファイ読み出し動作＞書き込み動作
後に、メモリセルの書き込み状態を確認し書き込み不足
のメモリセルにのみ追加書き込みを行うため、ベリファ
イ読み出しが行われる。ベリファイリード動作のタイミ
ング図は図１４、動作の概要は図１０である。ベリファ
イ読み出し中は、電圧ＶＢＬＨはＶｃｃ、ＦＩＭは０Ｖ
である。

【０１０５】ベリファイ読み出しは、２つの基本サイク
ルから実行される。この基本サイクルは読み出しサイク
ルに似ている。違うのは、選択された制御ゲートＷＬの
電圧と、信号ＶＲＦＹ１，ＶＲＦＹ２，ＦＩＬが出力さ
れることである（ベリファイ読み出し第１サイクルでは
ＶＲＦＹ１のみ）。信号ＶＲＦＹ１，ＶＲＦＹ２，ＦＩ
Ｌは、制御ゲートＷＬが０Ｖにリセットされた後で信号
ＳＥＮ１，ＳＥＮ１Ｂ，ＬＡＴ１，ＬＡＴ１Ｂがそれぞ
れ“Ｌ”，“Ｈ”，“Ｌ”，“Ｈ”になる前に出力され
る。言い替えると、ビット線の電位がメモリセルのしき
い値によって決定した後で、クロック同期式インバータ
ＣＩ５，ＣＩ６で構成されるフリップ・フロップがリセ
ットされる前である。選択された制御ゲートＷＬの電圧
は、読み出し時の２．５Ｖ（第１サイクル）、Ｖｃｃ
（第２サイクル）に対応して、２Ｖ（第１サイクル）、
４Ｖ（第２サイクル）と、しきい値マージンを確保する
ために低くしてある。

【０１０６】ここでは、クロック同期式インバータＣＩ
５，ＣＩ６で構成されるフリップ・フロップにラッチさ
れているデータ（ｄａｔａ１）、クロック同期式インバ
ータＣＩ７，ＣＩ８で構成されるフリップ・フロップに
ラッチされているデータ（ｄａｔａ２）と選択されたメ
モリセルのしきい値によって決まるビット線ＢＬの電圧
を説明する。ｄａｔａ１は「“０”書き込みか、“１”
又は“２”書き込みか」を制御し、“０”書き込みの場
合はＱｎ20は“ＯＮ”状態、“１”又は“２”書き込み
の場合はＱｎ23が“ＯＮ”状態である。ｄａｔａ２は
「“１”書き込みか、“２”書き込みか」を制御し、
“１”書き込みの場合はＱｎ26は“ＯＮ”状態、“２”
書き込みの場合はＱｎ27が“ＯＮ”状態である。

【０１０７】＜ベリファイ読み出し第１サイクル＞
“０”データ書き込み時（初期書き込みデータが
“０”）のベリファイ読み出し第１サイクルでは、メモ
リセルのデータが“０”であるから、制御ゲートＷＬが
２Ｖになってもビット線電位は“Ｈ”のままである。そ
の後、信号ＶＲＦＹ１が“Ｈ”となることでビット線Ｂ
Ｌは“Ｌ”となる。

【０１０８】“１”データ書き込み時（初期書き込みデ
ータが“１”）のベリファイ読み出し第１サイクルで
は、メモリセルのデータが“１”となるはずであるから
メモリセルのしきい値は２．５Ｖ以上で、制御ゲートＷ
Ｌが２Ｖになってもビット線電位は“Ｈ”のままであ
る。その後、信号ＶＲＦＹ１が“Ｈ”となることで、既
に“１”書き込み十分でｄａｔａ１が“０”書き込みを
示している場合ビット線ＢＬは“Ｌ”（図１４の(2)
）、さもなくばビット線ＢＬは“Ｈ”（図１４の(1)）
となる。

【０１０９】“２”データ書き込み時（初期書き込みデ
ータが“２”）のベリファイ読み出し第１サイクルで
は、選択メモリセルのデータが“２”となっていない
（“２”書き込み不十分）場合、制御ゲートＷＬが２Ｖ
になってもビット線電位は“Ｈ”である（図１４の(3)
）。選択メモリセルが“２”書き込み十分になってい
る場合、制御ゲートＷＬが２Ｖになるとビット線電位は
メモリセルによって“Ｌ”となる（図１４の(4)(5)）。
図１４の(5) は既に“２”書き込み十分でｄａｔａ１が
“０”書き込みを示している場合である。この場合、信
号ＶＲＦＹ１が“Ｈ”となることで、ビット線ＢＬは接
地される。

【０１１０】＜ベリファイ読み出し第２サイクル＞
“０”データ書き込み時（初期書き込みデータが
“０”）のベリファイ読み出し第２サイクルでは、メモ
リセルのデータが“０”であるから、制御ゲートＣＧ４
が４Ｖになってもビット線電位は“Ｈ”である。その
後、信号ＶＲＦＹ１が“Ｈ”となることでビット線ＢＬ
は“Ｌ”となる。

【０１１１】“１”データ書き込み時（初期書き込みデ
ータが“１”）のベリファイ読み出し第２サイクルで
は、選択メモリセルのデータが“１”となっていない
（“１”書き込み不十分）場合、制御ゲートＷＬが４Ｖ
になってもビット線電位は“Ｈ”である（図１４の(6)
）。選択メモリセルが“１”書き込み十分になってい
る場合、制御ゲートＷＬが４Ｖになるとメモリセルによ
りビット線電位は“Ｌ”となる（図１４の(7)(8)）。図
１４の(8) は既に“１”書き込み十分でｄａｔａ１が
“０”書き込みを示している場合である。この場合、信
号ＶＲＦＹ１が“Ｈ”となることで、ビット線ＢＬは接
地される。

【０１１２】“２”データ書き込み時（初期書き込みデ
ータが“２”）のベリファイ読み出し第２サイクルで
は、メモリセルのデータが“２”となるはずであるから
メモリセルのしきい値が４Ｖ以下であれば“２”書き込
み十分でも不十分でも、制御ゲートＷＬが４Ｖになると
ビット線電位は“Ｌ”となる（図１４の(10)(11)）。
“２”書き込み不十分でメモリセルのしきい値が４Ｖ以
上の場合、ビット線は“Ｈ”になる（図１４の(9) ）。

【０１１３】その後、信号ＶＲＦＹ１，ＶＲＦＹ２，Ｆ
ＩＨが“Ｈ”となることで、既に“２”書き込み十分で
ｄａｔａ１が“０”書き込みを示している場合ビット線
ＢＬは“Ｌ”（図１４の(11)）、さもなくばビット線Ｂ
Ｌは“Ｈ”（図１４の(9)(10) ）となる。

【０１１４】このベリファイ読み出し動作によって、書
き込みデータとメモリセルの書き込み状態から再書き込
みデータが、第４の実施形態と同様に前記（表３）のよ
うに設定される。

【０１１５】ここで、“１”書き込み不十分のメモリセ
ルではＮ１，Ｎ２ともに“Ｈ”なので、Ｑｎ35，Ｑｎ36
が“ＯＮ”になり、ＲＥＮＤＢ２がプリチャージ電位か
ら放電される。即ち、“１”書き込み不十分のメモリセ
ルが１つでもあると、ＲＥＮＤＢ２が“Ｌ”になる。Ｒ
ＥＮＤＢ２が放電されて“Ｌ”になることを検出して、
（再書き込み後の）次回のベリファイリードでも“１”
書き込み十分か調べるベリファイリードを行う。

【０１１６】一方、“１”書き込みするメモリセルが全
て十分に書き込まれると、“１”書き込みする全てのカ
ラムでノードＮ１が“Ｌ”になるので、Ｑｎ35が“ＯＦ
Ｆ”になり、その結果、ＲＥＮＤＢ２はプリチャージ電
位を保つ。従って、ＲＥＮＤＢ２の電位が“Ｌ”になら
ず、“Ｈ”状態を保つことを“１”データ書き込み終了
検知回路４で検出することにより、図１、図１０に示し
たように、（再書き込み後の）次回のベリファイリード
では“１”書き込み十分か調べるベリファイリードをせ
ずに、“２”書き込み十分か調べるベリファイリードの
みを行う。

【０１１７】“０”書き込み又は“２”書き込みのメモ
リセルではＮ２は“Ｌ”なので、Ｑｎ36は“ＯＦＦ”
し、ＲＥＮＤＢ２がプリチャージ電位から放電されるこ
とはない。従って、書き込みデータが全て“０”又は
“２”の場合もＲＥＮＤＢ２は、“Ｈ”レベルを保つ。
また、“０”書き込みの書き込みデータはＮ１が
“Ｌ”、Ｎ２が“Ｌ”でなくてもよい。つまり、“０”
書き込みの書き込みデータをＮ１を“Ｌ”、Ｎ２を
“Ｈ”としてもよい。この場合Ｎ１が“Ｌ”なので、Ｑ
ｎ３５は“ＯＦＦ”し、ＲＥＮＤＢ２は“Ｈ”レベルを
保ち、ＲＥＮＤＢ２がプリチャージ電位から放電するこ
とはない。

【０１１８】“１”書き込みメモリセルが書き込み十分
か調べるベリファイリードを省略する様子を、図１０を
用いて説明する。“１”書き込み不十分だとＲＥＮＤＢ
２が“Ｌ”なので、図１０のように再書き込み及び、ベ
リファイリード第１サイクル、ベリファイリード第２サ
イクルが繰り返される。

【０１１９】一方、“１”書き込みするメモリセルが全
て十分に書き込まれ、“２”書き込みするメモリセルで
書き込み不十分のものがあると、ＲＥＮＤＢ２が
“Ｈ”、ＲＥＮＤＢ１が“Ｌ”なので、（再書き込み後
の）次回のベリファイリードでは“１”書き込み十分か
調べるベリファイリードをせずに、“２”書き込み十分
か調べるベリファイリードのみが行われる。

【０１２０】また、全てのメモリセルでデータ書き込み
が十分になると、全てのカラムのＱｎ30が“ＯＦＦ”と
なり、信号ＲＥＮＤＢ１が“Ｈ”になる。ＲＥＮＤＢ１
が“Ｈ”になることを、データ書き込み終了検知回路４
で検出することによってデータ書き込み終了情報が出力
される。

【０１２１】下記の（表６）は、消去、書き込み、読み
出し、ベリファイ読み出し時のメモリセルアレイ各部の
電位を示している。

【０１２２】

【表６】

【０１２３】図６、図１１に示した回路は、例えばそれ
ぞれ図１５、図１６のように変形できる。図１５は、図
６に見られるｎチャネルトランジスタＱｎ3 ，Ｑｎ4 を
ｐチャネルトランジスタＱｐ1 ，Ｑｐ2 に置き換えてあ
る。図１６は、図１１に見られるｎチャネルトランジス
タＱｎ22，Ｑｎ23，Ｑｎ25〜Ｑｎ28をｐチャネルトラン
ジスタＱｐ3 〜Ｑｐ8 に置き換えてある。このようにす
ることで、ｎチャネルトランジスタのしきい値による転
送できる電圧の降下を防ぐことができ、この例では、電
圧ＶＳＡを書き込み時に８Ｖまで上げればよく、回路を
構成するトランジスタの耐圧を下げることができる。図
１５のＶＲＦＹ１Ｂは図６のＶＲＦＹ１の反転信号、図
１６のＶＲＦＹ２Ｂ，ＦＩＬＢ，ＦＩＭＢは図１１のＶ
ＲＦＹ２，ＦＩＬ，ＦＩＭのそれぞれ反転信号である。

【０１２４】［実施形態６］ここでは第２の実施形態の
ように、例えば３値メモリセルで、“１”書き込みする
メモリセルの書き込み終了の検知と、“２”書き込みす
るメモリセルの書き込み終了の検知を共に行う場合の実
施形態の具体例を説明する。

【０１２５】図１７はＮＡＮＤ型ＥＥＰＲＯＭに適用し
た場合の実施形態、図１８はＮＯＲ型ＥＥＰＲＯＭに適
用した場合の実施形態である。第４及び第５の実施形態
と異なるのは、“１”書き込みするメモリセルの書き込
み終了の検知回路の他に、“２”書き込みするメモリセ
ルの書き込み終了の検知回路も設けている点である。図
１７、図１８で第１のデータ一括検知用ＭＯＳトランジ
スタユニット（図１７ではＱn13A，Ｑn13B、図１８では
Ｑｎ35，Ｑｎ36）が“１”書き込みするメモリセルの書
き込み終了を検知する回路であり、第２のデータ一括検
知用ＭＯＳトランジスタユニット（図１７ではＱn13C，
Ｑn13D、図１８ではＱｎ37，Ｑｎ38）が“２”書き込み
するメモリセルの書き込み終了を検知する回路である。

【０１２６】メモリセルの書き込みデータは第４及び第
５の実施形態と同様にすればよい。第４及び第５の実施
形態と同様に、ＲＥＮＤＢ１は全てのデータの書き込み
終了を検知する信号、ＲＥＮＤＢ２は“１”書き込みす
るメモリセルが十分に書き込まれたかを検知する信号で
ある。

【０１２７】そして、ＲＥＮＤＢ４が“２”書き込みす
るメモリセルが十分に書き込まれたかを検知する信号で
ある。“２”書き込みメモリセルに対する書き込み終了
一括検知は、第４及び第５の実施形態で記している、
“１”書き込みメモリセルに対する書き込み終了一括検
知とほぼ同様に行えば良い。

【０１２８】まず、一括検知に先立ち、ＲＥＮＤＢ４を
定電位にプリチャージする。“２”書き込みするメモリ
セルではＮ３は“Ｈ”なので、図１７のＭＯＳトランジ
スタＱｎ13D （図１８ではＱｎ38）はオンする。第４及
び第５の実施形態で記しているように、“２”書き込み
が終了した場合には、“２”書き込みするメモリセルの
Ｎ１が“Ｌ”になるので図１７のＱｎ13C （図１８では
Ｑｎ37）は“ＯＦＦ”し、ＲＥＮＤＢ４はプリチャージ
電位を保つ。一方“２”書き込み不十分ならば、“２”
書き込みするメモリセルのＮ１は“Ｈ”なので、図１７
のＱｎ13C （図１８ではＱｎ37）は“ＯＮ”しＲＥＮＤ
Ｂ４はプリチャージ電位から放電する。一方、“０”書
き込みするメモリセルではＮ１は“Ｌ”なので図１７の
Ｑｎ13C（図１８ではＱｎ37）がオフし、ＲＥＮＤＢ４
はプリチャージ電位を保つ。“１”書き込みするメモリ
セルでは、書き込み十分、不十分に拘わらずＮ３が
“Ｌ”なので、ＲＥＮＤＢ４はプリチャージ電位を保
つ。

【０１２９】以上のように、ＲＥＮＤＢ４を検出するこ
とにより、“２”書き込みメモリセルが十分に書き込ま
れたかを検知することができる。書き込み動作の概要
は、第２の実施形態のように行えば良い。

【０１３０】［実施形態７］本発明では、ビット線制御
回路に接続するデータ一括検知用ＭＯＳトランジスタユ
ニットによって、多値メモリセルに書き込みを行う際
に、例えば“１”書き込みするメモリセルの書き込み終
了や、“２”書き込みするメモリセルの書き込み終了を
検知することができる。このデータ一括検知用ＭＯＳト
ランジスタユニットを用いれば、最初の書き込みデータ
を検知して、例えば３値メモリセルで、そもそも“１”
書き込みデータがない場合には、最初から“１”書き込
みのベリファイリードを省略できる。

【０１３１】前記図１７を用いて説明すると、ビット線
制御回路に書き込みデータを入力するに先だって、ＲＥ
ＮＤＢ２，ＲＥＮＤＢ４をプリチャージする。その後、
インバータＣＩ１，ＣＩ２，ＣＩ３，ＣＩ４で構成され
るラッチにデータがロードされる。

【０１３２】書き込みデータに“１”がない場合には、
Ｎ１，Ｎ２の少なくとも一方は“Ｌ”になり、Ｑｎ13B
又はＱｎ13A の少なくとも一方は“ＯＦＦ”になるので
ＲＥＮＤＢ２はプリチャージ電位を保つ。書き込みデー
タ“１”のビット線制御回路では、データラッチ時にＮ
１，Ｎ２共に“Ｈ”になるので、ＲＥＮＤＢ２はプリチ
ャージ電位から放電される。

【０１３３】このようにＲＥＮＤＢ２の電位を検出する
ことにより、“１”書き込みデータがあるか否かを検出
でき、“１”書き込みデータがない場合には、最初のベ
リファイリードから“１”書き込みが十分に行われたか
を調べるベリファイリードを行わないようにすればよ
い。

【０１３４】同様に、データロード前にＲＥＮＤＢ４を
プリチャージし、そしてビット線制御回路のデータロー
ドした後に、ＲＥＮＤＢ４の電位を検出することによ
り、“２”書き込みデータがあるか否かを検出すること
ができる。つまり、“２”書き込みデータがない場合に
はＲＥＮＤＢ４はプリチャージ電位を保ち、“２”書き
込みデータがある場合には、ＲＥＮＤＢ４はプリチャー
ジ電位から放電される。このＲＥＮＤＢ４の電位を検出
すればよい。つまり、ＲＥＮＤＢ４が放電されている場
合には、最初のベリファイリードから“２”書き込みが
十分に行われたかを調べるベリファイリードを行わない
ようにすればよい。このように不要なベリファイリード
を省略することによって、書き込み時間全体を短縮する
ことができる。

【０１３５】なお、本発明は上述した各実施形態に限定
されるものではなく、その要旨を逸脱しない範囲で、種
々変形して実施することができる。本発明が適用できる
のは、実施形態に記したＮＡＮＤ型ＥＥＰＲＯＭや、Ｎ
ＯＲ型ＥＥＰＲＯＭのみならず、ＡＮＤ型（K.Kume et
al. ;IEDM Tech. Dig., Dec. 1992, pp.991-993 ）や、
ＤＩＮＯＲ型（S.Kobayashi et al. ;ISSCC Tech. Di
g., 1995, pp.122）、や仮想グランド型アレイ（R.Ceme
a et al. ;ISSCC Tech. Dig., 1995, pp.126）でもよ
い。

【０１３６】［実施形態８］本実施形態は、第３の実施
形態で説明した４値メモリセルをより具体化して説明し
たものである。

【０１３７】書込み動作を示すフローチャートは前記図
３と同様である。本発明では、不要なベリファイリード
を省略することによって全体の書き込み時間を短縮す
る。即ち、最初の書き込み後、“３”書き込みが十分が
行われたか調べるベリファイリード第１サイクル、
“２”書き込みが十分に行われたかを調べるベリファイ
リード第２サイクル、及び“１”書き込みが十分に行わ
れたかを調べるベリファイリード第３サイクルが行われ
る。

【０１３８】“１”書き込みのメモリセルで書き込み不
十分のメモリセルがあると、再プログラムが行われる。
この再プログラムでは“２”書き込み不十分のメモリセ
ルや“３”書き込み不十分のメモリセルに対しても、書
き込みが行われる。

【０１３９】“１”書き込みするメモリセルが十分に書
き込みが行われた後では、もはや“１”書き込みが十分
行われたかを調べるベリファイリード第３サイクルは不
要なので、図３で示すように、“２”書き込みするメモ
リセルが十分に書き込みが行われるまで、再書き込み及
び、“３”書き込み十分か調べるベリファイリード第１
サイクル、“２”書き込み十分か調べるベリファイリー
ド第２サイクルが行われる。

【０１４０】“２”書き込みするメモリセルが十分に書
き込みが行われた後では、もはや“２”書き込みが十分
行われたかを調べるベリファイリード第２サイクルは行
わない。つまり、図３で示すように、“３”書き込みす
るメモリセルが十分に書き込みが行われるまで、再書き
込み及び、“３”書き込み十分か調べるベリファイリー
ド第１サイクルのみが行われる。

【０１４１】以下では、本発明をＮＡＮＤ型ＥＥＰＲＯ
Ｍの４値メモリセルに適用する場合の実施形態を説明す
る。

【０１４２】図２１は、多値記憶式ＥＥＰＲＯＭの構成
を示している。メモリセルがマトリクス状に配置されて
構成されるメモリセルアレイ１０に対して、メモリセル
を選択したり、制御ゲートに書き込み電圧及び読み出し
電圧を印加する制御ゲート・選択ゲート駆動回路２０が
設けられる。制御ゲート・選択ゲート駆動回路２０はア
ドレスバッファ５０につながりアドレス信号を受ける。
データ回路３０は、書き込みデータに保持したり、メモ
リセルのデータを読み出したりするための回路である。
データ回路３０はデータ入出力バッファ４０につなが
り、アドレスバッファ５０からのアドレス信号を受け
る。データ入出力バッファ４０は、ＥＥＰＲＯＭ外部と
のデータ入出力制御を行う。

【０１４３】図２２は、図２１に見られるメモリセルア
レイ１０とデータ回路３０を示している。メモリセルＭ
１〜Ｍ４が直列に接続されＮＡＮＤ型セルを構成してい
る。その両端は、選択トランジスタＳ１，Ｓ２を介し
て、それぞれビット線ＢＬ、ソース線Ｖｓに接続され
る。制御ゲートＣＧを共有するメモリセルＭ群は、“ペ
ージ”と呼ばれる単位を形成し、同時にデータ書き込み
・読み出しされる。また、４本の制御ゲートＣＧ１〜Ｃ
Ｇ４に繋がるメモリセル群でブロックを形成する。“ペ
ージ”や“ブロック”は、制御ゲート・選択ゲート駆動
回路２０によって選択される。各ビット線ＢＬ0A〜ＢＬ
mAには、データ回路３０-0〜３０-mが接続され、対応す
るメモリセルへの書き込みデータを一時的に記憶したり
する。この実施形態はオープン・ビット線配置なのでデ
ータ回路にはビット線ＢＬ0B〜ＢＬmBも接続される。

【０１４４】図２３は、メモリセルＭに４つの書き込み
状態を設けることによって４値記憶する場合の、メモリ
セルＭのしきい値電圧と４つの書き込み状態（４レベル
データ“０”，“１”，“２”，“３”）の関係を示し
ている。データ“０”の状態は消去後の状態と同じで、
例えば負のしきい値を持つ。“１”状態は、例えば０．
５Ｖから０．８Ｖの間のしきい値を持つ。“２”状態
は、例えば１．５Ｖから１．８Ｖの間のしきい値を持
つ。“３”状態は、例えば２．５Ｖから２．８Ｖの間の
しきい値を持つ。

【０１４５】メモリセルＭの制御ゲートＣＧに、読み出
し電圧VCG2R を印加して、メモリセルが“ＯＮ”か“Ｏ
ＦＦ”かでメモリセルのデータが「“０”，“１”のい
ずれかか“２”，“３”のいずれか」を検出できる。続
けて、読み出し電圧VCG3R 、VCG1R を印加することでメ
モリセルのデータが完全に検出される。読み出し電圧VC
G1R ，VCG2R ，VCG3R は、例えばそれぞれ０Ｖ，１Ｖ，
２Ｖとされる。電圧VCG1V 、VCG2V 、VCG3V はベリファ
イ電圧と呼ばれ、データ書き込み時にはこれらベリファ
イ電圧を制御ゲートに印加してメモリセルＭの状態を検
出し、十分書き込みが行われたか否かをチェックする。
例えば、それぞれ０．５Ｖ，１．５Ｖ，２．５Ｖとされ
る。

【０１４６】図２４はデータ回路を示している。データ
回路は２つのラッチ回路（第１のラッチ回路及び第２の
ラッチ回路）を含む。書き込みの際には、２ビットの書
き込みデータはこの２つのラッチ回路に蓄えられる。読
み出しの際には、読み出した４値データはこの２つのラ
ッチ回路に蓄えられ、その後ＩＯ１，ＩＯ２を介してチ
ップ外部に出力される。

【０１４７】５１２ビット（カラムアドレスＡ0 ，Ａ1
，Ａ2 ，…，Ａ510 ，Ａ511 ）のデータを書き込み、
そして読み出す場合を例にとって説明する。

【０１４８】＜書き込み＞まず、先頭アドレスＡ0 の書
き込みデータは第１のラッチ回路ＲＴ1-0 に入力し、そ
して保持される。続いて、アドレスＡ1 ，Ａ2 ，…，Ａ
254 ，Ａ255 の書き込みデータは、第１のラッチ回路Ｒ
Ｔ1-1 ，ＲＴ1-2 ，…，ＲＴ1-254 ，ＲＴ1-255 に入力
し、保持される。そしてアドレスＡ256 ，Ａ257 ，…，
Ａ510 ，Ａ511 の書き込みデータは、第２のラッチ回路
ＲＴ2-0 ，ＲＴ2-1 ，…，ＲＴ2-254 ，ＲＴ2-255 に入
力し、保持される。その後、データ回路内の２つのラッ
チ回路に保持された２ビットの書き込みデータに従って
メモリセルに書き込みが行われる。

【０１４９】もし、データが５１２ビットに満たない場
合には、データ回路内の第１のラッチ回路には書き込み
データが入力されるが、第２のラッチ回路には書き込み
データが入力されない。この場合には、メモリセルの書
き込み状態が、しきい値が低い“０”状態または“１”
状態になるように第２のラッチ回路に書き込みデータを
入力すればよい。

【０１５０】＜読み出し＞読み出し手順を図２５に示し
た。まず、読み出すメモリセルのワード線に“１”状態
と“２”状態の間の電圧Ｖp1を印加する。メモリセルが
導通状態になればメモリセルが“０”又は“１”であ
り、メモリセルが非導通状態になればメモリセルは
“２”又は“３”状態である。カラムアドレスＡ0 ，Ａ
1 ，Ａ2 ，…，Ａ254 ，Ａ255 に相当する読み出したデ
ータを第１のラッチ回路に保持する。

【０１５１】次に、選択ワード線にＶp2を印加すると、
メモリセルが“３”状態であるか、或いは“０”又は
“１”又は“２”状態であるかが分る。読み出したデー
タは第２のラッチ回路に保持する。この間に、第１のラ
ッチ回路に保持したデータ（カラムアドレスＡ0 ，Ａ1
，Ａ2 ，…，Ａ254 ，Ａ255 に相当）をＩＯ１を介し
てチップ外部に出力する。

【０１５２】最後に、選択ワード線にＶp3を印加する
と、メモリセルが“０”状態であるか、或いは“１”又
は“２”又は“３”であるかが分る。これによりメモリ
セルに蓄えられた２ビット情報が読み出される。カラム
アドレスＡ256 ，Ａ257 ，…，Ａ510 ，Ａ511 に相当す
る読み出したデータを第２のラッチ回路に保持する。第
１のラッチ回路に保持されたカラムアドレスＡ0 ，Ａ1
，Ａ2 ，…，Ａ254 ，Ａ255 に相当するデータをチッ
プ外部に出力した後、第２のラッチ回路に保持されたカ
ラムアドレスＡ256 ，Ａ257 ，…，Ａ510 ，Ａ511 に相
当するデータをＩＯ２を介してチップ外部に出力する。

【０１５３】この読み出し方式では、最初にセンスをし
第１のラッチ回路にデータを保持した後に、すぐに読み
出しデータを外部に出力できるので、読み出し時間は従
来例よりも遥かに短くなり、２値メモリセルの場合とほ
ぼ同様になる。つまり、従来例ではワード線電圧を３回
変えてセンスした後に、データをチップ外部に出力した
が、本実施形態では最初にワードに所定の読み出し電圧
を印加してメモリセルを読み出した後にデータがチップ
外部に出力されるので、読み出しが高速化される。

【０１５４】以下では、動作タイミング図を用いて詳細
に動作を説明する。

【０１５５】図２６が、データ回路３の具体例である。
本実施形態は、４値記憶を例に構成されている。ｎチャ
ネルＭＯＳトランジスタＱｎ21，Ｑｎ22，Ｑｎ23とｐチ
ャネルＭＯＳトランジスタＱｐ9 ，Ｑｐ10，Ｑｐ11構成
されるフリップ・フロップＦＦ１とｎチャネルＭＯＳト
ランジスタＱｎ29，Ｑｎ30，Ｑｎ31とｐチャネルＭＯＳ
トランジスタＱｐ16，Ｑｐ17，Ｑｐ18で構成されるＦＦ
２に、書き込み／読み出しデータをラッチする。また、
これらはセンスアンプとしても動作する。

【０１５６】フリップ・フロップＦＦ１、ＦＦ２は、
「“０”書き込みをするか、“１”書き込みをするか、
“２”書き込みをするか、“３”書き込みをするか」を
書き込みデータ情報としてラッチし、メモリセルが
「“０”の情報を保持しているか、“１”の情報を保持
しているか、“２”の情報を保持しているか、“３”の
情報を保持しているか」を読み出しデータ情報としてセ
ンスしラッチする。

【０１５７】データ入出力線ＩＯＡ，ＩＯＢとフリップ
・フロップＦＦ１は、ｎチャネルＭＯＳトランジスタＱ
ｎ28，Ｑｎ27を介して接続される。データ入出力線ＩＯ
Ｃ，ＩＯＤとフリップ・フロップＦＦ２は、ｎチャネル
ＭＯＳトランジスタＱｎ35，Ｑｎ36を介して接続され
る。

【０１５８】データ入出力線ＩＯＡ，ＩＯＢ，ＩＯＣ，
ＩＯＤは、図２１中のデータ入出力バッファ４にも接続
される。ｎチャネルＭＯＳトランジスタＱｎ27，Ｑｎ28
のゲートは、ＮＡＮＤ論理回路Ｇ３とインバータＩ５で
構成されるカラムアドレスデコーダの出力に接続され
る。フリップ・フロップＦＦ１に保持された読み出しデ
ータはＣＥＮＢ１が活性化されることにより、ＩＯＡ及
びＩＯＢに出力される。ｎチャネルＭＯＳトランジスタ
Ｑｎ35，Ｑｎ36のゲートは、ＮＡＮＤ論理回路Ｇ２とイ
ンバータＩ４で構成されるカラムアドレスデコーダの出
力に接続される。フリップ・フロップＦＦ２に保持され
た読み出しデータはＣＥＮＢ２が活性化されることによ
り、ＩＯＣ及びＩＯＤに出力される。

【０１５９】ｎチャネルＭＯＳトランジスタＱｎ26，Ｑ
ｎ34は、それぞれフリップ・フロップＦＦ１，ＦＦ２を
信号ＥＣＨ１，ＥＣＨ２が“Ｈ”となってイコライズす
る。ｎチャネルＭＯＳトランジスタＱｎ24，Ｑｎ32は、
フリップ・フロップＦＦ１，ＦＦ２とＭＯＳキャパシタ
Ｑｄ1 の接続を制御する。ｎチャネルＭＯＳトランジス
タＱｎ25，Ｑｎ33は、フリップ・フロップＦＦ１，ＦＦ
２とＭＯＳキャパシタＱｄ２の接続を制御する。

【０１６０】ｐチャネルＭＯＳトランジスタＱｐ12C ，
Ｑｐ13C で構成される回路は、活性化信号ＶＲＦＹＢＡ
Ｃによって、フリップ・フロップＦＦ１のデータに応じ
て、ＭＯＳキャパシタＱｄ1 のゲート電圧を変更する。
ｐチャネルＭＯＳトランジスタＱｐ14C ，Ｑｐ15C で構
成される回路は、活性化信号ＶＲＦＹＢＢＣによって、
フリップ・フロップＦＦ１のデータに応じて、ＭＯＳキ
ャパシタＱｄ2 のゲート電圧を変更する。ｐチャネルＭ
ＯＳトランジスタＱｐ12C ，Ｑｐ19C ，Ｑｐ20C で構成
される回路は、活性化信号ＶＲＦＹＢＡ２Ｃによって、
フリップ・フロップＦＦ１及びＦＦ２のデータに応じ
て、ＭＯＳキャパシタＱｄ1 のゲート電圧を変更する。

【０１６１】ｐチャネルＭＯＳトランジスタＱｐ14C ，
Ｑｐ21C ，Ｑｐ22C で構成される回路は、活性化信号Ｖ
ＲＦＹＢＢ２Ｃによって、フリップ・フロップＦＦ１及
びＦＦ２のデータに応じて、ＭＯＳキャパシタＱｄ2 の
ゲート電圧を変更する。ｎチャネルＭＯＳトランジスタ
Ｑｎ1C ,Ｑｎ2Cで構成される回路は、活性化信号ＶＲＦ
ＹＢＡ１Ｃによって、フリップ・フロップＦＦ２のデー
タに応じて、ＭＯＳキャパシタＱｄ1 のゲート電圧を変
更する。ｎチャネルＭＯＳトランジスタＱｎ3C，Ｑｎ4C
で構成される回路は、活性化信号ＶＲＦＹＢＢ１Ｃによ
って、フリップ・フロップＦＦ２のデータに応じて、Ｍ
ＯＳキャパシタＱｄ2 のゲート電圧を変更する。

【０１６２】ＭＯＳキャパシタＱｄ1 ，Ｑｄ2 は、ディ
プリーション型ｎチャネルＭＯＳトランジスタで構成さ
れ、ビット線容量より十分小さくされる。ｎチャネルＭ
ＯＳトランジスタＱｎ37は、信号ＰＲＥＡによってＭＯ
ＳキャパシタＱｄ1 を電圧ＶＡに充電する。ｎチャネル
ＭＯＳトランジスタＱｎ38は、信号ＰＲＥＢによってＭ
ＯＳキャパシタＱｄ2 を電圧ＶＢに充電する。ｎチャネ
ルＭＯＳトランジスタＱｎ39，Ｑｎ40は、信号ＢＬＣ
Ａ，ＢＬＣＢによって、データ回路３０とビット線ＢＬ
ａ，ＢＬｂの接続をそれぞれ制御する。ｎチャネルＭＯ
ＳトランジスタＱｎ37，Ｑｎ38で構成される回路はビッ
ト線電圧制御回路を兼ねる。

【０１６３】ｎチャネルＭＯＳトランジスタＱｎ7C，Ｑ
ｎ8Cから構成される第１のデータ一括検知用ＭＯＳトラ
ンジスタユニットは“１”書き込みするメモリセルの書
き込み終了を検知する。ｎチャネルＭＯＳトランジスタ
Ｑｎ9C，Ｑｎ10C から構成される第２のデータ一括検知
用ＭＯＳトランジスタユニットは“２”書き込みするメ
モリセルの書き込み終了を検知する。

【０１６４】以下では、制御ゲートＣＧ２Ａが選択され
ている場合を示す。

【０１６５】＜読み出し動作＞図２７が本実施形態の読
み出し方法である。まず時刻ｔw1、電圧ＶＡ，ＶＢがそ
れぞれ１．８Ｖ，１．５Ｖとなって、ビット線ＢＬａ，
ＢＬｂはそれぞれ１．８Ｖ，１．５Ｖになる。次に、信
号ＰＲＥＡ，ＰＲＥＢが“Ｌ”となって、ビット線ＢＬ
ａ，ＢＬｂはフローティングとなる。続いて、時刻ｔw2
に制御ゲート・選択ゲート駆動回路２０によって選択さ
れたブロックの選択された制御ゲートＣＧ２Ａは１Ｖ、
非選択制御ゲートＣＧ１Ａ，ＣＧ３Ａ，ＣＧ４Ａと選択
ゲートＳＧ１Ａ，ＳＧ２ＡはＶＣＣにされる。選択され
たメモリセルのしきい値が１Ｖ以下なら、ビット線電圧
は１．５Ｖより低くなる。選択されたメモリセルのしき
い値が１Ｖ以上なら、ビット線電圧は１．８Ｖのままと
なる。その後、信号ＳＡＮ２，ＳＡＰ２がそれぞれ
“Ｌ”，“Ｈ”となってフリップ・フロップＦＦ２が非
活性化され、信号ＥＣＨ２が“Ｈ”となってイコライズ
される。この後、時刻ｔ3wに信号ＲＶ２Ａ，ＲＶ２Ｂが
“Ｈ”となる。時刻ｔw4に再度、信号ＳＡＮ２，ＳＡＰ
２がそれぞれ“Ｈ”，“Ｌ”となることで、ノードＮ１
の電圧がセンスされラッチされる。これで、「メモリセ
ルのデータが“０”又は“１”か、或いは“２”又は
“３”か」がフリップ・フロップＦＦ２によってセンス
され、その情報はラッチされる。

【０１６６】フリップ・フロップＦＦ２に保持されたデ
ータは時刻ｔw5にＣＥＮＢ２が活性化されることによ
り、チップ外部に出力される。

【０１６７】次に、メモリセルのしきい値が０Ｖ以上か
或いは、０Ｖ以下かが判定される。時刻ｔw5にビット線
ＢＬａが１．８Ｖに、ダミービット線ＢＬｂが１．５Ｖ
にプリチャージされ、その後フローティングにされる。
その後、時刻ｔw6に選択された制御ゲートが０Ｖにされ
る。選択されたメモリセルのしきい値が０Ｖ以下なら、
ビット線電圧は１．５Ｖより低くなる。選択されたメモ
リセルのしきい値が０Ｖ以上なら、ビット線電圧は１．
８Ｖのままとなる。信号ＳＡＮ１，ＳＡＰ１がそれぞれ
“Ｌ”，“Ｈ”となってフリップ・フロップＦＦ１が非
活性化され、信号ＥＣＨ１が“Ｈ”となってイコライズ
される。この後、時刻ｔw7に信号ＲＶ１Ａ、ＲＶ１Ｂが
“Ｈ”となる。時刻ｔw8に信号ＳＡＮ１，ＳＡＰ１がそ
れぞれ“Ｈ”，“Ｌ”となることで、ノードＮ１の電圧
がセンスされラッチされる。これで、「メモリセルのデ
ータが“０”か、或いは“１”又は“２”又は“３”
か」がフリップ・フロップＦＦ１によってセンスされ、
その情報はラッチされる。この時のフリップフロップＦ
Ｆ１，ＦＦ２のノードＮ３Ｃ，Ｎ５Ｃの電位は、下記の
（表７）のようになる。

【０１６８】

【表７】

【０１６９】最後に、メモリセルに書き込まれたデータ
が「“０”又は“１”又は“２”か、或いは“３”か」
がセンスされる。時刻ｔw9にビット線ＢＬａが１．８Ｖ
に、ダミービット線ＢＬｂが１．５Ｖにプリチャージさ
れ、その後フローティングにされる。その後、時刻ｔw1
0 に選択された制御ゲートが２Ｖにされる。選択された
メモリセルのしきい値が２Ｖ以下なら、ビット線電圧は
１．５Ｖより低くなる。選択されたメモリセルのしきい
値が２Ｖ以上なら、ビット線電圧は１．８Ｖのままとな
る。時刻ｔw11 にＶＲＦＹＢＡ２Ｃが０Ｖになる。

【０１７０】（表７）から分るように、ノードＮ５Ｃが
“Low level ”及びノードＮ３Ｃが“High level”（つ
まりノードＮ４Ｃが“Low level ”）になるのは“１”
データの場合のみである。従って“１”データの場合の
みｐチャネルMOS トランジスタＱｐ12C ，Ｑｐ19C ，Ｑ
ｐ20C がオンし、ノードＮ１がＶＣＣになる。

【０１７１】その後、信号ＳＡＮ１，ＳＡＰ１がそれぞ
れ“Ｌ”，“Ｈ”となってフリップ・フロップＦＦ１が
非活性化され、信号ＥＣＨ１が“Ｈ”となってイコライ
ズされる。この後時刻ｔw12 に、信号ＲＶ１Ａ，ＲＶ１
Ｂが“Ｈ”となる。時刻ｔw13 に再度、信号ＳＡＮ１，
ＳＡＰ１がそれぞれ“Ｈ”，“Ｌ”となることで、ノー
ドＮ１の電圧がセンスされラッチされる。これで、「メ
モリセルのデータが“０”又は“１”又は“２”である
か、或いは“３”か」がフリップ・フロップＦＦ１によ
ってセンスされ、その情報はラッチされる。

【０１７２】フリップ・フロップＦＦ１に保持されたデ
ータは時刻ｔw14 にＣＥＮＢ１が活性化されることによ
り、チップ外部に出力される。

【０１７３】以上の読み出し動作の結果、４値のデータ
が下記の（表８）のようにフリップフロップＦＦ１，Ｆ
Ｆ２にラッチされる。

【０１７４】

【表８】

【０１７５】（表８）中の各データのしきい値分布は数
の通りである。

【０１７６】データ“０”・・・しきい値：０Ｖ以下データ“１”・・・しきい値０．５Ｖ以上０．８Ｖ以下データ“２”・・・しきい値１．５Ｖ以上１．８Ｖ以下データ“３”・・・しきい値２．５Ｖ以上２．８Ｖ以下読み出し中、信号ＶＲＦＹＢＡＣ，ＶＲＦＹＢＢＣは
“Ｈ”、信号ＶＲＦＹＢＡ１Ｃ，ＶＲＦＹＢＢ１Ｃは
“Ｌ”である。また、電圧Ｖｓは０Ｖとする。

【０１７７】メモリセルに記憶されているデータ、しき
い値、データ入出力線ＩＯＡ，ＩＯＢ，ＩＯＣ，ＩＯＤ
に読み出し後に出力されるレベルの関係は（表８）の通
りである。

【０１７８】＜書き込み動作＞まず、書き込みデータが
フリップフロップＦＦ１，ＦＦ２にロードされる。その
後、“１”データ、“２”データ及び“３”データがほ
ぼ同時に書き込まれる。そして“１”データ、“２”デ
ータ、“３”データが十分書き込まれたかを調べるベリ
ファイリードが行われ、書き込み不十分のメモリセルが
ある場合には、再書き込みが行われる。全てのメモリセ
ルが十分に書き込まれることを、書き込み終了検知回路
が検知することにより書き込みが終了する。

【０１７９】以下ではまずプログラムについて説明し、
次にベリファイリードについて説明する。

【０１８０】(1) プログラム書き込み動作前に、入力されたデータは、データ入出力
バッファ４で変換されて、データ回路３に入力される。
４値データとデータ入出力線ＩＯＡ，ＩＯＢ，ＩＯＣ，
ＩＯＤの関係は下記の（表９）の通りである。

【０１８１】

【表９】

【０１８２】その際に、データ回路は２５６個あるとす
ると（つまりページ長が２５６であるとすると）、入力
した最初の２５６ビットの書き込みデータは、カラム活
性化信号ＣＥＮＢ１が“Ｈ”で、ＩＯＡ，ＩＯＢを介し
てフリップ・フロップＦＦ１に入力する。そして、外部
から入力した２５６ビット以降の書き込みデータは、カ
ラム活性化信号ＣＥＮＢ２が“Ｈ”で、ＩＯＣ，ＩＯＤ
を介してフリップ・フロップＦＦ２に入力する。

【０１８３】（表８）（表９）から分るように、ＩＯ
Ａ，ＩＯＢを介してフリップ・フロップ１に入力され、
書き込みが行われたデータは、読み出しの際にはフリッ
プ・フロップ２に読み出しデータが出力され、その後、
ＩＯＣ，ＩＯＤを介してチップ外部に出力される。つま
り、ＩＯＡから書き込みデータが入力されるデータに関
しては、ＩＯＤから読み出しデータ出力するようにデー
タ入出力バッファでデータ制御を行えばよい。同様に、
ＩＯＢから書き込みデータが入力されるデータに関して
は、ＩＯＣから読み出しデータ出力するようにデータ入
出力バッファでデータ制御を行えばよい。

【０１８４】一方、ＩＯＣ，ＩＯＤを介してフリップ・
フロップ２に入力され、書き込みが行われたデータは、
読み出しの際にはフリップ・フロップ１に読み出しデー
タが出力され、その後、ＩＯＢ，ＩＯＡを介してチップ
外部に出力される。つまり、ＩＯＣから書き込みデータ
が入力されるデータに関しては、ＩＯＢから読み出しデ
ータ出力するようにデータ入出力バッファでデータ制御
を行えばよい。同様に、ＩＯＤから書き込みデータが入
力されるデータに関しては、ＩＯＡから読み出しデータ
出力するようにデータ入出力バッファでデータ制御を行
えばよい。

【０１８５】書き込み動作は図２８に示されている。時
刻ｔ1sに電圧ＶＡがビット線書き込み制御電圧１Ｖとな
ってビット線ＢＬａが１Ｖとされる。ｎチャネルＭＯＳ
トランジスタＱｎ39のしきい値分の電圧降下分が問題に
なるときは、信号ＢＬＣＡを昇圧すればよい。続いて、
信号ＰＲＥが“Ｌ”となってビット線がフローティング
にされる。次に、時刻ｔ2sに信号ＲＶ２Ａが１．５Ｖと
される。これによって、データ“１”又は“３”が保持
されているデータ回路からはビット線制御電圧０Ｖがビ
ット線に印加される。ｎチャネルＭＯＳトランジスタＱ
ｎ32のしきい値を１Ｖとすると、“０”又は“２”書き
込み時にはｎチャネルＭＯＳトランジスタＱｎ32は“Ｏ
ＦＦ”、“１”又は“３”書き込み時には“ＯＮ”とな
る。その後、時刻ｔ3sにＶＲＦＹＢＡＣが０Ｖになり、
データ“０”又はデータ“１”が保持されているデータ
回路からはビット線書き込み制御電圧ＶＣＣがビット線
に出力される。

【０１８６】そして、時刻ｔ1sにＶＲＦＹＢＡ２Ｃが０
Ｖになり、データ“１”が保持されているデータ回路か
らはＶ１を介してビット線“１”書き込み電位２Ｖがビ
ット線に出力される。その結果、“０”書き込みするビ
ット線はＶＣＣ、“１”書き込みするビット線は２Ｖ，
“２”書き込みするビット線は１Ｖ、“３”書き込みす
るビット線は０Ｖになる。

【０１８７】時刻ｔ4sに制御ゲート・選択ゲート駆動回
路２によって、選択されたブロックの選択ゲートＳＧ１
Ａ、制御ゲートＣＧ１Ａ〜ＣＧ４ＡがＶＣＣとなる。選
択ゲートＳＧ２Ａは０Ｖである。次に、選択された制御
ゲートＣＧ２Ａが高電圧ＶＰＰ（例えば２０Ｖ）、非選
択制御ゲートＣＧ１Ａ，ＣＧ３Ａ，ＣＧ４ＡがＶＭ（例
えば１０Ｖ）となる。データ“３”が保持されているデ
ータ回路に対応するメモリセルでは、０Ｖのチャネル電
位と制御ゲートのＶＰＰの電位差によって、浮遊ゲート
に電子が注入されしきい値が上昇する。

【０１８８】データ“２”が保持されているデータ回路
に対応するメモリセルでは、１Ｖのチャネル電位と制御
ゲートのＶＰＰの電位差によって、浮遊ゲートに電子が
注入されしきい値が上昇する。データ“１”が保持され
ているデータ回路に対応するメモリセルでは、２Ｖのチ
ャネル電位と制御ゲートのＶＰＰの電位差によって、浮
遊ゲートに電子が注入されしきい値が上昇する。“２”
書き込みの場合のチャネル電位を１Ｖ、“１”書き込み
の場合のチャネル電位を２Ｖにしているのは、電子の注
入量を“３”データ書き込みの場合、“２”書き込みの
場合、“１”書き込みの場合の順番で少なくするためあ
る。

【０１８９】データ“０”が保持されているデータ回路
に対応するメモリセルでは、チャネル電位と制御ゲート
のＶＰＰの電位差が小さいため、実効的には浮遊ゲート
に電子は注入されない。よって、メモリセルのしきい値
は変動しない。書き込み動作中、信号ＳＡＮ１，ＳＡＮ
２，ＰＲＥＢ，ＢＬＣＢは“Ｈ”、信号ＳＡＰ１，ＳＡ
Ｐ２，ＶＲＦＹＢＡ１Ｃ，ＲＶ１Ａ，ＲＶ１Ｂ，ＲＶ２
Ｂ，ＥＣＨ１，ＥＣＨ２は“Ｌ”、電圧ＶＢは０Ｖであ
る。

【０１９０】(2) ベリファイリード書き込み動作後、書き込みが充分に行われたかを検出す
る（書き込みベリファイ）。もし、所望のしきい値に達
していれば、データ回路のデータを“０”に変更する。
もし、所望のしきい値に達していなければ、データ回路
のデータを保持して再度書き込み動作を行う。書き込み
動作と書き込みベリファイは全ての“１”書き込みする
メモリセル、“２”書き込みするメモリセル及び“３”
書き込みするメモリセルが所望のしきい値に達するまで
繰り返される。

【０１９１】但し、図３に示したように、全ての“１”
書き込みするメモリセルが書き込み終了したと第１のデ
ータ一括検知用ＭＯＳトランジスタユニットが検知する
と、以後のベリファイリードでは“１”ベリファイリー
ドは省略する。同様に、全ての“２”書き込みするメモ
リセルが書き込み終了したと第２のデータ一括検知用Ｍ
ＯＳトランジスタユニットが検知すると、以後のベリフ
ァイリードでは“２”ベリファイリードは省略する。

【０１９２】図２９及び図３０を用いて、この書き込み
ベリファイ動作を説明する。

【０１９３】（２−１）“１”ベリファイリードまず、“１”書き込みするメモリセルが所定のしきい値
に達しているかを検出する。

【０１９４】時刻ｔ1yc に、電圧ＶＡ，ＶＢがそれぞれ
１．８Ｖ，１．５Ｖとなって、ビット線ＢＬａ，ＢＬｂ
はそれぞれ１．８Ｖ，１．５Ｖになる。信号ＢＬＣＡ，
ＢＬＣＢが“Ｌ”となって、ビット線ＢＬａとＭＯＳキ
ャパシタＱｄ1 、ビット線ＢＬｂとＭＯＳキャパシタＱ
ｄ2 は切り離され、ビット線ＢＬａ，ＢＬｂはフローテ
ィングとなる。信号ＰＲＥＡ，ＰＲＥＢが“Ｌ”となっ
て、ＭＯＳキャパシタＱｄ1 ，Ｑｄ2 のゲート電極であ
るノードＮ１，Ｎ２はフローティング状態になる。

【０１９５】続いて、制御ゲート・選択ゲート駆動回路
２によって選択されたブロックの選択された制御ゲート
ＣＧ２Ａは０．５Ｖ、非選択制御ゲートＣＧ１Ａ，ＣＧ
３Ａ，ＣＧ４Ａと選択ゲートＳＧ１Ａ，ＳＧ２ＡはＶＣ
Ｃにされる。選択されたメモリセルのしきい値が０．５
Ｖ以下なら、ビット線電圧は１．５Ｖより低くなる。選
択されたメモリセルのしきい値が０．５Ｖ以上なら、ビ
ット線電圧は１．８Ｖのままとなる。

【０１９６】時刻ｔ2yc に、信号ＢＬＣＡ，ＢＬＣＢが
“Ｈ”とされ、ビット線の電位がＮ１，Ｎ２に転送され
る。その後、信号ＢＬＣＡ，ＢＬＣＢが“Ｌ”となっ
て、ビット線ＢＬａとＭＯＳキャパシタＱｄ１、ビット
線ＢＬｂとＭＯＳキャパシタＱｄ２は切り離される。こ
の後、時刻ｔ3yc にＲＶ１Ａが１．５Ｖになり、“２”
書き込みの場合および“３”書き込みの場合には、ノー
ドＮ１が０Ｖに放電される。時刻ｔ4yc に信号ＶＲＦＹ
ＢＡ１Ｃが“Ｈ”となると、“０”又は“２”書き込み
データが保持されているデータ回路では、ｎチャネルＭ
ＯＳトランジスタＱｎ2 が“ＯＮ”であり、ノードＮ１
はＶＣＣとなる。その結果、ノードＮ１は“０”書き込
み又は“２”書き込みの場合にはＶＣＣ，“３”書き込
みの場合には０Ｖになる。

【０１９７】信号ＳＡＮ２，ＳＡＰ２がそれぞれ
“Ｌ”，“Ｈ”となってフリップ・フロップＦＦ２が非
活性化され、信号ＥＣＨ２が“Ｈ”となってイコライズ
される。この後、信号ＲＶ２Ａ，ＲＶ２Ｂが“Ｈ”とな
る。再度、信号ＳＡＮ２，ＳＡＰ２がそれぞれ“Ｈ”，
“Ｌ”となることで、時刻ｔ5yc にノードＮ１の電圧が
センスされラッチされる。これで、“１”書き込みデー
タを保持しているデータ回路のみ、対応するメモリセル
のデータが十分“１”書き込み状態となったか否かを検
出する。

【０１９８】メモリセルのデータが“１”であれば、フ
リップ・フロップＦＦ２でノードＮ１の電圧をセンスし
ラッチすることで書き込みデータは“０”に変更され
る。メモリセルのデータが“１”でなければ、フリップ
・フロップＦＦ１でノードＮ２の電圧をセンスしラッチ
することで書き込みデータは“１”に保持される。
“０”又は“２”又は“３”書き込みデータを保持して
いるデータ回路の書き込みデータは変更されない。

【０１９９】“１”書き込みするメモリセルの書き込み
終了は、図２６の第１のデータ一括検知用ＭＯＳトラン
ジスタユニットを用いて検知する。“１”ベリファイリ
ード後、まずＲＮＤＢ１を例えばＶＣＣプリチャージす
る。“０”又は“２”又は“３”データがラッチされて
いるデータ回路ではＮ３Ｃ及びＮ６Ｃの少なくとも一方
は“Ｌ”（表９参照）なのでｎチャネルＭＯＳトランジ
スタＱｎ7C及びＱｎ8Cの少なくとも一方はオフし、ＲＮ
ＤＢ１はプリチャージ電位から放電しない。

【０２００】一方、“１”書き込みが不十分なメモリセ
ルが１つでもあると、そのデータ回路のノードＮ３Ｃ及
びＮ６Ｃは共に“Ｈ”（表９参照）なのでｎチャネルＭ
ＯＳトランジスタＱｎ7CとＱｎ8Cは共にオンし、ＲＮＤ
Ｂ１はプリチャージ電位から低下する。

【０２０１】“１”書き込みするメモリセルが全て十分
に書き込まれると、ノードＮ６Ｃが“Ｌ”になる。従っ
て、データ回路３０-0，３０-1，…，３０-m-1，３０-m
内の第１のデータ一括検知用ＭＯＳトランジスタユニッ
ト内のノードＮ３Ｃ，Ｎ６Ｃの少なくとも一方がオフな
る。その結果、ＲＮＤＢ１はプリチャージ電位を保ち、
“１”書き込みの終了が検知される。“１”書き込みが
全て終了すると、以後のベリファイリードでは“１”ベ
リファイリードは省略する。

【０２０２】（２−２）“２”ベリファイリード “１”ベリファイリードと同様にビット線及びダミービ
ット線をプリチャージした後に、選択された制御ゲート
ＣＧ２Ａが１．５Ｖにされる。選択されたメモリセルの
しきい値が１．５Ｖ以下なら、ビット線電圧は１．５Ｖ
より低くなる。選択されたメモリセルのしきい値が１．
５Ｖ以上なら、ビット線電圧は１．８Ｖのままとなる。
時刻ｔ6yc に、信号ＢＬＣＡ，ＢＬＣＢが“Ｈ”とさ
れ、ビット線の電位がＮ１，Ｎ２に転送される。その
後、信号ＢＬＣＡ，ＢＬＣＢが“Ｌ”となって、ビット
線ＢＬａとＭＯＳキャパシタＱｄ1 、ビット線ＢＬｂと
ＭＯＳキャパシタＱｄ2 は切り離される。この後時刻ｔ
7yc に、信号ＲＶ２Ａが例えばＶＣＣ以下の１．５Ｖと
される。

【０２０３】ｎチャネルＭＯＳトランジスタＱｎ32のし
きい値が１Ｖの場合、“３”書き込みデータが保持され
ているデータ回路ではｎチャネルＭＯＳトランジスタＱ
ｎ32は“ＯＮ”で、ノードＮ１は０Ｖとなる。“２”書
き込みデータが保持されているデータ回路で、メモリセ
ルが十分に“２”書き込みされている場合にはｎチャネ
ルＭＯＳトランジスタＱｎ32は“ＯＦＦ”で、ノードＮ
１は１．５Ｖ以上に保たれる。“２”書き込み不十分の
場合には、ノードＮ１は１．５Ｖ以下である。時刻ｔ8y
c に信号ＶＲＦＹＢＡＣが“Ｌ”となると、“０”又は
“１”書き込みデータが保持されているデータ回路で
は、ｐチャネルＭＯＳトランジスタＱｐ13が“ＯＮ”で
あり、ノードＮ１はＶＣＣとなる。

【０２０４】信号ＳＡＮ１，ＳＡＰ１がそれぞれ
“Ｌ”，“Ｈ”となってフリップ・フロップＦＦ１が非
活性化され、信号ＥＣＨ１が“Ｈ”となってイコライズ
される。この後、信号ＲＶ１Ａ，ＲＶ１Ｂが“Ｈ”とな
る。再度、信号ＳＡＮ１，ＳＡＰ１がそれぞれ“Ｈ”，
“Ｌ”となることで、時刻ｔ9yc にノードＮ１の電圧が
センスされラッチされる。これで、“２”書き込みデー
タを保持しているデータ回路のみ、対応するメモリセル
のデータが十分“２”書き込み状態となったか否かを検
出する。

【０２０５】メモリセルのデータが“２”であれば、フ
リップ・フロップＦＦ１でノードＮ１の電圧をセンスし
ラッチすることで書き込みデータは“０”に変更され
る。メモリセルのデータが“２”でなければ、フリップ
・フロップＦＦ１でノードＮ１の電圧をセンスしラッチ
することで書き込みデータは“２”に保持される。
“０”又は“１”又は“３”書き込みデータを保持して
いるデータ回路の書き込みデータは変更されない。

【０２０６】“２”書き込みするメモリセルの書き込み
終了は図２６の第２のデータ一括検知用ＭＯＳトランジ
スタユニットを用いて検知する。“２”ベリファイリー
ド後、まずＲＮＤＢ２を例えばＶＣＣプリチャージす
る。“０”又は“１”又は“３”データがラッチされて
いるデータ回路では、Ｎ４Ｃ及びＮ５Ｃの少なくとも一
方は“Ｌ”（表９参照）なのでｎチャネルＭＯＳトラン
ジスタＱｎ9CおよびＱｎ10C の少なくとも一方はオフ
し、ＲＮＤＢ２はプリチャージ電位から放電しない。

【０２０７】一方、“２”書き込みが不十分なメモリセ
ルが１つでもあると、そのデータ回路のノードＮ４Ｃ及
びＮ５Ｃは共に“Ｈ”（表９参照）なのでｎチャネルＭ
ＯＳトランジスタＱｎ9CとＱｎ10C は共にオンし、ＲＮ
ＤＢ２はプリチャージ電位から低下する。“２”書き込
みするメモリセルが全て十分に書き込まれると、ノード
Ｎ４Ｃが“Ｌ”になる。従って、データ回路３０-0，３
０-1，…，３０-m-1，３０-m内の第２のデータ一括検知
用ＭＯＳトランジスタユニット内のノードＮ４Ｃ，Ｎ５
Ｃの少なくとも一方がオフなる。その結果、ＲＮＤＢ２
はプリチャージ電位を保ち、“２”書き込みの終了が検
知される。“２”書き込みが全て終了すると、以後のベ
リファイリードでは“２”ベリファイリードは省略す
る。

【０２０８】（２−３）“３”ベリファイリード時刻ｔ10ycにビット線及びダミービット線をプリチャー
ジした後に、選択された制御ゲートＣＧ２Ａが２．５Ｖ
にされる。選択されたメモリセルのしきい値が２．５Ｖ
以下なら、ビット線電圧は１．５Ｖより低くなる。選択
されたメモリセルのしきい値が２．５Ｖ以上なら、ビッ
ト線電圧は１．８Ｖのままとなる。

【０２０９】この後時刻ｔ11ycに、信号ＢＬＣＡ，ＢＬ
ＣＢが“Ｈ”とされ、ビット線の電位がＮ１，Ｎ２に転
送される。再度、信号ＢＬＣＡ，ＢＬＣＢが“Ｌ”とな
って、ビット線ＢＬａとＭＯＳキャパシタＱｄ1 、ビッ
ト線ＢＬｂとＭＯＳキャパシタＱｄ2 は切り離される。
この後時刻ｔ12ycに、信号ＶＲＦＹＢＡＣが“Ｌ”とな
ると、“０”又は“１”書き込みデータが保持されてい
るデータ回路及び、“２”書き込みが十分に行われたデ
ータ回路では、ｐチャネルＭＯＳトランジスタＱｐ13が
“ＯＮ”であり、ノードＮ１はＶＣＣとなる。信号ＳＡ
Ｎ１，ＳＡＰ１がそれぞれ“Ｌ”，“Ｈ”となってフリ
ップ・フロップＦＦ１が非活性化され、信号ＥＣＨ１が
“Ｈ”となってイコライズされる。

【０２１０】この後、信号ＲＶ１Ａ，ＲＶ１Ｂが“Ｈ”
となる。その後時刻ｔ13ycに、信号ＳＡＮ１，ＳＡＰ１
がそれぞれ“Ｈ”，“Ｌ”となることで、ノードＮ１の
電圧がセンスされラッチされる。

【０２１１】この後、図３０に示されるように、書き込
みデータの変換が更に行われる。時刻ｔ14ycに、信号Ｂ
ＬＣＡ，ＢＬＣＢが“Ｈ”とされ、ビット線の電位がＮ
１，Ｎ２に転送される。再度、信号ＢＬＣＡ，ＢＬＣＢ
が“Ｌ”となって、ビット線ＢＬａとＭＯＳキャパシタ
Ｑｄ1 、ビット線ＢＬｂとＭＯＳキャパシタＱｄ2 は切
り離される。

【０２１２】この後時刻ｔ15ycに、信号ＶＲＦＹＢＡ１
Ｃが“Ｈ”となると、“０”又は“２”書き込みデータ
が保持されているデータ回路及び“１”書き込み十分の
データ回路では、ｎチャネルＭＯＳトランジスタＱｎ2C
が“ＯＮ”であり、ノードＮ１はＶＣＣとなる。信号Ｓ
ＡＮ２，ＳＡＰ２がそれぞれ“Ｌ”，“Ｈ”となってフ
リップ・フロップＦＦ２が非活性化され、信号ＥＣＨ２
が“Ｈ”となってイコライズされる。この後、信号ＲＶ
２Ａ，ＲＶ２Ｂが“Ｈ”となる。その後時刻ｔ17ycに、
信号ＳＡＮ２，ＳＡＰ２がそれぞれ“Ｈ”，“Ｌ”とな
ることで、ノードＮ１の電圧がセンスされラッチされ
る。

【０２１３】以上のようにして、“３”書き込みデータ
を保持しているデータ回路のみ、対応するメモリセルの
データが十分“３”書き込み状態となったか否かを検出
する。メモリセルのデータが“３”であれば、フリップ
・フロップＦＦ１，ＦＦ２でノードＮ１の電圧をセンス
しラッチすることで書き込みデータは“０”に変更され
る。メモリセルのデータが“３”でなければ、フリップ
・フロップＦＦ１，ＦＦ２でノードＮ１の電圧をセンス
しラッチすることで書き込みデータは“３”に保持され
る。“０”又は“１”又は“２”書き込みデータを保持
しているデータ回路の書き込みデータは変更されない。

【０２１４】書き込みベリファイ中、信号ＶＲＦＹＢＢ
Ｃは“Ｈ”、信号ＶＲＦＹＢＢ１Ｃは“Ｌ”、電圧Ｖｓ
は０Ｖとする。

【０２１５】全ての選択されたメモリセルが所望のしき
い値に達していれば、データ回路のデータは“０”デー
タになる。つまり、書き込みが終了すると、ノードＮ４
Ｃ，Ｎ６Ｃが“Ｌ”になる。これを検出することによ
り、全ての選択されたメモリセルが所望のしきい値に達
したか否かが分る。書き込み終了の検出は例えば、図２
６のように書き込み終了一括検知トランジスタＱｎ5C、
及びＱｎ6Cを用いればよい。ベリファイリード後、まず
ＶＲＴＣを例えばＶＣＣプリチャージする。

【０２１６】書き込みが不十分なメモリセルが１つでも
あると、そのデータ回路のノードＮ４Ｃ又はＮ６Ｃの少
なくとも一方は“Ｈ”なのでｎチャネルＭＯＳトランジ
スタＱｎ5CとＱｎ6Cの少なくとも１つはオンし、ＶＲＴ
Ｃはプリチャージ電位から低下する。全てのメモリセル
が十分に書き込まれると、データ回路30-0，30-1，…，
３０-m-1，３０-mのノードＮ４Ｃ，Ｎ６Ｃが“Ｌ”にな
る。その結果、全てのデータ回路内のｎチャネルＭＯＳ
トランジスタＱｎ5C及びＱｎ6CがオフになるのでＶＲＴ
Ｃはプリチャージ電位を保つ。

【０２１７】［実施形態９］図３１のように“３”書き
込みするメモリセルの書き込み終了を検知しても良い。
“３”書き込みするメモリセルの書き込み終了は図３１
の第３のデータ一括検知用ＭＯＳトランジスタユニット
を用いて検知する。“３”ベリファイリード後、まずＲ
ＮＤＢ３を例えばＶＣＣにプリチャージする。“０”又
は“１”又は“２”データがラッチされているデータ回
路ではＮ４Ｃ及びＮ６Ｃの少なくとも一方は“Ｌ”（表
９参照）なのでｎチャネルＭＯＳトランジスタＱｎ11C
及びＱｎ12C の少なくとも一方はオフし、ＲＮＤＢ３は
プリチャージ電位から放電しない。

【０２１８】一方、“３”書き込みが不十分なメモリセ
ルが１つでもあると、そのデータ回路のノードＮ４Ｃ及
びＮ６Ｃは共に“Ｈ”（表９参照）なのでｎチャネルＭ
ＯＳトランジスタＱｎ11C とＱｎ12C は共にオンし、Ｒ
ＮＤＢ３はプリチャージ電位から低下する。“３”書き
込みするメモリセルが全て十分に書き込まれると、ノー
ドＮ４Ｃが“Ｌ”になる。従って、データ回路３０-0，
３０-1、…，３０-m-1，３０-m内の第３のデータ一括検
知用ＭＯＳトランジスタユニット内のノードＮ４Ｃ，Ｎ
６Ｃの少なくとも一方がオフなる。その結果、ＲＮＤＢ
３はプリチャージ電位を保ち、“３”書き込みの終了が
検知される。

【０２１９】“３”書き込みが“１”書き込み或いは
“２”書き込みよりも先に終了する場合には、本実施形
態のように第３のデータ一括検知用ＭＯＳトランジスタ
ユニットを設ければよい。この第３のデータ一括検知用
ＭＯＳトランジスタユニットを用いることにより、
“３”書き込みの終了を検知できる。“３”書き込みが
全て終了すると、以後のベリファイリードでは“３”ベ
リファイリードは省略する。

【０２２０】［実施形態１０］書き込み及びベリファイ
リードの手順は図３の例に限らない。例えば、“２”書
き込みが“１”書き込みよりも先に終了した場合には、
図２６又は図３１の第２のデータ一括検知ＭＯＳトラン
ジスタユニットで“２”書き込み終了を検知する。その
結果、以後のベリファイリードでは“２”ベリファイリ
ードを省略し、以後は“１”及び“３”書き込み、
“１”ベリファイリード及び“３”ベリファイリードを
行えばよい。

【０２２１】以上のように、本実施形態では所定の書き
込みレベルの書き込み終了検知回路を用いることによ
り、所定の書き込みレベルの書き込み終了を検知でき
る。所定の書き込みレベルの書き込み終了後、該書き込
みレベルのベリファイリードを省略する事により、トー
タルの書き込みを高速化できる。従って、書き込み終了
を検知する書き込みレベルは大いに任意性を有し、また
動作タイミングも大いに任意性を有する。

【０２２２】例えば図３の実施形態では、最初に“３”
ベリファイリード、“２”ベリファイリード、“１”ベ
リファイリードの順でベリファイリードを行うが、
“１”ベリファイリード、“２”ベリファイリード、
“３”ベリファイリードの順でも良いし、“２”ベリフ
ァイリード、“３”ベリファイリード、“１”ベリファ
イリードの順でも良い。

【０２２３】

【発明の効果】以上説明したように本発明によれば、多
値メモリセルを書き込む際に、ベリファイリード時に書
き込みが十分に行われたデータのベリファイリードを以
降では行わないことによって、不要なベリファイリード
を省略することができ、書き込み時間を短縮して書き込
みの高速化をはかることができる。

【図面の簡単な説明】

【図１】第１の実施形態における書き込み動作の概略を
説明するための図。

【図２】第２の実施形態における書き込み動作の概略を
説明するための図。

【図３】第３の実施形態における書き込み動作の概略を
説明するための図。

【図４】第４及び第５の実施形態に係わるＥＥＰＲＯＭ
の概略構成を示すブロック図。

【図５】第４の実施形態におけるメモリセルアレイの具
体的構成を示す回路図。

【図６】第４の実施形態におけるビット線制御回路の具
体的構成を示す回路図。

【図７】第４の実施形態における読み出し動作を示すタ
イミング図。

【図８】第４の実施形態における書き込み動作を示すタ
イミング図。

【図９】第４の実施形態におけるベリファイ読み出し動
作を示すタイミング図。

【図１０】第４及び第５の実施形態の書き込み動作の概
略を説明する図。

【図１１】第５の実施形態におけるビット線制御回路の
具体的構成を示す回路図。

【図１２】第５の実施形態における読み出し動作を示す
タイミング図。

【図１３】第５の実施形態における書き込み動作を示す
タイミング図。

【図１４】第５の実施形態におけるベリファイ読み出し
動作を示すタイミング図。

【図１５】第４の実施形態におけるビット線制御回路の
構成を示す回路図。

【図１６】第５の実施形態におけるビット線制御回路の
構成を示す回路図。

【図１７】第６の実施形態におけるビット線制御回路の
具体的構成を示す回路図。

【図１８】第６の実施形態におけるビット線制御回路の
具体的構成を示す回路図。

【図１９】従来の書き込み動作の概略を説明するための
図。

【図２０】従来の書き込み動作の概略を説明するための
図。

【図２１】第８の実施形態に係わる多値記憶式ＥＥＰＲ
ＯＭの構成を示すブロック図。

【図２２】図２１のメモリセルアレイとデータ回路をの
構成を示す回路図。

【図２３】４値記憶する場合のメモリセルのしきい値分
布を示す図。

【図２４】データ回路の具体的構成を示すブロック図。

【図２５】読み出し手順の概略を説明するための図。

【図２６】データ回路の具体例を示す回路図。

【図２７】第８の実施形態における読み出し方法を説明
するためのタイミング図。

【図２８】第８の実施形態における書き込み動作を説明
するためのタイミング図。

【図２９】第８の実施形態における書き込みベリファイ
動作を説明するためのタイミング図。

【図３０】第８の実施形態における書き込みベリファイ
動作を説明するためのタイミング図。

【図３１】第９の実施形態におけるデータ回路の具体例
を示す回路図。

【符号の説明】

１…メモリセルアレイ２…ビット線制御回路３…カラム・デコーダ４…“１”データ書き込み終了検知回路及びデータ書き
込み終了検知回路５…入出力データ変換回路６…データ入出力バッファ７…ワード線駆動回路８…ロウ・デコーダ１０…メモリセルアレイ２０…制御ゲート・選択ゲート駆動回路３０…データ回路４０…データ入出力バッファ５０…アドレスバッファ６０…データ制御回路Ｍ…メモリセルＳ…選択トランジスタＳＧ…選択ゲートＣＧ…制御ゲートＢＬ…ビット線Ｑｎ…ｎチャネルＭＯＳトランジスタＱｐ…ｐチャネルＭＯＳトランジスタＱｄ…ディプリーション型ｎチャネルＭＯＳトランジス
タＦＦ…フリップ・フロップＩ…インバータＧ…ＮＡＮＤ論理回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/00 - 16/34

Claims

(57)【特許請求の範囲】

【請求項１】電気的書き替え可能としたメモリセルがマ
トリクス状に配置されたメモリセルアレイを有し、１つ
のメモリセルに３以上の複数の記憶状態を持たせて、任
意のデータ“ｉ”（ｉ＝０，１，〜，ｎ−１；ｎは３以
上）を多値記憶する不揮発性半導体記憶装置であって、前記メモリセルアレイ内の複数のメモリセルの書き込み
動作状態を制御するデータを一時記憶するための複数の
データ回路と、前記複数のメモリセルの書き込み状態を
確認するための書き込みベリファイ手段と、データ
“ｉ”を書き込まれるべきメモリセルが、データ“ｉ”
の記憶状態に達したか否かを検知する“ｉ”書き込み終
了検知回路とを具備してなることを特徴とする不揮発性
半導体記憶装置。
【請求項２】電気的書き替え可能としたメモリセルがマ
トリクス状に配置されたメモリセルアレイを有し、１つ
のメモリセルに３以上の複数の記憶状態を持たせて、任
意のデータ“ｉ”（ｉ＝０，１，〜，ｎ−１；ｎは３以
上）を多値記憶する不揮発性半導体記憶装置であって、前記メモリセルアレイ内の複数のメモリセルの書き込み
動作状態を制御するデータを一時記憶するための複数の
データ回路と、前記複数のメモリセルの書き込み状態を
確認するための書き込みベリファイ手段と、前記データ
回路の内容とメモリセルの書き込み状態から書き込み不
十分のメモリセルに対してのみ再書き込みを行うよう
に、前記データ回路の内容を更新する手段と、データ
“ｉ”を書き込まれるべきメモリセルが、データ“ｉ”
の記憶状態に達したか否かを検知する“ｉ”書き込み終
了検知回路とを具備してなることを特徴とする不揮発性
半導体記憶装置。
【請求項３】電気的書き替え可能としたメモリセルがマ
トリクス状に配置されたメモリセルアレイを有し、１つ
のメモリセルに３以上の複数の記憶状態を持たせて、任
意のデータ“ｉ”（ｉ＝０，１，〜，ｎ−１；ｎは３以
上）を多値記憶する不揮発性半導体記憶装置であって、前記メモリセルアレイ内の複数のメモリセルの書き込み
動作状態を制御するデータを一時記憶するための複数の
データ回路と、前記複数のメモリセルの書き込み状態を
確認するための書き込みベリファイ手段と、データ
“ｉ”を書き込まれるべきメモリセルが、データ“ｉ”
の記憶状態に達したか否かを検知する“ｉ”書き込み終
了検知回路とを備え、前記データ回路の内容に基づく書き込み動作と、メモリ
セルの書き込み状態を確認するための書き込みベリファ
イ動作を、前記複数のメモリセルが所定の書き込み状態
になるまで続けて行うことにより、電気的にデータ書き
込みを行う動作において、データ“ｉ”を書き込まれる
べきメモリセルが、データ“ｉ”の記憶状態に達したと
“ｉ”書き込み終了検知回路が検知すると、以後の書き
込みベリファイ動作内ではデータ“ｉ”に対する書き込
みベリファイ動作（第ｉのベリファイリード）を行わな
いことを特徴とする不揮発性半導体記憶装置。
【請求項４】電気的書き替え可能としたメモリセルがマ
トリクス状に配置されたメモリセルアレイを有し、１つ
のメモリセルに３以上の複数の記憶状態を持たせて、任
意のデータ“ｉ”（ｉ＝０，１，〜，ｎ−１；ｎは３以
上）を多値記憶する不揮発性半導体記憶装置であって、前記メモリセルアレイ内の複数のメモリセルの書き込み
動作状態を制御するデータを一時記憶するための複数の
データ回路と、前記複数のメモリセルの書き込み状態を
確認するための書き込みベリファイ手段と、前記データ
回路の内容とメモリセルの書き込み状態から書き込み不
十分のメモリセルに対してのみ再書き込みを行うよう
に、前記データ回路の内容を更新する手段と、データ
“ｉ”を書き込まれるべきメモリセルが、データ“ｉ”
の記憶状態に達したか否かを検知する“ｉ”書き込み終
了検知回路とを備え、前記データ回路の内容に基づく書き込み動作と、メモリ
セルの書き込み状態を確認する書き込みベリファイ動作
及びデータ回路の内容更新を、前記複数のメモリセルが
所定の書き込み状態になるまで続けて行うことにより、
電気的にデータ書き込みを行う動作において、データ
“ｉ”を書き込まれるべきメモリセルが、データ“ｉ”
の記憶状態に達したと“ｉ”書き込み終了検知回路が検
知すると、以後の書き込みベリファイ動作内ではデータ
“ｉ”に対する書き込みベリファイ動作（第ｉのベリフ
ァイリード）を行わないことを特徴とする不揮発性半導
体記憶装置。
【請求項５】電気的書き替え可能としたメモリセルがマ
トリクス状に配置されたメモリセルアレイを有し、１つ
のメモリセルに３以上の複数の記憶状態を持たせて、任
意のデータ“ｉ”（ｉ＝０，１，〜，ｎ−１；ｎは３以
上）を多値記憶し、データ“０”に対応する記憶状態は
消去状態である不揮発性半導体記憶装置であって、前記メモリセルアレイ内の複数のメモリセルの書き込み
動作状態を制御するデータを一時記憶するための複数の
データ回路と、前記複数のメモリセルの書き込み状態を
確認するための書き込みベリファイ手段と、データ
“ｉ”を書き込まれるべきメモリセルが、データ“ｉ”
の記憶状態に達したか否かを検知する第ｉの書き込み終
了検知回路とを備え、前記データ回路の内容に基づく書き込み動作と、メモリ
セルの書き込み状態を確認するための書き込みベリファ
イ動作を、前記複数のメモリセルが所定の書き込み状態
になるまで続けて行うことにより、電気的にデータ書き
込みを行う動作において、最初の書き込みベリファイ動作ではデータ“ｉ”（ｉ＝
１，２，〜，ｎ−１）を書き込まれるべきメモリセル
が、データ“ｉ”の記憶状態に達したか否かを確認する
第ｉのベリファイリードをｉ＝１からｉ＝ｎ−１まで行
い、その後、データ“１”を書き込まれるべきメモリセル
が、データ“１”の記憶状態に達したと第１の書き込み
終了検知回路が検知すると、以後の書き込みベリファイ
動作内ではデータ“ｉ”（ｉ＝２，３，〜，ｎ−１）を
書き込まれるべきメモリセルが、データ“ｉ”の記憶状
態に達したか否かを確認する第ｉのベリファイリードを
ｉ＝２からｉ＝ｎ−１まで行い、その後、データ“２”を書き込まれるべきメモリセル
が、データ“２”の記憶状態に達したと第２の書き込み
終了検知回路が検知すると、以後の書き込みベリファイ
動作内ではデータ“ｉ”（ｉ＝３，４，〜，ｎ−１）を
書き込まれるべきメモリセルが、データ“ｉ”の記憶状
態に達したか否かを確認する第ｉのベリファイリードを
ｉ＝３からｉ＝ｎ−１まで行い、最終的にデータ“ｉ”（ｉ＝１，〜，ｎ−２）を書き込
まれるべきメモリセルが、データ“ｉ”の記憶状態に達
したと第ｉ（ｉ＝１，〜，ｎ−２）の書き込み終了検知
回路が検知すると、以後の書き込みベリファイ動作内で
はデータ“ｎ−１”を書き込まれるべきメモリセルが、
データ“ｎ−１”の記憶状態に達したか否かを確認する
第ｎ−１のベリファイリードを行うことを特徴とする不
揮発性半導体記憶装置。
【請求項６】電気的書き替え可能としたメモリセルがマ
トリクス状に配置されたメモリセルアレイを有し、１つ
のメモリセルに３以上の複数の記憶状態を持たせて、任
意のデータ“ｉ”（ｉ＝０，１，〜，ｎ−１；ｎは３以
上）を多値記憶し、データ“０”に対応する記憶状態は
消去状態である不揮発性半導体記憶装置であって、前記メモリセルアレイ内の複数のメモリセルの書き込み
動作状態を制御するデータを一時記憶するための複数の
データ回路と、前記複数のメモリセルの書き込み状態を
確認するための書き込みベリファイ手段と、前記データ
回路の内容とメモリセルの書き込み状態から書き込み不
十分のメモリセルに対してのみ再書き込みを行うよう
に、前記データ回路の内容を更新する手段と、データ
“ｉ”を書き込まれるべきメモリセルが、データ“ｉ”
の記憶状態に達したか否かを検知する第ｉの書き込み終
了検知回路とを備え、前記データ回路の内容に基づく書き込み動作と、メモリ
セルの書き込み状態を確認するための書き込みベリファ
イ動作及びデータ回路の内容更新を、前記複数のメモリ
セルが所定の書き込み状態になるまで続けて行うことに
より、電気的にデータ書き込みを行う動作において、最初の書き込みベリファイ動作ではデータ“ｉ”（ｉ＝
１，２，〜，ｎ−１）を書き込まれるべきメモリセル
が、データ“ｉ”の記憶状態に達したか否かを確認する
第ｉのベリファイリードをｉ＝１からｉ＝ｎ−１まで行
い、その後、データ“１”を書き込まれるべきメモリセル
が、データ“１”の記憶状態に達したと第１の書き込み
終了検知回路が検知すると、以後の書き込みベリファイ
動作内ではデータ“ｉ”（ｉ＝２，３，〜，ｎ−１）を
書き込まれるべきメモリセルが、データ“ｉ”の記憶状
態に達したか否かを確認する第ｉのベリファイリードを
ｉ＝２からｉ＝ｎ−１まで行い、その後、データ“２”を書き込まれるべきメモリセル
が、データ“２”の記憶状態に達したと第２の書き込み
終了検知回路が検知すると、以後の書き込みベリファイ
動作内ではデータ“ｉ”（ｉ＝３，４，〜，ｎ−１）を
書き込まれるべきメモリセルが、データ“ｉ”の記憶状
態に達したか否かを確認する第ｉのベリファイリードを
ｉ＝３からｉ＝ｎ−１まで行い、最終的にデータ“ｉ”（ｉ＝１〜ｎ−２）を書き込まれ
るべきメモリセルが、データ“ｉ”の記憶状態に達した
と第ｉ（ｉ＝１，〜，ｎ−２）の書き込み終了検知回路
が検知すると、以後の書き込みベリファイ動作内ではデ
ータ“ｎ−１”を書き込まれるべきメモリセルが、デー
タ“ｎ−１”の記憶状態に達したか否かを確認する第ｎ
−１のベリファイリードを行うことを特徴とする不揮発
性半導体記憶装置。
【請求項７】電気的書き替え可能としたメモリセルがマ
トリクス状に配置されたメモリセルアレイを有し、１つ
のメモリセルに３以上の複数の記憶状態を持たせて、任
意のデータ“ｉ”（ｉ＝０，１，〜，ｎ−１；ｎは３以
上）を多値記憶する不揮発性半導体記憶装置であって、前記メモリセルアレイ内の複数のメモリセルの書き込み
動作状態を制御するデータを一時記憶するための複数の
データ回路と、前記複数のメモリセルの書き込み状態を
確認するための書き込みベリファイ手段と、データ
“ｉ”を書き込まれるべきメモリセルが、データ“ｉ”
の記憶状態に達したか否かを検知する“ｉ”書き込み終
了検知回路とを備え、前記データ回路の内容に基づく書き込み動作と、メモリ
セルの書き込み状態を確認する書き込みベリファイ動作
を、前記複数のメモリセルが所定の書き込み状態になる
まで続けて行うことにより、電気的にデータ書き込みを
行う動作において、書き込むべきメモリセルの中に、デ
ータ“ｉ”を書き込まれるべきメモリセルがないと
“ｉ”書き込み終了検知回路が検知すると、書き込みベ
リファイ動作内ではデータ“ｉ”に対する書き込みベリ
ファイ動作（第ｉのベリファイリード）を行わないこと
を特徴とする不揮発性半導体記憶装置。
【請求項８】電気的書き替え可能としたメモリセルがマ
トリクス状に配置されたメモリセルアレイを有し、１つ
のメモリセルに３以上の複数の記憶状態を持たせて、任
意のデータ“ｉ”（ｉ＝０，１，〜，ｎ−１；ｎは３以
上）を多値記憶する不揮発性半導体記憶装置であって、前記メモリセルアレイ内の複数のメモリセルの書き込み
動作状態を制御するデータを一時記憶するための複数の
データ回路と、前記複数のメモリセルの書き込み状態を
確認するための書き込みベリファイ手段と、前記データ
回路の内容とメモリセルの書き込み状態から書き込み不
十分のメモリセルに対してのみ再書き込みを行うよう
に、前記データ回路の内容を更新する手段と、データ
“ｉ”を書き込まれるべきメモリセルが、データ“ｉ”
の記憶状態に達したか否かを検知する“ｉ”書き込み終
了検知回路とを備え、前記データ回路の内容に基づく書き込み動作と、メモリ
セルの書き込み状態を確認する書き込みベリファイ動作
及びデータ回路の内容更新を、前記複数のメモリセルが
所定の書き込み状態になるまで続けて行うことにより、
電気的にデータ書き込みを行う動作において、書き込む
べきメモリセルの中に、データ“ｉ”を書き込まれるべ
きメモリセルがないと“ｉ”書き込み終了検知回路が検
知すると、書き込みベリファイ動作内ではデータ“ｉ”
に対する書き込みベリファイ動作（第ｉのベリファイリ
ード）を行わないことを特徴とする不揮発性半導体記憶
装置。
【請求項９】前記書き込み終了検知回路は、前記データ
回路に接続されたデータ一括検知用ＭＯＳトランジスタ
ユニットから構成され、かつこれらのデータ一括検知用
ＭＯＳトランジスタユニットが並列接続されてなること
を特徴とする請求項１〜８のいずれかに記載の不揮発性
半導体記憶装置。
【請求項１０】前記データ回路はフリップフロップ回路
を含み、前記データ一括検知用ＭＯＳトランジスタユニ
ットは、各々のゲートが対応する前記フリップフロップ
回路の一端に接続された複数のデータ一括検知用ＭＯＳ
トランジスタを含み、かつこれらデータ一括検知用ＭＯ
Ｓトランジスタが直列接続されてなることを特徴とする
請求項９記載の不揮発性半導体記憶装置。
【請求項１１】前記メモリセルは、半導体層上に電荷蓄
積層と制御ゲートを積層形成して構成され、複数個づつ
直列接続されてＮＡＮＤセル構造を形成していることを
特徴とする請求項１〜８のいずれかに記載の不揮発性半
導体記憶装置。
【請求項１２】前記メモリセルは、半導体層上に電荷蓄
積層と制御ゲートを積層形成して構成され、ＮＯＲセル
構造を形成していることを特徴とする請求項１〜８のい
ずれかに記載の不揮発性半導体記憶装置。
【請求項１３】前記データラッチ回路は、第１，第２，
…，第ｍ（ｍは２^(m-1)＜ｎ≦２^mを満たす自然数）個
配置されてなることを特徴とする請求項１〜８のいずれ
かに記載の不揮発性半導体記憶装置。
【請求項１４】電気的書き替え可能としたメモリセルが
マトリクス状に配置されたメモリセルアレイを有し、１
つのメモリセルに３以上の複数の記憶状態を持たせて、
任意のデータ“ｉ”（ｉ＝０，１，〜，ｎ−１；ｎは３
以上）を多値記憶する不揮発性半導体記憶装置であっ
て、前記メモリセルアレイ内の複数のメモリセルの書き込み
動作状態を制御するデータを一時記憶する第１，第２，
…，第ｍ（ｍは２^(m-1)＜ｎ≦２^mを満たす自然数）の
データラッチ回路と、前記複数のメモリセルの書き込み
状態を確認するための書き込みベリファイ手段と、デー
タ“ｉ”を書き込まれるべきメモリセルが、データ
“ｉ”の記憶状態に達したか否かを検知する“ｉ”書き
込み終了検知回路とを具備してなることを特徴とする不
揮発性半導体記憶装置。
【請求項１５】“ｉ”書き込み終了検知回路は、“１”
書き込みの終了又は“２”書き込みの終了を検知するも
のであることを特徴とする請求項１〜４，７，８，１４
の何れかに記載の不揮発性半導体記憶装置。
【請求項１６】“０”が消去状態であり、“ｉ”から
“ｎ−１”の書き込みが全て十分に行われたか否かを検
知する書き込み完了検知回路を有することを特徴とする
請求項１〜１４の何れかに記載の不揮発性半導体記憶装
置。