JP2001243782A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 ３値の情報を記憶することができ、かつ誤ベ
リファイを招くことなく書込みベリファイ動作の高速化
をはかり得るＥＥＰＲＯＭを提供すること。 【解決手段】 不揮発性半導体記憶装置において、３つ
のしきい値レベルを持つ電気的書替え可能な複数のメモ
リセルが直列に接続されたＮＡＮＤ型メモリセルユニッ
ト１と、書込み動作時に選択ワード線に書込み電圧を印
加し、選択セルのしきい値が所望値に達したかを検出す
るため、選択ワード線に書込みベリファイ電圧を印加
し、非選択ワード線に書込みベリファイ電圧より高い電
圧を印加するワード線駆動回路７と、所望値に達してい
る場合、書込み動作時に第１のビット線電圧をビット線
に印加して選択セルのしきい値の変動を抑制し、所望値
に達していない場合、書込み動作時に第２のビット線電
圧をビット線に印加して選択セルのしきい値が所望値に
達するようにするビット線制御回路２とを備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的書替え可能
な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係わり、
特に１つのメモリセルに１ビットより多い情報を記憶さ
せる多値記憶を行うＥＥＰＲＯＭに関する。

【０００２】

【従来の技術】ＥＥＰＲＯＭの１つとして、高集積化が
可能なＮＡＮＤ型ＥＥＰＲＯＭが知られている。これ
は、複数のメモリセルをそれらのソース，ドレインを隣
接するもの同士で共用する形で直列接続し１単位として
ビット線に接続するものである。メモリセルは通常、電
荷蓄積層と制御ゲートが積層されたＦＥＴＭＯＳ構造を
有する。メモリセルアレイは、ｐ型基板又はｎ型基板に
形成されたｐ型ウェル内に集積形成される。ＮＡＮＤセ
ルのドレイン側は選択ゲートを介してビット線に接続さ
れ、ソース側はやはり選択ゲートを介して共通ソース線
に接続される。メモリセルの制御ゲートは、行方向に連
続的に配設されてワード線となる。

【０００３】このＮＡＮＤセル型ＥＥＰＲＯＭの動作
は、次の通りである。データ書き込みは、ビット線から
最も離れた位置のメモリセルから順に行う。選択された
メモリセルの制御ゲートには高電圧Ｖｐｐ（＝２０Ｖ程
度）を印加し、それよりビット線側にあるメモリセルの
制御ゲート及び選択ゲートには中間電圧Ｖｐｐｍ（＝１
０Ｖ程度）を印加し、ビット線にはデータに応じて０Ｖ
又は中間電圧Ｖｍ（＝８Ｖ程度）を与える。ビット線に
０Ｖが与えられた時、その電位は選択メモリセルのドレ
インまで転送されて、電荷畜積層に電子注入が生じる。
これにより、選択されたメモリセルのしきい値は正方向
にシフトする。この状態を例えば“１”とする。ビット
線にＶｍが与えられた時は電子注入が実効的に起こら
ず、従ってしきい値は変化せず、負に止まる。この状態
は消去状態で“０”とする。データ書き込みは制御ゲー
トを共有するメモリセルに対して同時に行われる。

【０００４】データ消去は、ＮＡＮＤセル内の全てのメ
モリセルに対して同時に行われる。即ち全ての制御ゲー
トを０Ｖとし、ｐ型ウェルを２０Ｖとする。このとき選
択ゲート，ビット線，ソース線も２０Ｖにされる。これ
により、全てのメモリセルで電荷蓄積層の電子がｐ型ウ
ェルに放出され、しきい値は負方向にシフトする。

【０００５】データ読み出しは、選択されたメモリセル
の制御ゲートを０Ｖとし、それ以外のメモリセルの制御
ゲート及び選択ゲートを電源電位Ｖｃｃ（例えば５Ｖ）
として、選択メモリセルで電流が流れるか否かを検出す
ることにより行われる。

【０００６】読み出し動作の制約から、“１”書き込み
後のしきい値は０ＶからＶｃｃの間に制御しなければな
らない。このため書き込みベリファイが行われ、“１”
書き込み不足のメモリセルのみを検出し、“１”書き込
み不足のメモリセルに対してのみ再書き込みが行われる
よう再書き込みデータを設定する（ビット毎ベリファ
イ）。“１”書き込み不足のメモリセルは、選択された
制御ゲートを例えば０．５Ｖ（ベリファイ電圧）にして
読み出すこと（ベリファイ読み出し）で検出される。

【０００７】つまり、メモリセルのしきい値が０Ｖに対
してマージンを持って、０．５Ｖ以上になっていない
と、選択メモリセルで電流が流れ、“１”書き込み不足
と検出される。“０”書き込み状態にするメモリセルで
は当然電流が流れるため、このメモリセルが“１”書き
込み不足と誤認されないよう、メモリセルを流れる電流
を補償するベリファイ回路と呼ばれる回路が設けられ
る。このベリファイ回路によって高速に書き込みベリフ
ァイは実行される。

【０００８】書き込み動作と書き込みベリファイを繰り
返しながらデータ書き込みをすることで、個々のメモリ
セルに対して書き込み時間が最適化され、“１”書き込
み後のしきい値は０ＶからＶｃｃの間に制御される。

【０００９】このＮＡＮＤセル型ＥＥＰＲＯＭで、多値
記憶を実現するため、例えば書き込み後の状態を
“０”，“１”，“２”の３つにすることを考える。
“０”書き込み状態はしきい値が負、“１”書き込み状
態はしきい値が例えば０Ｖから１／２Ｖｃｃ、“２”書
き込み状態はしきい値が１／２ＶｃｃからＶｃｃまでと
する。従来のベリファイ回路では、“０”書き込み状態
にするメモリセルを、“１”又は“２”書き込み不足の
メモリセルと誤認されることを防ぐことはできる。

【００１０】しかしながら、従来のベリファイ回路は多
値記憶用でないため、“２”書き込み状態にするメモリ
セルで、そのしきい値が、“１”書き込み不足か否かを
検出するためのベリファイ電圧以上で１／２Ｖｃｃ以下
の書き込み不足状態である場合、“１”書き込み不足か
否かを検出する時にメモリセルで電流が流れず書き込み
十分と誤認されてしまうという難点があった。

【００１１】また、書き込み不足の誤認を防止して多値
の書き込みベリファイを行うには、“１”書き込み十分
となったメモリセルに対し、“２”書き込み状態にする
メモリセルには再書き込みを行い、“２”書き込み不足
で状態であるか否かを検出してベリファイ書き込みを行
うようにすればよい。しかしこの場合、“２”書き込み
状態にするメモリセルに対しても“１”書き込みの後に
“２”書き込み状態にするので、書き込みに時間がかか
り書き込み速度が遅くなる。

【００１２】

【発明が解決しようとする課題】以上のように従来のＮ
ＡＮＤセル型ＥＥＰＲＯＭに多値記憶させ、従来のベリ
ファイ回路でビット毎ベリファイを行おうとすると、誤
ベリファイが生じるという問題があった。

【００１３】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、多値の情報を記憶する
ことができ、かつ誤ベリファイを招くことなく書き込み
ベリファイ動作の高速化をはかり得るＥＥＰＲＯＭを提
供することにある。

【００１４】

【課題を解決するための手段】上記課題を解決するため
に本発明は次のような構成を採用している。

【００１５】即ち本発明は、不揮発性半導体記憶装置に
おいて、制御ゲートと電荷蓄積層を有し電気的書き替え
を可能とし３つ以上のしきい値レベルを持つことが可能
な複数のメモリセルが直列に接続され、一端はビット線
に接続され、それぞれのメモリセルの制御ゲートはそれ
ぞれのワード線に接続された、ＮＡＮＤ型メモリセルユ
ニットと、書き込み動作時に選択されたワード線に書き
込み電圧を印加し、選択されたメモリセルのしきい値レ
ベルが所望のレベルに達したか否かを検出するため選択
されたワード線に書き込みベリファイ電圧を印加し、選
択されたメモリセルのしきい値レベルが所望のレベルに
達したか否かを検出するため選択されていないワード線
に前記書き込みベリファイ電圧より高い電圧を印加す
る、ワード線駆動回路と、所望のしきい値レベルに達し
ていると検出された場合、書き込み動作時に第１のビッ
ト線電圧をビット線に印加して選択されたメモリセルの
しきい値の変動を抑制し、所望のしきい値レベルに達し
ていないと検出された場合、書き込み動作時に第２のビ
ット線電圧をビット線に印加して選択されたメモリセル
のしきい値が所望のしきい値レベルに達するようにす
る、ビット線制御回路と、を備えたことを特徴とする。

【００１６】また本発明は、制御ゲートと電荷蓄積層を
有し電気的書き替えを可能とし３つ以上のしきい値レベ
ルを持つことが可能な複数のメモリセルが直列に接続さ
れ、一端はビット線に接続され、それぞれのメモリセル
の制御ゲートはそれぞれのワード線に接続された、ＮＡ
ＮＤ型メモリセルユニットと、書き込み動作時に選択さ
れたワード線に書き込み電圧を印加し、書き込み動作後
の選択されたメモリセルのしきい値レベルを検出するた
め、書き込みベリファイ時に選択されたワード線に第１
と第２の少なくとも２つの電圧の異なるベリファイ電圧
を印加し、書き込みベリファイ時に選択されていないワ
ード線に前記ベリファイ電圧より高い電圧を印加する、
ワード線駆動回路と、所望のしきい値レベルに達してい
ると検出された場合、書き込み動作時に第１のビット線
電圧をビット線に印加して選択されたメモリセルのしき
い値の変動を抑制し、所望のしきい値レベルに達してい
ないと検出された場合、書き込み動作時に第２のビット
線電圧をビット線に印加して選択されたメモリセルのし
きい値が所望のしきい値レベルに達するようにする、ビ
ット線制御回路とを備えた不揮発性半導体記憶装置であ
って、書き込み動作と書き込みベリファイ動作を繰り返
しながらデータ書き込みを行うことを特徴とする。

【００１７】ここで、前記書き込みベリファイ電圧が印
加されたメモリセルが導通状態か非道通状態かを前記ビ
ット線を介してセンスする、センスアンプを備えること
が望ましい。

【００１８】

【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。

【００１９】（第１の実施形態）図１は、本発明の第１
の実施形態に係わるＮＡＮＤセル型ＥＥＰＲＯＭの概略
構成を示すブロック図である。

【００２０】メモリセルアレイ１に対して、読み出し／
書き込み時のビット線を制御するためのビット線制御回
路２と、ワード線電位を制御するためのワード線駆動回
路７が設けられる。ビット線制御回路２，ワード線駆動
回路７は、それぞれカラム・デコーダ３，ロウ・デコー
ダ８によって選択される。ビット線制御回路２は、デー
タ入出力線（ＩＯ線）を介して入出力データ変換回路５
と読み出しデータ／書き込みデータのやり取りを行う。
入出力データ変換回路５は、読み出されたメモリセルの
多値情報を外部に出力するため２値情報に変換し、外部
から入力された書き込みデータの２値情報をメモリセル
の多値情報に変換する。入出力データ変換回路５は、外
部とのデータ入出力を制御するデータ入出力バッファ６
に接続される。データ書き込み終了検知回路４はデータ
書き込みが終了したか否かを検知する。

【００２１】図２，図３は、メモリセルアレイ１とビッ
ト線制御回路２の具体的な構成を示している。メモリセ
ルＭ1 〜Ｍ8 と選択トランジスタＳ1 ，Ｓ2 で、ＮＡＮ
Ｄ型セルを構成する。ＮＡＮＤ型セルの一端はビット線
ＢＬに接続され、他端は共通ソース線Ｖｓと接続され
る。選択ゲートＳＧ1 ，ＳＧ2 、制御ゲートＣＧ1 〜Ｃ
Ｇ8 は、複数個のＮＡＮＤ型セルで共有され、１本の制
御ゲートを共有するメモリセルはページを構成する。メ
モリセルはそのしきい値Ｖｔでデータを記憶し、Ｖｔが
０Ｖ以下である場合“０”データ、Ｖｔが０Ｖ以上１．
５Ｖ以下の場合“１”データ、Ｖｔが１．５Ｖ以上電源
電圧以下の場合“２”データとして記憶する。１つのメ
モリセルで３つの状態を持たせ、２つのメモリセルで９
通りの組み合わせができる。この内、８通りの組み合わ
せを用いて、２つのメモリセルで３ビット分のデータを
記憶する。この実施形態では、制御ゲートを共有する隣
合う２つのメモリセルの組で３ビット分のデータを記憶
する。また、メモリセルアレイ１は専用のｐウェル上に
形成されている。

【００２２】クロック同期式インバータＣＩ1 ，ＣＩ2
とＣＩ3 ，ＣＩ4 でそれぞれフリップ・フロップを構成
し、書き込み／読み出しデータをラッチする。また、こ
れらはセンス・アンプとしても動作する。クロック同期
式インバータＣＩ1 ，ＣＩ2で構成されるフリップ・フ
ロップは、「“０”書き込みをするか、“１”又は
“２”書き込みをするか」、を書き込みデータ情報とし
てラッチし、メモリセルが「“０”の情報を保持してい
るか、“１”又は“２”の情報を保持しているか」、を
読み出しデータ情報としてラッチする。クロック同期式
インバータＣＩ3 ，ＣＩ4 で構成されるフリップ・フロ
ップは、「“１”書き込みをするか、“２”書き込みを
するか」、を書き込みデータ情報としてラッチし、メモ
リセルが「“２”の情報を保持しているか、“０”又は
“１”の情報を保持しているか」、を読み出しデータ情
報としてラッチする。

【００２３】ｎチャネルＭＯＳトランジスタの内で、Ｑ
ｎ1 は、プリチャージ信号ＰＲＥが“Ｈ”となると電圧
ＶPRをビット線に転送する。Ｑｎ2 は、ビット線接続信
号ＢＬＣが“Ｈ”となってビット線と主要なビット線制
御回路を接続する。Ｑｎ3 〜Ｑｎ6 ，Ｑｎ9 〜Ｑｎ12
は、上述のフリップ・フロップにラッチされているデー
タに応じて、電圧ＶBLH ，ＶBLM ，ＶBLL を選択的にビ
ット線に転送する。Ｑｎ7 ，Ｑｎ8 はそれぞれ信号ＳＡ
Ｃ2 ，ＳＡＣ1 が“Ｈ”となることでフリップ・フロッ
プとビット線を接続する。Ｑｎ13は、フリップ・フロッ
プにラッチされている１ページ分のデータが全て同じか
否かを検出するために設けられる。Ｑｎ14，Ｑｎ15とＱ
ｎ16，Ｑｎ17はそれぞれカラム選択信号ＣＳＬ1 ，ＣＳ
Ｌ2 が“Ｈ”となって、対応するフリップ・フロップと
データ入出力線ＩＯＡ，ＩＯＢを選択的に接続する。

【００２４】なお、図３においてインバータ部分を図１
９（ａ）に示すように省略して示しているが、これは図
１９（ｂ）に示す回路構成となっている。

【００２５】次に、このように構成されたＥＥＰＲＯＭ
の動作を図４〜図６に従って説明する。図４は読み出し
動作のタイミング、図５は書き込み動作のタイミング、
図６はベリファイ読み出し動作のタイミングを示してい
る。いずれも制御ゲートＣＧ４が選択された場合を例に
示してある。

【００２６】読み出し動作は、２つの基本サイクルで実
行される。読み出し第１サイクルは、まず電圧ＶPRが電
源電圧Ｖccとなってビット線はプリチャージされ、プリ
チャージ信号ＰＲＥが“Ｌ”となってビット線はフロー
ティングにされる。続いて、選択ゲートＳＧ1 ，ＳＧ2
、制御ゲートＣＧ1 〜ＣＧ3 、ＣＧ5 〜ＣＧ8 はＶcc
とされる。同時に制御ゲートＣＧ4 は１．５Ｖにされ
る。選択されたメモリセルのＶｔが１．５Ｖ以上の場合
のみ、つまりデータ“２”が書き込まれている場合の
み、そのビット線は“Ｈ”レベルのまま保持される。

【００２７】この後、センス活性化信号ＳＥＮ2 ，ＳＥ
Ｎ2Bがそれぞれ“Ｌ”，“Ｈ”、ラッチ活性化信号ＬＡ
Ｔ2 ，ＬＡＴ2Bがそれぞれ“Ｌ”，“Ｈ”となって、ク
ロック同期式インバータＣＩ3 ，ＣＩ4 で構成されるフ
リップ・フロップはリセットされる。信号ＳＡＣ2 が
“Ｈ”となってクロック同期式インバータＣＩ3 ，ＣＩ
4 で構成されるフリップ・フロップとビット線は接続さ
れ、まずセンス活性化信号ＳＥＮ2 ，ＳＥＮ2Bがそれぞ
れ“Ｈ”，“Ｌ”となってビット線電位がセンスされた
後、ラッチ活性化信号ＬＡＴ2 ，ＬＡＴ2Bがそれぞれ
“Ｈ”，“Ｌ”となり、クロック同期式インバータＣＩ
3 ，ＣＩ4 で構成されるフリップ・フロップに、
「“２”データか、１”又は“０”データか」の情報が
ラッチされる。

【００２８】読み出し第２サイクルは読み出し第１サイ
クルと、選択制御ゲートＣＧ4 の電圧が１．５Ｖでなく
０Ｖであること、信号ＳＥＮ2 ，ＳＥＮ2B，ＬＡＴ2 ，
ＬＡＴ2B，ＳＡＣ2 の代わりに信号ＳＥＮ1 ，ＳＥＮ1
B，ＬＡＴ1 ，ＬＡＴ1B，ＳＡＣ1 が出力されることが
違う。よって、読み出し第２サイクルでは、クロック同
期式インバータＣＩ1 ，ＣＩ2 で構成されるフリップ・
フロップに、「“０”データか、“１”又は“２”デー
タか」の情報がラッチされる。

【００２９】以上説明した２つの読み出しサイクルによ
って、メモリセルに書き込まれたデータが読み出され
る。

【００３０】データ書き込みに先だってメモリセルのデ
ータは消去され、メモリセルのしきい値Ｖｔは０Ｖ以下
となっている。消去はｐウェル、共通ソース線Ｖｓ、選
択ゲートＳＧ1 ，ＳＧ2 を２０Ｖにし、制御ゲートＣＧ
1 〜ＣＧ8 を０Ｖとして行われる。

【００３１】書き込み動作では、まずプリチャージ信号
ＰＲＥが“Ｌ”となってビット線がフローティングにさ
れる。選択ゲートＳＧ1 がＶcc、制御ゲートＣＧ1 〜Ｃ
Ｇ8がＶccとされる。選択ゲートＳＧ2 は書き込み動作
中０Ｖである。同時に、信号ＶＲＦＹ1 ，ＶＲＦＹ2 ，
ＦＩＭ，ＦＩＨがＶccとなる。“０”書き込みの場合
は、クロック同期式インバータＣＩ1 ，ＣＩ2 で構成さ
れるフリップ・フロップに、クロック同期式インバータ
ＣＩ1 の出力が“Ｈ”になるようにデータがラッチされ
ているため、ビット線はＶccにより充電される。“１”
又は“２”書き込みの場合は、ビット線は０Ｖである。

【００３２】続いて、選択ゲートＳＧ1 、制御ゲートＣ
Ｇ1 〜ＣＧ8 、信号ＢＬＣ、信号ＶＲＦＹ1 と電圧ＶＳ
Ａが１０Ｖ、電圧ＶBLH が８Ｖ、電圧ＶBLM が１Ｖとな
る。“１”書き込みの場合は、クロック同期式インバー
タＣＩ3 ，ＣＩ4 で構成されるフリップ・フロップに、
クロック同期式インバータＣＩ3 の出力が“Ｈ”になる
ようにデータがラッチされているため、ビット線ＢＬに
は１Ｖが印加される。“２”書き込みの場合はビット線
は０Ｖ、“０”書き込みの場合は８Ｖとなる。この後、
選択された制御ゲートＣＧ4 が２０Ｖとされる。

【００３３】“１”又は“２”書き込みの場合は、ビッ
ト線ＢＬと制御ゲートＣＧ4 の電位差によって電子がメ
モリセルの電荷蓄積層に注入され、メモリセルのしきい
値は上昇する。“１”書き込みの場合は、“２”書き込
みに比較してメモリセルの電荷蓄積層に注入すべき電荷
量を少なくしなければならないため、ビット線ＢＬを１
Ｖにして制御ゲートＣＧ4 との電位差を１９Ｖに緩和し
ている。但し、この電位差の緩和はなくとも実施可能で
ある。“０”書き込み時は、ビット線電圧８Ｖによって
メモリセルのしきい値は実効的には変わらない。

【００３４】書き込み動作の終了時は、まず選択ゲート
ＳＧ1 、制御ゲートＣＧ1 〜ＣＧ8を０Ｖとし、”０”
書き込み時のビット線ＢＬの電圧８Ｖは遅れて０Ｖにリ
セットされる。この順序が反転すると一時的に“２”又
は“１”書き込み動作の状態ができて、“０”書き込み
時に間違ったデータを書いてしまうからである。

【００３５】書き込み動作後に、メモリセルの書き込み
状態を確認し書き込み不足のメモリセルにのみ追加書き
込みを行うため、ベリファイ読み出しが行われる。ベリ
ファイ読み出し中は、電圧ＶBLH はＶcc、ＶBLL は０
Ｖ、ＦＩＭは０Ｖである。

【００３６】ベリファイ読み出しは、２つの基本サイク
ルから実行される。この基本サイクルは読み出し第２サ
イクルに似ている。違うのは、選択された制御ゲートＣ
Ｇ4の電圧と、信号ＶＲＦＹ1 ，ＶＲＦＹ2 ，ＦＩＨが
出力されることである（ベリファイ読み出し第１サイク
ルではＶＲＦＹ1 のみ）。信号ＶＲＦＹ1 ，ＶＲＦＹ2
，ＦＩＨは、選択ゲートＳＧ1 ，ＳＧ2 、制御ゲート
ＣＧ1 〜ＣＧ8 が０Ｖにリセットされた後で信号ＳＥＮ
1 ，ＳＥＮ1B，ＬＡＴ1 ，ＬＡＴ1Bがそれぞれ“Ｌ”，
“Ｈ”，“Ｌ”，“Ｈ”になる前に出力される。言い替
えると、ビット線の電位がメモリセルのしきい値によっ
て決定した後で、クロック同期式インバータＣＩ1 ，Ｃ
Ｉ2 で構成されるフリップ・フロップがリセットされる
前である。選択された制御ゲートＣＧ4 の電圧は、読み
出し時の１．５Ｖ（第１サイクル）、０Ｖ（第２サイク
ル）に対応して、２Ｖ（第１サイクル）、０．５Ｖ（第
２サイクル）と、０．５Ｖのしきい値マージンを確保す
るために高くしてある。

【００３７】ここでは、クロック同期式インバータＣＩ
1 ，ＣＩ2 で構成されるフリップ・フロップにラッチさ
れているデータ（ｄａｔａ１）、クロック同期式インバ
ータＣＩ3 ，ＣＩ4 で構成されるフリップ・フロップに
ラッチされているデータ（ｄａｔａ２）と選択されたメ
モリセルのしきい値によって決まるビット線ＢＬの電圧
を説明する。ｄａｔａ１は「“０”書き込みか、“１”
又は“２”書き込みか」を制御し、“０”書き込みの場
合はＱｎ３は“ＯＮ”状態、“１”又は“２”書き込み
の場合はＱｎ６が“ＯＮ”状態である。ｄａｔａ２は
「“１”書き込みか、“２”書き込みか」を制御し、
“１”書き込みの場合はＱｎ10は“ＯＮ”状態、“２”
書き込みの場合はＱｎ11が“ＯＮ”状態である。

【００３８】“０”データ書き込み時（初期書き込みデ
ータが“０”）のベリファイ読み出し第１サイクルで
は、メモリセルのデータが“０”であるから、制御ゲー
トＣＧ4 が２Ｖになるとメモリセルによってビット線電
位は“Ｌ”となる。その後信号ＶＲＦＹ1 が“Ｈ”とな
ることでビット線ＢＬは“Ｈ”となる。

【００３９】“１”データ書き込み時（初期書き込みデ
ータが“１”）のベリファイ読み出し第１サイクルで
は、メモリセルのデータが“１”となるはずであるから
メモリセルのしきい値は１．５Ｖ以下で、制御ゲートＣ
Ｇ4 が２Ｖになるとメモリセルによってビット線電位は
“Ｌ”となる。その後信号ＶＲＦＹ1 が“Ｈ”となるこ
とで、既に“１”書き込み十分でｄａｔａ１が“０”書
き込みを示している場合ビット線ＢＬは“Ｈ”（図６の
(1) ）、さもなくばビット線ＢＬは“Ｌ”（図６の(2)
）となる。

【００４０】“２”データ書き込み時（初期書き込みデ
ータが“２”）のベリファイ読み出し第１サイクルで
は、選択メモリセルのデータが“２”となっていない
（“２”書き込み不十分）場合、制御ゲートＣＧ4 が２
Ｖになるとメモリセルによってビット線電位は“Ｌ”と
なる（図６の(5) ）。選択メモリセルが“２”書き込み
十分になっている場合、制御ゲートＣＧ4 が２Ｖになっ
てもビット線電位は“Ｈ”のままである（図６の(3)
(4)）。図６の(3) は既に“２”書き込み十分でｄａｔ
ａ１が“０”書き込みを示している場合である。この場
合、信号ＶＲＦＹ1 が“Ｈ”となることで、電圧ＶBHに
よってビット線ＢＬは再充電される。

【００４１】“０”データ書き込み時（初期書き込みデ
ータが“０”）のベリファイ読み出し第２サイクルで
は、メモリセルのデータが“０”であるから、制御ゲー
トＣＧ4 が０．５Ｖになるとメモリセルによってビット
線電位は“Ｌ”となる。その後、信号ＶＲＦＹ1 が
“Ｈ”となることでビット線ＢＬは“Ｈ”となる。

【００４２】“１”データ書き込み時（初期書き込みデ
ータが“１”）のベリファイ読み出し第２サイクルで
は、選択メモリセルのデータが“１”となっていない
（“１”書き込み不十分）場合、制御ゲートＣＧ4 が
０．５Ｖになるとメモリセルによってビット線電位は
“Ｌ”となる（図６の(8) ）。選択メモリセルが“１”
書き込み十分になっている場合、制御ゲートＣＧ4 が
０．５Ｖになってもビット線電位は“Ｈ”のままである
（図６の(6)(7)）。図６の(6) は既に“１”書き込み十
分でｄａｔａ１が“０”書き込みを示している場合であ
る。この場合信号ＶＲＦＹ1 が“Ｈ”となることで、電
圧ＶBHによってビット線ＢＬは再充電される。

【００４３】“２”データ書き込み時（初期書き込みデ
ータが“２”）のベリファイ読み出し第２サイクルで
は、メモリセルのデータが“２”となるはずであるから
メモリセルのしきい値が０．５Ｖ以上であれば“２”書
き込み十分でも不十分でも、制御ゲートＣＧ4 が０．５
Ｖになってもビット線電位は“Ｈ”のままである（図６
の(9)(10) ）。“２”書き込み不十分でメモリセルのし
きい値が０．５Ｖ以下の場合、ビット線は“Ｌ”になる
（図６の(11)）。

【００４４】その後、信号ＶＲＦＹ1 ，ＶＲＦＹ2 ，Ｆ
ＩＨが“Ｈ”となることで、既に“２”書き込み十分で
ｄａｔａ１が“０”書き込みを示している場合ビット線
ＢＬは“Ｈ”（図６の(9) ）、さもなくばビット線ＢＬ
は“Ｌ”（図６の(10)(11)）となる。

【００４５】このベリファイ読み出し動作によって、書
き込みデータとメモリセルの書き込み状態から再書き込
みデータが下記の（表１）のように設定される。

【００４６】

【表１】

【００４７】（表１）から分かるように、“１”書き込
み不足のメモリセルのみ再度“１”書き込みが行われ、
“２”書き込み不足のメモリセルにのみ再度“２”書き
込みが行われるようになっている。また、全てのメモリ
セルでデータ書き込みが十分になると、全てのカラムの
Ｑｎ１３が“ＯＦＦ”となり、信号ＰＥＮＤＢによって
データ書き込み終了情報が出力される。

【００４８】図７はデータの入出力動作タイミングを示
しており、（ａ）はデータ入力タイミング、（ｂ）はデ
ータ出力タイミングである。外部からのデータ入力３サ
イクルの後、入出力データ変換回路５によって、ビット
線制御回路２に入力するデータが発生され入力される。
外部からの３ビット分のデータ（Ｘ1 ，Ｘ2 ，Ｘ3 ）
は、２つのメモリセルのデータ（Ｙ1 ，Ｙ2 ）に変換さ
れ、実効的にはビット線制御回路２のクロック同期式イ
ンバータＣＩ1 ，ＣＩ2 で構成されるレジスタＲ1 とＣ
Ｉ3 ，ＣＩ4 で構成されるレジスタＲ2 に、データ入出
力線ＩＯＡ，ＩＯＢを介して変換データが設定される。
レジスタＲ1 ，Ｒ2 にラッチされている読み出しデータ
は、データ入出力線ＩＯＡ，ＩＯＢを介して入出力デー
タ変換回路５に転送され変換されて出力される。図３に
見られるカラム選択信号ＣＳＬ1iとＣＳＬ2iを同一信号
にして、そのかわりＩＯＡ，ＩＯＢを２系統に分けて同
一カラムの２つのレジスタを同時にアクセスすることも
容易に可能で、アクセス時間を短くするためには効果的
である。

【００４９】下記の（表２）はデータ入力時の、外部か
らの３ビット分のデータ（Ｘ1 ，Ｘ2 ，Ｘ3 ）、メモリ
セルの２つのデータ（Ｙ1 ，Ｙ2 ）とＹ1 ，Ｙ2 それぞ
れに対応するレジスタＲ1 ，Ｒ2 のデータの関係を示し
ている。

【００５０】

【表２】

【００５１】レジスタのデータはデータ転送時の入出力
線ＩＯＡの電圧レベルで表現してある。データ入出力線
ＩＯＢはＩＯＡの反転信号であるため省略してある。下
記の（表３）は、データ出力時のそれである。

【００５２】

【表３】

【００５３】この実施形態では同じデータに対して、入
力時のＩＯＡのレベルと出力時のＩＯＡのレベルが反転
するようになっている。

【００５４】メモリセルの２つデータ（Ｙ1 ，Ｙ2 ）の
９つの組み合わせのうち１つは余るため、これを例えば
ポインタ情報などファイル管理情報に利用することは可
能である。ここではポインタ情報をセルデータ（Ｙ1 ，
Ｙ2 ）＝（２，２）に対応させている。

【００５５】図８は、ＥＥＰＲＯＭをコントロールする
マイクロプロセッサなどから見たときの、データ書き込
みの単位であるページの概念を示している。ここでは１
ページをＮバイトとしていて、マイクロプロセッサなど
から見たときのアドレス（論理アドレス）を表示してい
る。例えば、領域１（論理アドレス０〜ｎ）だけしか書
き込みデータが入力されないとき、ｎ＝３ｍ＋２（ｍ＝
０，１，２，…）であれば常に（Ｘ1 ，Ｘ2 ，Ｘ3 ）が
揃うので問題ない。ｎ＝３ｍの場合はＸ1 しか入力され
ないので、ＥＥＰＲＯＭ内部でＸ2 ＝０，Ｘ3 ＝０を発
生して（Ｘ1 ，Ｘ2 ，Ｘ3 ）を入出力データ変換回路５
に入力する。ｎ＝３ｍ＋１の場合はＸ3＝０を内部で発
生する。このｎがＮと等しいときも同様である。

【００５６】領域１にデータ書き込みを行った（領域２
の書き込みデータは全て“０”）後、追加的に領域２に
データ書き込みを行う場合、領域１の部分を読み出して
そのデータに領域２の部分の書き込みデータを追加して
入力すればよい。或いは、領域１の部分を読み出して、
領域２の先頭アドレスｎ＋１＝３ｍの場合は領域１のデ
ータを全て“０”、ｎ＋１＝３ｍ＋２の場合アドレスｎ
−１、ｎのデータをＸ1 ，Ｘ2 としてアドレスｎ＋１の
データＸ3 に追加し領域１のアドレスｎ−２までのデー
タを全て“０”、ｎ＋１＝３ｍ＋１の場合アドレスｎの
データをＸ1 としてアドレスｎ＋１、ｎ＋２のデータＸ
2 ，Ｘ3 に追加し領域１のアドレスｎ−１までのデータ
を全て“０”、としてもよい。これらの動作は、ＥＥＰ
ＲＯＭ内部で自動的に行うことも容易である。この追加
データ書き込みが可能となるよう、（表２）及び（表
３）に示してあるように（Ｘ1 ，Ｘ2 ，Ｘ3 ）と（Ｙ1
，Ｙ2 ）の関係は組まれている。（表２）及び（表
３）に示してある（Ｘ1 ，Ｘ2 ，Ｘ3 ）と（Ｙ1 ，Ｙ2
）の関係は１つの例であってこれに限るものではな
い。また、領域は３以上でも同様に追加データ書き込み
は行える。

【００５７】図９（ａ）は、データ書き込みアルゴリズ
ムを示している。データロード後、書き込み、ベリファ
イ読み出しと書き込み終了検出動作が繰り返し行われ
る。点線の中はＥＥＰＲＯＭ内で自動的に行われる。

【００５８】図９（ｂ）は、追加データ書き込みアルゴ
リズムを示している。読み出しとデータロード後、ベリ
ファイ読み出し、書き込み終了検出と書き込み動作が繰
り返し行われる。点線の中はＥＥＰＲＯＭ内で自動的に
行われる。データロード後にベリファイ読み出しが行わ
れるのは、既に“１”或いは“２”が書き込まれている
ところに書き込みが行われないようにするためである。
そうないと過剰書き込みされる場合が生じる。

【００５９】図１０は、このように構成されたＥＥＰＲ
ＯＭでの、メモリセルのしきい値の書き込み特性を示し
ている。“１”データが書き込まれるメモリセルと
“２”データが書き込まれるメモリセルは同時に書き込
みが行われ、それぞれ独立に書き込み時間が制御され
る。

【００６０】下記の（表４）に、消去、書き込み、読み
出し、ベリファイ読み出し時のメモリセルアレイ各部の
電位を示す。

【００６１】

【表４】

【００６２】（第２の実施形態）図１１は、本発明の第
２の実施形態におけるＮＯＲセル型ＥＥＰＲＯＭの、メ
モリセルアレイ１とビット線制御回路２の具体的な構成
を示している。メモリセルＭ10のみで、ＮＯＲ型セルを
構成する。ＮＯＲ型セルの一端はビット線ＢＬに接続さ
れ、他端は共通接地線と接続される。１本の制御ゲート
ＷＬを共有するメモリセルＭはページを構成する。メモ
リセルＭはそのしきい値Ｖｔでデータを記憶し、Ｖｔが
Ｖcc以上である場合“０”データ、ＶｔがＶcc以下２．
５Ｖ以上の場合“１”データ、Ｖｔが２．５Ｖ以下０Ｖ
以上の場合“２”データとして記憶する。１つのメモリ
セルで３つの状態を持たせ、２つのメモリセルで９通り
の組み合わせができる。この内、８通りの組み合わせを
用いて、２つのメモリセルで３ビット分のデータを記憶
する。この実施形態では、制御ゲートを共有する隣合う
２つのメモリセルの組で３ビット分のデータを記憶す
る。

【００６３】クロック同期式インバータＣＩ5 ，ＣＩ6
とＣＩ7 ，ＣＩ8 でそれぞれフリップ・フロップを構成
し、書き込み／読み出しデータをラッチする。また、セ
ンス・アンプとしても動作する。クロック同期式インバ
ータＣＩ5 ，ＣＩ6 で構成されるフリップ・フロップ
は、「“０”書き込みをするか、“１”又は“２”書き
込みをするか」、を書き込みデータ情報としてラッチ
し、メモリセルが「“０”の情報を保持しているか、
“１”又は“２”の情報を保持しているか」、を読み出
しデータ情報としてラッチする。クロック同期式インバ
ータＣＩ7 ，ＣＩ8 で構成されるフリップ・フロップ
は、「“１”書き込みをするか、“２”書き込みをする
か」、を書き込みデータ情報としてラッチし、メモリセ
ルが「“２”の情報を保持しているか、“０”又は
“１”の情報を保持しているか」、を読み出しデータ情
報としてラッチする。

【００６４】ｎチャネルＭＯＳトランジスタの内、Ｑｎ
18は、プリチャージ信号ＰＲＥが“Ｈ”となると電圧Ｖ
PRをビット線に転送する。Ｑｎ19は、ビット線接続信号
ＢＬＣが“Ｈ”となってビット線と主要なビット線制御
回路を接続する。Ｑｎ20〜Ｑｎ23，Ｑｎ25〜Ｑｎ28は、
上述のフリップ・フロップにラッチされているデータに
応じて、電圧ＶBLH ，ＶBLM ，０Ｖを選択的にビット線
に転送する。Ｑｎ24，Ｑ29はそれぞれ信号ＳＡＣ2 ，Ｓ
ＡＣ1 が“Ｈ”となることでフリップ・フロップとビッ
ト線を接続する。Ｑｎ30は、フリップ・フロップにラッ
チされている１ページ分のデータが全て同じか否かを検
出するために設けられる。Ｑｎ31，Ｑｎ32とＱｎ33，Ｑ
ｎ34はそれぞれカラム選択信号ＣＳＬ1 ，ＣＳＬ2 が
“Ｈ”となって、対応するフリップ・フロップとデータ
入出力線ＩＯＡ，ＩＯＢを選択的に接続する。

【００６５】次に、このように構成されたＥＥＰＲＯＭ
の動作を図１２〜１４に従って説明する。図１２は読み
出し動作のタイミング、図１３は書き込み動作のタイミ
ング、図１４はベリファイ読み出し動作のタイミングを
示している。

【００６６】読み出し動作は、２つの基本サイクルで実
行される。読み出し第１サイクルは、まず電圧ＶPRが電
源電圧Ｖccとなってビット線はプリチャージされ、プリ
チャージ信号ＰＲＥが“Ｌ”となってビット線はフロー
ティングにされる。続いて、制御ゲートＷＬは２．５Ｖ
にされる。選択されたメモリセルのＶｔが２．５Ｖ以下
の場合のみ、つまりデータ“２”が書き込まれている場
合のみ、そのビット線は“Ｌ”レベルになる。

【００６７】この後、センス活性化信号ＳＥＮ2 ，ＳＥ
Ｎ2Bがそれぞれ“Ｌ”，“Ｈ”、ラッチ活性化信号ＬＡ
Ｔ2 ，ＬＡＴ2Bがそれぞれ“Ｌ”，“Ｈ”となって、ク
ロック同期式インバータＣＩ7 ，ＣＩ8 で構成されるフ
リップ・フロップはリセットされる。信号ＳＡＣ2 が
“Ｈ”となってクロック同期式インバータＣＩ7 ，ＣＩ
8 で構成されるフリップ・フロップとビット線は接続さ
れ、まずセンス活性化信号ＳＥＮ2 ，ＳＥＮ2Bがそれぞ
れ“Ｈ”，“Ｌ”となってビット線電位がセンスされた
後、ラッチ活性化信号ＬＡＴ2 ，ＬＡＴ2Bがそれぞれ
“Ｈ”，“Ｌ”となり、クロック同期式インバータＣＩ
7 ，ＣＩ8 で構成されるフリップ・フロップに、
「“２”データか、“１”又は“０”データか」の情報
がラッチされる。

【００６８】読み出し第２サイクルは読み出し第１サイ
クルと、選択制御ゲートＷＬの電圧が２．５ＶでなくＶ
ccであること、信号ＳＥＮ2 ，ＳＥＮ2B，ＬＡＴ2 ，Ｌ
ＡＴ2B，ＳＡＣ2 の代わりに信号ＳＥＮ1 ，ＳＥＮ1B，
ＬＡＴ1 ，ＬＡＴ1B，ＳＡＣ1 が出力されることが違
う。よって、読み出し第２サイクルでは、クロック同期
式インバータＣＩ5 ，ＣＩ6 で構成されるフリップ・フ
ロップに、「“０”データか、“１”又は“２”データ
か」の情報がラッチされる。

【００６９】以上説明した２つの読み出しサイクルによ
って、メモリセルに書き込まれたデータが読み出され
る。

【００７０】データ書き込みに先だってメモリセルのデ
ータは消去され、メモリセルのしきい値ＶｔはＶcc以上
となっている。消去は、制御ゲートＷＬを２０Ｖとしビ
ット線を０Ｖにして行われる。

【００７１】書き込み動作では、まずプリチャージ信号
ＰＲＥが“Ｌ”となってビット線がフローティングにさ
れる。信号ＶＲＦＹ1 ，ＶＲＦＹ2 ，ＦＩＭ，ＦＩＬが
Ｖccとなる。“２”書き込みの場合は、クロック同期式
インバータＣＩ5 ，ＣＩ6 で構成されるフリップ・フロ
ップに、クロック同期式インバータＣＩ5 の出力が
“Ｈ”になるようにデータがラッチされているため、ビ
ット線は０Ｖである。“１”又は“２”書き込みの場合
は、ビット線はＶccに充電される。

【００７２】続いて、信号ＢＬＣ，ＶＲＦＹ2 ，ＦＩ
Ｍ，ＦＩＬと電圧ＶSAが１０Ｖ、電圧ＶBLH が８Ｖ、電
圧ＶBLM が７Ｖとなる。“１”書き込みの場合は、クロ
ック同期式インバータＣＩ7 ，ＣＩ8 で構成されるフリ
ップ・フロップに、クロック同期式インバータＣＩ7 の
出力が“Ｈ”になるようにデータがラッチされているた
め、ビット線ＢＬには７Ｖが印加される。“２”書き込
みの場合はビット線は８Ｖ、“０”書き込みの場合は０
Ｖとなる。この後、選択された制御ゲートＷＬが−１２
Ｖとされる。

【００７３】“１”又は“２”書き込みの場合は、ビッ
ト線ＢＬと制御ゲートＷＬの電位差によって電子がメモ
リセルの電荷蓄積層から放出され、メモリセルのしきい
値は下降する。“１”書き込みの場合は、“２”書き込
みに比較してメモリセルの電荷蓄積層から放出すべき電
荷量を少なくしなければならないため、ビット線ＢＬを
７Ｖにして制御ゲートＷＬとの電位差を１９Ｖに緩和し
ている。“０”書き込み時は、ビット線電圧０Ｖによっ
てメモリセルのしきい値は実効的には変わらない。

【００７４】書き込み動作後に、メモリセルの書き込み
状態を確認し書き込み不足のメモリセルにのみ追加書き
込みを行うため、ベリファイ読み出しが行われる。ベリ
ファイ読み出し中は、電圧ＶBLH はＶcc、ＦＩＭは０Ｖ
である。

【００７５】ベリファイ読み出しは、２つの基本サイク
ルから実行される。この基本サイクルは読み出し第１サ
イクルに似ている。違うのは、選択された制御ゲートＷ
Ｌの電圧と、信号ＶＲＦＹ1 ，ＶＲＦＹ2 ，ＦＩＨが出
力されることである（ベリファイ読み出し第１サイクル
ではＶＲＦＹ1 のみ）。信号ＶＲＦＹ1 ，ＶＲＦＹ2，
ＦＩＨは、制御ゲートＷＬが０Ｖにリセットされた後で
信号ＳＥＮ1 ，ＳＥＮ1B，ＬＡＴ1 ，ＬＡＴ1Bがそれぞ
れ“Ｌ”，“Ｈ”，“Ｌ”，“Ｈ”になる前に出力され
る。言い替えると、ビット線の電位がメモリセルのしき
い値によって決定した後で、クロック同期式インバータ
ＣＩ5 ，ＣＩ6 で構成されるフリップ・フロップがリセ
ットされる前である。選択された制御ゲートＷＬの電圧
は、読み出し時の２．５Ｖ（第１サイクル）、Ｖcc（第
２サイクル）に対応して、２Ｖ（第１サイクル）、４Ｖ
（第２サイクル）と、しきい値マージンを確保するため
に低くしてある。

【００７６】ここでは、クロック同期式インバータＣＩ
5 ，ＣＩ6 で構成されるフリップ・フロップにラッチさ
れているデータ（ｄａｔａ１）、クロック同期式インバ
ータＣＩ7 ，ＣＩ8 で構成されるフリップ・フロップに
ラッチされているデータ（ｄａｔａ２）と選択されたメ
モリセルのしきい値によって決まるビット線ＢＬの電圧
を説明する。ｄａｔａ１は「“０”書き込みか、“１”
又は“２”書き込みか」を制御し、“０”書き込みの場
合はＱｎ20は“ＯＮ”状態、“１”又は“２”書き込み
の場合はＱｎ23が“ＯＮ”状態である。ｄａｔａ２は
「“１”書き込みか、“２”書き込みか」を制御し、
“１”書き込みの場合はＱｎ26は“ＯＮ”状態、“２”
書き込みの場合はＱｎ27が“ＯＮ”状態である。

【００７７】“０”データ書き込み時（初期書き込みデ
ータが“０”）のベリファイ読み出し第１サイクルで
は、メモリセルのデータが“０”であるから、制御ゲー
トＷＬが２Ｖになってもビット線電位は“Ｈ”のままで
ある。その後信号ＶＲＦＹ1 が“Ｈ”となることでビッ
ト線ＢＬは“Ｌ”となる。

【００７８】“１”データ書き込み時（初期書き込みデ
ータが“１”）のベリファイ読み出し第１サイクルで
は、メモリセルのデータが“１”となるはずであるから
メモリセルのしきい値は２．５Ｖ以上で、制御ゲートＷ
Ｌが２Ｖになってもビット線電位は“Ｈ”のままであ
る。その後信号ＶＲＦＹ1 が“Ｈ”となることで、既に
“１”書き込み十分でｄａｔａ１が“０”書き込みを示
している場合ビット線ＢＬは“Ｌ”（図１４の(2) ）、
さもなくばビット線ＢＬは“Ｈ”（図１４の(1) ）とな
る。

【００７９】“２”データ書き込み時（初期書き込みデ
ータが“２”）のベリファイ読み出し第１サイクルで
は、選択メモリセルのデータが“２”となっていない
（“２”書き込み不十分）場合、制御ゲートＷＬが２Ｖ
になってもビット線電位は“Ｈ”である（図１４の(3)
）。選択メモリセルが“２”書き込み十分になってい
る場合、制御ゲートＷＬが２Ｖになるとビット線電位は
メモリセルによって“Ｌ”となる（図１４の(4)(5)）。
図１４の(5) は既に“２”書き込み十分でｄａｔａ１が
“０”書き込みを示している場合である。この場合、信
号ＶＲＦＹ1 が“Ｈ”となることで、ビット線ＢＬは接
地される。

【００８０】“０”データ書き込み時（初期書き込みデ
ータが“０”）のベリファイ読み出し第２サイクルで
は、メモリセルのデータが“０”であるから、制御ゲー
トＣＧ4 が４Ｖになってもビット線電位は“Ｈ”であ
る。その後、信号ＶＲＦＹ1 が“Ｈ”となることでビッ
ト線ＢＬは“Ｌ”となる。

【００８１】“１”データ書き込み時（初期書き込みデ
ータが“１”）のベリファイ読み出し第２サイクルで
は、選択メモリセルのデータが“１”となっていない
（“１”書き込み不十分）場合、制御ゲートＷＬが４Ｖ
になってもビット線電位は“Ｈ”である（図１４の(6)
）。選択メモリセルが“１”書き込み十分になってい
る場合、制御ゲートＷＬが４Ｖになるとメモリセルによ
りビット線電位は“Ｌ”となる（図１４の(7)(8)）。図
１４の(8) は既に“１”書き込み十分でｄａｔａ１が
“０”書き込みを示している場合である。この場合、信
号ＶＲＦＹ1 が“Ｈ”となることで、ビット線ＢＬは接
地される。

【００８２】“２”データ書き込み時（初期書き込みデ
ータが“２”）のベリファイ読み出し第２サイクルで
は、メモリセルのデータが“２”となるはずであるから
メモリセルのしきい値が４Ｖ以下であれば“２”書き込
み十分でも不十分でも、制御ゲートＷＬが４Ｖになると
ビット線電位は“Ｌ”となる（図１４の(10)(11)）。
“２”書き込み不十分でメモリセルのしきい値が４Ｖ以
上の場合、ビット線は“Ｈ”になる（図１４の(9) ）。

【００８３】その後、信号ＶＲＦＹ1 ，ＶＲＦＹ2 ，Ｆ
ＩＨが“Ｈ”となることで、既に“２”書き込み十分で
ｄａｔａ１が“０”書き込みを示している場合ビット線
ＢＬは“Ｌ”（図１４の(11)）、さもなくばビット線Ｂ
Ｌは“Ｈ”（図１４の(9)(10) ）となる。

【００８４】このベリファイ読み出し動作によって、書
き込みデータとメモリセルの書き込み状態から再書き込
みデータが、第１の実施形態と同様に表１のように設定
される。また、全てのメモリセルでデータ書き込みが十
分になると、全てのカラムのＱｎ30が“ＯＦＦ”とな
り、信号ＰＥＮＤＢによってデータ書き込み終了情報が
出力される。

【００８５】データの入出力動作タイミング、データ書
き込みアルゴリズム、追加データ書き込みアルゴリズム
などは、図７〜９、（表２〜３）に見られるように第１
の実施形態と同様である。

【００８６】図１５は、このように構成されたＥＥＰＲ
ＯＭでの、メモリセルのしきい値の書き込み特性を示し
ている。“１”データが書き込まれるメモリセルと
“２”データが書き込まれるメモリセルは同時に書き込
みが行われ、それぞれ独立に書き込み時間が制御され
る。

【００８７】下記の（表５）は、消去、書き込み、読み
出し、ベリファイ読み出し時のメモリセルアレイ各部の
電位を示している。

【００８８】

【表５】

【００８９】図３，１１に示した回路は、例えばそれぞ
れ図１６，１７のように変形できる。図１６は、図２に
見られるＱｎ3 ，Ｑｎ4 をｐチャネルのＭＯＳトランジ
スタＱｐ1 ，Ｑｐ2 に置き換えてある。図１７は、図１
１に見られるＱｎ22，Ｑｎ23，Ｑｎ25〜Ｑｎ28をｐチャ
ネルのＭＯＳトランジスタＱｐ3 〜Ｑｐ8 に置き換えて
ある。このようにすることで、ｎチャネルＭＯＳトラン
ジスタのしきい値による転送できる電圧の降下を防ぐこ
とができ、この例では、電圧ＶSAを書き込み時に８Ｖま
で上げればよく回路を構成するトランジスタの耐圧を下
げることができる。図１６のＶＲＦＹ1Bは図２，３のＶ
ＲＦＹ1 の反転信号、図１７のＶＲＦＹ2B，ＦＩＬＢ，
ＦＩＭＢは図１１のＶＲＦＹ2 ，ＦＩＬ，ＦＩＭのそれ
ぞれ反転信号である。

【００９０】図８で、追加データ書き込みについて説明
したが、例えば図１８のように追加データ書き込みを容
易にするため、１ページを分割しておくことも１つの有
効な方法である。この例では論理アドレス３２番地毎に
メモリセル２２個で１つの領域を構成する。これによっ
て領域単位での追加データ書き込みは容易となる。つま
り領域２に追加データ書き込みをする場合、領域２以外
の領域の書き込みデータを全て“０”として、図９
（ａ）に見られるデータ書き込みアルゴリズムに従って
行えばよい。１つの領域のサイズは図１８に示している
以外の大きさでもかまわない。

【００９１】

【発明の効果】以上説明したように本発明によれば、回
路面積の増大を抑制しながら、しかも１つのメモリセル
に３つの書き込み状態を設定し、なおかつそれぞれのメ
モリセルのそれぞれの書き込み状態にするまでの書き込
み時間を、書き込みベリファイ制御を行うことによって
独立に最適化し、最終的に書き込まれたメモリセルのし
きい値分布を高速に小さい範囲に収めることを可能とし
たＥＥＰＲＯＭを得ることができる。また、１つのメモ
リセルに４つ以上の書き込み状態を設定する場合も、本
発明の主旨に従えば可能である。

【図面の簡単な説明】

【図１】第１及び第２の実施形態に係わるＥＥＰＲＯＭ
の概略構成を示すブロック図。

【図２】第１の実施形態におけるメモリセルアレイの具
体的構成を示す図。

【図３】第１の実施形態におけるビット線制御回路の具
体的構成を示す図。

【図４】第１の実施形態における読み出し動作を示すタ
イミング図。

【図５】第１の実施形態における書き込み動作を示すタ
イミング図。

【図６】第１の実施形態におけるベリファイ読み出し動
作を示すタイミング図。

【図７】第１及び第２の実施形態におけるデータの入出
力動作を示すタイミング図。

【図８】第１及び第２の実施形態における書き込み／読
み出し単位のページの概念を示す図。

【図９】第１，第２の実施形態におけるデータ書き込み
及び追加データ書き込みアルゴリズムを示す図。

【図１０】第１の実施形態におけるメモリセルの書き込
み特性を示す図。

【図１１】第２の実施形態におけるメモリセルアレイと
ビット線制御回路の構成を示す図。

【図１２】第２の実施形態における読み出し動作を示す
タイミング図。

【図１３】第２の実施形態における書き込み動作を示す
タイミング図。

【図１４】第２の実施形態におけるベリファイ読み出し
動作を示すタイミング図。

【図１５】第２の実施形態におけるメモリセルの書き込
み特性を示す図。

【図１６】第１の実施形態におけるビット線制御回路の
変形例を示す図。

【図１７】第２の実施形態におけるビット線制御回路の
変形例を示す図。

【図１８】第１及び第２の実施形態における追加データ
書き込みの単位を示す図。

【図１９】図３に示すインバータ部分の具体的構成例を
示す図。

【符号の説明】

１…メモリセルアレイ ２…ビット線制御回路 ３…カラム・デコーダ ４…データ書き込み終了検知回路 ５…入出力データ変換回路 ６…データ入出力バッファ ７…ワード線駆動回路 ８…ロウ・デコーダ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 17/00 ６３３Ｃ ６３４Ｆ ６３４Ｃ

Claims (3)

【特許請求の範囲】
1. 【請求項１】制御ゲートと電荷蓄積層を有し電気的書き
   替えを可能とし３つ以上のしきい値レベルを持つことが
   可能な複数のメモリセルが直列に接続され、一端はビッ
   ト線に接続され、それぞれのメモリセルの制御ゲートは
   それぞれのワード線に接続された、ＮＡＮＤ型メモリセ
   ルユニットと、 書き込み動作時に選択されたワード線に書き込み電圧を
   印加し、選択されたメモリセルのしきい値レベルが所望
   のレベルに達したか否かを検出するため選択されたワー
   ド線に書き込みベリファイ電圧を印加し、選択されたメ
   モリセルのしきい値レベルが所望のレベルに達したか否
   かを検出するため選択されていないワード線に前記書き
   込みベリファイ電圧より高い電圧を印加する、ワード線
   駆動回路と、 所望のしきい値レベルに達していると検出された場合、
   書き込み動作時に第１のビット線電圧をビット線に印加
   して選択されたメモリセルのしきい値の変動を抑制し、
   所望のしきい値レベルに達していないと検出された場
   合、書き込み動作時に第２のビット線電圧をビット線に
   印加して選択されたメモリセルのしきい値が所望のしき
   い値レベルに達するようにする、ビット線制御回路と、 を備えたことを特徴とする不揮発性半導体記憶装置。
2. 【請求項２】制御ゲートと電荷蓄積層を有し電気的書き
   替えを可能とし３つ以上のしきい値レベルを持つことが
   可能な複数のメモリセルが直列に接続され、一端はビッ
   ト線に接続され、それぞれのメモリセルの制御ゲートは
   それぞれのワード線に接続された、ＮＡＮＤ型メモリセ
   ルユニットと、 書き込み動作時に選択されたワード線に書き込み電圧を
   印加し、書き込み動作後の選択されたメモリセルのしき
   い値レベルを検出するため、書き込みベリファイ時に選
   択されたワード線に第１と第２の少なくとも２つの電圧
   の異なるベリファイ電圧を印加し、書き込みベリファイ
   時に選択されていないワード線に前記ベリファイ電圧よ
   り高い電圧を印加する、ワード線駆動回路と、 所望のしきい値レベルに達していると検出された場合、
   書き込み動作時に第１のビット線電圧をビット線に印加
   して選択されたメモリセルのしきい値の変動を抑制し、
   所望のしきい値レベルに達していないと検出された場
   合、書き込み動作時に第２のビット線電圧をビット線に
   印加して選択されたメモリセルのしきい値が所望のしき
   い値レベルに達するようにする、ビット線制御回路と、 を備え、 書き込み動作と書き込みベリファイ動作を繰り返しなが
   らデータ書き込みを行うことを特徴とする不揮発性半導
   体記憶装置。
3. 【請求項３】前記書き込みベリファイ電圧が印加された
   メモリセルが導通状態か非道通状態かを前記ビット線を
   介してセンスする、センスアンプを備えたことを特徴と
   する請求項１又は２記載の不揮発性半導体記憶装置。