JP3181454B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
揮発性半導体記憶装置(EEPROM)に係わり、特に
1つのメモリセルに1ビットより多い情報を記憶させる
多値記憶を行うEEPROMに関する。
可能なNANDセル型EEPROMが知られている。こ
れは、複数のメモリセルをそれらのソース,ドレインを
隣接するもの同士で共用する形で直列接続し、これを1
単位としてビット線に接続するものである。メモリセル
は通常、浮遊ゲート(電荷蓄積層)と制御ゲートが積層
されたFETMOS構造を有する。メモリセルアレイ
は、p型基板又はn型基板に形成されたp型ウェル内に
集積形成される。NANDセルのドレイン側は選択ゲー
トを介してビット線に接続され、ソース側はやはり選択
ゲートを介して共通ソース線に接続される。メモリセル
の制御ゲートは、行方向に連続的に配設されてワード線
となる。
は、次の通りである。データ書き込みは、ビット線から
最も離れた位置のメモリセルから順に行う。選択された
メモリセルの制御ゲートには高電圧Vpp(=20V程
度)を印加し、それよりビット線側にあるメモリセルの
制御ゲート及び選択ゲートには中間電圧Vppm(=1
0V程度)を印加し、ビット線にはデータに応じて0V
又は中間電圧Vm(=8V程度)を与える。
は選択メモリセルのドレインまで転送されて、電荷畜積
層に電子注入が生じる。これにより、選択されたメモリ
セルのしきい値は正方向にシフトする。この状態を例え
ば“1”とする。ビット線にVmが与えられた時は電子
注入が実効的に起こらず、従ってしきい値は変化せず、
負に止まる。この状態は消去状態で“0”とする。デー
タ書き込みは制御ゲートを共有するメモリセルに対して
同時に行われる。
モリセルに対して同時に行われる。即ち、全ての制御ゲ
ートを0Vとし、p型ウェルを20Vとする。このと
き、選択ゲート,ビット線及びソース線も20Vにされ
る。これにより、全てのメモリセルで電荷蓄積層の電子
がp型ウェルに放出され、しきい値は負方向にシフトす
る。
の制御ゲートを0Vとし、それ以外のメモリセルの制御
ゲート及び選択ゲートを電源電位Vcc(例えば5V)
として、選択メモリセルで電流が流れるか否かを検出す
ることにより行われる。
後のしきい値は0VからVccの間に制御しなければな
らない。このため、書き込みベリファイが行われ、
“1”書き込み不足のメモリセルのみを検出し、“1”
書き込み不足のメモリセルに対してのみ再書き込みが行
われるよう再書き込みデータを設定する(ビット毎ベリ
ファイ)。“1”書き込み不足のメモリセルは、選択さ
れた制御ゲートを例えば0.5V(ベリファイ電圧)に
して読み出すこと(ベリファイ読み出し)で検出され
る。つまり、メモリセルのしきい値が0Vに対してマー
ジンを持って、0.5V以上になっていないと、選択メ
モリセルで電流が流れ、“1”書き込み不足と検出され
る。
当然電流が流れるため、このメモリセルが“1”書き込
み不足と誤認されないよう、メモリセルを流れる電流を
補償するベリファイ回路と呼ばれる回路が設けられる。
このベリファイ回路によって高速に書き込みベリファイ
は実行される。
返しながらデータ書き込みをすることで個々のメモリセ
ルに対して、書き込み時間が最適化され“1”書き込み
後のしきい値は0VからVccの間に制御される。
ば書き込み後の状態を“0”,“1”,“2”の3つに
することを考える。“0”書き込み状態はしきい値が
負、“1”書き込み状態はしきい値が例えば0Vから
(1/2)Vcc、“2”書き込み状態はしきい値が (1/2)
VccからVccまでとする。従来のベリファイ読み出
しでは、制御ゲートにベリファイ電圧を印加しメモリセ
ルで電流が流れるか否かで、メモリセルのしきい値がベ
リファイ電圧以上か否かを判断するため、“1”,
“2”書き込み状態に達しているか否かを判断するため
にそれぞれベリファイ電圧を0Vと (1/2)Vccにし
て、2回チェックする必要があり、ベリファイ読み出し
に時間がかかるという問題があった。
ANDセル型EEPROMにおいては、メモリセルに多
値情報を記憶させ、従来のベリファイ回路でビット毎ベ
リファイを行おうとすると、ベリファイ読み出しに時間
がかかるという問題があった。
もので、その目的とするところは、ベリファイ読み出し
電圧を変えることなく多値情報を読み出すことができ、
ベリファイ読み出し時間の短縮をはかり得るEEPRO
Mを提供することにある。
値)記憶NANDセル型EEPROMは、読み出し動作
時のビット線電位がメモリセルのしきい値を示すように
制御される。これは例えば、共通ソース線を6V、選択
された制御ゲートに2Vを与え、ビット線に共通ソース
線の電位を転送させる。ビット線電位がメモリセルのし
きい値に達した時、メモリセルを流れる電流は止まり、
そのビット線電位は制御ゲート電圧2Vからメモリセル
のしきい値を引いた値となる。ビット線電位が3Vであ
れば、メモリセルのしきい値は−1Vである。非選択の
制御ゲートと選択ゲートは、ビット線電位が非選択メモ
リセル或いは選択トランジスタのしきい値で決定しない
よう、例えば6Vとする。
セルのしきい値の低い順に“0”,“1”,…,
“i”,…“n−1”とすると、ベリファイ読み出しで
は書き込みが十分か否かを全てのデータ“i”について
同時にベリファイするために、書き込みデータに応じて
ビット線電位をセンスする時の基準電位が設定される。
また、データ“0”書き込みの場合のように、すでに書
き込み十分と検出されていればメモリセルの電流は補償
され、書き込み不十分であると検出されていればメモリ
セルの電流は補償されないようベリファイ回路が設けら
れる。
記憶する第1のレジスタと、書き込む多値レベルが
“1”,…,“n−1”のうちのいずれかを記憶する第
2のレジスタを備え、第1のレジスタは書き込み十分か
否かを検出するセンスアンプの機能も兼ね備える。さら
に、所望の書き込み状態に達していないメモリセルがあ
れば、そのメモリセルのみに再書き込みが行われるよ
う、所望の書き込み状態に応じて書き込み時のビット線
電圧を出力するビット線書き込み電圧出力回路を備えた
ことを特徴としている。
制御ゲートを積層して構成され、しきい値で3以上の複
数のデータを多値記憶する電気的書き替えを可能とした
メモリセルがマトリクス状に配置されたメモリセルアレ
イと、メモリセルに接続されるビット線を該メモリセル
を介して充電し、かつメモリセルの多値データを多値レ
ベルの電位としてビット線に出力するしきい値検出手段
と、しきい値検出手段よって充電された多値レベルのビ
ット線電位をセンスするセンスアンプとを備えた不揮発
性半導体装置を基本構成とし、次の実施態様を特徴とす
る。 (1) メモリセルは複数個づつ直列接続されNANDセル
構造を形成し、NANDセルの一端は第1の選択ゲート
を介してビット線に接続され、NANDセルの他端は第
2の選択ゲートを介してソース線に接続され、しきい値
検出手段は、ソース線電圧をNANDセルを介してビッ
ト線に転送させビット線を充電し、非選択の制御ゲート
電圧及び第1,2の選択ゲート電圧は、選択されたメモ
リセルのしきい値でビット線電圧が決定するように、非
選択メモリセル及び第1,2の選択トランジスタの電圧
転送能力を十分高めるように制御されること。 (2) センスアンプとして機能し、センスした情報をメモ
リセルの書き込み動作状態を制御するデータとして記憶
する機能を兼ね備えた複数のデータ回路と、メモリセル
アレイ中の複数のメモリセルにそれぞれ対応するデータ
回路の内容に応じて書き込み動作を行うための書き込み
手段と、複数のメモリセルの書き込み動作後の状態が所
望のデータの記憶状態になっているか否かを確認するた
めしきい値検出手段を用いた書き込みベリファイ手段
と、データ回路の内容とメモリセルの書き込み動作後の
状態から書き込み不十分のメモリセルに対してのみ再書
き込みを行うように、データ回路の内容を一括更新する
データ回路内容一括更新手段とを備え、データ回路内容
一括更新手段は、ビット線電位が再書き込みデータとし
てセンス/記憶されるよう、メモリセルの書き込み動作
後の状態が出力されるビット線の電位をデータ回路の内
容に応じて修正し、ビット線電位が修正されるまではデ
ータ回路のデータ記憶状態を保持し、修正されたビット
線電位を保持したままデータ回路をセンスアンプとして
動作させ、データ回路の内容の一括更新を行い、データ
回路の内容に基づく書き込み動作とデータ回路内容一括
更新を、メモリセルが所定の書き込み状態になるまで繰
り返しながら行うことにより電気的にデータ書き込みを
行うこと。 (3) データ回路は、書き込み動作時にデータ回路に記憶
されているデータに応じてメモリセルの書き込み動作状
態を制御し、メモリセルの状態を所定の書き込み状態に
なるよう変化させるか、又はメモリセルの状態を書き込
み動作前の状態に保持するか否かを制御し、データ回路
内容一括更新手段は、メモリセルを所定の書き込み状態
になるよう変化させるよう制御するデータが記憶されて
いるデータ回路に対応するメモリセルが所定の書き込み
状態に達している場合は、データ回路のデータをメモリ
セルの状態を書き込み動作前の状態に保持するよう制御
するデータに変更し、メモリセルを所定の書き込み状態
になるよう変化させるよう制御するデータが記憶されて
いるデータ回路に対応するメモリセルが所定の書き込み
状態に達していない場合は、メモリセルの状態を所定の
書き込み状態になるよう変化させるよう制御するデータ
をデータ回路に設定し、データ回路にメモリセルの状態
を書き込み動作前の状態に保持するよう制御するデータ
が記憶されている場合は、メモリセルの状態を書き込み
動作前の状態に保持するよう制御するデータをデータ回
路に設定すること。 (4) しきい値検出手段によってメモリセルの書き込み後
の状態が出力されるビット線電位の中で、データ回路の
内容がメモリセルの状態を書き込み動作前の状態に保持
するよう制御するデータであるものに対応するビット線
の電位のみを、データ回路でセンスした場合にメモリセ
ルの状態を書き込み動作前の状態に保持するよう制御す
るデータとなるような補正ビット線電位に設定するビッ
ト線電位設定回路を備え、データ回路内容一括更新のた
め、しきい値検出手段によりメモリセルの書き込み動作
後の状態が出力されるビット線の電位をデータ回路の内
容に応じてビット線電位設定回路によって修正するこ
と。 (5) 1つのメモリセルに3以上の複数の記憶データ
“i”(i=“0”,“1”,“2”,…,“n−
1”)を持たせ多値記憶し、データ“0”に対応する記
憶状態は消去状態である不揮発性半導体記憶装置であっ
て、データ回路は、メモリセルの状態を書き込み動作前
の状態に保持するよう制御するか否かを情報として記憶
する第1のデータ記憶部と、第1のデータ記憶部の情報
がメモリセルの状態を書き込み動作前の状態に保持する
よう制御しない情報の場合メモリセルが記憶すべき書き
込みデータ“i”(i=1,2,・・・,n−1)を示
す情報を記憶する第2のデータ記憶部とから構成され、
第1のデータ記憶部は、データ回路内容一括更新のため
データ回路の内容に応じてビット線電位設定回路によっ
て修正された、しきい値検出手段によりメモリセルの書
き込み動作後の状態が出力されるビット線の電位を、セ
ンス/記憶する機能を兼ね備えること。 (6) 第1のデータ記憶部は、参照電圧とビット線電圧を
比較することでビット線電位をセンスする機能を備え、
データ回路内容一括更新のため、データ回路の内容に応
じた参照電圧を用いて、データ回路の内容に応じてビッ
ト線電位設定回路によって修正された、しきい値検出手
段によりメモリセルの書き込み動作後の状態が出力され
るビット線の電位を、センス/記憶する機能を兼ね備え
ること。 (7) 第1のデータ記憶部の情報がメモリセルの状態を書
き込み動作前の状態に保持するよう制御する情報である
場合、書き込み動作時にビット線に書き込み防止ビット
線電圧を出力する書き込み防止ビット線電圧出力回路
と、第1のデータ記憶部の情報がメモリセルの状態を書
き込み動作前の状態に保持するよう制御しない情報の場
合、第2のデータ記憶部のメモリセルが記憶すべき書き
込みデータ“i”(i=1,2,…,n−1)を示す情
報に応じて第iの書き込み時のビット線電圧を出力する
第iの書き込みビット線電圧出力回路とを備えたこと。 (8) ビット線電位設定回路を活性化する第1のデータ記
憶部のデータと書き込み防止ビット線電圧出力回路を活
性化する第1のデータ記憶部のデータが反転していて、
書き込み動作時の第1のデータ記憶部のデータをビット
線電位設定回路活性化前に反転させるデータ反転手段を
備えたこと。
た後、個々のメモリセルの書き込み状態がその所望の多
値レベル状態に達しているか否かが同時に検出される。
そして、所望の多値レベルに達していないメモリセルが
あれば、そのメモリセルのみに再書き込みが行われるよ
う、所望の書き込み状態に応じて書き込み時のビット線
電圧が出力される。この書き込み動作とベリファイ読み
出しを繰り返し、全てのメモリセルが所望の書き込み状
態に達していることを確認したらデータ書き込みを終了
する。
き込み時間を短くして、書き込み状態の進行の程度をチ
ェックしながら小刻みに書き込み動作を繰り返すことに
よって、最終的にデータ書き込みが終了したメモリセル
のしきい値を小さくすることを、高速に行うことができ
る。
する。図1は、本発明の第1の実施例に係わるNAND
セル型EEPROMのメモリセルアレイ1を示してい
る。メモリセルアレイ1はpウェル又はp基板上に形成
され、ビット線BLに接続される選択トランジスタS1
と、共通ソース線Vsに接続される選択トランジスタS
2との間に、8つのメモリセルM1〜M8が直列接続さ
れ1つのNANDセルを構成する。各選択トランジスタ
S(S1,S2)は選択ゲートSG(SG1,SG2)
を有する。各メモリセルは積層形成された浮遊ゲート
(電荷蓄積層)と制御ゲートCG(CG1〜CG8)を
有し、浮遊ゲートに蓄えられる電荷の量で情報を記憶す
る。この蓄えられた電荷の量は、メモリセルのしきい値
として読み出すことができる。
るようにして読み出す。ここでは、制御ゲートCG2を
有するメモリセルM2が選択されている。図2(a)に
示すように電圧を各部に印加し、ビット線BLはフロー
ティングにする。ビット線BLを前もって0Vにリセッ
トしておくと、ビット線BLは共通ソース線Vsによっ
てNANDセルを通して充電される。この充電されたビ
ット線BLの電位が選択されたメモリセルM2のしきい
値によって決まるように、各選択ゲート,制御ゲート電
圧は制御される。
ゲートCG1,CG3〜8を6Vに、選択された制御ゲ
ートCG2を2Vに、共通ソース線Vsを6Vにする。
各部の電圧波形は図2(b)に示されている。これによ
り2V以下のしきい値を読み出すことができ、非選択メ
モリセルのしきい値を2.5V以下に制御しておけば−
1.5V以上のしきい値を読み出すことができる。ビッ
ト線BLの電位が0Vであればしきい値は2V以上、ビ
ット線電位が3.5Vであればしきい値は−1.5V以
下である。選択ゲートSG1,2、非選択制御ゲートC
G1,CG3〜8の電圧を十分高くすると−4Vまでの
しきい値も読み出すことができる。
線出力電圧の関係は、図3に示すようになる。バックバ
イアスが0Vの場合のしきい値から計算すると実線のよ
うになるが、実際にはビット線電圧がバックバイアスと
なって1点鎖線のようにビット線出力電圧は低くなる。
以下、説明の簡略化のため断らない限りしきい値という
表現は、バックバイアスを考慮したものとする。
から電子が放出された後、書き込みデータに従う書き込
み動作によって電子が浮遊ゲートに注入される。図4
は、非選択メモリセルのしきい値で読み出し時のビット
線出力電圧が制限されない場合の、書き込み時間と読み
出し時のビット線出力電圧の関係を示している。例え
ば、読み出し時の共通ソース線の電圧が3Vの場合は、
浮遊ゲートへ電子が注入されしきい値が−1V以上にな
らないとビット線出力電圧は変化しない。共通ソース線
の電圧が6Vの場合でも、非選択メモリセルのしきい値
が正の値であれば、読み出し時のビット線出力電圧は制
限される。
“0”,“1”)を持たせる場合、例えば図5に示すよ
うに読み出し時のビット線出力電圧が3〜4Vとなる状
態(しきい値で約−2V〜−1V)をデータ“0”(消
去状態)、ビット線出力電圧が1〜2Vとなる状態(し
きい値で約0〜1V)をデータ“1”とすればよい。
“0”,“1”,“2”)を持たせる場合、例えば図6
に示すように読み出し時のビット線出力電圧が3.5〜
4.5Vとなる状態(しきい値で約−2.5V〜−1.
5V)をデータ“0”(消去状態)、ビット線出力電圧
が1.5〜2.5Vとなる状態(しきい値で約−0.5
V〜0.5V)をデータ“1”、ビット線出力電圧が0
〜0.5Vとなる状態(しきい値で約1.5V〜2.5
V)をデータ“2”とすればよい。
ORセル型EEPROMのメモリセルアレイ1を示して
いる。メモリセルアレイ1はpウェル又はp基板上に形
成され、ビット線BLと共通ソース線Vsの間に、メモ
リセルMが1つずつ配置される。各メモリセルは積層形
成された浮遊ゲートとワード線WLを有する。
るようにして読み出す。図8(a)に示すように電圧を
各部に印加し、ビット線BLはフローティングにする。
ビット線BLを前もって0Vにリセットしておくと、ビ
ット線BLは共通ソース線Vsによってメモリセルを通
して充電される。この充電されたビット線BLの電位は
選択されたメモリセルMのしきい値で決まる。
ソース線Vsを6Vにする。各部の電圧波形は図8
(b)に示されている。これにより、0〜6Vのしきい
値を読み出すことができる。ビット線BLの電位が0V
であればしきい値は6V以上、ビット線電位が6Vであ
ればしきい値は0V以下である。この場合のメモリセル
のしきい値とビット線出力電圧の関係は、図9に示すよ
うになる。バックバイアスが0Vの場合のしきい値から
計算すると実線のようになるが、実際には図3と同様
に、ビット線電圧がバックバイアスとなって1点鎖線の
ようにビット線出力電圧は低くなる。
に電子が注入された後、書き込みデータに従う書き込み
動作によって電子が浮遊ゲートから放出される。図10
は、書き込み時間と読み出し時のビット線出力電圧の関
係を示している。例えば、読み出し時の共通ソース線の
電圧が3Vの場合は、浮遊ゲートから電子が放出されし
きい値が3V以下になるとビット線出力電圧は変化しな
い。共通ソース線の電圧が6Vの場合でも、しきい値が
0V以下になると読み出し時のビット線出力電圧は変化
しなくなる。
“0”,“1”)を持たせる場合、例えば図11に示す
ように読み出し時のビット線出力電圧が1〜2Vとなる
状態(しきい値で約4N〜5V)をデータ“0”(消去
状態)、ビット線出力電圧が3〜4Vとなる状態(しき
い値で約2V〜3V)をデータ“1”とすればよい。
“0”,“1”,“2”)を持たせる場合、例えば図1
2に示すように読み出し時のビット線出力電圧が0〜
0.5Vとなる状態(しきい値で約5.5V以上)をデ
ータ“0”(消去状態)、ビット線出力電圧が1.5〜
2.5Vとなる状態(しきい値で約3.5V〜4.5
V)をデータ“1”、ビット線出力電圧が3.5〜4.
5Vとなる状態(しきい値で約1.5V〜2.5V)を
データ“2”とすればよい。
実施例における3値記憶式EEPROMの構成を示して
いる。メモリセルアレイ1((a)(b))に対して、読み出
し/書き込み時のビット線を制御するためのビット線制
御回路2と、ワード線電位を制御するためのワード線駆
動回路6が設けられる。ビット線制御回路2はカラム・
デコーダ3によって選択される。ビット線制御回路2
は、データ入出力線(IO線)を介して入出力データ変
換回路4と読み出しデータ/書き込みデータのやり取り
を行う。入出力データ変換回路4は、読み出されたメモ
リセルの多値情報を外部に出力するため2値情報に変換
し、外部から入力された書き込みデータの2値情報をメ
モリセルの多値情報に変換する。入出力データ変換回路
4は、外部とのデータ入出力を制御するデータ入出力バ
ッファ5に接続される。
セル型EEPROMのメモリセルアレイ1とビット線制
御回路2の具体的な構成を示している。NAND型セル
の一端はビット線BLに接続され、他端は共通ソース線
Vsと接続される。選択ゲートSG1,2、制御ゲート
CG1〜8は、複数個のNAND型セルで共有され、1
本の制御ゲートを共有するメモリセルMはページを構成
する。メモリセルはそのしきい値Vtでデータを記憶
し、前記図6に示すように“0”,“1”,“2”デー
タを記憶する。1つのメモリセルで3つの状態を持た
せ、2つのメモリセルで9通りの組み合わせができる。
この内、8通りの組み合わせを用いて、2つのメモリセ
ルで3ビット分のデータを記憶する。
合う2つのメモリセルの組で3ビット分のデータを記憶
する。また、メモリセルアレイ1((a)(b))はそれぞれ
専用のpウェル上に形成されている。
r.)Qn8〜10とpチャネルMOSトランジスタ(p-
ch Tr.)Qn3〜5、n-ch Tr.Qn11〜13とp-ch T
r.Qn6〜8でそれぞれフリップ・フロップFF1,2
を構成し、書き込み/読み出しデータをラッチする。ま
た、センス・アンプとしても動作する。フリップ・フロ
ップFF1は、「“0”書き込みをするか、“1”又は
“2”書き込みをするか」、を書き込みデータ情報とし
てラッチし、メモリセルが「“0”の情報を保持してい
るか、“1”又は“2”の情報を保持しているか」、を
読み出しデータ情報としてラッチする。フリップ・フロ
ップFF2は、「“1”書き込みをするか、“2”書き
込みをするか」、を書き込みデータ情報としてラッチ
し、メモリセルが「“2”の情報を保持しているか、
“0”又は“1”の情報を保持しているか」、を読み出
しデータ情報としてラッチする。
が“H”となると電圧Vaをビット線BLaに転送す
る。n-ch Tr.Qn20は、プリチャージ信号φpbが
“H”となると電圧Vbをビット線BLbに転送する。
n-ch Tr.Qn4〜7,p-ch Tr.Qp1〜2は、フリップ
・フロップFF1,FF2にラッチされているデータに
応じて、電圧VBHa,VBMa,VBLaを選択的に
ビット線BLaに転送する。n-ch Tr.Qn14〜17,
p-ch Tr.9〜10は、フリップ・フロップFF1,FF
2にラッチされているデータに応じて、電圧VBHb,
VBMb,VBLbを選択的にビット線BLbに転送す
る。n-ch Tr.Qn2は信号φa1が“H”となることでフ
リップ・フロップFF1とビット線BLaを接続する。
n-ch Tr.Qn3は信号φa2が“H”となることでフリッ
プ・フロップFF2とビット線BLaを接続する。n-ch
Tr.Qn19は信号φb1が“H”となることでフリップ
・フロップFF1とビット線BLbを接続する。n-ch T
r.Qn18は信号φb2が“H”となることでフリップ・
フロップFF2とビット線BLbを接続する。
の動作を図15〜17に従って説明する。図15は読み
出し動作のタイミング、図16は書き込み動作のタイミ
ング、図17はベリファイ読み出し動作のタイミングを
示している。いずれも制御ゲートCG2aが選択された
場合を例に示してある。
行される。読み出し第1サイクルは、まず電圧Vbが3
Vとなってダミービット線となるビット線BLbはプリ
チャージされる。また、プリチャージ信号φpaが“L”
となって選択ビット線BLaはフローティングにされ、
共通ソース線Vsaが6Vとなる。続いて、選択ゲート
SG1a,2a、制御ゲートCG1a,3a〜8aは6
Vとされる。同時に選択された制御ゲートCG2aは2
Vにされる。選択されたメモリセルにデータ“0”が書
き込まれている場合のみ、ビット線BLaの電圧は3V
以上となる。
n1,φp1がそれぞれ“L”,“H”となって、フリップ
・フロップFF1はリセットされる。信号φa1,φb1が
“H”となってフリップ・フロップFF1とビット線B
La,BLbは接続され、信号φn1,φp1がそれぞれ
“H”,“L”となってビット線電位がセンスされ、フ
リップ・フロップFF1に、「“0”データか、“1”
又は“2”データか」の情報がラッチされる。
クルと、ダミービット線BLbの電圧が3Vでなく1V
であること、信号φa1,φb1,φn1,φp1のかわりに信
号φa2,φb2,φn2,φp2が出力されることが違う。よ
って、読み出し第2サイクルでは、フリップ・フロップ
FF2に、「“2”データか、“1”又は“0”データ
か」の情報がラッチされる。
って、メモリセルに書き込まれたデータが読み出され
る。データ書き込みに先だってメモリセルのデータは消
去され、メモリセルのしきい値Vtは−1.5V以下と
なっている。消去はpウェル、共通ソース線Vsa、選
択ゲートSG1a,2aを20Vにし、制御ゲートCG
1a〜8aを0Vとして行われる。
φpaが“L”となってビット線BLaがフローティング
にされる。選択ゲートSG1aがVcc、制御ゲートC
G1a〜8aがVccとされる。選択ゲートSG2aは
書き込み動作中0Vである。同時に、信号VRFYaが
“H”、PBaが“L”となる。“0”書き込みの場合
は、フリップ・フロップFF1にノードN1が“L”に
なるようにデータがラッチされているため、ビット線B
Laは電圧VBHaによりVccに充電される。“1”
又は“2”書き込みの場合は、ビット線BLaは0Vで
ある。
CG1a〜8aが10V、電圧VBHa,Vrwが8
V、電圧VBMaが1Vとなる。“1”書き込みの場合
は、フリップ・フロップFF2にノードN3が“L”に
なるようにデータがラッチされているため、ビット線B
Laには電圧VBMaにより1Vが印加される。“2”
書き込みの場合はビット線BLaは0V、“0”書き込
みの場合は8Vとなる。この後、選択された制御ゲート
CG2aが20Vとされる。
ト線BLaと制御ゲートCG2aの電位差によって電子
がメモリセルの電荷蓄積層に注入され、メモリセルのし
きい値は上昇する。“1”書き込みの場合は、“2”書
き込みに比較してメモリセルの電荷蓄積層に注入すべき
電荷量を少なくしなければならないため、ビット線BL
aを1Vにして制御ゲートCG2aとの電位差を19V
に緩和している。“0”書き込み時は、ビット線電圧8
Vによってメモリセルのしきい値は実効的には変わらな
い。
SG1a,制御ゲートCG1a〜8aを0Vとし、
“0”書き込み時のビット線BLaの電圧8Vは遅れて
0Vにリセットされる。この順序が反転すると一時的に
“2”書き込み動作の状態ができて、“0”書き込み時
に間違ったデータを書いてしまうからである。
状態を確認し書き込み不足のメモリセルにのみ追加書き
込みを行うため、ベリファイ読み出しが行われる。ベリ
ファイ読み出しは、読み出し第1サイクルに似ている。
違うのは、まずフリップ・フロップFF1のデータを反
転すること、電圧VbがVccとなること、信号VRF
Ya,VRFYbが出力され、その時電圧VBLb,V
BMbがそれぞれ2.5V,0.5Vとなることであ
る。電圧Vb,VBLb,VBMbとフリップ・フロッ
プFF1,2のデータによって、ダミービット線BLb
の電圧は決定される。信号VRFYa,VRFYbは、
選択ゲートSG1a,2a、制御ゲートCG1a〜8a
が0Vにリセットされた後で信号φn1,φp1がそれぞれ
“L”,“H”なる前に出力される。言い替えると、ビ
ット線BLaの電位がメモリセルのしきい値によって決
定した後で、フリップ・フロップFF1がリセットされ
る前である。
動作を説明する。まず、電圧Vbが2.5Vとなってダ
ミービット線となるビット線BLbはプリチャージされ
る。また、プリチャージ信号φpa,φpbが“L”となっ
てビット線BLa,BLbはフローティングにされる。
続いて、信号PBaが“L”となって、ノードN1が
“L”の場合のみビット線BLaは2.5V以上に充電
される。その後、フリップ・フロップ活性化信号φn1,
φp1がそれぞれ“L”,“H”となって、フリップ・フ
ロップFF1はリセットされる。信号φa1,φb1が
“H”となってフリップ・フロップFF1とビット線B
La,BLbは接続され、信号φn1,φp1がそれぞれ
“H”,“L”となってビット線電位がセンスされる。
この動作によってフリップ・フロップFF1のデータは
反転される。
されているデータ(data1)、フリップ・フロップ
FF2にラッチされているデータ(data2)と選択
されたメモリセルのしきい値によって決まるデータ反転
動作後のビット線BLの電圧を説明する。data1は
「“0”書き込みか、“1”又は“2”書き込みか」を
制御し、“0”書き込みの場合はノードN1はデータ反
転動作後に“H”、“1”又は“2”書き込みの場合は
ノードN1はデータ反転動作後に“L”である。dat
a2は「“1”書き込みか、“2”書き込みか」を制御
し、“1”書き込みの場合はノードN3は“L”、
“2”書き込みの場合はノードN3は“H”である。
出し動作では、メモリセルの状態によらず、信号VRF
Yaが“H”となることで0Vの電圧VBLa又はVB
Maによってビット線BLは“L”となる。よって、フ
リップ・フロップFF1によってノードN1が“L”に
なるようにビット線BLaはセンスされ、ラッチされる
再書き込みデータは、“0”である。
出し動作では、信号VRFYbが“H”となってダミー
ビット線BLbは2.5Vとされる。よって、メモリセ
ルが“1”書き込み状態に達していない場合、ビット線
BLaは2.5V以上で、フリップ・フロップFF1に
よってノードN1が“H”になるようにビット線BLa
はセンスされ、ラッチされる再書き込みデータは、
“1”である。メモリセルが“1”書き込み状態に達し
ている場合、ビット線BLaは2.5V以下で、フリッ
プ・フロップFF1によってノードN1が“L”になる
ようにビット線BLaはセンスされ、ラッチされる再書
き込みデータは、“0”である。
出し動作では、信号VRFYbが“H”となってダミー
ビット線BLbは0.5Vとされる。よって、メモリセ
ルが“2”書き込み状態に達していない場合、ビット線
BLaは0.5V以上で、フリップ・フロップFF1に
よってノードN1が“H”になるようにビット線BLa
はセンスされ、ラッチされる再書き込みデータは、
“2”である。メモリセルが“2”書き込み状態に達し
ている場合、ビット線BLaは0.5V以下で、フリッ
プ・フロップFF1によってノードN1が“L”になる
ようにビット線BLaはセンスされ、ラッチされる再書
き込みデータは、“0”である。このベリファイ読み出
し動作によって、書き込みデータとメモリセルの書き込
み状態から再書き込みデータが下記の(表1)のように
設定される。
なるべきにもかかわらず“1”書き込み不足のメモリセ
ルのみ再度“1”書き込みが行われ、“2”書き込み状
態になるべきにもかかわらず“2”書き込み不足のメモ
リセルにのみ再度“2”書き込みが行われるようになっ
ている。
繰り返し行うことによって、データ書き込みは行われ
る。下記の(表2)に、消去、書き込み、読み出し、ベ
リファイ読み出し時のメモリセルアレイ各部の電位を示
す。
ル型EEPROMのメモリセルアレイ1とビット線制御
回路2の具体的な構成を示している。NOR型セルの一
端はビット線BLに接続され、他端は共通ソース線Vs
と接続される。ワード線WLは、複数個のNOR型セル
で共有され、1本のワード線を共有するメモリセルMは
ページを構成する。メモリセルはそのしきい値Vtでデ
ータを記憶し、図12のように“0”,“1”,“2”
データを記憶する。1つのメモリセルで3つの状態を持
たせ、2つのメモリセルで9通りの組み合わせができ
る。この内、8通りの組み合わせを用いて、2つのメモ
リセルで3ビット分のデータを記憶する。この実施例で
は、ワード線を共有する隣合う2つのメモリセルの組で
3ビット分のデータを記憶する。また、メモリセルアレ
イ1((a)(b))はp基板上に形成されている。
5〜17、n-ch Tr.Qn29〜31とp-ch Tr.Qn18
〜20でそれぞれフリップ・フロップFF3,4を構成
し、書き込み/読み出しデータをラッチする。また、セ
ンス・アンプとしても動作する。フリップ・フロップF
F3は、「“0”書き込みをするか、“1”又は“2”
書き込みをするか」、を書き込みデータ情報としてラッ
チし、メモリセルが「“0”の情報を保持しているか、
“1”又は“2”の情報を保持しているか」、を読み出
しデータ情報としてラッチする。フリップ・フロップF
F4は、「“1”書き込みをするか、“2”書き込みを
するか」、を書き込みデータ情報としてラッチし、メモ
リセルが「“2”の情報を保持しているか、“0”又は
“1”の情報を保持しているか」、を読み出しデータ情
報としてラッチする。
paが“H”となると電圧Vaをビット線BLaに転送す
る。n-ch Tr.Qn36は、プリチャージ信号φpbが
“H”となると電圧Vbをビット線BLbに転送する。
n-ch Tr.Qn24,25、p-ch Tr.11〜14は、フリ
ップ・フロップFF3,FF4にラッチされているデー
タに応じて、電圧VBHa,VBMa,0Vを選択的に
ビット線BLaに転送する。n-ch Tr.Qn32,33、
p-ch Tr.21〜24は、フリップ・フロップFF3,F
F4にラッチされているデータに応じて、電圧VBH
b,VBMb,0Vを選択的にビット線BLbに転送す
る。n-ch Tr.Qn22は信号φa1が“H”となることで
フリップ・フロップFF3とビット線BLaを接続す
る。n-ch Tr.Qn23は信号φa2が“H”となることで
フリップ・フロップFF4とビット線BLaを接続す
る。n-ch Tr.Qn35は信号φb1が“H”となることで
フリップ・フロップFF3とビット線BLbを接続す
る。n-ch Tr.Qn34は信号φb2が“H”となることで
フリップ・フロップFF4とビット線BLbを接続す
る。
の動作を図19〜21に従って説明する。図19は読み
出し動作のタイミング、図20は書き込み動作のタイミ
ング、図21はベリファイ読み出し動作のタイミングを
示している。いずれもワード線WLaが選択された場合
を例に示してある。
行される。読み出し第1サイクルは、まず電圧Vbが1
Vとなってダミービット線となるビット線BLbはプリ
チャージされる。また、プリチャージ信号φpaが“L”
となって選択ビット線BLaはフローティングにされ、
共通ソース線Vsaが6Vとなる。続いて、ワード線W
Laは6Vとされる。選択されたメモリセルにデータ
“0”が書き込まれている場合のみ、ビット線BLaの
電圧は0.5V以下となる。
n1,φp1がそれぞれ“L”,“H”となって、フリップ
・フロップFF3はリセットされる。信号φa1,φb1が
“H”となってフリップ・フロップFF3とビット線B
La,BLbは接続され、信号φn1,φp1がそれぞれ
“H”,“L”となってビット線電位がセンスされ、フ
リップ・フロップFF3に、「“0”データか、“1”
又は“2”データか」の情報がラッチされる。
クルと、ダミービット線BLbの電圧が1Vでなく3V
であること、信号φa1,φb1,φn1,φp1のかわりに信
号φa2,φb2,φn2,φp2が出力されることが違う。よ
って、読み出し第2サイクルでは、フリップ・フロップ
FF4に、「“2”データか、“1”又は“0”データ
か」の情報がラッチされる。
って、メモリセルに書き込まれたデータが読み出され
る。データ書き込みに先だってメモリセルのデータは消
去され、メモリセルのしきい値Vtは5.5V以上とな
っている。ワード線WLaを20Vにし、ビット線BL
aを0Vとして行われる。
φpaが“L”となってビット線BLaがフローティング
にされる。続いて、信号VRFYBaが“L”、Paが
“H”となる。“0”書き込みの場合は、フリップ・フ
ロップFF3にノードN5が“H”になるようにデータ
がラッチされているため、ビット線BLaは0Vにされ
る。“1”又は“2”書き込みの場合は、ビット線BL
aは電圧VBHa又はVBMaによってVccにされ
る。
圧VBMaが7Vとなる。“1”書き込みの場合は、フ
リップ・フロップFF4にノードN7が“H”になるよ
うにデータがラッチされているため、ビット線BLaに
は電圧VBMaにより7Vが印加される。“2”書き込
みの場合はビット線BLaは8V、“0”書き込みの場
合は0Vとなる。この後、選択されたワード線WLaが
−12Vとされる。
ト線BLaとワード線WLaの電位差によって電子がメ
モリセルの電荷蓄積層から放出され、メモリセルのしき
い値は低下する。“1”書き込みの場合は、“2”書き
込みに比較してメモリセルの電荷蓄積層から放出すべき
電荷量を少なくしなければならないため、ビット線BL
aを7Vにしてワード線WLaとの電位差を19Vに緩
和している。“0”書き込み時は、ビット線電圧0Vに
よってメモリセルのしきい値は実効的には変わらない。
状態を確認し書き込み不足のメモリセルにのみ追加書き
込みを行うため、ベリファイ読み出しが行われる。ベリ
ファイ読み出しは、読み出し第1サイクルに似ている。
違うのは、まずフリップ・フロップFF3のデータを反
転すること、電圧Vbが0Vであること、信号VRFY
Ba,VRFYBbが出力され、その時電圧VBHb,
VBMbがそれぞれ1.5V,3.5Vとなることであ
る。電圧Vb,VBHb,VBMbとフリップ・フロッ
プFF3,4のデータによって、ダミービット線BLb
の電圧は決定される。信号VRFYBa,VRFYBb
は、ワード線WLaが0Vにリセットされた後で信号φ
n1,φp1がそれぞれ“L”,“H”なる前に出力され
る。言い替えると、ビット線BLaの電位がメモリセル
のしきい値によって決定した後で、フリップ・フロップ
FF3がリセットされる前である。
を反転動作を説明する。まず電圧Va,Vbがそれぞれ
Vcc,2.5Vとなってビット線BLa,BLbはプ
リチャージされる。また、プリチャージ信号φpa,φpb
が“L”となってビット線BLa,BLbはフローティ
ングにされる。続いて、信号Paが“H”となって、ノ
ードN3が“H”の場合のみビット線BLaは2.5V
以下に放電される。その後、フリップ・フロップ活性化
信号φn1,φp1がそれぞれ“L”,“H”となって、フ
リップ・フロップFF3はリセットされる。信号φa1,
φb1が“H”となってフリップ・フロップFF3とビッ
ト線BLa,BLbは接続され、信号φn1,φp1がそれ
ぞれ“H”,“L”となってビット線電位がセンスされ
る。この動作によってフリップ・フロップFF3のデー
タは反転される。
されているデータ(data1)、フリップ・フロップ
FF4にラッチされているデータ(data2)と選択
されたメモリセルのしきい値によって決まるデータ反転
動作後のビット線BLの電圧を説明する。data1は
「“0”書き込みか、“1”又は“2”書き込みか」を
制御し、“0”書き込みの場合はノードN5はデータ反
転動作後に“L”、“1”又は“2”書き込みの場合は
ノードN5はデータ反転動作後に“H”ある。data
2は「“1”書き込みか、“2”書き込みか」を制御
し、“1”書き込みの場合はノードN7は“H”、
“2”書き込みの場合はノードN7は“L”である。
出し動作では、メモリセルの状態によらず、信号VRF
YBaが“L”となることで電圧VBHa又はVBMa
によってビット線BLaは“H”となる。よって、フリ
ップ・フロップFF3によってノードN5が“H”にな
るようにビット線BLaはセンスされ、ラッチされる再
書き込みデータは、“0”である。
出し動作では、信号VRFYBbが“L”となってダミ
ービット線BLbは1.5Vとされる。よって、メモリ
セルが“1”書き込み状態に達していない場合、ビット
線BLaは1.5V以下で、フリップ・フロップFF3
によってノードN5が“L”になるようにビット線BL
aはセンスされ、ラッチされる再書き込みデータは、
“1”である。メモリセルが“1”書き込み状態に達し
ている場合、ビット線BLaは1.5V以上で、フリッ
プ・フロップFF3によってノードN5が“H”になる
ようにビット線BLaはセンスされ、ラッチされる再書
き込みデータは、“0”である。
出し動作では、信号VRFYBbが“L”となってダミ
ービット線BLbは3.5Vとされる。よって、メモリ
セルが“2”書き込み状態に達していない場合、ビット
線BLaは3.5V以下で、フリップ・フロップFF3
によってノードN5が“L”になるようにビット線BL
aはセンスされ、ラッチされる再書き込みデータは、
“2”である。メモリセルが“2”書き込み状態に達し
ている場合、ビット線BLaは3.5V以上で、フリッ
プ・フロップFF3によってノードN5が“H”になる
ようにビット線BLaはセンスされ、ラッチされる再書
き込みデータは、“0”である。
き込みデータとメモリセルの書き込み状態から再書き込
みデータが前記(表1)のように設定される。(表1)
から分かるように、“1”書き込み状態になるべきにも
かかわらず“1”書き込み不足のメモリセルのみ再度
“1”書き込みが行われ、“2”書き込み状態になるべ
きにもかかわらず“2”書き込み不足のメモリセルにの
み再度“2”書き込みが行われるようになっている。
繰り返し行うことによって、データ書き込みは行われ
る。下記の(表3)に、消去、書き込み、読み出し、ベ
リファイ読み出し時のメモリセルアレイ各部の電位を示
す。
ロップFF1,2、或いは図18に見られるフリップ・
フロップFF3,4と図13に見られる入出力データ変
換回路4との間のデータ入出力を制御する回路である。
インバータI1とNAND回路G1でカラム・デコーダ
3を構成し、カラム活性化信号CENBが“H”となる
とアドレス信号によって選択されたデコーダ出力は
“H”となり、ノードA,B,C,DはそれぞれIOA
1,IOB1,IOA2,IOB2と接続される。ノー
ドA,B,C,Dは図14でそれぞれノードN1,2,
3,4、図18でそれぞれノードN6,5,8,7であ
る。ビット線BLaが選択された場合の、読み出し/書
き込みデータとIOA1,IOB1,IOA2,IOB
2の関係は、下記の(表4)の通りである。
路面積の増大を抑制しながら、しかも1つのメモリセル
に3つの書き込み状態を設定し、なおかつそれぞれのメ
モリセルのそれぞれの書き込み状態にするまでの書き込
み時間を、書き込みベリファイ制御を行うことによって
独立に最適化し、最終的に書き込まれたメモリセルのし
きい値分布を高速に小さい範囲に収めることを可能とし
たEEPROMを得ることができる。また、1つのメモ
リセルに2つ、あるいは4つ以上の書き込み状態を設定
する場合も、本発明の主旨に従えば可能である。
成を示す図。
動作を示す図。
読み出し時のビット線出力電圧の関係を示す図。
時のビット線出力電圧の関係を示す図。
させる場合の読み出し時のビット線出力電圧とデータの
関係を示す図。
させる場合の読み出し時のビット線出力電圧とデータの
関係を示す図。
を示す図。
作を示す図。
読み出し時のビット線出力電圧の関係を示す図。
し時のビット線出力電圧の関係を示す図。
憶させる場合の読み出し時のビット線出力電圧とデータ
の関係を示す図。
憶させる場合の読み出し時のビット線出力電圧とデータ
の関係を示す図。
成を示すブロック図。
ット線制御回路の構成を示す図。
イミング図。
イミング図。
作を示すタイミング図。
ット線制御回路の構成を示す図。
イミング図。
イミング図。
作を示すタイミング図。
の構成を示す図。
Claims (12)
- 【請求項1】半導体層上に電荷蓄積層と制御ゲートを積
層して構成され、電気的書き替えを可能としたメモリセ
ルがマトリクス状に配置されたメモリセルアレイと、前記メモリセルの一端側が接続されるビット線と、 前記メモリセルの他端側が接続されるソース線と、 前記ビット線を前記 メモリセルを介して前記ソース線側
から充電するしきい値検出手段と、 前記しきい値検出手段よって充電されたビット線の電位
をセンスするセンスアンプとを備え、 前記しきい値検出手段によるビット線電位は、前記メモ
リセルのしきい値によって決定されるよう制御される、 ことを特徴とする不揮発性半導体記憶装置。 - 【請求項2】半導体層上に電荷蓄積層と制御ゲートを積
層して構成され、しきい値で3以上の複数のデータを多
値記憶する電気的書き替えを可能としたメモリセルがマ
トリクス状に配置されたメモリセルアレイと、前記メモリセルの一端側が接続されるビット線と、 前記メモリセルの他端側が接続されるソース線と、 前記ビット線を前記 メモリセルを介して前記ソース線側
から充電し、かつメモリセルの多値データを多値レベル
の電位としてビット線に出力するしきい値検出手段と、 前記しきい値検出手段よって充電された多値レベルのビ
ット線電位をセンスするセンスアンプと、 を具備してなることを特徴とする不揮発性半導体記憶装
置。 - 【請求項3】前記メモリセルは複数個づつ直列接続され
NANDセル構造を形成し、NANDセルの一端は第1
の選択ゲートを介してビット線に接続され、NANDセ
ルの他端は第2の選択ゲートを介してソース線に接続さ
れ、 前記しきい値検出手段は、ソース線電圧をNANDセル
を介してビット線に転送させビット線を充電し、 非選択の制御ゲート電圧及び第1,2の選択ゲート電圧
は、選択されたメモリセルのしきい値でビット線電圧が
決定するように、非選択メモリセル及び第1,2の選択
トランジスタの電圧転送能力を十分高めるように制御さ
れる、 ことを特徴とする請求項1又は2に記載の不揮発性半導
体記憶装置。 - 【請求項4】前記センスアンプとして機能し、センスし
た情報をメモリセルの書き込み動作状態を制御するデー
タとして記憶する機能を兼ね備えた複数のデータ回路
と、 前記メモリセルアレイ中の複数のメモリセルにそれぞれ
対応する前記データ回路の内容に応じて書き込み動作を
行うための書き込み手段と、 前記複数のメモリセルの書き込み動作後の状態が所望の
データの記憶状態になっているか否かを確認するため前
記しきい値検出手段を用いた書き込みベリファイ手段
と、 前記データ回路の内容とメモリセルの書き込み動作後の
状態から書き込み不十分のメモリセルに対してのみ再書
き込みを行うように、データ回路の内容を一括更新する
データ回路内容一括更新手段とを備え、 前記データ回路内容一括更新手段は、ビット線電位が再
書き込みデータとしてセンス/記憶されるよう、メモリ
セルの書き込み動作後の状態が出力されるビット線の電
位をデータ回路の内容に応じて修正し、ビット線電位が
修正されるまではデータ回路のデータ記憶状態を保持
し、修正されたビット線電位を保持したままデータ回路
をセンスアンプとして動作させ、データ回路の内容の一
括更新を行い、 データ回路の内容に基づく書き込み動作とデータ回路内
容一括更新を、メモリセルが所定の書き込み状態になる
まで繰り返しながら行うことにより電気的にデータ書き
込みを行う、 ことを特徴とする請求項2記載の不揮発性半導体記憶装
置。 - 【請求項5】前記データ回路は、書き込み動作時にデー
タ回路に記憶されているデータに応じてメモリセルの書
き込み動作状態を制御し、メモリセルの状態を所定の書
き込み状態になるよう変化させるか、又はメモリセルの
状態を現在の状態に保持するか否かを制御し、 前記データ回路内容一括更新手段は、 メモリセルを所定の書き込み状態になるよう変化させる
よう制御するデータが記憶されているデータ回路に対応
するメモリセルが所定の書き込み状態に達している場合
は、データ回路のデータをメモリセルの状態を現在の状
態に保持するよう制御するデータに変更し、 メモリセルを所定の書き込み状態になるよう変化させる
よう制御するデータが記憶されているデータ回路に対応
するメモリセルが所定の書き込み状態に達していない場
合は、メモリセルの状態を所定の書き込み状態になるよ
う変化させるよう制御するデータをデータ回路に設定
し、 データ回路にメモリセルの状態を現在の状態に保持する
よう制御するデータが記憶されている場合は、メモリセ
ルの状態を現在の状態に保持するよう制御するデータを
データ回路に設定する、 ことを特徴とする請求項4記載の不揮発性半導体記憶装
置。 - 【請求項6】前記しきい値検出手段によってメモリセル
の書き込み後の状態が出力されるビット線電位の中で、
前記データ回路の内容がメモリセルの状態を現在の状態
に保持するよう制御するデータであるものに対応するビ
ット線の電位のみを、データ回路でセンスした場合にメ
モリセルの状態を現在の状態に保持するよう制御するデ
ータとなるような補正ビット線電位に設定するビット線
電位設定回路を備え、 前記データ回路内容一括更新のため、しきい値検出手段
によりメモリセルの書き込み動作後の状態が出力される
ビット線の電位をデータ回路の内容に応じて前記ビット
線電位設定回路によって修正する、 ことを特徴とする請求項5記載の不揮発性半導体記憶装
置。 - 【請求項7】1つの前記メモリセルに3以上の複数の記
憶データ“i”(i=“0”,“1”,“2”,…,
“n−1”)を持たせ多値記憶し、データ“0”に対応
する記憶状態は消去状態である不揮発性半導体記憶装置
であって、 前記データ回路は、メモリセルの状態を現在の状態に保
持するよう制御するか否かを情報として記憶する第1の
データ記憶部と、第1のデータ記憶部の情報がメモリセ
ルの状態を現在の状態に保持するよう制御しない情報の
場合メモリセルが記憶すべき書き込みデータ“i”(i
=1,2,…,n−1)を示す情報を記憶する第2のデ
ータ記憶部と、から構成され、 前記第1のデータ記憶部は、前記データ回路内容一括更
新のためデータ回路の内容に応じて前記ビット線電位設
定回路によって修正された、しきい値検出手段によりメ
モリセルの書き込み動作後の状態が出力されるビット線
の電位を、センス/記憶する機能を兼ね備える、 ことを特徴とする請求項6記載の不揮発性半導体記憶装
置。 - 【請求項8】第1のデータ記憶部は、参照電圧とビット
線電圧を比較することでビット線電位をセンスする機能
を備え、 前記データ回路内容一括更新のため、データ回路の内容
に応じた参照電圧を用いて、データ回路の内容に応じて
前記ビット線電位設定回路によって修正された、しきい
値検出手段によりメモリセルの書き込み動作後の状態が
出力されるビット線の電位を、センス/記憶する機能を
兼ね備える、 ことを特徴とする請求項7記載の不揮発性半導体記憶装
置。 - 【請求項9】半導体層上に電荷蓄積層と制御ゲートを積
層して構成され負のしきい値を持つ電気的書き替え可能
なメモリセルと、選択トランジスタとが、直列に接続さ
れ、且つマトリクス状に配置されたメモリセルアレイ
と、前記メモリセルと選択トランジスタの直列接続部の一端
側が接続されるビット線と、 前記メモリセルと選択トランジスタの直列接続部の他端
側が接続されるソース線と、 前記制御ゲートに0V以上の読み出し電圧を与え、前記
選択トランジスタのゲート電極に前記読み出し電圧より
高い電圧を与え、前記メモリセルに接続されるビット線
を該メモリセルを介して前記ソース線側から充電し、該
メモリセルのしきい値を検出するしきい値検出手段と、 を備えたことを特徴とする不揮発性半導体記憶装置。 - 【請求項10】前記メモリセルは他のメモリセルと直列
に接続され、前記しきい値検出手段は、選択したメモリ
セルの制御ゲートに前記読み出し電圧を与え、選択され
てないメモリセルの制御ゲートに前記読み出し電圧より
高い電圧を与える、 ことを特徴とする請求項9記載の不揮発性半導体記憶装
置。 - 【請求項11】前記メモリセルは、3つ以上の記憶状態
を持ち多値記憶することを特徴とする請求項9又は10
記載の不揮発性半導体記憶装置。 - 【請求項12】前記メモリセルのデータを読み出す時
は、データ読み出しに先立って前記ビット線をフローテ
ィングに制御することを特徴とする請求項1,2,3,
又は9記載の不揮発性半導体記憶装置。
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-
1993
- 1993-12-13 JP JP31173293A patent/JP3181454B2/ja not_active Expired - Lifetime
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