JPH08249893A

JPH08249893A - 半導体記憶装置

Info

Publication number: JPH08249893A
Application number: JP4757195A
Authority: JP
Inventors: Tetsuo Endo; 哲郎遠藤; Kazunori Ouchi; 和則大内; Tomoharu Tanaka; 智晴田中
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-03-07
Filing date: 1995-03-07
Publication date: 1996-09-27

Abstract

(57)【要約】【目的】メモリセルのしきい値を書き込むデータに応
じて所定の範囲に設定することのできる多値記憶のＥＥ
ＰＲＯＭを提供すること。【構成】多値記憶のＥＥＰＲＯＭにおいて、電気的に
書き換え可能な３つの記憶状態を持つメモリセル４１が
マトリックス配置されたメモリセルアレイと、メモリセ
ルアレイ中のメモリセル４１に書き込み動作を行う書き
込み回路と、センスアンプ４３，データラッチ４５及び
検知回路４７からなり、メモリセル４１に対して書き込
み動作後の書き込み不足状態を確認する第１の書き込み
ベリファイ回路及び書き込み過剰状態を確認する第２の
書き込みベリファイ回路と、書き込み不足状態のメモリ
セルに対して追加書き込みを行う追加書き込み回路と、
書き込み過剰のメモリセルに対して追加消去を行う追加
消去回路とを設けたことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、１つのメモリセルに３
つ以上の情報を蓄える多値記憶の半導体記憶装置に係わ
り、特に電気的書き換え可能な不揮発性半導体記憶装置
（ＥＥＰＲＯＭ）に関する。

【０００２】

【従来の技術】近年、ＥＥＰＲＯＭの１つとして、高集
積化が可能なＮＡＮＤ型ＥＥＰＲＯＭが注目されてい
る。これは、複数のメモリセルをそれらのソース，ドレ
インを隣接するもの同士で共用する形で直列接続して１
単位（ＮＡＮＤセル）とし、これをビット線に接続する
ものである。

【０００３】メモリセルは通常、浮遊ゲート（電荷蓄積
層）と制御ゲートが積層されたＦＥＴＭＯＳ構造を有す
る。メモリセルアレイは、ｐ型基板又はｎ型基板に形成
されたｐウェル内に集積形成される。ＮＡＮＤセルのド
レイン側は選択ゲートを介してビット線に接続され、ソ
ース側はやはり選択ゲートを介して共通ソース線に接続
される。メモリセルの制御ゲートは、行方向に連続的に
配設されてワード線となる。

【０００４】このＮＡＮＤ型ＥＥＰＲＯＭの動作は、次
の通りである。データ書き込みを行うには、選択された
メモリセルの制御ゲートに高電圧Ｖｐｐ１（＝２０Ｖ程
度）を印加し、非選択メモリセルの制御ゲート及び選択
ゲートに中間電圧Ｖｐｐｍ（＝１０Ｖ程度）を印加し、
ビット線にはデータに応じて０Ｖ又は中間電圧Ｖｍ（＝
８Ｖ程度）を与える。ビット線に０Ｖが与えられた時、
その電圧は選択メモリセルのドレインまで転送されて、
電荷蓄積層に電子注入が生じる。これにより、選択され
たメモリセルのしきい値は正方向にシフトする。この状
態を例えば、“１”とする。ビット線にＶｍが与えられ
た時は実質的に電子注入が起こらず、従ってしきい値は
変化せず負に止まる。この状態は消去状態で“０”とす
る。データ書き込みは、制御ゲートを共有するメモリセ
ルに対して同時に行われる。

【０００５】データ消去は、ＮＡＮＤセル内の全てのメ
モリセルに対して同時に行われる。即ち、全ての制御ゲ
ートを０Ｖとし、ｐ型ウェルをＶｐｐ２（＝２０Ｖ程
度）とする。このとき、選択ゲート，ビット線，ソース
線も２０Ｖにされる。これにより、全てのメモリセルで
電荷蓄積層の電子がｐ型ウェルに放出され、しきい値は
負方向にシフトする。

【０００６】データ読み出しは、選択されたメモリセル
の制御ゲートを０Ｖとし、それ以外のメモリセルの制御
ゲート及び選択ゲートを電源電圧Ｖｃｃ（例えば５Ｖ）
として、選択メモリセルで電流が流れるか否かを検出す
ることにより行われる。

【０００７】読み出し動作の制約から、“１”書き込み
後のしきい値は０ＶからＶｃｃの間に制御しなければな
らない。このため書き込みベリファイが行われ、“１”
書き込み不足のメモリセルのみを検出し、“１”書き込
み不足のメモリセルに対してのみ再書き込みが行われる
よう再書き込みデータを設定する（ビット毎ベリファ
イ）。

【０００８】“１”書き込み不足のメモリセルは、選択
された制御ゲートを例えば０．５Ｖ（ベリファイ電圧）
にして読み出すこと（ベリファイ読み出し）で検出され
る。つまり、メモリセルのしきい値が０Ｖに対してマー
ジンを持って、０．５Ｖ以上になっていないと、選択メ
モリセルで電流が流れ、“１”書き込み不足と検出され
る。“０”書き込み状態にするメモリセルでは当然電流
が流れるため、このメモリセルが“１”書き込み不足と
誤認されないよう、メモリセルを流れる電流を補償する
ベリファイ回路と呼ばれる回路が設けられる。このベリ
ファイ回路によって高速に書き込みベリファイは実行さ
れる。

【０００９】書き込み動作と書き込みベリファイを繰り
返しながらデータ書き込みをすることで、個々のメモリ
セルに対して書き込み時間が最適化され、“１”書き込
み後のしきい値は０ＶからＶｃｃの間に制御される。

【００１０】このＮＡＮＤ型ＥＥＰＲＯＭで多値記憶を
実現するため、例えばＶｃｃが５Ｖの時、書き込み後の
状態を“０”，“１”，“２”の３つにすることを考え
る。“０”書き込み状態はしきい値が０Ｖ以下、“１”
書き込み状態はしきい値が例えば０Ｖから２．５Ｖ（＝
１／２Ｖｃｃ）、“２”書き込み状態はしきい値が例え
ば２．５Ｖ（＝１／２Ｖｃｃ）から５Ｖ（＝Ｖｃｃ）ま
でとする。このように多値記憶のＥＥＰＲＯＭでは、デ
ータ書き込み時において、“０”，“１”それぞれに対
してしきい値を適切に設定する。

【００１１】しかし、メモリセルのしきい値は、時間が
経つにつれて変化する。例えば、データが書き込まれた
後に放置されることによって、電荷蓄積層の電荷は、電
荷蓄積層の回りの絶縁膜の漏れ電流によって減少してし
まうため、適切に設定してあったしきい値から中性しき
い値に変化してしまう。従って、各データに対するマー
ジンを鑑みて、“０”書き込み状態はしきい値が０Ｖ以
下、“１”書き込み状態はしきい値が例えば０．５Ｖ
（０Ｖ＋０．５Ｖ）から２．０Ｖ（＝１／２Ｖｃｃ−
０．５Ｖ）、“２”書き込み状態はしきい値が例えば
３．０Ｖ（＝１／２Ｖｃｃ＋０．５Ｖ）から４．５Ｖ
（＝Ｖｃｃ−０．５Ｖ）までとする。

【００１２】上記のように、従来のビット毎ベリファイ
書き込みを行っても所定の範囲にしきい値を設定できな
いことがある。つまり、従来のビット毎ベリファイ書き
込みによって、各データの書き込み不足のメモリセルに
は追加書き込みを行うため、そのメモリセルのしきい値
の下限は必ず確保される。しかし、そのしきい値の上限
は確認されないため過剰書き込みが発生することがあ
る。これにより“１”書き込みを行ったつもりでも、実
際には“２”書き込みをしてしまうという問題点があっ
た。つまり、“ｉ”データを書き込む時には常に、“ｉ
＋１”以降のデータを書き込んでしまうことがあるとい
う問題があった。

【００１３】

【発明が解決しようとする課題】このように、従来の多
値記憶の不揮発性半導体記憶装置においては、多値のデ
ータに対して所定の範囲にしきい値が設定できないた
め、特に過剰書き込みが発生することがあるために、誤
ったデータを書き込んでしまうことがあるという問題が
あった。

【００１４】本発明は、上記の事情を考慮してなされた
もので、その目的とするところは、多値のデータに対し
てメモリセルのしきい値を確実に所定範囲に設定するこ
とができ、データ書き込みに対する信頼性の高い半導体
記憶装置を提供することにある。

【００１５】

【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。即ち、本
発明（請求項１）は、多値データを記憶可能な半導体記
憶装置において、電気的に書き換え可能な少なくとも３
つの記憶状態を持たせたメモリセルがマトリックス状に
配置されたメモリセルアレイと、このメモリセルアレイ
中の複数のメモリセルの書き込み動作状態を制御するデ
ータを一時記憶するための複数のデータ回路と、前記複
数のメモリセルにそれぞれ対応する前記データ回路の内
容に応じて書き込み動作を行うための書き込み手段と、
前記複数のメモリセルにおいてそれぞれのデータに対し
て書き込み動作後の書き込み不足状態を確認するための
第１の書き込みベリファイ手段と、前記複数のメモリセ
ルにおいてそれぞれのデータに対して書き込み動作後の
書き込み過剰状態を確認するための第２の書き込みベリ
ファイ手段と、前記データ回路の内容とメモリセルの書
き込み動作後の状態から、書き込み不足状態のメモリセ
ルに対して再書き込みを行うように、前記データ回路の
内容を更新する手段とを備え、前記データ回路の内容に
基づく書き込み動作，第１の書き込みベリファイ動作，
第２の書き込みベリファイ動作，及びデータ回路の内容
更新動作を前記複数のメモリセルが所定の書き込み状態
になるまで繰り返しながら行うことにより、少なくとも
３つの記憶状態のデータ書き込みを行うことを特徴とす
る。

【００１６】さらに本発明は、上記構成に加え、特に次
の(1) 〜(3) のいずれかの構成を含むことを特徴とす
る。 (1) データ回路の内容とメモリセルの書き込み動作後の
状態から、少なくとも書き込み過剰状態のメモリセルに
対して、再消去し初めから書き込み動作をやり直す手段
を有すること。 (2) データ回路の内容とメモリセルの書き込み動作後の
状態から、書き込み過剰状態のメモリセルに対して、追
加消去動作をやり直す手段を有すること。 (3) データ回路の内容とメモリセルの書き込み動作後の
状態から、少なくとも書き込み過剰状態にあるメモリセ
ルを含む複数のメモリセルのデータを前記選択された複
数のメモリセル以外の複数のメモリセルに対して、再消
去し初めから書き込み動作をやり直す手段を有するこ
と。

【００１７】また、本発明（請求項５）は、電気的書き
換えを可能としたメモリセルがマトリックス状に配置さ
れたメモリセルアレイを有し、１つのメモリセルに３つ
以上の多値データ“ｉ”（ｉ＝０，１，２，３，〜，ｎ
−２，ｎ−１：ｎ≧３）を記憶させ、データ“０”に対
応する記憶状態を消去状態とした半導体記憶装置であっ
て、センスアンプとしてデータをセンスする機能と、セ
ンスした情報を前記メモリセルアレイ中の複数のメモリ
セルの書き込み動作状態を制御するデータとして記憶す
る機能とを兼ね備えた複数のデータ回路と、前記複数の
メモリセルにそれぞれに対応する前記データ回路の内容
に応じて書き込み動作を行うための書き込み手段と、前
記複数のメモリセルの書き込み後の状態がデータ“ｉ”
の記憶状態に対して書き込み不足状態にあるか否かを確
認するための第ｉ（ｉ＝１，２，３〜，ｎ−２，ｎ−
１：ｎ≧３）の第１の書き込みベリファイ手段と、前記
複数のメモリセルの書き込み後の状態がデータ“ｉ”の
記憶状態に対して書き込み過剰状態にあるか否かを確認
するための第ｉ（ｉ＝１，２，３〜，ｎ−２，ｎ−１：
ｎ≧３）の第２の書き込みベリファイ手段と、前記デー
タ回路の内容とメモリセルの書き込み動作後の状態か
ら、書き込み不足状態のメモリセルに対して再書き込み
を行うように、前記データ回路の内容を、データ“ｉ”
となるべきメモリセルに対応するデータ回路について一
括更新する第ｉ（ｉ＝１，２，３〜，ｎ−２，ｎ−１：
ｎ≧３）のデータ回路内容更新手段と、第ｉの第１の書
き込みベリファイ手段による記憶状態の不足状態の確認
と、第ｉの第２の書き込みベリファイ手段による記憶状
態の過剰状態の確認と、第ｉのデータ回路内容更新手段
による一括更新を、データ“１”からデータ“ｎ−１”
に関して行う手段とを備え、前記データ回路の内容に基
づく書き込み動作，第１の書き込みベリファイ動作，第
２の書き込みベリファイ動作，及びデータ回路の内容更
新を前記複数のメモリセルが所定の書き込み状態になる
まで繰り返しながら行うことにより、電気的に少なくと
も３以上の記憶状態のデータ書き込みを行うことを特徴
とする。

【００１８】ここで、本発明の望ましい実施態様として
は、次のものが上げられる。 (1) メモリセルは、３以上の複数の記憶状態として任意
のデータ“ｉ”（ｉ＝１、２、３〜，ｎ−２，ｎ−１；
ｎ≧３）をしきい値の大きさで多値記憶するものであ
り、データ“ｉ”に対する第１の書き込みベリファイ動
作は、データ“ｉ”状態になるべきメモリセルのしきい
値の下限を確認するものであり、データ“ｉ”に対する
第２の書き込みベリファイ動作は、データ“ｉ”状態に
なるべきメモリセルのしきい値の上限を確認するもので
あること。 (2) メモリセルは、半導体基板上に電荷蓄積層と制御ゲ
ートを積層して構成され、電荷蓄積層中の電荷量によっ
てメモリセルのしきい値を変動させ、そのしきい値の大
きさで多値記憶するものであり、データ“ｉ”に対する
第１の書き込みベリファイ動作は、データ“ｉ”状態に
なるべきメモリセルのしきい値の下限よりも大きい電圧
を制御ゲートに印加することによって確認するものであ
り、データ“ｉ”に対する第２の書き込みベリファイ動
作は、データ“ｉ”状態になるべきメモリセルのしきい
値の上限よりも小さい電圧を制御ゲートに印加すること
によって確認するものであること。 (3) メモリセルは、半導体基板上に電荷蓄積層と制御ゲ
ートを積層して構成され、電荷蓄積層中の電荷量によっ
てメモリセルのしきい値を変動させ、そのしきい値の大
きさで多値記憶するものであり、データ“ｉ”に対する
第１の書き込みベリファイ動作は、第１の電圧を制御ゲ
ートに印加し、ソースに第３の電圧を印加し、ビット線
に出力される電圧によってデータ“ｉ”状態になるべき
メモリセルのしきい値の下限を確認するものであり、デ
ータ“ｉ”に対する第２の書き込みベリファイ動作は、
第２の電圧を制御ゲートに印加し、ソースに第３の電圧
を印加し、ビット線に出力される電圧によってデータ
“ｉ”状態になるべきメモリセルのしきい値の上限を確
認するものであること。 (4) データ“ｉ”に対する第１の書き込みベリファイ動
作時に制御ゲートに印加される第１の電圧よりも、デー
タ“ｉ”に対する第２の書き込みベリファイ動作時に制
御ゲートに印加する第２の電圧の方が大きいこと。 (5) メモリセルは、電気的書き換え可能な不揮発性メモ
リセルであること。 (6) メモリセルは、１つのビット線とソース線の間で、
複数個づつ直列接続されたＮＡＮＤ型セル構造を形成し
ていること。 (7) メモリセルは、１つのビット線とソース線の間で、
複数のメモリセルが並列に接続されたＮＯＲ型セル構造
を形成していること。

【００１９】

【作用】本発明によれば、従来一般に行われている第１
の書き込みベリファイ手段に加え、第２の書き込みベリ
ファイ手段を設けて書き込み過剰を確認しているので、
書き込み過剰状態のメモリセルに対して、データ消去後
に初めから書き込み動作をやり直したり、追加消去動作
を行ったり、又は別のメモリセルに初めから書き込み動
作をやり直すことによって、各データに対してメモリセ
ルのしきい値を所定の範囲に設定することができる。こ
れにより、記憶データのエラー発生を未然に防止するこ
とができ、信頼性の向上をはかり得る。

【００２０】本発明に関わる一つの多値（ここでは、ｎ
値とする。）記憶型ＥＥＰＲＯＭでは、それぞれのデー
タに対して書き込み動作後の書き込み不足状態を確認す
るための第１の書き込みベリファイ読み出し動作をｎ−
１個の基本サイクルから行い、それぞれのデータに対し
て書き込み動作後の書き込み過剰状態を確認するための
第２の書き込みベリファイ読み出し動作をｎ−１個の基
本サイクルから行うように構成される。

【００２１】消去状態を“０”とし、多値レベルをメモ
リセルのしきい値の低い順に“１”，“２”，〜
“ｉ”，〜，“ｎ−１”とすると、ｉ番目のサイクルで
は“ｉ”データに対する書き込み不足状態が第１の書き
込みベリファイ読み出し動作により確認され、“ｉ”デ
ータに対する書き込み過剰状態が第２の書き込みベリフ
ァイ読み出し動作により確認されるように構成する。こ
のため、第１の書き込みベリファイ読み出し動作時に
は、選択した制御ゲートに、データ“ｉ”状態になるべ
きメモリセルのしきい値の下限よりも大きい電圧をベリ
ファイ電圧発生回路により印加することにより、“ｉ”
データが書き込み不足であれば、メモリセルで電流が流
れるようにし、さらに第２の書き込みベリファイ読み出
し動作時には、選択した制御ゲートに、データ“ｉ”状
態になるべきメモリセルのしきい値の上限よりも小さい
電圧をベリファイ電圧発生回路により印加することによ
り、“ｉ”データが書き込み過剰であれば、メモリセル
で電流が流れないようにする。このようにすることによ
り、ビット線の電圧を検知することでデータ“ｉ”に対
応する所定のしきい値範囲に選択セルのしきい値がなっ
ていることを検出するセンスアンプを備える。

【００２２】また、前記データ回路の内容とメモリセル
の書き込み動作後の状態から書き込み不足状態のメモリ
セルに対して再書き込みを行うように、前記データ回路
の内容を更新する手段を備え、前記データ回路の内容に
基づく書き込み状態と第１の書き込みベリファイ動作及
び第２の書き込みベリファイ動作及び、データ回路の内
容更新を前記複数のメモリセルが所定の書き込み状態に
なるまで繰り返しながら行うことにより、電気的に少な
くとも３つの記憶状態のデータ書き込みを行うことを特
徴とする。

【００２３】本発明に関わる第２の多値（ここでは、ｎ
値とする。）記憶型ＥＥＰＲＯＭでは、それぞれのデー
タに対して書き込み動作後の書き込み不足状態を確認す
るための第１の書き込みベリファイ読み出し動作を１個
の基本サイクルから行い、それぞれのデータに対して書
き込み動作後の書き込み過剰状態を確認するための第２
の書き込みベリファイ読み出し動作を１個の基本サイク
ルから行うように構成される。消去状態を“０”とし、
多値レベルをメモリセルのしきい値の低い順に“１”，
“２”，〜“ｉ”，〜，“ｎ−１”とする。

【００２４】データ書き込み不足を確認する第１の書き
込みベリファイ動作は、第１の電圧を制御ゲートに印加
し、ソースに第３の電圧を印加し、ビット線に出力され
る電圧によってデータ“ｉ”状態になるべきメモリセル
のしきい値の下限を確認するものである。つまり、ビッ
ト線には、第１のゲート電圧からメモリセルのしきい値
分だけ小さい電圧が出力されている。ビット線電圧が、
例えばデータ“ｉ”の所定の値よりも大きければ、その
メモリセルのしきい値は所定の値よりも小さいこととな
り、書き込み不足と判断される。このように、ビット線
につながるセンスアンプ回路内で、各データ“ｉ”に対
応するリファレンス電圧とビット線電圧を比較すること
により、１回の第１の書き込みベリファイ読み出し動作
でｎ値の書き込み不足状態を検知することができる。

【００２５】データ書き込み過剰を確認する第２の書き
込みベリファイ動作は、第１の電圧よりも大きい第２の
電圧を制御ゲートに印加し、ソースに第３の電圧を印加
し、ビット線に出力される電圧によってデータ“ｉ”状
態になるべきメモリセルのしきい値の上限を確認するも
のである。つまり、ビット線には、第２のゲート電圧か
らメモリセルのしきい値分だけ小さい電圧が出力されて
いる。ビット線電圧が、例えばデータ“ｉ”の所定の値
よりも小さければ、そのメモリセルのしきい値は所定の
値よりも大きいこととなり、書き込み過剰と判断され
る。このように、ビット線につながるセンスアンプ回路
内で、各データ“ｉ”に対応するリファレンス電圧とビ
ット線電圧を比較することにより、１回の第２の書き込
みベリファイ読み出し動作でｎ値の書き込み過剰状態を
検知することができる。

【００２６】

【実施例】以下、本発明の実施例を図面を参照して説明
する。（実施例１）図１は、本発明の第１の実施例に係わるＥ
ＥＰＲＯＭの概略構成を示すブロック図である。図で
は、番地選択を行うためのアドレスバッファ及び行，列
のアドレスデコーダ等は省略して、書き込みベリファイ
動作に関係する部分の構成を示している。

【００２７】メモリセルアレイ２１に対して、データ読
出しを行うためのセンスアンプ回路２２及びＩ／Ｏバッ
ファ２７が設けられ、またデータの消去，書き込み及び
読み出しの制御を行うために制御ゲート制御回路２８及
びビット線制御回路３１が設けられている。制御ゲート
制御回路２８とビット線制御回路３１は、メモリセルア
レイ２１の制御ゲート線及びビット線にデータの書き込
み，消去及び読み出しの各動作に対応して所定の制御信
号を出力するもので、書き込みベリファイタイミング制
御回路３４，書き込みベリファイ電位発生回路３３、及
び内部アドレス発生回路３２からの信号によって制御さ
れる。また、データ書き込み及び消去に対応して制御ゲ
ート線，ビット線等にそれぞれ必要な高電位Ｖｐｐや中
間電位ＶｐｐＭを与える高電位発生回路２９及び中間電
位発生回路３０が設けられている。

【００２８】データ入力バッファ２５は、メモリセルア
レイ２１のビット線に与える書き込みデータやワード
線，基板に与える消去データを取り込む回路であり、こ
のデータ入力バッファ２５で取り込まれたデータはデー
タラッチ回路２６にラッチされる。データラッチ回路２
６とセンスアンプ回路２２は、書き込みベリファイ動作
時には、内部アドレス発生回路３２から出力される列ア
ドレスに従ってそれぞれセンス動作と再書き込みすべき
データのラッチを行う。センスアンプ回路２２とデータ
ラッチ回路２６の出力はデータ比較回路２３に入力され
ている。

【００２９】データ比較回路２３は、ベリファイ動作時
にデータラッチ回路２６にラッチされたデータとセンス
アンプ回路２２より読み出されたデータの一致を、列ア
ドレス毎に比較検出し、その結果をラッチする機能を有
する。このデータ比較回路２３の出力は、データ入出力
バッファ２４を介して、ベリファイ終了検知回路３６に
導かれる。

【００３０】データラッチ回路２６にラッチされたデー
タに従って書き込みベリファイ動作を行って、書き込み
データが全て所望のしきい値範囲に入っていると、ベリ
ファイ終了検知回路３６によりデータ書き込み終了信号
が得られる。データ書き込み終了信号が出ない場合に
は、再度データの書き込みが行われ、ベリファイ動作が
繰り返される。データ書き込み終了信号が得られると、
これによりメモリセルアレイ・ブロック管理回路３５は
次のブロックを選択し、その選択信号はベリファイタイ
ミング制御回路３４に入力される。メモリセルアレイ・
ブロック管理回路３５は、最終的にベリファイ動作が失
敗した場合にそのブロックをプロテクトする指示をも行
う。

【００３１】図２（ａ）（ｂ）は、メモリセルアレイを
ＮＡＮＤ型メモリで構成した場合の平面図と等価回路図
であり、図３図（ａ）（ｂ）はそれぞれ図２（ａ）のＡ
―Ａ′及びＢ−Ｂ′断面図である。素子分離酸化膜１２
で囲まれたｐ型シリコン基板（又はｐ型ウェル）１１に
複数のＮＡＮＤセルからなるメモリセルアレイが形成さ
れている。１つのＮＡＮＤセルに着目して説明するとこ
の実施例では、８個のメモリセルＭ1 〜Ｍ8 が直列接続
されて１つのＮＡＮＤセルを構成している。メモリセル
はそれぞれ、基板１１にゲート絶縁膜１３を介して浮遊
ゲート１４（１４₁ ，１４₂ ，…，１４₈ ）が形成さ
れ、この上に層間絶縁膜１５を介して制御ゲート１６
（１６₁ ，１６₂ ，…，１６₈ ）が形成されて、構成さ
れている。これらのメモリセルのソース，ドレインであ
るｎ型拡散層１９は隣接するもの同士共用する形で、メ
モリセルが直列接続されている。

【００３２】ＮＡＮＤセルのドレイン側，ソース側には
夫々、メモリセルの浮遊ゲート，制御ゲートと同時に形
成された選択ゲート１４₉ ，１６₉ 及び１４₁₀，１６₁₀
が設けられており、選択ゲート１４₉ と１６₉ の間、１
４₁₀と１６₁₀の間は短絡されている。これら選択ゲート
は２層構造であることは必ずしも必要ではなく、例えば
上部の選択ゲート１６₉ ，１６₁₀のみで構成してもよ
い。素子形成された基板上はＣＶＤ酸化膜１７により覆
われ、この上にビット線１８が配設されている。ビット
線１８はＮＡＮＤセルの一端のドレイン側拡散層１９に
コンタクトさせている。行方向に並ぶＮＡＮＤセルの制
御ゲート１４は共通に制御ゲート線ＣＧ1，ＣＧ2 ，
…，ＣＧ8 として配設されている。これら制御ゲート線
はワード線となる。選択ゲート１４₉ ，１６₉ 及び１４
₁₀，１６₁₀もそれぞれ行方向に連続的に選択ゲート線Ｓ
Ｇ1 ，ＳＧ2 として配設されている。

【００３３】図４（ａ）には、選択されたある１つのメ
モリセルに注目して、ｎ値の多値状態を読み出す場合の
例を示している。各メモリセル４１は、選択トランジス
タ４２を介して１回のセルの読み出しデータをラッチす
るデータラッチ回路を有しているセンスアンプ４３につ
ながり、さらに選択トランジスタ４４を介して過去の読
み出しデータをラッチする複数のデータラッチ回路４５
がセンスアンプ４３につながり、さらに選択トランジス
タ４６を介してデータラッチ回路４５中のデータを検知
する検知回路４７がデータラッチ回路４５につながって
いる。

【００３４】図４（ｂ）には、図４（ａ）に示した構成
において、メモリセル４１が前記図２及び図３に示した
ような電荷蓄積層を有している構造のメモリセルの場合
を示している。

【００３５】また、図５には、メモリセルが直列に接続
されているＮＡＮＤ型メモリによって構成されているメ
モリセルアレイを、図４に示した構成に適用した場合を
示している。同様に図６には、メモリセルが並列接続さ
れているＮＯＲ型メモリによって構成されているメモリ
セルアレイを図４に示した構成に適用した場合を示して
いる。

【００３６】図７には、図４に示す構成において多値、
本実施例では３値の場合の多値データを読み出す時に選
択制御ゲートに印加するゲート電圧の波形を示してい
る。第１のパルス（Ｐ１）は、データ“１”の最小値に
達しているかを確認するために制御ゲートに印加するパ
ルスであり、その電圧は“１”データの所定のしきい値
範囲の最小電圧と同じ電圧である。第２のパルス（Ｐ
２）は、データ“２”の最小値に達しているかを確認す
るために制御ゲートに印加するパルスであり、その電圧
は“２”データの所定のしきい値範囲の最小電圧と同じ
電圧である。

【００３７】第３のパルス（Ｐ′２）は、データ“２”
の最大値を越えていないかを確認するために制御ゲート
に印加するパルスであり、その電圧は“２”データの所
定のしきい値範囲の最大電圧と同じ電圧である。第４の
パルス（Ｐ′１）は、データ“１”の最大値を越えてい
ないかを確認するために制御ゲートに印加するパルスで
あり、その電圧は“１”データの所定のしきい値範囲の
最大電圧と同じ電圧である。

【００３８】図８に、図７の変形例を示している。図８
（ａ）では、まず初めに第１のパルスとして、データ
“１”の最小値に達しているかを確認するためにＰ１を
制御ゲートに印加し、次に第２のパルスとしてデータ
“１”の最大値に達しているかを確認するためにＰ′１
を印加し、次に第３のパルスとしてデータ“２”の最小
値に達しているかを確認するためにＰ２を印加し、次に
第４のパルスとしてデータ“２”の最大値に達している
かを確認するためにＰ′２を印加している。制御ゲート
に印加する各パルスの電圧値は上記と同じである。

【００３９】図８（ｂ）は、図８（ａ）における制御ゲ
ートに印加する第１〜第４のパルスにおいて、一度づつ
接地電位に戻さずに、順次電圧を高くして行く例であ
る。図８（ｃ）は、図８（ａ）とは逆に確認する例であ
る。つまり、第１のパルスでデータ“２”の最大値を確
認し、第２のパルスでデータ“２”の最小値を確認し、
第３のパルスでデータ“１”の最大値を確認し、第４の
パルスでデータ“１”の最小値を確認する実施例であ
る。

【００４０】なお、図には示さないが、図８（ｃ）にお
ける制御ゲートに印加する第１〜第４のパルスにおい
て、一度づつ接地電位に戻さずに、順次電圧を低くして
いく例も考えられる。

【００４１】図９は、各データ“１”，“２”に対し、
その状態において各読み出しパルスに対してどのように
センスアンプ内に読み出されるかを示している。つま
り、各メモリセルのしきい値と制御ゲートに印加される
電圧の大小関係によってメモリセルは、ＯＮ若しくはＯ
ＦＦし、この状態によってセンスアンプ内には、１若し
くは０として格納される。そして、順次読み出されてセ
ンスアンプ内に読み出されたデータは、順次データラッ
チ回路内に格納され、本実施例においては４つの１／０
データとして格納される。

【００４２】従って本実施例では、もし選択したメモリ
セルに“１”データが書き込まれている場合において
は、データラッチ回路内に格納された４つのデータにお
いて、Ｐ１パルスによって読み出された第１のデータと
してＯＦＦ状態に相当するデータが格納されていて、か
つＰ′１パルスによって読み出された第４のデータとし
てＯＮ状態に相当するデータが格納されていれば、
“１”データが正常に書き込まれていることとなる。一
方、Ｐ１パルスによって読み出された第１のデータとし
てＯＮ状態に相当するデータが格納されている場合は、
“１”データが書き込み不足状態にあることとなり、
Ｐ′１パルスによって読み出された第４のデータとして
ＯＦＦ状態に相当するデータが格納されていれば、
“１”データが書き込み過剰状態にあることとなる。

【００４３】また、もし選択したメモリセルに“２”デ
ータが書き込まれている場合においては、データラッチ
回路内に格納された４つのデータにおいて、Ｐ２パルス
によって読み出された第２のデータとしてＯＦＦ状態に
相当するデータが格納されていて、かつＰ′２パルスに
よって読み出された第３のデータとしてＯＮ状態に相当
するデータが格納されていれば、“２”データが正常に
書き込まれていることとなる。一方、Ｐ２パルスによっ
て読み出された第２のデータとしてＯＮ状態に相当する
データが格納されている場合は、“２”データが書き込
み不足状態にあることとなり、Ｐ′２パルスによって読
み出された第３のデータとしてＯＦＦ状態に相当するデ
ータが格納されていれば、“２”データが書き込み過剰
状態にあることとなる。

【００４４】以上述べた判断を検知回路によって行うこ
とにより、多値の情報が各メモリセルに正常に書き込ま
れているのか、書き込み不足状態にあるのか、書き込み
過剰状態にあるのかを判断する。

【００４５】図１０には、図４に示す構成において多
値、本実施例ではｎ値の場合の多値データを読み出す選
択制御ゲートに印加するゲート電圧の波形を示してい
る。第１のパルス（Ｐ１）は、データ“１”の最小値に
達しているかを確認するために制御ゲートに印加するパ
ルスであり、その電圧は“１”データの所定のしきい値
範囲の最小電圧と同じ電圧である。第２のパルス（Ｐ
２）は、データ“２”の最小値に達しているかを確認す
るために制御ゲートに印加するパルスであり、その電圧
は“２”データの所定のしきい値範囲の最小電圧と同じ
電圧である。

【００４６】第（ｉ）のパルス（Ｐ（ｉ））は、データ
“ｉ”の最小値に達しているかを確認するために制御ゲ
ートに印加するパルスであり、その電圧は“ｉ”データ
の所定のしきい値範囲の最小電圧と同じ電圧である。第
（ｎ−２）のパルス（Ｐ（ｎ−２））は、データ“ｎ−
２”の最小値に達しているかを確認するために制御ゲー
トに印加するパルスであり、その電圧は“ｎ−２”デー
タの所定のしきい値範囲の最小電圧と同じ電圧である。
第（ｎ−１）のパルス（Ｐ（ｎ−１））は、データ“ｎ
−１”の最小値に達しているかを確認するために制御ゲ
ートに印加するパルスであり、その電圧は“ｎ−１”デ
ータの所定のしきい値範囲の最小電圧と同じ電圧であ
る。

【００４７】第（ｎ）のパルス（Ｐ′（ｎ−１））は、
データ“ｎ−１”の最大値を越えていないかを確認する
ために制御ゲートに印加するパルスであり、その電圧は
“ｎ−１”データの所定のしきい値範囲の最大電圧と同
じ電圧である。第（ｎ＋１）のパルス（Ｐ′（ｎ−
２））は、データ“ｎ−２”の最大値を越えていないか
を確認するために制御ゲートに印加するパルスであり、
その電圧は“ｎ−２”データの所定のしきい値範囲の最
大電圧と同じ電圧である。第（２ｎ−１−ｉ）のパルス
（Ｐ′（ｉ））は、データ“ｉ”の最大値を越えていな
いかを確認するために制御ゲートに印加するパルスであ
り、その電圧は“ｉ”データの所定のしきい値範囲の最
大電圧と同じ電圧である。

【００４８】第（２ｎ−３）のパルス（Ｐ′２）は、デ
ータ“２”の最大値を越えていないかを確認するために
制御ゲートに印加するパルスであり、その電圧は“２”
データの所定のしきい値範囲の最大電圧と同じ電圧であ
る。第（２ｎ−２）のパルス（Ｐ′１）は、データ
“１”の最大値を越えていないかを確認するために制御
ゲートに印加するパルスであり、その電圧は“１”デー
タの所定のしきい値範囲の最大電圧と同じ電圧である。

【００４９】図１１は、各データ“１”，“２”から
“ｎ−２”，“ｎ−１”に対してその状態に対して各読
み出しパルスに対してどのようにセンスアンプ内に読み
出されるかを示している。つまり、各メモリセルのしき
い値と制御ゲートに印加される電圧の大小関係によって
メモリセルは、ＯＮ若しくはＯＦＦし、この状態によっ
てセンスアンプ内には、１若しくは０として格納され
る。そして、順次読み出されてセンスアンプ内に読み出
されたデータは、順次データラッチ回路内に格納され、
本実施例においては（２ｎ−２）つの１／０データとし
て格納される。

【００５０】従って本実施例では、もし選択したメモリ
セルに“１”データが書き込まれている場合において
は、データラッチ回路内に格納された（２ｎ−２）つの
データにおいて、Ｐ１パルスによって読み出された第１
のデータがＯＦＦ状態に相当するデータとして格納され
ていて、かつＰ′１パルスによって読み出された第（２
ｎ−２）のデータがＯＮ状態に相当するデータとして格
納されていれば、“１”データが正常に書き込まれてい
ることとなる。一方、Ｐ１パルスによって読み出された
第１のデータがＯＮ状態に相当するデータとして格納さ
れている場合は、“１”データが書き込み不足状態にあ
ることとなり、Ｐ′１パルスによって読み出された第
（２ｎ−２）のデータがＯＦＦ状態に相当するデータと
して格納されていれば、“１”データが書き込み過剰状
態にあることとなる。

【００５１】また、もし選択したメモリセルに“２”デ
ータが書き込まれている場合においては、データラッチ
回路内に格納された（２ｎ−２）つのデータにおいて、
Ｐ２パルスによって読み出された第２のデータがＯＦＦ
状態に相当するデータとして格納されていて、かつＰ′
２パルスによって読み出された第（２ｎ−３）のデータ
がＯＮ状態に相当するデータとして格納されていれば、
“２”データが正常に書き込まれていることとなる。一
方、Ｐ２パルスによって読み出された第２のデータがＯ
Ｎ状態に相当するデータとして格納されている場合は、
“２”データが書き込み不足状態にあることとなり、
Ｐ′２パルスによって読み出された第（２ｎ−３）のデ
ータがＯＦＦ状態に相当するデータとして格納されてい
れば、“２”データが書き込み過剰状態にあることとな
る。

【００５２】また、もし選択したメモリセルに“ｉ”デ
ータが書き込まれている場合においては、データラッチ
回路内に格納された（２ｎ−２）つのデータにおいて、
Ｐ（ｉ）パルスによって読み出された第（ｉ）のデータ
がＯＦＦ状態に相当するデータとして格納されていて、
かつＰ′（ｉ）パルスによって読み出された第（２ｎ−
１−ｉ）のデータがＯＮ状態に相当するデータとして格
納されていれば、“１”データが正常に書き込まれてい
ることとなる。一方、Ｐ（ｉ）パルスによって読み出さ
れた第（ｉ）のデータがＯＮ状態に相当するデータとし
て格納されている場合は、“ｉ”データが書き込み不足
状態にあることとなり、Ｐ′（ｉ）パルスによって読み
出された第（２ｎ−１−ｉ）のデータがＯＦＦ状態に相
当するデータとして格納されていれば、“１”データが
書き込み過剰状態にあることとなる。

【００５３】以上述べた判断を検知回路によって行うこ
とにより、ｎ値に対応する多値の情報が各メモリセルに
正常に書き込まれているのか、書き込み不足状態にある
のか、書き込み過剰状態にあるのかを判断することがで
きる。

【００５４】そして、もし書き込み不足状態のセルが存
在する場合には、追加書き込み動作が行われる。即ち、
選択制御ゲートに初期電圧に対して各データのしきい値
分布幅分の電圧を増加した電圧を印加し、選択制御ゲー
トにつながる複数のメモリセルの各ビット線に対して、
それぞれのメモリセルに書き込むデータ“ｉ”に対応す
る電圧を印加する。上記書き込み動作とデータ読み出し
動作を全てのメモリセルに対して書き込み不足状態がな
くなるまで繰り返し行う。

【００５５】一方、書き込み過剰状態のメモリセルが存
在する場合は、選択したメモリセルを再消去し初めから
書き込み動作をやり直す、又は少なくとも書き込み過剰
状態のメモリセルに対して追加消去動作をやり直すこと
により、しきい値を適切な範囲にする。さらに別の方法
として、書き込み過剰状態にあるメモリセルが存在する
場合は、前記セルを含む複数のメモリセルのデータを前
記選択された複数のメモリセル以外の複数のメモリセル
に対して、再消去し初めから書き込み動作をやり直して
もよい。

【００５６】また、図１２に本実施例の多値のデータ読
み出し動作時に制御ゲートに印加する電圧の別の実施例
を示す。つまり、各Ｐ１，Ｐ２，Ｐ′２，Ｐ′１パルス
を印加する時の電圧をグランドレベルまで下げなくとも
よい。（実施例２）次に、本発明の第２の実施例について述べ
る。この実施例は、書き込み不足状態を確認する第１の
ベリファイと、書き込み過剰状態を確認する第２のベリ
ファイを、それぞれ１回のサイクルで行うものである。

【００５７】図１３には、メモリセルが電荷蓄積層を有
している構造のメモリセルの場合において、選択された
ある１つのメモリセルに注目して、ｎ値の多値状態を読
み出す別の例を示している。各メモリセル８１は選択ト
ランジスタ８２を介してビット線につながり、ビット線
にはそれぞれ選択トランジスタ８８を介して（ｎ−１）
個のセルの読み出しデータのセンスアンプ８３が並列に
つながり、そのセンスアンプ８３にはそれぞれ多値のレ
ベルに対応するリファレンス電圧Ｖｒｅｆが接続されて
いる。各センスアンプ８３には、それぞれ２つのデータ
をラッチできるデータラッチ回路８５が接続されてお
り、さらにそのｎ個のデータラッチ回路８５は選択トラ
ンジスタ８６を介して検知回路８７に接続されている。
このとき、選択トランジスタ８２はなくてもよい。

【００５８】これにより、メモリセル８１のソース端に
電圧Ｖｓを印加し、制御ゲートにＶｇを印加することに
よってビット線に出力される電圧は、制御ゲート電圧か
らそのメモリセルの状態を表すしきい値電圧分だけ低下
した電圧が出力される。つまり、このビット線電圧を測
定することによって、各メモリセルのしきい値を各セン
スアンプ８３にてセンスすることが可能となる。

【００５９】図１４には、メモリセルが直列接続されて
いるＮＡＮＤ型メモリによって構成されているメモリセ
ルアレイを、図１３に示した構成に適用した場合を示し
ている。また、この図１４の実施例は、図１３に示すよ
うに、各Ｓ／Ａ毎に選択トランジスタを付けてもよい。
図１５には、メモリセルが並列接続されているＮＯＲ型
メモリによって構成されているメモリセルアレイを、図
１３に示した構成に適用した場合を示している。また、
この図１５の実施例は、図１３に示すように、各Ｓ／Ａ
毎に選択トランジスタを付けてもよい。

【００６０】図１６には、前記センスアンプの具体的な
回路構成が示してある。具体的な動作は、“ｉ”データ
に対応するレベルとして供給されているリファレンス電
圧（Ｖｒｅｆ（ｉ））よりもメモリセルのビット線の電
圧が大きい場合は、ラッチ回路につながるＯＵＴ端子に
Ｖｃｃが出力され、リファレンス電圧（Ｖｒｅｆ
（ｉ））よりもメモリセルのビット線の電圧が小さい場
合は、ラッチ回路につながるＯＵＴ端子に０Ｖが出力さ
れる。このようにして、ＯＵＴ端子の電圧によってラッ
チ回路内に１若しくは０のデータが格納される。

【００６１】図１７には、図１３に示す構成において多
値、本実施例では３値の場合の多値データを読み出す時
にビット線に出力される電圧を示している。“０”書き
込み状態はしきい値が０Ｖ以下、“１”書き込み状態は
しきい値が例えば０．５Ｖから２．０Ｖ、“２”書き込
み状態はしきい値が例えば３．０Ｖから４．５Ｖまでと
する。このとき、図１８に示すように、制御ゲートに
５．５Ｖを印加したときには、“１”データにおいて書
き込み不足の時にはビット線に５Ｖ以上の電圧が出力さ
れ、“１”データにおいて書き込み過剰の時にはビット
線に３．５Ｖ以下の電圧が出力され、“１”データにお
いて正常に書き込まれている時はビット線３．５Ｖ以上
で５Ｖ以下の電圧が出力される。

【００６２】制御ゲートに５．５Ｖを印加したときに
は、“２”データにおいて書き込み不足の時にはビット
線に２．５Ｖ以上の電圧が出力され、“２”データにお
いて書き込み過剰の時にはビット線に１Ｖ以下の電圧が
出力され、“２”データにおいて正常に書き込まれてい
る時はビット線に１Ｖ以上で２．５Ｖ以下の電圧が出力
される。

【００６３】また、制御ゲートに７．０Ｖを印加したと
きには、“１”データにおいて書き込み不足の時にはビ
ット線に６．５Ｖ以上の電圧が出力され、“１”データ
において書き込み過剰の時にはビット線に５Ｖ以下の電
圧が出力され、“１”データにおいて正常に書き込まれ
ている時はビット線に５Ｖ以上で６．５Ｖ以下の電圧が
出力される。制御ゲートに７．０Ｖを印加したときに
は、“２”データにおいて書き込み不足の時にはビット
線に４Ｖ以上の電圧が出力され、“２”データにおいて
書き込み過剰の時にはビット線に２．５Ｖ以下の電圧が
出力され、“２”データにおいて正常に書き込まれてい
る時はビット線に２．５Ｖ以上で４Ｖ以下の電圧が出力
される。

【００６４】このように、制御ゲートに各多値データの
最小値を判断するために制御ゲートに印加する電圧（Ｖ
１）は、各多値データの最大値を判断すために制御ゲー
トに印加する電圧（Ｖ２）に対して、各データにおける
しきい値分布幅分だけ小さくしておくことが望ましい。

【００６５】従って、図１３に示す回路構成において、
図１９のように電圧を印加することにより、各メモリセ
ルのしきい値が各データに従って所定の範囲に入ってい
るか否かを判断することができる。つまり、まずソース
線に電圧Ｖｃｃを印加した後に、制御ゲートにＶ１を印
加しその後にビット線の電圧をセンスアンプ内に転送す
るためにＶｓ／ａにＶｃｃを印加し、選択トランジスタ
をＯＮさせる。このとき、データ“１”用のリファレン
ス電圧として５Ｖが第１のセンスアンプ内に印加され、
データ“２”用のリファレンス電圧として２．５Ｖが第
２のセンスアンプ内に印加される。そして、各リファレ
ンス電圧とビット線電圧の大小関係により１若しくは０
が確定しそれぞれのラッチ回路内に格納される。このラ
ッチデータにより、メモリセルのしきい値の下限を確認
することになる。このラッチ回路内へのデータ格納が終
了したら、Ｖｓ／ａ電圧を０Ｖに落とし、制御ゲート電
圧も落とす。このとき、図に示すようにソース電圧は落
とさなくともよいし、制御ゲートの電圧を落とした後に
落としてもよい。

【００６６】次に、制御ゲートにＶ２を印加しその後に
ビット線の電圧をセンスアンプ内に転送するためにＶｓ
／ａにＶｃｃを印加し、選択トランジスタをＯＮさせ
る。このとき、データ“１”用のリファレンス電圧とし
て５Ｖが第１のセンスアンプ内に印加され、データ
“２”用のリファレンス電圧として２．５Ｖが第２のセ
ンスアンプ内に印加される。そして、各リファレンス電
圧とビット線電圧の大小関係により１若しくは０が確定
しそれぞれのラッチ回路内に格納される。このラッチデ
ータにより、メモリセルのしきい値の上限を確認するこ
とになる。このラッチ回路内へのデータ格納が終了した
ら、Ｖｓ／ａ電圧を０ｖに落とし、制御ゲート電圧も落
とす。その後に、ラッチ回路と検知回路をつなげる選択
トランジスタをＯＮさせるために、ＶｋにＶｃｃを印加
し、ラッチ回路内のデータを検知回路内に転送したら、
Ｖｋを０Ｖに落とす。

【００６７】この動作により、図２０に示すように、デ
ータ“１”，“２”共に、ラッチ回路内に格納された制
御ゲートにＶ１を印加したときに読み込んだ１番目のデ
ータがＨで、かつ制御ゲートにＶ２を印加したときに読
み込んだ２番目のデータがＬの時、データは正常な範囲
に書き込まれていることになる。また、データ“１”，
“２”共に、ラッチ回路内に格納された制御ゲートにＶ
１を印加したときに読み込んだ１番目のデータがＨで、
かつ制御ゲートにＶ２を印加したときに読み込んだ２番
目のデータがＨの時、データは過剰に書き込まれている
ことになる。また、データ“１”、“２”共に、ラッチ
回路内に格納された制御ゲートにＶ１を印加したときに
読み込んだ１番目のデータがＬで、かつ制御ゲートにＶ
２を印加したときに読み込んだ２番目のデータがＬの
時、データは不足に書き込まれていることになる。

【００６８】以上述べた判断を検知回路によって行うこ
とにより、多値の情報が各メモリセルに正常に書き込ま
れているのか、書き込み不足状態にあるのか、書き込み
過剰状態にあるのかを判断する。上記判定動作法は、ｎ
値の場合の多値データの読み出す時にも適用可能であ
る。この時は、センスアンプ，データラッチ回路が（ｎ
−１）づつビット線に対して接続される。この時“ｉ”
データと“ｉ＋１”データに対するリファレンス電圧
は、しきい値分布幅と２つのしきい値分布間の電圧差の
合計分だけ異なっており、“１”データに対応するリフ
ァレンス電圧の方が大きいとする。

【００６９】そして、データ“１”，“２”から“ｎ−
１”共に、ラッチ回路内に格納された制御ゲートにＶ１
を印加したときに読み込んだ１番目のデータがＨで、制
御ゲートにＶ２を印加したときに読み込んだ２番目のテ
ータがＬの時、データは正常な範囲に書き込まれている
ことになる。また、データ“１”，“２”から“ｎ−
１”共に、ラッチ回路内に格納された制御ゲートにＶ１
を印加したときに読み込んだ１番目のデータがＨで、制
御ゲートにＶ２を印加したときに読み込んだ２番目のデ
ータがＨの時、データは過剰に書き込まれていることに
なる。また、データ“１”，“２”から“ｎ−１”共
に、ラッチ回路内に格納された制御ゲートにＶ１を印加
したときに読み込んだ１番目のデータがＬで、制御ゲー
トにＶ２を印加したときに読み込んだ２番目のデータが
Ｌの時、データは不足に書き込まれていることになる。

【００７０】以上述べた判断を検知回路によって行うこ
とにより、ｎ値の多値の情報が各メモリセルに正常に書
き込まれているのか、書き込み不足状態にあるのか、書
き込み過剰状態にあるのかを判断可能である。

【００７１】以上で述べてきた多値状態のデータ読み出
し法は、通常のデータ読み出し動作時に用いてもよい
し、書き込みベリファイ読み出し動作時に用いてもよ
い。多値として４値の場合において、本提案の多値デー
タ読み出し法をデータを書き込みベリファイ読み出し動
作時に用いた場合の動作法を次に示す。このとき、
“０”データはメモリセルのしきい値が０Ｖ以下であ
り、“１”データはメモリセルのしきい値が０．５Ｖか
ら１．０Ｖの範囲であり、“２”データはメモリセルの
しきい値が２．０Ｖから２．５Ｖの範囲であり、“３”
データはメモリセルのしきい値が３．５Ｖから４．０Ｖ
の範囲であるとする。

【００７２】始めに、選択した制御ゲートに０Ｖ、基板
若しくはメモリセル部の基板上に形成したウエルに高電
圧、例えば２０Ｖを印加することによって、選択された
複数の全メモリセルのデータを消去する。この動作によ
り、選択された全セルのしきい値は０Ｖ以下となり、
“０”データが全セルに格納されたことになる。

【００７３】次に、“１”データから“ｎ”データの書
き込みを行う。選択制御ゲートに初期電圧として例えば
１６Ｖを印加し、前記選択制御ゲートにつながる複数の
メモリセルの各ビット線に対して、それぞれのメモリセ
ルに書き込むデータ“ｉ”に対応する電圧を印加する。
例えば、“０”データならば１０Ｖ、“１”データなら
ば３Ｖ、“２”データならば１．５Ｖ、“３”データな
らば０Ｖを各メモリセルのビット線に書き込むべきデー
タに合わせて印加する。前記ビット線に印加する電圧
は、ｎ値の場合は、最上位データ“ｎ−１”を書き込む
セルのビット線電圧を０Ｖとし、“ｎ−２”データを書
き込むセルのビット線電圧を０Ｖ−｛Ｖth-min（ｎ−１）−Ｖth-min（ｎ−２）｝とする。但し、Ｖth-min（ｎ−１）は、“ｎ−１”デー
タのしきい値の最小値、Ｖth-min（ｎ−２）は、“ｎ−
２”データのしきい値の最小値である。

【００７４】以下同様に、データ“ｉ”を書き込むメモ
リセルのビット線に印加する電圧Ｖｂｉｔ（ｉ）は、Ｖｂｉｔ（ｉ＋１）−｛Ｖth-min（ｉ）−Ｖth-min（ｉ−１）｝となる。前記各電圧を選択ゲートにつながる複数のメモ
リセルに対して所定例えば４０ｕｓｅｃの間印加し、各
メモリセルのしきい値を所定の範囲の方向に変動させ
る。

【００７５】次に、本提案の多値データの読み出しを行
う。上述の各方法により、各メモリセルのしきい値の値
がどの領域に存在しているかが判断され、これにより、
書き込み不足状態にあるのか、書き込み過剰状態にある
のか、適切に書き込まれている状態にあるのかが判断さ
れる。

【００７６】次に、もし書き込み不足状態のセルが存在
する場合には、追加書き込み動作が行われる。選択制御
ゲートに初期電圧に対して各データのしきい値分布幅分
の電圧を増加した電圧を、つまり本実施例においては、
１７Ｖ（＝１６Ｖ＋１Ｖ）を印加し、前記選択制御ゲー
トにつながる複数のメモリセルの各ビット線に対して、
それぞれのメモリセルに書き込むデータ“ｉ”に対応す
る電圧を印加する。例えば、“０”データならば１０
Ｖ、“１”データならば３Ｖ、“２”データならば１．
５Ｖ、“３”データならば０Ｖを各メモリセルのビット
線に書き込むべきデータに合わせて、また“１”、
“２”、“３”データに対して適切に書き込まれた状態
のメモリセルに対しては、“０”データに対応する電圧
を、つまり本実施例では１０Ｖを印加する。前記各電圧
を選択ゲートにつながる複数のメモリセルに対して所定
の時間、例えば４０ｕｓｅｃの間印加し、各メモリセル
のしきい値を所定の範囲の方向に再び変動させる。

【００７７】上記書き込み動作とデータ読み出し動作を
全てのメモリセルに対して書き込み不足状態がなくなる
まで繰り返し行う。一方、書き込み過剰状態のメモリセ
ルが存在する場合は、選択したメモリセルを再消去し初
めから書き込み動作をやり直す、又は少なくとも書き込
み過剰状態のメモリセルに対して追加消去動作をやり直
すことにより、しきい値を適切な範囲にする。これ以外
の方法として、書き込み過剰状態にあるメモリセルが存
在する場合は、前記セルを含む複数のメモリセルのデー
タを前記選択された複数のメモリセル以外の複数のメモ
リセルに対して、再消去し初めから書き込み動作をやり
直してもよい。なお、本発明は上述した各実施例に限定
されるものではなく、その要旨を逸脱しない範囲で、種
々変形して実施することができる。

【図面の簡単な説明】

【図１】本発明に係わる半導体記憶装置の概略構成を示
すブロック図。

【図２】メモリセルアレイの一つのＮＡＮＤセルの平面
図と等価回路図。

【図３】図２（ａ）のＡ−Ａ′及びＢ−Ｂ′断面図。

【図４】第１の実施例におけるｎ値及び４値の多値の読
み出し回路の構成図。

【図５】図４の構成をＮＡＮＤ型メモリに適用した例を
示す図。

【図６】図４の構成をＮＯＲ型メモリに適用した例を示
す図。

【図７】第１の実施例における３値の読み出し時の制御
ゲート電圧の波形を示す図。

【図８】図７の変形例を示す図。

【図９】第１の実施例における３値の読み出し時の検知
回路の判定図。

【図１０】第１の実施例におけるｎ値の読み出し時の制
御ゲート電圧の波形を示す図。

【図１１】第１の実施例におけるｎ値の読み出し時の検
知回路の判定図。

【図１２】第１の実施例における３値の読み出し時の制
御ゲート電圧の波形を示す図。

【図１３】第２の実施例におけるｎ値の多値の読み出し
回路の構成図。

【図１４】図１３の構成をＮＡＮＤ型メモリに適用した
例を示す図。

【図１５】図１３の構成をＮＯＲ型メモリに適用した例
を示す図。

【図１６】第２の実施例におけるセンスアンプの回路
図。

【図１７】第２の実施例における３値の読み出し時のソ
ース電圧を示す図。

【図１８】第２の実施例における３値の読み出し時のソ
ース電圧分類図。

【図１９】第２の実施例における３値の読み出し時の動
作波形を示す図。

【図２０】第２の実施例における３値の読み出し時の検
知回路の判定図。

【符号の説明】

２１…メモリセルアレイ２２…センスアンプ回路２３…データ比較回路２６…データラッチ回路２８…制御ゲート制御回路３１…ビット線制御回路３３…ベリファイ電位発生回路３４…ベリファイタイミング制御回路４１，８１…メモリセル４２，４４，４６，８２，８６，８８…選択トランジス
タ４３，８３…センスアンプ４５，８５…データラッチ回路４７，８７…検知回路

Claims

【特許請求の範囲】

【請求項１】電気的に書き換え可能な少なくとも３つの
記憶状態を持たせたメモリセルがマトリックス状に配置
されたメモリセルアレイと、このメモリセルアレイ中の複数のメモリセルの書き込み
動作状態を制御するデータを一時記憶するための複数の
データ回路と、前記複数のメモリセルにそれぞれ対応する前記データ回
路の内容に応じて書き込み動作を行うための書き込み手
段と、前記複数のメモリセルにおいてそれぞれのデータに対し
て書き込み動作後の書き込み不足状態を確認するための
第１の書き込みベリファイ手段と、前記複数のメモリセルにおいてそれぞれのデータに対し
て書き込み動作後の書き込み過剰状態を確認するための
第２の書き込みベリファイ手段と、前記データ回路の内容とメモリセルの書き込み動作後の
状態から、書き込み不足状態のメモリセルに対して再書
き込みを行うように、前記データ回路の内容を更新する
手段とを備え、前記データ回路の内容に基づく書き込み動作，第１の書
き込みベリファイ動作，第２の書き込みベリファイ動
作，及びデータ回路の内容更新動作を前記複数のメモリ
セルが所定の書き込み状態になるまで繰り返しながら行
うことにより、少なくとも３つの記憶状態のデータ書き
込みを行うことを特徴とする半導体記憶装置。
【請求項２】前記データ回路の内容とメモリセルの書き
込み動作後の状態から、少なくとも書き込み過剰状態の
メモリセルに対して、データ消去後に初めから書き込み
動作をやり直す手段を有することを特徴とする請求項１
記載の半導体記憶装置。
【請求項３】前記データ回路の内容とメモリセルの書き
込み動作後の状態から、書き込み過剰状態のメモリセル
に対して、追加消去動作を行う手段を有することを特徴
とする請求項１記載の半導体記憶装置。
【請求項４】前記データ回路の内容とメモリセルの書き
込み動作後の状態から、少なくとも書き込み過剰状態に
あるメモリセルを含む複数のメモリセルのデータを、前
記選択された複数のメモリセル以外の複数のメモリセル
に対して、データ消去後に初めから書き込み動作をやり
直す手段を有することを特徴とする請求項１記載の半導
体記憶装置。
【請求項５】電気的書き換えを可能としたメモリセルが
マトリックス状に配置されたメモリセルアレイを有し、
１つのメモリセルに３つ以上の多値データ“ｉ”（ｉ＝
０，１，２，３，〜，ｎ−２，ｎ−１：ｎ≧３）を記憶
させ、データ“０”に対応する記憶状態を消去状態とし
た半導体記憶装置であって、センスアンプとしてデータをセンスする機能と、センス
した情報を前記メモリセルアレイ中の複数のメモリセル
の書き込み動作状態を制御するデータとして記憶する機
能とを兼ね備えた複数のデータ回路と、前記複数のメモリセルにそれぞれに対応する前記データ
回路の内容に応じて書き込み動作を行うための書き込み
手段と、前記複数のメモリセルの書き込み後の状態がデータ
“ｉ”の記憶状態に対して書き込み不足状態にあるか否
かを確認するための第ｉ（ｉ＝１，２，３〜，ｎ−２，
ｎ−１：ｎ≧３）の第１の書き込みベリファイ手段と、前記複数のメモリセルの書き込み後の状態がデータ
“ｉ”の記憶状態に対して書き込み過剰状態にあるか否
かを確認するための第ｉ（ｉ＝１，２，３〜，ｎ−２，
ｎ−１：ｎ≧３）の第２の書き込みベリファイ手段と、前記データ回路の内容とメモリセルの書き込み動作後の
状態から、書き込み不足状態のメモリセルに対して再書
き込みを行うように、前記データ回路の内容を、データ
“ｉ”となるべきメモリセルに対応するデータ回路につ
いて一括更新する第ｉ（ｉ＝１，２，３〜，ｎ−２，ｎ
−１：ｎ≧３）のデータ回路内容更新手段と、第ｉの第１の書き込みベリファイ手段による記憶状態の
不足状態の確認と、第ｉの第２の書き込みベリファイ手
段による記憶状態の過剰状態の確認と、第ｉのデータ回
路内容更新手段による一括更新を、データ“１”からデ
ータ“ｎ−１”に関して行う手段とを備え、前記データ回路の内容に基づく書き込み動作，第１の書
き込みベリファイ動作，第２の書き込みベリファイ動
作，及びデータ回路の内容更新動作を前記複数のメモリ
セルが所定の書き込み状態になるまで繰り返しながら行
うことにより、電気的に少なくとも３以上の記憶状態の
データ書き込みを行うことを特徴とする半導体記憶装
置。
【請求項６】前記メモリセルは、半導体基板上に電荷蓄
積層と制御ゲートを積層して構成され、電荷蓄積層中の
電荷量によって、前記メモリセルのしきい値を変動さ
せ、そのしきい値の大きさで多値データを記憶するもの
であり、データ“ｉ”に対する第１の書き込みベリファイ動作
は、データ“ｉ”状態になるべきメモリセルのしきい値
の下限の電圧若しくは下限よりも大きい電圧を制御ゲー
トに印加することによって確認するものであり、データ
“ｉ”に対する第２の書き込みベリファイ動作は、デー
タ“ｉ”状態になるべきメモリセルのしきい値の上限の
電圧若しくは上限よりも小さい電圧を制御ゲートに印加
することによって確認するものであることを特徴とする
請求項１〜５のいずれかに記載の半導体記憶装置。
【請求項７】前記メモリセルは、半導体基板上に電荷蓄
積層と制御ゲートを積層して構成され、電荷蓄積層中の
電荷量によって前記メモリセルのしきい値を変動させ、
そのしきい値の大きさで多値データを記憶するものであ
り、データ“ｉ”に対する第１の書き込みベリファイ動作
は、第１の電圧を制御ゲートに印加し、ソースに第３の
電圧を印加し、ビット線に出力される電圧によってデー
タ“ｉ”状態になるべきメモリセルのしきい値の下限を
確認するものであり、データ“ｉ”に対する第２の書き
込みベリファイ動作は、第２の電圧を制御ゲートに印加
し、ソースに第３の電圧を印加し、ビット線に出力され
る電圧によってデータ“ｉ”状態になるべきメモリセル
のしきい値の上限を確認するものであることを特徴とす
る請求項１〜５のいずれかに記載の半導体記憶装置。