JP2009522706A - 不揮発性メモリの代替の感知技術 - Google Patents

Abstract

本発明により、メモリセルの感知方式が提供される。選択メモリセルは、チャネルを通って接地に放電され、次いで、従来のソースにかかる電圧レベルと、コントロールゲートにかかる別の電圧レベルとを有し、セルビット線を充電する。次いで、メモリセルのビット線は、ビット線電圧が、任意のさらなるセル伝導を遮断できるほど高くなるまで充電される。ビット線電圧は、セルのデータ状態に依存して、あるレートであるレベルまで上昇し、次いで、基板効果の影響を受けたメモリセルしきい値が、電流が本質的に遮断される点に達すのに十分高いレベルにビット線が達すると、セルは遮断される。特定の実施形態は、複数のこのような感知サブ動作を実行し、各動作で異なるコントロールゲート電圧を用い、複数の状態は、すでに放電されたセルをそれらのソースを通して充電することによって、各動作において感知される。

Description

本発明は、一般に、不揮発性メモリとその動作に関し、特に、このようなメモリの読み出し技術に関する。

本発明の原理には、さまざまなタイプの不揮発性メモリへの応用があり、これらの不揮発性メモリには、例えば、既存のメモリや、開発中の新技術の使用が検討されているメモリがある。しかし、本発明の実施については、例示的に、記憶素子がフローティングゲートであるフラッシュ形の電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）に関して記載する。

現在市販されている製品において、フローティングゲートトランジスタのしきい値レベルの２つの範囲が記憶レベルとして規定されているバイナリモードでの動作により、フラッシュＥＥＰＲＯＭアレイの各フローティングゲート記憶素子が、１ビットのデータを記憶することは一般的である。フローティングゲートトランジスタのしきい値レベルは、それらのフローティングゲートに蓄積された電荷レベル範囲に相当する。メモリアレイのサイズの縮小の他にも、各フローティングゲートトランジスタに２ビット以上のデータを記憶することによって、このようなメモリアレイのデータ記憶密度がさらに増大する傾向にある。これは、各フローティングゲートトランジスタに対して記憶状態として３つ以上のしきい値レベルを規定することによって達成され、現在、市販品には、４つのこのような状態（フローティングゲートの記憶素子につき２ビットのデータ）が含まれている。１つの記憶素子当たり８状態、さらには１６状態などのより多くの記憶状態も考えられる。各フローティングゲートメモリトランジスタは、実際に動作されてもよいしきい値電圧のある一定の全範囲（ウィンドウ）を有し、この範囲は、複数の状態の各々に対する１つの範囲と、それらの状態を互い明確に区別できるようにする状態間のマージンとに分割される。

各メモリセルに記憶された状態の数が増大するにつれ、フローティングゲート記憶素子のプログラムされた充電レベルにおける任意のシフトの許容範囲が低減する。各メモリセル記憶素子に記憶された状態の数が増加するにつれ、各記憶状態に対して指定された電荷の範囲が必然的に狭くなり、互いに近接してしまうため、プログラミングは、より高い精度で実行されなければならず、実シフトであれ、見かけのシフトであり、許容可能な蓄積された電荷レベルにおける任意のプログラミング後のシフトの程度が低減される。１つのセルに蓄積された電荷の実シフトは、そのセルとある程度、電気的結合を有する他のセル、例えば、同じ列や行にあるセルや、線やノードを共有するセルなどのセルを読み出し、プログラムし、および消去するときに乱されることがありうる。

蓄積電荷の見かけのシフトは、記憶素子間のフィールドが結合することで生じる。この結合の程度は、メモリセルアレイのサイズの縮小と、集積回路製造技術の改良に伴い、必然的に増大していく。この問題は、異なる時にプログラムされた隣接するセルの２つのセット間で最も顕著に起こる。第１のセルのセットが、ある電荷レベルを、１つのデータセットに相当するフローティングゲートに追加するようにプログラムされる。第２のセルのセットが、第２のデータセットでプログラムされた後、第１のセルのセットのフローティングゲートから読み出された電荷レベルは、第１のセットと結合されている第２のフローティングゲートのセットに及ぼす電荷の影響により、プログラムされたものとは異なるものに見えることがよくある。これは、その全体が本願明細書において参照により援用されている、米国特許第５，８６７，４２９号（特許文献１）および第５，９３０，１６７号（特許文献２）に記載されている。これら特許には、２つのフローティングゲートのセットを互いに物理的に分離させるか、または第１のフローティングゲートのセットを読み出すときに、第２のフローティングゲートのセットに及ぼす電荷の影響を考慮に入れることが記載されている。さらに、米国特許第５，９３０，１６７号には、データを最初にプログラムするのに必要な時間を短縮するために、状態を２つのみにするか、またはマージンを減らして、キャッシュメモリとして多状態メモリの部分を選択的にプログラムする方法が記載されている。このデータは、状態を３つ以上にして、またはマージンを増やして、後で読み出され、メモリ内に再プログラムされる。

この影響は、さまざまなタイプのフラッシュＥＥＰＲＯＭセルアレイに存在する。ある設計のＮＯＲアレイは、隣接するビット（行）線間に接続されたメモリセルを有し、ワード（列）線にコントロールゲートが接続される。個々のセルは、選択トランジスタが直列に形成されているか、または形成されていない１つのフローティングゲートトランジスタか、あるいは単一の選択トランジスタによって分離された２つのフローティングゲートトランジスタのいずれかを含む。記憶システムにおけるこのようなアレイおよびそれらの使用の例が、サンディスク コーポレイションによる、米国特許第５，０９５，３４４号（特許文献３）、第５，１７２，３３８号（特許文献４）、第５，６０２，９８７号（特許文献５）、第５，６６３，９０１号（特許文献６）、第５，４３０，８５９号（特許文献７）、第５，６５７，３３２号（特許文献８）、第５，７１２，１８０号（特許文献９）、第５，８９０，１９２号（特許文献１０）、および第６，１５１，２４８号（特許文献１１）、および２０００年２月１７日に出願された米国特許出願第０９／５０５，５５５号（特許文献１２）、および２０００年９月２２日に出願された米国特許出願第０９／６６７，３４４号（特許文献１３）に記載されている。これら特許および特許出願は、その全体が本願明細書において参照により援用されている。

ある設計のＮＡＮＤアレイは、ビット線と、いずれかの一端で選択トランジスタを通って基準電位線との間に形成された各ストリングに沿って直列に接続された、８、１６、または３２などの多数のメモリセルを有する。ワード線は、セルのコントロールゲートに接続され、異なる直列ストリング上に形成される。このようなアレイおよびそれらの動作の関連する例が、米国特許第５，５７０，３１５号（特許文献１４）、第５，７７４，３９７号（特許文献１５）、および第６，０４６，９３５号（特許文献１６）に記載されている。これら特許は、その全体が本願明細書において参照により援用されている。簡潔に言えば、入力データの異なる論理ページからの場合が多い２ビットのデータが、２つのステップで個々のセルの４つの状態の１つにプログラムされ、第１のステップでは、１ビットのデータに従ってセルを１つの状態にプログラムし、第２のステップにおいて、データが必要とすれば、入力データの第２のビットに従って、該当するセルを別の状態に再プログラムする。

プログラミングを高速化することによってメモリ性能を高めるほかにも、感知プロセスを高速化することによっても性能を高めることができる。感知時間を短縮することで、読み出しおよびベリファイ動作中の両方の性能が高まり、メモリがベリファイ動作を高速化できれば、書き込み速度が上がる。これは、任意の２つの連続したパルス間にベリファイステップが必要とされる多状態メモリに特に当てはまり、多状態メモリには、各ベリファイ動作においていくつかの感知ステップが必要とされる。これらの欠点が減るか、またはなくなれば、不揮発性メモリシステムの性能は高められる。
米国特許第５，８６７，４２９号 米国特許第５，９３０，１６７号 米国特許第５，０９５，３４４号 米国特許第５，１７２，３３８号 米国特許第５，６０２，９８７号 米国特許第５，６６３，９０１号 米国特許第５，４３０，８５９号 米国特許第５，６５７，３３２号 米国特許第５，７１２，１８０号 米国特許第５，８９０，１９２号 米国特許第６，１５１，２４８号 米国特許米国特許出願第０９／５０５，５５５号 米国特許米国特許出願第０９／６６７，３４４号 米国特許米国特許第５，５７０，３１５号 米国特許第５，７７４，３９７号 米国特許第６，０４６，９３５号 米国特許第６，５２２，５８０号 米国公開特許出願第２００３−０１１２６６３号 米国特許第６，６５７，８９１号 米国特許第６，２２２，７６２号 米国特許第６，５３８，９２２号 米国特許第６，７４７，８９２号 米国公開特許出願第２００４−０１０９３６２号 米国特許第６，３７３，７４６号 米国特許第５，５７０，３１５号 米国特許第５，６５２，７１９号 米国特許第５，５２１，８６５号 米国特許第５，８７０，３３４号 米国特許第５，９４９，７１４号 米国特許第６，１３４，１４０号 米国特許第６，２０８，５６０号 米国特許第６，４３４，０５５号 米国特許第６，５４９，４６４号 米国特許第６，７９８，６９８号 米国公開特許出願第２００５−００１３１６９号 米国特許第５，９６９，９８５号 米国特許第６，０４４，０１３号 米国特許第６，２８２，１１７号 米国特許第６，３６３，０１０号 米国特許第６，５４５，９０９号 米国特許出願第１０／７５１，０９７号 米国特許出願第１０／２５４，４８３号 米国特許出願第１１／０７８，１７３号 米国公開特許出願第２００５−０１６９０８２号 米国公開特許出願第２００４−００５７３１８号 米国特許第５，５３２，９６２号 米国特許第６，２３０，２３３号 米国公開特許出願第２００４−００８３３３５号 米国特許出願第１０／９９０，１８９号 米国特許出願第１０／２８１，７３９号 米国特許第６，７３８，２８９号 米国特許出願第１１／１９６，５４７号 米国特許出願第１０／８４１，３７９号 米国特許第５，８５１，８８１号 米国特許出願第１０／２８０，３５２号 "Fast and Accurate Programming Method for Multi-level NAND EEPROMs," Digest of 1995 Symposium on VLSI Technology, pp 129-130 Chan et al., "A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device," IEEE Electron Device Letters, Vol.EDL-8, No.3, March 1987, pp. 93-95 Nozaki et al., "A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application ," IEEE Journal of Solid State Circuits, Vol.26, No.4, April 1991, pp. 497-501 Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, Vol.21, No.11, November 2000, pp. 543-545 DiMaria et al., "Electrically-alterable read-only-memory using Si-rich SIO2 injectors and a floating polycrystalline silicon storage layer," J. Appl. Phys. 52(7), July 1981, pp. 4825-4842 Hori et al., "A MOSFET with Si-implanted Gate-SiO2 Insulator for Nonvolatile Memory Applications," IEDM 92, April 1992, pp. 469-472

簡潔に言えば、一般に、本発明により、マルチレベル不揮発性メモリシステムの性能を高めるのに特に有用であるメモリセルの感知方式が提供される。これを達成するために、チャネルを接地に放電することによって選択メモリセルの初期状態を設定し、従来のソース（１つのブロックにあるＮＡＮＤストリングの同じ端部をつなぎ合わせる共通電極など）およびコントロールゲートをある電圧レベルにし、信号積分期間中にセルを電流が流れることで、しばらくの間、セルビット線を充電できるようにする。次いで、メモリセルのビット線は、ビット線の電圧が、任意のさらなるセル伝導を遮断するのに十分な高さになるまで充電する。ビット線電圧は、セルのデータ状態に応じたレートおよびレベルで上昇し、次いで、基板効果の影響を受けたメモリセルしきい値が、電流が本質的に遮断される点に達するように、ＮＡＮＤストリングに対してソースの役割を担うビット線の電圧が十分に高いレベルになったとき、セルが遮断される。さらに詳しく言えば、１つの例示的な実施形態において、書き込み動作および読み出し動作の両方のベリファイ段階において、この感知技術を用いる。同じワード線に沿う複数のセルが、ワード線に一定のデータ依存電圧をかけ、これらのセルのソース側に一定のデータ依存共通電圧レベルをかけることによって、同時に感知される。この場合、ソース側は、電圧がビット線側より高いという意味で、ドレインの役割を担う。次いで、すでに放電されたセルのビット線は、個々のデータコンテンツを表すそれぞれのビット線に電圧を生じる。

本発明の１つの態様において、本発明により、ベリファイ動作の１回のパスで、セルのターゲット状態にかかわらず、プログラムされているすべてのセルの状態をベリファイできる。対応するビット線が上昇するレベルは、基板効果により、セルの状態に依存する。次いで、このレベルは、ターゲット値のそれぞれに相当する基準値と比較されうる。これにより、複数回の充放電、各ターゲット状態の１サイクルにベリファイ動作が必要な各プログラミングパルスの後に信号積分サイクルが続く従来技術よりも性能が高くなる。

本発明の別の態様において、すべてのデータレベルが単一の充放電サイクルに基づいて判定されうるため、読み出し性能が高くなる。所与のセルビット線のレベルが、データコンテンツによって決まる漸近値に近づくとき、これらのレベルに到達すると、ビット線のレベルと、基準レベルのセットとを比較でき、比較段階は、連続的または同時に実行される。

本発明のさらなる態様において、さらに、実施形態の１つのセットにおいて、周辺回路は、基準電圧をビット線比較器に連続して供給する。基準値はすべて、異なる値を供給する多重化回路に同時に利用可能でありうるか、または基準値を比較器に供給する線は、時分割方法でさまざまな基準値を受信しうる。この最後の技術の場合、基準供給線の電圧レベルを変更する必要があるが、これは、各データレベルに対してビット線を再充電および放電するよりも迅速に行われうる。

本発明の別の態様は、それぞれ異なるコントロールゲート電圧で、複数の感知サブ動作を実行することによって、多状態メモリセルの状態を感知することであり、複数の状態は、すでに放電されたセルをそれらのソースを通して充電することによって、各動作において感知される。２つの種々の感知技術の要素を組み合わせることによって、複数の状態が各感知サブ動作において読み出されるとき、感知動作は加速されるのに対して、複数のワード線電圧を使用することで、データ状態のすべてを分解するのに十分なダイナミックレンジが得られる。

これらの態様の特定の実施形態は、ＮＡＮＤ構成をもつフラッシュメモリに基づいている。選択ワード線に沿ったセルは、ビット線に沿って共通ソース線に接続される。全ビット線構成またはビット線が交互に感知されるセットに分割された構成のいずれかが使用されうる。

本発明のさらなる態様、特徴、利点、および応用は、添付の図面とともに参照されるべきものである例示的な実施形態の以下の説明に含まれる。

（例示的な不揮発性メモリシステム）
図１〜図７を参照しながら、明確に例を提供するために、本発明のさまざまな態様が実施される特定の不揮発性メモリシステムについて説明する。図１は、フラッシュメモリシステムのブロック図である。マトリックス状に配設された複数のメモリセルＭを含むメモリセルアレイ１が、列制御回路２、行制御回路３、ｃソース制御回路４、およびｃ−ｐウェル制御回路５によって制御される。列制御回路２は、プログラミング動作中にメモリセル（Ｍ）の状態を判定し、プログラミングの促進またはプログラミングの禁止を行うようにビット線（ＢＬ）の電位レベルを制御するために、メモリセル（Ｍ）に記憶されたデータを読み出すためのメモリセルアレイ１のビット線（ＢＬ）に接続される。行制御回路３は、ワード線（ＷＬ）の１つを選択し、読み出し電圧を印加し、列制御回路２によって制御されるビット線電位レベルと組み合わせたプログラミング電圧を印加し、メモリセル（Ｍ）が形成されるｐ形領域（図３において「ｃ−ｐウェル」１１と表記）の電圧と結合された消去電圧を印加するようにワード線（ＷＬ）に接続される。ｃソース制御回路４は、メモリセル（Ｍ）に接続された共通ソース線（図２において「ｃソース」と表記）を制御する。ｃ−ｐウェル制御回路５は、ｃ−ｐウェル電圧を制御する。

メモリセル（Ｍ）に記憶されたデータは、列制御回路２によって読み出され、Ｉ／Ｏ線およびデータ入出力バッファ６を介して外部Ｉ／Ｏ線に出力される。メモリセルに記憶されるプログラムデータは、外部Ｉ／Ｏ線を介してデータ入出力バッファ６に入力され、列制御回路２に転送される。外部Ｉ／Ｏ線は、コントローラ２０に接続される。

フラッシュメモリデバイスを制御するためのコマンドデータが、コントローラ２０に接続された外部制御線に接続されたコマンドインタフェースに入力される。コマンドデータは、どの動作が要求されるかをフラッシュメモリに知らせる。入力コマンドは、列制御回路２、行制御回路３、ｃソース制御回路４、ｃ−ｐウェル制御回路５、およびデータ入出力バッファ６を制御する状態マシン８に転送される。状態マシン８は、ＲＥＡＤＹ／ＢＵＳＹまたはＰＡＳＳ／ＦＡＩＬなどのフラッシュメモリの状態データを出力しうる。

コントローラ２０は、パーソナルコンピュータ、デジタルカメラ、または個人用携帯情報端末（ＰＤＡ）などのホストシステムと接続されるか、または接続可能である。メモリアレイ１にデータを記憶したり、またはメモリアレイ１からデータを読み出すといったコマンドを開始し、このようなデータをそれぞれ供給したり、または受信したりするのはホストである。コントローラは、このようなコマンドを、コマンド回路７によって解釈され実行されうるコマンド信号に変換する。また、コントローラは、典型的に、ユーザデータがメモリアレイに書き込まれ、またはメモリアレイから読み出されるようにバッファメモリを含む。典型的なメモリシステムは、コントローラ２０を含む１つの集積回路チップ２１と、各々がメモリアレイおよび関連する制御回路、入出力回路、および状態マシン回路を含む１つ以上の集積回路チップ２２とを含む。１つ以上の集積回路チップ上に、システムのメモリアレイおよびコントローラ回路を集積化する傾向があることは言うまでもない。メモリシステムは、ホストシステムの一部として埋め込まれてもよく、またはホストシステムの係合ソケット内に取り外し可能に差し込み可能であるメモリカードに含まれてもよい。このようなカードは、全メモリシステムを含んでもよく、またはコントローラおよびメモリアレイが、関連する周辺回路とともに、別々のカードに設けられてもよい。

図２を参照しながら、メモリセルアレイ１の例示的な構造について説明する。一例として、ＮＡＮＤ形のフラッシュＥＥＰＲＯＭについて説明する。メモリセル（Ｍ）は、特定の例において、１，０２４個のブロックに分割される。各ブロックに記憶されるデータは、同時に消去される。このように、ブロックは、同時に消去可能なセル数の最小単位である。この例では、各ブロックに、偶数列と奇数列とに分けられた８，５１２列がある。また、ビット線も、偶数ビット線（ＢＬｅ）と奇数ビット線（ＢＬｏ）とに分けられる。各ゲート電極でワード線（ＷＬ０〜ＷＬ３）に接続された４個のメモリセルが、ＮＡＮＤセルユニットまたはＮＡＮＤストリングを形成するために直列に接続される。ＮＡＮＤセルユニットの１つの端子が、第１の選択ゲート線（ＳＧＤ）にゲート電極が結合された第１の選択トランジスタを介して、対応するビット線（ＢＬ）に接続され、別の端子が、第２の選択ゲート線（ＳＧＳ）にゲート電極が結合された第２の選択トランジスタを介して、ｃソースに接続される。簡潔に示すために、各セルユニットに、４個のフローティングゲートトランジスタが含まれるように図に示しているが、８個、１６個、３２個、さらには６４個など、より多くの数のトランジスタが使用される。

ユーザデータの読み出しおよびプログラミング動作中、この例では、４，２５６個のセル（Ｍ）が同時に選択される。選択されたセル（Ｍ）は、同じワード線（ＷＬ）、例えば、ＷＬ２と、同種のビット線（ＢＬ）、例えば、偶数ビット線ＢＬｅ０、Ｂｌｅ２〜Ｂｌｅ４２５４を有する。したがって、５３２バイトのデータが読み出されるか、または同時にプログラムされ、このデータ単位をページと呼ぶ。この例では、各ＮＡＮＤストリングが４セルを含み、センス増幅器ごとに２つのビット線があるため、１つのブロックは、少なくとも８ページを記憶しうる。各メモリセル（Ｍ）が、２ビットのデータ、すなわち、マルチレベルセルを記憶する場合、１つのブロックは、１６ページを記憶する。この実施形態において、メモリセルの各々の記憶素子、この場合、メモリセルの各々のフローティングゲートは、２ビットのユーザデータを記憶する。

図３は、ビット線（ＢＬ）の方向に、図２に略図的に示したタイプのＮＡＮＤセルユニットの断面図を示す。ｐ形半導体基板９の表面に、ｐ形領域ｃ−ｐウェル１１が形成され、このｃ−ｐウェルは、ｃ−ｐウェルをｐ形基板から電気的に絶縁するために、ｎ形領域１０に囲まれている。ｎ形領域１０は、第１の接触孔（ＣＢ）を充填した導体およびｎ形拡散層１２を介して、第１の金属Ｍ０からなるｃ−ｐウェル線に接続される。また、ｐ形領域ｃ−ｐウェル１１は、第１の接触孔（ＣＢ）およびｐ形拡散層１３を介して、ｃ−ｐウェル線に接続される。ｃ−ｐウェル線は、ｃ−ｐウェル制御回路５（図１）に接続される。

各メモリセルは、セルに記憶されているデータに相当する電荷量を蓄積するフローティングゲート（ＦＧ）と、ゲート電極を形成するワード線（ＷＬ）と、ｎ形拡散層１２からなるドレイン・ソース電極とを有する。フローティングゲート（ＦＧ）は、トンネル酸化膜（１４）を介してｃ−ｐウェルの表面上に形成される。ワード線（ＷＬ）は、絶縁体膜（１５）を介してフローティングゲート（ＦＧ）上に積層される。ソース電極は、第２の選択トランジスタ（Ｓ）および第１の接触孔（ＣＢ）を介して、第１の金属（Ｍ０）からなる共通ソース線（ｃソース）に接続される。共通ソース線は、ｃソース制御回路（４）に接続される。ドレイン電極は、第１の選択トランジスタ（Ｓ）、第１の接触孔（ＣＢ）、第１の金属（Ｍ０）の中間配線プレート、および第２の接触孔（Ｖ１）を介して、第２の金属（Ｍ１）からなるビット線（ＢＬ）に接続される。ビット線は、列制御回路（２）に接続される。

図４および図５は、ワード線（ＷＬ２）の方向にある、メモリセル（図３の断面４−４）および選択トランジスタ（図３の断面５−５）の断面図をそれぞれ示す。各列は、シャロートレンチ分離（ＳＴＩ）として知られる、基板に形成され、絶縁材料で充填されたトレンチによって、近くの列から絶縁される。フローティングゲート（ＦＧ）は、ＳＴＩおよび絶縁体膜１５およびワード線（ＷＬ）によって互いに分離される。フローティングゲート（ＦＧ）間の間隔は、おおよそ０．１μｍのものであってもよく、フローティングゲート間の容量結合は、著しいものであってもよい。選択トランジスタのゲート電極（ＳＧ）は、フローティングゲート（ＦＧ）およびワード線（ＷＬ）と同一の形成プロセスステップで形成されるため、積層ゲート構造を示す。選択ゲート線（ＳＧ）を形成するこれらの２つの層は、ＳＴＩ実施形態において、ＳＴＩ画定中に、ポリ−１層が分離されたストリップにエッチングされているとき、各選択ゲートに対して１つの接点を使用して、電気的に短絡される。ワード線がエッチングされるとき、ポリ１ストリップもエッチングされ、ポリ１ゲートは、絶縁された導体として選択ゲートチャネルの上方にある。しかし、ポリ−２層は、選択ゲート線を形成するために、個々のポリ−１選択ゲートを互いに接続し、ワード線と平行した方向に延伸する伝導線を形成する。

図６の表１は、特定の例において、メモリセルアレイ１を動作するために印加された電圧をまとめたもので、各メモリセルのフローティングゲートは、状態「１１」、「１０」、「０１」、「００」のいずれかを有する２ビットを記憶する。この表は、ワード線「ＷＬ２」およびビット線「ＢＬｅ」が、読み出しおよびプログラミングのために選択される場合を示す。ｃ−ｐウェルを２０Ｖの消去電圧に上昇させ、選択ブロックのワード線（ＷＬ）を接地させることによって、選択ブロックのデータが消去される。選択されていないブロックのワード線（ＷＬ）、ビット線（ＢＬ）、選択線（ＳＧ）、およびｃソースはすべて、浮遊状態にされるため、ｃ−ｐウェルとの容量結合により、例えば、８Ｖの中間電圧への上昇もある。したがって、選択メモリセル（Ｍ）のトンネル酸化膜１４（図４および図５）にのみ強力な電場が印加され、選択メモリセルのデータが、トンネル酸化膜１４を流れるトンネル電流として消去される。消去されたセルは、この例において、４つの可能な状態の１つ、すなわち、「１１」である。

プログラミング動作中にフローティングゲート（ＦＧ）に電子を蓄積するために、選択ワード線ＷＬ２は、プログラミングパルスＶｐｇｍに接続され、選択ビット線ＢＬｅは、接地される。一方で、プログラミングを行わないメモリセル（Ｍ）でのプログラミングを禁止するために、対応するビット線ＢＬｅは、プログラミングの始まりに、正電圧Ｖｄｄ、例えば、３Ｖに接続されて、ビット線のストリングチャネルを絶縁し、前述したような禁止状態まで浮遊させる。また、このプログラミング禁止は、選択されていないビット線ＢＬｏのすべてに行われる。選択されていないワード線ＷＬ０、ＷＬ１、およびＷＬ３は、１０Ｖに接続され、第１の選択ゲート（ＳＧＤ）は、Ｖｄｄに接続され、第２の選択ゲート（ＳＧＳ）は、接地される。その結果、プログラムされているメモリセル（Ｍ）のチャネル電位が、０Ｖに設定される。禁止されているセルのチャネル電位は、チャネル電位が、ワード線（ＷＬ）との容量結合によって引き上げられる結果、およそ８Ｖに上昇する。すでに説明したように、このようにして、プログラミング中にメモリセル（Ｍ）のトンネル酸化膜１４のみに強力な電場が印加され、トンネル電流が、消去とは逆の方向にトンネル酸化膜１４を流れ、次いで、論理状態が、「１１」から他の状態「１０」、「０１」または「００」のいずれかに変わる。これらの状態を表すために、さまざまな他の符号方式が選択されてもよく、以下の説明において、Ｅ（消去）、Ａ（最低しきい値プログラミング状態）、Ｂ（Ａより高いしきい値）、およびＣ（最高しきい値プログラミング状態）という表記が使用される。

読み出しおよびベリファイ動作において、選択ゲート（ＳＧＤおよびＳＧＳ）および選択されていないワード線（ＷＬ０、ＷＬ１、およびＷＬ３）は、ビット線と共通ソース線との間の電流がそれらを通過できるように、４．５Ｖの読み出しパス電圧に上昇される。選択ワード線（ＷＬ２）は、ある電圧に接続され、この電圧のレベルは、関係するメモリセルのしきい値電圧がこのようなレベルに達しているかを判定するために、各読み出しおよびベリファイ動作に対して特定される。例えば、ＲＥＡＤ１０動作（状態Ａ）において、選択ワード線ＷＬ２は接地されるため、しきい値電圧が０Ｖより高いかどうかが検出される。このような読み出しの場合、読み出しレベルは０Ｖであると言える。ベリファイ０１動作（状態Ｃ）において、選択ワード線ＷＬ２は、２．４Ｖに接続されることで、しきい値電圧が２．４Ｖに達したかどうかがベリファイされる。このベリファイの場合、ベリファイレベルは２．４Ｖであると言える。

選択ビット線（ＢＬｅ）は、高レベル、例えば、０．７Ｖまでプリチャージされる。しきい値電圧が、読み出しまたはベリファイレベルより高ければ、関係するビット線（ＢＬｅ）の電位レベルは、メモリセル（Ｍ）が非伝導性であるため、高レベルを維持する。一方で、しきい値電圧が、読み出しまたはベリファイレベルより低ければ、関係するビット線（ＢＬｅ）の電位レベルは、メモリセル（Ｍ）が伝導性であるため、低レベル、例えば、０．５Ｖより低いレベルまで低下する。以下、読み出しおよびベリファイ動作について、さらに詳細に説明する。

図７は、図１の列制御回路２の一部を示す。ビット線の各対（ＢＬｅおよびＢＬｏ）は、２つのデータ記憶（ＤＳ１およびＤＳ２）レジスタを含むデータ記憶部分１６に結合され、各レジスタは、１ビットのデータを記憶可能である。データ記憶部分１６は、読み出しまたはベリファイ動作中に選択ビット線（ＢＬ）の電位レベルを感知し、次いで、バイナリ形式で記憶し、プログラミング動作中にビット線電圧を制御する。データ記憶部分１６は、「ＥＶＥＮＢＬ」および「ＯＤＤＢＬ」の信号の１つを選択することによって、選択ビット線（ＢＬ）に選択的に接続される。また、データ記憶部分１６は、読み出しデータを出力し、プログラムデータを記憶するために、Ｉ／Ｏ線に結合される。Ｉ／Ｏ線は、図１に対して前述したように、データ入出力バッファ６に接続される。

（１つの記憶素子当たり２つ以上の状態をもつメモリシステムの動作）
図８は、各フローティングゲート記憶素子が、各メモリセル（Ｍ）に２ビットのデータ、すなわち、４つのデータ状態を記憶する場合のメモリセルアレイ１のしきい値電圧分布を示す。曲線３３は、負のしきい値電圧レベルである、消去状態（Ｅデータ状態）にあるアレイ１内のセルのしきい値レベルＶ_T の分布を表す。ＡおよびＢユーザデータをそれぞれ記憶するメモリセルのしきい値電圧分布３４および３５は、Ｖ_VAとＶ_VBとの間およびＶ_VBとＶ_VCとの間にあるように示されている。曲線３６は、Ｃデータ状態にプログラムされたセルの分布を示し、読み出しパス電圧の２Ｖより高く、４．５Ｖより低く設定された最高しきい値電圧レベルである。

この例では、単一のメモリセル（Ｍ）に記憶された２ビットの各々は、異なる論理ページからのものである。すなわち、各メモリセルに記憶された２ビットの各ビットは、互いに異なる論理ページアドレスを保持する。図８に示すより低いページビットは、偶数ページアドレス（＝０、２、４．．．Ｎ／２）が入力されるときにアクセスされ、ここでＮは、メモリの論理ページ容量である。上位ページビットは、奇数ページアドレス（＝１、３、５．．．［Ｎ／２］＋１）が入力されたときにアクセスされる。図８に示す例示的な符号を使用すると、状態Ｅは「１１」状態を表し、状態Ａは「１０」状態、状態Ｂは「００」状態、状態Ｃは「０１」状態を表し、第１の２進数字は、上位ページに記憶された値を表し、第２の２進数字は、下位ページに記憶された値を表す。偶数および奇数ページアドレスと、偶数および奇数ビット線とを混同すべきでないことに留意されたい。

信頼性を高めるために、分布を狭めることで、読み出しマージン（分布間の距離）が広くなるため、個々の分布を狭める（しきい値分布を狭くする）ことが良好である。本発明によれば、分布幅は、プログラミング速度に顕著な低下がなければ、より狭めた状態を維持する。

本願明細書において参照により援用されている、論文「"Fast and Accurate Programming Method for Multi-level NAND EEPROMs," Digest of 1995 Symposium on VLSI Technology, pp 129-130」（非特許文献１）によれば、原則的に、分布の幅を０．２Ｖに制限するには、通常の反復的なプログラミングパルスが、ステップごとに０．２Ｖ増分される必要がある。図９Ａは、既存のプログラミングパルス技術を示す。プログラミング電圧Ｖｐｇｍ波形が示されている。プログラミング電圧Ｖｐｇｍは、多数のパルスに分割され、０．２Ｖパルスずつ増分している。Ｖｐｇｍの開始レベルは、この特定の例において、１２Ｖである。

パルス間の期間において、ベリファイ（読み出し）動作が実行される。すなわち、並行してプログラムされている各セルのプログラミングレベルは、各プログラミングパルス間で読み出されて、プログラムされているベリファイレベルに等しいか、またはそれ以上であるかを判定する。これは、図９Ａの詳細図である図９Ｂに示され、１セル当たり４ビットを記憶するメモリに関する。所与のメモリセルのしきい値電圧が、ベリファイレベルを超えたと判定されれば、所与のセルの連続セルユニットが０ＶからＶｄｄに接続される電圧までビット線の電圧を上昇させることによって、そのビットに対するプログラミングが停止または禁止される。同じページで並列してプログラムされているセルの他のセルのプログラミングは、それらがベリファイレベルに達するまで続けられる。しきい値電圧が、セルの最後のプログラミングパルス中に、ベリファイレベルの下方からその上方まで変化すると、しきい値電圧のシフトは、０．２ＶのＶｐｇｍステップサイズに等しい。したがって、しきい値電圧は、０．２Ｖ幅内に制御される。

以下、前述したタイプのアレイに４状態ＮＡＮＤメモリセルをプログラムする１つの特定の既存技術について説明する。第１回目のプログラミングパスにおいて、セルのしきい値レベルは、下位論理ページからのビットに応じて設定される。ビットが「１」であれば、すでに消去された結果としてその状態にあるため、何も行われない。しかし、ビットが「０」であれば、セルのレベルは、さらなるプログラミングを禁止するために、ベリファイ電圧としてＶ_VAを使用してＡプログラミング状態３４に増大される。これで、第１回目のプログラミングパスは終了する。

第２回目のプログラミングパスにおいて、セルのしきい値レベルは、上位論理ページからセルに記憶されているビットに応じて設定される。「１」であれば、セルが、下位ページビットのプログラミングに応じて、状態３３または３４のいずれかにあり、その両方が、上位ページビット「１」を保持するため、プログラミングは行われない。しかし、上位ページビットが「０」であれば、セルは、２回プログラムされる。第１回目のパス時に、セルが消去状態、すなわち、Ｅ状態３３のままであれば、セルは、図８の上側の矢印によって示されるように、この状態から最高しきい値状態３６（状態Ｃ）にプログラムされ、Ｖ_VCが、さらなるプログラミングを禁止するためのベリファイ条件として使用される。セルが状態３４（状態Ａ）にプログラムされていれば、第１回目のプログラミングパスの結果として、図８の下側の矢印によって示されるように、ベリファイ条件としてＶ_VBを使用して、第２回目のパス時に、その状態から状態３５（状態Ｂ）にさらにプログラムされる。第２回目のパスの結果は、第１回目のプログラミングパス中に書き込まれる論理値を変更することなく、上位ページから「０」を記憶するように指定された状態へセルをプログラムすることである。この第２回目のプログラミングサイクル中、セルのしきい値分布は、状態ＥまたはＡのままであるか、または状態ＢまたはＣのいずれかにシフトするものでありうる。同じプログラミングサイクル中に異なるセルに同時に２つの異なるターゲットしきい値状態があるため、２つの異なるベリファイレベルＶ_VBおよびＶ_VCは、各プログラミングパルス後にチェックされなければならない。いくつかのシステムにおいて、Ｖ_VCは、全プログラミングサイクルの速度を上げるために、後の電圧パルス中にのみチェックされてもよい。

メモリが５つ以上の状態で動作されれば、状態数に等しいメモリセルの規定された電圧しきい値ウィンドウ内には、多数の分布が存在することになるのは言うまでもない。さらに、分布の各々に、特定のビットパターンが割り当てられているが、異なるビットパターンが割り当てられてもよく、その場合、プログラミング間の状態は、前述したものと異なるものでありうる。ＮＡＮＤシステムに関して背景技術の欄においてすでに参照した特許に、このような変形例のいくつかが記述されている。さらに、ＮＡＮＤにおける隣接するセル結合の結果を低減する技術、および複数の状態で動作する他のタイプのメモリアレイについては、米国特許第６，５２２，５８０号（特許文献１７）に記載されている。この特許も、その全体が本願明細書において参照により援用されている。

分布３３〜３６の隣接する分布の間のほぼ半分に位置する電圧Ｖ_RA、Ｖ_RB、およびＶ_RCは、メモリセルアレイからデータを読み出すために使用される。これらは、読み出されている各セルのしきい値電圧状態が比較されるしきい値電圧である。これを達成するために、セルから測定された電流または電圧を、基準電流または電圧のそれぞれと比較する。これらの読み出し電圧とプログラムされたしきい値電圧分布との間にはマージンが存在することで、前述したように、分布が読み出し電圧Ｖ_RA、Ｖ_RB、およびＶ_RCの任意のものと重ならない限り、分布の広がりにかく乱などが生じる。しかし、記憶状態の分布数が増大するにつれ、このマージンは低減し、プログラミングは、このような広がりを防止するために、より高い精度で実行されることが好ましい。

前述した説明では、２つの論理ページが１つの物理ページにあり、下位論理ページまたは上位論理ページのみであるが、両方ではないページが、所与のプログラミングサイクル中にプログラムされることを仮定している。本願明細書において参照により援用されている、「Method and System for Programming and Inhibiting Multi-Level Non-Volatile Memory Cells」という米国公開特許出願第２００３−０１１２６６３号（特許文献１８）には、１つのプログラミング動作中に、ページの物理状態のすべてをプログラムすることについて記載されている。図８に示すように、１つのセルあたり４状態がある場合、プログラミング状態Ａ、Ｂ、またはＣの任意の状態にプログラムされるすべてのセルは、前述したように、状態Ａにまずプログラムされる。これらの状態の任意の状態にプログラムされるすべてのセルが、状態Ａに達したことがベリファイされた後、上位の状態ＢおよびＣのデータがすでに図７のデータラッチＤＳ１およびＤＳ２にあるため、プログラミングサイクルは、新しいデータを中断またはリロードすることなく継続でき、状態ＢおよびＣにプログラムされるべきセルは、状態Ｂへのプログラミングを継続しうる。すべてのセルがこのレベルに達すると、Ｃになる必要があるセルのみが、その状態へのプログラミングを継続しうる。前述した特許出願に記載されているように、ビットの中には他のビット（「低速ビット」）より速くプログラムするビット（「高速ビット」）があり、実際、状態Ａから状態Ｂへ、同様に、状態Ｂから状態Ｃへのプログラミングが移行するとき、ワード線電圧の低下が望まれることが観察されている。

特定のプログラミング方式について説明してきたが、使用されうる可能性は他にもある。例えば、米国特許第６，０４６，９３５号（特許文献１６）には、第１のプログラミングサイクル中に、選択セルが状態Ｅから状態Ｂへプログラムされるプログラミング方法が記載されている。第２のプログラミングサイクル中、セルは、状態Ｅから状態Ａへ、および状態Ｂから状態Ｃへプログラムされる。米国特許第６，６５７，８９１号（特許文献１９）にはこの方法が詳しく記載され、状態Ｂの初期分布が、しきい値の下限値へ伸び、第１のプログラミングサイクルの終わりに、最終状態Ａと重なるようになってもよく、第２のプログラミングサイクル中にのみ、この分布に狭められることが教示されている。さらに、状態Ｅ、Ａ、Ｂ、およびＣを表すように採用されたバイナリコードは、図８に示すものとは異なるものが選択されてもよい。米国特許第６，０４６，９３５号（特許文献１６）および第６，６５７，８９１号（特許文献１９）の両方が、本願明細書において参照により援用されている。

（別のベリファイおよび読み出し技術）
背景技術の欄において述べたように、多状態不揮発性メモリの性能を高めることが望ましい。このセクションでは、読み出し動作中およびプログラミング動作のベリファイ段階中に起こるような感知動作を高めることについて記載する。図９Ｂに関して前述したように、各プログラミングパルスの後には、通常、（Ｎ−１）の数のベリファイ動作が続き、その各々が、コントロールゲート電圧の異なる値を選択ワード線に印加し、ここで、Ｎは、ＭＬＣ実施形態における状態数である。例えば、１セルあたり４記憶状態が、１セルあたり２ビットに相当する場合、プログラミングパルスごとに、典型的に、３ベリファイ読み出し動作が続く。これらのベリファイ動作の各々は、典型的に、選択ワード線に印加された連続的なより高い読み出し電圧にある。以下の技術はすべて、バイナリメモリにおいて実施されてもよいが、これらの利点は、多状態応用において最も完全に実現される。

不揮発性メモリセルを感知する際、読み出し動作の一部であろうと、またはプログラミング動作のベリファイ段階の一部であろうと、典型的に、いくつかの段階がある。これらは、セルが、そのデータコンテンツが感知または測定されるように正確な初期状態で適切にバイアスされるようにセルに電圧を印加した後、セルの状態に関するパラメータを測定する積分期間が続く。ＥＥＰＲＯＭセルにおいて、パラメータは、一般的に、電圧またはソース・ドレイン電流であるが、セルの状態によって左右される時間または周波数でもありうる。図１０に、この測定プロセスの感知電圧に関する１つの実施形態の一例を略図的に示す。

図１０は、メモリアレイのビット線、例えば、図２に示すビット線の１つの電圧レベルを示す。第１段階では、セルにゲート電圧を設定する。第２段階において、読み出されるセルのビット線は、所定のレベルまで充電される。積分時間は、時間ｔ＝０で始まる第３段階であり、このとき、ビット線は、セルを通して放電し、電圧レベルは、セルの状態に応じた速度で減衰する。時間ｔ＝ｔ’の後、ビット線の電圧レベルは、基準レベルＶ_ref に対して測定される。線５０１のように、電圧がＶ_ref 以上であれば、セルはオフ状態にあるとみなされる。線５０３のように、電圧がＶ_ref 未満であれば、セルは、オン状態にあると見なされ、その結果、コントロールゲートの電圧は、セルのしきい値電圧より高い。この技術は、メモリセルを読み出す他の方法とともに、米国特許第６，２２２，７６２号（特許文献２０）、第６，５３８，９２２号（特許文献２１）、および第６，７４７，８９２号（特許文献２２）およびこれらの特許に含まれる参考文献にさらに記載されている。これら特許はすべて、本願明細書において参照により援用されている。

感知技術を使用するには、セルの状態を感知するために使用されるｔ’および基準電圧Ｖ_ref の選択のバランスが必要であり、ｔ’が短すぎると、５０１および５０３は十分に離れず、逆に、ｔ’が長すぎると、５０３および５０１は、最も低い接地まで下がってしまう。同様に、Ｖ_ref が高すぎれば、漏れ電流レベルが低くなるため、オフ状態のセルでもオン状態として間違って読み出されてしまうことがあり、逆に、Ｖ_ref が低すぎれば、オン状態のセルが有限の電流を保持しうるため、オン状態のセルでもオフ状態として間違って読み出されてしまうことがある。（判定される質問は、印加されたコントロールゲート電圧Ｖ_CGが、セルのしきい値より高いか低いかであり、これは測定前には未知であるため、推測的に、高すぎたり低すぎたりする値の範囲内にあるＶ_CGはなく、すなわち、異なるＶ_CG値の適用は間違いではないが、不適切なｔ’またはＶ_ref を選択することは間違いであることに留意されたい。）この問題は、密接するレベルを区別しなければならない多状態メモリにおいてさらに深刻である。結果的に、これは、典型的に、各状態またはターゲット値に対して、プリチャージおよび放電（および対応するＶ_ref ）によって実施される。

図９Ｂに示すように、多状態プログラミング動作中、このような読み出しプロセスは、各ターゲット状態に対してメモリセルの状態をベリファイするように実行される必要がある。各プログラミングパルスに続くベリファイ動作の数を少し減らして書き込み性能を高めるために、第１のいくつかのプログラミングパルス中、より高いコントロールゲート電圧を印加するベリファイ動作が省略されてもよく、最後のいくつかのプログラミングパルス中、より低いコントロールゲート電圧を印加するベリファイ動作が省略されてもよい。選択コントロールゲートにより高い電圧プログラミングパルスが印加されるたびに、Ｖ_T の分布が階段状になるため、プログラミング動作中の任意の所与の時間に、各書き込みブロックにおいて最上位プログラミングセルおよび最下位プログラミングセルを常に把握することによって、このような動作の省略は、より計画的に、より安全に、より効率的に行われうる。例えば、セルが状態２に達したかがまだベリファイされていない限り、状態３のベリファイ動作を省略できる。このような「スマートベリファイ」技術については、２００４年６月１０日に公開された米国公開特許出願第２００４−０１０９３６２号（特許文献２３）に記載されている。この特許出願は、本願明細書において参照により援用されている。これまでのベリファイ動作の実行方法およびそれを効率化するための改善策について前に説明したが、パルス間には複数のベリファイ動作が依然必要とされている。本発明の概念により、この状況が改善される。

書き込みプロセスへの印加時、本発明の１つの主要な態様は、１つのプログラミングパルス当たり（Ｎ−１）（またはそれよりも少し少ない）のベリファイ動作を１回のみのベリファイ動作と置き換えることである。これを達成するために、単一の高い固定値の読み出し電圧（例えば、最上位プログラミングしきい値状態と他の低いプログラミング状態との間を区別するための典型的なワード線電圧である２．４Ｖ）を、選択ワード線に印加し、同時に、以下の方法で基板効果を利用することで、各セルをそのターゲット状態に対してベリファイする。以下の方法とは、例えば、ＳＧＳトランジスタがオンに転換されている間、２Ｖの電圧が、ＮＡＮＤアレイ（図２）の従来のソース線に印加され、この電圧を、選択ブロックにあるＮＡＮＤストリングの従来のソース側に移す方法である。従来のドレイン（すなわち、ビット線）は、ビット線を接地し、全ビット線が予め放電されることを保証するために、十分に高い電圧をＳＧＤに印加することによって、信号積分期間が始まる前に接地されるために放電される。積分期間中、最初は伝導性であるセルは、各セルがそのしきい値電圧に達し、ビット線のそれぞれのさらなる充電を遮断し、その時点の後、ビット線電圧が実質的にさらに上昇しなくなるまで、セルのそれぞれのビット線電圧の上昇を経験する。留意すべき重要な点は、ビット線が、メモリセルのソースの役割を担い、したがって、各メモリセルのしきい値電圧は、基板効果を通してソース電圧の関数である点である。これを、図１１に略図的に示す。

図１１は、選択された行にあるセルのコントロールゲートにワード線によって供給された電圧Ｖ_WL（図１１Ａ）、選択セルの共通ソース線に供給された電圧（図１１Ｂ）、および基準レベル（図１１Ｄ）であって、これらの３つが、単一基準電圧を保持するバスラインを通ってセンス増幅器の基準電圧入力側に連続して供給される場合の基準レベルとともに、感知動作に応答して、ビット線の電圧レベル（図１１Ｃ）を示す。したがって、図１１Ａ〜図１１Ｃは、選択記憶素子のコントロールゲート（Ｖ_WL）、ソース（Ｖ_source）、およびドレイン（Ｖ_BL）の電圧をそれぞれ表す。例示的な実施形態に組み込み可能なＮＡＮＤアレイ動作のさまざまな詳細については、米国特許第６，３７３，７４６号（特許文献２４）、第５，５７０，３１５号（特許文献２５）、第５，６５２，７１９号（特許文献２６）、第５，５２１，８６５号（特許文献２７）、第５，８７０，３３４号（特許文献２８）、第５，９４９，７１４号（特許文献２９）、第６，１３４，１４０号（特許文献３０）、第６，２０８，５６０号（特許文献３１）、第６，４３４，０５５号（特許文献３２）、第６，５４９，４６４号（特許文献３３）、第６，７９８，６９８号（特許文献３４）、米国公開特許出願第２００５−００１３１６９号（特許文献３５）、米国特許第５，９６９，９８５号（特許文献３６）、第６，０４４，０１３号（特許文献３７）、第６，２８２，１１７号（特許文献３８）、第６，３６３，０１０号（特許文献３９）、および第６，５４５，９０９号（特許文献４０）で見受けられる。これらの特許および特許出願は、本願明細書において参照により援用されている。

選択された素子のコントロールゲート、ソース、およびドレイン電圧のほかにも、ＮＡＮＤ実施形態の場合、ＮＡＮＤストリングに必要とされる他の電圧は以下のように設定される必要がある。すなわち、ストリングにある他の記憶素子は、フルにされる必要があり、ドレイン側の選択ゲート（ＳＧＤ）は、遅くとも、プリチャージ（または、より正確には、予備放電）段階が始まるまでにオンに転換される必要があり、ソース側選択ゲート（ＳＧＳ）は、遅くとも、時間ｔ＝０までにオンに転換される必要がある。ｔ＝０の後にこれらの他の電圧の相対値は、図１１ａの破線によって略図的に示される。Ｖ_SGS 、Ｖ_SGD 、およびＶ_READはそれぞれ、ソース側選択ゲート電圧、ドレイン側選択ゲート電圧、および読み出し動作中にブロックにある選択されないワード線に印加される電圧に相当する。例えば、Ｖ_SGS およびＶ_SGD は、基板効果にかかわらず、これらのトランジスタがオンであることを保証するために、５Ｖでありえ、Ｖ_WLは、３．５Ｖでありえ（または、最高Ｖ_TH比較電圧がどんなものでも）、Ｖ_READは、Ｖ_WLより高い。また、Ｖ_READは、一般的な５Ｖより高いものにされるため（例えば、７Ｖ）、ＮＡＮＤストリングに沿った他のセルはすべて、基板効果により上昇したしきい値にかかわらず、「オン」状態にあり、それらは場合によっては、最上位プログラミング状態にある。（ｔ＝０の前の値について記述しているが、いくつかのオプションがあるため、明示していない。）これらの値、特に、最後の値については、以下にさらに記述する。

図１１は、これまでに進行してきたプロセスに相当する初期状態、すなわち、第１段階から始まる。Ｖ_BLは、ある初期値を有するように示され、他のものはすべて低で示されているが、これは任意の開始点にすぎない。第２段階は、ｔ＝０で始まる第３段階の感知プロセスに備えて、初期条件を設定するためにビット線が接地にされるプリチャージ（より正確には、予備放電）段階である。ＮＡＮＤアレイにおいて、ドレイン側選択トランジスタ（ＳＧＤ）は、電荷が流れ出るようにオンに転換され、プロセスを通してオンに保持され、第３段階および第４段階においてビット線をバックアップ充電できる。時間ｔ＝０の前、ソース線は充電されるため、セルがオンに転換されるとき、電流は、セルの状態に応じてビット線を充電するように流れうる。時間ｔ＝０では、ワード線電圧Ｖ_WLが上昇され、第３段階においてビット線を充電できる。第３段階中、ｔ＝０の前に接地に保持されていたビット線は、接地から切り離され、浮遊状態にされ、セルの電流に応じてより高い電圧まで充電できる。

図１１Ｃに示すように、ワード線がｔ＝０で高にされると、ビット線は充電を開始する。同じＶ_WLが、ワード線に沿ってすべてのセルに印加されると、読み出しセット（または読み出しページ）のすべてのセルが充電される。結果的に、これは、前に参照されているＮＡＮＤに関する多くの参考文献、および本願明細書において参照により援用されている、２００３年１２月３１日に出願された米国特許出願第１０／７５１，０９７号（特許文献４１）に記載された構成における偶数または奇数のビット線のすべてか、または、本願明細書において参照により援用されている、２００２年９月２４日に出願された米国特許出願第１０／２５４，４８３号（特許文献４２）に記載された全ビット線、いわゆるＡＢＬタイプの構成にあるビット線のすべてのいずれかの場合である。別の実施形態において、ソース電圧Ｖ_CSおよびワード線電圧Ｖ_WLの両方は、ｔ＝０の前に上昇され、選択線の１つは、ｔ＝０でプロセスをオンに転換するために使用される。

すべてのセルに同じＶ_WLが印加されるため、所与のセルのビット線は、あるレートで、および基板効果により、セルに記憶されたデータ状態に基づいて、漸近電圧値の方へ充電される。これは、第３段階中に図１１Ｃの時間軸に沿った４状態セルに対して示されている。これらのビット線電圧が離れ始めると、異なるデータ状態を区別できる。ある時間ｔ’において、Ｖ_BL値は、基準値と比較されうる。ｔ＝０の後すぐに読み出しを行うことにより、読み出し時間は短くなるが、値は依然上昇しているため、より不正確になることもあり、結果的に、漸近値で、またはその付近で値が滑らかになるまで待つことによって、精度を高めることが一般に好ましい。これはすぐに読み出し始めるよりも少し速度は遅くなるが、すべてのデータ状態を読み出すには、単一のビット線充電プロセスのみが必要であるため、図１０に対して前述した放電方法のものよりも速いままである。セル放電レートに基づいた動的読み出しとは異なり、図１１のプロセスにおいて、ビット線値が、測定されたセルの状態に応じて異なる値に各々滑らかになると同時に感知されうる。対照的に、図１０の動的感知は、各異なる比較ポイントのフル充放電サイクルを通る必要がある。

ｔ＝ｔ’において、各ビット線のレベルは、第４段階の読み出しプロセス中に、同時にまたは連続的に複数の基準値と比較されうる。図１２は、１つの実施形態のアレイおよび周辺回路の一部分を略図的に示す。

図１２は、全ビット線（ＡＢＬ）配列にあるアレイの２つのブロックの一部分を示す。図に示したように、ブロックｉの共通ソース線、すなわち、ｃソース＿ｉ１１１が、メモリセルの上方に位置する選択ゲート線ＳＧＳ＿ｉの上方にあるブロックｉの上部にあるのに対して、ブロックｉ＋１は、共通ソース線、ｃソース＿ｉ＋１が底部に配設されているという意味で、ブロックｉは、ブロックｉ＋１に対して反転したものである。ワード線ＷＬ１＿ｉ１０９に沿ったメモリセルが読み出される場合を考慮する。この場合、図１１Ａの電圧Ｖ_WLは、ＷＬ１＿ｉ１０９に印加され、図１１Ｂの電圧は、ｃソース＿ｉ１１１に印加され、ソースおよびドレイン側の選択されないワード線および選択ゲートは、ｔ＝０までにオンに転換される。この図およびこれ以降の図において、簡潔に示すために、センス増幅器回路はすべて、アレイの上側上にあるように示されている。実際の実施例において、本願明細書において参照により援用されている、２００５年３月１１日に出願された米国特許出願第１１／０７８，１７３号（特許文献４３）に記載されているように、別のビット線の回路がアレイの底側の位置に設けられてもよい。

選択された読み出しページにあるＮＡＮＤストリングのすべては、（選択されないワード線および選択ゲートに）選択ＮＡＮＤブロックに関連付けられた電圧の残りに対しても同様に印加された同じＶ_sourceおよび同じＶ_WLを有する。異なる点は、選択された行のセルのフローティングゲートに蓄積された電荷であり、これにより、対応するビット線の電圧レベルがどの程度速く離れて上昇するかを判定し、このビット線は、図１１Ｃの異なる線に相当する。例えば、ビット線ｊのセル１１３上で、これは、ビット線ＢＬｊ１０７のレベルを制御し、このビット線は、グローバルビット線ＧＢＬｊ１０５に沿って、対応する比較器１０１ｊと通信状態にされる。比較値は、線（または複数の線）１０３に沿って比較器に供給される。これらの異なる比較値が、早期にライン１０３に供給され安定化される間、図１１Ｄに示すように、時間ｔ’の後、第４段階中に、比較動作が実行されうる。図１３を参照して以下に記述するように、ライン１０３は、異なる比較値（Ｖ_comp）が連続的に供給される単一の線であるか、または比較器に多重化されるさまざまな比較値の別々の線でありうる。別の変形例において、グローバルビット線の各々のレベルは、異なるＶ_comp値を並列に比較するための複数の比較器に供給されうる。

すべてのレベルを同時に感知する利点として、比較動作の並列化による性能の向上がある。しかし、すべてのレベルの同時感知には、各々が（Ｎ−１）個の比較器を含むセンス増幅器の面積および複雑性の点でマイナス面が伴う。さらに、（Ｎ−１）個のバスラインは、Ｎ状態を同時に感知し互いに区別するのに必要な（Ｎ−１）基準電圧を与えることが要求される。あるいは、比較動作が連続的に実行されれば、センス増幅器は、非常に単純なものとなり、ダイを占める部分がより小さくなるように設計されうる。典型的なＡＢＬ構成において、すべてのグローバルビット線が、専用のセンス増幅器を有し、さらに従来の奇数／偶数感知において、１つのセンス増幅器が、すべてのグローバルビット線対のために設けられるということに留意すべきである。比較段階を連続して実行する別の利点は、ワード線と同じ方向に伸びる単一のバスラインが、各メモリプレーンの端部にあるすべてのセンス増幅器に、時分割多重化方法で基準電圧を与えるために使用されうる。これは、ダイの省面積化にもつながる。しかし、基準バスライン電圧を（Ｎ−１）回充電することに関連する性能面および電力／エネルギー面での欠点もある。また、比較動作を時分割多重化するが、いくつかの基準電圧バスラインを使用して行うようにメモリを設計することも可能である。組み合わせも可能であり、例えば、８状態メモリ（Ｎ＝８）は、４バスラインを有するものであってもよく、センス増幅器は、基準バスラインの２つを用いて、各々が２状態を同時に感知し、他の２つの基準バスラインが、次の対の基準電圧に充電するように設計されて、基準バスラインの充電時間の性能への影響が低減されうる。留意すべき重要な点は、ビット線充電または放電段階が、比較的低速プロセスであり、およそ数マイクロ秒かかることである。この時間は、式Ｉ＝ＣｄＶ／ｄｔによって表され、式中、Ｉは、メモリセルトランジスタの飽和電流以下のものであり（１つのセルに対して、典型的に、Ｉの値は、およそ１マイクロアンペア以下である）、Ｃは、典型的に、グローバルビット線容量によって一般的に左右されるビット線容量であり、ｄＶは、高信頼性のノイズフリーな動作に要求されるセンスノード電圧の最小変化であり、その範囲は［５０ｍＶ，５００ｍＶ］である。本願明細書において参照により援用されている、米国公開特許出願第２００５−０１６９０８２号（特許文献４４）および第２００４−００５７３１８号（特許文献４５）には、例えば、ＡＢＬ構成におけるグローバルビット線ではないセンスノードの使用が記載され、結果的に、この種の構成により、センスノードの容量が、グローバルビット線容量より著しく小さいため、感知が高速化される。センスノード電圧を基準電圧と比較する比較動作は、数ナノ秒、または数十ナノ秒しかかからない非常に高速の動作である。これらの例示的な数は、例えば、（Ｎ−１）連続感知動作から、最高で（Ｎ−１）連続比較動作を利用してもよい単一の感知動作の使用まで進むことで高められる点を示すために与えられている。

これまでの説明は主に、各々が２ビットのデータを記憶する４状態メモリセルの場合に焦点を当ててきた。しかし、各セルにさらに多くの状態が記憶される場合、単一のワード線電圧を使用して状態のすべてを区別することは不可能である。可能性のあるデータ状態をすべて区別することが可能であったとしても、このような状態が３つ、４つ、またはそれ以上であろうとも、プロセスを２回以上の読み出しに分けることが好ましくなる。例えば、すべての状態を一度で区別するためには、読み出しかく乱の回数が多くなってしまうバイアス条件が要求されることもある。同じワード線電圧を使用し、ビット線から与えられた基板効果の量を変更することによって、複数のデータ状態を読み出すことができるように、ＮＡＮＤブロックの選択されないワード線に印加されたＶＲＥＡＤ電圧は、ＮＡＮＤメモリを従来読み出すのに必要なものより多い量の分、オーバードライブされる必要がある。最も高いしきい値電圧にプログラムされ、それらの高いしきい値をさらに上げる正のソースバイアスを有することによって読み出し中のメモリセルをオンに転換することが可能なより高いＶＲＥＡＤ値が選択されなければならない。結果的に、より高いＶＲＥＡＤ値が必要とされることもある。これらの高いＶＲＥＡＤ値により、読み出しかく乱が生じる可能性がある。この問題を軽減するために、データが再書き込みされる前に、読み出しかく乱を受けるブロックがないことを保証する周波数で、読み出しスクラビング（例えば、本願明細書において参照により援用されている、米国特許第５，５３２，９６２号に記載（特許文献４６））が実行される。消耗の均等化方式（例えば、本願明細書において参照により援用されている、米国特許第６，２３０，２３３号（特許文献４７）、米国公開特許出願第２００４−００８３３３５号（特許文献４８６）、米国特許出願第１０／９９０，１８９号（特許文献４９）、および第１０／２８１，７３９号（特許文献５０）に記載）で実行されているように、データを別のブロックに移動させることによって、このようなデータの再書き込みが実行可能である。また、（Ｎ−１）回の感知動作がＭ（Ｍ＜Ｎ）回の連続感知動作において実行されるハイブリッド感知方式を設計することも可能であり、この動作では、Ｍ回の動作の各々で、センスノード充放電が必要となる。このハイブリッド形式は、許容されたソース／ドレイン電圧のダイナミックレンジの利用可能性がないことから生じることもある問題を軽減するために用いられてもよく、かく乱および信頼性の問題とともに、基板効果の大きさにより、すべての（Ｎ−１）比較に対する１回のベリファイを、２回以上のベリファイ動作に分ける必要が出てくる可能性がある。このようなハイブリッド感知方式では、一見反対に見える２つのアプローチを組み合わせる必要があるが（複数のワード線読み出し電圧を使用するが、ソースを通してセルを充電することによって一度に複数の状態を感知する）、この方式は、図１４を参照して以下に記載するように、多状態の応用に非常に有益でありうる。

以下の例示的な値のセットを用いて、この新しい読み出し方法を説明する。ソースに０Ｖ、ドレインに０．５ＶのＤＣバイアスを使用する外部機器で、メモリセルのしきい値電圧を測定しうる。コントロールゲート電圧により、ドレイン・ソース電流とコントロールゲート電圧特性との関係が得られる。１００ｎＡなどの適切な電流値は、セルのしきい値電圧を規定するために選択されてもよい。状態Ｅにある消去され引き続きソフトプログラムされたセルは、−１．５Ｖ〜−０．５Ｖの範囲の負のしきい値を有し、状態Ａにあるセルは、０．３Ｖ〜０．９Ｖの範囲のＶ_thS を有し、状態Ｂにあるセルは、１．５Ｖ〜２．１Ｖの範囲にあるＶ_T を有し、状態Ｃにあるセルは、この静的方法で測定される場合、２．７Ｖ〜３．３Ｖの範囲のＶ_thS を有する。実際のメモリチップは、典型的に、積分開始前にビット線（ドレイン）をプリチャージすることと、感知中のセルがオンかオフかを示す積分期間中のビット線をある量放電することとを伴う動的感知を用いる。動的感知のパラメータは、図１０を参照しながら前述した動的感知の一種によって測定されたＶ_thが、静的方法によって測定されたセルのＶ_thと同じ値か、またはそれに近い値を有するように選択されうる。

しきい値の分布が前述したものであるとすると、図１０を参照して前述した動的感知方法を用いた４状態メモリの典型的な読み出し動作は、以下のコントロールゲート電圧、すなわち、０Ｖ、１．２Ｖ、および２．４Ｖを各々が有する３つのプリチャージおよび積分シーケンスからなる。コントロールゲートが０Ｖの場合、感知動作のＯＮ結果は、セルの状態がＥであることを示し、ＯＦＦ結果は、セルの状態がＡ、Ｂ、またはＣであることを示す。コントロールゲートが１．２Ｖの場合、感知動作のＯＮ結果は、セルの状態がＥまたはＡであることを示し、ＯＦＦ結果は、セルの状態がＢまたはＣであることを示す。コントロールゲートが２．４Ｖの場合、感知動作のＯＮ結果は、セルの状態がＥ、Ａ、またはＢであることを示し、ＯＦＦ結果は、セルの状態がＣであることを示す。これらの３つの感知動作のシーケンスを組み合わせた結果は、４状態メモリの読み出し動作を構成し、各セルの状態を示す。

ＤＣ感知中、０Ｖのソース電圧および０．５Ｖのドレイン電圧の場合、セルのしきい値電圧は、１Ｖであってもよい。フローティングゲートにまったく同じ量の電荷がある同じセルは、同じ値のドレイン・ソース電圧を維持しながら、ソース電圧が０．５Ｖに上昇し、ドレイン電圧が１．０Ｖに上昇されれば、２．０Ｖの基板効果にシフトされたＶ_T を有する。（この記述において、ソース基板効果係数を２と仮定し、他の係数では、値を適宜調節する必要がある。）言い換えれば、基板バイアスの０．５Ｖ増大は、セルのＶ_thの１．０Ｖ増大に相当しうる。この場合も、前述したすべての数値は、例示的なものにすぎない。図１０を参照して説明したような従来の動的感知では、ビット線を高プリチャージ値、例えば、１．０Ｖにプリチャージし、次いで、ＯＮセルの場合には、例えば、０．４Ｖの値まで放電し、あるいはＯＦＦセルの場合には、例えば、０．９Ｖへとわずかに低下できるようにビット線を解放する。感知積分期間の終わりに、ビット線電圧は、対応するセルがＯＮであるか、またはＯＦＦであるかを判定するために、例えば、０．６５Ｖの基準値と比較される。従来の動的感知において、ＮＡＮＤブロックの選択されないワード線は、選択されないワード線のセルが、ビット線電流の放電を妨げることがないようにするために、例えば、５．０Ｖの十分に高いＶ_READ値にされる必要がある。

感知中のセルのＶ_T を上昇させるために基板効果を用いる新しい感知方式の場合、オーバードライブ要求も高まり、７．５Ｖを超えることもあるＶ_READが必要となる。Ｖ_READ値がこのように高いと、このＶ_READ値にさらされるのが、１回のブロック書き込み動作につき１回であるため、プログラム／ベリファイ動作中の問題が生じない。しかし、多数回読み出し動作が実行される可能性もあり、これにより、より高いＶ_READ値によって悪化する読み出しかく乱にメモリセルがさらされ、複数回の読み出し動作後、電荷をフローティングゲートに過度に通してしまいかねない。米国特許第５，５３２，９６２号（特許文献４６）に記載したような読み出しスクラビング技術は、このような読み出しかく乱問題に対処するために利用されうる。ほとんどの実施例において、読み出し動作をベリファイ動作に可能な限り近づける配慮がなされていることに留意すべきである。これは、読み出しの忠実度を高めるためである。したがって、１つの好ましい実施形態は、プログラム／ベリファイ動作中だけでなく、読み出し動作中も、基板バイアス単一読み出し動作を使用することからなる。

プログラミング動作中、対応するセルにプログラムされる状態を記憶した同じラッチは、ビット線ごとにターゲット状態をベリファイするのに必要な感知トリップポイントの適切なレベルを選択するためにアクセスされうる。例えば、セルが状態Ａにプログラムされれば、そのセルの基準トリップポイント電圧は、１．５Ｖになり（前述したものから例示的な値を使用）、状態Ｂへのプログラミングには、１．０Ｖのトリップポイント電圧が必要であり、状態Ｃへのプログラミングには、０．５Ｖのトリップポイント電圧が必要である。図１３Ａに示す１つの実施形態において、各々がこれらの電圧のそれぞれを保持する３つのバスライン１０３ａ〜ｃが、ワード線と同じ方向に延伸するように設計されて、各ビット線比較器１０１が、ＭＵＸ１２１を通るこれらの３つの基準電圧の１つを使用し、この選択信号１０３ｄは、各セル／ビット線に対応するターゲット状態データを保有するラッチから引き出される。

図１３Ｂに示す異なる実施形態において、１つのバスライン１０３が、３つすべての電圧を連続的に保持し、各ビット線のラッチデータは、有効な比較が、０．５Ｖ、１．０Ｖ、または１．５Ｖの基準電圧がライン１０３に印加されていたときのものであったかを判定する。（読み出し動作中に利用可能なラッチデータはないため、３つすべての値を比較する必要がある。）別の実施形態において（図１３Ｃ）、３つの比較器１０１ａ〜ｃが、各ビット線（ＡＢＬ構成を想定）または各対のビット線（従来のＮＡＮＤ構成を想定）用に存在し、ビット線電圧は、３つの基準電圧と同時に比較される。これは、比較器を３つにするために回路を３つ追加する必要があるためである。あるいは、図１３Ｂの単一の比較器は、３つの比較器を連続的に実行でき、よりコンパクトな設計のものである。前述したものを含むこのような連続動作の時間の不利益は、各比較にかかる時間が数十ナノ秒であるため、非常に小さいものであり、基準バスライン電圧の変更にかかる時間も、ＲＣ遅延が小さい適切に設計されたバスラインを通る非常に短いものでありうる。これらのすべての連続的な実施形態において、状態間の感知遅延は、アレイのＲＣ時間定数によっても、プリチャージまたは感知にかかる必要な時間によっても左右されない。これは、再充放電プロセスの時間がかなり長い既存の実施形態の状態間感知遅延とは対照的である。

前述したように、多くの状態を記憶するセルの場合、かく乱および信頼性の問題とともに、基板効果の大きさにより、状態のすべてが単一の感知動作で判定できるように、許容されるソース／ドレイン電圧のダイナミックレンジが十分なものであってもよい。例えば、図１１のプロセスにおけるメモリセルが、メモリセル当たり８状態、すなわち３ビットを記憶する場合を考える。図に示したＶ_WL値に関して、図１１ｃに示す状態は、Ｖ_WLが低すぎて、より高い状態（４、５、６、および７）でセルをオンに転換できない場合、０、１、２、および３の状態でしかなく、Ｖ_WLが、これらの高い状態でセルをオンに転換するのに十分な程度に高ければ、状態０、１、２、および３はすべて、上側曲線の最上部に達することもある。

このようなダイナミックレンジの不足を解消するために、さらなる態様において、本発明では、ハイブリッドな感知技術を採用する。これらの実施形態において、複数のＶ_WL値が使用されるが、図１１を参照して説明した方法によれば、セルが放電されると、ソースを通して充電し、次いで、複数の状態が感知される。各Ｖ_WL値に対して、多状態の全体のサブセットが感知されることで、別の感知サブ動作が完了すると、状態のすべてに対しての感知が完了する。結果的に、これらのサブセットのすべては、共通するいくつかの状態を有してもよいが、少なくともいくつかの要素で異なる点で、典型的に別個である。サブセットが重なっていないと、より高い効率が得られるが、いくつかの実施例において、重なりの精度を高め、状態が損なわれないようにすることが容易なこともある。さらに、最高または最低サブセットが、より大きな隣接したサブセット内に完全に含まれる場合もある。

ハイブリッドアプローチが、２つの正反対の技術を組み合わせるものであることに留意すべきである。図１１の技術により、読み出し用のワード線電圧を切り換える必要がなくなり、複数の読み出し電圧の複雑性があるすべての状態（図１１の場合、４状態）を一度で感知できる。対照的に、より一般的な複数のワード線電圧方法は、通常の役割をメモリセルのソースおよびドレイン側に割り当て、基板効果に関与するように、ソースおよびドレイン極性を切り換えるのに係わる動作をなくすことができる。両方の方法を組み合わせることは、一見、感知方式を過度に複雑にしてしまうように見えるかもしれない。しかし、読み出しかく乱によって左右される許容されたＶＲＥＡＤ電圧を考慮することで、１）多状態メモリを支持しうる高いしきい値ウィンドウを有すること、２）管理可能なレベルをスクラビングするために、読み出しかく乱を低減させるのに十分低いＶＲＥＡＤと、３）基板効果によりしきい値電圧を上昇させ、複数のデータ状態の同時ベリファイ動作を可能にする複数のソース側電圧を印加することによって得られる性能の向上と、の間を最良に妥協してハイブリッドアプローチを確立してもよい。

図１４は、図１１と同様に配設されている。図１４は、第１の感知サブ動作において４状態を読み出し、第２の感知動作において他の４状態を読み出す、セルシステム当たり３ビットのプロセスを示す。この例において、比較値の同じセットは、状態の両方のサブセットに使用されるが、より一般には、比較値の別のセットが、各サブ動作において使用されてもよい。前述したように、プロセスは、データの読み出しおよびプログラムベリファイの両方に使用され、ターゲットデータがプログラミング動作において分かるため、２つのサブ動作のいずれであっても、チェックされる必要があるのは、ターゲット状態のみである。

図１４をさらに詳しく参照すると、時間ｔ₀ より前の状況は、ほとんど図１１のものと同様であり、ビット線は放電され、ソース線は充電され、ＮＡＮＤストリングの他のトランジスタは、例えば、Ｖ_SGD をオンにし、Ｖ_SGS （またはＶ_WLまたはその両方）を低に維持することができるように設定される。これらの初期条件が確立されると、ｔ₀ とｔ₁ との間に、ソースおよびドレイン選択トランジスタがオンにされ、ＮＡＮＤストリングの選択されないトランジスタがオンに転換され、ワード線は、第１の値Ｖ_WL1 になる。これにより、ビット線（またはセンスノード）を、セルのデータ状態に応じてさまざまなレベルに充電することができる。Ｖ_WL1 は、状態０、１、２、および３を離すことができる程度に十分に高いものであるが、０と１の状態が最高値に達して区別できなくなるほど高いものではない。この実施形態において、Ｖ_WL1 は、より高い状態（４、５、６、および７）を分解しないままの状態にする。

これらの状態が、センスノードを安定化させると、ｔ₁ とｔ₂ との間に、図１１を参照して前述したようなさまざまな比較値と電圧とが比較されうるが、この場合、３つの値の代わりに、４つの値が使用され、図１３Ａ〜図１３Ｃに対応する変更を加える必要がある。これにより、各セルが、これらのより低い状態に対応するデータコンテンツを有するかどうかが判定できる。このとき、４状態の感知は連続して行われるが、比較の１つ以上が、図１３を参照して前述したように同時に行われうる（この場合も、４つの比較点の変更とともに）。

第１の感知サブ動作がｔ₂ で行われると、ワード線電圧は、Ｖ_WL1 ＞Ｖ_WL2 で分解された状態を区別するために、Ｖ_WL2 に上昇される。（ここで、ワード線電圧は、１つの感知動作から次のものへ増大するが、他の実施形態は、Ｖ_WL1 ＞Ｖ_WL2 を使用する。）ｔ₂ とｔ₃ との間で、ビット線のレベルは、Ｖ_WL1 への応答からＶ_WL2 への応答に移行する。

図１４に示す実施形態において、ビット線は、感知サブ動作間に放電されない。他の実施形態において、ビット線は、例えば、ソース側のプリチャージレベルを安定化させるために、ｔ₂ とｔ₃ との間で放電されうる。これは、選択ワード線電圧を接地にとったり、Ｖ_SGS を接地にとったり（Ｖ_WL2 を低下させるかにかかわらず）、または選択ワード線でセルを放電するためにドレイン側を開いたままにしながら、ソース電圧を遮断したりするなどの多数の方法で行われうる。これを達成するための好ましい実施形態は、これらの異なる線のレベルを上昇および低下させるのに必要な相対速度および電力消費量などの要因に基づいた、特定のメモリの詳細に依存する。再び放電した後、ビット線は、Ｖ_WL2 に応答してバックアップ充電するようにされる。前述したものの場合、センスノードがＡＢＬ構成の場合のようなビット線でない場合にも及ぶように、ワードビット線は、センスノードと取り替えられうる。

任意の実施形態に対して、時間ｔ₃ において新しいワード線電圧Ｖ_WL2 は、Ｖ_WL1 に分解されなかった状態のいくつかを分解する。この例において、Ｖ_WL2 を使用するバイアス条件は、状態４、５、６、および７を分離することができるが、より小さな状態（ｔ₂ とｔ₂との間に決定）は、状態４を超えると合体する。ビット線レベルが、ｔ₃ で十分に安定化されると、第２の感知サブ動作が実行される。この場合、これは、Ｖ_WL2 の場合と同じ方法および同じ値で行われるが、２つの場合において、異なる値および技術が用いられてもよい。例えば、２つのワード線値での２つの読み出しは、セルのすべてをカバーするのに十分であった。他の場合、プロセスは、状態のすべてを明確に分解する必要があれば、第３またはそれ以降のさらなる感知サブ動作まで継続しうる。

このセクションで説明したさまざまな別の感知技術は、複数の状態を同時に書き込むプログラミング方法と組み合わせて使用する場合、特に有益でありうる。このような方法により、ターゲットしきい値電圧レベルがより低いセルのプログラミングを比例して遅延させることによって、複数の状態のプログラミングを同時に行うことができる。このターゲット状態に依存したプログラミングの遅延は、ターゲット状態に依存したさまざまな強度の半禁止または半増強条件を作ることによって達成される。結果的に得られる効率は、これらのベリファイ／読み出し方法と、このようなすべてまたは少なくとも複数の状態の同時プログラミングとを組み合わせることによって、メモリ性能を大幅に高めうる。このような同時プログラミングは、（本願明細書において参照により援用されている、米国特許第６，７３８，２８９号（特許文献５１）に記載されているように、）ターゲット状態に依存した異なるセルのプログラミング電圧に基づいたものでありえ、またはビット線ごとのプログラミング速度の制御は、各メモリセルのターゲット状態に基づいたものでありうる。このようなビット線データ依存のプログラミングは、本願明細書において参照により援用されている米国特許出願第１１／１９６，５４７号（特許文献５２）に記載され、ここでは、電圧バイアスレベル、許容電流流量のいずれか、またはその両方が、対応するターゲット状態に基づいて各セルとは独立して調製される。これらのアプローチの任意のものに対して、プログラミングパルスの数を低減することができ、前述した感知技術により、このような各パルス間に必要なベリファイ読み出し回数が低減されるため、メモリ性能を高めるためのさまざまな効率が倍数的に増加する。

（誘電体記憶素子の代替使用）
前述した例は、伝導性フローティングゲートを電荷蓄積素子として利用するセルのタイプに関して説明したものである。しかし、本発明のさまざまな態様は、ナノ結晶メモリ、相変化メモリ、ＭＲＡＭ、ＦＥＲＡＭ、および、本願明細書において参照により援用されている、２００４年５月７日に出願された米国特許出願第１０／８４１，３７９号（特許文献５３）に記載された他のさまざまなメモリ技術とともに使用することができる。例えば、本発明は、フローティングゲートの代わりに個々のメモリセルの記憶素子として電荷トラップ誘電体を使用するシステムにおいて実施されてもよい。誘電体記憶素子は、伝導性コントロールゲートとセルのチャネル領域内の基板との間に挟まれる。誘電体は、フローティングゲートとサイズおよび位置が同じ個々の素子に分離されうるが、電荷がこのような誘電体によって局所的に捕獲されるため、そのように分離することは通常必要ではない。電荷捕獲誘電体は、選択トランジスタなどによって占められる面積を除いたアレイ全体にわたって延在しうる。

誘電体記憶素子メモリセルは、一般に、本願明細書において参照により援用されている、Chan et al., "A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device," IEEE Electron Device Letters, Vol.EDL-8, No.3, March 1987, pp. 93-95 （非特許文献２）、Nozaki et al., "A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application , "IEEE Journal of Solid State Circuits, Vol.26, No.4, April 1991, pp. 497-501（非特許文献３）、Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, Vol.21, No.11, November 2000, pp. 543-545（非特許文献４）、および米国特許第５，８５１，８８１号（特許文献５４）に記載されている。

使用に実用的である特定の電荷捕獲誘電材料および構成がある。１つは、基板上に最初に成長させた二酸化シリコンと、その上に堆積させた窒化シリコン層と、窒化シリコン層（「ＯＮＯ」）上に成長および／または堆積させた別の酸化シリコン層を有する３層の誘電体である。もう１つは、ゲートと半導体基板表面との間に挟まれた高シリコンの二酸化シリコンの単層である。後者の材料は、その全体が本願明細書において参照により援用されている、DiMaria et al., "Electrically-alterable read-only-memory using Si-rich SIO₂ injectors and a floating polycrystalline silicon storage layer," J. Appl. Phys. 52(7), July 1981, pp. 4825-4842 （非特許文献５）、Hori et al., "A MOSFET with Si-implanted Gate-SiO₂ Insulator for Nonvolatile Memory Applications," IEDM 92, April 1992, pp. 469-472 （非特許文献６）に記載されている。誘電体記憶素子については、本願明細書において参照により援用されている、２００２年１０月２５日に出願された米国特許出願第１０／２８０，３５２号（特許文献５５）においてさらに記述されている。

本発明の特定の例および変形例の点で本発明について説明してきたが、本発明は、添付の特許請求の範囲の全範囲内においてその権利が保護されるべきであることが理解できよう。

本発明を実施するさまざまな態様が説明された不揮発性メモリシステムのブロック図である。 メモリセルアレイがＮＡＮＤ形のものである場合の図１のメモリアレイの既存の回路および構成を示す。 半導体基板上に形成されたＮＡＮＤ形のメモリアレイの、列に沿った断面図を示す。 図３の断面４−４に沿って切り取ったメモリアレイの断面図である。 図３の断面５−５に沿って切り取ったメモリアレイの断面図である。 図２〜図５のＮＡＮＤメモリセルアレイの例示的な動作電圧を表す表１である。 図２〜図５のＮＡＮＤメモリセルアレイの別の特徴を示す。 ４状態で動作するとき、図２〜図５のＮＡＮＤメモリセルアレイのしきい値電圧の既存の分布の１つの例を示す。 図２〜図５のメモリセルアレイに使用されてもよい例示的なプログラミング電圧信号を示す。 図２〜図５のメモリセルアレイに使用されてもよい例示的なプログラミング電圧信号を示す。 選択メモリ素子の放電に基づいた動的感知技術を示す。 本発明の１つの例示的な実施形態による感知技術を示す。 本発明によるメモリアレイおよび周辺回路の一部分を示す。 図１２の周辺回路の変形例を示す。 図１２の周辺回路の変形例を示す。 図１２の周辺回路の変形例を示す。 本発明の１つの例示的な実施形態によるハイブリッド感知技術を示す。

Claims (42)

1. ワード線およびビット線に沿って接続されたメモリセルアレイの動作方法であって、
   感知動作のために多状態メモリセルを選択するステップと、
   前記選択メモリセルが接続されたビット線を通して、前記選択メモリセルのセンスノードを接地に放電するステップと、
   前記選択メモリセルのセンスノードを放電するステップの後、
   前記選択メモリセルのソースに第１の電圧レベルを印加し、
   前記選択メモリセルが接続された前記ワード線に第２の電圧レベルを印加し、前記第１および第２の電圧レベルが前記選択セル内に記憶されたデータコンテンツから独立したものであるステップと、
   前記第１および第２の電圧レベルを印加した後、前記選択メモリセルが接続された前記ビット線に、対応する電圧がかかるようにするステップと、
   前記選択メモリセルのデータコンテンツが前記多状態の第１のサブセットの１つに相当するかを判定するために、前記選択メモリセルのセンスノードにかかる電圧と、第１の複数の基準値とを比較するステップを含む、第１の感知動作を実行するステップと、
   前記第１の感知動作を実行するステップの後、前記選択メモリセルが接続された前記ワード線に、前記第２の電圧レベルとは異なる第３の電圧レベルを印加するステップと、
   前記第３の電圧レベルを印加するステップの後、対応する電圧が前記選択メモリセルが接続された前記ビット線にかかるようにするステップと、
   前記選択メモリセルのデータコンテンツが、前記多状態の第２のサブセットの１つに相当するかを判定するために、前記選択メモリセルのセンスノードにかかる電圧と第２の複数の基準値とを比較するステップを含む、第２の感知動作を実行するステップであって、前記多状態の第１および第２のサブセットが異なるものであり、各々が複数の状態を含むステップと、
   を含む方法。
2. 請求項１記載の方法であって、
   前記第１および第２の複数の基準値が、同じである方法。
3. 請求項１記載の方法であって、
   前記多状態の第１および第２のサブセットが、重なり合っていない方法。
4. 請求項１記載の方法であって、
   前記多状態の第１および第２のサブセットの組み合わせが、前記多状態のすべてより少ない状態を含む方法。
5. 請求項１記載の方法であって、
   前記第１の感知動作の後および前記第２の感知動作の前に、前記選択メモリセルが接続された前記ビット線を通して、前記選択メモリセルのセンスノードを接地に放電するステップをさらに含む方法。
6. 請求項１記載の方法であって、
   前記センスノードが、前記選択メモリセルが接続された前記ビット線に相当する方法。
7. 請求項１記載の方法であって、
   前記センスノードが、前記選択メモリセルが接続された前記ビット線の中間ノードである方法。
8. 請求項１記載の方法であって、
   前記選択メモリセルが、同時感知動作用に選択された複数のメモリセルの１つである方法。
9. 請求項８記載の方法であって、
   同時感知動作用に選択された前記複数のメモリセルが、前記ワード線に沿って形成される方法。
10. 請求項１記載の方法であって、
    前記アレイが、ＮＡＮＤ構成を有する方法。
11. 請求項１０記載の方法であって、
    前記アレイが、全ビット線構成を有する方法。
12. 請求項１記載の方法であって、
    前記感知動作が、書き込み動作のベリファイ段階中に実行される方法。
13. 請求項１記載の方法であって、
    前記感知動作が、読み出し動作中に実行される方法。
14. 請求項１記載の方法であって、
    前記第１および第２の感知動作において前記ビット線に沿ってかかる電圧が、前記第１および第２の複数の基準値の少なくともいくつかと連続的にそれぞれ比較される方法。
15. 請求項１記載の方法であって、
    前記第１および第２の感知動作において前記ビット線に沿ってかかる電圧が、前記第１および第２の複数の基準値の少なくともいくつかと同時にそれぞれ比較される方法。
16. 共通ワード線に沿って接続され、共通ソース線に接続されたソースを有し、別個のビット線に沿って形成される、複数の多状態メモリセルの状態をメモリアレイから同時に判定する方法であって、
    前記対応するビット線を通して、前記メモリセルを接地に放電するステップと、
    引き続き、第１の電圧レベルを前記共通ソース線に印加するステップと、
    引き続き、第２の電圧レベルを前記ワード線に印加するステップと、
    前記第２の電圧レベルを前記ワード線に印加するステップに応答して、前記メモリセルの各々のデータコンテンツが前記多状態の第１のサブセットの１つに相当するかを判定するステップと、
    引き続き、前記第２の電圧レベルとは異なる第３の電圧レベルを前記ワード線に印加するステップと、
    前記第３の電圧レベルを前記ワード線に印加するステップに応答して、前記メモリセルの各々のデータコンテンツが前記多状態の第２のサブセットの１つに相当するかを判定するステップであって、前記多状態の第１および第２のサブセットが異なるものであり、各々が複数の状態を含むステップと、
    を含む方法。
17. 請求項１６記載の方法であって、
    前記メモリセルの各々のデータコンテンツが前記多状態の第１または第２のサブセットの１つに相当するかを判定するステップが、
    前記対応するビット線の各々に電圧がかかるようにするステップと、
    前記メモリセルのデータコンテンツを判定するために、前記ビット線に沿ってかかる電圧と複数の基準値とを比較するステップと、
    を含む方法。
18. 請求項１６記載の方法であって、
    前記多状態の第１および第２のサブセットが、重なり合っていない方法。
19. 請求項１６記載の方法であって、
    前記多状態の第１および第２のサブセットの組み合わせが、前記多状態のすべてより少ない状態を含む方法。
20. 請求項１６記載の方法であって、
    前記アレイが、ＮＡＮＤ構成を有する方法。
21. 請求項２０記載の方法であって、
    前記アレイが、全ビット線構成を有する方法。
22. 請求項１６記載の方法であって、
    前記メモリセルの各々のデータコンテンツが第１のサブセットの１つに相当するかを判定するステップと、前記メモリセルの各々のデータコンテンツが第２のサブセットの１つに相当するかを判定するステップが、書き込み動作のベリファイ段階中に実行される方法。
23. 請求項１６記載の方法であって、
    前記メモリセルの各々のデータコンテンツが第１のサブセットの１つに相当するかを判定するステップと、前記メモリセルの各々のデータコンテンツが第２のサブセットの１つに相当するかを判定するステップとが、読み出し動作中に実行される方法。
24. 共通ワード線に沿って接続され、共通ソース線に接続されたソースを有し、別個のビット線に沿って形成される、複数の多状態メモリセルに多状態データをメモリアレイから同時に書き込む方法であって、
    前記メモリセルの各々の対応するターゲット状態に基づいて、ビット線ごとに前記メモリセルの各々に注入された電荷量を制御しながら、共通プログラミングパルスを前記ワード線に印加するステップと、
    引き続き、ベリファイ動作を実行するステップであって、
    前記対応するビット線を通して、前記メモリセルを接地に放電するステップと、
    引き続き、前記共通ソース線に第１の電圧レベルを印加するステップと、を含むステップと、
    引き続き、前記ワード線に第２の電圧レベルを印加するステップと、
    前記第２の電圧レベルを前記ワード線に印加するステップに応答して、前記メモリセルの各々のデータコンテンツが前記多状態の第１のサブセットの１つに相当するかを判定するステップと、
    引き続き、前記第２の電圧レベルとは異なる第３の電圧レベルを前記ワード線に印加するステップと、
    前記第３の電圧レベルを前記ワード線に印加するステップに応答して、前記メモリセルの各々のデータコンテンツが前記多状態の第２のサブセットの１つに相当するかを判定するステップであって、前記多状態の第１および第２のサブセットが異なるものであり、各々が複数の状態を含むステップと、
    を含む方法。
25. 請求項２４記載の方法であって、
    前記メモリセルの各々のデータコンテンツが前記多状態の第１または第２のサブセットの１つに相当するかを判定するステップが、
    前記対応するビット線の各々に電圧がかかるようにするステップと、
    前記メモリセルのデータコンテンツを判定するために、前記ビット線に沿ってかかる電圧と複数の基準値とを比較するステップと、
    を含む方法。
26. 請求項２４記載の方法であって、
    前記メモリセルの各々の対応するターゲット状態に基づいて、ビット線ごとにビット線の前記メモリセルの各々に注入された電荷量を制御するステップが、前記メモリセルの各々の前記対応するターゲット状態に基づいて、ビット線ごとに前記ビット線の電圧レベルを設定するステップを含む方法。
27. 請求項２４記載の方法であって、
    前記メモリセルの各々の対応するターゲット状態に基づいて、ビット線ごとにビット線の前記メモリセルの各々に注入された電荷量を制御するステップが、前記メモリセルの各々の前記対応するターゲット状態に基づいて、ビット線ごとに前記ビット線の電流限界値を設定するステップを含む方法。
28. 不揮発性メモリであって
    ワード線およびビット線に沿って接続されたメモリセルアレイと、
    読み出し回路であって、
    １つ以上の選択メモリセルのソースに接続可能なプリチャージ回路と、
    前記選択メモリセルが接続される前記ワード線に接続可能であることで、複数の感知電圧が印加可能であるワード線駆動回路と、
    前記１つ以上の選択メモリセルの対応する１つ以上のセンスノードに接続可能であり、それによって、プリチャージ段階において、前記選択メモリセルの対応するセンスノードが接地に放電可能であり、センスモードにおいて、前記複数の感知電圧に応答して前記選択メモリセルの対応するセンスノードにかかる電圧は、前記選択メモリセルのデータコンテンツが、前記多状態のサブセットの１つに相当するかを判定するために、複数の基準値と比較でき、前記サブセットが、前記多状態の２つ以上である感知回路と、を含む読み出し回路と、
    を含む不揮発性メモリ。
29. 請求項２８記載のメモリであって、
    前記同じ複数の基準値が、前記複数の感知電圧の２つ以上に使用されるメモリ。
30. 請求項２８記載のメモリであって、
    前記センスノードが、前記対応する選択メモリセルが接続される前記ビット線に相当するメモリ。
31. 請求項２８記載のメモリであって、
    前記センスノードが、前記対応する選択メモリセルが接続される前記ビット線の中間ノードに相当するメモリ。
32. 請求項２８記載のメモリであって、
    前記１つ以上の選択メモリセルが、同時感知動作用に選択された複数のメモリセルであるメモリ。
33. 請求項３２記載のメモリであって、
    同時感知動作用に選択された前記複数のメモリセルが、前記ワード線に沿って形成されるメモリ。
34. 請求項２８記載のメモリであって、
    前記アレイが、ＮＡＮＤ構成を有するメモリ。
35. 請求項３４記載のメモリであって、
    前記アレイが、全ビット線構成を有するメモリ。
36. 請求項２８記載のメモリであって、
    前記読み出し回路が、書き込み動作のベリファイ段階中に使用されるメモリ。
37. 請求項２８記載のメモリであって、
    前記読み出し回路が、データ読み出し動作中に使用されるメモリ。
38. 請求項２８記載のメモリであって、
    前記感知回路が、センスモードにおいて前記センスノードにかかる電圧と、前記複数の基準値の少なくともいくつかとを連続して比較するメモリ。
39. 請求項２８記載のメモリであって、
    前記感知回路が、センスモードにおいて前記センスノードにかかる電圧と、前記複数の基準値の少なくともいくつかとを同時に比較するメモリ。
40. 請求項２８記載のメモリであって、
    書き込み回路であって、
    前記選択メモリセルが接続される前記ワード線に接続可能であることで、プログラミングパルスが印加可能であるワード線駆動回路と、
    前記対応するメモリセルの各々の対応するターゲット状態に基づいて、ビット線ごとにビット線の前記対応するメモリセルに注入された電荷量を制御するために、前記選択メモリセルが接続された前記対応するビット線に接続可能なビット線レベル制御回路と、を含む書き込み回路を含むメモリ。
41. 請求項４０記載のメモリであって、
    前記ビット線レベル制御回路が、前記選択メモリセルが接続された前記対応するビット線用のデータ依存バイアス回路を含むメモリ。
42. 請求項４０記載のメモリであって、
    前記ビット線レベル制御回路が、前記選択メモリセルが接続された前記対応するビット線用のデータ依存電流制限回路を含むメモリ。

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