JP4510031B2 - 非揮発性メモリの雑/ファインプログラミングのための効率的ベリフィケーション - Google Patents
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Description
パルスとパルスの間の期間において、ベリファイ動作(証明動作)が実行される。即ち、並列プログラミングされている一群のセルの各セルのプログラミングレベルが、連続したプログラミングパルス間で読み出され、プログラミングされるベリファイレベル以上であるのかが決定される。プログラミングをベリファイする手法の1つでは、特定の比較点でのコンディションをテストする。例えば、NANDセルにおいて十分にプログラムされたことがベリファイされたセルは、ビットライン電圧を0からVdd(例えば2.5ボルト)に上昇させることによってロックアウトされる。これにより、これらのセルについてのプログラミング工程が停止される。いくつかのケースでは、パルス数が制限されている(例えば20個のパルス)。所定のメモリセルが最後のパルスによってもプログラミングが完了していない場合、エラーが推測される。
一実施態様では、メモリセルが、プログラミングの前に(ブロック単位又は他の単位で)消去される。プログラミングに関するさらなる情報は、2003年3月5日出願の米国特許出願10/379608号の「Self Boosting Technique」と、2003年7月29日出願の米国特許出願第10/629068号の「Detecting Over Programmed Memory」から得ることができる。両出願の全体は、本願明細書に組み込まれる。
フラッシュメモリセルのアレイでは、多数のセルがパラレルにベリファイされる。マルチ状態フラッシュメモリセルのアレイでは、メモリセル群が各状態のベリフィケーションステップを実行し、そのメモリセルがどの状態にあるのかを決定する。例えば、8つの状態のデータを記憶できるマルチ状態メモリセルは、7つの比較点についてベリファイオペレーションを実行する必要がある。図3は、3つのプログラミングパルス10a,10b,10cを示す(これらは図1にも示されている)。プログラミングパルス間には、7回のベリファイオペレーションを実行するための7つのベリファイパルスが存在する。システムは、7回のベリファイオペレーションに基づいて、メモリセルの状態を決定することができる。
スマートベリファイプロセスを利用してプログラミング/ベリファイシーケンスの間にマルチ状態メモリに連続的に書き込むための1つの実施形態では、以下が実施される。プロセスの最初においては、選択されたメモリセルのマルチ状態範囲の最も低い状態(例えば図2の状態1)のみが、ベリファイフェーズの間にチェックされる。一又は複数のメモリセルによって第1記憶状態(例えば図2の状態1)に達すると、マルチ状態のシーケンスの次の状態(例えば図2の状態2)がベリファイプロセスに加えられる。この状態は、シーケンス内でこの前の状態に最も早く達したセルにすぐに加えられるか、あるいは、メモリは一般的に状態から状態に移動するためにいくつかのプログラミングステップを有するように設計されているために、数サイクルのディレイの後に加えられる。ディレイの程度は、固定されていてもよいし、パラメータベースの態様を使用することもできる。後者は、装置の特徴に従って設定されるディレイの程度を許容する。
ベリファイフェーズにおいてチェックされるセットに対する状態の追加は、最も高い状態が追加されるまで、上述のように継続する。同様に、これらのレベルに達した全てのメモリセルの目標値がベリファイされ、さらなるプログラミングがロックアウトされた場合には、最も低い状態をベリファイのセットから取り除くことができる。
プログラミングの間にメモリセルをベリファイする場合、いくつかの上記の解決法は、最初に雑モードについてベリファイプロセスを実行し、その後にファインモードについてベリファイプロセスを実行する。このようなベリフィケーションプロセスでは、ベリフィケーションに要する時間が増加する。雑/ファインプログラミングは、上述したスマートベリファイプロセスと共に利用することができる。
一実施形態では、非揮発性記憶要素群に雑プログラミング工程を実行し、非揮発性記憶要素群がファインプログラミング工程に切り換えられるべきであることを決定し、これに応答してファインプログラミング工程を実行することを含む。ファインプログラミング工程の一つの形態では、非揮発性記憶要素のための制御ラインをプレチャージし、非揮発性記憶要素にプログラミングするために非揮発性要素を介して制御ラインを放電する。
本発明の様々な態様を採用したメモリシステムの例が、図4のブロック線図に示されている。本発明では、図4以外の構造を利用することもできる。独立してアドレサブル(addressable)な多数のメモリセル11は、行と列のアレイによって配置されている。アレイ11の列に沿って延びているビットラインは、ライン15を介して、ビットラインデコーダとドライバとセンス増幅器回路13に電気的に接続されている。アレイ11の行に沿って延びているワードラインは、ライン17を介して、ワードラインデコーダとドライバ回路19に電気的に接続されている。アレイ11のメモリセルの列に沿って延びているステアリングゲートは、ライン23を介して、ステアリングゲートデコーダとドライバ回路21に電気的に接続されている。
回路13と19と21のそれぞれは、バス25を介して、コントローラ27からアドレスを受信する。デコーダとドライバ回路13,19,21は、それぞれに対応する制御信号ライン及び状態信号ライン29,31,33を介して、コントローラ27に接続されている。ステアリングゲートとビットラインに供給される電圧は、コントローラとドライバ回路13,21を相互に接続するバス22を介して調整される。1つの実施形態では、コントローラ27は、ここで説明される機能のパフォーマンスを調整する状態機械を含む。別の実施形態では、状態機械は、コントローラとは別に動作する。
カードフォーマットの場合、ライン35は、ホスト装置の補助コネクタにインターフェースするカードのコネクタにターミネートする。また、図4のメモリシステムをホスト装置内に組み込むこともできる。さらに別の代替品では、コントローラ27をホスト装置内に組み込む一方で、メモリシステムの他の構成要素をリムーバブルカードに設けることもできる。別の実施形態では、このメモリシステムをカードではなくパッケージ内に配置することが可能である。例えば、メモリシステムは、一又は複数の集積回路、一又は複数の回路基板、若しくは他のパッケージであってもよい。
図5は、メモリアレイ11の一部の第一実施形態を示す平面図である。図6は、断面A−Aに沿って得られるメモリアレイの部分断面図である。図面を簡略化するために、基板とコンダクティブな要素とその間に挟設された誘電層は、簡単に示されている。しかしながら、コンダクティブ層自体の間、コンダクティブ層と伝導層の間、あるいは、コンダクティブ層と基板の間に適当な酸化層が設けられることが理解されるだろう。
ステアリングゲートデコーダとドライバ回路21(図4参照)は、ライン23を介して全てのステアリングゲートに接続されており、バス25に供給されたアドレスと、ライン33の制御信号と、ドライバとセンス増幅器13からのデータとに応じて、それらの電圧を個別に制御する。
隣り合う拡散部49,51の間の基板内チャネルを介した伝導は、3つの異なる領域内の異なるゲート要素によって制御される。左側の第1領域(T1−Left)の直上にはフローティングゲート56が設けられている。左側の第1領域(T1−Left)に静電的(capacitively)に結合されたステアリングゲート81が設けられている。右側の第2領域(T1−Right)は、フローティングゲート57とステアリングゲート83によって、同様のマナーで制御される。T1−LeftとT1−Rightの間の第3領域T2は、ワードライン92の一部である選択ゲート99によって制御される。
選択ゲート99に向けて消去されるようにデザインされている場合、選択ゲートと基板表面47の間のゲート誘電体に結果としてかかる電圧勾配が、その誘電体のブレークダウンレベルより十分に低く維持されるように注意しなければならない。ワードラインは、一般的に10ボルトを超えるレベル、場合によっては20ボルト、さらにはそれ以上に上昇するとともに、セルに付加される他の電圧は、一般的に5ボルト又はそれ未満であるからである。選択ゲート誘電体にかけての電圧勾配は、それを厚くすることによって、あるいは、通常に使用されるものより高い誘電定数を有する選択ゲート誘電体を選択することによって低減することができる。後者は、選択トランジスタの動作に逆方向の影響を及ぼす可能性がある。
図8の表は、アレイ11のメモリセルのプログラミング、読み出し、及び消去のための動作電圧の例を示す。ライン(2)は、選択ゲート(ワードライン)に向けて消去されるタイプのセルの動作に関連する。ライン(8)は、基板に向けて消去されるタイプのセルの動作に関連する。これらの例では、セルが内部に形成される基板部分はp型ドーピングを含んでおり、ビットライン拡散部はn型である。これらの動作において、基板はグランド電位に維持される。
1つ又はそれ以上の選択された行に沿ったセルのステアリングゲート群は、ドライバ回路21によって低電圧(例えばゼロ電圧)に設定される。これにより、ステアリングゲートとフローティングゲートの間の高度の静電結合によって、フローティングゲートの電圧が低レベルに維持される。その結果、フローティングゲート群とそれらに対応する選択ゲート群(ワードライン群)の間の電位差は、中間誘電体を電子がトンネルすることを引き起こす。消去についてのさらなる情報は、米国特許第5270979号に開示されている。この全体は、本願明細書に組み込まれる。
ホットエレクトロンプログラミングのために、選択フローティングゲート上ステアリングゲートに電圧VPが供給される。この電圧VPは、その下のチャネル内に所望の領域条件の作成するのをアシストする電圧まで選択フローティングゲートを駆動するレベルである。例えば、電圧VPは、5〜12ボルトであってもよい。この電圧は、プログラミング動作の間に変化してもよい。一般的に、適切なプログラミング電圧のセットが消去されたセルにまず供給され、適切な読み出し電圧のセットが供給される。さらに、選択フローティングゲートが所望の電圧状態にプログラミングされたことを読み出しステップが示していない場合は、プログラミング電圧が再び供給される。このプログラミング電圧は、先のセットとは一部が異なっていてもよい。上記の所望の電圧状態は、バイナリ記憶素子のプログラミング状態、又は、マルチレベル記憶素子の可変記憶状態の1つのプログラミング状態でもよい。
図9Aは、閾電圧(VTH)と時間のグラフ、及び、ビットライン電圧(VBL)と時間のグラフを示す。図9Aは、雑/ファインプログラミング工程の1つの例がどのようにして実行されるのかを示す。雑/ファインプログラミング方法の様々な代替例や実施形態を使用することもできる。図9Aに示した方法では、雑フェーズを実行するプログラミング工程から開始する。メモリセルの閾電圧がVLAに到達すると、メモリセルは、セルのビットライン電圧をVIに上昇させてファインプログラミングフェーズにはいる。これにより、メモリセルは、プログラミングが遅くなる。ファインプログラミングフェーズの間は、雑プログラミングフェーズと比較してプログラミングが遅くなる。これにより、ファインプログラミングフェーズ中において、プログラムステップ毎の閾電圧の変化が小さくなる傾向にある。メモリセルは、メモリセルの閾電圧が目標の閾電圧レベルVVに達するまで、ファインプログラミングフェーズを継続する。メモリセルの閾電圧がVVに達すると、そのセルに対するさらなるプログラミングを禁止するために、メモリセルのビットライン電圧がVddに上昇する。一実施形態では、VLAは、VVよりも1つのVpgmステップサイズだけ低い。別の実施形態では、VLAとVVの間の差は、より大きい。
ステップ204では、プレプログラミング工程が時々利用される。アドレスされたメモリセルは、記憶要素の損傷を安定させて次の消去のためにより均一の開始点を提供するために、非データ依存プログラミング(non-data dependent programming)が与えられる。
ステップ206では、使用する記憶要素のタイプに応じて、消去工程が実行される。適切なスマートな消去工程の一例は、米国特許第5095344号に記載されている。この全体は、本願明細書に組み込まれる。
ステップ208は、実際の書き込みフェーズのためにより均一な開始範囲内に、消去されたメモリセルの閾電圧を位置させるようにデザインされたソフトプログラミング工程を含んでいる。一実施形態では、消去中(あるいははソフトプログラミング中)に任意のメモリセルがベリファイに失敗した場合、これらのセルを論理アドレススペース外にマッピングすることができる。この場合、メモリは、データ条件プログラミングフェーズのために準備された状態になる。
ステップ220では、プログラムパルスが付加される。例えば、1つの反復のステップ220は、図3のプログラムパルス10Aの付加することを含む。
ステップ222では、雑ベリフィケーションプロセスとファインベリフィケーションプロセスが同時に実行される。ファインプログラミングについてベリファイされている1つ又はそれ以上のメモリセルと時間的にオーバーラップする状態の中で、1つ又はそれ以上のメモリセルが雑プログラミングについてベリファイされる。例えば、バイナリメモリセル(例えば2状態)において、いくつかのメモリセルが雑プログラミングについてベリファイされる間に、他のメモリセルがファインプログラミングについてベリファイされる。マルチ状態メモリセルにおいて、いくつかのメモリセルが特定状態の雑プログラミングについてベリファイされる間に、他のメモリセルはその同じ特定状態のファインプログラミングについてベリファイされる。マルチ状態メモリセルに関する他の実施形態では、他のメモリセルがファインプログラミングについてベリファイされる間に、いくつかのメモリセルが雑プログラミングについてベリファイされる場合、それと同時に異なるメモリセルがプログラミング/ベリファイされてもよい。ステップ222の詳細は後で述べる。
図11は、ファインベリフィケーションと同時的に雑ベリフィケーションを実行する工程(図10のステップ222参照)の一実施形態を説明するためのフローチャートを示す。
図11のステップ302では、特定のフラッシュメモリセルが雑プログラミングモードにあるのか、あるいは、ファインプログラミングモードにあるのかを決定するために、システムによってレジスタ(または他の記憶装置)がチェックされる。メモリセルが雑フェーズにある場合(ステップ304)、ステップ306において雑ベリフィケーションが実行される。図9Aの例の場合、メモリセルは、その閾電圧を電圧VLAと比較させることができる。メモリセルの閾電圧がVLAより大きい場合(ステップ308)、メモリセルは雑ベリフィケーションテストをパスする。メモリセルの閾電圧がVLA未満の場合、メモリセルはベリフィケーションテストをパスしない。メモリセルが雑ベリフィケーションテストをパスしなかった場合、メモリセルは、雑プログラミングモードを継続する(ステップ310)。メモリセルが雑ベリフィケーションテストをパスした場合、メモリセルは、プログラミングモードからファインプログラミングモードに移行する(ステップ312)。
それぞれのベリフィケーションステップにおいて任意のセルが雑ベリフィケーションのみを実行させるか、あるいはファインベリフィケーションのみを実行させて、両方が実行されることはないために、図11の工程は効率的である。これに対して、従来のシステムは、雑ベリフィケーションとファインベリフィケーションの両方を順に実行する。
本発明の一実施形態では、メモリセルがマルチ状態セルであって、複数の状態のベリフィケーションテストを実行しなければならない場合には、複数の状態について雑ベリフィケーションが実行されるか、複数の状態についてファインベリフィケーションが実行される。しかしながら、特定のメモリセルに対して、複数の状態について雑ベリフィケーションとファインベリフィケーションの両方が実行されることはない。例えば、図3では、7つの証明パルスを示している。8状態メモリセルでは、7つのベリフィケーションパルスが雑ベリフィケーション工程で使用されるか、7つのベリフィケーションパルスがファインベリフィケーション工程で使用される。いくつかの従来技術の装置では、8状態の場合、14のベリフィケーションパルスが必要となり、そのうちの7つのパルスは雑フェーズで使用され、他の7パルスはファインフェーズで使用される。図11の工程は、必要なベリフィケーションパルスの数を減少させることができる。
一実施形態では、雑/ファイン方法を用いてプログラミングされているセルにおいて、雑プログラミングに1つのVrefを持たせて、ファインプログラミングに別のVrefを持たせることによって、雑とファインの間で比較点を変えることができる。他の実施形態では、雑プログラミングに関連した放電について1つの時間T1が設定され、ファインプログラミングに関連した放電について別の時間T2が設定され、時間Tの長さが変えられる。別の実施形態では、1つのプレチャージ値が雑プログラミングに使用され、別のプレチャージ値がファインプログラミングに使用されるように、ビットラインに対するプレチャージが変えられる。なお、上述したことを組み合わせて利用することもできる。
センス増幅器410は、ビットラインがTcで示される時間内に所定の基準値Vrefまで放電したのか否かを決定する。ビットラインがTcで示す時間内に所定の基準値Vrefまで放電したことによって、メモリセルについて雑ベリフィケーションテストにパスしたことをセンス増幅器が決定すると、メモリセルがファインプログラミングモードにあることを示すように変更する旨の信号が、C/Fレジスタ420に送られる。マルチプレクサ404,430は、セレクションを変更する。これにより、次にセルのプログラミングを行う際には、マルチプレクサ404は、電圧Vpfをビットラインに送る。次にベリファイオペレーションのための比較が行われる際には、マルチプレクサ430は、時間ストロボTfをセンス増幅器410に送る。
ファインモードの間にビットラインがTfで示す時間内で所定の基準値Vrefまで放電したことによって、ファインベリフィケーション工程が完了したことをセンス増幅回路410が決定すると、センス増幅器410は、C/Fレジスタ420にその旨を通知する。C/Fレジスタ420は、セルをさらなるプログラミングからロックアウト(禁止)すべきである旨をロックアウトレジスタ422に表示させる。
上述したように、メモリセルを雑プログラミングモードからファインプログラミングモードに移行させるための1つの方法は、ビットラインの電圧を上昇させるというものである。ビットラインの電圧を上昇させると、プログラミングが遅くなる傾向がある。これにより、ファインプログラミングモードにあるメモリセルの閾電圧の上昇が小さくなり、よりタイトな閾電圧区分が達成される。
メモリセルを雑プログラミングフェーズからファインプログラミングフェーズに移行させる別の手段は、メモリセルのチャネルを流れる電流量を変えるものである。プログラミングの間において、選択ゲートの伝導特性に従って、メモリセルのソースが、グランドより上昇する。電流シンクはソースに接続されることができ、チャネルを流れる電流量をコントロールすることができる。シンキング電流が大きいほど、チャネルを流れる電流も大きくなり、メモリセルのプログラミングも高速になる。電流シンクが低減されると(シンキングする電流が減少すると)、チャネル内の電流が低下し、メモリセルのプログラミングが遅くなる。例えば、雑フェーズの間に電流シンクが1000nAほどシンキングし、その後のファインフェーズの間に100nAほどシンキングした場合、チャネル電流が元の値の1/10まで低下し、メモリセルのプログラミング速度が1/10になる。
図16は、異なる電流シンクを利用してプログラミングされるメモリセルについて、5つのプログラミング曲線500,502,504,506,508を示す。グラフ500のメモリセルは、安定した状態のプログラミング動作を継続し、1000nAの電流シンクを有する。曲線502のメモリセルは、562nAまで低下した電流シンクを有する。曲線504のメモリセルは、316nAまで低下した電流シンクを有する。曲線506のメモリセルは、178nAまで低下した電流シンクを有する。曲線508のメモリセルは、100nAまで低下した電流シンクを有する。図16のグラフに見られるように、電流シンクが大きいほど、メモリセルのプログラミングが高速化する。例えば、第1プログラムパルスの後に、曲線508のメモリセルの閾電圧が20mv上昇し、曲線506のメモリセルの閾値電圧が33mv上昇し、曲線504のメモリセルの閾値電圧が68mv上昇し、曲線502のメモリセルの閾値電圧が112mv上昇し、曲線500のメモリセルの閾値電圧が234mv上昇する。これらは、制御ゲートプログラミングステアケース毎に250mvの安定的な状態のリスポンスを反映する。
第2プログラミングパルスの後に、曲線508のメモリセルが47mvの閾電圧を有し、曲線506のメモリセルが90mvの閾電圧を有し、曲線504のメモリセルが159mvの閾電圧を有し、曲線502のメモリセルが270mvの閾電圧を有する。第3プログラミングパルスの後に、曲線508のメモリセル閾電圧が87mvになり、曲線506のメモリセルの閾電圧が159mvになり、曲線504のメモリセルの閾値電圧が271mvになる。第4プログラミングステップの後に、工程508のメモリセルは144mvの閾電圧を有し、曲線506のメモリセルは249mvの閾電圧を有する。第5プログラミングステップでは、曲線508のメモリセルの閾電圧が221mvである。
電流シンク600は、C/Fレジスタ420(上記参照)に接続されている。一実施形態では、電流シンク600は、可変電流シンクである。即ち、電流シンク600は、レベルの異なる電流をシンクすることができる。例えば、電流シンクは、一方がファインモード用であって他方が雑モード用である2つの異なるレベルの電流をシンクすることができる。C/Fレジスタ420からの指示に基づいて、適切な電流シンク値が選択される。例えば、C/Fレジスタ420によってフローティングゲート56’が雑モードにあることが示されると、電流シンク600は、雑モードに適した電流シンクを選択する。C/Fレジスタ420によってフローティングゲート56’がファインモードにあることが示されると、電流シンク600は、ファインモードに適したシンク値を選択する。別の実施形態では、電流シンク600は、電流をファインモード用にシンクするためのみに利用される。この場合、端末51’とグランドサプライの間には、雑モード中に電流シンク600をバイパスするためのスイッチが設けられる。このスイッチは、C/Fレジスタ420に記憶される値に基づいて制御される。図17の実施形態では、左ステアリングゲート81’にプログラミング電圧(例えば上述した階段制御ゲートプログラミング電圧)が供給される。
上述したスキームの一例は、上記のスマートベリファイスキームを利用するのではなく、各プログラミングパルスの後に全ての状態に対してベリファイしてもよい。
雑ベリフィケーションレベルに達したために雑モードが完了すると、ステップ654においてファインプログラミングモードが開始される。ステップ656では、ファインプログラミングモードの一部として、電流シンクがファインモード電流シンキングセッティングにセットされる。一実施形態では、ステップ656は、図17における電流シンク600の適切な設定を含む。別の実施形態では、ステップ656は、図18における電流シンクの選択624を含む。図19の工程は、1つのメモリセルについてのものである。複数のメモリセルが図19の工程を同時に実行することができる。この場合、いくつかのメモリセルが雑プログラミングモードにあって他のメモリセルがファインプログラミングモードにある状態になる。
一般的に、電流シンクは、プログラミングされているフローティングゲートに対してソース側に供給される。しかしながら、別の実施形態では、別の制御ラインに接続され、この制御ラインがプログラミング速度を統治する。例えば、いくつかの構造では、ソースとドレインの指定は任意でもよく、本発明はソース側に限定されるものではない。
図20〜図25を参照して、メモリセルをファインプログラミングモードに移行させる別の実施形態のセットを説明する。これらの実施形態は、メモリセルのプログラミングのために使用可能である電荷を制限することによって、ファインプログラミングモードを提供する。
例えば、図20は、フローティングゲート56’がプログラミングされている構成の図7のメモリセルを示す。ビットラインライト端末51’には、C/Fレジスタ420によって制御されるスイッチ700が取り付けられている。スイッチ700は2つの入力部を設けている。
第1入力部は参照符号702で示す。フローティングゲート56’が雑モードにあることをC/Fレジスタ420が示している場合、スイッチ700は、雑プログラミングモードの間にビットラインに接続される通常の構成要素である入力部702を選択する。即ち、ある実施形態では、雑プログラミングモードの間にチャージパケット測定が実行されない。
フローティングゲート56’がファインプログラミングモードにあることをC/Fレジスタ420が示している場合、スイッチ700は、端末51’をスイッチ708とキャパシタ710に接続する。キャパシタ710の反対側は、基準電位(例えばグランド)に接続されている。スイッチ708は、プレチャージサプライ(例えば電圧サプライ)712に接続されている。
構成要素708,710,712は、ファインプログラミングモードにおいて2ステップメソッドの一部として利用される。第1ステップでは、コンデンサ710は、スイッチ708を介して電源712に接続され、プレチャージ電圧にチャージされ、プログラミングソースバイアスが実現される。第2ステップでは、キャパシタ710は、電源712から切断され、制御ゲートプログラミング電圧パルスが左ステアリングゲート81’に供給される。キャパシタ710内に蓄積されているプレチャージ電圧は、メモリセルを通る電流を介して放電し、エレクトロンがフローティングゲート56’内に注入される。キャパシタが十分に放電すると、ホットエレクトロン注入がストップし、プログラミングが終了する。これにより、キャパシタ710に蓄積される電荷の相対量は、プログラミングをどの程度実行するのかを制限する。
キャパシタにおいて相対的に電荷量が少ないということは、閾電圧の移動も少なくなることを意味する。例えば、同じ電圧値にプレチャージされた2倍の規模のキャパシタ(例えば2C)は、2倍の電荷を蓄積し、同じ電圧値にプレチャージされた静電容量を有するキャパシタCの2倍をプログラミングする。図20は、1ビットライン用の構成要素420,700〜712を示す。一実施形態では、各ビットラインに類似の構成要素のセットを設けることができる
スイッチ780は、端末51’に接続され、C/Fレジスタ420によって制御される。フローティングゲート56’が雑プログラミングモードにあることをC/Fレジスタ420が示している場合、スイッチ780は、構成要素782,784,786を選択する。フローティングゲート56’がファインプログラミングモードにあることをC/Fレジスタ420が示している場合、スイッチ780は、構成要素790,792,794を選択する。
一実施形態では、プレチャージサプライ786はプレチャージサプライ794より低い電圧であるために、雑プログラミングモードのためのキャパシタ784がチャージされる値は、ファインプログラミングモードのためのキャパシタ792がチャージされる値よりも大きくなる。キャパシタのチャージ値が大きいほど、よりプログラミングされることになる。これにより、雑モードについてのプログラミング量が多くなり、ファインモードについてのプログラミング量が減少する。特定の要求、装置の最適化、シミュレーション、及び/又は装置特性、さらに、雑プログラミングとファインプログラミングの区別化のためのターゲットに基づいて、サプライとキャパシタの正確な値(電圧又は別タイプのサプライ)が決定される。
Claims (27)
- 非揮発性記憶要素群にプログラミングするための装置であり、
非揮発性記憶要素群に接続されるプログラミング回路と、
非揮発性記憶要素群に接続される一又は複数のベリフィケーション選択回路とを備え、
一又は複数のベリフィケーション選択回路は、非揮発性記憶要素群の第1サブセットを雑ベリフィケーションの対象とするとともに、それと同時的に非揮発性記憶要素群の第2サブセットをファインベリフィケーションの対象とし、
前記雑ベリフィケーションは、第1ビットラインプレチャージ/放電処理を用い、前記ファインベリフィケーションは、前記第1ビットラインプレチャージ/放電処理とは異なる第2ビットラインプレチャージ/放電処理を用いることを特徴とする装置。 - 雑ベリフィケーションとファインベリフィケーションは、(a)異なるビットラインプレチャージ処理と、(b)異なるビットライン放電処理の、少なくとも一方を用いることを特徴とする請求項1の装置。
- 雑ベリフィケーションは、雑プレチャージ値に基づいて第1サブセットの中の一つのビットラインである第1ビットラインをプレチャージし、前記第1ビットラインを固定された時間の間、放電することを許容し、
ファインベリフィケーションは、ファインプレチャージ値に基づいて第2サブセットの中の一つのビットラインである第2ビットラインをプレチャージし、前記第2ビットラインを固定された時間の間、放電することを許容し、
雑ベリフィケーションとファインベリフィケーションの間、非揮発性記憶要素群の第1サブセットと第2サブセットのための制御ゲート群にベリファイ信号が印加される、
ことを特徴とする請求項2の装置。 - 雑ベリフィケーションは、
第1サブセットの中の一つのビットラインである第1ビットラインをプレチャージし、
前記第1ビットラインが予め決められた値となるまで前記第1ビットラインが放電することを許容し、
前記第1ビットラインが放電するまでの時間を決定し、
前記第1ビットラインが放電するまでの前記時間を雑比較値と比較し、
ファインベリフィケーションは、
第2サブセットの中の一つのビットラインである第2ビットラインをプレチャージし、
前記第2ビットラインが予め決められた値となるまで前記第2ビットラインが放電することを許容し、
前記第2ビットラインが放電するまでの時間を決定し、
前記第2ビットラインが放電するまでの前記時間をファイン比較値と比較する、
ことを特徴とする請求項2の装置。 - 雑ベリフィケーションにおける前記「予め決められた値」と、ファインベリフィケーションにおける前記「予め決められた値」が異なることを特徴とする請求項4の装置。
- ビットライン群のセットをさらに備え、
非揮発性記憶要素群のそれぞれは、少なくとも1つのビットラインに対応しており、
一又は複数のベリフィケーション選択回路は、ビットライン群のそれぞれについて1つのベリフィケーション選択回路を含むことを特徴とする請求項1の装置。 - 一又は複数のベリフィケーション選択回路は、非揮発性記憶要素群のサブセットの各非揮発性記憶要素について1つのベリフィケーション選択回路を含むことを特徴とする請求項1の装置。
- 一又は複数のベリフィケーション選択回路の少なくとも1つは、第1非揮発性記憶要素に接続されるセンス回路と、センス回路に接続されるプログラミングモードインディケーション回路と、プログラミングモードインディケーション回路に接続される選択回路とを有し、
プログラミングモードインディケーション回路は、センス回路に基づいて、第1非揮発性記憶要素が雑プログラミングモードにあること又はファインプログラミングモードにあることを示す出力を提供し、
選択回路は、第1非揮発性記憶要素が雑プログラミングモードにある場合に、第1非揮発性記憶要素に雑ベリフィケーション信号を供給し、第1非揮発性記憶要素がファインプログラミングモードにある場合に、第1非揮発性記憶要素にファインベリフィケーション信号を供給することを特徴とする請求項1の装置。 - 一又は複数のベリフィケーション選択回路の少なくとも1つは、記憶ユニットと、第1非揮発性記憶要素に接続される第1スイッチと、第1スイッチに接続されるセンス回路と、記憶ユニットに接続される第2スイッチとを有し、
記憶ユニットは、第1非揮発性記憶要素が雑プログラミングモードにあること又はファインプログラミングモードにあることを示すデータを記憶し、
センス回路は、記憶ユニットに出力を供給し、
記憶ユニットは、第1非揮発性記憶要素が雑プログラミングモードにあること又はファインプログラミングモードにあることをインディケートするために、センス回路からの前記出力を利用し、
第2スイッチは、センス回路に接続される出力を有し、
第2スイッチは、雑リファレンス信号とファインリファレンス信号を受信し、記憶ユニットに応じて第2スイッチの前記出力によって雑リファレンス信号又はファインリファレンス信号を供給することを特徴とする請求項1に記載の装置。 - 非揮発性記憶要素群は、フラッシュメモリ装置群であることを特徴とする請求項9の装置。
- 雑リファレンス信号とファインリファレンス信号は、リファレンス電流を供給することを特徴とする請求項9の装置。
- 雑リファレンス信号とファインリファレンス信号は、リファレンス電圧を供給することを特徴とする請求項9の装置。
- 雑リファレンス信号とファインリファレンス信号は、異なるビットラインの放電回数のインディケーションを供給することを特徴とする請求項9の装置。
- プログラミング回路は、コントローラと状態マシンとを含み、
プログラミング回路は、一又は複数のベリフィケーション選択回路と別体であることを特徴とする請求項1の装置。 - 非揮発性記憶要素群は、マルチ状態フラッシュメモリ装置群であることを特徴とする請求項1の装置。
- 非揮発性記憶要素群にプログラミングするための方法であり、
非揮発性記憶要素群にプログラミング信号を供給するステップと、ベリフィケーションステップとを備え、
前記供給ステップは、一又は複数の非揮発性記憶要素がファインプログラミングフェーズにある間に一又は複数の非揮発性記憶要素が雑プログラミングフェーズにあるように、雑プログラミングフェーズとファインプログラミングフェーズを含んでおり、
ベリフィケーションステップは、雑プログラミングフェーズにある前記一又は複数の非揮発性記憶要素のために雑ベリフィケーションを実行し、それと同時的に、ファインプログラミングフェーズにある前記一又は複数の非揮発性記憶要素のためにファインベリフィケーションを実行し、
前記雑ベリフィケーションは、第1ビットラインプレチャージ/放電処理を用いて実行され、前記ファインベリフィケーションは、前記第1ビットラインプレチャージ/放電処理とは異なる第2ビットラインプレチャージ/放電処理を用いて実行されることを特徴とする方法。 - 雑ベリフィケーションとファインベリフィケーションは、(a)異なるビットラインプレチャージ処理と、(b)異なるビットライン放電処理の、少なくとも一方を用いて実行されることを特徴とする請求項16の方法。
- 雑ベリフィケーションは、雑プレチャージ値に基づいて、雑プログラミングフェーズにある前記一又は複数の非揮発性記憶素子の中の一つのビットラインである第1ビットラインをプレチャージし、前記第1ビットラインを固定された時間の間、放電することを許容することによって実行され、
ファインベリフィケーションは、ファインプレチャージ値に基づいて、ファインプログラミングフェーズにある前記一又は複数の非揮発性記憶素子の中の一つのビットラインである第2ビットラインをプレチャージし、前記第2ビットラインを固定された時間の間、放電することを許容することによって実行され、
雑ベリフィケーションとファインベリフィケーションの間、前記非揮発性記憶要素群のための制御ゲート群にベリファイ信号が印加される、
ことを特徴とする請求項17の方法。 - 雑ベリフィケーションは、
雑プログラミングフェーズにある前記一又は複数の非揮発性記憶素子の中の一つのビットラインである第1ビットラインをプレチャージし、
前記第1ビットラインが予め決められた値となるまで前記第1ビットラインが放電することを許容し、
前記第1ビットラインが放電するまでの時間を決定し、
前記第1ビットラインが放電するまでの前記時間を雑比較値と比較することによって実行され、
ファインベリフィケーションは、
ファインプログラミングフェーズにある前記一又は複数の非揮発性記憶素子の中の一つのビットラインである第2ビットラインをプレチャージし、
前記第2ビットラインが予め決められた値となるまで前記第2ビットラインが放電することを許容し、
前記第2ビットラインが放電するまでの時間を決定し、
前記第2ビットラインが放電するまでの前記時間をファイン比較値と比較することによって実行されることを特徴とする請求項17の方法。 - 雑ベリフィケーションにおける前記「予め決められた値」と、ファインベリフィケーションにおける前記「予め決められた値」が異なることを特徴とする請求項19の方法。
- 前記供給ステップは、雑プログラミングフェーズにある前記一又は複数の非揮発性記憶要素と、ファインプログラミングフェーズにある前記一又は複数の非揮発性記憶要素との少なくともサブセットに共通するワードラインに、プログラミング信号を供給することを含むことを特徴とする請求項16の方法。
- 非揮発性記憶要素群は、フラッシュメモリ装置群であることを特徴とする請求項16の方法。
- 非揮発性記憶要素群は、マルチ状態フラッシュメモリ装置群であることを特徴とする請求項16の方法。
- 特定の非揮発性記憶要素が雑プログラミングフェーズを終了したことを決定するために雑ベリフィケーションを利用することと、前記特定の非揮発性揮発要素にファインプログラミングフェーズを開始させることをさらに備える請求項16の方法。
- 特定の非揮発性記憶要素がファインプログラミングフェーズを開始することに続いて、前記特定の非揮発性記憶要素がファインベリフィケーションを開始することを特徴とする請求項24の方法。
- 前記特定の非揮発性記憶要素にファインプログラミングフェーズを開始させることは、ビットライン電圧を上昇させることを含むことを特徴とする請求項24の方法。
- 前記ベリフィケーションステップは、
前記特定の非揮発性記憶要素が雑プログラミングフェーズにあると決定された場合に、前記特定の非揮発性記憶要素のためにファインベリフィケーションを実行しないで、前記特定の非揮発性記憶要素のために雑ベリフィケーションを実行することと、
前記特定の非揮発性記憶要素がファインプログラミングフェーズにあると決定された場合に、前記特定の非揮発性記憶要素のために雑ベリフィケーションを実行しないで、前記特定の非揮発性記憶要素のためにファインベリフィケーションを実行すること
を有することを特徴とする請求項24の方法。
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