KR101012130B1 - 프로그램 혼란의 영향을 감소시키는 방법 - Google Patents

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Abstract

비휘발성 저장 요소를 프로그래밍하기 위한 동작을 수행하는 동안 선택되지 않은 (또는 억제된) 비휘발성 저장 요소가 비의도적으로 프로그래밍 될 수 있는데, 이는 "프로그램 혼란"이라 불린다. 본 발명은 프로그램 혼란의 영향을 감소시킬 수 있도록 비휘발성 저장 요소를 프로그래밍 및/또는 판독하기 위한 시스템을 제공한다. 일 실시예에 따르면, 프로그래밍 프로세스가 수행되는 동안 특정 워드 라인(또는 그 밖의 다른 저장 요소 그룹)에 대해 각기 다른 검증 레벨이 사용된다. 또 다른 실시예에 따르면, 판독 프로세스가 수행되는 동안 특정 워드 라인(또는 그 밖의 다른 저장 요소 그룹)에 대해 각기 다른 비교 레벨이 사용된다.
비휘발성 메모리, 낸드 스트링, 문턱 전압, 워드 라인, 메모리 셀

Description

프로그램 혼란의 영향을 감소시키는 방법{REDUCING THE IMPACT OF PROGRAM DISTURB DURING READ}
본 발명은 비휘발성 메모리에 관한 것이다.
반도체 메모리 장치는 다양한 전자 기기에 폭넓게 사용되어 왔다. 예를 들어, 비휘발성 반도체 메모리는 휴대폰, 디지털 카메라, 휴대형 정보 단말기(PDA), 이동식 컴퓨터 장치, 고정식 컴퓨터 장치, 및 기타 장치에서 사용되고 있다. 가장 폭넓게 사용되고 있는 비휘발성 반도체 메모리로는 전기적으로 삭제 가능한 프로그래밍 가능 판독 전용 메모리(EEPROM) 및 플래시 메모리가 있다.
많은 유형의 EEPROM 및 플래시 메모리는 반도체 기판 내에서 채널 영역 위에, 그로부터 격리된 상태로, 위치하는 플로팅 게이트를 활용한다. 플로팅 게이트는 소스 영역과 드레인 영역 사이에 위치한다. 제어 게이트는 플로팅 게이트 위에, 그로부터 격리된 상태로, 제공된다. 트랜지스터의 문턱 값은 플로팅 게이트 상의 전하량에 의해 제어된다. 즉, 트랜지스터가 온 되어 소스와 드레인 사이의 전도를 허용하기 전에 제어 게이트에 인가되어야 하는 전압의 최소량은 플로팅 게이트 상의 전하 레벨에 의해 제어된다.
플래시 메모리 시스템의 일례는 낸드(NAND) 구조를 사용하는데, 이 낸드 구조는 직렬로 배열되고 2 개의 선택 게이트 사이에 놓이는 다수의 트랜지스터를 포함한다. 직렬 배열된 트랜지스터 및 선택 게이트는 낸드 스트링으로 불린다. 도 1은 한 개의 낸드 스트링을 도시한 평면도이다. 도 2는 낸드 스트링의 등가 회로를 보여주고 있다. 도 1 및 도 2에 도시한 낸드 스트링은, 직렬로 배열되어 있고 제 1 (또는 드레인) 선택 게이트(120)와 제 2 (또는 소스) 선택 게이트(122) 사이에 놓여 있는, 4 개의 트랜지스터(100, 102, 104, 106)를 포함하고 있다. 선택 게이트(120)는 비트 라인 콘택트(126)를 통해 낸드 스트링을 비트 라인에 연결하고 있다. 선택 게이트(122)는 낸드 스트링을 소스 라인(128)에 연결하고 있다. 선택 게이트(120)는 선택 라인(SGD)에 적절한 전압을 인가함으로써 제어된다. 선택 게이트(122)는 선택 라인(SGS)에 적절한 전압을 인가함으로써 제어된다. 트랜지스터(100, 102, 104, 106)는 각각 제어 게이트와 플로팅 게이트를 구비하고 있다. 예를 들어, 트랜지스터(100)는 제어 게이트(100CG)와 플로팅 게이트(100FG)를 구비하고 있다. 트랜지스터(102)는 제어 게이트(102CG)와 플로팅 게이트(102FG)를 구비하고 있다. 트랜지스터(104)는 제어 게이트(104CG)와 플로팅 게이트(104FG)를 구비하고 있다. 트랜지스터(106)는 제어 게이트(106CG)와 플로팅 게이트(106FG)를 구비하고 있다. 제어 게이트(100CG)는 워드 라인(WL3)에 연결되어 있고, 제어 게이트(102CG)는 워드 라인(WL2)에 연결되어 있고, 제어 게이트(104CG)는 워드 라인(WL1)에 연결되어 있고, 제어 게이트(106CG)는 워드 라인(WL0)에 연결되어 있다.
도 1 및 도 2가 낸드 스트링 내에 4 개의 메모리 셀이 배치되어 있는 것을 도시하고 있지만, 4 개의 트랜지스터를 사용하는 것은 단지 일례로서 제공된 것임에 주목할 필요가 있다. 낸드 스트링은 4 개보다 적은 메모리 셀을 구비하거나 4개보다 많은 메모리 셀을 구비할 수 있다. 예를 들어, 몇몇 낸드 스트링은 8 개의 메모리 셀, 16 개의 메모리 셀, 32 개의 메모리 셀, 64 개의 메모리 셀 등등을 포함할 수 있다. 본 명세서에서는 낸드 스트링 내의 메모리 셀의 개수를 특별히 한정하지 않는다.
낸드 구조를 사용하는 플래시 메모리 시스템의 전형적인 구성은 다수의 낸드 스트링을 포함한다. 예를 들어, 도 3은 많은 낸드 스트링을 갖는 메모리 어레이의 3 개의 낸드 스트링(202, 204, 206)을 보여주고 있다. 도 3에 도시한 낸드 스트링은 각각 2 개의 선택 트랜지스터 (또한 게이트로 불린다) 및 4 개의 메모리 셀을 포함하고 있다. 예를 들어, 낸드 스트링(202)은 선택 트랜지스터(220, 230) 및 메모리 셀(222, 224, 226, 228)을 포함하고 있다. 낸드 스트링(204)은 선택 트랜지스터(240, 250) 및 메모리 셀(242, 244, 246, 248)을 포함하고 있다. 각각의 낸드 스트링은 소스 선택 게이트에 의해 (예를 들어, 선택 트랜지스터(230) 및 선택 트랜지스터(250)에 의해) 소스 라인에 연결되어 있다. 선택 라인(SGS)은 소스 선택 게이트(예를 들어, 230, 250)를 제어하는 데에 사용된다.
다양한 낸드 스트링이, 선택 라인(SGD)에 의해 제어되는, 선택 트랜지스터(220, 240, 기타)에 의해 각각의 비트 라인에 연결되어 있다. 각각의 비트 라인 및 비트 라인 콘택트를 통해 비트 라인에 연결되는 각각의 낸드 스트링은 메모리 셀 어레이의 칼럼(column)으로 이루어진다. 비트 라인은 다수의 낸드 스트링과 공유된다. 전형적으로, 비트 라인은 워드 라인에 직교하는 방향으로 낸드 스트링의 상부에서 연장되며, 하나 이상의 감지 증폭기에 연결된다.
워드 라인(WL3, WL2, WL1, WL0)은 어레이의 로우(row)로 이루어진다. 워드 라인(WL3)은 메모리 셀(222) 및 메모리 셀(242)의 제어 게이트에 연결되어 있다. 워드 라인(WL2)은 메모리 셀(224), 메모리 셀(244) 및 메모리 셀(252)의 제어 게이트에 연결되어 있다. 워드 라인(WL1)은 메모리 셀(226) 및 메모리 셀(246)의 제어 게이트에 연결되어 있다. 워드 라인(WL0)은 메모리 셀(228) 및 메모리 셀(248)의 제어 게이트에 연결되어 있다.
각각의 메모리 셀은 (아날로그 또는 디지털) 데이터를 저장할 수 있다. 1 비트의 디지털 데이터를 저장할 때 (이진 메모리 셀로서 언급된다), 메모리 셀의 가능한 문턱 전압의 범위는 논리 데이터 "1" 및 "0"이 할당되는 두 개의 범위로 분할된다. 낸드형 플래시 메모리의 일례에 있어서, 메모리 셀이 삭제된 후의 문턱 전압은 네거티브이고, 논리 "1"로서 정의된다. 프로그래밍 후의 문턱 전압은 포지티브이고, 논리 "0"으로서 정의된다. 문턱 전압이 네거티브이고, 0 볼트를 제어 게이트에 인가함으로써 판독을 시도할 때, 메모리 셀은 온 상태로 되어 논리 "1"이 저장되고 있음을 나타낸다. 문턱 전압이 포지티브이고, 0 볼트를 제어 게이트에 인가함으로써 판독을 시도할 때, 메모리 셀은 온 상태로 되지 않아서 논리 "0"이 저장되어 있음을 나타낸다.
메모리 셀은 다중 레벨의 정보를 또한 저장할 수 있다 (다중 상태 메모리 셀로 언급된다). 다중 레벨의 데이터를 저장하는 경우, 가능한 문턱 전압의 범위는 데이터 레벨의 수로 분할된다. 예를 들어, 4 개의 레벨의 정보가 저장되어 있으면, 4 개의 문턱 전압 범위는 데이터 값 "11", "10", "01", 및 "00"에 할당된다. 낸드형 메모리의 일례에 있어서, 삭제 동작 후의 문턱 전압은 네거티브이고, "11"로서 정의된다. 포지티브 문턱 전압은 "10", "01", 및 "00" 상태에서 사용된다.
낸드형 플래시 메모리 및 그 동작과 관련이 있는 예들이 미국 특허 제 5,570,315 호, 미국 특허 제 5,774,397 호, 미국 특허 제 6,046,935 호, 미국 특허 제 6,456,528 호, 및 미국 특허 공고 제 US2003/0002348 호에 개시되어 있으며, 이들은 참고자료로서 본 명세서에 통합된다. 본 명세서에서는 낸드형 플래시 메모리 외에 다른 유형의 플래시 메모리 및 다른 유형의 비휘발성 메모리에 대해 또한 논의할 수 있다.
플래시 메모리 셀을 프로그래밍할 때, 프로그램 전압이 제어 게이트에 인가되고, 비트 라인은 그라운드 된다. 플래시 메모리의 채널과 플로팅 게이트 사이의 전압 차로 인하여, 플로팅 게이트 아래의 채널 영역에서 방출되는 전자가 플로팅 게이트에 주입된다. 전자가 플로팅 게이트 내에 축적되면, 플로팅 게이트는 네거티브 전하 상태가 되고, 메모리 셀의 문턱 값은 상승한다. 프로그래밍 되고 있는 셀의 제어 게이트에 프로그램 전압을 인가하기 위하여, 프로그램 전압이 적절한 워드 라인 상에 인가된다. 앞서 논의한 바와 같이, 워드 라인은 동일한 워드 라인을 활용하는 나머지 다른 낸드 스트링 각각의 메모리 셀에 또한 연결되어 있다. 예를 들어, 도 3의 메모리 셀(224)을 프로그래밍할 때, 이들 두 메모리 셀은 동일한 워드 라인을 공유하기 때문에, 프로그램 전압은 메모리 셀(244)의 제어 게이트에 또한 인가된다. 동일한 워드 라인에 연결된 나머지 다른 셀을 프로그래밍 하지 않으면서 워드 라인 상에서 하나의 셀을 프로그래밍하기를 원할 때, 예를 들어, 메모리 셀(244)이 아닌 메모리 셀(224)을 프로그래밍하기를 원할 때, 문제가 발생한다. 프로그램 전압은 워드 라인에 연결되어 있는 모든 메모리 셀에 인가되기 때문에, 동일한 워드 라인 상의 선택되지 않은 메모리 셀(프로그래밍 되지 않아야 하는 메모리 셀)이 비의도적으로 프로그래밍 된다. 예를 들어, 메모리 셀(244)은 메모리 셀(224)에 인접하게 배치되어 있다. 메모리 셀(224)을 프로그래밍할 때, 메모리 셀(244)이 비의도적으로 프로그래밍 될 염려가 있다. 선택된 워드 라인 상에서의 선택되지 않은 메모리 셀의 의도되지 않은 프로그래밍은 "프로그램 혼란"으로 불린다.
프로그램 혼란을 방지하기 위하여 여러 가지 기법이 채용될 수 있다. "자기 승압(self boosting)"으로 알려진 방법이 있는데, 이 방법에서는, 프로그래밍 중에, 선택되지 않은 낸드 스트링이 대응하는 비트 라인으로부터 전기적으로 격리되고, 패스 전압(예를 들어, 7 내지 10 볼트, 그러나 이 범위로 제한되는 것은 아님)이 선택되지 않은 워드 라인에 인가된다. 선택되지 않은 워드 라인은 선택되지 않은 낸드 스트링의 채널 영역에 커플링 연결됨으로써, 전압(예를 들어, 6 내지 10 볼트)이 선택되지 않은 낸드 스트링의 채널 내에 존재하게 되며, 따라서 프로그램 혼란이 감소된다. 자기 승압 방법에 의하면, 승압된 전압이 채널 내에 존재하게 됨에 따라, 터널 산화물에 걸쳐 전압 차를 낮추어 프로그램 혼란을 감소시킨다. 승압된 채널 전압은 패스 전압의 값에 의해 결정되고 또한 메모리 셀의 상태에 의 해 결정되기 때문에, 승압된 채널 전압은 크게 변동할 수 있으며, 낸드 스트링 내의 모든 메모리 셀이 삭제된 상태에 놓여 있을 때 승압이 매우 효과적(가장 높은 채널 전압)이라는 점에 주목할 필요가 있다.
도 4 및 도 5는 프로그래밍 되고 있고 자기 승압 방법을 사용하여 억제되고 있는 낸드 스트링을 도시한 도면이다. 도 4는 프로그래밍 되고 있는 낸드 스트링을 도시한 도면이다. 도 4의 낸드 스트링은 8 개의 메모리 셀(304, 306, 308, 310, 312, 314, 316, 318)을 포함하고 있다. 이들 8 개의 메모리 셀은 각각 플로팅 게이트(FG)와 제어 게이트(CG)를 포함하고 있다. 각각의 플로팅 게이트 사이에는 소스/드레인 영역(330)이 놓여 있다. 몇몇 구현예는 P형 기판(예를 들어, 실리콘), 기판 내의 N-웰, 및 N-웰 내의 P-웰을 포함한다 (도면을 좀더 명료하게 보여주기 위하여 이들 모두는 도면에 도시되어 있지 않다). P-웰은 통상적으로 메모리 셀의 문턱 전압 및 기타 특성을 판단하거나 그러한 판단에 도움을 주는 P형 주입, 소위 채널 주입을 포함할 수도 있음에 주목할 필요가 있다. 소스/드레인 영역(330)은 P-웰 내에 형성되는 N+ 확산 영역이다.
낸드 스트링의 일단에는 드레인 측 선택 게이트(324)가 위치하고 있다. 드레인 선택 게이트(324)는 비트 라인 콘택트(334)를 통해 낸드 스트링을 대응하는 비트 라인에 연결하고 있다. 낸드 스트링의 타단에는 소스 선택 게이트(322)가 위치하고 있다. 소스 선택 게이트(322)는 낸드 스트링을 공통 소스 라인(332)에 연결하고 있다. 프로그래밍 중에, 프로그래밍 되도록 선택된 메모리 셀(예를 들어, 메모리 셀(312))은, 해당 워드 라인 상에서 프로그램 전압(Vpgm)을 받아들인다. 프로그램 전압(Vpgm)은 전형적으로 12 내지 24 볼트의 범위 내에서 변할 수 있다. 일 실시예에 있어서, 프로그램 전압 신호는 각각의 새로운 펄스의 크기가 증가하는 한 세트의 펄스이다. 대략 8 볼트의 패스 전압(Vpass)이 프로그래밍 되도록 선택되지 않은 메모리 셀의 제어 게이트에 인가된다. 소스 선택 게이트(322)는 격리 상태에 놓여 있어서, 그 게이트(G)에서 0 볼트를 받아들인다. 낮은 전압이 공통 소스 라인(332)에 인가된다. 이 낮은 전압은 0 볼트일 수도 있다. 그러나, 소스 전압은, 소스 측 선택 게이트의 격리 특성을 더욱 향상시키기 위하여, 0 볼트보다 약간 더 높을 수도 있다. 전형적으로 전원 전압(Vdd)(예를 들어, 2.5 볼트)의 범위 내에 놓이는, 전압(Vsgd)이 드레인 측 선택 게이트(324)에 인가된다. 0 볼트가 대응하는 비트 라인을 통해 비트 라인 콘택트(334)에 인가됨으로써 선택된 메모리 셀(312)의 프로그래밍을 가능하게 한다. 채널(340)은 0 볼트를 갖거나 그와 비슷한 볼트를 갖는다. 메모리 셀(314)의 채널 및 플로팅 게이트 사이의 전압 차로 인하여, 파울러-노르드하임 터널링(Fowler-Nordheim tunneling)에 의해 전자가 게이트 산화물(일반적으로 터널 산화물로서 또한 언급된다)을 통해 플로팅 게이트로 유입된다.
도 5는 프로그래밍이 억제되고 있는 낸드 스트링을 도시한 도면이다. 낸드 스트링은 8 개의 메모리 셀(350, 352, 354, 356, 358, 360, 362, 364)을 포함하고 있다. 낸드 스트링은 비트 라인 콘택트(374)를 통해 낸드 스트링을 대응하는 비트 라인에 연결하는 드레인 선택 게이트(366)와, 낸드 스트링을 공통 소스 라인(332)에 연결하는 소스 선택 게이트(368)를 또한 포함하고 있다. 각각의 플로팅 게이트 스택 사이에는 소스/드레인 영역(370)이 위치하고 있다. 도 5의 낸드 스트링은 드레인 선택 게이트(366)의 게이트에 인가되는 Vsgd의 전압과, 소스 측 선택 게이트(368)의 게이트에 인가되는 0 볼트의 전압과, 공통 소스 라인(332)에서의 0 볼트의 전압(또는 그보다 약간 더 높은 전압)을 갖는다. 메모리 셀(358)의 프로그래밍을 억제하기 위하여, 비트 라인 콘택트(374)는 대응하는 비트 라인을 통해 전원 전압(Vdd)을 받아들인다.
Vdd의 전압이 인가되면, 드레인 선택 트랜지스터(366)는 초기에 도전 상태에 놓이고, 따라서, 낸드 스트링 아래의 채널 영역은 부분적으로 높은 전위로 (0 볼트보다 높고 Vdd와 전형적으로 동일하거나 거의 동일한 전위로) 충전된다. 이러한 충전은 일반적으로 프리차징(pre-charging)이라 불린다. 채널 전위가 Vdd 또는 Vsgd-Vt(여기서, Vt는 드레인 선택 게이트(366)의 문턱 전압과 동일하다)에 의해 주어지는 더욱 낮은 전위에 도달할 때, 프리차징은 자동으로 중단된다. 일반적으로, 프리차징이 수행되는 동안, Vsgd는 Vsgd-Vt > Vdd의 부등식이 성립되도록 선택됨으로써, 낸드 스트링 아래의 채널 영역이 Vdd로 프리차징될 수 있다. 채널이 그 전위에 도달한 후에, Vsgd를 Vdd(예를 들어, 2.5 볼트)와 유사한 값으로 낮춤으로써, 선택 게이트 트랜지스터는 비전도 상태에 놓이게 된다. 후속하여, 전압(Vpass 및 Vpgm)은 0 볼트에서 각각의 최종 값으로 상승되며, 드레인 측 선택 게이트 트랜지스터(366)는 비전도 상태에 놓여 있기 때문에, 채널 전위는 워드 라인과 채널 영역 사이의 용량성 커플링으로 인해 상승하기 시작한다. 이러한 현상은 자기 승압으로 불린다. 도 5로부터, 채널(380)이 더욱 또는 덜 균일하게 승압 전압으로 승압됨을 알 수 있다. 메모리 셀(358)의 플로팅 게이트와 채널(380) 사이의 전압 차가 감소하였기 때문에, 프로그래밍은 억제된다. 자기 승압 기법을 포함하여, 낸드 플래시 메모리를 프로그래밍하는 방법에 대한 더 많은 정보는 루츠(Lutze) 등에 허여된 미국 특허 제 6,859,397 호(발명의 명칭: "비휘발성 메모리의 소스 측 자기 승압 기법(Source Side Self Boosting Technique for Non-Volatile Memory)")에 개시되어 있으며, 그 전체적인 내용은 참고자료로서 본 명세서에 통합된다.
프로그램 혼란을 해결하기 위한 또 다른 시도로 삭제 영역 자기 승압(EASB)이 있다. EASB는 억제되고 있는 셀의 채널로부터 사전 프로그래밍 된 셀의 채널을 격리하는 방법이다. EASB 방법에 있어서, 선택된 낸드 스트링의 채널 영역은 2 개의 영역으로 분할된다. 하나는 다수의 프로그래밍 된 (또는 삭제된) 메모리 셀을 포함할 수 있는 선택된 워드 라인의 소스 측 영역이고, 다른 하나는 여전히 삭제된 상태의 또는 적어도 아직 최종 프로그래밍 된 상태에 있는 선택된 워드 라인의 드레인 측 영역이다. 이들 두 영역은 낮은 전압, 전형적으로는 0 볼트로 바이어스된 워드 라인에 의해 분리된다. 이러한 분리로 인하여, 두 영역은 다른 전위로 승압될 수 있다. 거의 모든 경우에, 선택된 워드 라인의 드레인 측 영역은 소스 측 영역보다 더 높은 전위로 승압된다. 가장 높게 승압된 영역은 삭제된 셀을 갖는 영역이기 때문에, 이 승압 방법은 삭제 영역 자기 승압(EASB)으로 불린다.
상기한 승압 방법은 프로그램 혼란을 감소시키지만, 문제를 없애지는 못한다. 소스 선택 게이트에 이웃하는 메모리 셀(예를 들어, 메모리 셀(350)이 도 5의 소스 선택 게이트(368)에 이웃한다)에서 발생할 수 있는 한가지 효과는 게이트 유기 드레인 누설(GIDL)이다. 게이트 유기 드레인 누설은 밴드-투-밴드 터널링으로도 불린다. 낸드 스트링 아래의 채널이 프로그래밍 되지 않도록 억제될 때 (높은 전압으로 승압될 때), GIDL에 의해 소스 선택 게이트에서 전자가 발생한다. 후속하여, 발생된 전자는 소스 선택 게이트에 이웃하는 메모리 셀의 플로팅 게이트를 향하여, 강력한 폭방향 전계 내에서, 가속된다. 전자의 일부는 플로팅 게이트 아래의 터널 산화물 내로 또는 플로팅 게이트에 주입되기에 충분한 에너지를 획득할 수 있어서, 대응하는 메모리 셀의 문턱 전압을 변화시킨다.
도 6은 도 5에 도시한 낸드 스트링의 일부를 보인 도면으로, 메모리 셀(350)의 채널의 일부와 드레인을 확대하여 도시하고 있다. 프로그램 억제 동작이 수행되는 동안(예를 들어, 나머지 다른 낸드 스트링이 프로그래밍 되고 있을 때) 낸드 스트링의 승압으로 인하여, 승압된 낸드 스트링의 채녈 영역에는 높은 전압이 존재한다 (승압된 채널(380) 참조). 이 높은 전압은, 전형적으로는 0 볼트로 바이어스되는, 소스 선택 게이트(368)와, 소스 선택 게이트(368)에 이웃하는 메모리 셀(350) 사이의 접합 영역에서도 존재한다. 이 바이어스 상태는 GIDL을 야기하며, 그 결과 전자 정공 쌍이 생성된다. 정공은 P-웰 영역(384)으로 이동한다. 전자는 승압된 채널 영역(380)으로 이동한다. 일반적으로, 소스 선택 게이트 및 소스 측 선택 게이트에 이웃하는 메모리 셀 사이의 접합 영역 내에는 폭방향 전계가 존재하는데, 그 이유는 그 접합(드레인/소스)의 일부가 메모리 셀 아래의 채널 영역과 선택 게이트 아래의 채널 영역 사이의 큰 전압 차로 인해 고갈되기 때문이다. 전자는 전계 내에서 가속될 수 있으며, 소스 측 선택 게이트에 이웃하는 메모리 셀의 터널 산화물 내로 주입되기에 충분한 에너지를 획득할 수 있거나, 메모리 셀의 플로팅 게이트에 도달할 수도 있다. 양쪽 경우 모두, 대응하는 메모리 셀의 문턱 전압은 주입되는 전자의 존재에 의해 변하게 되며, 따라서, 소스 선택 게이트에 이웃하는 메모리 셀을 판독할 때 에러가 발생하게 될 위험이 있다.
따라서, 프로그램 혼란의 영향을 감소시키기 위한 새로운 메커니즘이 필요한 실정이다.
본 발명은 프로그램 혼란의 영향을 감소시킬 수 있도록 비휘발성 저장 요소를 프로그래밍 및/또는 판독하기 위한 시스템을 제공한다. 일 실시예에 따르면, 프로그래밍 프로세스가 수행되는 동안 특정 워드 라인(또는 그 밖의 다른 저장 요소 그룹)에 대해 각기 다른 검증 레벨이 사용된다. 다중 상태 장치를 사용하는 예에 있어서는, 프로그래밍 된 한 가지 상태에서의 목표 레벨과, 프로그래밍 된 두 가지 상태에서의 목표 레벨과, 프로그래밍 된 또 다른 상태 하위 세트에서의 목표 레벨과, 프로그래밍 된 모든 상태에서의 목표 레벨이 다를 수 있다. 몇몇 실시예에 있어서, 특정 워드 라인(또는 그 밖의 다른 저장 요소 그룹)과 연관된 데이터의 각기 다른 페이지는 각기 다른 (한 가지, 두 가지, 또 다른 하위 세트의, 또는 모든) 목표 레벨을 사용할 수 있다. 그 밖의 다른 실시예에 있어서는, 특정 워드 라인(또는 그 밖의 다른 저장 요소 그룹)과 연관된 각기 다른 저장 요소가 각기 다른 (한 가지, 두 가지, 또 다른 하위 세트의, 또는 모든) 목표 레벨을 사용할 수 있다. 일 실시예에 있어서, 각기 다른 목표 레벨을 수신하는 워드 라인은 승압 영역에 대한 상대 위치에 기초하여 선택된다.
일 실시예는 목표 레벨 그룹을 사용하여 비휘발성 저장 요소 그룹을 프로그래밍하는 단계와, 프로그래밍 프로세스가 완료되면 특정 비휘발성 저장 요소 세트의 문턱 전압 분포가 비휘발성 저장 요소 그룹의 대응하는 문턱 전압 분포 내에 놓이도록, 특정 목표 레벨 세트를 사용하여 특정 비휘발성 저장 요소 세트를 프로그래밍하는 단계를 포함한다. 특정 목표 레벨 세트의 적어도 하나의 목표 레벨은 목표 레벨 그룹의 대응하는 목표 레벨보다 낮다.
일 실시예는 목표 레벨 그룹을 사용하여 비휘발성 저장 요소 그룹을 프로그래밍하는 단계와, 프로그래밍 프로세스가 완료되면 특정 비휘발성 저장 요소 세트의 문턱 전압 분포가 비휘발성 저장 요소 그룹의 대응하는 문턱 전압 분포로부터 (전혀 돌출되지 않는 것도 포함하여) 적어도 더 적게 돌출되게끔 시프트 되도록, 특정 목표 레벨 세트를 사용하여 특정 비휘발성 저장 요소 세트를 프로그래밍하는 단계를 포함한다. 특정 목표 레벨 세트의 적어도 하나의 목표 레벨은 목표 레벨 그룹의 대응하는 목표 레벨보다 낮다.
일 실시예는 목표 레벨 그룹을 사용하여 하나 이상의 비휘발성 저장 요소로 이루어진 비휘발성 저장 요소 세트를 프로그래밍하는 단계와, 특정 목표 레벨 세트를 사용하여 특정 비휘발성 저장 요소를 프로그래밍하는 단계를 포함한다. 특정 목표 레벨 세트의 적어도 하나의 목표 레벨은 목표 레벨 그룹의 대응하는 목표 레벨보다 낮다. 특정 비휘발성 저장 요소는 소스 선택 게이트에 인접하게 배치된다.
일 실시예는 제 1 목표 레벨 세트를 사용하여 하나 이상의 비휘발성 저장 요소로 이루어진 제 1 비휘발성 저장 요소 세트를 프로그래밍하는 단계와, 하나 이상의 비휘발성 저장 요소로 이루어진 제 1 비휘발성 저장 요소 세트를 프로그래밍한 후에 제 2 목표 레벨 세트를 사용하여 하나 이상의 비휘발성 저장 요소로 이루어진 제 2 비휘발성 저장 요소 세트를 프로그래밍하는 단계를 포함한다. 하나 이상의 비휘발성 저장 요소로 이루어진 제 1 비휘발성 저장 요소 세트가 먼저 프로그래밍 된다. 하나 이상의 비휘발성 저장 요소로 이루어진 제 1 비휘발성 저장 요소 세트는 제 1 워드 라인에 연결되고, 하나 이상의 비휘발성 저장 요소로 이루어진 제 2 비휘발성 저장 요소 세트는 프로그래밍 동작이 수행되는 동안 제 1 워드 라인 이후에 프로그래밍 되는 워드 라인 세트에 연결된다. 제 2 목표 레벨 세트는 제 1 목표 레벨 세트와 다르다.
본 발명은 프로그램 혼란의 영향을 감소시킬 수 있도록 비휘발성 저장 요소를 프로그래밍 및/또는 판독하기 위한 시스템을 제공한다. 일 실시예에 따르면, 판독 프로세스가 수행되는 동안 특정 워드 라인(또는 그 밖의 다른 저장 요소 그룹)에 대해 각기 다른 판독 비교치가 사용된다. 각기 다른 판독 비교치를 수신하는 워드 라인은 프로그래밍 프로세스가 수행되는 동안 승압 영역의 위치에 대한 워드 라인의 위치에 기초하여 선택된다.
일 실시예는 제 1 판독 비교치 세트를 사용하여 제 1 비휘발성 저장 요소 세트를 판독하는 단계와, 제 2 판독 비교치 세트를 사용하여 하나 이상의 비휘발성 저장 요소로 이루어진 제 2 비휘발성 저장 요소 세트를 판독하는 단계를 포함한다. 제 1 비휘발성 저장 요소 세트는 제 1 제어 라인에 연결된다. 제 2 비휘발성 저장 요소 세트는 제 1 제어 라인과는 다른 제 2 제어 라인 세트에 연결된다. 제 1 판독 비교치 세트의 적어도 하나의 판독 비교치는 제 2 판독 비교치 세트의 대응하는 비교 레벨과 다르다. 일 구현예에 있어서(모든 구현예에 해당하지는 않음), 제 1 제어 라인은 소스 선택 제어 라인에 이웃한다.
일 실시예는 제 1 목표 레벨 세트를 사용하여 제 1 비휘발성 저장 요소 세트를 프로그래밍하는 단계와, 동일한 제 1 목표 레벨 세트를 사용하여 하나 이상의 비휘발성 저장 요소로 이루어진 제 2 비휘발성 저장 요소 세트를 프로그래밍하는 단계를 포함한다. 제 1 비휘발성 저장 요소 세트는 제 1 제어 라인과 연관된다. 제 1 제어 라인은 제 2 제어 라인에 인접하게 배치된다. 프로세스는 프로그래밍 신호를 제 1 제어 라인 상에 제공하는 단계와, 상기 제 2 제어 라인에 연결된 비휘발성 저장 요소를 오프 시키는 신호를 상기 제 2 제어 라인 상에 제공하는 단계를 또한 포함하여 구성되며, 상기 제 2 제어 라인에 연결된 비휘발성 저장 요소는 상기 신호에 응답하여 오프 된다. 하나 이상의 비휘발성 저장 요소로 이루어진 제 2 비휘발성 저장 요소 세트는 제어 라인 세트와 연관된다. 제 1 제어 라인과 제 2 제어 라인은 제어 라인 세트에 속하지 않는다. 하나 이상의 비휘발성 저장 요소로 이루어진 제 1 비휘발성 저장 요소 세트는 제 1 판독 비교치 세트를 사용하여 판독된다. 하나 이상의 비휘발성 저장 요소로 이루어진 제 2 비휘발성 저장 요소 세트는 제 2 판독 비교치 세트를 사용하여 판독된다. 제 1 판독 비교치 세트의 적어도 하나의 판독 비교치는 제 2 판독 비교치 세트의 대응하는 비교 레벨과 다르다.
본 명세서에서 설명되는 다양한 방법은 다양한 장치에 의해 수행될 수 있다. 적절한 장치의 일례는 비휘발성 저장 요소 및 비휘발성 저장 요소와 통신하는 관리 회로를 포함한다. 비휘발성 저장 요소는 제 1 비휘발성 저장 요소 세트와 제 2 비휘발성 저장 요소 세트로 이루어진다. 관리 회로는 제 1 비휘발성 저장 요소 세트와 제 2 비휘발성 저장 요소 세트에 대하여 본 명세서에서 설명되는 다양한 방법을 수행한다. 일 실시예에 따르면, 관리 회로는 제어기, 상태 머신, 명령 회로, 제어회로 및 디코더 중 어느 하나 또는 그들의 조합을 포함한다. 그 밖의 다른 실시예에 따르면, 관리 회로는 특정 구현예에 적합한 그 밖의 다른 요소를 또한 포함할 수 있다.
도 1은 낸드 스트링의 평면도이다.
도 2는 낸드 스트링의 등가 회로 선도이다.
도 3은 3 개의 낸드 스트링을 도시한 개략도이다.
도 4는 프로그래밍 되고 있는 낸드 스트링을 도시한 도면이다.
도 5는 자기 승압 방법을 사용하여 억제되고 있는 낸드 스트링을 도시한 도면이다.
도 6은 낸드 스트링의 일부를 도시한 도면이다.
도 7은 메모리 시스템의 일례를 도시한 블록 선도이다.
도 8은 메모리 어레이의 구성의 일례를 도시한 도면이다.
도 9는 한 세트의 문턱 값 분포를 도시한 도면이다.
도 10A, 10B 및 10C는 문턱 값 분포를 도시한 도면이다.
도 11은 비휘발성 메모리를 프로그래밍하고 판독하기 위한 프로세스의 일 실시예를 도시한 흐름도이다.
도 12A 및 도 12B는 문턱 값 분포를 도시한 도면이다.
도 13은 비휘발성 메모리를 프로그래밍하고 판독하기 위한 프로세스의 일 실시예를 도시한 흐름도이다.
도 14는 비휘발성 메모리를 프로그래밍하고 판독하기 위한 프로세스의 일 실시예를 도시한 흐름도이다.
도 15는 비휘발성 메모리를 프로그래밍하고 판독하기 위한 프로세스의 일 실시예를 도시한 흐름도이다.
도 16은 프로그래밍 동작의 일 실시예를 도시한 흐름도이다.
도 17은 판독 동작의 일 실시예를 도시한 신호 선도이다.
도 18은 비휘발성 메모리를 프로그래밍하고 판독하기 위한 프로세스의 일 실시예를 도시한 흐름도이다.
도 19는 한 세트의 문턱 값 분포를 도시한 도면이다.
도 20은 비휘발성 메모리를 프로그래밍하고 판독하기 위한 프로세스의 일 실시예를 도시한 흐름도이다.
도 7은 본 명세서에서 설명되는 하나 이상의 실시예를 구현하기 위하여 사용될 수 있는 플래시 메모리 시스템의 일 실시예를 도시한 블록 선도이다. 그 밖의 다른 시스템 및 구현예를 또한 사용할 수 있다. 메모리 셀 어레이(502)는 칼럼 제어회로(504), 로우 제어회로(506), p-웰 제어회로(508), 및 c-소스 제어회로(510)에 의해 제어된다. 칼럼 제어회로(504)는 메모리 셀 어레이(502)의 비트 라인에 연결되어 메모리 셀 내에 저장된 데이터를 판독하고, 프로그래밍 동작 중에 메모리 셀의 상태를 판단하고, 프로그래밍 및 삭제를 촉진하거나 억제하기 위하여 비트 라인의 전위 레벨을 제어한다. 로우 제어회로(506)는 워드 라인에 연결되어 워드 라인 중 하나를 선택하고, 판독 전압을 인가하고, 칼럼 제어회로(504)에 의해 제어된 비트 라인 전위 레벨과 결합된 프로그램 전압을 인가하고, 삭제 전압을 인가한다. 일 실시예에 있어서, 로우 제어회로(306) 및 칼럼 제어회로(304)는 적절한 워드 라인 및 비트 라인을 선택하기 위한 디코더를 포함한다. C-소스 제어회로(510)는 메모리 셀에 연결된 공통 소스 라인(도 8에 "C-소스"로 표시되어 있음)을 제어한다.
메모리 셀 내에 저장된 데이터는 칼럼 제어회로(504)에 의해 판독되고, 데이터 입력/출력 버퍼(512)를 통해 외부 I/O 라인으로 출력된다. 메모리 셀 내에 저장될 프로그램 데이터는 외부 I/O 라인을 통해 데이터 입력/출력 버퍼(512)로 입력되고, 칼럼 제어회로(504)로 전송된다. 외부 I/O 라인은 제어기(518)에 연결되어 있다.
플래시 메모리 장치를 제어하기 위한 명령 데이터가 제어기(518)로 입력된다. 명령 데이터는 플래시 메모리에 무슨 동작이 요청되었는지를 알린다. 입력 명령은 제어회로부(515)의 일부인 상태 머신(516)으로 전송된다. 상태 머신(516)은 칼럼 제어회로(504), 로우 제어회로(506), c-소스 제어회로(510), p-웰 제어회로(508), 및 데이터 입력/출력 버퍼(512)를 제어한다. 상태 머신(516)은 대기/사용중(READY/BUSY) 또는 패스/실패(PASS/FAIL) 등의 플래시 메모리의 상태 데이터를 또한 출력할 수 있다.
제어기(518)는 개인용 컴퓨터, 디지털 카메라, 또는 휴대형 정보 단말기(PDA) 등등의 호스트 시스템에 연결되어 있거나 연결될 수 있다. 제어기(518)는, 메모리 어레이(502)에 데이터를 저장하거나 그로부터 데이터를 판독하는 등의 명령을 개시하고 그러한 데이터를 보내고 받는 호스트 시스템과 통신한다. 제어기(518)는 그러한 명령을 제어회로부(515)의 일부인 명령 회로(514)에 의해 해석되고 실행될 수 있는 명령 신호로 변환한다. 명령 회로(514)는 상태 머신(516)과 통신 가능한 상태에 놓여 있다. 제어기(518)는 전형적으로 사용자가 메모리 어레이에 데이터를 기록하거나 그로부터 데이터를 판독하기 위한 버퍼 메모리를 포함한다.
하나의 바람직한 메모리 시스템은 제어기(518)를 포함하는 하나의 집적 회로 칩과, 메모리 어레이 및 관련 제어, 입력/출력, 및 상태 머신 회로를 각각 포함하는 하나 이상의 집적 회로 칩으로 이루어진다. 시스템의 메모리 어레이 및 제어회로는 하나 이상의 집적 회로 칩에 집적될 수 있다. 메모리 시스템은 호스트 시스템의 일부로서 내장되거나, 호스트 시스템에 제거 가능하게 삽입되는 메모리 카드 (또는 기타 패키지) 내에 포함될 수도 있다. 그러한 카드는 전체 메모리 시스템(예를 들어, 제어기를 포함하는 전체 메모리 시스템)을 포함할 수 있고, 단지 관련 주변 회로를 갖춘 (제어기 및 호스트 시스템 내에 내장되는 제어기능을 갖는)메모리 어레이를 포함할 수도 있다. 따라서, 제어기는 호스트 내에 내장되거나, 제거 가능한 메모리 시스템 내에 포함될 수 있다.
몇몇 구현예에 있어서, 도 7의 구성요소의 일부가 결합될 수 있다. 다양한 설계에 있어서, 메모리 셀 어레이(502)와는 다른, 도 7의 구성요소의 하나 이상을 (단독으로 또는 조합으로) 관리 회로로서 고려할 수 있다. 예를 들어, 관리 회로는 제어회로부(515), 명령 회로(514), 상태 머신(516), 칼럼 제어회로(504), 로우 제어회로(506), p-웰 제어회로(508), c-소스 제어회로(510), 및 데이터 I/O 버퍼(512) 중 어느 하나 또는 그 조합을 포함할 수 있다.
도 8을 참조하여, 메모리 셀 어레이(502)의 바람직한 구조를 설명하면 다음과 같다. 일례로서, 1,024 블록으로 분할된 낸드 플래시 EEPROM이 설명된다. 각각의 블록 내에 저장되어 있는 데이터는 동시에 삭제될 수 있다. 일 실시예에 있어서, 블록은 동시에 삭제되는 메모리 셀의 최소 단위이다. 이 실시예에 있어서, 각각의 블록은 8,512 개의 칼럼을 갖는다. 각각의 블록은 전형적으로 프로그래밍 단위일 수 있는 다수의 페이지로 분할된다. 프로그래밍을 위한 데이터의 다른 단위들도 또한 가능하다. 일 실시예에 있어서, 개개의 페이지는 다수의 세그먼트로 분할되고, 이들 세그먼트는 기본적인 프로그래밍 동작으로서 한번에 기록되는 가장 적은 수의 셀을 포함할 수도 있다. 데이터의 하나 이상의 페이지는 전형적으로 메모리 셀의 하나의 로우에 저장된다.
도 8에 도시한 예에서, 각각의 블록은, 짝수 비트 라인(BLe)과 홀수 비트 라인(BLo)으로 분할되는, 8,512 개의 칼럼을 갖는다. 홀수/짝수 비트 라인 구조에서, 공통 워드 라인을 따라 배열되고 홀수 비트 라인에 연결된 메모리 셀은 한번에 프로그래밍 되는 반면에, 공통워드 라인을 따라 배열되고 짝수 비트 라인에 연결된 메모리 셀은 또 다른 한번에 프로그래밍 된다. 도 8은 직렬로 연결되어 낸드 스트링을 형성하고 있는 4 개의 메모리 셀을 보여주고 있다. 4 개의 셀이 각각의 낸드 스트링 내에 포함되어 있는 것으로 도시되어 있지만, 4 개보다 많거나 적은 셀이 사용될 수 있다 (예를 들어, 16 개, 32 개, 또는 그 이상의 셀이 사용될 수 있다). 낸드 스트링의 일단은 (선택 게이트 드레인 라인(SGD)에 연결된) 드레인 선택 게이트를 통해 대응하는 비트 라인에 연결되어 있고, 낸드 스트링의 타단은 (선택 게이트 소스 라인(SGS)에 연결된) 소스 선택 게이트를 통해 c-소스에 연결되어 있다.
다른 실시예에 있어서, 비트 라인은 홀수 및 짝수 비트 라인으로 분할되지 않는다. 이러한 구조는 보통 전체 비트 라인 구조로 불린다. 전체 비트 라인 구조에 있어서는, 판독 및 프로그램 동작 중에 블록의 모든 비트 라인이 동시에 선택될 수 있다. 공통 워드 라인을 따라 배열되고 비트 라인에 연결되는 메모리 셀은 동시에 프로그래밍 될 수 있다.
또 다른 실시예에 있어서, 비트 라인은 플레인(plane)으로 분할된다. 예를 들어, 좌측 플레인(좌측의 4256 라인) 및 우측 플레인(우측의 4256 라인)으로 분할 된다. 각각의 플레인은 개별적으로 프로그래밍 될 수도 있고, 이들 두 플레인이 동시에 프로그래밍 될 수도 있다. 몇몇 실시예에 있어서, 두 개보다 많은 플레인이 제공될 수도 있다. 그 밖의 다른 배열을 또한 사용할 수 있다.
홀수/짝수 비트 라인 구조를 사용하는 일 실시예의 판독 및 프로그래밍 동작이 행해지는 동안, 4,256 개의 메모리 셀이 동시에 선택된다. 선택된 메모리 셀은 동일한 워드 라인(예를 들어, WL2-i) 및 동일한 종류의 비트 라인(예를 들어, 짝수 비트 라인)을 갖는다. 따라서, 532 바이트의 데이터가 동시에 판독되거나 프로그래밍 될 수 있다. 동시에 판독되고 프로그래밍 되는 이들 532 바이트의 데이터는 논리 페이지를 형성한다. 따라서, 이 예에서, 하나의 블록은 적어도 8 페이지를 저장할 수 있다. 각각의 메모리 셀이 2 비트의 데이터를 저장할 때(예를 들어, 다중 상태 셀), 하나의 블록은 16 페이지를 저장한다. 다른 크기의 블록 및 페이지가 또한 사용될 수 있다. 그 밖에, 도 7 및 도 8에 도시한 구조와는 다른 구조가 본 발명의 실시예를 구현하는 데에 또한 사용될 수 있다.
판독 및 검증 동작에서, 선택된 블록의 선택 게이트는 하나 이상의 선택 전압으로 상승하며, 선택된 블록의 선택되지 않은 워드 라인(예를 들어, WL0, WL1, WL3)은 판독 패스 전압(예를 들어, 4.5 볼트)으로 상승함으로써, 트랜지스터가 패스 게이트로서 동작할 수 있게 된다. 선택된 블록의 선택된 워드 라인(예를 들어, WL2)은 기준 전압에 연결된다. 여기서, 기준 전압의 레벨은, 관련된 메모리 셀의 문턱 전압이 그러한 레벨보다 높은지 또는 낮은지를 판단하기 위하여 각각의 판독 및 검증 동작에서 특정된다. 예를 들어, 이진 메모리 셀의 판독 동작에 있어서, 선택된 워드 라인(WL2)은 그라운드 됨으로써, 문턱 전압이 0 볼트보다 높은지의 여부가 검출된다. 이진 메모리 셀의 검증 동작에 있어서, 선택된 워드 라인(WL2)은, 예를 들어, 0.8 볼트에 연결됨으로써, 프로그래밍 프로세스로서, 문턱 전압이 0.8 볼트의 목표 레벨에 도달했는지의 여부가 검증된다. 판독 및 검증 동작이 수행되는 동안, 소스 및 p-웰은 0 볼트의 전압을 갖는다. 선택된 비트 라인(BLe)은, 예를 들어, 0.7 볼트의 레벨로 프리차징된다. 문턱 전압이 판독 또는 검증 레벨보다 높으면, 관련된 비전도 메모리 셀로 인해, 해당 비트 라인(BLe)의 전위 레벨은 높은 레벨을 유지한다. 다른 한편으로, 문턱 전압이 판독 또는 검증 레벨보다 낮으면, 전도 메모리 셀로 인해, 해당 비트 라인(BLe)의 전위 레벨은 낮은 레벨로, 예를 들어 0.5 볼트보다 낮은 레벨로, 감소한다. 메모리 셀의 상태는 비트 라인에 연결되어 결과적으로 발생하는 비트 라인 전압을 감지하는 감지 증폭기에 의해 검출된다. 메모리 셀이 프로그래밍 되는지 또는 삭제되는지의 여부의 차이는 순수 네거티브 전하가 플로팅 게이트에 저장되는지의 여부에 달려 있다. 예를 들어, 네거티브 전하가 플로팅 게이트 내에 저장되면, 문턱 전압은 더욱 높아지고, 트랜지스터는 동작의 강화 모드 상태에 놓일 수 있다. 또 다른 실시예에 있어서, 메모리 셀을 통과하는 전류를 검출함으로써 메모리 셀이 판독될 수 있다.
일례로 메모리 셀을 프로그래밍할 때, 드레인 및 p-웰은 0 볼트를 받아들이는 반면에, 제어 게이트는 크기가 증가하는 일련의 프로그래밍 펄스를 받아들인다. 일 실시예에 있어서, 일련의 펄스의 크기는 12 볼트에서 24 볼트의 범위에서 변경된다. 다른 실시예에 있어서는, 일련의 펄스의 범위가 달라질 수 있다. 펄스의 크기는 각각의 펄스가 사전 설정된 단계별 크기로 증가한다. 다중 비트의 데이터를 저장하는 메모리 셀을 포함하는 일 실시예에 있어서, 바람직한 단계별 크기는 0.2 볼트(또는 0.4 볼트)이다. 메모리 셀을 프로그래밍하는 동안, 프로그래밍 펄스 사이의 주기 내에서 검증 동작이 수행된다. 충분히 프로그래밍 된 것으로 검증된 셀은, 예를 들어 낸드 셀 내에서, 모든 후속하는 프로그래밍 펄스가 이들 메모리 셀의 프로그래밍 프로세스를 종료하도록 0 볼트 내지 Vdd(예를 들어, 2.5 볼트)사이의 전압으로 비트 라인 전압을 상승시킴으로써, 잠금 상태로 된다.
성공적인 프로그래밍 프로세스의 종료 단계에서, 메모리 셀의 문턱 전압은 프로그래밍 된 메모리 셀의 문턱 전압의 하나 이상의 분포 또는, 바람직하게는, 삭제된 메모리 셀의 문턱 전압의 분포 내에 놓여야 한다. 도 9는 각각의 메모리 셀이 2 비트의 데이터를 저장할 때 메모리 셀 어레이의 바람직한 문턱 전압 분포를 도시한 도면이다. 도 9는 삭제된 메모리 셀의 제 1 문턱 전압 분포를 보여주고 있다. 프로그래밍 된 메모리 셀의 3 개의 문턱 전압 분포(A, B, C)가 또한 도시되어 있다. 일 실시예에 있어서, E 분포(물리적 상태 E로 또한 언급된다)에서의 문턱 전압은 네거티브이고, A, B 및 C 분포(물리적 상태 A, B 및 C로 또한 언급된다)에서의 문턱 전압은 포지티브이다.
도 9의 별개의 문턱 전압 범위는 데이터 비트 세트의 사전 설정된 값에 대응한다. 메모리 셀 내로 프로그래밍 된 데이터와 메모리 셀의 문턱 전압 레벨 사이의 특정 관계는 메모리 셀에 채용된 데이터 인코딩 체계에 의해 결정된다. 다중 상태 플래시 메모리 셀의 다양한 데이터 인코딩 체계는, 예를 들어, 미국 특허 제 6,222,762 호 및 미국 특허 공고 제 2004/0255090 호에 개시되어 있으며, 이들은 참고자료로서 본 명세서에 통합된다. 일 실시예에 있어서, 데이터 값은 그레이(Gray) 코드 할당 방법을 사용하여 문턱 전압 범위에 할당됨으로써, 플로팅 게이트의 문턱 전압이 이웃하는 물리적 상태로 잘못 시프트 되면, 오직 1 비트만이 영향을 받게 된다. 일례로, "11"이 문턱 전압 범위 E(상태 E)에 할당되고, "10"이 문턱 전압 범위 A(상태 A)에 할당되고, "00"이 문턱 전압 범위 B(상태 B)에 할당되고, "01"이 문턱 전압 범위 C(상태 C)에 할당된다. 그러나, 다른 실시예에 있어서는, 그레이 코드가 사용되지 않는다. 도 9는 4 개의 상태를 보여주고 있지만, 본 발명은 4 개보다 많거나 적은 상태를 포함하는 것들을 포함한 그 밖의 다른 다중 상태 구조와 함께 또한 사용할 수 있다.
도 9는 메모리 셀로부터 데이터를 판독하기 위한 3 개의 판독 비교 값인 전압(Vra, Vrb, Vrc)을 보여주고 있다. 주어진 메모리 셀의 문턱 전압이 Vra, Vrb, 및 Vrc 보다 높은지 낮은지를 검사으로써, 시스템은 메모리 셀이 어떤 상태인지 판단할 수 있다.
도 11은 3 개의 검증 목표 레벨인 전압(Vva2, Vvb2, Vvc2)을 보여주고 있다. 메모리 셀을 상태 A로 프로그래밍할 때, 시스템은 이들 메모리 셀이 Vva2보다 크거나 같은 문턱 전압을 가지고 있는지의 여부를 검사한다. 메모리 셀을 상태 B로 프로그래밍할 때, 시스템은 이들 메모리 셀이 Vvb2보다 크거나 같은 문턱 전압을 가지고 있는지의 여부를 검사한다. 메모리 셀을 상태 C로 프로그래밍할 때, 시스템은 이들 메모리 셀이 Vvc2보다 크거나 같은 문턱 전압을 가지고 있는지의 여부를 검사한다.
풀 시퀀스 프로그래밍으로서 알려져 있는 일 실시예에 있어서, 메모리 셀은 삭제 상태 E에서 프로그래밍 된 상태 A, B, 또는 C로 직접 프로그래밍 될 수 있다. 일부 메모리 셀이 상태 E에서 상태 A로 프로그래밍 되는 반면, 다른 메모리 셀은 상태 E에서 상태 B로 및/또는 상태 E에서 상태 C로 프로그래밍 된다.
상기한 풀 시퀀스 프로그래밍에 더하여, 도 9는 2 개의 다른 페이지, 즉 하부 페이지 및 상부 페이지에 대한 데이터를 저장하는 다중 상태 메모리 셀을 프로그래밍 하는 2-패스 기법의 일례를 또한 보여주고 있다. 상태 E의 경우, 양쪽 페이지 모두 "1"을 저장한다. 상태 A의 경우, 하부 페이지는 "0"을 저장하고, 상부 페이지는 "1"을 저장한다. 상태 B의 경우, 양쪽 페이지 모두 "0"을 저장한다. 상태 C의 경우, 하부 페이지는 "1"을 저장하고, 상부 페이지는 "0"을 저장한다. 특정 비트 패턴이 각각의 상태에 할당되었지만, 다른 비트 패턴이 또한 할당될 수도 있음에 주목할 필요가 있다.
제 1 프로그래밍 패스에서, 메모리 셀의 문턱 전압 레벨은 하부 논리 페이지 내에 프로그래밍 되어야 하는 비트에 따라 설정된다. 비트가 논리 "1"인 경우, 더 일찍 삭제된 결과로서 적절한 상태에 놓여 있기 때문에, 문턱 전압은 변하지 않는다. 그러나, 프로그래밍 되어야 하는 비트가 논리 "0"인 경우, 셀의 문턱 레벨이 증가하여, 화살표(600)로 표시한 바와 같이, 상태 A가 된다. 이로써 제 1 프로그래밍 패스가 종결된다.
제 2 프로그래밍 패스에서, 메모리 셀의 문턱 전압 레벨은 상부 논리 페이지 내에 프로그래밍 되는 비트에 따라 설정된다. 상부 논리 페이지 비트가 논리 "1"을 저장해야 하는 경우, 셀이 하부 페이지 비트의 프로그래밍에 따라, "1"의 상부 페이지 비트를 나르는, 상태 E 또는 A에 놓여 있기 때문에, 프로그래밍은 일어나지 않는다. 상부 페이지 비트가 논리 "0"이 되어야 하는 경우, 문턱 전압은 시프트 된다. 제 1 패스의 결과로서 셀이 삭제 상태 E로 유지되는 경우, 제 2 패스에서, 문턱 전압이 증가하여, 화살표(604)로 표시한 바와 같이, 상태 C 내에 놓이게 되도록, 프로그래밍 된다. 셀이 제 1 프로그래밍 패스의 결과로서 상태 A로 프로그래밍 된 경우, 메모리 셀은 제 2 패스에서 추가로 프로그래밍 됨으로써, 문턱 전압이 증가하여, 화살표(602)로 표시한 바와 같이, 상태 B 내에 놓이게 된다. 제 2 패스의 결과는 하부 페이지의 데이터를 변화시킴이 없이 상부 페이지의 논리 "0"을 저장하기 위하여 지정된 상태로 셀을 프로그래밍하는 것이다.
일 실시예에 있어서, 충분한 데이터가 기록되어 전체 페이지를 채우게 되면, 시스템은 풀 시퀀스 기록을 수행하기 위하여 설정될 수 있다. 풀 페이지를 위하여 기록된 데이터가 충분치 않은 경우, 프로그래밍 프로세스는 수신된 데이터를 가지고 하부 페이지 프로그래밍을 수행할 수 있다. 후속 데이터가 수신되면, 시스템은 상부 페이지를 프로그래밍한다. 또 다른 실시예에 있어서, 시스템은 하부 페이지를 프로그래밍하는 모드에서 기록을 시작하고, 후속하여 전체 (또는 대부분의) 워드 라인 메모리 셀을 채우기에 충분한 데이터가 수신되면 풀 시퀀스 프로그래밍 모드로 변환한다. 이러한 실시예의 더욱 구체적인 내용은 발명자 세르기 아나톨리에비치 고로베츠(Sergy Anatolievich Gorobets) 및 얀 리(Yan Li)가 "초기 데이터를 이용하는 비휘발성 메모리의 파이프라인 프로그래밍(Pipelined Programming of Non-Volatile Memories Using Early Data)"를 발명의 명칭으로 하여 2004년 12월 14일자로 출원한 미국 특허 출원 제 11/013,125 호에 개시되어 있으며, 이는 본 명세서에 참고자료로서 통합된다.
도 10A 내지 도 10C는, 특정 메모리 셀에 있어서, 이전 페이지의 인접한 메모리 셀에 대한 기록에 후속하여 특정 페이지에 대하여 그 특정 메모리 셀에 기록을 수행함으로써 플로팅 게이트 커플링에 대한 플로팅 게이트의 영향을 감소시키는 비휘발성 메모리를 프로그래밍하는 또 다른 프로세스를 보여주고 있다. 도 10A 내지 도 10C에 예시된 프로세스를 구현하는 일례에 있어서, 비휘발성 메모리 셀은, 4 개의 데이터 상태를 사용하여, 각각의 메모리 셀에 대해 2 비트의 데이터를 저장한다. 예를 들어, 상태 E가 삭제된 상태이고, 상태 A, B 및 C는 프로그래밍 된 상태라고 가정한다. 상태 E는 데이터 11을 저장한다. 상태 A는 데이터 01을 저장한다. 상태 B는 데이터 10을 저장한다. 상태 C는 데이터 00을 저장한다. 이것은 비그레이(non-Gray) 코딩의 일례인데, 그 이유는 양쪽 비트 모두 인접한 상태 A 및 B 사이에서 변하기 때문이다. 데이터를 물리적인 데이터 상태로 인코딩하는 다른 방법들이 또한 사용될 수 있다. 각각의 메모리 셀은 두 페이지의 데이터를 저장한다. 참고로, 이들 데이터 페이지는 상부 페이지 및 하부 페이지로 불린다. 그러나, 다른 명칭으로 불릴 수도 있다. 도 10A 내지 도 10C에 도시한 프로세스에서, 상태 A를 참조하면, 상부 페이지 데이터는 0이고, 하부 페이지 데이터는 1이다. 상태 B를 참조하면, 상부 페이지 데이터는 1이고, 하부 페이지 데이터는 0이다. 상태 C를 참조하면, 양쪽 페이지 모두 데이터 0을 저장한다.
도 10A 내지 도 10C에 도시한 프로그래밍 프로세스는 2 단계 프로세스이다. 첫 번째 단계에서, 하부 페이지가 프로그래밍 된다. 하부 페이지가 데이터 1로 유지되어야 하는 경우, 메모리 셀 상태는 상태 E로 유지된다. 데이터가 0으로 프로그래밍되어야 하는 경우, 메모리 셀이 상태 B'로 프로그래밍 될 수 있도록, 메모리 셀의 문턱 전압이 상승한다. 따라서, 도 10A는 상태 E에서 상태 B'로 메모리 셀을 프로그래밍하는 것을 보여주고 있다. 도 10A에 도시된 상태 B'는 과도 상태 B이다. 따라서, 검증 목표 레벨이 Vvb2'로서 도시되어 있다. Vvb2'는 Vvb2보다 낮다.
일 실시예에 있어서, 메모리 셀이 상태 E로부터 상태 B'로 프로그래밍 된 후에, 낸드 스트링 내에서 그에 이웃하는 메모리 셀은 하부 페이지에 대해서 프로그래밍 된다. 예를 들어, 도 2를 다시 참조하면, 메모리 셀(106)의 하부 페이지가 프로그래밍 된 후에, 메모리 셀(104)의 하부 페이지가 프로그래밍 된다. 메모리 셀(104)을 프로그래밍한 후에, 메모리 셀(104)이 상태 E에서 상태 B'로 상승된 문턱 전압을 가지는 경우, 플로팅 게이트와 플로팅 게이트 간의 커플링 효과는 메모리 셀(106)의 겉보기 문턱 전압을 상승시킨다. 이것은 상태 B'의 문턱 전압 분포를 도 10B의 문턱 전압 분포(620)로 확대하는 효과를 갖는다. 이러한 겉보기 문턱 전압 분포의 확대는 상부 페이지를 프로그래밍할 때 교정된다.
도 10C는 상부 페이지의 프로그래밍 프로세스를 보여주고 있다. 메모리 셀이 삭제된 상태 E에 놓여 있고, 상부 페이지가 1로 유지되어야 한다면, 메모리 셀 은 상태 E로 유지된다. 메모리 셀이 상태 E에 놓여 있고, 상부 페이지 데이터가 0으로 프로그래밍 되어야 한다면, 메모리 셀이 상태 A에 놓이도록, 메모리 셀의 문턱 전압은 상승하게 된다. 메모리 셀이 중간 문턱 전압 분포(620)에 놓여 있고, 상부 페이지 데이터가 1로 유지되어야 한다면, 메모리 셀은 최종 상태 B로 프로그래밍 된다. 메모리 셀이 중간 문턱 전압 분포(620)에 놓여 있고, 상부 페이지 데이터가 데이터 1이 되어야 한다면, 메모리 셀이 상태 C에 놓이도록, 메모리 셀의 문턱 전압은 상승하게 된다. 도 10A 내지 도 10C에 도시된 프로세스는 플로팅 게이트와 플로팅 게이트 간의 커플링의 효과를 감소시킨다. 그 이유는 상부 페이지 프로그래밍 중의 최대 Vt 시프트는, 도 9에 도시한 E 상태에서 C 상태로의 프로그래밍이 아닌, 셀이 E 상태에서 A 상태로 또는 B' 상태에서 C 상태로 셀이 프로그래밍 됨에 따라 감소하고, 그 결과, 이웃하는 메모리 셀의 상부 페이지 프로그래밍은 주어진 메모리 셀의 겉보기 문턱 전압에 그다지 영향을 미치지 못하기 때문이다. 도 10A 내지 도 10C가 4 개의 데이터 상태와 두 페이지의 데이터에 대한 일례를 보여주고 있지만, 도 10A 내지 도 10C에서 제시된 개념은 4 개보다 많거나 적은 상태와 두 페이지보다 많거나 적은 페이지를 갖는 그 밖의 다른 구현예에도 적용될 수 있다.
다양한 페이지를 프로그래밍하기 위한 다양한 순서가 존재하는 점에 주목할 필요가 있다. 본 발명은 다양한 페이지를 프로그래밍하기 위한 다른 많은 순서를 가지고 사용될 수 있는데, 이는 특정 구현예에서 적절히 사용될 수 있다. 프로그래밍에 대한 더욱 상세한 정보는 발명자 지안 첸(Jian Chen)이 "비휘발성 메모리의 판독 동작 중 커플링을 보상하는 방법(Compensating for Coupling During Read Operations of Non-Volatile Memory)"을 발명의 명칭으로 하여 2005년 4월 5일자로 출원한 미국 특허 출원 제 11/099,133 호에 개시되어 있으며, 그 전체 내용이 본 명세서에 참고자료로서 통합된다.
프로그램 혼란의 영향을 감소시키기 위하여, 프로그래밍 프로세스의 검증 단계에서 특정 워드 라인(또는 저장 요소의 다른 그룹)에 대해 다른 목표 검증 레벨이 사용될 수 있다. 도 11은 소스 선택 게이트 및 소스 선택 라인에 이웃하는 워드 라인에 대해 한 세트의 목표 레벨을 사용하고 다른 워드 라인에 대해서는 또 다른 한 세트의 목표 레벨을 사용하는 프로세스의 일 실시예를 설명하는 흐름도를 예시하고 있다. 도 11의 단계(650)에서, 워드 라인(WL0), 프로그래밍 되어야 하는 첫 번째 워드 라인, 및 소스 선택 라인(SGS)에 이웃하는 워드 라인(도 2, 도 3 및 도 8 참조)이 제 1 목표 레벨 세트를 사용하여 프로그래밍 된다. 즉, 각각의 메모리 셀이 프로그래밍을 완료하였는지의 여부를 검증하기 위하여, WL0에 연결되어 있는 모든 또는 하나의 하위 세트의 메모리 셀이 제 1 목표 레벨 세트를 사용하여 프로그래밍 된다. 단계(652)에서, 나머지 (또는 또 다른 하나의 하위 세트의) 워드 라인이 제 2 목표 레벨 세트를 사용하여 프로그래밍 된다. 즉, 예를 들어, 각각의 메모리 셀이 프로그래밍을 완료하였는지의 여부를 검증하기 위하여, WL1 내지 WL4에 연결되어 있는 모든 또는 하나의 하위 세트의 메모리 셀이 제 2 목표 레벨 세트를 사용하여 프로그래밍 된다. 도 5를 다시 참조하면, 워드 라인(WL0)은 승압 영역(380)의 가장자리에 위치한다.
일 실시예에 있어서, 제 1 목표 레벨 세트는 Vva1, Vvb1 및 Vvc1을 포함하고, 제 2 목표 레벨 세트는 Vva2, Vvb2 및 Vvc2를 포함한다. 일 구현예에 있어서, Vva1은 대응하는 Vva2보다 낮은 약 100 내지 200 mV이고, Vvb1은 대응하는 Vvb2보다 낮은 약 100 내지 200 mV이고, Vvc1은 대응하는 Vvc2보다 낮은 약 100 내지 200 mV이다.
다른 실시예에 있어서, 제 1 목표 레벨 세트의 하나의 하위 세트는 제 2 목표 레벨 세트의 하나의 하위 세트와 동일할 수 있다. 그 이유는 몇몇 구현예에 있어서, 프로그램 혼란은 오직 프로그래밍 된 상태(예를 들어, 상태 A 또는 상태 A 및 B)의 일부에서의 메모리 셀의 문제인 것을 발견할 수도 있기 때문이다. 따라서, 몇몇 실시예에 있어서, 제 1 목표 레벨 세트는 Vva1, Vvb2 및 Vvc2를 포함하고, 제 2 목표 레벨 세트는 Vva2, Vvb2 및 Vvc2를 포함한다. 다른 실시예에 있어서, 제 1 목표 레벨 세트는 Vva1, Vvb1 및 Vvc2를 포함하고, 제 2 목표 레벨 세트는 Vva2, Vvb2 및 Vvc2를 포함한다. 그 밖의 다른 순열로의 구현이 또한 가능하다.
제 1 및 제 2 목표 레벨 세트의 목표 레벨은 메모리 셀의 프로그래밍이 완료되었을 때를 결정하기 위하여 프로그래밍 단계에서 사용되는 비교 포인트이다. 예를 들어, 문턱 전압이 Vva1에 도달할 때, 상태 A로 프로그래밍 되도록 의도된 WL0 상의 메모리 셀은 프로그래밍 프로세스를 완료하고, 문턱 전압이 Vvb2에 도달할 때, 상태 B로 프로그래밍 되도록 의도된 WL3 상의 메모리 셀은 프로그래밍 프로세스를 완료한다.
두 가지 단계, 즉 거친/정밀(coarse/fine) 단계로 이루어진 프로그래밍 방법론을 이용하여 프로그래밍을 수행하는 장치들이 있다. 첫 번째 단계인 거친 프로그래밍 단계에서는, 문턱 전압을 빠르게 상승시킴으로써 엄격한 문턱 분포를 달성하는데 상대적으로 주의를 덜 기울여도 된다. 두 번째 단계인 정밀 프로그래밍 단계에서는, 문턱 전압을 느리게 상승시킴으로써 더욱 엄격한 문턱 분포를 달성하면서 목표 문턱 전압에 도달할 수 있게 된다. 선택/정밀 프로그래밍 방법론의 예는 미국 특허 공고 제 2005/0162916 호, 미국 특허 제 6,301,161 호, 미국 특허 제 5,712,815 호, 미국 특허 제 5,220,531, 및 미국 특허 제 5,761,222 호에 개시되어 있으며, 이들은 참고자료로서 본 명세서에 통합된다. 프로그래밍을 수행하는 동안 메모리 셀을 검증할 때, 종래의 몇몇 방법은 먼저 중간 검증 레벨을 사용하는 거친 모드에서 검증 프로세스를 수행하고, 후속하여 검증을 위한 목표 레벨을 사용하는 정밀 모드에서 검증 프로세스를 수행한다. 목표 레벨을 변경시키는 본 발명의 방법은 정밀 모드가 수행되는 동안 검증을 위한 목표 레벨에 적용된다. 몇몇 경우에서는, 중간 검증 레벨이 또한 변경될 수 있다.
워드 라인(WL0)의 목표 레벨을 낮춤으로써, WL0에 연결되어 있는, 프로그래밍 된 메모리 셀의 문턱 전압은, 전체 메모리 셀에 걸쳐서, 목표 레벨이 낮아지지 않았다면 가지게 되는 값과 비교하여 낮아야 한다. 예를 들어, 도 12A는 프로그래밍 된 하나의 상태(예를 들어, 상태 A)에서의 두 가지 문턱 분포를 보여주고 있다. 분포(670)는 워드 라인(WL0)을 제외한 모든 워드 라인에 연결되어 있는 메모리 셀의 문턱 전압 분포(메모리 셀의 개수 대 문턱 전압)의 일례를 나타낸다. 분 포(672)는 모든 워드 라인이 동일한 목표 레벨을 사용할 때 워드 라인(WL0)에 연결되어 있는 메모리 셀의 문턱 전압 분포의 일례를 나타낸다. 상기한 프로그램 혼란 때문에, 분포(672)는 오른쪽으로 시프트 됨으로써, 분포(670)와 비교하여 확대된다. 도면을 통해 알 수 있는 바와 같이, 분포(672)는 상단에서 분포(670)로부터 외부로 돌출되어 있다.
단계(650) 및 단계(652)를 따라, 워드 라인(WL0)의 낮은 목표 레벨 세트를 사용함으로써, WL0과 연관된 프로그래밍 된 메모리 셀의 문턱 전압 분포가 왼쪽으로 시프트 됨으로써, 프로그래밍 프로세스의 완료 시 나머지 다른 워드 라인과 연관된 대응하는 문턱 전압 분포 내에 놓이게 된다. 예를 들어, 도 12B는, 분포(672)를 분포(670) 내에 두기 위하여 WL0의 낮은 목표 레벨을 사용한 결과로서, 프로그래밍 프로세스(디지털 그림 또는 그 밖의 파일 등의 데이터 세트의 저장을 조절하기 위하여 프로그래밍 된 하나 또는 다수의 페이지)의 완료 이후에 왼쪽으로 시프트 된 분포(672)를 보여주고 있다. 또 다른 실시예에 있어서는, 도 12A에 도시된 것과 비교하여 분포(672)가 상단에서 적어도 분포(670)로부터 더 적게 외부로 돌출되도록 WL0의 낮은 목표 레벨을 사용한 결과로서, 프로그래밍 프로세스(디지털 그림 또는 그 밖의 파일 등의 데이터 세트의 저장을 조절하기 위하여 프로그래밍 된 하나 또는 다수의 페이지)의 완료 이후에 왼쪽으로 시프트 된다. 도 12A에 도시된 것과 비교하여 분포(672)가 상단에서 적어도 분포(670)로부터 더 적게 외부로 돌출되면, (예를 들어, ECC를 사용하여) 판독 프로세스를 수행하는 동안 남아 있던 에러가 해소될 수도 있다.
분포(672) 및 분포(670)는 한가지 상태(예를 들어, 상태 A, 상태 B, 상태 C, 또는 그 밖의 다른 상태)를 나타낸다. 일례로, 세 개의 프로그래밍 된 상태가 있을 때 (그리고 삭제된 한 개의 상태가 더 있을 때), 분포(672) 및 분포(670)와 유사한 최대 세 쌍의 대응하는 문턱 전압 분포가 존재할 수 있다. 메모리 셀 내에 2 비트가 넘는 정보를 저장하는 실시예의 경우, 분포(672) 및 분포(670)와 유사한, 세 쌍이 넘는 문턱 전압 분포가 존재할 수도 있다. 몇몇 경우에는, 모든 상태보다 적은 상태가 WL0 상에서 시프트 된 분포를 가질 수 있다.
도 11을 다시 참조하면, 단계(660)에서, WL0에 연결되어 있는 모든 또는 하나의 하위 세트의 메모리 셀이 판독 비교치 세트를 사용하여 판독된다. 예를 들어, 판독 비교치(Vra, Vrb, Vrc)(도 9 참조)는 메모리 셀 내에 저장된 데이터를 판독하는 데에 사용될 수 있다. 단계(662)에서는, WL0 이외의 워드 라인에 연결되어 있는 모든 또는 하나의 하위 세트의 메모리 셀이 단계(660)에서 사용된 것과 동일한 판독 비교치 세트를 사용하여 판독된다. 단계(652) 및 단계(660) 사이의 화살표는, 단계(660)가 단계(650) 및 단계(652)와는 다른 시간에 수행될 수도 있고 및/또는 단계(651) 및 단계(652)와는 상관없이 수행될 수도 있음을 나타내기 위하여, 파선으로 도시되어 있음에 주목할 필요가 있다.
도 13은 승압 영역의 가장자리에 위치하는 워드 라인의 한 세트의 목표 레벨과 나머지 다른 워드 라인의 또 다른 한 세트의 목표 레벨을 이용하는 프로세스의 일 실시예를 설명하는 흐름도를 예시한 것이다. 상기한 도 11의 프로세스에서는, WL0이 승압 영역의 가장자리에 위치하고 있다. 그러나, 다른 실시예에 있어서는, 승압 영역의 가장자리가 그 밖의 다른 곳에 위치할 수 있다. 도 13의 단계(680)에서, 각각의 메모리 셀이 프로그래밍을 완료했는지의 여부를 검증하기 위하여, 제 1 워드 라인 세트에 연결되어 있는 메모리 셀은 제 2 목표 레벨 세트를 사용하여 프로그래밍 된다. 단계(682)에서, 각각의 메모리 셀이 프로그래밍을 완료했는지의 여부를 검증하기 위하여, 승압 영역의 가장자리에 위치한 워드 라인에 연결되어 있는 메모리 셀은 제 1 목표 레벨 세트를 사용하여 프로그래밍 된다. 단계(684)에서, 각각의 메모리 셀이 프로그래밍을 완료했는지의 여부를 검증하기 위하여, 나머지 워드 라인에 연결되어 있는 메모리 셀은 제 2 목표 레벨 세트를 사용하여 프로그래밍 된다. 다른 실시예에 있어서는, 별도의 워드 라인 세트와 별도의 가장자리 워드 라인이 포함될 수도 있다.
단계(690)에서, 제 1 워드 라인 세트에 연결되어 있는 메모리 셀은 한 세트의 판독 비교치(예를 들어, Vra, Vbr, Vrc)를 사용하여 판독된다. 단계(692)에서, 프로그래밍이 수행되는 동안 승압 영역의 가장자리에 위치한 워드 라인에 연결되어 있는 메모리 셀은 단계(692)에서 사용된 것과 동일한 판독 비교치 세트를 사용하여 판독된다. 단계(694)에서, 나머지 워드 라인 세트에 연결되어 있는 메모리 셀은 단계(692)에서 사용된 것과 동일한 판독 비교치 세트를 사용하여 판독된다. 단계(684) 및 단계(690) 사이의 화살표는, 단계(690)가 단계(684)와는 다른 시간에 수행될 수도 있고 및/또는 단계(684)와는 상관없이 수행될 수도 있음을 나타내기 위하여, 파선으로 도시되어 있음에 주목할 필요가 있다.
도 14는 승압 영역의 가장자리에 위치하는 (예를 들어, 소스 선택 라인에 이웃하는) 워드 라인과 연관된 데이터의 여러 다른 페이지의 여러 다른 목표 레벨 세트와 나머지 다른 워드 라인의 또 다른 한 세트의 목표 레벨을 이용하는 프로세스의 일 실시예를 설명하는 흐름도를 예시한 것이다. 단계(710)에서, 워드 라인(WL0)(또는 또 다른 워드 라인)에 연결되어 있는 메모리 셀은 데이터의 제 1 페이지의 제 1 목표 레벨 세트(Vva1, Vvb1, Vvc1)와 데이터의 제 2 페이지의 다른 한 세트의 목표 레벨을 사용하여 프로그래밍 된다. 예를 들어, 상기 다른 한 세트의 목표 레벨은 아래의 관계식을 갖는 목표 레벨(Vva3, Vvb3, Vvc3)을 포함할 수 있다.
(1) Vva3 ≠ Vva1, Vvb3 ≠ Vvb1, Vvc3 ≠ Vvc1, 및
(2) Vva3 < Vva2, Vvb3 < Vvb2, Vvc3 < Vvc2.
다른 실시예에 있어서, 상기 다른 한 세트의 목표 레벨은 목표 레벨(Vva3, Vvb3, Vvc3)의 일부를 포함할 수 있으며, 이 경우, 나머지 목표 레벨은 제 1 목표 레벨 세트 또는 제 2 목표 레벨 세트와 동일하다.
단계(712)에서, WL0 이외의 추가 워드 라인에 연결되어 있는 메모리 셀은, 상기한 바와 같이, 제 2 목표 레벨 세트를 사용하여 프로그래밍 된다.
단계(720)에서, 워드 라인(WL0)에 연결되어 있는 모든 또는 하나의 하위 세트의 메모리 셀이 한 세트의 판독 비교치(예를 들어, Vra, Vrb, Vrc)를 사용하여 판독된다. 단계(722)에서는, 워드 라인(WL0) 이외의 워드 라인에 연결되어 있는 모든 또는 하나의 하위 세트의 메모리 셀이 단계(720)에서 사용된 것과 동일한 판독 비교치 세트를 사용하여 판독된다. 단계(712) 및 단계(720) 사이의 화살표는, 단계(720)가 단계(712) 및 단계(710)와는 다른 시간에 수행될 수도 있고 및/또는 단계(712) 및 단계(710)와는 상관없이 수행될 수도 있음을 나타내기 위하여, 파선으로 도시되어 있음에 주목할 필요가 있다.
도 15는 승압 영역의 가장자리에 위치하는 (예를 들어, WL0 등의 소스 선택 라인에 이웃하는) 워드 라인에 연결되어 있는 메모리 셀의 여러 다른 플레인(또는 섹션 또는 그룹)의 여러 다른 세트의 목표 레벨과 나머지 다른 워드 라인의 또 다른 한 세트의 목표 레벨을 이용하는 프로세스의 일 실시예를 설명하는 흐름도를 예시한 것이다. 단계(740)에서, 워드 라인(WL0)(또는 또 다른 워드 라인)에 연결되어 있는 메모리 셀은 제 1 메모리 셀 그룹의 제 1 목표 레벨 세트와 제 2 메모리 셀 그룹의 다른 목표 레벨 세트를 사용하여 프로그래밍 된다. 단계(742)에서, WL0 이외의 추가 워드 라인에 연결되어 있는 메모리 셀은 제 2 목표 레벨 세트를 사용하여 프로그래밍 된다.
예를 들어, 도 8을 다시 참조하면, 제 1 플레인 또는 제 1 그룹은 비트 라인(Ble0 - Ble2127)에 연결되어 있는 낸드 스트링 상의 메모리 셀을 포함할 수 있고, 제 2 플레인 또는 제 2 그룹은 비트 라인(Ble2128 - Ble4255)에 연결되어 있는 낸드 스트링 상의 메모리 셀을 포함할 수 있다. 또 다른 실시예에 있어서, 제 1 플레인 또는 제 1 그룹은 비트 라인(Blo0 - Blo2127)에 연결되어 있는 낸드 스트링 상의 메모리 셀을 포함할 수 있고, 제 2 플레인 또는 제 2 그룹은 비트 라인(Blo2128 - Blo4255)에 연결되어 있는 낸드 스트링 상의 메모리 셀을 포함할 수 있다. 또 다른 택일 가능한 예에 있어서는, 제 1 플레인 또는 제 1 그룹은 비트 라인(0) 내지 비트 라인(1/2(x)-1)에 연결되어 있는 낸드 스트링 상의 메모리 셀을 포함할 수 있고, 제 2 플레인 또는 제 2 그룹은 비트 라인(1/2(x)) 내지 비트 라인(x-1)에 연결되어 있는 낸드 스트링 상의 메모리 셀을 포함할 수 있다. 여기서, x는 사용자 데이터의 비트 라인의 총 개수이다. 또 다른 택일 가능한 예에 있어서는, 제 1 플레인 또는 제 1 그룹은 홀수 비트 라인에 연결되어 있는 낸드 스트링 상의 메모리 셀을 포함할 수 있고, 제 2 플레인 또는 제 2 그룹은 짝수 비트 라인에 연결되어 있는 낸드 스트링 상의 메모리 셀을 포함할 수 있다. 그 밖의 다른 그룹이 또한 사용될 수 있고, 두 개를 초과하는 그룹이 사용될 수도 있다.
단계(750)에서, 워드 라인(WL0)(또는 또 다른 워드 라인)에 연결되어 있는 모든 또는 하나의 하위 세트의 메모리 셀이 판독 비교치 세트(예를 들어, Vra, Vrb, Vrc)를 사용하여 판독된다. 단계(752)에서는, 워드 라인(WL0) 이외의 워드 라인에 연결되어 있는 모든 또는 하나의 하위 세트의 메모리 셀이 단계(750)에서 사용된 것과 동일한 판독 비교치 세트를 사용하여 판독된다. 단계(742) 및 단계(750) 사이의 화살표는, 단계(750)가 단계(740) 및 단계(742)와는 다른 시간에 수행될 수도 있고 및/또는 단계(740) 및 단계(742)와는 상관없이 수행될 수도 있음을 나타내기 위하여, 파선으로 도시되어 있음에 주목할 필요가 있다.
도 16은 프로그래밍 동작의 일 실시예를 도시한 흐름도이다. 도 16의 프로세스는 워드 라인에 연결되어 있는 메모리 셀을 풀 시퀀스 프로그래밍 방법을 사용하여 프로그래밍하는 데에 사용될 수 있다. 각기 다른 시간에 각기 다른 페이지를 프로그래밍 하는 실시예에 있어서, 도 16의 프로세스는 특정 워드 라인 또는 메모 리 셀 세트의 하나의 페이지 또는 하나의 패스를 프로그래밍하는 데에 사용될 수 있다. 프로그래밍 프로세스는 다중 워드 라인에 연결된 메모리 셀 및 다중 페이지를 프로그래밍하는 과정을 포함할 수도 있기 때문에, 프로그래밍 프로세스는 도 16의 프로그래밍 동작을 여러 번 수행하는 과정을 포함할 수도 있다.
프로그래밍 되어야 하는 메모리 셀은 단계(840)에서 삭제된다. 단계(840)는 (예를 들어, 블록 또는 다른 단위에서) 프로그래밍 되어야 하는 메모리 셀보다 더 많은 메모리 셀을 삭제하는 과정을 포함한다. 단계(842)에서, 삭제된 메모리 셀의 삭제된 문턱 전압의 분포의 폭을 좁히기 위하여 소프트 프로그래밍이 수행된다. 몇몇 메모리 셀은 삭제 프로세스의 결과로서 필요 이상으로 더 깊게 삭제된 상태에 놓일 수 있다. 소프트 프로그래밍은, 삭제된 메모리 셀의 문턱 전압이 삭제 검증 레벨에 더욱 가깝게 이동할 수 있도록, 작은 프로그래밍 펄스를 인가한다. 도 16의 단계(850)에서, "데이터 로딩" 명령은 제어기(528)에 의해 발행되고 공통 회로(514)로 입력됨으로써, 데이터가 데이터 입력/출력 버퍼(512)에 입력될 수 있게 된다. 입력 데이터는 명령으로서 인식되고, 공통 회로(514)로 입력된, 도시되지 않은, 공통 래치(latch) 신호를 통해 상태 머신(516)에 의해 래치된다. 단계(852)에서, 페이지 어드레스를 지정하는 어드레스 데이터가 제어기 또는 호스트 시스템으로부터 로우 제어기 또는 디코더(506)에 입력된다. 입력 데이터는 페이지 어드레스로서 인식되고, 공통 회로(514)로 입력된 어드레스 래치 신호에 의한 영향을 받는 상태 머신(516)을 통해 래치된다. 단계(854)에서, 어드레스 된 페이지의 프로그램 데이터의 페이지는 프로그래밍을 위한 데이터 입력/출력 버퍼(512)에 입력 된다. 일 실시예에서, 예를 들어, 582 바이트의 데이터가 입력될 수 있다. 이 데이터는 선택된 비트 라인의 적절한 레지스터 내에 래치된다. 몇몇 실시예에 있어서, 데이터는 검증 동작에 사용되어야 하는 선택된 비트 라인의 제 2 레지스터 내에 또한 래치된다. 단계(856)에서, "프로그래밍" 명령이 제어기(518)에 의해 발행되고 데이터 입력/출력 퍼버(512)로 입력된다. 명령은 공통 회로(514)에 입력된 명령 래치 신호를 통해 상태 머신(516)에 의해 래치된다.
"프로그래밍" 명령에 의해 트리거되면, 단계(854)에서 래치된 데이터가 적절한 워드 라인에 인가된 단계적 펄스를 사용하여 상태 머신(516)에 의해 제어되는 선택된 메모리 셀 내로 프로그래밍 된다. 단계(858)에서, 선택된 워드 라인에 인가된 프로그래밍 전압 펄스인 Vpgm이 시작 크기(예를 들어, ~ 12 볼트 또는 또 다른 적절한 레벨)로 초기화되고, 상태 머신(516)에 의해 유지되는 프로그램 카운터(PC)는 0으로 초기화된다. 단계(860)에서, 제 1 Vpgm 펄스는 선택된 워드 라인에 인가된다. 논리 "0"이 대응하는 메모리 셀이 프로그래밍 되어야 하는 것을 나타내는 특정 데이터 래치 내에 저장되어 있는 경우에는, 대응하는 비트 라인이 그라운드 된다. 다른 한편으로, 논리 "1"이 대응하는 메모리 셀이 현재의 데이터 상태로 유지되어야 하는 것을 나타내는 특정 래치 내에 저장되어 있는 경우에는, 프로그래밍을 억제하기 위하여 대응하는 비트 라인이 VDD에 연결된다. 도 4 및 도 5에 도시한 바와 같이, 선택되지 않은 워드 라인은 Vpass를 받아들이고, 드레인 선택 신호는 Vsgd로 설정되며, 소스 선택 신호는 0 볼트로 설정된다. 소스 라인은 0 볼트 또는 0 볼트에 가까운 전압으로 설정된다.
단계(862)에서, 선택된 메모리 셀의 상태는, 도 11, 도 13, 도 14 및 도 15에 대하여 위에서 논의한 바와 같이, 적절한 목표 레벨 세트를 사용하여 검증된다. 선택된 셀의 문턱 전압이 적절한 목표 레벨에 도달한 것으로 검출되면, 대응하는 데이터 래치 내에 저장되어 있는 데이터는 논리 "1"로 변한다. 선택된 셀의 문턱 전압이 적절한 목표 레벨에 도달하지 않은 것으로 검출되면, 대응하는 데이터 래치 내에 저장되어 있는 데이터는 변하지 않는다. 이런 식으로, 대응하는 데이터 래치 내에 저장되어 있는 논리 "1"을 갖는 비트 라인은 프로그래밍 될 필요가 없다. 모든 데이터 래치가 논리 "1"을 저장하고 있을 경우에, 상태 머신은 선택된 모든 셀이 프로그래밍 되어 있다고 판단한다. 단계(864)에서, 모든 데이터 래치가 논리 "1"을 저장하고 있는지의 여부를 점검한다. 만일 모든 데이터 래치가 논리 "1"을 저장하고 있는 경우, 선택된 모든 메모리 셀이 프로그래밍 되었고 그 목표 상태로 검증되었기 때문에, 프로그래밍 프로세스는 성공적으로 완료된다. 단계(866)에서 "패스"의 상태가 보고된다. 몇몇 구현예에 있어서는, 단계(864)에서 적어도 사전 설정된 수의 데이터 래치가 논리 "1"을 저장하고 있는지의 여부를 점검한다는 점에 주목할 필요가 있다. 이 사전 설정된 수는 모든 데이터 래치의 수보다 작을 수 있다. 따라서 모든 메모리 셀이 그들의 적절한 검증 레벨에 도달하기 전에 프로그래밍 프로세스는 종료될 수 있다. 성공적으로 프로그래밍 되지 않은 메모리 셀은 판독 프로세스 중에 에러 보정을 이용하여 보정된다.
만일, 단계(864)에서, 모든 데이터 래치가 논리 "1"을 저장하고 있지는 않다 고 판단되면, 프로그래밍 프로세스는 계속 수행된다. 단계(868)에서, 프로그램 카운터(PC)는 프로그램 제한 값에 대해 점검된다. 프로그램 제한 값의 일례는 20이다. 그러나, 다양한 구현예에서 그 밖의 다른 값을 사용할 수 있다. 프로그램 카운터(PC)가 20보다 작으면, 단계(869)에서 성공적으로 프로그래밍 되지 않은 메모리 셀의 수가 사전 설정된 수와 같거나 적은지의 여부를 판단한다. 성공적으로 프로그래밍 되지 않은 메모리 셀의 수가 사전 설정된 수와 같거나 적으면, 단계(871)에서 프로그래밍 프로세스는 패스로서 플래그 되며, 패스의 상태가 보고된다. 많은 경우에, 성공적으로 프로그래밍 되지 않은 메모리 셀은 판독 프로세스 중에 에러 보정을 이용하여 보정될 수 있다. 그러나, 성공적으로 프로그래밍 되지 않은 메모리 셀의 수가 사전 설정된 수보다 많으면, 단계(870)에서 프로그래밍 프로세스는 실패로서 플래그 되며, 실패의 상태가 보고된다. 프로그램 카운터(PC)가 20보다 작으면, 단계(872)에서 Vpgm 레벨은 단계적 크기(예를 들어, 0.2 내지 0.4 볼트의 단계적 크기)로 증가하며, 프로그램 카운터(PC)는 증분 된다. 단계(872) 이후에, 프로세스는 단계(860)로 복귀하여 다음 Vpgm 펄스를 인가한다.
도 17은 판독 또는 검증 동작이 한 번 반복되는 동안의 다양한 신호의 거동을 보여주는 타이밍 선도이다. 예를 들어, 메모리 셀이 이진 메모리 셀인 경우, 판독 또는 검증 프로세스가 수행되는 동안 도 17의 프로세스가 각각의 메모리 셀에 대하여 병렬로 수행될 수도 있다. 메모리 셀이 4 가지 상태(예를 들어, E, A, B, C)를 갖는 다중 상태 메모리 셀인 경우, 판독 또는 검증 프로세스가 수행되는 동안 도 17의 프로세스가 각각의 메모리 셀에 대하여 3 번 수행될 수도 있다. 예를 들 어, 4 가지 상태를 갖는 메모리 셀로부터 데이터를 판독할 때, 판독 프로세스는 Vcgr=Vra인 조건에서 한번 수행되고, Vcgr=Vrb인 조건에서 한번 수행되고, Vcgr=Vrc인 조건에서 한번 수행되거나 다른 판독치 세트를 갖춘 상태에서 수행될 수도 있다. 4 가지 상태를 갖는 메모리 셀의 데이터를 검증할 때, 판독 프로세스는 Vcgr=Vva2인 조건에서 한번 수행되고, Vcgr=Vvb2인 조건에서 한번 수행되고, Vcgr=Vvc2인 조건에서 한번 수행되거나 다른 검증 레벨 세트를 갖춘 상태에서 수행될 수도 있다.
일반적으로, 판독 및 검증 동작이 수행되는 동안, 선택된 워드 라인은 전압에 연결되는데, 이 전압의 레벨은 해당 메모리 셀의 문턱 전압이 그러한 레벨에 도달하였는지를 판단하기 위하여 각각의 판독 및 검증 동작에 대해 특정된다. 워드 라인 전압을 인가한 후에, 메모리 셀이 워드 라인에 인가된 전압에 응답하여 온 상태로 되었는지의 여부를 판단하기 위하여 메모리 셀의 전도 전류가 측정된다. 전도 전류가 특정 값보다 큰 것으로 측정되면, 메모리 셀이 온 상태로 되었고 워드 라인에 인가된 전압은 메모리 셀의 문턱 전압보다 큰 것으로 추정한다. 전도 전류가 특정 값보다 큰 것으로 측정되지 않으면, 메모리 셀이 온 상태로 되지 않았고 워드 라인에 인가된 전압은 메모리 셀의 문턱 전압보다 크지 않은 것으로 추정한다.
판독 또는 검증 동작을 수행하는 동안 메모리 셀의 전도 전류를 측정하는 방법이 다수 제시되어 있다. 일례로, 메모리 셀의 전도 전류는 감지 증폭기 내의 전용 커패시터를 충전하는 비율에 의해 측정된다. 일 실시예에 있어서, 모든 비트 라인 프로그래밍을 사용하는 메모리 어레이는 감지 증폭기 내의 전용 커패시터를 충전하는 비율에 의해 메모리 셀의 전도 전류를 측정할 수 있다. 또 다른 실시예에 있어서, 선택된 메모리 셀의 전도 전류는 메모리 셀을 포함하는 낸드 스트링이 비트 라인을 충전하는 것을 허용한다 (또는 허용하지 않는다). 충전이 이루어졌는지의 여부를 판단하기 위하여, 소정 시간이 경과한 후에 비트 라인 상의 전하가 측정된다. 일 실시예에 있어서, 홀수/짝수 프로그래밍을 사용하는 메모리 어레이는 비트 라인이 충전되었는지의 여부를 판단함으로써 메모리 셀의 전도 전류를 측정할 수 있다.
도 17은 Vss(약 0 볼트)에서 시작되는 신호 SGD, WL_unsel, WLn, SGS, Selected_BL, 및 Source를 보여주고 있다. SGD는 드레인 선택 게이트의 게이트에 연결되어 있는 드레인 선택 라인 상의 신호를 나타낸다. SGS는 소스 선택 게이트의 게이트에 연결되어 있는 소스 선택 라인 상의 신호를 나타낸다. WLn은 판독/검증을 위하여 선택된 워드 라인이다. WL_unsel은 선택되지 않은 워드 라인을 나타낸다. Selected_BL은 판독/검증을 위하여 선택된 비트 라인이다. Source는 메모리 셀의 소스 라인이다.
도 17은 비트 라인이 적절히 방전되었는지의 여부를 판단함으로써 메모리 셀의 전도 전류를 측정하는 시스템의 거동을 보여주고 있다. 도 10의 시점(t1)에서, SGD는 Vdd(예를 들어, 약 3.5 볼트) 또는 다른 볼트 값까지 상승하는데, 전형적으로는 3 내지 5 볼트 범위 내에서 상승하게 되며, 선택되지 않은 워드 라인(WL_unsel)은 Vread(예를 들어, 약 5.5 볼트)까지 상승하고, 선택된 워드 라인(WLn)은 Vcgr까지 상승하고, 선택된 비트 라인(Selected_BL)은 약 0.7 볼트로 프리차징 된다. 전압(Vread)은 패스 볼트로서 작용하는데, 그 이유는 선택되지 않은 메모리 셀이 온 상태가 되게 하여 패스 게이트로서 작용하도록 하기 때문이다. 시점(t2)에서, SGS를 Vdd까지 상승시킴으로써 소스 선택 게이트가 온 상태로 된다. 이에 따라, 비트 라인 상에서의 전하를 감소시키는 경로가 제공된다. 판독을 위하여 선택된 메모리 셀의 문턱 전압이 Vcgr보다 크면, 선택된 메모리 셀은 온 상태로 되지 않고 (또는 적어도 충분하게 온 상태로 되지 않고), 신호 라인(890)에 의해 표시된 바와 같이, 비트 라인은 방전되지 않는다 (또는 적어도 충분히 방전되지 않는다). 판독을 위해 선택된 메모리 셀 내의 문턱 전압이 Vcgr 미만이면, 판독을 위해 선택된 메모리 셀은 온 상태(전도 상태)로 되고, 곡선(892)으로 표시한 바와 같이, 비트 라인 전압은 감소한다. (특정 구현예에서 결정되는) 시점(t2)과 시점(t3) 사이의 특정 시점에서, 적절한 감지 증폭기는 비트 라인 전압이 충분한 양으로 감소 되었는지의 여부를 판단한다. 시점(t3)에서, 도시된 신호는 Vss(대기 또는 복구의 경우에는 또 다른 값)까지 내려간다. 다른 실시예에 있어서는, 일부 신호의 타이밍이 변할 수도 있음에 주목할 필요가 있다.
검증을 위한 목표 레벨을 변경함으로써 프로그램 혼란의 영향을 감소시키는 것보다는 (또는 그에 더하여), 판독 프로세스가 수행되는 동안 특정 워드 라인(또는 저장 요소의 다른 그룹)에 대해 각기 다른 판독 비교치가 사용될 수 있다. 예를 들어, 도 18은 하나 이상의 특정 워드 라인에 대해서 각기 다른 판독 비교치의 사용을 포함하는 비휘발성 저장 장치의 작동 프로세스의 일 실시예를 보여주고 있다. 단계(920)에서, WL0에 연결되어 있는 메모리 셀은 위에서 언급한 제 2 목표 레벨 세트를 사용하여 프로그래밍 된다. 단계(922)에서, 추가 워드 라인에 연결되어 있는 메모리 셀은 위에서 언급한 제 2 목표 레벨 세트를 사용하여 프로그래밍 된다. 단계(930)에서, WL0에 연결되어 있는 메모리 셀은 제 1 판독 비교치 세트를 사용하여 판독된다. 즉, 제 2 판독 비교치 세트는 적절한 워드 라인을 통해 적절한 제어 게이트에 인가된다. 단계(932)에서, 추가 워드 라인에 연결되어 있는 메모리 셀은 제 2 판독 비교치 세트를 사용하여 판독된다. 단계(922) 및 단계(930) 사이의 화살표는, 단계(930)가 단계(922) 및 단계(920)와는 다른 시간에 수행될 수도 있고 및/또는 단계(922) 및 단계(920)와는 상관없이 수행될 수도 있음을 나타내기 위하여, 파선으로 도시되어 있음에 주목할 필요가 있다.
또 다른 실시예에 있어서, 단계(920) 및 단계(930)는 다중 워드 라인(예를 들어, WL0 및 WL1, WL0-2, 또는 이하에서 설명되는 바와 같이 WL0을 포함하지 않고 가장자리에 위치하는 그룹을 포함하는 다른 그룹)에 인가될 수 있다. 즉, 두 그룹의 워드 라인이 존재할 수 있다. 제 1 워드 라인 그룹은 제 1 판독 비교치 세트를 사용하여 판독되고, 제 2 워드 라인 그룹은 제 2 판독 비교치 세트를 사용하여 판독된다.
도 19는 도 9에 도시한 분포와 유사한 대표적인 한 세트의 문턱 전압 분포를 보여주고 있다. 도 19에는 각각의 상태에 대한 2 개의 판독 비교치가 도시되어 있다. 판독 비교치(Vra1, Vra2)는 상태 A와 연관되어 있다. 판독 비교치(Vrb1, Vrb2)는 상태 B와 연관되어 있다. 판독 비교치(Vrc1, Vrc2)는 상태 C와 연관되어 있다. 일 실시예에 있어서, 제 1 판독 비교치 세트는 Vra1, Vrb1 및 Vrc1을 포함 하고, 제 2 판독 비교치 세트는 Vra2, Vrb2 및 Vrc2을 포함한다. 여기서, Vra1 > Vra2이고, Vrb1 > Vrb2이고, Vrc1 > Vrc2이다. 따라서, 단계(930)를 수행할 때, 도 17의 프로세스는 WL0에 대하여 Vcgr = Vra1인 조건에서 한 번 수행되고, WL0에 대하여 Vcgr = Vrb1인 조건에서 한 번 수행되고, WL0에 대하여 Vcgr = Vrc1인 조건에서 한 번 수행된다. 단계(932)를 수행할 때, 도 17의 프로세스는 해당 워드 라인 각각에 대하여 Vcgr = Vra2인 조건에서 한 번 수행되고, 해당 워드 라인 각각에 대하여 Vcgr = Vrb2인 조건에서 한 번 수행되고, 해당 워드 라인 각각에 대하여 Vcgr = Vrc2인 조건에서 한 번 수행된다. 다른 실시예에 있어서는, 제 1 판독 비교치 세트가 Vra1, Vrb1 및 Vrc2를 포함할 수도 있고, 제 1 판독 비교치 세트가 Vra1, Vrb2 및 Vrc2을 포함할 수도 있다. 그 밖의 다른 순열로의 구현이 또한 가능하다.
단계(930)의 또 다른 실시예에 있어서, 제 1 판독 비교치 세트는 워드 라인(WL0)에 연결되어 있는 제 1 메모리 셀 하위 세트를 판독하는 데에 사용되고, 제 3 판독 비교치 세트는 워드 라인(WL0)에 연결되어 있는 제 2 메모리 셀 하위 세트를 판독하는 데에 사용된다. 이들 두 하위 세트는 위에서 설명한 바와 같이 다른 플레인 또는 그룹으로 이루어진 메모리 셀일 수 있다. 일 구현예에 있어서, 두 하위 세트는, 예를 들어, 홀수 및 짝수 비트 라인으로 분리되거나, 제 1 플레인 또는 제 1 그룹이 비트 라인(0) 내지 비트 라인(1/2(x)-1)에 연결되어 있는 낸드 스트링 상의 메모리 셀을 포함하고, 제 2 플레인 또는 제 2 그룹이 비트 라인(1/2(x)) 내지 비트 라인(x-1)에 연결되어 있는 낸드 스트링 상의 메모리 셀을 포함한다. 여 기서, x는 사용자 데이터의 비트 라인의 총 개수이다. 그 밖의 다른 그룹의 사용이 또한 가능하다. 제 3 판독 비교치 세트는 제 2 판독 비교치 세트와 (부분적으로 또는 완전히) 다르다는 점에 주목할 필요가 있다.
단계(930)의 또 다른 실시예에 있어서, 제 1 판독 비교치 세트는 워드 라인(WL0)에 연결되어 있는 메모리 셀 내에 저장되어 있는 데이터의 제 1 페이지에 대한 데이터를 판독하는 데에 사용되고, 제 3 판독 비교치 세트는 워드 라인(WL0)에 연결되어 있는 메모리 셀 내에 저장되어 있는 데이터의 제 2 페이지에 대한 데이터를 판독하는 데에 사용된다. 제 3 판독 비교치 세트는 제 2 판독 비교치 세트와 (부분적으로 또는 완전히) 다르다.
도 20은 특정 워드 라인에 대해서 각기 다른 판독 비교치를 사용하는 과정을 포함하는 비휘발성 저장 장치의 작동 프로세스의 일 실시예를 보여주고 있다. 단계(950)에서, 제 1 워드 라인 세트에 연결되어 있는 메모리 셀은 위에서 언급한 제 2 목표 레벨 세트를 사용하여 프로그래밍 된다. 단계(952)에서, 승압 영역의 가장자리에 위치하는 워드 라인에 연결되어 있는 메모리 셀은 위에서 언급한 제 2 목표 레벨 세트를 사용하여 프로그래밍 된다. 단계(954)에서, 나머지 워드 라인에 연결되어 있는 메모리 셀은 위에서 언급한 제 2 목표 레벨 세트를 사용하여 프로그래밍 된다. 승압 영역의 가장자리에 위치하는 워드 라인은 제 1 워드 라인 세트 및 나머지 워드 라인의 일부가 아님에 주목할 필요가 있다.
도 20의 단계(950), 단계(952) 및 단계(954)를 수행하는 동안, 프로그래밍 동작은 승압 영역을 생성하기 위하여 대응하는 트랜지스터를 오프 상태로 두기 위해 워드 라인 또는 선택 라인 상에 0 볼트 신호(또는 다른 적절한 신호)를 제공하는 과정을 포함한다. 일 실시예는, 소스 선택 게이트가 오프 되어 소스 라인으로부터 채널을 차단하고 낸드 스트링의 승압을 야기하는 것에 일조하도록, 소스 선택 라인(SGS)에 0 볼트를 인가하는 과정을 포함한다. 몇몇 실시예에 있어서, 낸드 스트링에 연결되어 있는 워드 라인은, 승압 영역이 그 워드 라인에서 종료되거나 시작되도록, 그 워드 라인에 연결되어 있는 메모리 셀을 차단하기 위하여 0 볼트 신호(또는 다른 적절한 신호)를 수신할 수 있다. 이것은 다중 승압 영역을 생성하는 데에 또한 사용될 수 있다.
단계(960)에서, 제 1 워드 라인 세트에 연결되어 있는 메모리 셀은 위에서 언급한 제 2 판독 비교치 세트를 사용하여 판독된다. 단계(962)에서, 승압 영역의 가장자리에 위치하는 워드 라인에 연결되어 있는 메모리 셀은 위에서 언급한 제 1 판독 비교치 세트를 사용하여 판독된다. 단계(964)에서, 나머지 워드 라인에 연결되어 있는 메모리 셀은 위에서 언급한 제 2 판독 비교치 세트를 사용하여 판독된다. 단계(954) 및 단계(960) 사이의 화살표는, 단계(960)가 단계(954)와는 다른 시간에 수행될 수도 있고 및/또는 단계(964)와는 상관없이 수행될 수도 있음을 나타내기 위하여, 파선으로 도시되어 있음에 주목할 필요가 있다.
단계(962)의 몇몇 실시예에 있어서는, 승압 영역의 가장자리에 위치하는 워드 라인과 연관된 데이터의 각기 다른 페이지를 판독하기 위하여 각기 다른 판독 비교치 세트가 사용될 수 있다. 승압 영역의 가장자리에 위치하는 워드 라인에 연결된 메모리 셀의 플레인 또는 그룹을 판독하기 위하여 각기 다른 판독 비교치 세 트가 사용될 수 있다. 이들 두 실시예에 있어서, 상기 각기 다른 판독 비교치 세트는 제 2 판독 비교치 세트와 (부분적으로 또는 완전히) 다르다.
상기의 설명은 특정 워드 라인 상에서의 프로그램 혼란의 영향을 감소시키는 것에 초점을 맞추고 있지만, 본 발명은 그 밖의 다른 이유로 인하여 더욱 확대된 Vt 분포를 갖는 워드 라인의 영향을 감소시키는 데에 또한 사용될 수 있다. 몇몇 워드 라인 상에서 더욱 확대된 Vt 분포가 발생하는 한가지 이유는 하나 또는 제한된 수의 워드 라인 상에서, 예를 들어, 빠른 프로그래밍 메모리 셀이 집중됨으로 인해 이른바 오버-프로그래밍 될 수 있기 때문이다. 오버-프로그래밍의 결과, 도 12에 도시한 바와 유사한 Vt 분포가 얻어진다. 그러한 워드 라인에 각기 다른 검증 목표 레벨 또는 판독 비교치를 인가함으로써, 이들 워드 라인 상에서 확대되는 Vt 분포의 영향을 또한 감소시킬 수 있다
이상과 같은 본 발명의 상세한 설명은 예시와 설명의 목적으로 제시된 것이다. 따라서, 본 발명이 개시된 내용에 포괄되거나 제한되는 것은 아니다. 개시된 내용에 근거하여 다양한 변형 및 변경이 가능하다. 설명된 다수의 실시예는 본발명의 원리와 그 적용 분야를 가장 잘 설명하기 위하여 선택된 것이므로, 이 기술분야의 당업자라면 다양한 실시예에 따른 본 발명을 활용하여 특정 용도에 맞는 다양한 변형예를 도출하는 것이 가능하다. 본 발명의 범주는 이하에 기재하는 특허청구의 범위에 의해서만 한정된다.

Claims (18)

  1. 제 1 판독 비교치 세트를 사용하여, 소스 선택 제어 라인에 이웃하는 제 1 제어 라인에 연결된 제 1 비휘발성 저장 요소 세트를 판독하는 단계와; 그리고
    제 2 판독 비교치 세트를 사용하여, 상기 제 1 제어 라인과는 다르고 상기 소스 선택 제어 라인에 이웃하지 않는 제 2 제어 라인 세트에 연결된 제 2 비휘발성 저장 요소 세트를 판독하는 단계를 포함하여 구성되며,
    상기 제 1 판독 비교치 세트의 적어도 하나의 판독 비교치는 상기 제 2 판독 비교치 세트의 대응하는 판독 비교치와 다르며,
    상기 제 1 판독 비교치 세트를 사용하여 판독되는 것보다 더 많은 제어 라인들이 상기 제 2 판독 비교치 세트를 사용하여 판독되는 것을 특징으로 하는 비휘발성 메모리 작동 방법.
  2. 제 1 항에 있어서,
    상기 제 1 판독 비교치 세트의 모든 판독 비교치들은 상기 제 2 판독 비교치세트의 대응하는 판독 비교치들과 다른 것을 특징으로 하는 비휘발성 메모리 작동 방법.
  3. 제 1 항에 있어서,
    상기 제 1 판독 비교치 세트의 상기 하나의 판독 비교치는 상기 제 2 판독 비교치 세트의 대응하는 판독 비교치보다 큰 것을 특징으로 하는 비휘발성 메모리 작동 방법.
  4. 삭제
  5. 제 1 항에 있어서,
    제 3 판독 비교치 세트를 사용하여 제 3의 하나 이상의 비휘발성 저장 요소세트를 판독하는 단계를 더 포함하며, 상기 제 3의 하나 이상의 비휘발성 저장 요소 세트는 상기 제 1 제어 라인에 연결되는 것을 특징으로 하는 비휘발성 메모리 작동 방법.
  6. 제 1 항에 있어서,
    상기 제 1 비휘발성 저장 요소 세트를 판독하는 단계는
    상기 제 1 판독 비교치 세트를 사용하여 데이터의 제 1 페이지를 판독하는 것과; 그리고
    제 3 판독 비교치 세트를 사용하여 데이터의 제 2 페이지를 판독하는 것을 포함하는 것을 특징으로 하는 비휘발성 메모리 작동 방법.
  7. 제 1 항에 있어서,
    상기 제 1 비휘발성 저장 요소 세트의 하나 이상의 비휘발성 저장 요소와 상기 제 2 비휘발성 저장 요소 세트의 하나 이상의 비휘발성 저장 요소는 다중 상태(multi-state) 낸드 플래시 메모리 장치이고,
    상기 제 1 제어 라인과 상기 제 2 제어 라인 세트는 워드 라인인 것을 특징으로 하는 비휘발성 메모리 작동 방법.
  8. 제 1 제어 라인에 연결된 제 1 비휘발성 저장 요소 세트 및 상기 제 1 제어 라인과는 다른 제 2 제어 라인 세트에 연결된 제 2 비휘발성 저장 요소 세트로 이루어진 비휘발성 저장 요소들과, 여기서 상기 제 1 제어 라인은 소스 선택 제어 라인에 이웃하고, 상기 제 2 제어 라인 세트는 상기 소스 선택 제어 라인에 이웃하지 않으며; 그리고
    상기 비휘발성 저장 요소들과 통신하는 관리 회로를 포함하여 구성되며,
    상기 관리 회로는 제 1 판독 비교치 세트를 사용하여 상기 제 1 비휘발성 저장 요소 세트를 판독하고, 제 2 판독 비교치 세트를 사용하여 상기 제 2 비휘발성 저장 요소 세트의 하나 이상의 비휘발성 저장 요소를 판독하고, 상기 제 1 판독 비교치 세트의 적어도 하나의 판독 비교치는 상기 제 2 판독 비교치 세트의 대응하는 판독 비교치와 다르며, 상기 제 1 판독 비교치 세트를 사용하여 판독되는 것보다 더 많은 제어 라인들이 상기 제 2 판독 비교치 세트를 사용하여 판독되는 것을 특징으로 하는 비휘발성 저장 시스템.
  9. 제 8 항에 있어서,
    상기 제 1 비휘발성 저장 요소 세트의 하나 이상의 비휘발성 저장 요소와 상기 제 2 비휘발성 저장 요소 세트의 하나 이상의 비휘발성 저장 요소는 다중 상태(multi-state) 낸드 플래시 메모리 장치인 것을 특징으로 하는 비휘발성 저장 시스템.
  10. 제 8 항에 있어서,
    상기 비휘발성 저장 요소들은 블록들로서 배열되고, 상기 블록들 각각은 페이지 세트를 포함하며, 상기 페이지는 프로그래밍 단위를 한정하고, 블록은 삭제 단위를 한정하며;
    상기 제 1 제어 라인과 그리고 상기 제 2 제어 라인 세트는 공통 블록의 일부인 워드 라인이고;
    상기 공통 블록은 비트 라인 세트를 포함하고; 그리고
    상기 제 1 비휘발성 저장 요소 세트의 각각의 비휘발성 저장 요소는 상기 비트 라인 세트의 각기 다른 비트 라인에 연결되는 것을 특징으로 하는 비휘발성 저장 시스템.
  11. 제 8 항에 있어서,
    상기 제 1 판독 비교치 세트의 상기 하나의 판독 비교치는 상기 제 2 판독 비교치 세트의 상기 대응하는 판독 비교치보다 큰 것을 특징으로 하는 비휘발성 저장 시스템.
  12. 제 8 항에 있어서,
    상기 제 1 비휘발성 저장 요소 세트를 판독하는 것은 상기 제 1 판독 비교치 세트를 사용하여 데이터의 제 1 페이지를 판독하고 제 3 판독 비교치 세트를 사용 하여 데이터의 제 2 페이지를 판독하는 것임을 특징으로 하는 비휘발성 저장 시스템.
  13. 제 8 항에 있어서,
    상기 관리 회로는 제 3 판독 비교치 세트를 사용하여 제 3 비휘발성 저장 요소 세트를 판독하며, 상기 제 3 비휘발성 저장 요소 세트는 상기 제 1 제어 라인에 연결되는 것을 특징으로 하는 비휘발성 저장 시스템.
  14. 제 8 항에 있어서,
    상기 제 1 판독 비교치 세트의 모든 판독 비교치는 상기 제 2 판독 비교치 세트의 대응하는 판독 비교치보다 큰 것을 특징으로 하는 비휘발성 저장 시스템.
  15. 제 8 항에 있어서,
    상기 관리 회로는 제어기, 상태 머신, 명령 회로, 제어 회로 및 디코더 중 어느 하나 또는 그들의 조합을 포함하는 것을 특징으로 하는 비휘발성 저장 시스템.
  16. 제 8 항에 있어서,
    상기 제 1 비휘발성 저장 요소 세트 및 상기 제 2 비휘발성 저장 요소 세트는 상기 제 1 비휘발성 저장 요소 세트 및 상기 제 2 비휘발성 저장 요소 세트가 동일한 목표 검증 레벨 세트를 사용하여 프로그램된 후에 판독되는 것을 특징으로 하는 비휘발성 저장 시스템.
  17. 제 1항에 있어서,
    상기 제 1 비휘발성 저장 요소 세트 및 상기 제 2 비휘발성 저장 요소 세트를 판독하는 것은 상기 제 1 비휘발성 저장 요소 세트 및 상기 제 2 비휘발성 저장 요소 세트가 동일한 목표 검증 레벨 세트를 사용하여 프로그램된 후에 수행되는 것을 특징으로 하는 비휘발성 메모리 작동 방법.
  18. 제 1 제어 라인에 연결된 제 1 비휘발성 저장 요소 세트 및 상기 제 1 제어 라인과는 다른 제 2 제어 라인 세트에 연결된 제 2 비휘발성 저장 요소 세트로 이루어진 비휘발성 저장 요소들과, 여기서 상기 제 1 제어 라인은 소스 선택 제어 라인에 이웃하고, 상기 제 2 제어 라인 세트는 상기 소스 선택 제어 라인에 이웃하지 않으며; 그리고
    상기 비휘발성 저장 요소들과 통신하는 관리 회로를 포함하여 구성되며,
    상기 관리회로는 동일한 목표 검증 레벨 세트를 사용하여 상기 제 1 비휘발성 저장 요소 세트 및 상기 제 2 비휘발성 저장 요소 세트를 프로그래밍하고,
    상기 관리 회로는 제 1 판독 비교치 세트를 사용하여 상기 제 1 비휘발성 저장 요소 세트를 판독하고, 제 2 판독 비교치 세트를 사용하여 상기 제 2 비휘발성 저장 요소 세트의 하나 이상의 비휘발성 저장 요소를 판독하며,
    상기 제 1 판독 비교치 세트의 적어도 하나의 판독 비교치는 상기 제 2 판독 비교치 세트의 대응하는 판독 비교치와 다른 것을 특징으로 하는 비휘발성 저장 시스템.
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