JP4960018B2

JP4960018B2 - 不揮発性半導体メモリ

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Publication number: JP4960018B2
Application number: JP2006152767A
Authority: JP
Inventors: 利武八重樫; 健司澤村
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Filing date: 2006-05-31
Publication date: 2012-06-27
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Description

本発明は、不揮発性半導体メモリ、特に、ＮＡＮＤ型フラッシュメモリの書き込み動作に関する。

ＮＡＮＤ型フラッシュメモリは、大容量かつ不揮発という特長を生かし、最近では、様々な電子機器で使用されるようになっている。

ＮＡＮＤ型フラッシュメモリのセルユニットは、直列接続される複数のメモリセルからなるＮＡＮＤストリングと、ＮＡＮＤストリングの両端に１つずつ接続される２つのセレクトゲートトランジスタとから構成される。

メモリセルは、コントロールゲート電極とフローティングゲート電極とからなるスタックゲート構造を有する。メモリセルのコントロールゲート電極は、ワード線に接続され、セレクトゲートトランジスタのゲート電極は、セレクトゲート線に接続される。

セルユニットの一端に配置されるドレイン領域は、ビット線に接続され、他端に配置されるソース領域は、ソース線に接続される。

そして、書き込み動作時には、非選択のワード線を転送電位（パス電位）にし、選択されたワード線を書き込み電位にする。選択されたビット線から選択セルのチャネルには、書き込みデータ（接地電位）が転送される。

その結果、選択セルのチャネルとフローティングゲート電極との間のトンネル絶縁膜に高電界が発生し、ＦＮ(Fowler-Nordheim)トンネリング現象により、選択セルのフローティングゲート電極内に電子が注入される。

この時、非選択のビット線に接続されるセルユニットでは、２つのセレクトゲートトランジスタがオフ状態であるため、非選択のワード線を転送電位、選択されたワード線を書き込み電位にすると、ＮＡＮＤストリングを構成するメモリセルのチャネル電位が上昇する。

従って、選択セルのチャネルとフローティングゲート電極との間のトンネル絶縁膜に高電界が発生することはなく、非選択のビット線に接続されるセルユニット内の非選択セルに対する書き込みが禁止される。

しかし、近年のＮＡＮＤ型フラッシュメモリは、メモリ容量の大容量化によるメモリセルの微細化が顕著である。

この場合、セレクトゲートトランジスタとこれに隣接するメモリセルとの距離が短くなる。

ここで、非選択のビット線に接続されるセルユニット内では、チャネル電位の上昇によって、半導体基板（ウェル領域）とセレクトゲートトランジスタの拡散層との間で、バンド間トンネル電流が流れる現象が知られている。

このバンド間トンネル電流は、ホットエレクトロンを発生させる。

従来のＮＡＮＤ型フラッシュメモリでは、セレクトゲートトランジスタとこれに隣接するメモリセルとの距離が長かったため、ホットエレクトロンが発生しても、メモリセルに到達するまでにエネルギーを十分に失い、これがフローティングゲート電極内に注入されるということはなかった。

ところが、近年のＮＡＮＤ型フラッシュメモリでは、上述のように、セレクトゲートトランジスタとこれに隣接するメモリセルとの距離が短いため、ホットエレクトロンが、エネルギーを十分に失うことなく、メモリセルに到達する。

このため、書き込みの対象となる選択セルがセレクトゲートトランジスタに隣接する場合には、非選択のビット線に接続されるセルユニット内では、選択セルとワード線を共通にする非選択セルのフローティングゲート内に電子が注入されて、誤書き込みが発生する（例えば、非特許文献１を参照）。

尚、この問題は、ＮＡＮＤ型フラッシュメモリの他、セレクトゲートトランジスタとメモリセルとからなるセルユニットを有する不揮発性半導体メモリ全般において生じる。
"A New Programming Disturbance Phenomenon in NAND Flash Memory by Source /Drain Hot Electrons Generated by GIDL Current", NON-VOLATILE SEMICONDUCTOR MEMORY WORKSHOP (NVSMW 2006)

本発明の例では、メモリセルの微細化に起因する誤書き込みを有効に防止する技術を提案する。

本発明の例に関わる不揮発性半導体メモリは、直列接続される複数のメモリセルから構成されるＮＡＮＤストリングと、ＮＡＮＤストリングの両端に１つずつ接続される２つのセレクトゲートトランジスタと、複数のメモリセルのうち、２つのセレクトゲートトランジスタに隣接する２つのメモリセルのうちの１つを選択セルとするときの選択セルに対する第１の書き込み条件を、２つのセレクトゲートトランジスタに隣接しないメモリセルを選択セルとするときの選択セルに対する第２の書き込み条件と時間的に異ならせる書き込み制御回路とを備え、第２の書き込み条件は、選択セル又はそれ以外の非選択セルに接続されるワード線の電位を上昇し始める時刻から選択セルに接続されるワード線を書き込み電位に到達させる時刻までを第１の期間にするもので、第１の書き込み条件は、選択セル又は非選択セルに接続されるワード線の電位を上昇し始める時刻から選択セルに接続されるワード線を書き込み電位に到達させる時刻までを第１の期間よりも長い第２の期間にするものである。
本発明の例に関わる不揮発性半導体メモリは、直列接続される複数のメモリセルから構成されるＮＡＮＤストリングと、ＮＡＮＤストリングの両端に１つずつ接続される２つのセレクトゲートトランジスタと、複数のメモリセルのうち、２つのセレクトゲートトランジスタに隣接する２つのメモリセルのうちの１つを選択セルとするときの選択セルに対する第１の書き込み条件を、２つのセレクトゲートトランジスタに隣接しないメモリセルを選択セルとするときの選択セルに対する第２の書き込み条件と時間的に異ならせる書き込み制御回路とを備え、第２の書き込み条件は、第１の期間をかけて、選択セルに接続されるワード線を書き込み電位まで上昇させるもので、第１の書き込み条件は、第１の期間よりも長い第２の期間をかけて、ワード線を書き込み電位まで上昇させるものであり、選択セルに接続されるワード線を書き込み電位に到達させる時刻は、第２の書き込み条件のときよりも第１の書き込み条件のときのほうが遅い。
本発明の例に関わる不揮発性半導体メモリは、直列接続される複数のメモリセルから構成されるＮＡＮＤストリングと、ＮＡＮＤストリングの両端に１つずつ接続される２つのセレクトゲートトランジスタと、複数のメモリセルのうち、２つのセレクトゲートトランジスタに隣接する２つのメモリセルのうちの１つを選択セルとするときの選択セルに対する第１の書き込み条件を、２つのセレクトゲートトランジスタに隣接しないメモリセルを選択セルとするときの選択セルに対する第２の書き込み条件と異ならせる書き込み制御回路とを備え、第２の書き込み条件は、選択セルに接続されるワード線の電位を複数の段階を経て書き込み電位に到達させるもので、第１の書き込み条件は、ワード線の電位を、複数の段階を経ることなく、書き込み電位に到達させるものである。
本発明の例に関わる不揮発性半導体メモリは、直列接続される複数のメモリセルから構成されるＮＡＮＤストリングと、ＮＡＮＤストリングの両端に１つずつ接続される２つのセレクトゲートトランジスタと、複数のメモリセルのうち、２つのセレクトゲートトランジスタに隣接する２つのメモリセルのうちの１つを選択セルとするときの選択セルに対する第１の書き込み条件を、２つのセレクトゲートトランジスタに隣接しないメモリセルを選択セルとするときの選択セルに対する第２の書き込み条件と時間的に異ならせる書き込み制御回路とを備え、第２の書き込み条件は、第１の期間中、選択セルに接続されるワード線を書き込み電位にするもので、第１の書き込み条件は、第１の期間よりも短い第２の期間中、ワード線を書き込み電位にするものである。

本発明の例によれば、メモリセルの微細化に起因する誤書き込みを有効に防止できる。

以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。

１．概要
本発明の例に関わる不揮発性半導体メモリの特長は、セレクトゲートトランジスタに隣接するメモリセルに対して書き込みを行う場合には、セレクトゲートトランジスタに隣接しないメモリセルに対して書き込みを行う場合に比べて、例えば、選択されたワード線の電位を上昇し始めるタイミングを遅くする、選択されたワード線が書き込み電位に到達するタイミングを遅くする、選択されたワード線に書き込み電位を印加している期間を短くする、などのように、書き込み条件を変える、という点にある。

このように、セルユニット内のメモリセルの位置に応じて書き込み条件を変えることにより、非選択のビット線に接続されるセルユニット内において、バンド間トンネル電流に起因するホットエレクトロンの発生を少なくできる。

従って、セレクトゲートトランジスタに隣接するメモリセルを選択セルとする場合に、非選択のビット線に接続されるセルユニット内の非選択セルに対する誤書き込みを防止し、メモリセルの特性を向上できる。

ここで、本発明の例を説明するに当たって疑義が生じないように、いくつかの言葉について以下のように定義する。

まず、書き込みとは、メモリセルの閾値を上昇させる動作のことをいうものとする。閾値が最も低い状態を消去状態とし、これを“１”に対応させる。書き込みは、“０”−プログラミングとし、書き込み状態を“０”に対応させる。

書き込み電位は、書き込み対象となる選択セルにＦＮ(Fowler-Nordheim)トンネル電流を流すための電位とし、転送電位（パス電位）は、書き込み対象とならない非選択セル（“１”状態）をオンにしてプログラムデータ（書き込みの場合には接地電位）を選択セルのチャネルに転送するための電位とする。

本発明の例は、メモリセルに記憶させるデータ数（２値又は多値）に関係なく、実現可能である。本発明の主旨は、書き込み時に、選択セルの位置に応じて書き込み条件を変えるという点にあるからである。

２値の場合には、上述のように、データを“１”及び“０”とし、閾値レベル“１”＜閾値レベル“０”とする。

多値の場合には、データを“０”，“１”，・・・“ｎ”とし、閾値レベル“０”＜閾値レベル“１”・・・＜閾値レベル“ｎ”とする。

例えば、４値について述べると、データ“０”，“１”，“２”，“３”を、“１１”“１０”“０１”“００”に対応させ、“＊＊”の右側の＊を下位ビットとし、左側の＊を上位ビットとする。この場合、下位ビット又は上位ビットを“１”から“０”にする動作を書き込みとする。即ち、“１１”→“１０”、“１１”→“０１”、“１０”→“００”にする動作は、全て書き込みである。

２．誤書き込みの原理
まず、バンド間トンネル電流に起因するホットエレクトロンによる誤書き込みの原理についてＮＡＮＤフラッシュメモリを例に説明する。

図１に示すように、ＮＡＮＤ型フラッシュメモリのメモリセルアレイ１は、直列接続される複数のメモリセルＭ１，Ｍ２，・・・Ｍ８からなるＮＡＮＤストリングと、その両端に１つずつ接続される２つのセレクトゲートトランジスタＳＴ１，ＳＴ２とから構成されるセルユニットＸ，Ｙを有する。

セルユニットＸ，Ｙの一端は、ソース線ＳＬに接続され、他端は、ビット線ＢＬｍ−２，ＢＬｍ−１に接続される。メモリセルＭ１，Ｍ２，・・・Ｍ８のコントロールゲート電極は、ワード線ＷＬ１，ＷＬ２，・・・ＷＬ８を介してワード線ドライバ２Ａに接続され、セレクトゲートトランジスタＳＴ１，ＳＴ２のセレクトゲート電極は、セレクトゲート線ＳＧＳ，ＳＧＤを介してセレクトゲート線ドライバ２Ｂに接続される。

ソース線ＳＬは、ソース電位制御回路３Ａに接続され、ビット線ＢＬｍ−２，ＢＬｍ−１は、データ回路４に接続される。

このようなＮＡＮＤ型フラッシュメモリのプログラム動作は、セルユニットＸ，Ｙ内のＮＡＮＤストリング（全てのメモリセルが消去状態）に対して、最もソースに近いメモリセルから最もドレインに近いメモリセルに向かって、１つずつ、順次、行われる。

最もソースに近いメモリセルに対するプログラム動作を説明する。

例えば、図２に示すように、セルユニットＸ内のメモリセル（選択セル）Ｍ８に対してプログラムを行う。このメモリセルＭ８は、セレクトゲートトランジスタＳＴ２に隣接するメモリセルである。

メモリセルＭ８のコントロールゲート電極（図１のワード線ＷＬ８）が書き込み電位Ｖprogramに設定され、それ以外のメモリセルＭ１，Ｍ２，・・・Ｍ７のコントロールゲート電極（図１のワード線ＷＬ１，ＷＬ２，・・・ＷＬ８）が転送電位（パス電位）Ｖpassに設定される。

また、ドレイン側のセレクトゲートトランジスタＳＴ１のセレクトゲート電極（図１のセレクトゲート線ＳＧＤ）がＶsg（プラス電位）に設定され、ソース側のセレクトゲートトランジスタＳＴ２のセレクトゲート電極（図１のセレクトゲート線ＳＧＳ）が接地電位Ｖssに設定される。

セルユニットＸ，Ｙのソース（図１のソース線ＳＬ）は、Ｖcsr（プラス電位）に設定される。

選択セルを含むセルユニットＸのドレイン、即ち、図１のビット線ＢＬｍ−１に相当する選択されたビット線は、プログラムデータが“０”（書き込み）の場合には、プログラムデータ“０”に相当する接地電位Ｖssに設定される。

また、選択セルを含まないセルユニットＹのドレイン、即ち、図１のビット線ＢＬｍ−２に相当する非選択のビット線は、書き込み禁止電位Ｖbl（プラス電位）に設定される。書き込み禁止電位Ｖbl及びセレクトゲートトランジスタＳＴ１のセレクトゲート電極の電位Ｖsgは、例えば、共に、Ｖddに設定される。

半導体基板（又はウェル領域）は、接地電位Ｖssに設定される。

この時、セルユニットＸ内では、ソース側のセレクトゲートトランジスタＳＴ２がオフ、メモリセルＭ１，Ｍ２，・・・Ｍ８の全て及びドレイン側のセレクトゲートトランジスタＳＴ１がオンとなるため、プログラムデータ“０”に相当する接地電位ＶssがメモリセルＭ８のチャネルまで到達する。

従って、メモリセルＭ８のトンネル絶縁膜には高電界がかかり、ＦＮトンネリング現象により、電子がメモリセルＭ８のフローティングゲート電極内に注入される。

一方、セルユニットＹ内では、最初の段階では、ソース側のセレクトゲートトランジスタＳＴ２がオフ、メモリセルＭ１，Ｍ２，・・・Ｍ８の全て及びドレイン側のセレクトゲートトランジスタＳＴ１がオンとなるため、ＮＡＮＤストリングのチャネル電位Ｖchは、書き込み禁止電位Ｖblになる。

正確には、セレクトゲートトランジスタＳＴ１のセレクトゲート電極の電位Ｖsgからその閾値電圧Ｖthを引いた値、例えば、（Ｖdd−Ｖth）がチャネル電位Ｖchになる。

この後、例えば、書き込み電位Ｖprogramを与えると、ＮＡＮＤストリングのチャネル電位Ｖchが上昇し、チャネル電位Ｖchが、セレクトゲートトランジスタＳＴ１のセレクトゲート電極の電位Ｖsgからその閾値電圧Ｖthを引いた値（Ｖdd-Ｖth）よりも高い値になるため、セレクトゲートトランジスタＳＴ１がカットオフする。

従って、書き込み電位Ｖprogramの上昇に従い、容量カップリングにより、ＮＡＮＤストリングのチャネル電位Ｖchも上昇するため、メモリセルＭ８のトンネル絶縁膜に高電界がかかることはなく、ＦＮトンネル電流による書き込みについては禁止される。

しかし、セルユニットＹ内では、チャネル電位Ｖchが上昇するため、半導体基板（ウェル領域）と拡散層とからなるｐｎ接合、特に、セレクトゲート電極の電位が接地電位Ｖssになるソース側のセレクトゲートトランジスタＳＴ２のｐｎ接合において、バンド間トンネル電流が流れる。

このバンド間トンネル電流に起因してホットエレクトロンが発生する。ホットエレクトロンは、エネルギーを十分に失わないうちに、非選択セルであるメモリセルＭ８のチャネルまで到達する。

メモリセルＭ８のコントロールゲート電極には、セルユニットＸ内のメモリセル（選択セル）Ｍ８と同様に、書き込み電位Ｖprogramが印加されているため、ホットエレクトロンがメモリセルＭ８のフローティングゲート電極内に注入され、誤書き込みが発生する。

次に、セレクトゲートトランジスタに隣接しないメモリセルに対するプログラム動作を説明する。

例えば、図３に示すように、セルユニットＸ内のメモリセル（選択セル）Ｍ７に対してプログラムを行う。図３は、図２と比べると、選択セルの位置が変わっただけで、セルユニットＸ，Ｙ内の電位関係については図２と基本的に同じである。

セルユニットＸ内では、ソース側のセレクトゲートトランジスタＳＴ２がオフ、メモリセルＭ１，Ｍ２，・・・Ｍ７及びドレイン側のセレクトゲートトランジスタＳＴ１がオンとなるため、プログラムデータ“０”に相当する接地電位ＶssがメモリセルＭ７のチャネルまで到達する。

従って、メモリセルＭ７のトンネル絶縁膜には高電界がかかり、ＦＮトンネリング現象により、電子がメモリセルＭ７のフローティングゲート電極内に注入される。

一方、セルユニットＹ内では、最初の段階では、ソース側のセレクトゲートトランジスタＳＴ２がオフ、メモリセルＭ１，Ｍ２，・・・Ｍ７及びドレイン側のセレクトゲートトランジスタＳＴ１がオンとなるため、ＮＡＮＤストリングのチャネル電位Ｖchは、例えば、（Ｖsg−Ｖth）になる。

この後、例えば、書き込み電位Ｖprogramを与えると、ＮＡＮＤストリングのチャネル電位Ｖchが上昇し、チャネル電位Ｖchが、（Ｖsg-Ｖth）よりも高い値になるため、セレクトゲートトランジスタＳＴ１がカットオフする。

従って、書き込み電位Ｖprogramの上昇に従い、容量カップリングにより、ＮＡＮＤストリングのチャネル電位Ｖchも上昇するため、メモリセルＭ７のトンネル絶縁膜に高電界がかかることはなく、ＦＮトンネル電流による書き込みについては禁止される。

また、セルユニットＹ内では、ソース側のセレクトゲートトランジスタＳＴ２のｐｎ接合でバンド間トンネル電流が流れ、これに起因してホットエレクトロンが発生する。さらに、メモリセルＭ７のコントロールゲート電極には、セルユニットＸ内のメモリセル（選択セル）Ｍ７と同様に、書き込み電位Ｖprogramが印加されている。

しかし、セレクトゲートトランジスタＳＴ２とメモリセルＭ７との距離は十分に離れているため、ホットエレクトロンは、メモリセルＭ７に到達するまでに、十分にエネルギーを失うため、ホットエレクトロンがメモリセルＭ７のフローティングゲート電極内に注入されて誤書き込みが発生することはない。

次に、最もドレインに近いメモリセルに対するプログラム動作を説明する。

例えば、図４に示すように、セルユニットＸ内のメモリセル（選択セル）Ｍ１に対してプログラムを行う。このメモリセルＭ１は、セレクトゲートトランジスタＳＴ１に隣接するメモリセルである。図４は、図２と比べると、選択セルの位置が変わっただけで、セルユニットＸ，Ｙ内の電位関係については図２と基本的に同じである。

セルユニットＸ内では、ソース側のセレクトゲートトランジスタＳＴ２がオフ、メモリセルＭ１及びドレイン側のセレクトゲートトランジスタＳＴ１がオンとなるため、プログラムデータ“０”に相当する接地電位ＶssがメモリセルＭ１のチャネルまで到達する。

従って、メモリセルＭ１のトンネル絶縁膜には高電界がかかり、ＦＮトンネリング現象により、電子がメモリセルＭ７のフローティングゲート電極内に注入される。

一方、セルユニットＹ内では、最初の段階では、ソース側のセレクトゲートトランジスタＳＴ２がオフ、メモリセルＭ１及びドレイン側のセレクトゲートトランジスタＳＴ１がオンとなるため、ＮＡＮＤストリングのチャネル電位Ｖchは、例えば、（Ｖsg−Ｖth）になる。

しかし、セルユニットＹ内では、チャネル電位Ｖchが上昇するため、半導体基板（ウェル領域）と拡散層とからなるｐｎ接合にバンド間トンネル電流が流れる。ここで、メモリセルＭ８を選択セルとしたときには、ソース側のセレクトゲートトランジスタＳＴ２で発生するバンド間トンネル電流が問題となったが、メモリセルＭ１を選択セルとするときは、ドレイン側のセレクトゲートトランジスタＳＴ１で発生するバンド間トンネル電流が問題となる。

ドレイン側のセレクトゲートトランジスタＳＴ１のセレクトゲート電極の電位Ｖsgは、接地電位Ｖssよりも高く、ソース側のセレクトゲートトランジスタＳＴ２に比べれば、バンド間トンネル電流の発生は抑えられるが、それでも、バンド間トンネル電流に起因してホットエレクトロンが発生することに変わりはない。

従って、ホットエレクトロンは、エネルギーを十分に失わないうちに、非選択セルであるメモリセルＭ１のチャネルまで到達する。

メモリセルＭ１のコントロールゲート電極には、セルユニットＸ内のメモリセル（選択セル）Ｍ１と同様に、書き込み電位Ｖprogramが印加されているため、ホットエレクトロンがメモリセルＭ１のフローティングゲート電極内に注入され、誤書き込みが発生する。

３．実施の形態
次に、最良と思われるいくつかの実施の形態について説明する。

以下では、不揮発性半導体メモリの一種であるＮＡＮＤ型フラッシュメモリを例に説明する。説明に当たって、全図にわたり同一の部分には同じ番号を付し、各図の関連を明確にする。

(1) 全体図
図５は、ＮＡＮＤセル型フラッシュメモリの主要部を示している。

メモリセルアレイ１は、直列接続される複数のメモリセルとその両端に１つずつ接続される２つのセレクトゲートトランジスタとから構成されるセルユニットを有する。

ワード線・セレクトゲート線ドライバ２は、ロウデコーダを含み、動作モードとロウアドレス信号とに基づいて、メモリセルアレイ１内のワード線及びセレクトゲート線の電位を制御する。

ウェル・ソース線電位制御回路３は、動作モードに基づいて、メモリセルアレイ１内のウェル領域の電位及びソース線の電位を制御する。

データ回路４は、データを一時的に記憶する機能を有する。例えば、プログラム時には、１ページ分のプログラムデータがデータ回路４内のラッチ回路に記憶され、読み出し時には、１ページ分のリードデータがデータ回路４内のラッチ回路に記憶される。

カラムデコーダ５は、カラムアドレス信号に基づいて、メモリセルアレイ１のカラムを選択する。

センスアンプ６は、リードデータをセンスする。データ入出力バッファ７は、データ入出力のインターフェイスとなり、アドレスバッファ８は、ロウ／カラムアドレス信号の入力バッファとなる。

電位生成回路９は、例えば、プログラム時には、書き込み電位Ｖprogram及び転送電位Ｖpassを生成する。書き込み電位Ｖprogram及び転送電位Ｖpassは、書き込み制御回路１０に入力される。

書き込み制御回路１０は、本発明の例の主要部であり、セルユニット内の書き込み対象となる選択セルの位置に応じて書き込み条件（書き込み電位Ｖprogramを印加するタイミング、書き込み電位Ｖprogramを印加している期間など）を変える制御を行う。

書き込み対象となる選択セルの位置を決めるロウアドレス信号は、アドレスバッファ８を経由してワード線・セレクトゲート線ドライバ２に入力されると共に、書き込み制御回路１０にも入力される。

一括検知回路 (batch detection circuit)１１は、プログラム時に、データ回路２から出力される検知信号ＰＣＤに基づいて、選択されたメモリセルに正確にデータが書き込まれたか否かを検証する。

コマンドインターフェイス回路１２は、メモリチップ１４とは別のチップ（例えば、ホストマイコン）により生成される制御信号に基づいて、データ入出力バッファ７に入力されるデータがコマンドデータであるか否かを判断する。

データ入出力バッファ７に入力されるデータがコマンドデータである場合、コマンドインターフェイス回路１２は、コマンドデータをステートマシーン１３に転送する。

ステートマシーン１３は、コマンドデータに基づいて、フラッシュメモリの動作モードを決定し、かつ、その動作モードに応じて、フラッシュメモリの全体の動作を制御する。

(2) メモリセルアレイ
図６は、メモリセルアレイの例を示している。図７は、メモリセルアレイ内のブロックの例を示している。

メモリセルアレイ１は、複数（本例では、ｉ個）のブロックＢＬＯＣＫ０〜ＢＬＯＣＫｉから構成される。ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｉは、Ｙ方向に並んで配置される。ブロックとは、消去の最小単位、即ち、一度に消去できる最小のメモリセル数を意味する。

ブロックＢＬＯＣＫｉは、Ｘ方向に並んだ複数（本例では、ｍ個）のセルユニットＵから構成される。セルユニットＵは、直列接続される８個のメモリセルＭ１，Ｍ２，・・・Ｍ８からなるＮＡＮＤストリングと、ＮＡＮＤストリングの一端に接続されるセレクトゲートトランジスタＳＴ１と、ＮＡＮＤストリングの他端に接続されるセレクトゲートトランジスタＳＴ２とから構成される。

本例では、ＮＡＮＤストリングは、８個のメモリセルＭ１，Ｍ２，・・・Ｍ８から構成されるが、２つ以上のメモリセルから構成されていればよく、特に、８個に限定されるというものではない。

セレクトゲートトランジスタＳＴ１は、ビット線ＢＬｑ（ｑ＝０，１，・・・ｍ−２，ｍ−１）に接続され、セレクトゲートトランジスタＳＴ２は、ソース線ＳＬに接続される。

ワード線（コントロールゲート線）ＷＬ１，ＷＬ２，・・・ＷＬ８は、Ｘ方向に延び、Ｘ方向の複数のメモリセルに共通に接続される。セレクトゲート線ＳＧＤは、Ｘ方向に延び、Ｘ方向の複数のセレクトゲートトランジスタＳＴ１に共通に接続される。セレクトゲート線ＳＧＳも、Ｘ方向に延び、Ｘ方向の複数のセレクトゲートトランジスタＳＴ２に共通に接続される。

１つのメモリセルが１ビットデータを記憶する場合、１本のワード線、例えば、ワード線ＷＬ１とビット線ＢＬ０，ＢＬ１，・・・ＢＬｍ−２，ＢＬｍ−１との交点に位置するｍ個のメモリセルにより１ページデータが記憶される。また、１つのメモリセルがｎ（ｎは、２以上の自然数）ビットデータを記憶する場合、ワード線ＷＬ１とビット線ＢＬ０，ＢＬ１，・・・ＢＬｍ−２，ＢＬｍ−１との交点に位置するｍ個のメモリセルによりｎページデータが記憶される。

(3) セルアレイ構造
図８は、メモリセルアレイのＹ方向の断面構造の例を示している。

ｐ型シリコン基板２１−１内には、ｎ型ウェル領域２１−２及びｐ型ウェル領域２１−３から構成されるダブルウェル領域が形成される。

直列接続される８個のメモリセルＭ１，Ｍ２，・・・Ｍ８は、ｐ型ウェル領域２１−３内に配置される。８個のメモリセルＭ１，Ｍ２，・・・Ｍ８は、それぞれ、ＮチャネルＭＯＳトランジスタから構成され、かつ、フローティングゲート電極ＦＧとコントロールゲート電極ＷＬ１，ＷＬ２，・・・ＷＬ８とからなるスタックゲート構造を有する。

直列接続されるメモリセルＭ１，Ｍ２，・・・Ｍ８からなるＮＡＮＤストリングの一端には、セレクトゲートトランジスタＳＴ１が接続され、その他端には、セレクトゲートトランジスタＳＴ２が接続される。

セレクトゲートトランジスタＳＴ１，ＳＴ２は、ＮチャネルＭＯＳトランジスタから構成され、メモリセルＭ１，Ｍ２，・・・Ｍ８に近似する構造、即ち、スタックゲート構造のセレクトゲート線ＳＧＳ，ＳＧＤを有する。

セルユニットの一端、即ち、セレクトゲートトランジスタＳＴ１の拡散層（ドレイン拡散層）２２は、コンタクトプラグＣＢ１を経由して、第１のメタル配線層ＭＥ０に接続される。また、第１のメタル配線層ＭＥ０は、ビアプラグＶ１を経由して、ビット線ＢＬとしての第２のメタル配線層ＭＥ１に接続される。ビット線ＢＬは、データ回路に接続される。

セルユニットの他端、即ち、セレクトゲートトランジスタＳＴ２の拡散層（ソース拡散層）２３は、コンタクトプラグＣＢ２を経由して、ソース線ＳＬとしての第１のメタル配線層ＭＥ０に接続される。ソース線ＳＬは、ソース線電位制御回路に接続される。

ｎ型ウェル領域（Ｃｅｌｌｎ−ｗｅｌｌ）２１−２は、ｎ型拡散層２４を経由して、電位設定線２６に接続され、ｐ型ウェル領域（Ｃｅｌｌｐ−ｗｅｌｌ）２１−３は、ｐ型拡散層２５を経由して、電位設定線２６に接続される。つまり、ｎ型ウェル領域２１−２とｐ型ウェル領域２１−３は、同電位に設定される。電位設定線２６は、ウェル電位制御回路に接続される。

尚、フローティングゲート電極ＦＧ、コントロールゲート電極ＷＬ１，ＷＬ２，・・・ＷＬ８及びセレクトゲート線ＳＧＳ，ＳＧＤは、例えば、不純物を含む導電性ポリシリコンから構成される。また、第１及び第２のメタル配線層ＭＥ０，ＭＥ１は、例えば、アルミニウム、銅、これらの合金などから構成される。

(4) 書き込み動作
次に、本発明の例の主要部である書き込み動作について説明する。

図９は、第１の実施の形態に関わる書き込み動作を示すフローチャートを示している。

まず、スタートアドレスが入力される（ステップＳＴ１）。

次に、書き込み（プログラム）対象となる選択セルがセレクトゲートトランジスタに隣接するか否かを判断し、選択セルがセレクトゲートトランジスタに隣接しない場合にはモード１で、隣接する場合にはモード２で、それぞれプログラミングを実行する（ステップＳＴ２〜ＳＴ３Ａ，ＳＴ２〜ＳＴ３Ｂ）。

この後、ベリファイを行う（ステップＳＴ４Ａ，ＳＴ４Ｂ）。

また、最終アドレスに達している場合には、書き込み動作を終了し、最終アドレスに達していない場合には、アドレスを１つ増やし、再び、書き込み動作を実行する（ステップＳＴ５〜ＳＴ６）。

ここで、ステップＳＴ２では、以下の２つの判断方法のうちのいずれか１つを選択する。

・ソース側／ドレイン側にかかわらず、セレクトゲートトランジスタに隣接するか否かを判断する。
この場合は、例えば、図７のメモリセルＭ１，Ｍ８がセレクトゲートトランジスタに隣接するメモリセルとなるため、メモリセルＭ１，Ｍ８の書き込み条件をそれ以外のメモリセルＭ２，Ｍ３，・・・Ｍ７の書き込み条件と異ならせる。

・ソース側のセレクトゲートトランジスタに隣接するか否かを判断する。
この場合は、例えば、図７のメモリセルＭ８がセレクトゲートトランジスタに隣接するメモリセルとなるため、メモリセルＭ８の書き込み条件をそれ以外のメモリセルＭ１，Ｍ２，・・・Ｍ７の書き込み条件と異ならせる。

メモリセルＭ１は、ドレイン側のセレクトゲートトランジスタＳＴ１に隣接するが、メモリセルＭ２，Ｍ３，・・・Ｍ７と同じ書き込み条件で、書き込み動作が実行される。

尚、モード１，２の詳細については実施例において述べる。

図１０は、第２の実施の形態に関わる書き込み動作を示すフローチャートを示している。

次に、書き込み対象となる選択セルがドレイン側のセレクトゲートトランジスタに隣接するか否かを判断し、選択セルがドレイン側のセレクトゲートトランジスタに隣接する場合にはモード３でプログラミングを実行する（ステップＳＴ２〜ＳＴ４Ｃ）。

また、書き込み対象となる選択セルがソース側のセレクトゲートトランジスタに隣接するか否かを判断し、選択セルがソース側のセレクトゲートトランジスタに隣接しない場合にはモード１で、隣接する場合にはモード２で、それぞれプログラミングを実行する（ステップＳＴ３〜ＳＴ４Ａ，ＳＴ３〜ＳＴ４Ｂ）。

この後、ベリファイを行う（ステップＳＴ５Ａ，ＳＴ５Ｂ，ＳＴ５Ｃ）。

また、最終アドレスに達している場合には、書き込み動作を終了し、最終アドレスに達していない場合には、アドレスを１つ増やし、再び、書き込み動作を実行する（ステップＳＴ６〜ＳＴ７）。

第２実施の形態の特長は、ソース側のセレクトゲートトランジスタに隣接するメモリセルの書き込み条件、ドレイン側のセレクトゲートトランジスタに隣接するメモリセルの書き込み条件、及び、セレクトゲートトランジスタに隣接しないメモリセルの書き込み条件を、互いに異ならせた点にある。

バンド間トンネル電流に起因するホットエレクトロンによる誤書き込みは、ソース側のセレクトゲートトランジスタに隣接するメモリセルで最も発生し易く、次いで、ドレイン側のセレクトゲートトランジスタに隣接するメモリセルで発生し易く、セレクトゲートトランジスタに隣接しないメモリセルではほとんど発生しないため、これに合わせて書き込み条件を設定する。

尚、モード１，２，３の詳細については実施例において述べる。

図１１は、第３の実施の形態に関わる書き込み動作を示すフローチャートを示している。

次に、選択セルがセレクトゲートトランジスタに隣接するか否かを判断し（ステップＳＴ２）、かつ、選択セルに対するプログラム動作が“０”−プログラミング（書き込み）であるか否かを判断する（ステップＳＴ３）。

選択セルがセレクトゲートトランジスタに隣接しないか、又は、選択セルに対するプログラム動作が“１”−プログラミングである場合には、モード１でプログラミングを実行する（ステップＳＴ２〜ＳＴ３，ＳＴ４Ａ）。

また、選択セルがセレクトゲートトランジスタに隣接し、かつ、選択セルに対するプログラム動作が“０”−プログラミングである場合には、モード２でプログラミングを実行する（ステップＳＴ２〜ＳＴ３，ＳＴ４Ｂ）。

この後、ベリファイを行う（ステップＳＴ５Ａ，ＳＴ５Ｂ）。

ここで、ステップＳＴ２では、第１実施の形態と同様に、以下の２つの判断方法のうちのいずれか１つを選択する。

・ソース側／ドレイン側にかかわらず、セレクトゲートトランジスタに隣接するか否かを判断する。
この場合は、例えば、図７のメモリセルＭ１，Ｍ８がセレクトゲートトランジスタに隣接するメモリセルとなるため、プログラムデータが“０”（書き込み）のときは、メモリセルＭ１，Ｍ８の書き込み条件をそれ以外のメモリセルＭ２，Ｍ３，・・・Ｍ７の書き込み条件と異ならせる。

・ソース側のセレクトゲートトランジスタに隣接するか否かを判断する。
この場合は、例えば、図７のメモリセルＭ８がセレクトゲートトランジスタに隣接するメモリセルとなるため、プログラムデータが“０”（書き込み）のときは、メモリセルＭ８の書き込み条件をそれ以外のメモリセルＭ１，Ｍ２，・・・Ｍ７の書き込み条件と異ならせる。

最後に、第２の実施の形態に第３の実施の形態を組み合わせることも可能である。この場合には、図１１のステップＳＴ３を、図１０のステップＳＴ２とステップＳＴ４Ｃとの間、さらに、図１０のステップＳＴ３とステップＳＴ４Ｂとの間に設ければよい。

４．実施例
第１乃至第３の実施の形態におけるモード１，２，３を具体化した実施例について述べる。

(1) 第１の実施例
第１の実施例では、２つのモード１，２の切り替えの場合、選択セル又は非選択セルに接続されるワード線の電位を上昇し始める時刻から選択セルに接続されるワード線を書き込み電位に到達させる時刻までの期間に関し、モード１で、第１の期間、モード２で、第１の期間よりも長い第２の期間にする。

また、３つのモード１，２，３の切り替えの場合、選択セル又は非選択セルに接続されるワード線の電位を上昇し始める時刻から選択セルに接続されるワード線を書き込み電位に到達させる時刻までの期間に関し、モード１で、第１の期間、モード２で、第１の期間よりも長い第２の期間、モード３で、第１の期間よりも長く、第２の期間よりも短い第３の期間にする。

図１２乃至図１６は、第１の実施例のタイミングチャートを示している。
a. セレクトゲートトランジスタに隣接しないメモリセルに対する書き込み動作は、図１２のタイミングチャート（モード１）に示すようになる。

このタイミングチャートは、ワード線ＷＬ７が選択される場合の例である。

まず、セレクトゲート線ＳＧＳ及び全てのビット線ＢＬに基準電位（接地電位）Ｖssを与えている状態で、ソース線ＳＬに共通ソース電位Ｖcsrを与え、セレクトゲート線ＳＧＤにセレクトゲート電位Ｖsgを与える。

次に、非選択のビット線ＢＬ（非選択）に書き込み禁止電位Ｖblを与える。また、時刻ｔ１において、非選択のワード線ＷＬ１，・・・ＷＬ６，ＷＬ８に転送電位（パス電位）Ｖpassを与える。さらに、時刻ｔ１’において、選択されたワード線ＷＬ７にも転送電位Ｖpassを与える。

また、時刻ｔ２において、選択されたワード線ＷＬ７を書き込み電位Ｖprogramに到達させる。

選択されたワード線ＷＬ７に書き込み電位Ｖprogramを一定期間与えた後、選択されたワード線ＷＬ７の電位を書き込み電位Ｖprogramから基準電位Ｖssまで一気に低下させる。この後、非選択のワード線ＷＬ１，・・・ＷＬ６，ＷＬ８の電位についても、転送電位Ｖpassから基準電位Ｖssまで低下させる。

最後に、セレクトゲート線ＳＧＤの電位をセレクトゲート電位Ｖsgから基準電位Ｖssに戻し、ソース線ＳＬの電位を共通ソース電位Ｖcsrから基準電位Ｖssに戻すことにより、書き込み動作が終了する。

このような動作タイミングによれば、選択されたワード線ＷＬ７と選択されたビット線ＢＬ（選択）との間のメモリセル（選択セル）に対しては、書き込み電位Ｖprogramによってフローティングゲート電極内に電子が注入されるため、書き込みが行われる。

一方、非選択のワード線ＷＬ１，・・・ＷＬ６，ＷＬ８には、転送電位Ｖpassが印加されるため、これに接続されるメモリセル（非選択セル）に対しては、書き込みが行われない。

また、非選択のビット線ＢＬ（非選択）に接続されるメモリセル（非選択セル）に対しては、ドレイン側のセレクトゲートトランジスタがカットオフするために、転送電位Ｖpass及び書き込み電位Ｖprogramによりチャネル電位が上昇して書き込みが禁止される。

b. ソース側のセレクトゲートトランジスタに隣接するメモリセルに対する書き込み動作は、図１３のタイミングチャート（モード２）に示すようになる。

このタイミングチャートは、ワード線ＷＬ８が選択される場合の例である。

次に、非選択のビット線ＢＬ（非選択）に書き込み禁止電位Ｖblを与える。また、時刻ｔ１において、非選択のワード線ＷＬ１，ＷＬ２，・・・ＷＬ７に転送電位（パス電位）Ｖpassを与え、さらに、時刻ｔ１’において、選択されたワード線ＷＬ８にも転送電位Ｖpassを与える。

また、時刻ｔ２（図１２の時刻ｔ２と同じ時刻）よりも遅い時刻ｔ３において、選択されたワード線ＷＬ８を書き込み電位Ｖprogramに到達させる。

選択されたワード線ＷＬ８に書き込み電位Ｖprogramを一定期間与えた後、選択されたワード線ＷＬ８の電位を書き込み電位Ｖprogramから基準電位Ｖssまで一気に低下させる。この後、非選択のワード線ＷＬ１，ＷＬ２，・・・ＷＬ７の電位についても、転送電位Ｖpassから基準電位Ｖssまで低下させる。

このような動作タイミングによれば、選択されたワード線ＷＬ８と選択されたビット線ＢＬ（選択）との間のメモリセル（選択セル）に対しては、書き込み電位Ｖprogramによってフローティングゲート電極内に電子が注入されるため、書き込みが行われる。

一方、非選択のワード線ＷＬ１，ＷＬ２，・・・ＷＬ７には、転送電位Ｖpassが印加されるため、これに接続されるメモリセル（非選択セル）に対しては、書き込みが行われない。

ここで、既に説明したように、ソース側のセレクトゲートトランジスタに隣接するメモリセルについては、書き込み時に、バンド間トンネル電流に起因するホットエレクトロンによる誤書き込みの懸念が生じる。

しかし、図１３のタイミングチャート（モード２）によれば、非選択のワード線ＷＬ１，ＷＬ２，・・・ＷＬ７の電位を上昇し始めてから選択されたワード線ＷＬ８を書き込み電位Ｖprogramに到達させるまでの期間（時刻ｔ１〜時刻ｔ３）は、図１２のタイミングチャート（モード１）で、非選択のワード線ＷＬ１，・・・ＷＬ６，ＷＬ８の電位を上昇し始めてから選択されたワード線ＷＬ７を書き込み電位Ｖprogramに到達させるまでの期間（時刻ｔ１〜時刻ｔ２）よりも長くなっている。

このため、図１３のタイミングチャート（モード２）では、図１２のタイミングチャート（モード１）に比べて、非選択のビット線ＢＬ（非選択）に接続されるセルユニット内のＮＡＮＤストリングのチャネル電位のリーク電流による低下量が多くなる。つまり、時刻ｔ３でのチャネル電位は、時刻ｔ２でのチャネル電位よりも低下している。

従って、ソース側のセレクトゲートトランジスタの拡散層と半導体基板との間で生じるバンド間トンネル電流が減少し、バンド間トンネル電流に起因するホットエレクトロンも減少する。

この状態で書き込み電位Ｖprogramの供給が開始されるため、書き込み時に、ソース側のセレクトゲートトランジスタに隣接するメモリセル（非選択セル）のフローティングゲート電極にホットエレクトロンが注入されて誤書き込みが発生する現象を防止できる。

尚、図１２及び図１３では、非選択のワード線を上昇し始めてから選択されたワード線を書き込み電位に到達させるまでの期間を対象としているが、選択されたワード線を上昇し始めてから選択されたワード線を書き込み電位に到達させるまでの期間が（ｔ１’〜ｔ２）＜（ｔ１’〜ｔ３）の関係であっても同様の効果を得ることができる。

また、選択されたワード線の電位に関して、図１２及び図１３では、基準電位から転送電位、転送電位から書き込み電位へと、２段階で行っているが、転送電位を省略し、１段階で行ってもよいし、さらに、段階を追加し、３段階以上で行ってもよい。

また、選択されたワード線を２段階で書き込み電位にする場合には、書き込み電位を与える前の電位は、転送電位に限られず、基準電位と書き込み電位の間の電位ならば、どのような電位を採用してもよい。

c. ドレイン側のセレクトゲートトランジスタに隣接するメモリセルに対する書き込み動作は、図１４乃至図１６のタイミングチャート（モード１，２，３）に示すようになる。

これらのタイミングチャートは、ワード線ＷＬ１が選択される場合の例である。

次に、非選択のビット線ＢＬ（非選択）に書き込み禁止電位Ｖblを与える。また、時刻ｔ１において、非選択のワード線ＷＬ２，ＷＬ３，・・・ＷＬ８に転送電位（パス電位）Ｖpassを与え、さらに、時刻ｔ１’において、選択されたワード線ＷＬ１にも転送電位Ｖpassを与える。

この後は、モード１，２，３のうちの１つで書き込みを実行する。

一つめは、図１４に示すように、セレクトゲートトランジスタに隣接しないメモリセルと同様に、モード１で書き込みを行う。この場合は、時刻ｔ２において、選択されたワード線ＷＬ１を書き込み電位Ｖprogramに到達させる。

二つめは、図１５に示すように、ソース側のセレクトゲートトランジスタに隣接するメモリセルと同様に、モード２で書き込みを行う。この場合は、時刻ｔ２よりも遅い時刻ｔ３において、選択されたワード線ＷＬ１を書き込み電位Ｖprogramに到達させる。

三つめは、図１６に示すように、モード１及びモード２のいずれとも異なるモード３で書き込みを行う。この場合は、時刻ｔ２よりも遅く、時刻ｔ３よりも早い時刻ｔ４において、選択されたワード線ＷＬ１を書き込み電位Ｖprogramに到達させる。

この後、選択されたワード線ＷＬ１の電位を書き込み電位Ｖprogramから基準電位Ｖssまで一気に低下させる。また、非選択のワード線ＷＬ２，ＷＬ３，・・・ＷＬ８の電位についても、転送電位Ｖpassから基準電位Ｖssまで低下させる。

このように、ドレイン側のセレクトゲートトランジスタに隣接するメモリセルについては、半導体メモリの各世代におけるメモリセルの特性に応じて最適なモードを選択できる。

モード３を選択する場合には、バンド間トンネル電流に起因するホットエレクトロンによる誤書き込みの問題を解消できると共に、ドレイン側のセレクトゲートトランジスタに隣接するメモリセルに対する書き込み時間が多少なりとも短くなるため、高信頼性と高速動作の両立を図ることができる。

(2) 第２の実施例
第２の実施例では、２つのモード１，２の切り替えの場合、モード１で、第１の期間をかけて、選択セルに接続されるワード線を書き込み電位まで上昇させ、モード２で、第１の期間よりも長い第２の期間をかけて、選択セルに接続されるワード線を書き込み電位まで上昇させる。さらに、選択セルに接続されるワード線を書き込み電位に到達させる時刻について、モード２は、モード１よりも遅くする。

また、３つのモード１，２，３の切り替えの場合、モード１で、第１の期間をかけて、選択セルに接続されるワード線を書き込み電位まで上昇させ、モード２で、第１の期間よりも長い第２の期間をかけて、選択セルに接続されるワード線を書き込み電位まで上昇させ、モード３で、第１の期間よりも長く、第２の期間よりも短い第３の期間をかけて、選択セルに接続されるワード線を書き込み電位まで上昇させる。さらに、選択セルに接続されるワード線を書き込み電位に到達させる時刻について、モード２は、モード１よりも遅くし、モード３は、モード１よりも遅く、モード２よりも早くする。

図１７乃至図２１は、第２の実施例のタイミングチャートを示している。
a. セレクトゲートトランジスタに隣接しないメモリセルに対する書き込み動作は、図１７のタイミングチャート（モード１）に示すようになる。

次に、非選択のビット線ＢＬ（非選択）に書き込み禁止電位Ｖblを与える。また、非選択のワード線ＷＬ１，・・・ＷＬ６，ＷＬ８に転送電位（パス電位）Ｖpassを与える。この後、選択されたワード線ＷＬ７に書き込み電位Ｖprogramを与える。

選択されたワード線ＷＬ７の電位は、時刻ｔ１から時刻ｔ２にかけて、基準電位Ｖssからに書き込み電位Ｖprogramまで上昇し、時刻ｔ２において、書き込み電位Ｖprogramに到達する。

b. ソース側のセレクトゲートトランジスタに隣接するメモリセルに対する書き込み動作は、図１８のタイミングチャート（モード２）に示すようになる。

次に、非選択のビット線ＢＬ（非選択）に書き込み禁止電位Ｖblを与える。また、非選択のワード線ＷＬ１，ＷＬ２，・・・ＷＬ７に転送電位（パス電位）Ｖpassを与える。この後、選択されたワード線ＷＬ８に書き込み電位Ｖprogramを与える。

選択されたワード線ＷＬ８の電位は、時刻ｔ１（図１７の時刻ｔ１と同じ時刻）から時刻ｔ２（図１７の時刻ｔ２と同じ時刻）よりも遅い時刻ｔ３にかけて、基準電位Ｖssからに書き込み電位Ｖprogramまで上昇し、時刻ｔ３において、書き込み電位Ｖprogramに到達する。

しかし、図１８のタイミングチャート（モード２）によれば、選択されたワード線ＷＬ８が基準電位Ｖssから書き込み電位Ｖprogramまで上昇するのに要する期間（時刻ｔ１〜時刻ｔ３）は、図１７のタイミングチャート（モード１）で、選択されたワード線ＷＬ８が基準電位Ｖssから書き込み電位Ｖprogramまで上昇するのに要する期間（時刻ｔ１〜時刻ｔ２）よりも長くなっている。

また、図１８のタイミングチャート（モード２）で書き込み電位Ｖprogramに到達する時刻ｔ３は、図１７のタイミングチャート（モード１）で書き込み電位Ｖprogramに到達する時刻ｔ２よりも遅い。

このため、図１８のタイミングチャート（モード２）では、図１７のタイミングチャート（モード１）に比べて、非選択のビット線ＢＬ（非選択）に接続されるセルユニット内のＮＡＮＤストリングのチャネル電位のリーク電流による低下量が多くなる。つまり、図１８の時刻ｔ３でのチャネル電位は、図１７の時刻ｔ２でのチャネル電位よりも低い。

c. ドレイン側のセレクトゲートトランジスタに隣接するメモリセルに対する書き込み動作は、図１９乃至図２１のタイミングチャート（モード１，２，３）に示すようになる。

次に、非選択のビット線ＢＬ（非選択）に書き込み禁止電位Ｖblを与える。また、非選択のワード線ＷＬ２，ＷＬ３，・・・ＷＬ８に転送電位（パス電位）Ｖpassを与える。

一つめは、図１９に示すように、セレクトゲートトランジスタに隣接しないメモリセルと同様に、モード１で書き込みを行う。この場合は、選択されたワード線ＷＬ１の電位を、時刻ｔ１から時刻ｔ２にかけて、基準電位Ｖssからに書き込み電位Ｖprogramまで上昇させる。選択されたワード線ＷＬ１の電位は、時刻ｔ２において、書き込み電位Ｖprogramに到達する。

二つめは、図２０に示すように、ソース側のセレクトゲートトランジスタに隣接するメモリセルと同様に、モード２で書き込みを行う。この場合は、選択されたワード線ＷＬ１の電位を、時刻ｔ１から時刻ｔ２よりも遅い時刻ｔ３にかけて、基準電位Ｖssからに書き込み電位Ｖprogramまで上昇させる。選択されたワード線ＷＬ１の電位は、時刻ｔ３において、書き込み電位Ｖprogramに到達する。

三つめは、図２１に示すように、モード１及びモード２のいずれとも異なるモード３で書き込みを行う。この場合は、選択されたワード線ＷＬ１の電位を、時刻ｔ１から、時刻ｔ２よりも遅く、時刻ｔ３よりも早い時刻ｔ４にかけて、基準電位Ｖssからに書き込み電位Ｖprogramまで上昇させる。選択されたワード線ＷＬ１の電位は、時刻ｔ４において、書き込み電位Ｖprogramに到達する。

d. 尚、モード１，２，３において、時刻ｔ１は、同じ時刻としているが、互いに異なっていてもよい。

即ち、モード１の時刻ｔ１をｔ１−１とし、モード２の時刻ｔ１をｔ１−２とし、モード３の時刻ｔ１をｔ１−３とした場合、（ｔ１−１〜ｔ２）＜（ｔ１−３〜ｔ４）＜（ｔ１−２〜ｔ３）なる関係を有していれば、本発明による効果を得ることができる。

(3) 第３の実施例
第３の実施例では、２つのモード１，２の切り替えに関し、モード１で、選択セルに接続されるワード線の電位を複数の段階を経て書き込み電位に到達させ、モード２で、選択セルに接続されるワード線の電位を、複数の段階を経ることなく、書き込み電位に到達させる。

図２２乃至図２５は、第３の実施例のタイミングチャートを示している。
a. セレクトゲートトランジスタに隣接しないメモリセルに対する書き込み動作は、図２２のタイミングチャート（モード１）に示すようになる。

次に、非選択のビット線ＢＬ（非選択）に書き込み禁止電位Ｖblを与える。また、非選択のワード線ＷＬ１，・・・ＷＬ６，ＷＬ８に転送電位（パス電位）Ｖpassを与え、さらに、時刻ｔ１において、選択されたワード線ＷＬ７にも転送電位Ｖpassを与える。

b. ソース側のセレクトゲートトランジスタに隣接するメモリセルに対する書き込み動作は、図２３のタイミングチャート（モード２）に示すようになる。

次に、非選択のビット線ＢＬ（非選択）に書き込み禁止電位Ｖblを与える。また、非選択のワード線ＷＬ１，ＷＬ２，・・・ＷＬ７に転送電位（パス電位）Ｖpassを与える。ここで、モード２では、時刻ｔ１において、選択されたワード線ＷＬ８に転送電位Ｖpassを与えない。

そして、時刻ｔ２（図２２の時刻ｔ２と同じ時刻）において、選択されたワード線ＷＬ８を書き込み電位Ｖprogramに到達させる。

しかし、図２３のタイミングチャート（モード２）によれば、選択されたワード線ＷＬ８に関し、書き込み電位Ｖprogramを与える前に、転送電位Ｖpassを与えていない。

このため、図２３のタイミングチャート（モード２）では、図２２のタイミングチャート（モード１）に比べて、非選択のビット線ＢＬ（非選択）に接続されるセルユニット内のＮＡＮＤストリングのチャネル電位は、選択されたワード線ＷＬ８に転送電位Ｖpassを与えていない分だけ低下する。つまり、図２３の時刻ｔ２でのチャネル電位は、図２２の時刻ｔ２でのチャネル電位よりも低い。

c. ドレイン側のセレクトゲートトランジスタに隣接するメモリセルに対する書き込み動作は、図２４及び図２５のタイミングチャート（モード１，２）に示すようになる。

この後は、モード１，２のうちの１つで書き込みを実行する。

一つめは、図２４に示すように、セレクトゲートトランジスタに隣接しないメモリセルと同様に、モード１で書き込みを行う。この場合は、時刻ｔ１において、選択されたワード線ＷＬ１に転送電位Ｖpassを与える。

二つめは、図２５に示すように、ソース側のセレクトゲートトランジスタに隣接するメモリセルと同様に、モード２で書き込みを行う。この場合は、時刻ｔ１において、選択されたワード線ＷＬ１に転送電位Ｖpassを与えることなく、時刻ｔ２において、選択されたワード線ＷＬ１を書き込み電位Ｖprogramに到達させる。

d. 尚、第３の実施例では、モード１で、選択セルに接続されるワード線の電位を、２段階を経て書き込み電位に到達させているが、３段階以上を経て書き込み電位に到達させてもよい。この場合、モード２では、ワード線の電位を、複数の段階を経ることなく、即ち、１段階で、書き込み電位に到達させる。

また、モード１，２において、時刻ｔ２は、同じ時刻としているが、互いに異なっていてもよい。

即ち、モード１の時刻ｔ２をｔ２−１とし、モード２の時刻ｔ２をｔ２−２とした場合、時刻ｔ２−２を時刻ｔ２−１よりも遅い時刻とし、（ｔ１〜ｔ２−１）＜（ｔ１〜ｔ２−２）なる関係とすれば、第１の実施例の要件も同時に満たすようになり、誤書き込みを有効に防止できる。

(4) 第４の実施例
第４の実施例では、２つのモード１，２の切り替えの場合、非選択セルに接続されるワード線の電位を上昇し始める時刻から選択セルに接続されるワード線を書き込み電位に到達させる時刻までの期間に関し、モード１で、第１の期間、モード２で、第１の期間よりも長い第２の期間にする。

また、３つのモード１，２，３の切り替えの場合、非選択セルに接続されるワード線の電位を上昇し始める時刻から選択セルに接続されるワード線を書き込み電位に到達させる時刻までの期間に関し、モード１で、第１の期間、モード２で、第１の期間よりも長い第２の期間、モード３で、第１の期間よりも長く、第２の期間よりも短い第３の期間にする。

図２６乃至図３０は、第４の実施例のタイミングチャートを示している。
a. セレクトゲートトランジスタに隣接しないメモリセルに対する書き込み動作は、図２６のタイミングチャート（モード１）に示すようになる。

次に、非選択のビット線ＢＬ（非選択）に書き込み禁止電位Ｖblを与える。また、時刻ｔ１において、非選択のワード線ＷＬ１，・・・ＷＬ６，ＷＬ８に転送電位（パス電位）Ｖpassを与える。

また、時刻ｔ２において、選択されたワード線ＷＬ７の電位の上昇を開始し、時刻ｔ３において、選択されたワード線ＷＬ７を書き込み電位Ｖprogramに到達させる。

b. ソース側のセレクトゲートトランジスタに隣接するメモリセルに対する書き込み動作は、図２７のタイミングチャート（モード２）に示すようになる。

次に、非選択のビット線ＢＬ（非選択）に書き込み禁止電位Ｖblを与える。また、時刻ｔ１において、非選択のワード線ＷＬ１，ＷＬ２，・・・ＷＬ７に転送電位（パス電位）Ｖpassを与える。

また、時刻ｔ２（図２６の時刻ｔ２と同じ時刻）よりも遅い時刻ｔ４において、選択されたワード線ＷＬ７の電位の上昇を開始し、時刻ｔ３（図２６の時刻ｔ３と同じ時刻）よりも遅い時刻ｔ５において、選択されたワード線ＷＬ７を書き込み電位Ｖprogramに到達させる。

しかし、図２７のタイミングチャート（モード２）によれば、非選択のワード線ＷＬ１，ＷＬ２，・・・ＷＬ７の電位を上昇し始めてから選択されたワード線ＷＬ８を書き込み電位Ｖprogramに到達させるまでの期間（時刻ｔ１〜時刻ｔ５）は、図２６のタイミングチャート（モード１）で、非選択のワード線ＷＬ１，・・・ＷＬ６，ＷＬ８の電位を上昇し始めてから選択されたワード線ＷＬ７を書き込み電位Ｖprogramに到達させるまでの期間（時刻ｔ１〜時刻ｔ３）よりも長くなっている。

このため、図２７のタイミングチャート（モード２）では、図２６のタイミングチャート（モード１）に比べて、非選択のビット線ＢＬ（非選択）に接続されるセルユニット内のＮＡＮＤストリングのチャネル電位のリーク電流による低下量が多くなる。つまり、時刻ｔ５でのチャネル電位は、時刻ｔ３でのチャネル電位よりも低下している。

c. ドレイン側のセレクトゲートトランジスタに隣接するメモリセルに対する書き込み動作は、図２８乃至図３０のタイミングチャート（モード１，２，３）に示すようになる。

次に、非選択のビット線ＢＬ（非選択）に書き込み禁止電位Ｖblを与える。また、時刻ｔ１において、非選択のワード線ＷＬ２，ＷＬ３，・・・ＷＬ８に転送電位（パス電位）Ｖpassを与える。

一つめは、図２８に示すように、セレクトゲートトランジスタに隣接しないメモリセルと同様に、モード１で書き込みを行う。この場合は、時刻ｔ２において、選択されたワード線ＷＬ７の電位の上昇を開始し、時刻ｔ３において、選択されたワード線ＷＬ７を書き込み電位Ｖprogramに到達させる。

二つめは、図２９に示すように、ソース側のセレクトゲートトランジスタに隣接するメモリセルと同様に、モード２で書き込みを行う。この場合は、時刻ｔ２（図２８の時刻ｔ２と同じ時刻）よりも遅い時刻ｔ４において、選択されたワード線ＷＬ７の電位の上昇を開始し、時刻ｔ３（図２８の時刻ｔ３と同じ時刻）よりも遅い時刻ｔ５において、選択されたワード線ＷＬ７を書き込み電位Ｖprogramに到達させる。

三つめは、図３０に示すように、モード１及びモード２のいずれとも異なるモード３で書き込みを行う。この場合は、時刻ｔ２（図２８の時刻ｔ２と同じ時刻）よりも遅く、時刻ｔ４（図２９の時刻ｔ４と同じ時刻）よりも早い時刻ｔ６において、選択されたワード線ＷＬ７の電位の上昇を開始し、時刻ｔ３（図２８の時刻ｔ３と同じ時刻）よりも遅く、時刻ｔ５（図２９の時刻ｔ５と同じ時刻）よりも早い時刻ｔ７において、選択されたワード線ＷＬ７を書き込み電位Ｖprogramに到達させる。

d. 尚、モード１，２，３において、選択されたワード線に与える書き込み電位Ｖprogramの波形は、同じであるが、互いに異なっていてもよい。

(5) 第５の実施例
第５の実施例では、２つのモード１，２の切り替えの場合、モード１で、第１の期間中、選択セルに接続されるワード線を書き込み電位にし、モード２で、第１の期間よりも短い第２の期間中、選択セルに接続されるワード線を書き込み電位にする。

また、３つのモード１，２，３の切り替えの場合、モード１で、第１の期間中、選択セルに接続されるワード線を書き込み電位にし、モード２で、第１の期間よりも短い第２の期間中、選択セルに接続されるワード線を書き込み電位にし、モード３で、第１の期間よりも短く、第２の期間よりも長い第３の期間中、選択セルに接続されるワード線を書き込み電位にする。

図３１乃至図３５は、第５の実施例のタイミングチャートを示している。
a. セレクトゲートトランジスタに隣接しないメモリセルに対する書き込み動作は、図３１のタイミングチャート（モード１）に示すようになる。

次に、非選択のビット線ＢＬ（非選択）に書き込み禁止電位Ｖblを与え、非選択のワード線ＷＬ１，・・・ＷＬ６，ＷＬ８に転送電位（パス電位）Ｖpassを与える。この後、選択されたワード線ＷＬ７に書き込み電位Ｖprogramを与える。

書き込み電位Ｖprogramは、時刻ｔ１から時刻ｔ２までの期間中、選択されたワード線ＷＬ７に与え続ける。

また、選択されたワード線ＷＬ７の電位を書き込み電位Ｖprogramから基準電位Ｖssまで一気に低下させる。非選択のワード線ＷＬ１，・・・ＷＬ６，ＷＬ８の電位についても、転送電位Ｖpassから基準電位Ｖssまで低下させる。

b. ソース側のセレクトゲートトランジスタに隣接するメモリセルに対する書き込み動作は、図３２のタイミングチャート（モード２）に示すようになる。

次に、非選択のビット線ＢＬ（非選択）に書き込み禁止電位Ｖblを与え、非選択のワード線ＷＬ１，ＷＬ２，・・・ＷＬ７に転送電位（パス電位）Ｖpassを与える。この後、選択されたワード線ＷＬ８に書き込み電位Ｖprogramを与える。

書き込み電位Ｖprogramは、時刻ｔ１から、時刻ｔ２よりも早い時刻ｔ３までの期間中、選択されたワード線ＷＬ８に与え続ける。

また、選択されたワード線ＷＬ８の電位を書き込み電位Ｖprogramから基準電位Ｖssまで一気に低下させる。非選択のワード線ＷＬ１，ＷＬ２，・・・ＷＬ７の電位についても、転送電位Ｖpassから基準電位Ｖssまで低下させる。

しかし、図３２のタイミングチャート（モード２）によれば、選択されたワード線ＷＬ８に書き込み電位Ｖprogramを印加している期間（時刻ｔ１〜時刻ｔ３）は、図３１のタイミングチャート（モード１）で、選択されたワード線ＷＬ７に書き込み電位Ｖprogramを印加している期間（時刻ｔ１〜時刻ｔ２）よりも短くなっている。

このため、図３２のタイミングチャート（モード２）では、図３１のタイミングチャート（モード１）に比べて、非選択のビット線ＢＬ（非選択）に接続されるセルユニット内で、バンド間トンネル電流が発生している期間も短くなり、バンド間トンネル電流に起因するホットエレクトロンの総数が減少する。

従って、書き込み時に、ソース側のセレクトゲートトランジスタに隣接するメモリセル（非選択セル）のフローティングゲート電極に注入されるホットエレクトロンの量が減り、誤書き込みの防止が実現される。

c. ドレイン側のセレクトゲートトランジスタに隣接するメモリセルに対する書き込み動作は、図３３乃至図３５のタイミングチャート（モード１，２，３）に示すようになる。

次に、非選択のビット線ＢＬ（非選択）に書き込み禁止電位Ｖblを与え、非選択のワード線ＷＬ２，ＷＬ３，・・・ＷＬ８に転送電位（パス電位）Ｖpassを与える。

一つめは、図３３に示すように、セレクトゲートトランジスタに隣接しないメモリセルと同様に、モード１で書き込みを行う。この場合は、書き込み電位Ｖprogramを、時刻ｔ１から時刻ｔ２までの期間中、選択されたワード線ＷＬ８に与える。

二つめは、図３４に示すように、ソース側のセレクトゲートトランジスタに隣接するメモリセルと同様に、モード２で書き込みを行う。この場合は、書き込み電位Ｖprogramを、時刻ｔ１から、時刻ｔ２よりも早い時刻ｔ３までの期間中、選択されたワード線ＷＬ８に与える。

三つめは、図３５に示すように、モード１及びモード２のいずれとも異なるモード３で書き込みを行う。この場合は、書き込み電位Ｖprogramを、時刻ｔ１から、時刻ｔ２よりも早く、時刻ｔ３よりも遅い時刻ｔ４までの期間中、選択されたワード線ＷＬ８に与える。

即ち、モード１の時刻ｔ１をｔ１−１とし、モード２の時刻ｔ１をｔ１−２とし、モード３の時刻ｔ１をｔ１−３とした場合、ｔ１−１＜ｔ１−３≦ｔ１−２なる関係としても、本発明による効果を得ることができる。

(6) 第６の実施例
第６の実施例は、第１乃至第５の実施例のように、メモリセルの位置に応じて２つ以上のモードを切り替える場合に、これに合わせて、転送電位を与え続ける期間も変えるというものである。

第６の実施例では、２つのセレクトゲートトランジスタに隣接する２つのメモリセルのうちの１つを選択セルとするときには、第１の期間中、選択セル以外の非選択セルに接続されるワード線を転送電位にし、２つのセレクトゲートトランジスタに隣接しないメモリセルを選択セルとするときには、第１の期間よりも短い第２の期間中、選択セルに接続されるワード線を転送電位にする。

図３６乃至図３９は、第６の実施例のタイミングチャートを示している。
ここでは、第６の実施例を第４の実施例に適用した場合を説明する。

a. セレクトゲートトランジスタに隣接しないメモリセルに対する書き込み動作は、図３６のタイミングチャートに示すようになる。

そして、選択されたワード線ＷＬ７に書き込み電位Ｖprogramを一定期間与えた後、選択されたワード線ＷＬ７の電位を書き込み電位Ｖprogramから基準電位Ｖssまで低下させる。

この後、時刻ｔ２において、非選択のワード線ＷＬ１，・・・ＷＬ６，ＷＬ８の電位を転送電位Ｖpassから基準電位Ｖssにする。

このような動作タイミングによれば、第４の実施例のモード１に合わせて、非選択のワード線ＷＬ１，・・・ＷＬ６，ＷＬ８に転送電位Ｖpassを与えている期間を、時刻ｔ１から時刻ｔ２までの短い期間としている。このため、書き込み時間の短縮による高速書き込みが可能になる。

b. ソース側のセレクトゲートトランジスタに隣接するメモリセルに対する書き込み動作は、図３７のタイミングチャートに示すようになる。

そして、選択されたワード線ＷＬ８に書き込み電位Ｖprogramを一定期間与えた後、選択されたワード線ＷＬ８の電位を書き込み電位Ｖprogramから基準電位Ｖssにする。

ここで、図３７のタイミングチャートでは、図３６のタイミングチャートに比べて、書き込み電位を与えるタイミングが遅くなっている。

そこで、これに合わせる形で、非選択のワード線ＷＬ１，ＷＬ２，・・・ＷＬ７の電位は、時刻ｔ２（図３６の時刻ｔ２と同じ時刻）よりも遅い時刻ｔ３において、転送電位Ｖpassから基準電位Ｖssにする。

このような動作タイミングによれば、第４の実施例のモード２に合わせて、非選択のワード線ＷＬ１，・・・ＷＬ６，ＷＬ８に転送電位Ｖpassを与えている期間を、時刻ｔ１から時刻ｔ３までの長い期間としているため、書き込み動作に支障を与えることなく、バンド間トンネル電流に起因するホットエレクトロンによる誤書き込みを防止することができる。

c. ドレイン側のセレクトゲートトランジスタに隣接するメモリセルに対する書き込み動作は、図３８及び図３９のタイミングチャートに示すようになる。

次に、非選択のビット線ＢＬ（非選択）に書き込み禁止電位Ｖblを与える。また、時刻ｔ１において、非選択のワード線ＷＬ２，ＷＬ３，・・・ＷＬ８に転送電位（パス電位）Ｖpassを与える。この後、選択されたワード線ＷＬ１に書き込み電位Ｖprogramを与える。

この後は、ドレイン側のセレクトゲートトランジスタに隣接するメモリセル（選択セル）に対する書き込み条件（モード１，２）に応じて、非選択のワード線ＷＬ２，ＷＬ３，・・・ＷＬ８に転送電位（パス電位）Ｖpassを与え続ける期間を決定する。

選択セルに対してモード１で書き込みを行う場合は、図３８に示すように、セレクトゲートトランジスタに隣接しないメモリセルに対するタイミングチャート（図３６）と同様に、非選択のワード線ＷＬ１，・・・ＷＬ６，ＷＬ８に転送電位Ｖpassを与えている期間を、時刻ｔ１から時刻ｔ２までの短い期間とする。

選択セルに対してモード２で書き込みを行う場合は、図３９に示すように、ソース側のセレクトゲートトランジスタに隣接するメモリセルに対するタイミングチャート（図３７）と同様に、非選択のワード線ＷＬ１，・・・ＷＬ６，ＷＬ８に転送電位Ｖpassを与えている期間を、時刻ｔ１から、時刻ｔ２よりも遅い時刻ｔ３までの長い期間とする。

このように、ドレイン側のセレクトゲートトランジスタに隣接するメモリセルについては、そのメモリセルに対する書き込み条件（モード）に応じて、転送電位Ｖpassを印加し続ける期間を適切に設定できる。

尚、図３８は、第４の実施例のモード１に相当し、図３９は、第４の実施例のモード２に相当する。

ここで、例えば、第４の実施例のモード３を実行する場合には、非選択のワード線ＷＬ１，ＷＬ２，・・・ＷＬ７の電位は、時刻ｔ２（図３８の時刻ｔ２と同じ時刻）よりも遅く、時刻ｔ３（図３９の時刻ｔ３と同じ時刻）よりも早い時刻において、転送電位Ｖpassから基準電位Ｖssにする。

５．まとめ
本発明の例をまとめると以下のようになる。

(1) まず、選択されたワード線を書き込み電位Ｖprogramに到達させるタイミングについて、モード２は、モード１よりも遅い時刻、モード３は、モード１よりも遅く、モード２よりも早い時刻としている。

これにより、ホットエレクトロンによる誤書き込みが最も発生し易い時点での非選択のセルユニット内のチャネル電位Ｖchを低い値に抑えることができるため、誤書き込みの防止による半導体メモリの信頼性の向上に貢献できる。

また、このような構成に加えて、選択されたワード線の電位を上昇させるタイミングについて、モード２は、モード１よりも遅い時刻、モード３は、モード１よりも遅く、モード２よりも早い時刻とすれば、選択されたワード線の電位を上昇させる仮定で発生するホットエレクトロンによる誤書き込みも防止できる。

(2) 本発明の例に関わる不揮発性半導体メモリは、例えば、第１の実施の形態（図５〜図９）で説明したように、直列接続される複数のメモリセルから構成されるＮＡＮＤストリングと、ＮＡＮＤストリングの両端に１つずつ接続される２つのセレクトゲートトランジスタと、複数のメモリセルのうち、２つのセレクトゲートトランジスタに隣接する２つのメモリセルのうちの１つを選択セルとするときの選択セルに対する第１の書き込み条件を、２つのセレクトゲートトランジスタに隣接しないメモリセルを選択セルとするときの選択セルに対する第２の書き込み条件と異ならせる書き込み制御回路とを備える。

このように、ＮＡＮＤストリングを構成する複数のメモリセルのうち、書き込みの対象となる選択セルの位置に応じて、選択セルに対する書き込み条件を異ならせることで、選択セルとワード線を共通にする非選択セルに対する誤書き込みを有効に防止できる。

即ち、書き込み電位が印加される選択されたワード線に共通に接続される非選択セルの位置が、セレクトゲートトランジスタに隣接する場合であっても、書き込み条件を制御することで、バンド間トンネル電流に起因するホットエレクトロンの発生を抑制できる。

従って、例えば、図４０の矢印（ｃ）に示すように、セレクトゲートトランジスタに隣接する非選択セルに関して、書き込み時にフローティングゲート電極内にホットエレクトロンが注入されることによる閾値変動量を小さくできる。

これに伴い、非選択セルに対する誤書き込みが生じない閾値電圧の上限（基準値からのずれ）における転送電圧Ｖｐａｓｓのマージンをαからβに広げることが可能になる。つまり、メモリセルの特性にばらつきが発生した場合（Ｃ１，Ｃ２が最も特性が異なるセル）であっても、転送電圧Ｖｐａｓｓを広い範囲から選択し、最適値に設定することができる。

(3) 具体的な条件について述べると、
第１の実施例（図１２〜図１６）及び第４の実施例（図２６〜図３０）で説明したように、第２の書き込み条件（モード１）は、選択セル又はそれ以外の非選択セルに接続されるワード線の電位を上昇し始める時刻から選択セルに接続されるワード線を書き込み電位に到達させる時刻までを第１の期間にすることとし、第１の書き込み条件（モード２）は、選択セル又は非選択セルに接続されるワード線の電位を上昇し始める時刻から選択セルに接続されるワード線を書き込み電位に到達させる時刻までを第１の期間よりも長い第２の期間にすることとする。

これは、選択セル又は非選択セルに接続されるワード線を転送電位にしたときに、非選択のビット線に接続されるセルユニット内のＮＡＮＤストリングのチャネル電位が上昇し、バンド間トンネル電流に起因するホットエレクトロンが発生する状態になると共に、このチャネル電位についてはリークにより次第に小さくなる、という現象を利用したものである。

即ち、選択セル又は非選択セルに接続されるワード線を転送電位にしてから選択セルに接続されるワード線を書き込み電位にするまでの期間が短いと、リークによるチャネル電位の低下量が小さいために、書き込み電位を与えたときのチャネル電位が高くなり、ＦＮトンネル電流による誤書き込みの防止には好都合である反面、バンド間トンネル電流に起因するホットエレクトロンの発生が多くなり、ホットエレクトロンによる誤書き込みの懸念が生じる。

そこで、セレクトゲートトランジスタに隣接しないメモリセルに対して書き込みを行う場合には、非選択のビット線に接続されるセルユニット内では、書き込み電位が印加される非選択セルとセレクトゲートトランジスタとの距離が長く、ホットエレクトロンによる誤書き込みの懸念が生じないため、ＦＮトンネル電流による誤書き込みの防止を考慮して、選択セル又は非選択セルに接続されるワード線を転送電位にしてから選択セルに接続されるワード線を書き込み電位にするまでの期間を短くする。

また、セレクトゲートトランジスタに隣接するメモリセルに対して書き込みを行う場合には、選択セル又は非選択セルに接続されるワード線を転送電位にしてから選択セルに接続されるワード線を書き込み電位にするまでの期間を長くする。このようにすれば、リークによるチャネル電位の低下量が大きくなるために、バンド間トンネル電流に起因するホットエレクトロンの発生が少なくなり、書き込み電位が印加される非選択セルにおいても、ホットエレクトロンによる誤書き込みの懸念が解消される。

(4) また、第２の実施例（図１７〜図２１）で説明したように、第２の書き込み条件（モード１）は、第１の期間をかけて、選択セルに接続されるワード線を書き込み電位まで上昇させることとし、第１の書き込み条件（モード２）は、第１の期間よりも長い第２の期間をかけて、選択セルに接続されるワード線を書き込み電位まで上昇させることとする。

さらに、選択セルに接続されるワード線を書き込み電位に到達させる時刻は、第２の書き込み条件（モード１）のときよりも第１の書き込み条件（モード２）のときのほうを遅くする。

これは、上述の(2) の場合と同様に、非選択のビット線に接続されるセルユニット内のＮＡＮＤストリングのチャネル電位がリークにより次第に小さくなるという現象を利用したものである。

即ち、選択セルに接続されるワード線を書き込み電位まで上昇させる期間が短いと、リークによるチャネル電位の低下量が小さいために、最終的なチャネル電位が高くなり、ＦＮトンネル電流による誤書き込みの防止には好都合である反面、バンド間トンネル電流に起因するホットエレクトロンの発生が多くなり、ホットエレクトロンによる誤書き込みの懸念が生じる。

そこで、セレクトゲートトランジスタに隣接しないメモリセルに対して書き込みを行う場合には、非選択のビット線に接続されるセルユニット内では、書き込み電位が印加される非選択セルとセレクトゲートトランジスタとの距離が長く、ホットエレクトロンによる誤書き込みの懸念が生じないため、ＦＮトンネル電流による誤書き込みの防止を考慮して、選択セルに接続されるワード線を書き込み電位まで上昇させる期間を短くする。

また、セレクトゲートトランジスタに隣接するメモリセルに対して書き込みを行う場合には、選択セルに接続されるワード線を書き込み電位まで上昇させる期間を長くする。このようにすれば、リークによるチャネル電位の低下量が大きくなるために、バンド間トンネル電流に起因するホットエレクトロンの発生が少なくなり、書き込み電位が印加される非選択セルにおいても、ホットエレクトロンによる誤書き込みの懸念が解消される。

(5) また、第３の実施例（図２２〜図２５）で説明したように、第２の書き込み条件（モード１）は、選択セルに接続されるワード線の電位を複数の段階を経て書き込み電位に到達させ、第１の書き込み条件（モード２）は、選択セルに接続されるワード線の電位を、複数の段階を経ることなく、書き込み電位に到達させる。

これは、選択セルに接続されるワード線に転送電位を与えたときに、非選択のビット線に接続されるセルユニット内のＮＡＮＤストリングのチャネル電位が上昇し、バンド間トンネル電流に起因するホットエレクトロンが発生する状態になる、という現象を利用したものである。

即ち、選択セルに対して、書き込み電位を与える前に転送電位を与えると、非選択のビット線に接続されるセルユニット内のＮＡＮＤストリングのチャネル電位の上昇率が向上し、ＦＮトンネル電流による誤書き込みの防止には好都合である反面、バンド間トンネル電流に起因するホットエレクトロンの発生が多くなり、ホットエレクトロンによる誤書き込みの懸念が生じる。

そこで、セレクトゲートトランジスタに隣接しないメモリセルに対して書き込みを行う場合には、非選択のビット線に接続されるセルユニット内では、書き込み電位が印加される非選択セルとセレクトゲートトランジスタとの距離が長く、ホットエレクトロンによる誤書き込みの懸念が生じないため、ＦＮトンネル電流による誤書き込みの防止を考慮して、選択セルに接続されるワード線の電位を複数の段階を経て書き込み電位に到達させる。

また、セレクトゲートトランジスタに隣接するメモリセルに対して書き込みを行う場合には、選択セルに接続されるワード線の電位を、複数の段階を経ることなく、書き込み電位に到達させる。このようにすれば、非選択のビット線に接続されるセルユニット内のＮＡＮＤストリングのチャネル電位の上昇率が低下するため、バンド間トンネル電流に起因するホットエレクトロンの発生が少なくなり、書き込み電位が印加される非選択セルにおいても、ホットエレクトロンによる誤書き込みの懸念が解消される。

(6) また、第５実施例（図３１〜図３５）で説明したように、第２の書き込み条件（モード１）は、第１の期間中、選択セルに接続されるワード線を書き込み電位にすることとし、第１の書き込み条件（モード２）は、第１の期間よりも短い第２の期間中、選択セルに接続されるワード線を書き込み電位にすることとする。

これは、選択セルに接続されるワード線に書き込み電位を与えている期間中、非選択のビット線に接続されるセルユニット内のＮＡＮＤストリングのチャネル電位が最も高く、バンド間トンネル電流に起因するホットエレクトロンが発生する状態にある、という現象を利用したものである。

即ち、選択セルに接続されるワード線に書き込み電位を与えている期間が長いと、バンド間トンネル電流に起因するホットエレクトロンが発生している期間も長くなり、ホットエレクトロンによる誤書き込みの懸念が生じる。

そこで、セレクトゲートトランジスタに隣接しないメモリセルに対して書き込みを行う場合には、非選択のビット線に接続されるセルユニット内では、書き込み電位が印加される非選択セルとセレクトゲートトランジスタとの距離が長く、ホットエレクトロンによる誤書き込みの懸念が生じないため、ＦＮトンネル電流による誤書き込みの防止を考慮して、選択セルに接続されるワード線に書き込み電位を与えている期間を長くする。

また、セレクトゲートトランジスタに隣接するメモリセルに対して書き込みを行う場合には、選択セルに接続されるワード線に書き込み電位を与えている期間を短くする。このようにすれば、バンド間トンネル電流に起因するホットエレクトロンが発生している期間も短くなるため、書き込み電位が印加される非選択セルにおいても、ホットエレクトロンによる誤書き込みの懸念が解消される。

(7) また、第６実施例（図３６〜図３９）で説明したように、書き込み制御回路は、２つのセレクトゲートトランジスタに隣接する２つのメモリセルのうちの１つを選択セルとするとき、第１の期間中、選択セル以外の非選択セルに接続されるワード線を転送電位にし、２つのセレクトゲートトランジスタに隣接しないメモリセルを選択セルとするとき、第１の期間よりも短い第２の期間中、選択セルに接続されるワード線を転送電位にする。

これは、選択セル以外の非選択セルに接続されるワード線に転送電位を与えている期間が書き込み速度に影響を与える点を考慮したものである。即ち、非選択セルに接続されるワード線に転送電位を与えている期間が長いと、書き込み時間も長くなり、書き込み速度が低下する。

そこで、セレクトゲートトランジスタに隣接しないメモリセルに対して書き込みを行う場合には、上述の(2) 〜(5) の条件で書き込みを行うと共に、非選択セルに接続されるワード線に転送電位を与えている期間を短くし、書き込み速度を向上させる。

また、セレクトゲートトランジスタに隣接するメモリセルに対して書き込みを行う場合には、上述の(2) 〜(5) の条件で書き込みを行うと共に、非選択セルに接続されるワード線に転送電位を与えている期間を長くする。

(8) さらに、以下の構成も有効である。
本発明の例に関わる不揮発性半導体メモリは、例えば、第２の実施の形態（図５〜図８、図１０）で説明したように、直列接続される複数のメモリセルから構成されるＮＡＮＤストリングと、ＮＡＮＤストリングの両端に１つずつ接続される２つのセレクトゲートトランジスタと、複数のメモリセルのうち、２つのセレクトゲートトランジスタのうちの１つに隣接するメモリセルを選択セルとするときの選択セルに対する第１の書き込み条件及び２つのセレクトゲートトランジスタのうちの他の１つに隣接するメモリセルを選択セルとするときの選択セルに対する第２の書き込み条件を、それぞれ、２つのセレクトゲートトランジスタに隣接しないメモリセルを選択セルとするときの選択セルに対する第３の書き込み条件と異ならせる書き込み制御回路とを備える。

また、第１の書き込み条件と第２の書き込み条件も互いに異ならせる。

具体的には、第１の実施例（図１２〜図１６）及び第４の実施例（図２６〜図３０）で説明したように、第３の書き込み条件（モード１）は、選択セル又はそれ以外の非選択セルに接続されるワード線の電位を上昇し始める時刻から選択セルに接続されるワード線を書き込み電位に到達させる時刻までを第１の期間にすることとし、第２の書き込み条件（モード２）は、選択セル又は非選択セルに接続されるワード線の電位を上昇し始める時刻から選択セルに接続されるワード線を書き込み電位に到達させる時刻までを第１の期間よりも長い第２の期間にすることとし、第１の書き込み条件（モード３）は、選択セル又は非選択セルに接続されるワード線の電位を上昇し始める時刻から選択セルに接続されるワード線を書き込み電位に到達させる時刻までを、第１の期間よりも長く、第２の期間よりも短い第３の期間にすることとする。

これは、書き込み時に、ソース側のセレクトゲートトランジスタのセレクトゲート電極（セレクトゲート線）の電位とドレイン側のセレクトゲートトランジスタのセレクトゲート電極（セレクトゲート線）の電位とが異なることを考慮したものである。

即ち、ソース側のセレクトゲートトランジスタのセレクトゲート電極は、例えば、接地電位に設定され、ドレイン側のセレクトゲートトランジスタのセレクトゲート電極は、例えば、接地電位よりも高い電位に設定される。この場合、バンド間トンネル電流に起因するホットエレクトロンは、非選択のビット線に接続されるセルユニットのドレイン側よりもソース側で多く発生する。

そこで、ソース側のセレクトゲートトランジスタに隣接するメモリセルに対して書き込みを行う場合の条件（第２の書き込み条件）と、ドレイン側のセレクトゲートトランジスタに隣接するメモリセルに対して書き込みを行う場合の条件（第１の書き込み条件）とを互いに異ならせる。

また、これら２つのセレクトゲートトランジスタに隣接する２つのメモリセルのうちの１つを選択セルとするときの選択セルに対する第１及び第２の書き込み条件は、当然に、２つのセレクトゲートトランジスタに隣接しないメモリセルを選択セルとするときの選択セルに対する第３の書き込み条件とも異ならせる。

このように、書き込み条件をメモリセルに位置に応じて細かく設定すれば、バンド間トンネル電流に起因するホットエレクトロンによる誤書き込みの懸念が解消されると共に、書き込み時における書き込み電位及び転送電位の波形の最適化により、書き込み速度の高速化にも貢献できる。

同様の理由により、例えば、第２の実施例（図１７〜図２１）で説明したように、第３の書き込み条件（モード１）は、第１の期間をかけて、選択セルに接続されるワード線を書き込み電位まで上昇させることとし、第２の書き込み条件（モード２）は、第１の期間よりも長い第２の期間をかけて、選択セルに接続されるワード線を書き込み電位まで上昇させることとし、第１の書き込み条件（モード３）は、第１の期間よりも長く、第２の期間よりも短い第３の期間をかけて、選択セルに接続されるワード線を書き込み電位まで上昇させることとする。

さらに、選択セルに接続されるワード線を書き込み電位に到達させる時刻について、第２の書き込み条件（モード２）は、第３の書き込み条件（モード１）よりも遅くする。また、第１の書き込み条件（モード３）は、第３の書き込み条件（モード１）よりも遅く、第２の書き込み条件（モード２）よりも早くする。

また、例えば、第５実施例（図３１〜図３５）で説明したように、第３の書き込み条件（モード１）は、第１の期間中、選択セルに接続されるワード線を書き込み電位にすることとし、第２の書き込み条件（モード２）は、第１の期間よりも短い第２の期間中、選択セルに接続されるワード線を書き込み電位にすることとし、第１の書き込み条件（モード３）は、第１の期間よりも短く、第２の期間よりも長い第３の期間中、選択セルに接続されるワード線を書き込み電位にすることとする。

(9) さらに、以下の構成も有効である。
本発明の例に関わる不揮発性半導体メモリは、例えば、第３の実施の形態（図５〜図８、図１１）で説明したように、直列接続される複数のメモリセルから構成されるＮＡＮＤストリングと、ＮＡＮＤストリングの両端に１つずつ接続される２つのセレクトゲートトランジスタと、複数のメモリセルのうち、２つのセレクトゲートトランジスタに隣接する２つのメモリセルのうちの１つを選択セルとするときの選択セルの閾値を上昇させる条件（第１の書き込み条件）を、２つのセレクトゲートトランジスタに隣接しないメモリセルを選択セルとするときの選択セルの閾値を上昇させる条件（第２の書き込み条件）と異ならせる書き込み制御回路とを備える。

即ち、メモリセルのデータに関して、消去状態を“１”、書き込み状態を“０”とする場合、データプログラムは、“１”−プログラミング（消去状態からの閾値変動なし）と“０”−プログラミング（閾値上昇）とがある。また、非選択のビット線に接続されるセルユニット内の非選択セルに対する誤書き込みは、メモリセルの閾値を上昇させる“０”−プログラミングのときのみ問題となる。

そこで、選択セルがセレクトゲートトランジスタに隣接し、かつ、プログラムデータが“０”のときのみ、書き込み条件を変え、選択セルとワード線を共通にする非選択セルに対する誤書き込みを防止する。

(10) その他
本発明の例は、ＮＡＮＤ型フラッシュメモリの他、セレクトゲートトランジスタとメモリセルとからなるセルユニットを有する不揮発性半導体メモリに適用可能である。

６．むすび
本発明の例によれば、メモリセルの微細化に起因する誤書き込みを有効に防止できる。

本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。

ＮＡＮＤ型フラッシュメモリのセルユニットを示す図。ホットエレクトロンによる誤書き込みの原理を示す図。ホットエレクトロンによる誤書き込みの原理を示す図。ホットエレクトロンによる誤書き込みの原理を示す図。ＮＡＮＤ型フラッシュメモリを示す図。ＮＡＮＤ型フラッシュメモリのメモリセルアレイを示す図。ＮＡＮＤ型フラッシュメモリのブロックを示す図。ＮＡＮＤ型フラッシュメモリのセルユニットを示す図。第１の実施の形態の書き込み動作を示すフローチャート。第２の実施の形態の書き込み動作を示すフローチャート。第３の実施の形態の書き込み動作を示すフローチャート。第１の実施例の書き込み動作を示すタイミングチャート。第１の実施例の書き込み動作を示すタイミングチャート。第１の実施例の書き込み動作を示すタイミングチャート。第１の実施例の書き込み動作を示すタイミングチャート。第１の実施例の書き込み動作を示すタイミングチャート。第２の実施例の書き込み動作を示すタイミングチャート。第２の実施例の書き込み動作を示すタイミングチャート。第２の実施例の書き込み動作を示すタイミングチャート。第２の実施例の書き込み動作を示すタイミングチャート。第２の実施例の書き込み動作を示すタイミングチャート。第３の実施例の書き込み動作を示すタイミングチャート。第３の実施例の書き込み動作を示すタイミングチャート。第３の実施例の書き込み動作を示すタイミングチャート。第３の実施例の書き込み動作を示すタイミングチャート。第４の実施例の書き込み動作を示すタイミングチャート。第４の実施例の書き込み動作を示すタイミングチャート。第４の実施例の書き込み動作を示すタイミングチャート。第４の実施例の書き込み動作を示すタイミングチャート。第４の実施例の書き込み動作を示すタイミングチャート。第５の実施例の書き込み動作を示すタイミングチャート。第５の実施例の書き込み動作を示すタイミングチャート。第５の実施例の書き込み動作を示すタイミングチャート。第５の実施例の書き込み動作を示すタイミングチャート。第５の実施例の書き込み動作を示すタイミングチャート。第６の実施例の書き込み動作を示すタイミングチャート。第６の実施例の書き込み動作を示すタイミングチャート。第６の実施例の書き込み動作を示すタイミングチャート。第６の実施例の書き込み動作を示すタイミングチャート。非選択セルの閾値変動に関する効果について示す図。

符号の説明

１：メモリセルアレイ、２：ワード線・セレクトゲート線ドライバ、２Ａ：ワード線ドライバ、２Ｂ：セレクトゲート線ドライバ、３：ウェル・ソース線電位制御回路、３Ａ：ソース電位制御回路、４：データ回路、５：カラムデコーダ、６：センスアンプ、７：データ入出力バッファ、８：アドレスバッファ、９：電位生成回路、１０：書き込み制御回路、１１：一括検知回路、１２：コマンドインターフェイス回路、１３：ステートマシーン、２１−１：ｐ型シリコン基板、２１−２：ｎ型ウェル領域、２１−３：ｐ型ウェル領域、２２：ドレイン拡散層、２３：ソース拡散層、２４：ｎ型拡散層、２５：ｐ型拡散層、２６：電位設定線、Ｕ：セルユニット、Ｍ１，Ｍ２，・・・Ｍ８：メモリセル、ＳＴ１，ＳＴ２：セレクトゲートトランジスタ、ＷＬ１，ＷＬ２，・・・ＷＬ８：ワード線、ＢＬ０，ＢＬ１，・・・ＢＬｍ−１：ビット線。

Claims

直列接続される複数のメモリセルから構成されるＮＡＮＤストリングと、
前記ＮＡＮＤストリングの両端に１つずつ接続される２つのセレクトゲートトランジスタと、
前記複数のメモリセルのうち、前記２つのセレクトゲートトランジスタに隣接する２つのメモリセルのうちの１つを選択セルとするときの前記選択セルに対する第１の書き込み条件を、前記２つのセレクトゲートトランジスタに隣接しないメモリセルを前記選択セルとするときの前記選択セルに対する第２の書き込み条件と時間的に異ならせる書き込み制御回路とを具備し、
前記第２の書き込み条件は、前記選択セル又はそれ以外の非選択セルに接続されるワード線の電位を上昇し始める時刻から前記選択セルに接続されるワード線を書き込み電位に到達させる時刻までを第１の期間にするもので、前記第１の書き込み条件は、前記選択セル又は前記非選択セルに接続されるワード線の電位を上昇し始める時刻から前記選択セルに接続されるワード線を書き込み電位に到達させる時刻までを前記第１の期間よりも長い第２の期間にするものである
ことを特徴とする不揮発性半導体メモリ。
直列接続される複数のメモリセルから構成されるＮＡＮＤストリングと、
前記ＮＡＮＤストリングの両端に１つずつ接続される２つのセレクトゲートトランジスタと、
前記複数のメモリセルのうち、前記２つのセレクトゲートトランジスタに隣接する２つのメモリセルのうちの１つを選択セルとするときの前記選択セルに対する第１の書き込み条件を、前記２つのセレクトゲートトランジスタに隣接しないメモリセルを前記選択セルとするときの前記選択セルに対する第２の書き込み条件と時間的に異ならせる書き込み制御回路とを具備し、
前記第２の書き込み条件は、第１の期間をかけて、前記選択セルに接続されるワード線を書き込み電位まで上昇させるもので、前記第１の書き込み条件は、前記第１の期間よりも長い第２の期間をかけて、前記ワード線を前記書き込み電位まで上昇させるものであり、前記選択セルに接続されるワード線を書き込み電位に到達させる時刻は、前記第２の書き込み条件のときよりも前記第１の書き込み条件のときのほうが遅い
ことを特徴とする不揮発性半導体メモリ。
直列接続される複数のメモリセルから構成されるＮＡＮＤストリングと、
前記ＮＡＮＤストリングの両端に１つずつ接続される２つのセレクトゲートトランジスタと、
前記複数のメモリセルのうち、前記２つのセレクトゲートトランジスタに隣接する２つのメモリセルのうちの１つを選択セルとするときの前記選択セルに対する第１の書き込み条件を、前記２つのセレクトゲートトランジスタに隣接しないメモリセルを前記選択セルとするときの前記選択セルに対する第２の書き込み条件と異ならせる書き込み制御回路と
を具備し、
前記第２の書き込み条件は、前記選択セルに接続されるワード線の電位を複数の段階を経て書き込み電位に到達させるもので、前記第１の書き込み条件は、前記ワード線の電位を、前記複数の段階を経ることなく、前記書き込み電位に到達させるものである
ことを特徴とする不揮発性半導体メモリ。
直列接続される複数のメモリセルから構成されるＮＡＮＤストリングと、
前記ＮＡＮＤストリングの両端に１つずつ接続される２つのセレクトゲートトランジスタと、
前記複数のメモリセルのうち、前記２つのセレクトゲートトランジスタに隣接する２つのメモリセルのうちの１つを選択セルとするときの前記選択セルに対する第１の書き込み条件を、前記２つのセレクトゲートトランジスタに隣接しないメモリセルを前記選択セルとするときの前記選択セルに対する第２の書き込み条件と時間的に異ならせる書き込み制御回路とを具備し、
前記第２の書き込み条件は、第１の期間中、前記選択セルに接続されるワード線を書き込み電位にするもので、前記第１の書き込み条件は、前記第１の期間よりも短い第２の期間中、前記ワード線を前記書き込み電位にするものである
ことを特徴とする不揮発性半導体メモリ。
前記書き込み制御回路は、前記２つのセレクトゲートトランジスタに隣接する前記２つのメモリセルのうちの１つを前記選択セルとするとき、第１の期間中、前記選択セル以外の非選択セルに接続されるワード線を転送電位にし、前記２つのセレクトゲートトランジスタに隣接しないメモリセルを前記選択セルとするとき、前記第１の期間よりも短い第２の期間中、前記ワード線を前記転送電位にすることを特徴とする請求項１乃至４のいずれか１項に記載の不揮発性半導体メモリ。