TWI633552B - 半導體記憶體裝置及半導體記憶體裝置之控制方法 - Google Patents

半導體記憶體裝置及半導體記憶體裝置之控制方法 Download PDF

Info

Publication number
TWI633552B
TWI633552B TW106106491A TW106106491A TWI633552B TW I633552 B TWI633552 B TW I633552B TW 106106491 A TW106106491 A TW 106106491A TW 106106491 A TW106106491 A TW 106106491A TW I633552 B TWI633552 B TW I633552B
Authority
TW
Taiwan
Prior art keywords
memory cell
voltage
word line
selected memory
voltage applied
Prior art date
Application number
TW106106491A
Other languages
English (en)
Other versions
TW201814711A (zh
Inventor
鳥山周一
堀井秀人
河井友也
Original Assignee
東芝記憶體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 東芝記憶體股份有限公司 filed Critical 東芝記憶體股份有限公司
Publication of TW201814711A publication Critical patent/TW201814711A/zh
Application granted granted Critical
Publication of TWI633552B publication Critical patent/TWI633552B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

在對記憶體胞的寫入操作中，當將被提供至選擇之記憶體胞的臨限電壓係小於參考值時，控制單元係操作以施加程式電壓至與該選擇之記憶體胞對應的字線，且致使所施加至第一字線的電壓高於所施加至第二字線的電壓，該第一字線對應於定位在第一端與該選擇之記憶體胞之間的第一未選擇之記憶體胞，及該第二字線對應於定位在第二端與該選擇之記憶體胞之間的第二未選擇之記憶體胞。

Description

半導體記憶體裝置及半導體記憶體裝置之控制方法 [相關申請案之對照]
此申請案係根據2016年9月21日所申請之先前的日本專利申請案第2016-184250號且主張該申請案的權益，該申請案的全部內容將結合於本文以供參考。
在下文中所敘述之實施例有關半導體記憶體裝置及其製造方法。
近年來，在進行NAND型快閃記憶體之小型化的同時，資料寫入操作中之元件間的干擾變得嚴重。也就是說，當將資料寫入於NAND型快閃記憶體之中時，寫通電壓係施加至未選擇之記憶體胞的閘極。該寫通電壓係設定該等未選擇之記憶體胞為開啟(ON)狀態的電壓，但不改變其臨限電壓。對照地，比寫通電壓更高的程式電壓係施加至其係寫入對象的選擇之記憶體胞的閘極。此將改變該選擇之記憶體胞的臨限電壓。
惟，由於在小型化的進行所導致之相鄰的記憶體胞之間的元件間干擾，所以具有該等相鄰的記憶體胞之臨限電壓改變之漸增的可能性。
依據實施例之半導體記憶體裝置包含：記憶體胞陣列，其中複數個記憶體胞係串聯連接以形成記憶體單元；字線，係連接至該複數個記憶體胞的控制閘極；位元線，係連接至該記憶體單元的第一端；源極線，係連接至該記憶體單元的第二端；以及控制單元，其控制該記憶體胞陣列。在對該等記憶體胞的寫入操作中，當將被提供至選擇之記憶體胞的臨限電壓係不小於參考值時，該控制單元係操作以施加程式電壓至與該選擇之記憶體胞對應的字線，且致使所施加至第一字線的電壓高於所施加至第二字線的電壓，該第一字線對應於定位在該第一端與該選擇之記憶體胞之間的第一未選擇之記憶體胞，及該第二字線對應於定位在該第二端與該選擇之記憶體胞之間的第二未選擇之記憶體胞。
1‧‧‧記憶體胞陣列
2‧‧‧行控制電路
3‧‧‧列控制電路
4‧‧‧資料輸入/輸出緩衝器
5‧‧‧位址暫存器
6‧‧‧命令介面
7‧‧‧狀態機器
9‧‧‧主機
10‧‧‧電壓產生電路
101‧‧‧基板
102、106、107、108‧‧‧導電層
103、103B‧‧‧層間絕緣層
105‧‧‧記憶體軸
109‧‧‧通孔接點佈線
110‧‧‧佈線
121‧‧‧核心絕緣層
122、154‧‧‧半導體層
123‧‧‧隧道絕緣層
124‧‧‧電荷累積層
125‧‧‧區塊絕緣層
第1圖係依據第一實施例之非揮發性半導體記憶體裝置的方塊圖；第2圖係等效電路圖，其描繪包含在記憶體胞陣列1中之記憶體區塊MB的結構； 第3圖係概要透視圖，其描繪記憶體指MF的結構；第4圖係概要透視圖，其描繪記憶體胞MC的結構；第5圖係剖視圖，其描繪依據第一實施例之非揮發性半導體記憶體裝置的結構；第6圖顯示依據第一實施例之非揮發性半導體記憶體裝置中之寫入操作(以2位元/胞方案)的實例；第7圖係依據第一實施例之非揮發性半導體記憶體裝置中的寫入操作(以2位元/胞方案)實例；第8圖解說已知裝置中之寫入操作中所施加的電壓；第9圖解說依據第一實施例之非揮發性半導體記憶體裝置中的寫入操作(升壓操作)；第10圖解說第一實施例之非揮發性半導體記憶體裝置中之寫入操作中所施加的電壓；第11圖解說第一實施例的優點；第12圖解說第一實施例的優點；第13圖解說第一實施例的優點；第14圖解說第一實施例的優點；第15圖解說第一實施例的優點；第16圖解說第二實施例之非揮發性半導體記憶體裝置中之寫入操作中所施加的電壓；第17圖解說第三實施例之非揮發性半導體記憶體裝置中之寫入操作中所施加的電壓；以及第18圖解說第四實施例之非揮發性半導體記憶體裝置中之寫入操作中所施加的電壓。
在下文中，將參照圖式以解說實施例。
[第一實施例]
其次，依據實施例之非揮發性半導體記憶體裝置將參照圖式而被詳細敘述。該等實施例僅係實例，且並不打算要限制本發明之範疇。
例如，在下文中所敘述之非揮發性半導體記憶體裝置具有其中，記憶體串在與基板交叉之方向中以直線延伸的結構。惟，類似的結構可應用至其中，記憶體串具有在中途折回至相對側之U形的結構。例如，在以下實施例中所使用之半導體記憶體裝置的個別圖式係概要地描繪。層的厚度、寬度、比例、及類似參數無需一定要與實際參數相同。
以下實施例有關以其中複數個金屬氧化物氮化物氧化物半導體(MONOS)型記憶體胞(電晶體)係沿著與基板相交的方向設置之結構的半導體記憶體裝置。該MONOS型記憶體胞包含：半導體層，其係設置在與基板相交的方向中且用作通道；以及閘極電極膜，經由電荷累積層而被設置在該半導體層的側表面上。惟，該記憶體胞可係例如，半導體氧化物氮化物氧化物半導體型記憶體胞(SONOS)，或浮動閘極型記憶體胞之另一個格式。
第1圖係依據第一實施例之非揮發性半導體記憶體裝 置的方塊圖。依據第一實施例之非揮發性半導體記憶體裝置在記憶體胞陣列1中的預定位址之中儲存由外部主機9所輸入的使用者資料。該非揮發性半導體記憶體裝置自記憶體胞陣列1中的預定位址讀取使用者資料，用以輸出至外部主機9。
該非揮發性半導體記憶體裝置包含記憶體胞陣列1，其儲存資料。該記憶體胞陣列1包含複數個記憶體區塊MB。如稍後在第2圖中所描述地，該等記憶體區塊MB包含複數個記憶體胞，以及位元線BL及字線WL，其係連接至該等記憶體胞。
該非揮發性半導體記憶體裝置包含圍繞著記憶體胞陣列1之周邊而被設置的行控制電路2。行控制電路2轉移電壓產生電路10中所產生之電壓至與輸入的使用者資料對應之所需的位元線BL。行控制電路2包含感測放大器(未顯示)，用以當讀取使用者資料時，感測預定之位元線BL的電壓或電流。
該非揮發性半導體記憶體裝置包含圍繞著記憶體胞陣列1之周邊而被設置的列控制電路3。列控制電路3轉移電壓產生電路10中所產生之電壓至與輸入的位址資料對應之所需的字線WL或類似的線。
該非揮發性半導體記憶體裝置包含位址暫存器5，其供應位址資料至行控制電路2及列控制電路3。位址暫存器5保持由資料輸入/輸出緩衝器4所輸入的位址資料。
該非揮發性半導體記憶體裝置包含電壓產生電路 10，其經由行控制電路2及列控制電路3而供應電壓至記憶體胞陣列1。電壓產生電路10以與由狀態機器7所輸入之內部控制信號對應的預定時序，產生及輸出預定大小的電壓。
該非揮發性半導體記憶體裝置包含狀態機器7，其將內部控制信號輸入至電壓產生電路10或類似電路。狀態機器7經由命令介面6而接受來自主機9的命令資料，用以執行諸如，讀取、寫入、及拭除之資料的輸入及輸出管理或類似操作。
該非揮發性半導體記憶體裝置包含經由I/O線而被連接至外部主機9的資料輸入/輸出緩衝器4。資料輸入/輸出緩衝器4接收來自外部主機9的寫入資料，用以轉移該資料至行控制電路2。資料輸入/輸出緩衝器4接收來自外部主機9的命令資料，用以轉移該資料至命令介面6。資料輸入/輸出緩衝器4來自外部主機9的位址資料，用以轉移該資料至位址暫存器5。進一步地，資料輸入/輸出緩衝器4接收來自行控制電路2的讀取資料，用以轉移該資料至外部主機9。
該非揮發性半導體記憶體裝置包含命令介面6，其接收來自外部主機9的外部控制信號。命令介面6根據由外部主機9所輸入之外部控制信號，而決定所輸入至資料輸入/輸出緩衝器4的資料是否係寫入資料、命令資料、及位址資料的任一者，而藉以控制資料輸入/輸出緩衝器4。命令介面6轉移從資料輸入/輸出緩衝器4接收的命令資 料至狀態機器7。
行控制電路2、列控制電路3、狀態機器7、電壓產生電路10、或類似電路組構控制電路，其控制記憶體胞陣列1。
下文將參照第2圖而敘述依據實施例的記憶體胞陣列1之電路組態的一部分。第2圖係等效電路圖，其描繪組構記憶體胞陣列1之記憶體區塊MB的組態。
記憶體區塊MB包含複數個記憶體胞MC。該等記憶體胞MC各自儲存建構上述的使用者資料之一個或複數個位元的資料。
在第2圖中所示之記憶體區塊MB處，列控制電路3選擇預定的汲極側選擇閘極線SGD及預定的字線WL，用以選擇預定數目的記憶體胞MC。行控制電路2從該等記憶體胞MC讀取資料，或寫入資料至該等記憶體胞MC。
該等記憶體區塊MB各包含複數個記憶體指MF。複數個位元線BL及源極線SL係共同地連接至該等複數個記憶體指MF。個別的記憶體指MF係經由位元線BL而被連接至行控制電路2，且經由源極線SL而被連接至源極線驅動器(未顯示)。
記憶體指MF包含複數個記憶體單元MU。記憶體單元MU具有連接至位元線BL的一端，及經由源極接點LI而被連接至源極線SL的另一端。包含在一記憶體指MF之中的該等記憶體單元MU皆被連接至不同的位元線BL。
記憶體單元MU包含串聯連接的記憶體胞MC。如下文所敘述地，記憶體胞MC包含半導體層、電荷累積層、及控制閘極電極。記憶體胞MC在與所施加至控制閘極電極之電壓對應的電荷累積層中累積電荷，用以改變控制閘極電壓(臨限電壓)而改變通道為導電狀態。在下文中，串聯連接的複數個記憶體胞MC係稱作〝記憶體串MS〞。列控制電路3轉移電壓至預定的字線WL，用以轉移此電壓至記憶體串MS中之預定的記憶體胞MC之控制閘極。
共同字線WL係連接至組構不同記憶體串MS之複數個記憶體胞MC的個別控制閘極。該等複數個記憶體胞MC係經由字線WL而被連接至列控制電路3。在第2圖中所示的實例中，該等字線WL係獨立地設置用於包含在記憶體單元MU中之個別的記憶體胞MC。該等字線WL係共同地設置用於包含在一記憶體區塊MB中之所有的記憶體單元MU。
記憶體單元MU包含連接在記憶體串MS與位元線BL之間的汲極側選擇閘極電晶體STD。該汲極側選擇閘極電晶體STD具有連接至汲極側選擇閘極線SGD的控制閘極。該汲極側選擇閘極線SGD係連接至列控制電路3，用以選擇性地連接記憶體串MS至與輸入信號對應的位元線BL。在第2圖中所示的實例中，該等汲極側選擇閘極線SGD係獨立地設置用於個別的記憶體指MF。汲極側選擇閘極線SGD係共同地連接至記憶體指MF中之所有汲極側選擇閘極電晶體STD的控制閘極。列控制電路3選 擇預定的汲極側選擇閘極線SGD，用以選擇性地連接預定記憶體指MF中的所有記憶體串MS至位元線BL。
記憶體單元MU包含源極側選擇閘極電晶體STS及最下層源極側選擇閘極電晶體STSb，其係連接在記憶體串MS與源極接點LI之間。源極側選擇閘極電晶體STS具有連接至源極側選擇閘極線SGS的控制閘極。最下層源極側選擇閘極電晶體STSb具有連接至最下層源極側選擇閘極線SGSb的控制閘極。在第2圖中所示的實例中，源極側選擇閘極線SGS係共同地連接至記憶體區塊MB中的所有源極側選擇閘極電晶體STS。同樣地，最下層源極側選擇閘極線SGSb係共同地連接至記憶體區塊MB中的所有最下層源極側選擇閘極電晶體STSb。列控制電路3連接記憶體區塊MB中的所有記憶體串MS至與輸入信號對應的源極線SL。
下文將參照第3圖而敘述記憶體胞陣列1的概要組態。第3圖係概要透視圖，其描繪記憶體指MF之組態的一部分。第3圖省略該組態的一部分。第3圖中所示的組態僅係實例。詳細的組態或類似之組態可視需要地予以改變。
記憶體指MF包含基板101及以Z方向疊層在該基板101上之複數個導電層102。該等導電層102係形成以具有板形狀，其包圍記憶體軸105的側表面。該等導電層102及該記憶體軸105具有相交部分，其作用為最下層源極側選擇閘極電晶體STSb、源極側選擇閘極電晶體 STS、記憶體胞MC、或汲極側選擇閘極電晶體STD。導電層102係由例如，諸如鎢(W)或多晶矽的導電層所組成。個別的導電層102作用為字線WL、記憶體胞MC之控制閘極電極、源極側選擇閘極線SGS、源極側選擇閘極電晶體STS之控制閘極電極、汲極側選擇閘極線SGD、汲極側選擇閘極電晶體STD之控制閘極電極、最下層源極側選擇閘極線SGSb、及最下層源極側選擇閘極電晶體STSb之控制閘極電極。
該等複數個導電層102係在X方向中的端部分處以階梯圖案設置。也就是說，導電層102包含接觸部分102a，其並不與定位在導電層102上方之導電層102的下表面相對。導電層102係在此接觸部分102a處連接至通孔接點佈線109(在下文中簡稱為〝接點109〞)。通孔接點佈線109具有設置佈線110之上端。通孔接點佈線109及佈線110係由諸如鎢之導電層所建構。
記憶體指MF包含導電層108。導電層108具有板形狀，其係與複數個導電層102之Y方向中的側表面相對，且以X方向及Z方向延伸。導電層108具有與基板101接觸的下端。導電層108係由例如，諸如鎢(W)之金屬材料所製成。導電層108作用為源極接點LI。
記憶體指MF包含複數個導電層106及導電層107。該複數個導電層106及該導電層107係設置在複數個導電層102及記憶體軸105的上面。該複數個導電層106係以X方向設置。該複數個導電層106及該導電層107以Y方 向延伸。記憶體軸105係各自連接至導電層106的下方表面。導電層106係由例如，諸如鎢(W)之導電層所建構，且作用為位元線BL。導電層108係連接至導電層107的下方表面。導電層107係由例如，諸如鎢(W)之導電層所建構，且作用為源極線SL。
其次，請參閱第4圖，下文將描述記憶體胞MC的概要組態。第4圖係概要透視圖，其描繪記憶體胞MC的組態。第4圖省略該組態的一部分。
記憶體胞MC係設置在導電層102與記憶體軸105相交的部分處。以自其中心側起之順序，記憶體軸105包含核心絕緣層121、半導體層122、隧道絕緣層123、及電荷累積層124。半導體層122、隧道絕緣層123、及電荷累積層124係堆疊在核心絕緣層121的側壁上。再者，區塊絕緣層125係設置在記憶體軸105與導電層102之間。
核心絕緣層121係由例如，諸如氧化矽(SiO2)之絕緣層所組成。半導體層122係由例如，諸如矽(Si)、矽鍺(SiGe)、碳化矽(SiC)、及碳(C)之半導體層所組成。半導體層122作用為記憶體胞MC的通道。隧道絕緣層123係由例如，諸如氧化矽(SiO2)之絕緣層所組成。電荷累積層124係由例如，諸如可累積電荷之氮化矽(SiN)的絕緣層所組成。區塊絕緣層125係由例如，諸如氧化矽(SiO2)之絕緣層所組成。雖然第4圖省略圖示，但例如，包含氧化鋁(Al2O3)的鐵電膜可被插入於區塊絕緣層125與導電層102之間。用以降低對稍後敘述的接點137之接觸電阻的導電 層126係配置在核心絕緣層121的上端處。在下文中所解說之實例不具有鐵電膜。惟，不用多說的是，此並不會限制該等實施例之範疇。
接著，請參閱第5圖，將更詳細地敘述依據實施例之非揮發性半導體記憶體裝置。第5圖係剖視圖，其描繪非揮發性半導體記憶體裝置之結構的一部分。
依據實施例之非揮發性半導體記憶體裝置包含基板101、設置在該基板101上之堆疊體SB、記憶體軸105、及導電層108。
堆疊體SB包含疊層在該基板101上之複數個導電層102。該複數個導電層102分別作用為記憶體胞MC的控制閘極、字線WL、及選擇電晶體STD,STS,STSb的選擇閘極線。記憶體軸105包含以與基板101垂直之Z方向延伸的半導體層122。此半導體層122作用為記憶體胞MC的通道或其類似者。導電層108作用為源極線接點LI。
接著，將解說該堆疊體SB。堆疊體SB包含複數個導電層102及交替地設置在基板101上的複數個層間絕緣層103。堆疊體SB亦包含區塊絕緣層125，其覆蓋導電層102的上方表面、下方表面、及側表面。導電層102係由例如，諸如鎢(W)之導電材料所形成。導電層102作用為記憶體胞MC的控制閘極或字線WL。此外，層間絕緣層103及區塊絕緣層125係由諸如氧化矽(SiO2)之絕緣材料所形成。
請注意的是，絕緣層134、135、及136係進一步地 以此順序沉積在層間絕緣層103的上方側之上。此外，位元線接點137係設置以穿透該等絕緣層134、135、及136，且到達記憶體軸105。此位元線接點137係在其上端處連接至位元線BL(導電層106)，其並未被描繪出。
此外，層間絕緣層103B係位在導電層102B與基板101之間。此致使導電層102B經由層間絕緣層103B而與基板101毗鄰。在層間絕緣層103B之Z方向中的膜厚度係製成比層間絕緣層103之Z方向中的膜厚度更小，該層間絕緣層103係位在比層間絕緣層103B更高的位置處。因而，當一定電壓被施加至最下層源極側選擇閘極線SGSb(導電層102B)時，反轉層(通道)係沿著基板101的表面而被形成。此允許足夠的胞電流流過記憶體單元MU、基板、及源極接點LI。
除此之外，記憶體軸105包含半導體層154。半導體層154係與基板101成一體地形成，且以Z方向自基板101延伸。半導體層154係藉由執行磊晶成長而被形成於基板101上的半導體層，半導體層154的晶面係藉由該磊晶成長而與當作基層之基板101的晶面對齊。當基板101係矽基板時，例如，半導體層154係由單晶矽所形成，且作用為最下層源極側選擇閘極電晶體SGSb的通道。半導體層154的上端係連接至半導體層122的下端。
如第5圖中所示，隧道絕緣層123及電荷累積層124係沿著記憶體軸105的側表面而被形成。隧道絕緣層123及電荷累積層124係連續形成，而無需在複數個記憶體胞 MC之間被分開。其中電荷累積層124係在複數個記憶體胞MC之間被連續形成的該結構係有利的，其中它是易於製造的。惟，其中當進行元件的小型化時，它在毗鄰的記憶體胞MC之間具有較大的元件間干擾係不利的。
然而，在此實施例中，元件間干擾係因為控制電路在寫入操作中執行以下的電壓應用，而被抑制。
首先，為了比較，將參照第6圖來敘述已知裝置中之寫入操作的實例。下文將解說其中連接字線WL4的記憶體胞MC4被處理做為選擇之記憶體胞的情況。此外，下文將解說其中採用在一記憶體胞MC中儲存2位元資料的方法(2位元/胞方法)。此僅係實例，且3位元或更多位元之資料可在一記憶體胞中被寫入。
2位元資料可藉由兩步驟而予以寫入：下方頁寫入操作，及上方頁寫入操作。如第6圖中所示，下方頁寫入操作係用以寫入2位元資料的較低位元之資料的寫入操作。特別地，當下方頁資料〝0〞係以指示拭除狀態之臨限電壓分佈Er(資料〝11〞)寫入至記憶體胞時，寫入操作被執行以提供表示下方頁資料〝0〞的臨限電壓分佈B。當下方頁資料係〝1〞時，臨限電壓分佈Er被維持，且寫入禁止狀態被給定。
如第7圖中所示，上方頁寫入操作係用以寫入2位元資料的上方頁資料之資料的寫入操作。特別地，當上方頁資料〝0〞係寫入至具有臨限電壓分佈Fr(資料〝11〞)或臨限電壓分佈B的記憶體胞時，寫入操作被執行以提供臨 限電壓分佈A或C。電壓應用操作係執行以致使具有臨限電壓分佈Er的記憶體胞MC被給定臨限電壓分佈A，且具有臨限電壓分佈B的記憶體胞MC被給定臨限電壓分佈C。當上方頁資料係〝1〞時，臨限電壓分佈Er或B被維持，且寫入禁止狀態被給定。
在已知裝置中，下方頁寫入操作及上方頁寫入操作二者係藉由施加電壓至個別的佈線而被執行，如第8圖中所示。用以寫入之程式電壓Vpgm(例如，20V或更大)係施加至連接到選擇之記憶體胞MCS(在此實例中，MC4)的選擇之字線WL。另一方面，並不寫入記憶體胞但將致使記憶體胞成為導電之寫通電壓VpassBL(例如，大約8至10V)被施加至未選擇之記憶體胞所連接的字線WL。位元線BL係根據將被寫入之資料而被提供以電源供應電壓VDD或0V。連接至選擇之電晶體STD的選擇閘極線SGD係設置以電源供應電壓VDD。連接至選擇之電晶體STS的選擇閘極線SGS係設置以例如，0V。源極線SL之電壓係設定為例如，0V。最下層選擇閘極線SGSb係設置以電源供應電壓VDD。
當將0V施加至位元線BL時，汲極側選擇閘極電晶體STD被設定為導電狀態，且0V係藉以施加至半導體層122。由於此，選擇之記憶體胞MCS的電荷累積層124被給定其中可根據與程式電壓Vpgm不同之電位而注入電子至該處的狀態(寫入准許之狀態)。
另一方面，當將電源供應電壓VDD施加至位元線BL 時，汲極側選擇閘極電晶體STD被設定為非導電狀態，且半導體層122被給定浮動狀態(寫入禁止之狀態)。
在如第8圖中所示地藉由電壓而執行下方頁寫入操作或上方頁寫入操作之後，驗證讀取操作被執行做為用以確認是否獲得所需之臨限電壓分佈A、B、或C的讀取操作，雖然省略其說明。
在驗證讀取操作中，與將被提供之臨限電壓分佈的下限對應之驗證讀取電壓Vav、Vbv、及Vcv的任一者，係施加至連接到選擇之記憶體胞MC的選擇之字線WL(第6圖，請參閱第7圖)，與正常讀取操作相似地。該等驗證讀取電壓Vav、Vbv、及Vcv對應於臨限電壓分佈A、B、及C的下限，且高於在讀取操作中被給定至選擇之記憶體胞之控制閘極的讀取電壓Va、Vb、及Vc。另一方面，連接到未選擇之記憶體胞的未選擇之字線被給定讀取路徑電壓Vread，其將開啟記憶體胞MC而不管所儲存之資料(例如，電壓Vread具有高於臨限電壓分佈C之上限的值)。位元線BL被提供以一定的預充電電壓Vb。
在此情形下，若電流流過選擇之記憶體胞MC時，則相對於與驗證讀取電壓對應之臨限電壓分佈的寫入操作係決定為未完成(失效(FAIL))。相反地，若電流不流過選擇之記憶體胞MC時，則寫入操作係決定為完成(通過(PASS))。當在此驗證讀取操作中被決定為失效時，則下一個寫入操作藉由升壓寬度△V而將程式電壓Vpgm設定為更大值。此操作係在下文中稱作升壓操作。例如，如第 9圖中所示，寫入操作係以設定為初始值Vpgm0的程式電壓Vpgm開始。然後，在驗證讀取操作中被判斷為失效(FAIL)，進行升壓操作。一般而言，具有當將被提供至選擇之記憶體胞的臨限電壓係較高時，升壓操作的次數變得更大的傾向。
如上述地，在已知裝置的寫入操作中，所施加至連接到未選擇之記憶體胞的未選擇之字線WL的電壓皆被設定為相同的電壓VpassBL，而不管該字線的位置。惟，如稍後將詳細敘述地，元件間干擾可致使未選擇之記憶體胞的臨限電壓改變。
從而，第一實施例的寫入操作係執行如下，如第10圖中所示。也就是說，寫通電壓VpassBL係施加至選擇之記憶體胞MC4的位元線BL側上之未選擇的字線WL，與已知裝置相似地。另一方面，低於上述之寫通電壓VpassBL的寫通電壓VpassSL(<VpassBL)係施加至選擇之記憶體胞MC4的源極線SL側上之未選擇的字線WL。例如，寫通電壓VpassSL可被設定為比寫通電壓VpassBL更小2至3V的電壓。當需進一步地抑制元件間干擾時，較佳的是，將寫通電壓VpassSL設定為負值(VpassSL<0)。抑制該元件間干擾可抑制未選擇之記憶體胞中的臨限電壓之未預期的改變。
然而，第10圖之電壓的應用僅當將藉由寫入操作而被提供至選擇之記憶體胞MCS的臨限電壓Vth不小於一定值(例如，3V)時被執行。當將藉由寫入操作而被提供至 選擇之記憶體胞MCS的臨限電壓Vth小於一定值時，相同的寫通電壓VpassBL被提供至所有未選擇之字線WL，與第8圖相似地。例如，假設其中執行如第6及7圖中所描繪之2位元/胞的寫入操作的情況。在此情況中，當執行相對於臨限電壓分佈A至C中之臨限電壓分佈A的寫入操作時，可執行第8圖的電壓應用。當執行相對於臨限電壓分佈B或C的寫入操作時，可執行第10圖的電壓應用。
在第10圖的電壓應用方法中，雖然元件間干擾被抑制，但電子遷移率減少，且寫入操作的速度劣化。另一方面，在第8圖的電壓應用方法中，雖然元件間干擾大，但電子遷移率高。當將被提供至選擇之記憶體胞MCS的臨限電壓Vth係低時(例如，當給定臨限電壓分佈A時)，則將被施加至選擇之記憶體胞MCS的控制閘極(選擇之字線WL4)之電壓可具有很小值，且程式電壓Vpgm之脈波施加的數目通常可很小。從而，根據將被提供至選擇之記憶體胞MCS的臨限電壓Vth之值而在第8圖的操作與第10圖的操作之間切換，可導致寫入速度及元件間干擾抑制二者的改善。
如上述，在寫入操作中，第一實施例根據將被提供至選擇之記憶體胞MCS的臨限電壓之大小，而改變將被提供至未選擇之字線的寫通電壓之大小。此抑制寫入操作速度中的減少，且限制鄰近之記憶體胞中的元件間干擾。
將參照第11至13圖來敘述第一實施例的優點。
第11及12圖係概念圖，其描繪當在已知裝置中執行寫入操作時之電荷累積層124中的電荷累積狀態。此外，第13圖係概念圖，其描繪第一實施例中之電荷累積層124中的電荷累積狀態。在第11圖至第13圖中，具有影線的部分描繪累積之電荷存在於電荷累積層124中的區域。
在此，假定的是，假設記憶體胞MC4為選擇之記憶體胞MCS。在此情況中，若電壓VpassBL係施加至位元線BL側及源極線SL側二者之上的所有未選擇之字線WL時，則其中電荷被累積之電荷累積層124中的區域可在選擇之記憶體胞MC4與鄰近的未選擇之記憶體胞MC3之間的位置處，及在選擇之記憶體胞MC4與鄰近的未選擇之記憶體胞MC5之間的位置中重疊。
如第11圖中所示，當寫入下方頁時，在選擇之記憶體胞MC4中的電荷累積層124中之累積電荷的總計很小。在此情況中，具有其中存在累積之電荷的區域重疊之低的可能性。
然而，如第12圖中所示，當寫入上方頁時，在選擇之記憶體胞MC4中的電荷累積層124中之累積電荷的總計很大。在此情況中，具有其中存在累積之電荷的區域重疊之高的可能性。
若其中存在累積之電荷的區域重疊，且重疊之區域很大時，電荷可移動穿過重疊區，且由於此，具有可在未選擇之記憶體胞中發生臨限電壓之未預期改變的可能性。例 如，在選擇記憶體胞MC4做為選擇之記憶體胞的寫入操作中，若當作目標電壓之臨限電壓Vth很高，且因此，所注入至選擇之記憶體胞MC4中的電荷累積層124內之電荷的總計很大時，則其中累積之電荷存在於選擇之記憶體胞MC4中的電荷累積層124內的區域將朝向鄰近的未選擇之記憶體胞MC3及MC5而擴展。此致使決定鄰近的未選擇之記憶體胞MC3及MC5的臨限電壓之累積電荷的分佈改變，而藉以改變鄰近的未選擇之記憶體胞MC3及MC5的臨限電壓。此意指的是，對選擇之記憶體胞MC4的寫入操作將致使鄰近的未選擇之記憶體胞MC3及MC5的臨限電壓變化。特別地，當選擇之記憶體胞MC4的臨限電壓Vth上升至例如，3V或更大之高電壓時，此傾向會顯著。在未選擇之記憶體胞的臨限電壓中之未預期的改變被稱做〝元件間干擾〞。
因而，在第一實施例中，具有高電壓值的寫通電壓VpassBL係施加至位在選擇之記憶體胞MCS的位元線BL側上之未選擇的字線WL，而具有低電壓值的寫通電壓VpassSL(<VpassBL)僅被施加至位在選擇之記憶體胞MCS的源極線SL側上之未選擇的字線WL。藉由這樣做，如第13圖中所示，在選擇之記憶體胞MCS(MC4)之電荷累積層124的源極線SL側上之末端處的累積電荷濃度，變成比在選擇之記憶體胞MCS(MC4)之電荷累積層124的位元線BL側上之末端處的累積電荷濃度更低。由於此，如第14圖中所示，在電荷累積層124中之累積電荷存在的 區域偏移至選擇之記憶體胞MC4中的位元線BL側。此可防止累積之電荷存在的區域在選擇之記憶體胞MC4與源極線SL側上之鄰近的未選擇之記憶體胞MC3之間重疊。此可減低來自選擇之記憶體胞MC4的源極線SL側上之末端的電荷注入。
即使單獨地具備此，對選擇之記憶體胞MC4的寫入操作仍可較少地影響到在源極線SL側與該處毗鄰的鄰近之未選擇之記憶體胞MC3。特別地，可減少早已被保留在未選擇之記憶體胞MC中的累積電荷之總計的變化。也就是說，對選擇之記憶體胞MC4的寫入操作可較少地影響到源極線SL側之鄰近的未選擇之記憶體胞MC3之臨限電壓的變化。
另一方面，所施加至位元線BL側上之鄰近的未選擇之記憶體胞MC5的寫通電壓係VpassBL，與已知裝置相似地。因而，仍有可能的是，對選擇之記憶體胞MC4的寫入操作可影響到位元線BL側之毗鄰的未選擇之記憶體胞MC5之臨限電壓的變化。然而，寫入操作以在源極線SL側的記憶體胞MC1開始，且以朝向位元線BL的方向(MC1→MC2→MC3...)順序地進行。若執行依據該順序的寫入操作，且同時執行如上述之驗證讀取操作時，與在該寫入操作之前比較，記憶體胞MC5的臨限電壓(累積電荷)係由對選擇之記憶體胞MC4的寫入操作所偏移。惟，臨限電壓之此偏移可在執行對記憶體胞MC5的寫入操作時被修正。也就是說，若執行寫入操作而從源極線SL側到 位元線BL側依序地選擇將被寫入的記憶體胞時，則在選擇之記憶體胞MCS的位元線BL側上之鄰近的未選擇之記憶體胞的臨限偏移可被最終地降低。若第一實施例的寫入操作係在選擇之記憶體胞MC4的臨限電壓Vth上升至例如，3V或更大之高值的時候執行時，則可縮短用於該寫入操作所需的時間，且可有效地抑制元件間干擾。
第15圖係用於將被提供至未選擇之字線的寫通電壓之不同值的圖形，其指示將被提供至選擇之記憶體胞MCS的臨限電壓Vth@MCS，與當提供Vth@MCS時之鄰近的未選擇之記憶體胞中的臨限電壓之變化量△Vth間的關係。在該等圖形中，黑色圓點之曲線顯示其中應用已知方法而提供高的寫通電壓VpassBL至所有未選擇之字線的情況。此外，白色圓點、矩形點、及菱形點之圖形指示其中定位在選擇之記憶體胞MCS的源極線SL側的未選擇之字線，係提供以低於在位元線BL側中之寫通電壓VpassSL的情況。白色圓點、矩形點、及菱形點之圖形指示的是，VpassSL的電壓值分別被設定為V1、V2、V3(V1>V2>V3)。
從第15圖可以看出，當將被提供至選擇之記憶體胞MCS的臨限電壓Vth@MCS很小時，臨限電壓之變化量△Vth係抑制至很小值，而不管將被提供至未選擇之字線WL的寫通電壓之值。然而，應瞭解的是，當將被提供至選擇之記憶體胞MCS的臨限電壓Vth@MCS變高時，將被提供至未選擇之字線WL的寫通電壓之影響變得顯著。 當高的寫通電壓VpassBL被提供至所有未選擇之字線時，在鄰近的未選擇之記憶體胞中的臨限電壓之變化量△Vth變得更高。相反地，當寫通電壓VpassSL係施加至位在選擇之記憶體胞MCS的源極線SL側中之未選擇之字線WL時，變化量△Vth變低。當電壓VpassSL的電壓值變得如V1、V2、V3...一樣地小時，變化量△Vth進一步地變得更小。
[第二實施例]
其次，將參照第16圖來敘述依據第二實施例之半導體記憶體裝置。因為第二實施例之半導體記憶體裝置的結構係與第一實施例之該者實質地相同，所以將省略重複的說明。在此第二實施例中，在寫入操作中的電壓應用係與第一實施例不同。
如第16圖中所示，當對選擇之記憶體胞MCS，例如，對記憶體胞MC4執行寫入操作時，此第二實施例僅提供低的寫通電壓VpassSL至源極線SL側之與選擇之記憶體胞MC4鄰近的字線WL3。定位在字線WL3的源極線SL側上之未選擇之字線WL被提供以高的寫通電壓VpassBL。此係與第一實施例不同。應注意的是，第16圖的電壓應用係在將被提供至選擇之記憶體胞MCS的臨限電壓Vth不小於一定值(例如，3V)的時候執行，而第8圖的操作係在小於該一定值的時候執行。此特性係與第一實施例相同。如上述，即使在僅提供寫通電壓VpassSL至源 極線SL側上之與選擇之記憶體胞MC4鄰近的未選擇之字線WL3的方法下，在選擇之記憶體胞MC4與鄰近的未選擇之記憶體胞MC3之間的元件間干擾仍被充分地抑制。因而，依據第二實施例，可獲得與第一實施例之該者實質地相同的優點。
[第三實施例]
接著，將參照第17圖來敘述依據第三實施例之半導體記憶體裝置。因為第三實施例之半導體記憶體裝置的結構係與第一實施例之該者實質地相同，所以將省略重複的說明。在此第三實施例中，在寫入操作中的電壓應用係與第一實施例不同。
第三實施例係與第一實施例相似，其中，當在選擇之記憶體胞MCS上，例如，在記憶體胞MC4上執行寫入操作時，位在選擇之記憶體胞MC4的源極線側上之字線WL1至WL3被提供以低於寫通電壓VpassBL的寫通電壓。
惟，在此第三實施例中，當在源極線SL與選擇之記憶體胞MCS之間具有複數個未選擇之字線WL時，與選擇之記憶體胞MCS遠離的未選擇之字線WL被提供以更低的電壓。也就是說，在第17圖的情況中，將被提供至未選擇之字線WL3、WL2、及WL1的電壓分別係VpassSL3、VpassSL2、VpassSL1。它們被給定VpassSL3>VpassSL2>VpassSL1的關係。此係與第一實施例不同。
應注意的是，第17圖的電壓應用係在將被提供至選擇之記憶體胞MCS的臨限電壓Vth不小於一定值(例如，3V)的時候執行，而第8圖的操作係在小於該一定值的時候執行。此特性係與第一實施例相同。依據第三實施例，可獲得與第一實施例之該者大致相同的優點。
[第四實施例]
接著，將參照第18圖來敘述依據第四實施例之半導體記憶體裝置。因為第四實施例之半導體記憶體裝置的結構係與第一實施例之該者實質地相同，所以將省略重複的說明。在此第四實施例中，在寫入操作中的電壓應用係與第一實施例不同。
第四實施例係與上述實施例不同，其中，第一電壓應用操作及第二電壓應用操作係如第18圖中所示地重複著。第一電壓應用操作係施加相同的寫通電壓VpassBL至所有未選擇之字線WL的電壓應用操作，且係與已知裝置中所進行之方法相同的電壓應用操作。另一方面，第二電壓應用操作係其中寫通電壓VpassBL被施加至選擇之記憶體胞MCS的位元線BL側上之未選擇之字線WL，而低於寫通電壓VpassBL的寫通電壓VpassSL被施加至選擇之記憶體胞MCS的源極線SL側上之未選擇之字線WL的電壓應用操作。該兩個電壓應用操作係輪流地執行，例如，一個接一個地。因為第一電壓應用操作係與已知方法相同，所以元件間干擾大。然而，在第二電壓應用操作中， 元件間干擾被抑制。元件間干擾可藉由例如，在一寫入操作中輪流執行第一電壓應用操作及第二電壓應用操作，而加以抑制。
應注意的是，與上述實施例相似地，此第四實施例的操作係僅當將被提供至選擇之記憶體胞MCS的臨限電壓Vth不小於一定值時進行。若小於該一定值時，則可使用已知方法(第8圖)，與上述實施例中相似地。
雖然已描述本發明的某些實施例，但該等實施例僅當做實例而被呈現，且並不意圖要限制本發明之範疇。實際上，在此所描述之新穎的方法和系統可以以各種其他的形式實施；而且，在此所描述之方法和系統的形式中之種種省略、取代、及改變可予以做成，而不會背離本發明的精神。附錄之申請專利範圍及其等效範圍係打算要涵蓋該等形式或修正為落在本發明的範疇和精神之內。

Claims (16)

  1. 一種半導體記憶體裝置，包含：記憶體胞陣列，其中複數個記憶體胞係串聯連接以形成記憶體單元；字線，係連接至該複數個記憶體胞的控制閘極；位元線，係連接至該記憶體單元的第一端；源極線，係連接至該記憶體單元的第二端；以及控制單元，其控制該記憶體胞陣列，其中在對該等記憶體胞的寫入操作中，當將被提供至選擇之記憶體胞的臨限電壓係不小於參考值時，該控制單元係操作以施加程式電壓至與選擇之記憶體胞對應的字線，且致使所施加至第一字線的電壓高於所施加至第二字線的電壓，該第一字線對應於定位在該第一端與該選擇之記憶體胞之間的第一未選擇之記憶體胞，及該第二字線對應於定位在該第二端與該選擇之記憶體胞之間的第二未選擇之記憶體胞。
  2. 如申請專利範圍第1項之半導體記憶體裝置，其中當將被提供至選擇之記憶體胞的臨限電壓係不小於參考值時，則所施加至該第二字線的該電壓具有負值。
  3. 如申請專利範圍第1項之半導體記憶體裝置，其中在對該等記憶體胞的寫入操作中，當將被提供至選擇之記憶體胞的臨限電壓係小於參考值時，該控制單元係操 作以施加程式電壓至與該選擇之記憶體胞對應的該字線，且致使所施加至該第一字線的該電壓與所施加至該第二字線的該電壓相等，該第一字線對應於定位在該第一端與該選擇之記憶體胞之間的該第一未選擇之記憶體胞，及該第二字線對應於定位在該第二端與該選擇之記憶體胞之間的該第二未選擇之記憶體胞。
  4. 如申請專利範圍第3項之半導體記憶體裝置，其中當將被提供至選擇之記憶體胞的臨限電壓係不小於參考值時，則所施加至該第二字線的該電壓具有負值。
  5. 如申請專利範圍第1項之半導體記憶體裝置，其中當具有複數個該第二字線時，該控制單元施加較高的電壓至較靠近該選擇之記憶體胞的該第二字線。
  6. 如申請專利範圍第1項之半導體記憶體裝置，其中當將被提供至選擇之記憶體胞的臨限電壓係不小於參考值時，該控制單元係操作以執行第一電壓應用操作及第二電壓應用操作，該第一電壓應用操作致使所施加至該第一字線的該電壓高於所施加至該第二字線的該電壓，以及該第二電壓應用操作致使所施加至該第一字線的該電壓與所施加至該第二字線的該電壓相等。
  7. 如申請專利範圍第3項之半導體記憶體裝置，其中當將被提供至選擇之記憶體胞的臨限電壓係不小於參 考值時，該控制單元係操作以執行第一電壓應用操作及第二電壓應用操作，該第一電壓應用操作致使所施加至該第一字線的該電壓高於所施加至該第二字線的該電壓，以及該第二電壓應用操作致使所施加至該第一字線的該電壓與所施加至該第二字線的該電壓相等。
  8. 如申請專利範圍第7項之半導體記憶體裝置，其中當將被提供至選擇之記憶體胞的臨限電壓係不小於參考值時，則所施加至該第二字線的該電壓具有負值。
  9. 如申請專利範圍第1項之半導體記憶體裝置，其中該控制單元係操作以從該第二端順序地選擇記憶體胞，用以執行寫入操作。
  10. 如申請專利範圍第9項之半導體記憶體裝置，其中當將被提供至選擇之記憶體胞的臨限電壓係不小於參考值時，則所施加至該第二字線的該電壓具有負值。
  11. 如申請專利範圍第1項之半導體記憶體裝置，其中該記憶體單元包含：記憶體軸；電荷累積層，係設置在該記憶體軸的側壁上；以及導電層，其圍繞該記憶體軸的側表面，該電荷累積層係連續地設置在一記憶體單元的該複數個記憶體胞上。
  12. 一種半導體記憶體裝置的控制方法，該半導體記 憶體裝置包含：記憶體胞陣列，其中複數個記憶體胞係串聯連接以形成記憶體單元；字線，係連接至該複數個記憶體胞的控制閘極；位元線，係連接至該記憶體單元的第一端；以及源極線，係連接至該記憶體單元的第二端；其中在對該等記憶體胞的寫入操作中，該方法包含，當將被提供至選擇之記憶體胞的臨限電壓係不小於參考值時，施加程式電壓至與該選擇之記憶體胞對應的字線，且致使所施加至第一字線的電壓高於所施加至第二字線的電壓，該第一字線對應於定位在該第一端與該選擇之記憶體胞之間的第一未選擇之記憶體胞，及該第二字線對應於定位在該第二端與該選擇之記憶體胞之間的第二未選擇之記憶體胞。
  13. 如申請專利範圍第12項之半導體記憶體裝置的控制方法，其中當將被提供至選擇之記憶體胞的臨限電壓係不小於參考值時，則所施加至該第二字線的該電壓具有負值。
  14. 如申請專利範圍第12項之半導體記憶體裝置的控制方法，其中當將被提供至選擇之記憶體胞的臨限電壓係不小於參考值時，該方法執行第一電壓應用操作及第二電壓應用操作，該第一電壓應用操作致使所施加至該第一字線的該電壓高於所施加至該第二字線的該電壓，以及 該第二電壓應用操作致使所施加至該第一字線的該電壓與所施加至該第二字線的該電壓相等。
  15. 如申請專利範圍第12項之半導體記憶體裝置的控制方法，其中在對該等記憶體胞的寫入操作中，當將被提供至選擇之記憶體胞的臨限電壓係小於參考值時，該方法進一步包含：施加程式電壓至與該選擇之記憶體胞對應的該字線，且致使所施加至該第一字線的該電壓與所施加至該第二字線的該電壓相等，該第一字線對應於定位在該第一端與該選擇之記憶體胞之間的該第一未選擇之記憶體胞，及該第二字線對應於定位在該第二端與該選擇之記憶體胞之間的該第二未選擇之記憶體胞。
  16. 如申請專利範圍第15項之半導體記憶體裝置的控制方法，其中當將被提供至選擇之記憶體胞的臨限電壓係不小於參考值時，該方法執行第一電壓應用操作及第二電壓應用操作，該第一電壓應用操作致使所施加至該第一字線的該電壓高於所施加至該第二字線的該電壓，以及該第二電壓應用操作致使所施加至該第一字線的該電壓與所施加至該第二字線的該電壓相等。
TW106106491A 2016-09-21 2017-02-24 半導體記憶體裝置及半導體記憶體裝置之控制方法 TWI633552B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016-184250 2016-09-21
JP2016184250A JP2018049675A (ja) 2016-09-21 2016-09-21 半導体記憶装置及びその制御方法

Publications (2)

Publication Number Publication Date
TW201814711A TW201814711A (zh) 2018-04-16
TWI633552B true TWI633552B (zh) 2018-08-21

Family

ID=60021654

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106106491A TWI633552B (zh) 2016-09-21 2017-02-24 半導體記憶體裝置及半導體記憶體裝置之控制方法

Country Status (4)

Country Link
US (1) US9792991B1 (zh)
JP (1) JP2018049675A (zh)
CN (1) CN107863124B (zh)
TW (1) TWI633552B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109215696B (zh) * 2017-06-29 2022-10-04 爱思开海力士有限公司 执行编程操作的非易失性存储器件及其操作方法
US11502104B2 (en) * 2019-08-15 2022-11-15 Sandisk Technologies Llc Antiferroelectric memory devices and methods of making the same
US11430813B2 (en) 2019-08-15 2022-08-30 Sandisk Technologies Llc Antiferroelectric memory devices and methods of making the same
JP2022035525A (ja) * 2020-08-21 2022-03-04 キオクシア株式会社 半導体記憶装置の動作条件の調整方法
CN119400226B (zh) * 2025-01-02 2025-11-21 青岛海存微电子有限公司 一种一次可编程存储单元以及存储阵列

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090135656A1 (en) * 2006-12-14 2009-05-28 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory device with dummy cells and method of programming the same
US20110128789A1 (en) * 2002-09-30 2011-06-02 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device including plural memory cells and a dummy cell coupled to an end of a memory cell
US20130070532A1 (en) * 2011-09-21 2013-03-21 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US20140063972A1 (en) * 2012-08-28 2014-03-06 Kabushiki Kaisha Toshiba Semiconductor storage device
US9082488B2 (en) * 2012-08-30 2015-07-14 SK Hynix Inc. Flash memory device and method of programming the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007226897A (ja) 2006-02-23 2007-09-06 Toshiba Corp 半導体集積回路装置
JP2011187140A (ja) 2010-03-10 2011-09-22 Toshiba Corp 不揮発性半導体記憶装置
KR20130008275A (ko) * 2011-07-12 2013-01-22 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US9286987B1 (en) * 2014-09-09 2016-03-15 Sandisk Technologies Inc. Controlling pass voltages to minimize program disturb in charge-trapping memory
JP2016152052A (ja) * 2015-02-18 2016-08-22 株式会社東芝 半導体記憶装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110128789A1 (en) * 2002-09-30 2011-06-02 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device including plural memory cells and a dummy cell coupled to an end of a memory cell
US20120262989A1 (en) * 2002-09-30 2012-10-18 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device including plural memory cells and a dummy cell coupled to an end of a memory cell
US20130279261A1 (en) * 2002-09-30 2013-10-24 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device including plural memory cells and a dummy cell coupled to an end of a memory cell
US20090135656A1 (en) * 2006-12-14 2009-05-28 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory device with dummy cells and method of programming the same
US20130070532A1 (en) * 2011-09-21 2013-03-21 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US20140063972A1 (en) * 2012-08-28 2014-03-06 Kabushiki Kaisha Toshiba Semiconductor storage device
US9082488B2 (en) * 2012-08-30 2015-07-14 SK Hynix Inc. Flash memory device and method of programming the same

Also Published As

Publication number Publication date
TW201814711A (zh) 2018-04-16
CN107863124B (zh) 2021-04-20
CN107863124A (zh) 2018-03-30
JP2018049675A (ja) 2018-03-29
US9792991B1 (en) 2017-10-17

Similar Documents

Publication Publication Date Title
US12148482B2 (en) Semiconductor memory device
JP5524134B2 (ja) 不揮発性半導体記憶装置
TWI809347B (zh) 半導體記憶裝置
US7773429B2 (en) Non-volatile memory device and driving method thereof
US20110267890A1 (en) Semiconductor memory device including stacked gate having charge accumulation layer and control gate and method of writing data to semiconductor memory device
US9183935B2 (en) Semiconductor memory device having programmable select transistors within memory units
TWI633552B (zh) 半導體記憶體裝置及半導體記憶體裝置之控制方法
US20170271345A1 (en) Semiconductor memory device and method of manufacturing the same
CN116153366A (zh) 非易失性存储器装置及其编程方法
JP2011023705A (ja) 不揮発性半導体記憶装置
US20130080718A1 (en) Semiconductor memory device and method of operating the same
US8767460B2 (en) Nonvolatile semiconductor memory device
US9935115B2 (en) Nonvolatile semiconductor storage device and method of manufacturing nonvolatile semiconductor storage device
JP4960018B2 (ja) 不揮発性半導体メモリ
JP2021136374A (ja) 半導体記憶装置
US20170271015A1 (en) Storage device and method of controlling the storage device
US20140239366A1 (en) Non-volatile semiconductor storage device
US20160267989A1 (en) Nonvolatile semiconductor memory device and operation method thereof