CN116153366A - 非易失性存储器装置及其编程方法 - Google Patents

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Abstract

提供了一种非易失性存储器装置及其操作方法。非易失性存储器装置的操作方法，非易失性存储器装置包括各自包括第一堆叠件和邻近于第一堆叠件的第二堆叠件的多个单元串，操作方法包括步骤：通过将包括第一多个电压电平的编程电压施加至连接至多个单元串中的每一个的第一堆叠件的选择字线，在其中多个编程循环被执行的时间段期间执行第一编程操作；在该时间段期间，将包括第二多个电压电平的第二电压施加至连接至多个单元串中的每一个的第一堆叠件的非选择字线；以及在该时间段期间，将第三电压保持在第一电平，第三电压施加至连接至多个单元串中的每一个的第二堆叠件的非选择字线。

Description

非易失性存储器装置及其编程方法
相关申请的交叉引用
本申请基于并要求于2021年11月23日在韩国知识产权局提交的韩国专利申请No.10-2021-0162599的优先权，该申请的公开以引用方式全文并入本文中。
技术领域
本公开整体涉及一种非易失性存储器装置，更具体地说，涉及一种非易失性存储器装置及其编程方法，该非易失性存储器装置的升压(boosting)效率通过在多堆叠结构中使用中心伪线晶体管而增大。
背景技术
半导体存储器装置用于存储数据，并且分为易失性存储器装置和非易失性存储器装置。作为非易失性存储器装置的示例，闪速存储器装置可用于智能电话、个人计算机(PC)、固态驱动器(SSD)、通用串行总线(USB)存储器、数码相机、移动电话、平板PC和其它装置。
在具有多堆叠结构的三维(3D)NAND闪速存储器中，伪字线存在于多堆叠件之间。伪字线由于处理原因等未被用作存储数据的存储器单元。虽然伪字线占据闪速存储器中的空间，但是难以使用伪字线存储数据，并且因此，伪字线被看作是浪费的资源。需要利用伪字线开发闪速存储器的性能。
随着高度集成的竖直闪速存储器装置的数量增加，闪速存储器的沟道变长。随着沟道变长，升压涉及的字线的数量增加，并且因此，升压效率降低。
发明内容
提供了一种其中利用中心伪线晶体管增大升压效率的存储器装置及其编程方法。
附加方面将在下面的描述中部分阐述，并且部分将从描述中显而易见，或者可以通过所呈现的实施例的实践来了解。
根据示例实施例的一方面，一种非易失性存储器装置的操作方法，非易失性存储器装置包括各自包括第一堆叠件和邻近于第一堆叠件的第二堆叠件的多个单元串，操作方法可包括步骤：通过将包括多个第一电压电平的编程电压施加至连接至多个单元串中的每一个的第一堆叠件的选择字线，在其中多个编程循环被执行的时间段中执行第一编程操作；在该时间段中，将包括第二多个电压电平的第二电压施加至连接至多个单元串中的每一个的第一堆叠件的非选择字线；以及在该时间段中，将第三电压保持在第一电平，第三电压施加至连接至多个单元串中的每一个的第二堆叠件的非选择字线。
根据示例实施例的一方面，一种非易失性存储器装置的操作方法，非易失性存储器装置包括连接至多条位线的多个单元串，其中，多个单元串包括分别连接至多条位线的多个串选择晶体管，操作方法可包括：在第一时间段期间将包括第一电平的第一电压施加至多条位线中的第一位线和第二位线；在第一时间段之后的第二时间段期间将包括第二电平的第二电压施加至第一位线；在第二时间段期间，将多个串选择晶体管中的连接至第一位线的单元串中包括的第一串选择晶体管导通；在第二时间段期间，将多个串选择晶体管中的连接至第二位线的单元串中包括的第二串选择晶体管截止；以及在第二时间段期间，将施加至第二位线的第三电压保持在第二电平。
根据示例实施例的一方面，一种非易失性存储器装置可包括：存储器单元阵列，其包括多个单元串；电压生成器，其被配置为生成施加至连接至多个单元串的位线的电压；以及控制电路，其被配置为对从存储器单元阵列外部接收的数据编程。控制电路可被配置为：通过以下操作来控制包括选择字线的选择堆叠件与邻近于选择堆叠件的堆叠件之间的电连接：控制邻近于选择堆叠件和与选择堆叠件邻近的堆叠件之间的边界的至少一个晶体管，并且控制施加至连接至于选择堆叠件邻近的堆叠件的非选择字线的电压，以在其中用于存储器单元阵列的多个编程循环被执行的时间段期间保持第一电平。
附图说明
本公开的特定实施例的以上和其它方面、特征和优点将从下面结合附图的描述中更加显而易见，在附图中：
图1是根据示例实施例的非易失性存储器装置的编程方法的流程图；
图2是根据示例实施例的存储器系统的框图；
图3是根据示例实施例的图2的存储器装置的框图；
图4是示出根据示例实施例的图3的存储器块的透视图；
图5是根据示例实施例的图3的存储器块的等效电路图；
图6是示出根据示例实施例的图5的存储器块的编程偏压条件的示例的图；
图7是示出根据示例实施例的具有一条中心伪线的存储器单元阵列的结构的电路图；
图8是示出根据示例实施例的具有两条中心伪线的存储器单元阵列的结构的电路图；
图9是示出根据示例实施例的二堆叠单元串的图；
图10是示出根据示例实施例的将编程禁止预充电电压施加至位线的图；
图11A、图11B和图11C是示出根据示例实施例的当第一堆叠件被编程时单元串的操作的图；
图12是示出根据示例实施例的当第二堆叠件被编程时的单元串的操作的图；
图13A和图13B是示出根据示例实施例的电压电平的时序的图；
图14A、图14B和图14C是示出根据示例实施例的三堆叠单元串的操作的图；以及
图15是示出根据示例实施例的BV NOT AND(NAND)结构的图。
具体实施方式
下文中，参照附图描述本公开的各个实施例。
图1是根据示例实施例的非易失性存储器装置的编程方法的流程图。非易失性存储器装置的编程方法可包括多个操作S100至S300。在图1中，多个单元串可包括选择单元串和至少一个非选择单元串，如参照图11A至图11C描述的。多个单元串可分别布置在源极线与包括编程使能位线和至少一个编程禁止位线的多条位线之间。单元串中的每一个可包括包括选择字线的选择堆叠件和不包括选择字线的非选择堆叠件。
多个单元串可分类为参照图9至图12描述的两个堆叠件，并且可分类为参照图14A至图14C描述的三个堆叠件。
在操作S100中，在多个编程循环被执行的时间段期间，可通过将具有多个电压电平的编程电压施加至连接至多个单元串中的每一个中包括的选择堆叠件的选择字线来执行编程操作。多个电压电平是随着编程循环通过增量步进脉冲编程(ISPP)进行而施加至选择字线的编程电压的电压电平，并且可逐渐增大。
在操作S200中，在该时间段期间，可将具有多个电压电平的电压施加至连接至多个单元串中的每一个中包括的选择堆叠件的非选择字线。施加至非选择字线的通过电压也可随着编程电压增大而逐渐增大，以减小编程电压扰动。
在操作S300中，在该时间段期间，施加至连接至多个单元串中的每一个中包括的非选择堆叠件的非选择字线的电压保持在恒定电压电平。通过保持电压电平恒定，非选择堆叠件消耗的电流量可减少。
随着闪速存储器的集成度增加，其中闪速存储器竖直地堆叠的堆叠件的数量可增加，并且单元串的沟道长度可增加。随着沟道长度增加，涉及升压沟道的字线数量增加，并且作为在编程期间对连接至非选择字线的存储器单元的扰动的通过电压扰动可增大。另外，随着沟道长度增大，升压效率降低，并且作为对连接至选择字线的非选择单元串的存储器单元的扰动的编程电压扰动可增大。
根据本公开的实施例的非易失性存储器装置的编程方法还可包括：通过利用设置在堆叠件的边界层上的中心伪线晶体管控制单元串中的每一个的堆叠件之间的电连接。通过该操作，中心伪线晶体管与串选择晶体管类似地起作用，从而减少升压涉及的字线的数量。因此，升压效率可增大，通过电压扰动可减小，并且非选择堆叠件的字线电压可从编程开始至字线电压被初始化的恢复时段保持恒定。因此，非选择堆叠件消耗的电流量可减少。
图2是根据示例实施例的存储器系统的框图。参照图2，存储器系统100可包括存储器控制器110和至少一个存储器装置(NVM)120。图2所示的存储器装置120可为非易失性存储器装置，诸如闪速存储器装置。存储器系统100可包括诸如USB存储器、存储卡和固态驱动器(SSD)的数据存储介质。
存储器装置120可在存储器控制器110的控制下执行擦除操作、编程操作或读操作。存储器装置120可经由输入/输出线从存储器装置120接收命令CMD和地址ADDR，并且将用于编程操作或读操作的数据DATA发送至存储器控制器110和从存储器控制器110接收用于编程操作或读操作的数据DATA。另外，存储器装置120可经由控制线接收控制信号CTRL。存储器装置120可包括存储器单元阵列121和控制电路122。
存储器单元阵列121可包括多个存储器块，并且多个存储器块中的每一个可包括多个存储器单元。例如，多个存储器单元可为闪速存储器单元。下文中，以其中多个存储器单元是NAND闪速存储器单元为例来描述本公开的实施例。存储器单元阵列121可包括下面参照图4和图5描述的包括多个单元串的三维存储器单元阵列。
控制电路122可对存储器单元阵列121中的多个单元串执行初始化沟道的操作，并对多个存储器单元中的选择存储器单元执行编程操作。
图3是根据示例实施例的图2的存储器装置120的框图。参照图3，存储器装置120包括存储器单元阵列121、行解码器124、控制电路122、页缓冲器125、输入/输出(I/O)电路126和电压生成器123。
存储器单元阵列121可连接至字线WL、串选择线SSL、地选择线GSL和位线BL。存储器单元阵列121可经由字线WL、串选择线SSL和地选择线GSL连接至行解码器124，并且可经由位线BL连接至页缓冲器125。存储器单元阵列121可包括多个存储器块BLK1至BLKn。
存储器块BLK1至BLKn中的每一个可包括多个存储器单元和多个选择晶体管。存储器单元可连接至字线WL，并且选择晶体管可连接至串选择线SSL或地选择线GSL。存储器块BLK1至BLKn中的每一个的存储器单元可包括存储1比特数据的单电平单元和存储M比特数据(M是大于或等于2的整数)的多电平单元。
行解码器124可选择存储器单元阵列121的多个存储器块BLK1至BLKn之一，选择所选存储器块的字线WL的之一，并且选择多个串选择线SSL之一。
控制电路122可基于从存储器控制器110接收的命令CMD、地址ADDR和控制信号CTRL输出用于对存储器单元阵列121执行编程操作、读操作和擦除操作的各种内部控制信号。控制电路122可将行地址R_ADDR提供至行解码器124，将列地址提供至I/O电路126，并且将电压控制信号CTRL_VOL提供至电压生成器123。
控制电路122可在选择存储器单元被编程之前经由串选择晶体管用位线的预充电电压对多个单元串的沟道预充电。
页缓冲器125可根据其操作模式用作写驱动器或者读出放大器。在读操作中，页缓冲器125可在控制电路122的控制下感测选择的存储器单元的位线。感测的数据可存储在页缓冲器125中设置的锁存器中。页缓冲器125可在控制电路122的控制下将存储在锁存器中的数据经由数据线DL传递至I/O电路126。
I/O电路126可暂时存储经由输入/输出线I/O从非易失性存储器装置120的外部接收的命令CMD、地址ADDR和数据DATA。I/O电路126可暂时存储非易失性存储器装置120的读数据，并且在指定时间点经由输入/输出线I/O将存储的读数据输出至外部。
电压生成器123可基于电压控制信号CTRL_VOL生成用于对存储器单元阵列121执行编程操作、读操作和擦除操作的各种类型的电压。例如，电压生成器123可生成字线电压VWL，例如，编程电压、读电压、通过电压、擦除电压、擦除验证电压等。另外，电压生成器123可基于电压控制信号CTRL_VOL生成预充电电压。
图4是示出图3的存储器块BLK1的透视图。参照图4，存储器单元阵列(例如，图3的121)中包括的存储器块中的每一个可相对于衬底SUB竖直地设置。在图4中，存储器块包括两条选择线GSL和SSL、八条字线WL1至WL8和三条位线BL1至BL3。然而，其数量可更多或更少。
具有第一导电类型(例如，p型)的公共源极线CSL可设置在衬底SUB上，在衬底SUB上在第一方向(例如，D2方向)上延伸，并且掺有第二导电类型(例如，n型)的杂质。
第一存储器堆叠件ST1可设置在衬底SUB上。详细地说，在衬底SUB在两条邻近的公共源极线CSL之间的区域中，各自在第一方向上延伸的多个绝缘层IL可按次序地设置在第三方向(例如，D1方向)上，并且多个绝缘层IL可在第三方向上间隔开特定距离。例如，多个绝缘层IL可包括绝缘材料，诸如氧化硅。在第一方向上按次序排列并且通过在第三方向上蚀刻多个绝缘层IL而设置的多个柱P可设置在衬底SUB在两条邻近的公共源极线CSL之间的区域中。例如，多个柱P可经由多个绝缘层IL与衬底SUB接触。例如，柱P中的每一个的表面层S可包括具有第一导电类型并且用作沟道区域的硅材料。柱P中的每一个的内层I可包括诸如氧化硅的绝缘材料或气隙。
电荷存储层CS可沿着绝缘层IL的暴露表面、柱P和衬底SUB设置在两条邻近的公共源极线CSL之间的区域中。电荷存储层CS可包括栅极绝缘层(还称作“隧穿绝缘层”)、电荷俘获层和阻挡绝缘层。例如，电荷存储层CS可具有氧化物-氮化物-氧化物(ONO)结构。另外，诸如选择线GSL和SSL以及字线WL1至WL4的栅电极GE可设置在两条邻近的公共源极线CSL之间的区域中的电荷存储层CS的暴露表面上。
根据本公开，与第一存储器堆叠件ST1按照相同方式形成的第二存储器堆叠件ST2也可设置在存储器块BLK1中。漏极或漏极接触件DR可分别设置在在第二存储器堆叠件ST2中延伸的多个柱P上。例如，漏极或漏极接触件DR可包括掺有第二导电类型的杂质的硅材料。在第二方向(例如，D3方向)上延伸并且在第一方向上彼此间隔开特定距离的位线BL1至BL3可设置在漏极或漏极接触件DR上。
图5是根据示例实施例的图3的存储器块的等效电路图。图5所示的存储器块是参照图3描述的多个存储器块BLK1至BLKn之一的示例，并且示出了第一存储器块BLK1。第一存储器块BLK1是指在衬底上具有三维结构的三维块。第一存储器块BLK1中包括的多个存储器单元串可设置在垂直于衬底的方向D1上。
参照图5，第一存储器块BLK1可包括单元串NS11至NS33、字线WL1至WL8、位线BL1至BL3、地选择线GSL1至GSL3、串选择线SSL1至SSL3和公共源极线CSL。在图5中，单元串NS11至NS33中的每一个包括分别连接至八条字线WL1至WL8的八个存储器单元MC，但是本公开不限于此。
单元串(例如，NS 11)中的每一个可包括彼此串联的串选择晶体管SST、多个存储器单元MC和地选择晶体管GST。串选择晶体管SST可连接至对应的串选择线SSL1。多个存储器单元MC可分别连接至对应的字线WL1至WL8。地选择晶体管GST可连接至对应的地选择线GSL1。串选择晶体管SST可连接至对应的位线BL1，并且地选择晶体管GST可连接至公共源极线CSL。
在单元串NS11至NS33中，相同高度的字线(例如，WL1)可共同连接，并且地选择线GSL1、GSL2和GSL3以及串选择线SSL1、SSL2和SSL3可分别彼此分离。单元串NS11至NS33可包括多条字线中的对应于中心伪线的字线，如下面将描述的图7所示。
图6是示出根据示例实施例的图5的存储器块BLK1的编程偏压条件的示例的图。在第一存储器块BLK1的单元串NS11至NS33中，为了方便，图6中示出了连接至第一位线BL1的第一单元串NS11和第三单元串NS21以及连接至第二位线BL2的第二单元串NS12和第四单元串NS22。第一单元串至第四单元串NS11、NS 12、NS21和NS22可分别包括第一存储器单元至第四存储器单元A、B、C和D。
参照图6，第一位线BL1可包括编程使能位线，例如地电压GND的相对低的编程使能电压施加至该编程使能位线，并且第二位线BL2可包括编程禁止位线，例如电源电压VDD的相对高的编程禁止电压施加至该编程禁止位线。
连接至被施加有串导通电压VSON的串选择线的单元串可被称作选择单元串，并且连接至被施加有串截止电压VSOFF的串选择线的单元串可被称作非选择单元串。连接至编程使能位线的选择单元串可包括待编程的存储器单元，连接至编程禁止位线的选择单元串可包括不被编程的存储器单元。
例如，第一单元串NS11可被选择以对第一存储器单元A编程。为了允许第一单元串NS11被选择，可将串导通电压VSON施加至连接至第一单元串NS 11的第一串选择线SSL1，并且可将串截止电压VSOFF施加至连接至第三单元串NS21的第二串选择线SSL2。串截止电压VSOFF包括将串选择晶体管SST截止的电压，并且可为地电压GND。串导通电压VSON是将串选择晶体管SST导通的电压，并且可为电源电压VDD。
可将截止电压施加至地选择线GSL1和GSL2。可将地电压GND(例如，0V的电压)施加至源极线CSL。可将编程电压VPGM(例如，18V)施加至选择字线(例如，WL3)，并且可将通过电压VPASS(例如，8V)施加至非选择字线(例如，WL2和WL4)。
在编程偏压条件中，可将18V施加至第一存储器单元A的栅极，并且沟道电压可为0V。因此，可在第一存储器单元A的栅极与沟道之间设置强电场，并且可对第一存储器单元A编程。因为第二存储器单元B的沟道电压为电源电压VDD，并且在第二存储器单元B的栅极与沟道之间设置强电场，所以可不对第二存储器单元B编程。第三存储器单元C和第四存储器单元D的沟道处于浮置状态，并且因此，沟道电压由通过电压VPASS升高至升压电平，并且可不对第三存储器单元C和第四存储器单元D编程。
图7是示出根据示例实施例的具有一条中心伪线的存储器单元阵列的结构的电路图。为了方便，图7示出了存储器块的单元串中的连接至一条位线BL和一条公共源极线CSL的单元串STR1至STRn。然而，存储器块可具有参照图5和图6描述的三维结构。参照图7，存储器块可包括在同一位线BL与同一公共源极线CSL之间彼此连接的多个单元串STR1至STRn。单元串STR1至STRn可包括经由串选择线SSL1至SSLn控制的串选择晶体管SST1至SSTn、经由字线WL控制的存储器单元、经由中心伪线CDL控制的中心伪线晶体管CDT1至CDTn和经由地选择线GSL控制的地选择晶体管GST1至GSTn。
在图7中，地选择晶体管GST1至GSTn连接至同一地选择线GSL。然而，可将特定数量的地选择晶体管连接至多条地选择线GSL中的每一个。在实施例中，如图7所示，边界层BDL可包括一条栅极线。栅极线对应于中心伪线CDL，并且可以同时控制与其连接的中心伪线晶体管CDT1至CDTn。在实施例中，边界层BDL可设置在第一堆叠件ST1和第二堆叠件ST2之间。为了便于描述，示出了边界层BDL是设置在第一堆叠件ST1和第二堆叠件ST2之间的分离层。然而，可理解，边界层BDL被包括在第一堆叠件ST1或第二堆叠件ST2中。
图8是示出根据示例实施例的具有两条中心伪线的存储器单元阵列的结构的电路图。在图8中，设置了两条中心伪线，并且省略了上面参照图7已经提供的描述。单元串STR1至STRn可包括经由第一中心伪线CDL1控制的第一中心伪线晶体管CDT11至CDT1n以及经由第二中心伪线CDL2控制的第二中心伪线晶体管CDT21至CDT2n。在实施例中，如图8所示，边界层BDL可包括两条栅极线。两条栅极线对应于第一中心伪线CDL1和第二中心伪线CDL2，并且可控制分别与它们连接的第一中心伪线晶体管CDT11至CDT1n和第二中心伪线晶体管CDT21至CDT2n。第一中心伪线CDL1和第二中心伪线CDL2可接收彼此不同的电压。因此，第一中心伪线晶体管CDT11至CDT1n和第二中心伪线晶体管CDT21至CDT2n可彼此不同地被控制。另外，第一中心伪线CDL1和第二中心伪线CDL2可接收相同的电压，使得第一中心伪线晶体管CDT11至CDT1n和第二中心伪线晶体管CDT21至CDT2n可彼此相同地被控制。
边界层BDL可包括至少三条栅极线。至少三条栅极线对应于中心伪线，并且与其连接的中心伪线晶体管可经由对应的栅极线被控制。在实施例中，边界层BDL可设置在第一堆叠件ST1和第二堆叠件ST2之间。为了便于描述，示出了边界层BDL是设置在第一堆叠件ST1和第二堆叠件ST2之间的分离层。然而，可理解，边界层BDL的一部分被包括在第一堆叠件ST1或第二堆叠件ST2中。
图9是示出根据示例实施例的二堆叠单元串的图。在图9中，为了方便起见，示出了存储器块的单元串中的连接至一条位线BL和一条公共源极线CSL的一个单元串CST。然而，存储器块可具有参照图5和图6描述的三维结构。参照图9，单元串CST可包括经由串选择线SSL控制的串选择晶体管、分别经由字线WL控制的存储器单元、分别经由中心伪线CDL1和CDL2控制的中心伪线晶体管、经由地选择线GSL控制的地选择晶体管、连接至位线BL的漏电极DRAIN和将单元串CST的晶体管沟道彼此连接的沟道区域CHANNEL。在实施例中，如图9所示，以中心伪线CDL1和CDL2作为边界，单元串CST可分为第一堆叠件STACK1和第二堆叠件STACK2。
位线BL可为编程使能位线或编程禁止位线。当位线BL是编程使能位线时，可在编程操作期间施加编程使能电压(例如，地电压GND)。当位线BL是编程禁止位线时，可在编程操作期间施加编程禁止电压(例如，电源电压VDD)。
漏电极DRAIN是将位线BL和沟道区域CHANNEL彼此电连接的电极，并且可为金属、掺杂的多晶硅等。
串选择线SSL是串选择晶体管的栅极线，并且在编程操作期间可根据选择单元串和非选择单元串被施加有不同的电压。可将大于或等于选择单元串的每条串选择线SSL的阈电压Vth的串导通电压(图11A的VSON)施加至串选择线SSL。可将例如地电压GND的串截止电压(图11C的VSOFF)施加至非选择单元串的串选择线SSL。
字线WL是存储器单元的栅极线，并且通过电压(例如，图11A的VPASS)、恒定通过电压(例如，图11A的S_VPASS)或编程电压(例如，图11A的PGM)可被施加至字线WL。
中心伪线CDL1和CDL2是中心伪线晶体管的栅极线，并且大于或等于中心伪线CDL1和CDL2中的每一个的阈电压Vth的导通电压(例如，中心伪电压(图11A的VCD))或者截止电压(例如，地电压(图12的GND))可被施加至中心伪线CDL1和CDL2。
地选择线GSL是地选择晶体管的栅极线，并且大于或等于每个地选择线GSL的阈电压Vth的导通电压(例如，电源电压VDD)或者截止电压(例如，地电压GND)可被施加至地选择线GSL。
图10是示出根据示例实施例的将编程禁止预充电电压施加至位线的图。图10可对应于图13A和图13B的第一位线设置时段BS1。例如，在第一位线设置时段BS1中，图10的单元串1P_CST可对应于图6的第一单元串至第四单元串NS11、NS12、NS21和NS22。参照图10，可将编程禁止预充电电压(例如，电源电压VDD)施加至位线。可将串导通电压VSON施加至选择单元串和非选择单元串的串选择线SSL二者，并且串选择晶体管可导通。可将恒定通过电压S-VPASS施加至第二堆叠件STACK2的字线WL，并且第二堆叠件STACK2的存储器单元可导通。
可将地电压GND施加至中心伪线CDL1和CDL2，并且中心伪线晶体管可截止。可将施加至位线BL的编程禁止预充电电压VDD经由漏电极DRAIN施加至第二堆叠件STACK2的沟道。通过在第一位线设置时段BS1中将编程禁止预充电电压施加至选择单元串和非选择单元串的第二堆叠件STACK2的所有沟道，非选择单元串的第二堆叠件STACK2的沟道电压可保持在电源电压VDD，如下面参照图11C的描述的。
图11A、图11B和图11C是示出根据示例实施例的当第一堆叠件被编程时的单元串的操作的图。图11A可对应于图13A的第二位线设置时段BS2。例如，在第二位线设置时段BS2中，图11A的单元串1P_CST1可对应于图6的第一单元串NS11。可将编程使能位线电压(例如，地电压GND)施加至连接至单元串1P_CST1的位线BL。参照图11A，可将串导通电压VSON施加至选择单元串的串选择线SSL，并且串选择晶体管可导通。在一些实施例中，图11A可示出图13A的编程执行时段PGMEXE。
参照图11A，因为第一堆叠件STACK1包括待编程的选择字线WL，所以第一堆叠件STACK1可被称作选择堆叠件，并且因为第二堆叠件STACK2不包括选择字线WL，所以第二堆叠件STACK2可被称作非选择堆叠件。从编程循环开始的时间点至所有编程循环结束的时间点，可将恒定通过电压S_VPASS施加至第二堆叠件STACK2的非选择字线WL，并且第二堆叠件STACK2的存储器单元可导通。可将中心伪电压VCD施加至中心伪线CDL1和CDL2，并且中心伪线晶体管可导通。中心伪电压可为满足等式(1)的电压。
VGS1＝VG1-VS1＞VTH1 (1)
在等式(1)中，VGS1表示在连接至编程使能位线的选择单元串中的中心伪线晶体管的栅极电压与源极电压之间的差，VG表示中心伪线晶体管的栅极电压，VS表示中心伪线晶体管的源极电压，VTH1表示中心伪线晶体管的阈电压。例如，当VG1是中心伪电压VCD，并且VS1是地电压GND时，等式(1)可表示为VGS1＝VCD-0＞VTH1。
可将通过电压VPASS施加至第一堆叠件STACK1的非选择字线WL，并且连接至第一堆叠件STACK1的非选择字线WL的存储器单元可导通。可将编程电压PGM施加至第一堆叠件STACK1的选择字线WL，并且连接至选择字线WL的存储器单元可被编程。可将地电压GND施加至地选择线GSL，使得地选择晶体管截止。
因为第一堆叠件STACK1和第二堆叠件STACK2的所有晶体管导通，所以可将施加至位线BL的地电压GND经由漏电极DRAIN施加至第一堆叠件STACK1和第二堆叠件STACK2的沟道。
图11B可对应于图13A的第二位线设置时段BS2。例如，在第二位线设置时段BS2中，图11B的单元串1P_CST2可对应于图6的第二单元串NS12。可将编程禁止位线电压(例如，电源电压VDD)施加至连接至单元串1P_CST2的位线BL。在一些实施例中，图11B可示出图13A的编程执行时段PGMEXE。参照图11B，可将串导通电压VSON施加至选择单元串的串选择线SSL，并且串选择晶体管可导通。可将恒定通过电压S-VPASS施加至第二堆叠件STACK2的字线WL，并且第二堆叠件STACK2的存储器单元可导通。
因为设置在连接至第二中心伪线CDL2的中心伪线晶体管上方的晶体管导通，所以可将施加至位线BL的电源电压VDD经由漏电极DRAIN施加至第二中心伪线CDL2的沟道。因此，可将电源电压VDD施加至连接至第二中心伪线CDL2的中心伪线晶体管的源极端子，并且中心伪线晶体管可因为连接至第二中心伪线CDL2的中心伪线晶体管的栅极电压与源极电压之间的差小于阈电压VTH2而截止。换句话说，中心伪电压可为满足等式(2)的电压。
VGS2＝VG2-VS2＜VTH2 (2)
在等式(2)中，VGS2表示连接至编程禁止位线的选择单元串中的中心伪线晶体管的栅极电压与源极电压之间的差，VG2表示中心伪线晶体管的栅极电压，VS2表示中心伪线晶体管的源极电压，并且VTH2表示中心伪线晶体管的阈电压。例如，当VG2是中心伪电压VCD，并且VS2是电源电压VDD时，等式(2)可表达为VGS2＝VCD-VDD＜VTH2。
参照图5，连接至编程使能位线的选择单元串和连接至编程禁止位线的选择单元串共享同一存储器块中的字线WL，并且因此，等式(1)的VG1和等式(2)的VG2可具有相同的值VG。因此，等式(1)和等式(2)可表达为等式(3)。
VTH1+VS1＜VG＜VTH2+VS2 (3)
例如，当VG2为中心伪电压VCD，VS1为地电压GND，并且VS2为电源电压VDD时，等式(3)可表达为VTH1＜VCD＜VDD+VTH2。当连接至编程使能位线的选择单元串的中心伪线晶体管的阈电压电平VTH1和连接至编程禁止位线的选择单元串的中心伪线晶体管的阈电压电平VTH2接近VTH时，等式(3)可表达为VTH＜VCD＜VDD+VTH。
可将地电压GND施加至第一堆叠件STACK1的地选择线GSL，使得地选择晶体管截止。第一堆叠件STACK1可通过将中心伪线晶体管和地选择晶体管截止而浮置。因此，第一堆叠件STACK1的沟道可在执行编程操作的同时升压。因此，可将通过电压VPASS施加至第一堆叠件STACK1的非选择字线WL，并且即使将编程电压PGM施加至第一堆叠件STACK1的选择字线WL，第一堆叠件STACK1的存储器单元也可不被编程。
因为第一堆叠件STACK1的沟道升压，所以即使将中心伪电压VCD施加至第一堆叠件STACK1的第一中心伪线CDL1，栅极电压与源极电压之间的差也小于阈电压VTH，因此，连接至第一中心伪线CDL1的中心伪线晶体管可截止。
图11C可对应于图13A的第二位线设置时段BS2。例如，在第二位线设置时段BS2中，图11C的单元串1P_CST3/1P_CST4可对应于图6的第三单元串NS21和第四单元串NS22。例如，当编程使能位线电压(例如，地电压GND)施加至连接至单元串1P_CST3的位线BL时，单元串1P_CST3可对应于图6的第三单元串NS21。可替换地，当编程禁止位线电压(例如，电源电压VDD)施加至连接至单元串1P_CST4的位线BL时，单元串1P_CST4可对应于图6的第四单元串NS22。在一些实施例中，图11C可示出图13A的编程执行时段PGMEXE。
参照图10和图11C，在电源电压VDD施加至第二堆叠件STACK2的沟道之后，可将串截止电压VSOFF施加至串选择线SSL，并且串选择晶体管可截止。可将恒定通过电压S-VPASS施加至第二堆叠件STACK2的字线WL，并且第二堆叠件STACK2的存储器单元可导通。
因为设置在第二堆叠件STACK2的中心伪线晶体管上方的晶体管导通，所以施加至位线BL的电源电压VDD可经由漏电极DRAIN施加至第二堆叠件STACK2的沟道，并且电源电压VDD可施加至中心伪线晶体管的源极端子。可将中心伪电压VCD施加至中心伪线CDL1和CDL2，但是如图11B所示，中心伪线晶体管可因为栅极电压与源极电压之间的差小于阈电压VTH而截止，如参照图11B的描述。
可将地电压GND施加至第一堆叠件STACK1的地选择线GSL，使得地选择晶体管截止。第一堆叠件STACK1可通过将中心伪线晶体管和地选择晶体管截止而浮置。因此，第一堆叠件STACK1的沟道可在执行编程操作的同时升压。因此，可将通过电压VPASS施加至第一堆叠件STACK1的非选择字线WL，并且即使将编程电压PGM施加至第一堆叠件STACK1的选择字线WL，第一堆叠件STACK1的存储器单元也可不被编程。
随着编程循环通过ISPP进行,施加至选择字线WL的编程电压PGM可逐渐增大。施加至非选择字线WL的通过电压也可逐渐增大，以随着编程电压增大而减小编程电压扰动。
在相关技术中，施加至非选择字线WL的通过电压随着编程循环进行而逐渐增大，而不在选择堆叠件与非选择堆叠件之间进行区分。
然而，在本公开中，参照图11B和图11C，非选择堆叠件沟道可通过中心伪线晶体管从选择堆叠件断开。因此，在非选择堆叠件中，不必随着编程执行增大通过电压，并且因此，通过电压可不根据编程电压PGM的变化而变化。因此，从编程循环开始的时间点至所有编程循环结束的时间点，恒定通过电压S_VPASS可施加至非选择堆叠件的字线WL。因为根据ISPP不必增大非选择堆叠件的字线WL的电压，所以在编程操作期间，通过电压扰动可减小，并且非选择堆叠件消耗的电流量可减小。
图12是示出根据示例实施例的当第二堆叠件被编程时的单元串的操作的图。图12可对应于图13B的第二位线设置时段BS2。在一些实施例中，图12可示出图13B的编程执行时段PGMEXE。例如，图12的单元串2P_CST1可对应于图6的第一单元串NS 11。然而，与图11A至图11C的单元串1P_CST1、1P_CST2、1P_CST3和1P_CST4不同，待编程的选择字线WL可被包括在图12的单元串2P_CST1的第二堆叠件STACK2中。因此，第二堆叠件STACK2是选择堆叠件，第一堆叠件STACK1可被称作非选择堆叠件，这是因为第一堆叠件STACK1不包括选择字线WL。
另外，除在第二位线设置时段BS2中选择的字线被包括在第二堆叠件STACK2中之外，可通过图11B和图11C描述用于第二单元串至第四单元串NS12、NS21和NS22的第二位线设置时段BS2。
在图13B的第二位线设置时段BS2中，可将编程使能电压(例如，地电压GND)施加至编程使能位线。可从编程使能位线BL将地电压GND经由漏电极DRAIN施加至第二堆叠件STACK2的沟道CHANNEL。可通过将编程电压PGM施加至第二堆叠件STACK2的选择字线WL并将通过电压施VPASS加至其它字线WL执行用于第二堆叠件STACK2的编程操作。地电压GND可施加至中心伪线CDL1和CDL2，并且中心伪线晶体管可截止。因为沟道升压不涉及非选择堆叠件的字线WL，所以恒定通过电压S_VPASS可施加至非选择堆叠件的字线WL。地电压GND可施加至地选择线GSL，使得地选择晶体管截止。
图13A和图13B是示出根据示例实施例的电压电平的时序的图。图13A可为在第一堆叠件STACK1被编程的情况下的时序图，图13B可为在第二堆叠件STACK2被编程的情况下的时序图。图13A和图13B可为在三个编程循环(第一循环、第二循环和第三循环)中的电压电平的时序图。循环中的每一个可包括位线设置时段BL SETUP、编程执行时段PGMEXE和验证时段VFY。位线设置时段BL SETUP可分为第一位线设置时段BS 1和第二位线设置时段BS2。
可参照图10至图11C描述图13A。在第一位线设置时段BS 1中，可将串导通电压VSON施加至非选择单元串和选择单元串的串选择线SSL，使得对应的串选择晶体管导通。可将编程禁止预充电电压(例如，电源电压VDD)施加至编程禁止位线BL和编程使能位线BL。可将地电压GND施加至中心伪线CDL，并且中心伪线晶体管可截止。可将恒定通过电压S_VPASS施加至作为非选择堆叠件的第二堆叠件STACK2的字线WL，并且可在第三编程循环结束之前保持恒定电压电平。恒定电压电平可为读电压VREAD或通过电压VPASS，即，选择堆叠件的非选择字线WL的电压电平。
可在第二位线设置时段BS 2期间将地电压GND施加至非选择单元串的串选择线SSL，并且串选择晶体管可截止，使得非选择单元串的沟道可保持在电源电压VDD。通过将编程禁止预充电电压放电，施加至编程使能位线的电压可减小至地电压GND。可将中心伪电压VCD施加至中心伪线，使得连接至编程使能位线BL的选择单元串的中心伪线晶体管导通。另外，可将中心伪电压VCD施加至中心伪线，使得连接至编程禁止位线BL的非选择单元串和选择单元串的中心伪线晶体管可保持在截止状态。
在编程执行时段PGMEXE中，存储器单元可由于连接至第一堆叠件STACK1的选择字线WL的存储器单元中的沟道电压与编程电压PGM之间的差通过隧穿现象被编程，第一堆叠件STACK1是连接至编程使能位线BL的选择单元串的选择堆叠件。在存储器单元被编程时，作为非选择堆叠件的第二堆叠件STACK2的字线WL的电压可保持恒定，并且通过电压可不逐渐增大。因此，通过电压扰动可减小。
在验证时段VFY中，可对在编程执行时段PGMEXE中编程的存储器单元执行验证操作。可将读电压VREAD施加至选择单元串的串选择线SSL和中心伪线CDL，使得分别连接至这些线的晶体管导通。可在验证时段期间将预充电电压施加至编程使能位线BL和编程禁止位线BL。
可执行在编程循环结束的时间点处初始化字线WL的电压的恢复操作。在所有编程循环结束的时间点处，非选择堆叠件的字线WL的电压也可从恒定通过电压S_VPASS被初始化为地电压GND。
可参照图10和图12描述图13B。省略上面已参照图13A提供的描述。地电压GND可施加至中心伪线，使得在位线设置时段BL SETUP和编程执行时段PGMEXE期间，选择单元串和非选择单元串的中心伪线晶体管可保持在截止状态。恒定通过电压S_VPASS可施加至作为非选择堆叠件的第一堆叠件STACK1的字线WL，并且在第三编程循环结束之前可保持恒定电压电平。
在编程执行时段PGMEXE中，存储器单元可由于连接至第二堆叠件STACK2的选择字线WL的存储器单元中的沟道电压与编程电压PGM之间的差通过隧穿现象被编程，第二堆叠件STACK2是连接至编程使能位线BL的选择单元串的选择堆叠件。在存储器单元被编程时，作为非选择堆叠件的第一堆叠件STACK1的字线WL的电压可保持恒定，并且通过电压可不逐渐增大。因此，通过电压扰动可减小。
图14A、图14B和图14C是示出根据示例实施例的三堆叠单元串的操作的图。图14A、图14B和图14C的单元串3P_STR1、2P_STR1和1P_STR1可对应于图6的第一单元串NS11。另外，除了堆叠件的数量为三之外，可通过图11B和图11C描述图6的第二单元串至第四单元串NS12、NS21和NS22。在图14A中，可示出当在三堆叠单元串中第三堆叠件STACK3被编程时连接至编程使能位线BL的选择单元串3P_CST1。因为第三堆叠件STACK3包括待编程的选择字线WL，所以第三堆叠件STACK3可被称作选择堆叠件，并且因为第一堆叠件STACK1和第二堆叠件STACK2不包括选择字线WL，所以第一堆叠件STACK1和第二堆叠件STACK2可被称作非选择堆叠件。在编程执行时段PGMEXE期间，编程使能电压(例如，地电压GND)可施加至编程使能位线BL。地电压GND可从编程使能位线BL经由漏电极DRAIN施加至第三堆叠件STACK3的沟道CHANNEL。可通过将编程电压PGM施加至第三堆叠件STACK3的选择字线WL并且将通过电压VPASS施加至其它字线WL执行针对第三堆叠件STACK3的编程操作。地电压GND可施加至第一中心伪线CDL1至第四中心伪线CDL4，并且中心伪线晶体管可截止。因为沟道升压不涉及非选择堆叠件的字线WL，所以恒定通过电压S_VPASS可施加至非选择堆叠件的字线WL。地电压GND可施加至地选择线GSL，从而地选择晶体管截止。
在图14B中，可示出当在三堆叠单元串中第二堆叠件STACK2被编程时连接至编程使能位线BL的选择单元串2P_CST1。参照图14B，因为第二堆叠件STACK2包括待编程的选择字线WL，所以第二堆叠件STACK2可被称作选择堆叠件，并且因为第一堆叠件STACK1和第三堆叠件STACK3不包括选择字线WL，所以第一堆叠件STACK1和第三堆叠件STACK3可被称作非选择堆叠件。因为沟道升压不涉及非选择堆叠件的字线WL，所以恒定通过电压S_VPASS可施加至非选择堆叠件的字线WL，并且连接至非选择字线WL的存储器单元可导通。中心伪电压VCD可施加至在朝着选择堆叠件的位线BL的方向上邻近于边界的中心伪线CDL3和CDL4，并且中心伪线晶体管可导通。另一方面，地电压GND可被施加至在朝着选择堆叠件的公共源极线的方向上邻近于边界的中心伪线CDL1和CDL2，并且中心伪线晶体管可截止。
在图14C中，可示出在三堆叠单元串中当第一堆叠件STACK1被编程时连接至编程使能位线BL的选择单元串1P_CST1。参照图14C，因为第一堆叠件STACK1包括待编程的选择字线WL，所以第一堆叠件STACK1可被称作选择堆叠件，因为第二堆叠件STACK2和第三堆叠件STACK3不包括选择字线WL，所以第二堆叠件STACK2和第三堆叠件STACK3可被称作非选择堆叠件。因为沟道升压不涉及非选择堆叠件的字线WL，所以恒定通过电压S_VPASS可施加至非选择堆叠件的字线WL，并且连接至非选择字线WL的存储器单元可导通。中心伪电压VCD可施加至在朝着选择堆叠件的位线BL的方向上邻近于边界的中心伪线CDL1和CDL2以及位于选择堆叠件与位线BL之间的中心伪线CDL3和CDL4，并且中心伪线晶体管可导通。
图15是示出根据示例实施例的BV NOT AND(NAND)结构的图。图15的存储器装置可包括各自包括单元区域的至少两个上芯片。例如，图15的非易失性存储器装置可具有其中包括第一单元区域CELL1的第一上芯片、包括第二单元区域CELL2的第二上芯片以及包括外围电路区域PERI的下芯片通过接合技术彼此连接的结构。然而，上芯片的数量不限于此。下文中，单元区域CELL可指第一单元区域CELL1和第二单元区域CELL2中的至少一个。图15的非易失性存储器装置可以是具有芯片到芯片(C2C)结构的接合竖直NAND(BVNAND)存储器装置。C2C结构可以通过在第一晶片上制造包括单元区域CELL2的第二上芯片、在不同于第一晶片的第二晶片上制作包括外围电路区域PERI的下芯片、以及通过使用接合技术将上芯片连接到下芯片来研制。作为示例，接合技术可以指将形成在第二上芯片的最上金属层上的接合金属电连接到形成在下芯片的最上金属层上的接合金属的方法。同样，第一上芯片和第二上芯片也可以以相同的方式接合。
存储器装置的外围电路区域PERI和单元区域CELL中的每一个可以包括外部焊盘接合区域PA、字线接合区域WLBA和位线接合区域BLBA。
外围电路区域PERI可包括第一衬底810、形成在第一衬底810上的层间绝缘层815、多个电路元件820a、820b和820c、分别连接到多个电路元件820a、820b和820c的第一金属层830a、830b和830c、以及形成在第一金属层830a、830b和830c上的第二金属层840a、840b和840c。在示例实施例中，第一金属层830a、830b和830c可由具有相对高的电阻率的钨形成，第二金属层840a、840b和840c可由具有相对低的电阻率的铜形成。
在图15中示出的示例实施例中，尽管仅示出和描述了第一金属层830a、830b和830c以及第二金属层840a、840b和840c，但是本发明构思的实施例不限于此。例如，一个或多个附加金属层可以进一步形成在第二金属层840a、840b和840c上。形成在第二金属层840a、840b及840c上的一个或多个附加金属层的至少一部分可由铝或电阻率低于形成第二金属层840a、840b及840c的铜的电阻率的其它金属形成。
层间绝缘层815可以设置在第一衬底810上，并覆盖多个电路元件820a、820b和820c、第一金属层830a、830b和830c以及第二金属层840a、840b和840c。层间绝缘层815可以包括诸如氧化硅或氮化硅的绝缘材料。
下接合金属871b和872b可以形成在字线接合区域WLBA中的第二金属层840b上。在字线接合区域WLBA中，外围电路区域PERI中的下接合金属871b和872b可以电接合到单元区域CELL的上接合金属771b和772b。下接合金属871b和872b以及上接合金属771b和772b可由铝、铜或钨形成。此外，单元区域CELL中的上接合金属771b和772b可被称为第一金属焊盘，而外围电路区域PERI中的下接合金属871b和872b可被称为第二金属焊盘。
单元区域CELL可以包括至少一个存储器块。单元区域CELL可以包括第二衬底610和公共源极线620。在第二衬底610上，多条字线631至638(即630)和731至738(即730)可以在垂直于第二衬底610的上表面的方向(Z轴方向)上堆叠。至少一条串选择线和至少一条地选择线可以分别布置在多条字线630和730上和下方，并且多条字线630和730可以设置在至少一条串选择线和至少一条地选择线之间。
在位线接合区域BLBA中，沟道结构CH可以在垂直于第二衬底610的上表面的方向(Z轴方向)上延伸，并穿过多条字线630和730、至少一条串选择线和至少一条地选择线。沟道结构CH可以包括数据存储层、沟道层和掩埋绝缘层，并且沟道层可以电连接到第一金属层750c和第二金属层660c。例如，第一金属层750c可以是位线接触件，并且第二金属层660c可以是位线。在示例实施例中，位线660c可以在平行于第二衬底610的上表面的第一方向(Y轴方向)上延伸。
在图15所示的示例实施例中，其中设置沟道结构CH和位线660c的区域可以被定义为位线接合区域BLBA。在位线接合区域BLBA中，位线660c可以电连接到外围电路区域PERI中包括页缓冲器793的电路元件820c。位线660c可连接至单元区域中的上接合金属771c、772c、871c及872c，而上接合金属771c、772c、871c及872c可连接至页缓冲器793中的电路元件820c连接的下接合金属771c、772c、871c及872c。
在字线接合区域WLBA中，多条字线630和730可沿平行于第二衬底610的上表面且垂直于第一方向的第二方向(X轴方向)延伸，并可连接到多个单元接触插塞641至647(即，640)和741至747(即，740)。多条字线630和730以及多个单元接触插塞640可在由在第二方向上延伸不同长度的多条字线630和730的至少一部分提供的焊盘中彼此连接。第一金属层750b和第二金属层760b可以顺序地连接到与多条字线630和730连接的多个单元接触插塞640的上部。多个单元接触插塞640可通过字线接合区域WLBA中的单元区域的上接合金属771b和772b以及外围电路区域PERI的下接合金属871b和872b连接到外围电路区域PERI。
多个单元接触插塞740可电连接到在外围电路区域PERI中形成行解码器794的电路元件820b。在示例实施例中，行解码器794的电路元件820b的操作电压不同于形成页缓冲器793的电路元件820c的操作电压。例如，形成页缓冲器793的电路元件820c的操作电压可大于形成行解码器794的电路元件820b的操作电压。
公共源极线接触插塞780可以设置在外部焊盘接合区域PA中。公共源极线接触插塞780可以由诸如金属、金属化合物或多晶硅的导电材料形成，并且可以电连接到公共源极线620。第一金属层650a和750a以及第二金属层660a和760a可以顺序地堆叠在公共源极线接触插塞780的上部上。例如，公共源极线接触插塞780、第一金属层650a和750a以及第二金属层660as和760a设置在其中的区域可以被限定为外部焊盘接合区域PA。
输入输出焊盘805和505可以设置在外部焊盘接合区域PA中。参照图15，覆盖第一衬底810的下表面的下绝缘膜801可以形成在第一衬底810的下方，第一输入输出焊盘805可以形成在下绝缘膜801上。第一输入输出焊盘805可以通过第一输入输出接触插塞803连接到设置在外围电路区域PERI中的多个电路元件820a、820b和820c中的至少一个，并且可以通过下绝缘膜801与第一衬底810分开。另外，侧绝缘膜可以设置在第一输入输出接触插塞803和第一衬底810之间，以将第一输入输出接触插塞803和第一衬底810电分离。
参照图15，覆盖第二衬底610的上表面的上绝缘膜601可以形成在第二衬底610上，第二输入输出焊盘505可以设置在上绝缘膜601上。第二输入输出焊盘505可通过第二输入输出接触插塞603、604、703、704及705连接至设置在外围电路区域PERI中的多个电路元件820a、820b及820c的至少一个。在示例实施例中，第二输入输出焊盘505电连接到电路元件820a。
根据示例实施例，第二衬底610和公共源极线620不设置在设置第二输入输出接触插塞603、604、703、704和705的区域中。此外，第二输入输出焊盘505在第三方向(Z轴方向)上不与字线630和730重叠。参照图15，第二输入输出接触插塞603、604、703、704和705可以在平行于第二衬底610的上表面的方向上与第二衬底610分离，并且可以穿过单元区域CELL的层间绝缘层615和715，以连接到第二输入输出焊盘505。
根据示例实施例，选择性地形成第一输入输出焊盘805和第二输入输出焊盘505。例如，存储器装置可以仅包括设置在第一衬底810上的第一输入输出焊盘805或设置在第二衬底610上的第二输入输出焊盘505。可替换地，存储器装置可包括第一输入输出焊盘805及第二输入输出焊盘505两者。
在分别包括在单元区域CELL和外围电路区域PERI中的外部焊盘接合区域PA和位线接合区域BLBA的每一个中，设置在最上金属层上的金属图案可以被设置为伪图案，或者可以不存在最上金属层。
在外部焊盘结合区域PA中，存储器装置可以包括在外围电路区域PERI的最上金属层中与形成在单元区域CELL的最上金属层中的上金属图案671a、672a、771a和772a对应的下金属图案871a、872a和873a，并且具有与单元区域的上金属图案671a、672a、771a和772a相同的截面形状，以便彼此连接。在实施例中，在外围电路区域PERI中，形成于外围电路区域PERI的最上金属层中的下金属图案871a、872a及873a未连接至接触件。类似地，在外部焊盘接合区域PA中，与形成在外围电路区域PERI的最上金属层中的下金属图案871a、872a和873a对应并且具有与外围电路区域PERI的下金属图案871a、872a和873a相同形状的上金属图案671a、672a、771a和772a可以形成在单元区域CELL的最上金属层中。
下接合金属871b和872b可以形成在字线接合区域WLBA中的第二金属层840b上。在字线接合区域WLBA中，外围电路区域PERI的下接合金属871b和872b可以通过Cu-Cu接合电连接到单元区域CELL的上接合金属771b和772b。
此外，在位线接合区域BLBA中，与形成在外围电路区域PERI的最上金属层中的下金属图案852对应的、并且具有与外围电路区域PERI的下金属图案852相同的截面形状的上金属图案892可以形成在单元区域CELL的最上金属层中。在实施例中，在单元区域CELL的最上金属层中形成的上金属图案892上不形成接触件。
在示例实施例中，与形成在单元区域CELL和外围电路区域PERI中的一个中的最上金属层中的金属图案相对应，可以在单元区域CELL和外围电路区域PERI中的另一个中的最上金属层中形成具有与金属图案相同的截面形状的加强金属图案。在实施例中，在加强金属图案上不形成接触件。
在位线接合区域BLBA中，单元区域CELL可包括彼此连接的下沟道LCH和上沟道UCH。下沟道LCH和上沟道UCH可彼此连接以形成一个沟道结构CH。可通过针对下沟道LCH的工艺和针对上沟道UCH的工艺提供图15的沟道结构CH。在第一单元区域CELL中，下沟道LCH可在垂直于第三衬底610的上表面的方向上延伸，并且穿过公共源极线620和下字线631至634。下沟道LCH可包括数据存储层、沟道层和埋置绝缘层，并且可连接至上沟道UCH。上沟道UCH可穿过上字线635至638。上沟道UCH可包括数据存储层、沟道层和埋置绝缘层，并且上沟道UCH的沟道层可电连接至第一金属层650c和第二金属层660c。随着沟道长度增大，可由于工艺原因难以形成具有恒定宽度的沟道。通过按照先后工艺形成的下沟道LCH和上沟道UCH，根据本公开的实施例的存储器装置120可包括具有改进的宽度均匀度的沟道。
串选择线和地选择线可分别设置在字线630和730中的每一个的上部和下部上。根据本公开的实施例，邻近于串选择线的字线或邻近于地选择线的字线可为伪字线。在根据实施例的存储器装置120中，位于下沟道LCH和上沟道UCH的边界附近的字线可为伪字线。例如，形成下沟道LCH和上沟道UCH的边界的字线634和字线635可为中心伪线。
如上面参照图9至图12描述的，通过将中心伪电压VCD或地电压GND施加至中心伪线，可控制连接至中心伪线的晶体管的开关操作。通过经中心伪线在编程操作期间控制沟道升压中不涉及非选择堆叠件的字线，升压效率可增大，并且通过电压扰动可减小。
在位线接合区域BLBA中，第一单元区域CELL1可包括第一穿通电极THV1，第二单元区域CELL2可包括第二穿通电极THV2。第一穿通电极THV1可穿过公共源极线620和多条字线630。第一穿通电极THV1还可穿过第三衬底610。第一穿通电极THV1可包括导电材料。可替换地，第一穿通电极THV1可包括绝缘材料包围的导电材料。第二穿通电极THV2可与第一穿通电极THV1相同。第一穿通电极THV1和第二穿通电极THV2可通过第一穿通上金属图案672b和第二穿通下金属图案771d彼此电连接。第一穿通上金属图案672b可形成在包括第一单元区域CELL1的第一上芯片的上端，第二穿通下金属图案771d可形成在包括第二单元区域CELL2的第二上芯片的下端。第一穿通电极THV1可电连接至第一金属层650c和第二金属层660c。第一穿通件671b可设置在第二金属层660c与第一穿通上金属图案672b之间，第二穿通件772d可设置在第二穿通电极THV2与第二穿通下金属图案771d之间。第一穿通上金属图案672b和第二穿通下金属图案771d可通过接合方法彼此连接。
根据本公开的实施例，第一上金属图案672a可设置在第一单元区域CELL1的上端，第一下金属图案771e可设置在第二单元区域CELL2的下端。第一单元区域CELL1的第一上金属图案672a和第二单元区域CELL2的第一下金属图案771e可在外部焊盘接合区域PA中通过接合方法彼此连接。第二上金属图案772a可设置在第二单元区域CELL2的上端，第二下金属图案873a可设置在外围电路区域PERI的下端。第二单元区域CELL2的第二上金属图案772a和外围电路区域PERI的第二下金属图案873a可在外部焊盘接合区域PA中通过接合方法彼此连接。
如本文公开的，闪速存储器的性能可利用与SSL起相似作用的伪字线来改进。伪字线可通过导通连接至编程使能位线的选择单元串和截止连接至编程禁止位线的选择单元串和非选择单元串与SSL起相似作用。通过控制连接至伪字线的晶体管的电连接，待编程的堆叠件和不被编程的堆叠件可彼此断开。因为由于堆叠件之间的电连接释放使得不被编程的堆叠件的字线不参与沟道升压，可在编程循环进行的同时保持恒定电压电平。另外，升压的沟道的长度减小以使能本地升压，从而增大升压效率。
如上所述，在附图和说明书中公开了实施例。尽管已经使用本说明书中的特定术语描述了实施例，但这些仅用于解释本公开的技术精神，而不是用于限制权利要求中描述的本公开的含义或范围。因此，本领域普通技术人员将理解，各种修改和等效的其它实施例是可能的。因此，本公开的真正技术保护范围应当由所附权利要求的技术精神来限定。
通过诸如图2至图3的附图中的块表示的组件、元件、模块或单元(在这段统称为“组件”)中的至少一个可实施为上述执行对应的功能的各种数量的硬件、软件和/或固件结构。这些组件中的至少一个可使用诸如存储器、处理器、逻辑电路、查找表等的直接电路结构，该直接电路结构通过一个或多个微处理器或其它控制设备的控制可执行对应的功能。另外，这些组件中的至少一个可通过包含执行特定逻辑功能的一个或多个可执行指令的模块、程序或一部分代码来具体实施，并且通过一个或多个微处理器或其它控制设备执行。此外，这些组件中的至少一个可包括诸如执行对应的功能的中央处理单元(CPU)的处理器、微处理器或者可通过诸如执行对应的功能的中央处理单元(CPU)的处理器、微处理器等实现。这些组件中的两个或更多个可组合为执行组合的两个或更多个组件的所有操作或功能的一个单一组件。另外，这些组件中的至少一个的至少一部分功能可由这些组件中的另一个执行。上面的示例实施例的功能性方面可被实施为在一个或多个处理器上执行的算法。此外，由块或处理步骤表示的组件可采用用于电子配置、信号处理和/或控制、数据处理等的任何数量的现有技术。
虽然已经参考本公开的实施例对本公开进行了详细的展示和描述，但可以理解，在不脱离所附权利要求的精神和范围的情况下，可以对其进行形式和细节上的各种改变。

Claims (20)

1.一种非易失性存储器装置的操作方法，所述非易失性存储器装置包括多个单元串，所述多个单元串各自包括第一堆叠件和邻近于所述第一堆叠件的第二堆叠件，所述操作方法包括步骤：
通过将包括多个第一电压电平的编程电压施加至连接至所述多个单元串中的每一个单元串的所述第一堆叠件的选择字线，在其中多个编程循环被执行的时间段期间执行第一编程操作；
在所述时间段期间，将包括多个第二电压电平的第二电压施加至连接至所述多个单元串中的每一个单元串的所述第一堆叠件的非选择字线；以及
在所述时间段期间，将第三电压保持在第一电平，所述第三电压被施加至连接至所述多个单元串中的每一个单元串的所述第二堆叠件的非选择字线。
2.根据权利要求1所述的操作方法，其中，所述第一电平包括通过电压电平或读电压电平。
3.根据权利要求1所述的操作方法，其中，所述多个编程循环中的每一个编程循环包括：
将包括第一位线电平的第四电压施加至连接至所述多个单元串的多条位线中的编程目标位线和编程禁止位线的位线设置步骤；
对连接至所述选择字线的存储器单元执行第二编程操作的步骤；以及
对连接至所述选择字线的所述存储器单元执行验证操作的步骤。
4.根据权利要求1所述的操作方法，还包括，在所述多个编程循环中，在所述编程电压被施加至所述选择字线时，将第一伪电压施加至连接至邻近于所述第一堆叠件和所述第二堆叠件之间的边界的多个晶体管的字线。
5.根据权利要求1所述的操作方法，还包括：初始化所述多个单元串的字线电压。
6.一种非易失性存储器装置的操作方法，所述非易失性存储器装置包括连接至多条位线的多个单元串，其中，所述多个单元串包括分别连接至所述多条位线的多个串选择晶体管，所述操作方法包括：
在第一时间段期间将包括第一电平的第一电压施加至所述多条位线中的第一位线和第二位线；
在所述第一时间段之后的第二时间段期间将包括第二电平的第二电压施加至所述第一位线；
在所述第二时间段期间，将所述多个串选择晶体管中的连接至所述第一位线的单元串中包括的第一串选择晶体管导通；
在所述第二时间段期间，将所述多个串选择晶体管中的连接至所述第二位线的单元串中包括的第二串选择晶体管截止；以及
在所述第二时间段期间，将施加至所述第二位线的第三电压保持在所述第二电平。
7.根据权利要求6所述的操作方法，其中，所述第一位线和所述第二位线分别连接至所述多个单元串中的第一单元串和第二单元串，
其中，所述第一单元串和所述第二单元串中的每一个包括具有连接至选择字线的选择堆叠件的多个堆叠件，并且
其中，将包括所述第二电平的所述第二电压施加至所述第一位线的步骤包括：通过将第一伪电压施加至邻近于与所述第一单元串中包括的第一选择堆叠件邻近的堆叠件与所述第一选择堆叠件的边界的至少一个晶体管，将所述第一选择堆叠件的沟道与所述第一位线彼此电连接。
8.根据权利要求7所述的操作方法，其中，在所述第二时间段期间将施加至所述第二位线的所述第三电压保持在所述第二电平的步骤包括：通过将所述第一伪电压施加至邻近于与所述第二单元串中包括的第二选择堆叠件邻近的堆叠件与所述第二选择堆叠件之间的边界的所述至少一个晶体管，将所述第二选择堆叠件的沟道与所述第二位线彼此电断开。
9.根据权利要求7所述的操作方法，其中，第四电平电压包括通过将所述至少一个晶体管的阈电压和所述第二电压的第二值彼此相加获得的第一值，并且所述第一伪电压包括所述阈电压和所述第四电平电压之间的电压电平。
10.根据权利要求7所述的操作方法，还包括：在所述第一时间段和所述第二时间段期间，将通过电压施加至连接至与所述第一选择堆叠件邻近的所述堆叠件的字线。
11.根据权利要求7所述的操作方法，其中，所述至少一个晶体管包括所述第一选择堆叠件中包括的第一晶体管和邻近于所述第一选择堆叠件的所述堆叠件中包括的第二晶体管，并且
其中，将所述第一选择堆叠件的沟道与所述第一位线彼此电连接的步骤包括：将所述第一伪电压施加至连接至所述第一晶体管的第一伪线和连接至所述第二晶体管的第二伪线。
12.根据权利要求7所述的操作方法，其中，所述至少一个晶体管包括所述第一选择堆叠件中包括的第一晶体管和邻近于所述第一选择堆叠件的所述堆叠件中包括的第二晶体管，并且
其中，将所述第一选择堆叠件的所述沟道与所述第一位线彼此电连接的步骤包括：
将所述第一伪电压施加至连接至所述第一晶体管的伪线；以及
将第三伪电压施加至连接至所述第二晶体管的伪线。
13.根据权利要求6所述的操作方法，还包括：在所述第一时间段之前将位线预充电电压施加至所述第一位线和所述第二位线。
14.根据权利要求13所述的操作方法，其中，施加所述第一电压的步骤包括：
通过将第二伪电压施加至邻近于与第三单元串中包括的第三选择堆叠件邻近的堆叠件与所述第三选择堆叠件之间的边界的晶体管，将所述第三选择堆叠件的沟道与所述第一位线彼此电断开；以及
通过将所述第二伪电压施加至邻近于与第四单元串中包括的第四选择堆叠件邻近的堆叠件与所述第四选择堆叠件之间的边界的晶体管，将所述第四选择堆叠件的沟道与所述第二位线彼此电断开。
15.根据权利要求14所述的操作方法，还包括：
在所述第二时间段期间，将第三伪电压施加至邻近于与所述第三选择堆叠件邻近的堆叠件与所述第三选择堆叠件的边界的晶体管；以及
在所述第二时间段期间，将第四伪电压施加至邻近于与所述第四选择堆叠件邻近的堆叠件与所述第四选择堆叠件的边界的晶体管。
16.根据权利要求6所述的操作方法，其中，所述第一位线和所述第二位线分别连接至所述多个单元串中的第一单元串和第二单元串，
其中，所述第一单元串和所述第二单元串中的每一个包括具有连接至选择字线的选择堆叠件的多个堆叠件，
其中，所述操作方法还包括：在所述第一时间段和所述第二时间段期间，通过将第五伪电压施加至邻近于与所述第一单元串中包括的第一选择堆叠件邻近的堆叠件和所述第一选择堆叠件之间的边界的晶体管，将所述第一选择堆叠件的沟道与所述第一位线彼此电断开，以及
其中，所述第一选择堆叠件包括所述多个堆叠件中的连接至所述第一位线的堆叠件。
17.根据权利要求16所述的操作方法，其中，所述第五伪电压包括地电压。
18.根据权利要求6所述的操作方法，还包括：初始化所述多个单元串的字线电压。
19.一种非易失性存储器装置，包括：
存储器单元阵列，其包括多个单元串；
电压生成器，其被配置为生成被施加至连接至所述多个单元串的位线的电压；以及
控制电路，其被配置为对从所述存储器单元阵列外部接收的数据编程，
其中，所述控制电路还被配置为：
通过以下操作来控制包括选择字线的选择堆叠件与邻近于所述选择堆叠件的堆叠件之间的电连接：
控制邻近于所述选择堆叠件和与所述选择堆叠件邻近的所述堆叠件之间的边界的至少一个晶体管，并且
控制施加至连接至与所述选择堆叠件邻近的所述堆叠件的非选择字线的电压，以在其中用于所述存储器单元阵列的多个编程循环被执行的时间段期间保持第一电平。
20.根据权利要求19所述的非易失性存储器装置，其中，所述控制电路还被配置为，在位线设置操作期间在控制将第二电平的电压施加至第一位线和第二位线之后：
将第三电平的电压施加至所述第一位线，以及
将所述第二电平的电压施加至所述第二位线。
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