KR20230075916A - 비휘발성 메모리 장치 및 그 프로그램 방법 - Google Patents

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Abstract

본 개시의 기술적 사상의 일측면에 따라, 각각 제1 스택 및 제1 스택 상에 적층되는 제2 스택을 포함하는 복수의 셀 스트링들을 포함하는 비휘발성 메모리 장치의 동작 방법은, 복수의 프로그램 루프들이 수행되는 시구간동안, 복수의 셀 스트링들 각각에 포함된 제1 스택과 연결된 선택 워드라인에 복수의 전압 레벨들을 갖는 프로그램 전압을 인가함으로써 프로그램 동작을 수행하는 단계, 상기 시구간동안, 복수의 셀 스트링들 각각에 포함된 제1 스택과 연결된 비선택 워드라인에 복수의 전압 레벨을 갖는 전압들을 인가하는 단계, 상기 시구간 동안, 복수의 셀 스트링들 각각에 포함된 제2 스택과 연결된 비선택 워드라인에 인가되는 전압을 제1 레벨로 유지하는 단계를 포함할 수 있다.

Description

비휘발성 메모리 장치 및 그 프로그램 방법{NON-VOLITILE MEMORY DEVICE AND PROGRAMMING METHOD THEREOF}
본 개시의 기술적 사상은 비휘발성 메모리 장치에 관한 것으로서, 자세하게는 MULTI-STACK 구조에서 센터 더미라인 트랜지스터를 이용하여, 부스팅 효율을 높이는 비휘발성 메모리 장치 및 프로그램 방법 에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하는데 사용되며, 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다. 비휘발성 메모리 장치의 일 예로서, 플래시 메모리 장치는 스마트폰, PC, 메모리 카드 및 SSD(Solid State Drive), USB(Universal Serial Bus) 메모리, 디지털 카메라, 이동 전화기, 태블릿(tablet) 및 기타장치에서 사용될 수 있다.
고집적된 수직형(vertical) 플래시 메모리 장치의 단수가 증가함에 따라, 플래시 메모리의 채널이 길어지고 있다. 채널이 길어지면 부스팅에 관여하는 워드라인들의 수가 증가하여 부스팅 효율이 감소하는 문제가 있다.
본 개시의 기술적 사상은 센터 더미라인 트랜지스터를 이용하여 부스팅 효율을 증가시키는 메모리 장치 및 프로그램 방법을 제공하는데 있다.
본 개시의 기술적 사상의 일측면에 따라, 각각 제1 스택 및 제1 스택 상에 적층되는 제2 스택을 포함하는 복수의 셀 스트링들을 포함하는 비휘발성 메모리 장치의 동작 방법은, 복수의 프로그램 루프들이 수행되는 시구간동안, 복수의 셀 스트링들 각각에 포함된 제1 스택과 연결된 선택 워드라인에 복수의 전압 레벨들을 갖는 프로그램 전압을 인가함으로써 프로그램 동작을 수행하는 단계, 상기 시구간동안, 복수의 셀 스트링들 각각에 포함된 제1 스택과 연결된 비선택 워드라인에 복수의 전압 레벨을 갖는 전압들을 인가하는 단계, 상기 시구간 동안, 복수의 셀 스트링들 각각에 포함된 제2 스택과 연결된 비선택 워드라인에 인가되는 전압을 제1 레벨로 유지하는 단계를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따라, 복수의 비트라인들과 연결되는 복수의 셀 스트링들을 포함하는 비휘발성 메모리 장치의 동작 방법은, 복수의 셀 스트링들은 복수의 비트라인들과 각각 연결되는 복수의 스트링 선택 트랜지스터들을 포함하고, 제1 시구간동안 복수의 비트라인들 중 제1 비트라인 및 제2 비트라인에 제2 레벨을 갖는 전압을 인가하는 단계, 제1 시구간에 후속하는 제2 시구간 동안 제1 비트라인에 제3 레벨을 갖는 전압을 인가하는 단계, 제2 시구간 동안 복수의 스트링 선택 트랜지스터들 중 제1 비트라인과 연결된 셀 스트링에 포함된 스트링 선택 트랜지스터들을 턴-온시키는 단계, 제2 시구간 동안 복수의 스트링 선택 트랜지스터들 중 제2 비트라인에 연결된 셀 스트링에 포함된 스트링 선택 트랜지스터들을 턴-오프시키는 단계, 제2 시구간 동안 상기 제2 비트라인에 인가되는 전압을 제2 레벨로 유지하는 단계를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 비휘발성 메모리 장치는 복수의 셀 스트링들을 포함하는 메모리 셀 어레이, 복수의 셀 스트링들과 연결된 비트라인에 인가되는 전압을 생성하는 전압 발생기, 외부로부터 수신된 데이터를 메모리 셀 어레이에 프로그램하는 제어 회로를 포함할 수 있고, 제어 회로는 선택 워드라인을 포함하는 선택 스택과, 선택 스택에 인접한 스택의 경계와 인접하는 적어도 하나의 트랜지스터를 제어하여 선택 셀 스트링 또는 비선택 셀 스트링의 전기적인 연결을 각각 제어하고, 메모리 셀 어레이에 대한 복수의 프로그램 루프들이 수행되는 시구간 동안, 선택 스택에 인접한 스택과 연결된 비선택 워드라인에 인가되는 전압을 제1 레벨로 유지하도록 제어할 수 있다.
본 개시의 예시적 실시예에 따른 메모리 장치 및 프로그램 방법에 의하면, 부스팅에 관여하는 워드라인들의 수를 줄여 부스팅 효율을 증가시키고, 패스 전압 교란을 줄일 수 있다. 또한 비선택 스택의 워드라인 전압을 프로그램 시작부터 리커버리 단계까지 일정하게 유지시킴으로써 비선택 스택에서 소모되는 전류의 양을 줄일 수 있다.
도 1은 본 개시의 예시적 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법을 나타내는 순서도이다.
도 2는 본 발명의 예시적 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 3은 도 2의 메모리 장치를 설명하는 블록도이다.
도 4는 도 3의 메모리 블록을 나타내는 사시도이다.
도 5는 도 3의 메모리 블록의 등가 회로도를 나타낸다.
도 6은 도 5의 메모리 블록의 예시적인 프로그램 바이어스 조건을 나타내는 도면이다.
도 7은 본 발명의 예시적 실시예들에 따라 1개의 센터 더미라인을 갖는 메모리 셀 어레이의 구조를 나타내는 회로도이다.
도 8은 본 발명의 예시적 실시예들에 따라 2개의 센터 더미라인을 갖는 메모리 셀 어레이의 구조를 나타내는 회로도이다.
도 9는 본 발명의 예시적 실시예들에 따른 2-스택 셀 스트링을 나타내는 타이밍도이다.
도 10은 본 발명의 예시적 실시예들에 따라 비트라인에 프로그램 금지 프리차지 전압을 인가하는 것을 나타내는 도면이다.
도 11a, 도 11b 및 도 11c는 본 발명의 예시적 실시예들에 따라 제1 스택을 프로그래밍 하는 경우 셀 스트링의 동작을 나타내는 도면이다.
도 12는 제2 스택을 프로그래밍 하는 경우 셀 스트링의 동작을 나타내는 도면이다.
도 13a 및 도13b는 본 발명의 예시적 실시예들에 따른 전압레벨들의 타이밍을 나타낸 도면이다.
도 14a, 14b 및 14c는 본 발명의 예시적 실시예들에 따라 3-스택 셀 스트링의 동작을 나타내는 도면이다.
도 15는 본 발명의 일 실시예에 따른 BVNAND 구조에 대해 설명하기 위한 도면이다.
이하, 본 발명의 다양한 실시 예가 첨부된 도면을 참조하여 기재된다.
도 1은 본 개시의 예시적 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법을 나타내는 순서도이다. 비휘발성 메모리 장치의 프로그램 방법은 복수의 단계들(S100 내지 S300)을 포함할 수 있다. 도 1에서, 복수의 셀 스트링들은 도 11a 내지 도 11c를 참조하여 설명하는 바와 같이 선택 셀 스트링 및 적어도 하나의 비선택 셀 스트링을 포함할 수 있다. 복수의 셀 스트링들은 프로그램 허용 비트라인 및 적어도 하나의 프로그램 금지 비트라인을 포함하는 복수의 비트라인들 및 소스라인 사이에 각각 배치될 수 있다. 각각의 셀 스트링들은 선택 워드라인을 포함하는 선택 스택과 선택 워드라인을 포함하지 않는 비선택 스택들을 포함할 수 있다.
복수의 셀 스트링들은 도 9 내지 12를 참조하여 설명하는 바와 같이 2개의 스택들로 분할될 수도 있고, 도 14a 내지 도 14c를 참조하여 설명하는 바와 같이 3개의 스택들로 분할될 수도 있다.
S100 단계에서, 복수의 프로그램 루프들이 수행되는 시구간동안, 복수의 셀 스트링들 각각에 포함된 선택 스택과 연결된 선택 워드라인에 복수의 전압 레벨들을 갖는 프로그램 전압을 인가함으로써 프로그램 동작이 수행될 수 있다. 복수의 전압 레벨은 증가형 스텝 펄스 프로그래밍(ISPP, incremental step pulse programming)에 의해 프로그램 루프들이 진행됨에 따라 선택 워드라인(WL)에 인가되는 프로그램 전압의 전압 레벨로서, 점차적으로 증가할 수 있다.
S200 단계에서, 상기 시구간동안, 복수의 셀 스트링들 각각에 포함된 선택 스택과 연결된 비선택 워드라인에 복수의 전압 레벨을 갖는 전압들이 인가될 수 있다. 비선택 워드라인에 인가되는 패스 전압도 프로그램 전압이 증가함에 따라 프로그램 전압 교란을 줄이기 위해 점차적으로 증가할 수 있다.
S300 단계에서, 상기 시구간 동안, 복수의 셀 스트링들 각각에 포함된 비선택 스택과 연결된 비선택 워드라인에 인가되는 전압이 일정한 전압 레벨로 유지될 수 있다. 전압 레벨을 일정하게 유지함으로써, 비선택 스택에서 소모되는 전류의 양은 감소할 수 있다.
플래시 메모리의 집적도가 증가함에 따라, 플래시 메모리를 수직으로 쌓은 스택의 수가 증가할 수 있고, 셀 스트링의 채널 길이가 길어질 수 있다. 채널이 길어질수록 채널의 부스팅에 관여하는 워드라인들의 수가 증가하고, 프로그램을 하는 동안 비선택 워드라인에 연결된 메모리 셀들이 받는 교란인 패스 전압 교란(pass voltage disturbance)이 증가할 수 있다. 또한 채널이 길어짐에 따라 부스팅 효율이 감소하여 선택 워드라인에 연결되는 비선택 셀 스트링의 메모리 셀들이 받는 교란인 프로그램 전압 교란(program voltage disturbance)이 증가할 수 있다.
본 발명의 예시적 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법은 스택의 경계층에 배치되는 센터 더미라인 트랜지스터를 이용하여, 셀 스트링 각각의 스택간 전기적 연결을 제어하는 단계를 더 포함할 수 있다. 이를 통해 센터 더미라인 트랜지스터가 스트링 선택 트랜지스터와 비슷한 역할을 함으로써 부스팅에 관여하는 워드라인들의 수를 줄일 수 있다. 따라서 부스팅 효율이 증가할 수 있고, 패스 전압 교란이 줄어들 수 있으며, 비선택 스택의 워드라인 전압을 프로그램 시작부터 워드라인 전압을 초기화하는 리커버리 단계까지 일정하게 유지시킬 수 있어 비선택 스택에서 소모되는 전류의 양을 줄일 수 있다.
도 2는 본 발명의 예시적 실시예들에 따른 메모리 시스템을 나타내는 블록도이다. 도 2를 참조하면, 메모리 시스템(100)은 메모리 컨트롤러(110)와 적어도 하나의 메모리 장치(120)를 포함할 수 있다. 도 2에 도시된 메모리 장치(120)는 플래시 메모리 장치와 같은 비휘발성 메모리 장치일 수 있다. 메모리 시스템(100)은 USB 메모리, 메모리 카드, SSD 등과 같은 데이터 저장 매체를 포함할 수 있다.
메모리 장치(120)는 메모리 컨트롤러(110)의 제어에 따라 소거, 프로그램 또는 독출 동작 등을 수행할 수 있다. 메모리 장치(120)는 입출력 라인을 통해 메모리 컨트롤러(110)로부터 커맨드(CMD)와 어드레스(ADDR)를 수신할 수 있고, 메모리 컨트롤러(110)와 프로그램 동작 또는 독출 동작을 위한 데이터(DATA)를 송수신할 수 있다. 또한, 메모리 장치(120)는 제어 라인을 통해 제어 신호(CTRL)를 수신할 수 있다. 메모리 장치(120)는 메모리 셀 어레이(121)와 제어 회로(122)를 포함할 수 있다.
메모리 셀 어레이(121)는 복수의 메모리 블록들을 포함하고, 복수의 메모리 블록들 각각은 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 복수의 메모리 셀들은 플래시 메모리 셀들일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래시 메모리 셀들인 경우를 예로 하여 본 발명의 실시예들을 후술하기로 한다. 메모리 셀 어레이(121)는 복수의 셀 스트링들을 포함하는 3차원 메모리 셀 어레이를 포함할 수 있으며, 이에 대해 도 4 및 도 5를 참조하여 후술하기로 한다.
제어 회로(122)는 메모리 셀 어레이(121) 내 복수의 셀 스트링들에 대하여 채널들을 초기화하는 동작을 수행하고, 복수의 메모리 셀들 중 선택 메모리 셀에 대하여 프로그램 동작을 수행할 수 있다.
도 3은 도 2의 메모리 장치를 설명하는 블록도이다. 도 3을 참조하면, 비휘발성 메모리 장치(120)는 메모리 셀 어레이(121), 로우 디코더(124), 제어 회로(122), 페이지 버퍼(125), 입출력 회로(126) 그리고 전압 생성기(123)를 포함할 수 있다.
메모리 셀 어레이(121)는 워드라인들(WL), 스트링 선택 라인들(SSL), 접지 선택 라인들(GSL) 및 비트라인들(BL)에 연결될 수 있다. 메모리 셀 어레이(121)는 워드라인들(WL), 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 통해 로우 디코더(124)에 연결되고, 비트라인들(BL)을 통해 페이지 버퍼(125)에 연결될 수 있다. 메모리 셀 어레이(121)는 복수의 메모리 블록들(BLK1 내지 BLKn)을 포함할 수 있다.
각 메모리 블록(BLK1~BLKn)은 복수의 메모리 셀들 및 복수의 선택 트랜지스터들을 포함할 수 있다. 메모리 셀들은 워드라인들(WL)에 연결되고, 선택 트랜지스터들은 스트링 선택 라인들(SSL) 또는 접지 선택 라인들(GSL)에 연결될 수 있다. 각 메모리 블록(BLK1~BLKn)의 메모리 셀들은 1-비트 데이터를 저장하는 싱글 레벨 셀들 또는 M(M은 2 또는 그 보다 큰 정수)-비트 데이터를 저장하는 멀티 레벨 셀들로 구성될 수 있다.
로우 디코더(124)는 메모리 셀 어레이(121)의 복수의 메모리 블록들(BLK1 내지 BLKn) 중 하나를 선택할 수 있고, 선택된 메모리 블록의 워드라인들(WL) 중 하나를 선택할 수 있으며, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다.
제어 회로(122)는 메모리 컨트롤러(110)에서 전송되는 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)에 기초하여, 메모리 셀 어레이(121)에 대한 프로그램, 독출 및 소거 동작을 수행하기 위한 각종 내부 제어 신호를 출력할 수 있다. 제어 회로(122)는 로우 디코더(124)에 로우 어드레스(R_ADDR)를 제공할 수 있고, 입출력 회로(126)에 칼럼 어드레스를 제공할 수 있으며, 전압 생성기(123)에 전압 제어 신호(CTRL_VOL)를 제공할 수 있다.
제어 회로(122)는 선택 메모리 셀에 대한 프로그래밍 전에, 스트링 선택 트랜지스터들을 통하여 비트라인의 프리차지 전압으로 복수의 셀 스트링들의 채널들을 프리차지할 수 있다.
페이지 버퍼(125)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 독출 동작시, 페이지 버퍼(125)는 제어 회로(122)의 제어에 따라 선택된 메모리 셀의 비트라인을 센싱할 수 있다. 센싱된 데이터는 페이지 버퍼(125) 내부에 구비되는 래치들에 저장될 수 있다. 페이지 버퍼(125)는 제어 회로(122)의 제어에 따라 래치들에 저장된 데이터를 데이터 라인(DL)을 통해 입출력 회로(126)로 전달할 수 있다.
입출력 회로(126)는 비휘발성 메모리 장치(120)의 외부로부터 입출력 라인(I/O)을 통해서 제공되는 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)를 일시 저장할 수 있다. 입출력 회로(126)는 비휘발성 메모리 장치(120)의 읽기 데이터를 일시 저장하고, 지정된 시점에 입출력 라인(I/O)을 통해서 외부로 출력할 수 있다.
전압 생성기(123)는 전압 제어 신호(CTRL_VOL)를 기초로 하여 메모리 셀 어레이(121)에 대한 프로그램, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성기(123)는 워드라인 전압(VWL), 예를 들어, 프로그램 전압, 독출 전압, 패스 전압, 소거 전압, 소거 검증 전압 등을 생성할 수 있다. 또한, 전압 생성기(123)는 전압 제어 신호(CTRL_VOL)를 기초로 하여 프리차지 전압들을 생성할 수 있다.
도 4는 도 3의 메모리 블록을 나타내는 사시도이다. 도 4를 참조하면, 메모리 셀 어레이(예를 들어, 도 3의 121)에 포함된 각 메모리 블록은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 도 4에서는, 메모리 블록이 2개의 선택 라인들(GSL, SSL), 8개의 워드라인들(WL1 ~ WL8), 그리고 3개의 비트라인들(BL1 ~ BL3)을 포함하는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가지며, 기판(SUB) 상에 제1 방향(예를 들어, D2 방향)을 따라 신장되고, 제2 도전형(예를 들어, n 타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공된다.
기판(SUB) 상에는 제1 메모리 스택(ST1)이 제공될 수 있다. 자세하게는, 인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 신장되는 복수의 절연막들(IL)이 제3 방향(예를 들어, D1 방향)을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 제3 방향을 따라 특정 거리만큼 이격된다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 인접한 두 공통 소스 라인(CSL)들 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 순차적으로 배치되며, 제3 방향을 따라 복수의 절연막들(IL)을 관통하는 식각에 따른 복수의 필라(pillars)(P)들이 제공된다. 예를 들어, 복수의 필라(P)들은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 수 있다. 구체적으로, 각 필라(P)의 표면층(surface layer)(S)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
인접한 두 공통 소스 라인(CSL)들 사이의 영역에서, 절연막들(IL), 필라(P) 들 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공된다. 전하 저장층(CS)은 게이트 절연층(또는 '터널링 절연층'이라고 지칭함), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인(CSL)들 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL, SSL) 및 워드라인들(WL1 ~ WL4)과 같은 게이트 전극(GE)이 제공된다.
본 개시의 기술적 사상에 따른 메모리 블록(BLK1)은 상술한 방법으로 생성된 제1 메모리 스택(ST1) 상에 동일한 방법으로 생성된 제2 메모리 스택(ST2) 이 추가적으로 제공될 수 있다. 제2 메모리 스택(ST2)까지 연장된 복수의 필라(P)들 상에는 드레인들 또는 드레인 컨택들(DR)이 각각 제공된다. 예를 들어, 드레인들 또는 드레인 컨택들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인 컨택들(DR) 상에, 제2 방향(예를 들어, D3 방향)으로 신장되고 제1 방향을 따라 특정 거리만큼 이격되어 배치된 비트라인들(BL1 내지 BL3)이 제공된다.
도 5는 도 3의 메모리 블록의 등가 회로도를 나타낸다. 도 5에 도시된 메모리 블록은 도 3를 참조하여 설명한 복수의 메모리 블록들(BLK1 내지 BLKn) 중 하나의 예로서, 제1 메모리 블록(BLK1)을 보여준다. 제1 메모리 블록(BLK1)은 기판 상에 3차원 구조로 형성되는 3차원 메모리 블록을 나타낸다. 제1 메모리 블록(BLK1)에 포함되는 복수의 메모리 셀 스트링들은 기판과 수직한 방향(D1)으로 형성될 수 있다.
도 5를 참조하면, 제1 메모리 블록(BLK1)은 셀 스트링들(NS11~NS33), 워드라인들(WL1~WL8), 비트라인들(BL1~BL3), 접지 선택 라인들(GSL1~GSL3), 스트링 선택 라인들(SSL1~SSL3) 및 소스 라인(CSL)을 포함할 수 있다. 도 5에는 셀 스트링들(NS11~NS33) 각각이 8개의 워드라인들(WL1~WL8)에 연결되는 8개의 메모리 셀들(MCs)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
각 셀 스트링(예, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MCs), 접지 선택 트랜지스터(GST)를 포함할 수 있다. 스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인(SSL1)에 연결될 수 있다. 복수의 메모리 셀들(MC)은 각각 대응하는 워드라인(WL1~WL8)에 연결될 수 있다. 접지 선택 트랜지스터(GST)는 대응하는 접지 선택 라인(GSL1)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 대응하는 비트라인(BL1)에 연결되고, 접지 선택 트랜지스터(GST)는 소스 라인(CSL)에 연결될 수 있다.
셀 스트링들(NS11~NS33)에서 동일 높이의 워드라인(예, WL1)은 공통으로 연결되고, 접지 선택 라인들(GSL1, GSL2, GSL3), 스트링 선택 라인들(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 한편, 셀 스트링들(NS11~NS33)은 복수의 워드라인들 중에서 센터 더미 라인에 해당하는 워드라인을 후술하는 도 7에 도시된 것처럼 포함할 수 있다.
도 6은 도 5의 메모리 블록의 예시적인 프로그램 바이어스 조건을 나타내는 도면이다. 도 6에는 편의상, 제1 메모리 블록(BLK1)의 셀 스트링들(NS11~NS33) 중에서 제1 비트라인(BL1)에 연결된 제1 및 3 셀 스트링들(NS11, NS21)과 제2 비트라인(BL2)에 연결된 제2 및 4 셀 스트링들(NS12, NS22)을 도시한다. 제1 내지 4 셀 스트링들(NS11, NS12, NS21, NS22)은 제1 내지 4 메모리 셀(A, B, C, D)을 각각 포함할 수 있다.
도 6를 참조하면, 제1 비트라인(BL1)은 상대적으로 낮은 프로그램 허용 전압, 예를 들어, 접지 전압(GND)이 인가되는 프로그램 허용 비트라인일 수 있고, 제2 비트라인(BL2)은 상대적으로 높은 프로그램 금지 전압, 예를 들어, 전원 전압(VDD)이 인가되는 프로그램 금지 비트라인일 수 있다.
스트링 턴온 전압(VSON)이 인가되는 스트링 선택 라인과 연결되는 셀 스트링은 선택 셀 스트링으로 지칭될 수 있고, 스트링 턴오프 전압(VSOFF)이 인가되는 스트링 선택 라인과 연결되는 셀 스트링은 비선택 셀 스트링으로 지칭될 수 있다. 프로그램 허용 비트라인과 연결되는 선택 셀 스트링은 프로그램될 메모리 셀을 포함할 수 있고, 프로그램 금지 비트라인과 연결되는 선택 셀 스트링은 프로그램되지 않을 메모리 셀을 포함할 수 있다.
예를 들어, 제1 메모리 셀(A)을 프로그램하기 위하여 제1 셀 스트링(NS11)이 선택될 수 있다. 제1 셀 스트링(NS11)이 선택되기 위하여, 제1 셀 스트링(NS11)에 연결된 제1 스트링 선택 라인(SSL1)에는 스트링 턴온 전압(VSON)이 인가될 수 있고, 제3 셀 스트링(NS21)에 연결된 제2 스트링 선택 라인(SSL2)에는 스트링 턴오프 전압(VSOFF)이 인가될 수 있다. 스트링 턴오프 전압(VSOFF)은 스트링 선택 트랜지스터(SST)를 턴-오프시키는 전압으로서 접지 전압(GND)일 수 있다. 스트링 턴온 전압(VSON)은 스트링 선택 트랜지스터(SST)를 턴-온시키는 전압으로서 전원 전압(VDD)일 수 있다.
접지 선택 라인들(GSL1, GSL2)에는 턴오프 전압이 인가될 수 있다. 소스 라인(CSL)에는 접지 전압(GND), 예컨데 0V의 전압이 인가될 수 있다. 선택 워드라인(예, WL3)에는 프로그램 전압(VPGM)(예를 들어, 18V)이 인가되고, 비선택 워드라인(예, WL2, WL4)에는 패스 전압(VPASS)(예를 들어, 8V)이 인가될 수 있다.
이러한 프로그램 바이어스 조건에서, 메모리 셀(A)의 게이트에는 18V가 인가되고 채널 전압은 0V일 수 있다. 따라서, 메모리 셀(A)의 게이트와 채널 사이에 강한 전계(electric field)가 형성될 수 있고, 메모리 셀(A)은 프로그램될 수 있다. 한편, 메모리 셀(B)의 채널 전압은 전원 전압(VDD)이고 메모리 셀(B)은 게이트와 채널 사이에 약한 전계가 형성되기 때문에, 메모리 셀(B)은 프로그램되지 않을 수 있다. 메모리 셀들(C, D)의 채널들은 플로팅(floating) 상태에 있기 때문에, 채널 전압은 패스 전압(VPAAS)에 의한 부스팅 레벨까지 상승하고, 메모리 셀들(C, D)은 프로그램되지 않을 수 있다.
도 7은 본 발명의 예시적 실시예들에 따라 1개의 센터 더미라인을 갖는 메모리 셀 어레이의 구조를 나타내는 회로도이다. 도 7에는 편의상 메모리 블록의 셀 스트링들 중에서 하나의 비트라인(BL) 및 하나의 공통 소스 라인(CSL)에 연결되는 셀 스트링들(STR1~STRn)을 도시하고 있으나, 메모리 블록은 5 및 6을 참조하여 설명한 바와 같은 3차원 구조를 가질 수 있다. 도 7을 참조하면, 메모리 블록은 동일한 비트라인(BL)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들(STR1~STRn)을 포함할 수 있다. 셀 스트링들(STR1~STRn)의 각각은 스트링 선택 라인들(SSL1~SSLn)에 의해 제어되는 스트링 선택 트랜지스터들(SST1~SSTn), 워드라인들(WL)에 의해 제어되는 메모리 셀들, 센터 더미라인에 의해 제어되는 센터 더미라인 트랜지스터들(CDT1~CDTn) 및 접지 선택 라인(GSL)에 의해 제어되는 접지 선택 트랜지스터들(GST1~GSTn)을 포함할 수 있다.
도 7에는 접지 선택 트랜지스터들이 동일한 접지 선택 라인(GSL)에 연결되는 실시예가 도시되어 있으나, 복수의 접지 선택 라인(GSL)들의 각각에 일정한 개수의 접지 선택 트랜지스터들이 연결될 수도 있다. 일 실시예에서, 도 7에 도시된 바와 같이, 경계층(BDL)은 1개의 게이트 라인을 포함할 수 있다. 1개의 게이트 라인은 센터 더미라인(CDL)에 해당하고 이에 연결된 센터 더미 트랜지스터들(CDT1~ CDTn)을 동시에 제어할 수 있다. 일 예시에서, 경계층(BDL)은 제1 스택(ST1)과 제2 스택(ST2) 사이에 위치할 수 있다. 설명의 편의를 위하여, 경계층(BDL)이 제1 스택(ST1) 및 제2 스택(ST2) 사이에 위치하는 별도의 층으로 도시되었으나, 경계층(BDL)은 제1 스택(ST1) 또는 제2 스택(ST2)에 포함되는 것으로 이해될 수도 있다.
도 8은 본 발명의 예시적 실시예들에 따라 2개의 센터 더미라인을 갖는 메모리 셀 어레이의 구조를 나타내는 회로도이다. 도 8은 센터 더미라인이 2개인 경우를 나타낸 것으로, 도 7과 중복되는 설명은 생략한다. 셀 스트링들(STR1~STRn)은 제1 센터 더미라인(CDL1)에 의해 제어되는 제1 센터 더미라인 트랜지스터들(CDT11~CDT1n) 및 제2 센터 더미라인(CDL2)에 의해 제어되는 제2 센터 더미라인 트랜지스터들(CDT21~CDT2n)을 포함할 수 있다. 일 실시예에서, 도 8에 도시된 바와 같이, 경계층(BDL)은 2개의 게이트 라인을 포함할 수 있다. 2개의 게이트 라인은 제1 센터 더미라인(CDL1) 및 제2 센터 더미라인(CDL2)에 해당하고, 이에 연결되는 제1 센터 더미라인 트랜지스터들(CDT11~CDT1n) 및 제2 센터 더미라인 트랜지스터들(CDT21~CDT2n)을 제어 할 수 있다. 제1 센터 더미라인(CDL1) 및 제2 센터 더미라인(CDL2)에는 상이한 전압이 인가될 수 있다. 이에 따라, 제1 센터 더미라인 트랜지스터들(CDT11~CDT1n)과 제2 센터 더미라인 트랜지스터들(CDT21~CDT2n)은 상이하게 제어될 수 있다. 또한 제1 센터 더미라인(CDL1) 및 제2 센터 더미라인(CDL2)에는 동일한 전압이 인가되어, 1 센터 더미라인 트랜지스터들(CDT11~CDT1n)과 제2 센터 더미라인 트랜지스터들(CDT21~CDT2n)이 동일하게 제어될 수 있다.
도면에 도시하지는 않았으나, 경계층(BDL)은 3개 이상의 게이트 라인들을 포함할 수 있다. 상기 3개 이상의 게이트 라인은 센터 더미 라인에 해당하고 이에 연결된 센터 더미 트랜지스터들은 각각 제어될 수 있다. 일 예시에서, 경계층(BDL)은 제1 스택(ST1)과 제2 스택(ST2) 사이에 위치할 수 있다. 설명의 편의를 위하여, 경계층(BDL)이 제1 스택(ST1) 및 제2 스택(ST2) 사이에 위치하는 별도의 층으로 도시되었으나, 경계층(BDL)의 일부는 제1 스택(ST1) 또는 제2 스택(ST2)에 포함되는 것으로 이해될 수도 있다.
도 9는 본 발명의 예시적 실시예들에 따른 2-스택 셀 스트링을 나타내는 타이밍도이다. 도 9에는 편의상 메모리 블록의 셀 스트링들 중에서 하나의 비트라인(BL) 및 하나의 공통 소스 라인(CSL)에 연결되는 하나의 셀 스트링(CST)을 도시하고 있으나, 메모리 블록은 5 및 6을 참조하여 설명한 바와 같은 3차원 구조를 가질 수 있다. 도 9를 참조하면, 셀 스트링(CST)은 스트링 선택 라인(SSL)에의해 제어되는 스트링 선택 트랜지스터, 워드라인들(WL)에 의해 제어되는 메모리 셀들, 센터 더미라인(CDL1, CDL2)에 의해 제어되는 센터 더미라인 트랜지스터들 및 접지 선택 라인(GSL)에 의해 제어되는 접지 선택 트랜지스터, 비트라인(BL)에 연결되는 드레인 전극(DRAIN), 셀 스트링(CST)의 트랜지스터 채널들을 연결한 채널영역(CHANNEL)을 포함할 수 있다. 일 실시예에서, 도 9에 도시된 바와 같이, 셀 스트링(CST)은 센터 더미라인(CDL1, CDL2)을 경계로 제1 스택(STACK1) 및 제2 스택(STACK2)으로 구분될 수 있다.
비트라인(BL)은 프로그램 허용 비트라인 또는 프로그램 금지 비트라인일 수 있다. 프로그램 허용 비트라인의 경우, 프로그램 동작시 프로그램 허용 전압, 예를들어, 접지 전압(GND)이 인가될 수 있다. 프로그램 금지 비트라인의 경우, 프로그램 동작시 프로그램 금지 전압, 예를들어, 전원 전압(VDD)이 인가될 수 있다.
드레인 전극(DRAIN)은 비트라인(BL)과 채널영역(CHANNEL)을 전기적으로 연결하는 전극으로, 금속, 도핑된 폴리실리콘 등일 수 있다.
스트링 선택 라인(SSL)은 스트링 선택 트랜지스터의 게이트라인으로서, 선택 셀 스트링, 비선택 셀 스트링에 따라 프로그램 동작시 다른 전압이 인가될 수 있다. 선택 셀 스트링의 스트링 선택 라인(SSL)에는 각각의 문턱 전압(Vth) 이상의 스트링 턴온 전압(도 11a의 VSON) 이 인가될 수 있다. 비선택 셀 스트링의 스트링 선택 라인(SSL)에는 스트링 턴오프 전압(도 11c의 VSOFF), 예를 들어 접지 전압(GND)이 인가될 수 있다.
워드라인(WL)은 메모리 셀들의 게이트라인으로서, 워드라인(WL)에는 패스전압(예, 도 11a의 VPASS), 일정한 패스 전압(예, 도 11a의 S_VPASS) 또는 프로그램 전압(예, 도 11a의 PGM)이 인가될 수 있다.
센터 더미라인(CDL1, CDL2)은 센터 더미라인 트랜지스터의 게이트라인으로서 각각의 문턱 전압(Vth) 이상의 턴온 전압, 예를 들어, 센터 더미 전압(도 11a의 VCD) 또는 턴오프 전압, 예를 들어 접지 전압(도 12의 GND)이 인가될 수 있다.
접지 선택 라인(GSL)은 접지 선택 트랜지스터의 게이트라인으로서 각각의 문턱 전압(Vth) 이상의 턴온 전압, 예를 들어, 전원 전압(VDD) 또는 턴오프 전압, 예를 들어 접지 전압(GND)이 인가될 수 있다.
도 10은 본 발명의 예시적 실시예들에 따라 비트라인에 프로그램 금지 프리차지 전압을 인가하는 것을 나타내는 도면이다. 도 10은 도 13a 및 도 13b에서 제1 비트라인 셋업단계(BS 1)를 나타낼 수 있다. 구체적으로, 도 10의 셀 스트링(1P_CST)은 제1 비트라인 셋업단계(BS1)에서 도 6의 제1 내지 4 셀 스트링들(NS11, NS12, NS21, NS22)에 대응될 수 있다. 도 10을 참조하면, 비트라인에는 프로그램 금지 프리차지 전압, 예를 들어, 전원 전압(VDD)이 인가될 수 있다. 선택 셀 스트링 및 비선택 셀 스트링의 스트링 선택 라인(SSL) 모두 스트링 턴온 전압(VSON)이 인가될 수 있고, 스트링 선택 트랜지스터는 턴온될 수 있다. 제2 스택(STACK2)의 워드라인(WL)에는 일정한 패스 전압(S_VPASS)이 인가될 수 있고, 제2 스택(STACK2)의 메모리 셀들은 턴온될 수 있다.
센터 더미라인(CDL1, CDL2)에는 접지 전압(GND)이 인가될 수 있고, 센터 더미 트랜지스터들은 턴오프 될 수 있다. 비트라인(BL)에 인가된 프로그램 금지 프리차지 전압(VDD)은 드레인 전극(DRAIN)을 통해 제2 스택(STACK2)의 채널에 인가될 수 있다. 제1 비트라인 셋업단계(BS1)에서 선택 셀 스트링 및 비선택 셀 스트링의 제2 스택(STACK2) 채널에 모두 프로그램 금지 프리차지 전압을 인가함으로써 도 11c에서 후술하는 바와 같이 비선택 셀 스트링의 제2 스택(STACK2) 채널 전압을 전원 전압(VDD)으로 유지할 수 있다.
도 11a, 도 11b 및 도 11c는 본 발명의 예시적 실시예들에 따라 제1 스택을 프로그래밍 하는 경우 셀 스트링의 동작을 나타내는 도면이다. 도11a는 도 13a에서 제2 비트라인 셋업단계(BS 2)를 나타낼 수 있다. 구체적으로, 도 11a의 셀 스트링(1P_CST1)은 제2 비트라인 셋업단계(BS 2)에서 도 6의 제1 셀 스트링(NS11)에 대응될 수 있다. 셀 스트링(1P_CST1)과 연결된 비트라인(BL)에 프로그램 허용 비트라인 전압 예를들어, 접지 전압(GND)이 인가될 수 있다. 도 11a를 참조하면, 선택 셀 스트링의 스트링 선택 라인(SSL)에는 스트링 턴온 전압(VSON)이 인가될 수 있고, 스트링 선택 트랜지스터는 턴온될 수 있다. 일부 실시예들에서, 도 11a는 도 13a에서 프로그램 실행 단계(PGMEXE)를 나타낼 수도 있다.
도 11a를 참조하면 제1 스택(STACK1)이 프로그램되는 선택 워드라인(WL)을 포함하므로 제1 스택(STACK1)은 선택 스택으로 지칭될 수 있고, 제2 스택(STACK2)은 선택 워드라인(WL)을 포함하지 않으므로 비선택 스택으로 지칭될 수 있다. 제2 스택(STACK2)의 비선택 워드라인(WL)에는 프로그램 루프가 시작되는 시점부터 모든 프로그램 루프가 종료되는 시점까지 일정한 패스 전압(S_VPASS)이 인가될 수 있고, 제2 스택(STACK2)의 메모리 셀들은 턴온될 수 있다. 센터 더미라인(CDL1, CDL2)에는 센터 더미 전압(VCD)이 인가될 수 있고, 센터 더미 트랜지스터들은 턴온 될 수 있다. 센터더미 전압은 수학식 1을 만족하는 전압일 수 있다.
[수학식 1]
VGS1=VG1-VS1>VTH1
수학식 1에서 VGS1은 프로그램 허용 비트라인에 연결된 선택 셀 스트링에서 센터 더미 트랜지스터의 게이트 전압과 소스 전압의 차이, VG는 상기 센터 더미 트랜지스터의 게이트 전압, VS는 상기 센터 더미 트랜지스터의 소스 전압, 상기 VTH1은 상기 센터 더미 트랜지스터의 문턱 전압을 나타낸다. 예를 들어, VG1이 센터 더미 전압(VCD), VS1가 접지 전압(GND)인 경우 수학식 1은 VGS1=VCD-0>VTH1과 같이 표현될 수 있다.
제1 스택(STACK1)의 비선택 워드라인(WL)에는 패스전압(VPASS)이 인가될 수 있고, 제1 스택(STACK1)의 비선택 워드라인(WL)에 연결된 메모리 셀들은 턴온될 수 있다. 제1 스택(STACK1)의 선택 워드라인(WL)에는 프로그램 전압 (PGM)이 인가될 수 있고, 선택 워드라인(WL)에 연결된 메모리 셀은 프로그램 될 수 있다. 접지 선택 라인 (GSL)에는 접지 전압(GND)이 인가되어 접지 선택 트랜지스터는 턴오프 될 수 있다.
제1 스택(STACK1) 및 제2 스택(STACK2)의 트랜지스터들이 모두 턴온 되었으므로, 비트라인(BL)에 인가된 접지 전압(GND)이 드레인 전극(DRAIN)을 통하여 제1 스택(STACK1) 및 제2 스택(STACK2)의 채널로 인가될 수 있다.
도11b는 도 13a에서 제2 비트라인 셋업단계(BS 2)를 나타낼 수 있다. 구체적으로, 도 11b의 셀 스트링(1P_CST2)은 제2 비트라인 셋업단계(BS2)에서 도 6의 제2 셀 스트링(NS12)에 대응될 수 있다. 셀 스트링(1P_CST2)과 연결된 비트라인(BL)에는 프로그램 금지 비트라인(BL) 전압 예를들어, 전원 전압(VDD)이 인가될 수 있다. 일부 실시예들에서, 도 11a는 도 13a에서 프로그램 실행 단계(PGMEXE)를 나타낼 수도 있다. 도 11b를 참조하면, 선택 셀 스트링의 스트링 선택 라인(SSL)에는 스트링 턴온 전압(VSON)이 인가될 수 있고, 스트링 선택 트랜지스터는 턴온될 수 있다. 제2 스택(STACK2)의 워드라인(WL)에는 일정한 패스 전압(S_VPASS)이 인가될 수 있고, 제2 스택(STACK2)의 메모리 셀들은 턴온될 수 있다.
제2 센터 더미라인(CDL2)과 연결된 센터 더미 트랜지스터 위 트랜지스터들이 턴온 되었으므로, 비트라인(BL)에 인가된 전원 전압(VDD)은 드레인 전극(DRAIN)을 통하여 제2 스택(STACK2)의 채널로 인가될 수 있다. 따라서 제2 센터 더미라인(CDL2)과 연결된 센터 더미 트랜지스터들의 소스 단자에는 전원 전압(VDD)이 인가될 수 있고, 제2 센터 더미라인(CDL2)과 연결된 센터 더미 트랜지스터들은 게이트 전압과 소스 전압차이가 문턱 전압(VTH2)보다 작아 턴오프 될 수 있다. 즉, 센터더미 전압은 수학식 2를 만족하는 전압일 수 있다.
[수학식 2]
VGS2=VG2-VS2<VTH2
수학식 2에서 VGS2는 프로그램 금지 비트라인에 연결된 선택 셀 스트링에서 센터 더미 트랜지스터의 게이트 전압과 소스 전압의 차이, VG2는 상기 센터 더미 트랜지스터의 게이트 전압, VS2는 상기 센터 더미 트랜지스터의 소스 전압, VTH2는 상기 센터 더미 트랜지스터의 문턱 전압을 나타낸다. 예를 들어, VG2가 센터 더미 전압(VCD), VS2가 전원 전압(VDD)인 경우 수학식 1은 VGS2=VCD-VDD<VTH2과 같이 표현될 수 있다.
도 5를 참조하면, 동일한 메모리 블록에서 프로그램 허용 비트라인에 연결된 선택 셀 스트링과 프로그램 금지 비트라인에 연결된 선택 셀 스트링은 워드라인(WL)을 공유하므로, 수학식 1의 VG1과 수학식 2의 VG2는 같은 값(VG)을 가질 수 있다. 따라서 수학식 1과 수학식 2은 수학식 3과 같이 표현될 수 있다.
[수학식 3]
VTH1+VS1<VG<VTH2+VS2
예를 들어, VG2가 센터 더미 전압(VCD), VS1이 접지 전압(GND), VS2가 전원 전압(VDD)인 경우 수학식 3은 VTH1<VCD<VDD+VTH2과 같이 표현될 수 있다. 프로그램 허용 비트라인에 연결된 선택 셀 스트링의 센터 더미 트랜지스터 문턱 전압 레벨(VTH1)과, 프로그램 금지 비트라인에 연결된 선택 셀 스트링의 센터 더미 트랜지스터 문턱 전압 레벨(VTH2)이 VTH로 근사한 경우, 수학식 3은 VTH< VCD <VDD+VTH과 같이 표현될 수 있다.
제1 스택(STACK1)의 접지 선택 라인(GSL)에는 접지 전압(GND)이 인가되어 접지 선택 트랜지스터는 턴오프 될 수 있다. 제1 스택(STACK1)은 센터 더미 트랜지스터와 접지 선택 트랜지스터가 모두 턴오프되어 플로팅 될 수 있다. 따라서 제1 스택(STACK1)의 채널은 프로그램 동작이 수행되는 동안 부스팅 될 수 있다. 따라서 제1 스택(STACK1)의 비선택 워드라인(WL)에 패스전압(VPASS)이 인가되고, 제1 스택(STACK1)의 선택 워드라인(WL)에 프로그램 전압(PGM)이 인가되더라도 제1 스택(STACK1)의 메모리 셀은 프로그램되지 않을 수 있다.
제1 스택(STACK1)의 채널이 부스팅 되었으므로, 제1 스택(STACK1)의 제1 센터 더미라인(CDL1)에 센터 더미 전압(VCD)이 인가되더라도 게이트 전압과 소스 전압차이가 문턱 전압(VTH)보다 작아 제1 센터 더미라인(CDL1)에 연결된 센터 더미 트랜지스터들은 턴오프 될 수 있다.
도11c는 도 13a에서 제2 비트라인 셋업단계(BS 2)를 나타낼 수 있다. 구체적으로, 도 11c의 셀 스트링(1P_CST3/1P_CST4)은 제2 비트라인 셋업단계(BS 2)에서 도 6의 제3 및 4 셀 스트링(NS21, 22)에 대응될 수 있다. 예를 들어, 셀 스트링(1P_CST3)과 연결된 비트라인(BL)에 프로그램 허용 비트라인 전압 예를들어, 접지 전압(GND)이 인가되는 경우, 셀 스트링(1P_CST3)은 도 6의 제3 셀 스트링(NS21)에 대응될 수 있다. 또는, 셀 스트링(1P_CST4)과 연결된 비트라인(BL)에 프로그램 금지 비트라인 전압 예를들어, 전원 전압(VDD)이 인가되는 경우, 셀 스트링(1P_CST4)은 도 6의 제4 셀 스트링(NS22)에 대응될 수 있다. 일부 실시예들에서, 도 11c는 도 13a에서 프로그램 실행 단계(PGMEXE)를 나타낼 수도 있다.
도 10과 도 11c를 참조하면, 제2 스택(STACK2)의 채널에 전원 전압(VDD)이 인가된 후, 스트링 선택 라인(SSL)에는 스트링 턴오프 전압(VSOFF)이 인가될 수 있고, 스트링 선택 트랜지스터는 턴오프 될 수 있다. 제2 스택(STACK2)의 워드라인(WL)에는 일정한 패스 전압(S_VPASS)이 인가될 수 있고, 제2 스택(STACK2)의 메모리 셀들은 턴온될 수 있다.
제2 스택(STACK2)의 센터 더미 트랜지스터 위 트랜지스터들이 턴온 되었으므로, 비트라인(BL)에 인가된 전원 전압(VDD)은 드레인 전극(DRAIN)을 통하여 제2 스택(STACK2)의 채널로 인가될 수 있고, 센터 더미 트랜지스터의 소스 단자에는 전원 전압(VDD)이 인가될 수 있다. 센터 더미라인(CDL1, CDL2)에는 센터 더미 전압(VCD)이 인가되나, 도 11b에서 설명한 바와 같이 게이트 전압과 소스 전압차이가 문턱 전압(VTH)보다 작아 센터 더미 트랜지스터들은 턴오프 될 수 있다.
제1 스택(STACK1)의 접지 선택 라인(GSL)에는 접지 전압(GND)이 인가되어 접지 선택 트랜지스터는 턴오프 될 수 있다. 제1 스택(STACK1)은 센터 더미 트랜지스터와 접지 선택 트랜지스터가 모두 턴오프되어 플로팅 될 수 있다. 따라서 제1 스택(STACK1)의 채널은 프로그램 동작이 수행되는 동안 부스팅 될 수 있다. 따라서, 제1 스택(STACK1)의 비선택 워드라인(WL)에 패스전압(VPASS)이 인가되고, 제1 스택(STACK1)의 선택 워드라인(WL)에 프로그램 전압(PGM)이 인가되더라도 제1 스택(STACK1)의 메모리 셀은 프로그램되지 않을 수 있다.
증가형 스텝 펄스 프로그래밍(ISPP, incremental step pulse programming)에 의해 프로그램 루프들이 진행됨에 따라 선택 워드라인(WL)에 인가되는 프로그램 전압(PGM)은 점차적으로 증가할 수 있다. 비선택 워드라인(WL)에 인가되는 패스 전압도 프로그램 전압(PGM)이 증가함에 따라 프로그램 전압 교란을 줄이기 위해 점차적으로 증가할 수 있다.
종래에는 선택 스택과 비선택 스택의 구분 없이 비선택 워드라인(WL)에 인가되는 패스전압은 프로그램 루프가 진행됨에 따라, 점차적으로 증가하였다.
그러나 본 발명의 경우 도 11b와 도11c를 참조하면, 센터 더미 트랜지스터에의해 비선택 스택 채널이 선택 스택과 단절될 수 있다. 따라서 비선택 스택은 프로그램이 실행됨에 따라 패스전압을 점차적으로 증가시키는 것이 불필요해 패스 전압을 프로그램 전압(PGM) 변화에 맞춰 바꾸지 않을 수 있다. 따라서 비선택 스택의 워드라인(WL)에는 프로그램 루프가 시작되는 시점부터 모든 프로그램 루프가 종료되는 시점까지 일정한 패스 전압(S_VPASS)이 인가될 수 있다. 비선택 스택의 워드라인(WL)의 전압을 ISPP에 따라 높여주지 않아도 되므로, 본 발명은 프로그램 동작시 패스 전압 교란이 줄어들 수 있고, 비선택 스택에서 소모되는 전류의 양이 줄어들 수 있다.
도 12는 제2 스택을 프로그래밍 하는 경우 셀 스트링의 동작을 나타내는 도면이다. 도 12는 도 13b의 제2 비트라인 셋업단계(BS 2)를 나타낼 수 있다. 일부 실시예들에서, 도 12는 도 13b에서 프로그램 실행 단계(PGMEXE)를 나타낼 수도 있다. 구체적으로, 도 12의 셀 스트링(2P_CST1)은 도 6의 제1 셀 스트링(NS11)에 대응될 수 있다. 다만, 도 11a 내지 11c의 셀 스트링들(1P_CST1, 1P_CST2, 1P_CST3, 1P_CST4)과 달리, 프로그램되는 선택 워드라인(WL)은 도 12의 셀 스트링(2P_CST1)의 제2 스택(STACK2)에 포함될 수 있다. 따라서, 제2 스택(STACK2)은 선택 스택으로, 제1 스택(STACK1)은 선택 워드라인(WL)을 포함하지 않으므로 비선택 스택으로 지칭될 수 있다.
또한, 도 6의 제2 내지 4 셀 스트링들(NS12, NS21, NS22)에 대한 제2 비트라인 셋업단계(BS 2)는 선택된 워드라인이 제2 스택(STACK)에 포함된다는 점을 제외하고, 도 11b 내지 11c를 통해 설명될 수 있다.
도 13b의 제2 비트라인 셋업단계(BS 2)에서, 프로그램 허용 비트라인에 프로그램 허용 전압, 예를 들어, 접지 전압(GND)이 인가될 수 있다. 제2 스택(STACK2)의 채널(CHANNEL)에는 프로그램 허용 비트라인(BL)으로부터 드레인 전극(DRAIN)을 통하여 접지 전압(GND)이 인가될 수 있다. 제2 스택(STACK2)의 선택 워드라인(WL)에는 프로그램 전압(PGM)을 인가하고, 다른 워드라인(WL)들에는 패스전압을 인가하여 제2 스택(STACK2)에 대한 프로그램 동작을 할 수 있다. 센터 더미라인(CDL1, CDL2)에는 접지 전압(GND)이 인가될 수 있고, 센터 더미 트랜지스터들은 턴오프 될 수 있다. 비선택 스택의 워드라인(WL)들은 채널 부스팅에 관여하지 않으므로, 비선택 스택의 워드라인(WL)들에는 일정한 패스 전압(S_VPASS)이 인가될 수 있다. 접지 선택 라인(GSL)에는 접지 전압(GND)이 인가되어 접지 선택 트랜지스터는 턴오프 될 수 있다.
도 13a 및 도13b는 본 발명의 예시적 실시예들에 따른 전압레벨들의 타이밍도이다. 도 13a는 도 9에서 제1 스택(STACK1)을 프로그램 하는 경우를 나타내는 타이밍도일 수 있고, 도 13b는 도 9에서 제2 스택(STACK2)을 프로그램 하는 경우를 나타내는 타이밍도일 수 있다. 도 13a 및 도 13b는 3번의 프로그램 루프 동안(1st loop, 2nd loop, 3rd loop)의 전압레벨들의 타이밍도를 나타낸 것일 수 있다. 각각의 루프는 비트라인 셋업 구간(BL SETUP), 프로그램 실행 구간(PGMEXE), 검증 구간(VFY)으로 구성될 수 있다. 비트라인 셋업 구간(BL SETUP)은 제1 비트라인 셋업 구간(BS 1), 제2 비트라인 셋업 구간(BS 2)으로 나뉠 수 있다.
도 13a는 도 10 내지 도11c를 참조하여 설명될 수 있다. 제1 비트라인 셋업 구간(BS 1) 동안 비선택 셀 스트링 및 선택 셀 스트링의 스트링 선택 라인(SSL)에 스트링 턴온 전압(VSON)이 인가되어, 각각의 스트링 선택 트랜지스터는 턴온될 수 있다. 프로그램 금지 비트라인(BL) 및 프로그램 허용 비트라인(BL)에 프로그램 금지 프리차지 전압, 예를 들어 전원 전압(VDD), 이 인가될 수 있다. 센터 더미라인(CDL)에는 접지 전압(GND)이 인가될 수 있고, 센터 더미 트랜지스터들은 턴오프 될 수 있다. 비선택 스택인 제2 스택(STACK2)의 워드라인(WL)에는 일정한 패스 전압(S_VPASS)이 인가될 수 있고, 제3 프로그램 루프가 종료될 때까지 일정한 전압 레벨을 유지할 수 있다. 일정한 전압 레벨은 독출 전압(VREAD) 레벨 또는 선택 스택의 비선택 워드라인(WL) 전압 레벨인 패스 전압(VPASS) 레벨일 수 있다.
제2 비트라인 셋업 구간(BS 2) 동안 비선택 셀 스트링의 스트링 선택 라인(SSL)에 접지 전압(GND)이 인가될 수 있고 스트링 선택 트랜지스터는 턴오프되어 비선택 셀 스트링의 채널은 전원 전압(VDD)으로 유지될 수 있다. 프로그램 허용 비트라인에 인가된 전압은 프로그램 금지 프리차지 전압을 디스차지시켜 접지 전압(GND) 레벨로 줄어들 수 있다. 센터 더미라인에는 센터 더미 전압(VCD)이 인가되어, 프로그램 허용 비트라인(BL)과 연결된 선택 셀 스트링의 센터 더미 트랜지스터를 턴온 시킬 수 있다. 또한 센터 더미라인에 센터 더미 전압(VCD)이 인가되어, 비선택 셀 스트링 및 프로그램 금지 비트라인(BL)과 연결된 선택 셀 스트링의 센터 더미 트랜지스터들은 턴오프 상태를 유지할 수 있다.
프로그램 실행 구간(PGMEXE)에선 프로그램 허용 비트라인(BL)과 연결된 선택 셀 스트링의 선택 스택인 제1 스택(STACK1)의 선택 워드라인(WL)과 연결된 메모리셀에서 채널 전압과 프로그램 전압(PGM) 차이로 인한 터널링 현상으로 메모리 셀이 프로그램 될 수 있다. 메모리 셀이 프로그램 되는 동안 비선택 스택인 제2 스택(STACK2)워드라인(WL) 전압은 일정하게 유지될 수 있고, 패스전압을 점차적으로 증가시키지 않을 수 있어 패스 전압 교란이 줄어들 수 있다.
검증 구간(VFY)에선 프로그램 실행 구간(PGMEXE) 동안 프로그램된 메모리셀에 대한 검증 동작이 수행될 수 있다. 선택 셀 스트링의 스트링 선택 라인(SSL) 및 센터 더미라인(CDL)에 독출 전압(VREAD)이 인가되어, 각각의 라인과 연결된 트랜지스터는 턴온될 수 있다. 프로그램 허용 비트라인(BL) 및 프로그램 금지 비트라인(BL)에는 검증 구간동안 프리차지 전압이 인가될 수 있다.
프로그램 루프가 끝나는 시점에서 워드라인(WL)들의 전압을 초기화하는 리커버리 동작이 수행될 수 있다. 모든 프로그램 루프가 끝나는 시점에서 비선택 스택의 워드라인(WL)의 전압 또한 일정한 패스 전압(S_VPASS)에서 접지 전압(GND)으로 초기화 될 수 있다.
도 13b는 도 10 및 도12를 참조하여 설명될 수 있다. 도 13a과 중복되는 설명은 생략한다. 센터 더미라인에는 접지 전압(GND)이 인가되어, 비트라인 셋업 구간(BL SETUP) 및 프로그램 실행 구간(PGMEXE) 동안 선택 셀 스트링 및 비선택 셀 스트링의 센터 더미 트랜지스터들이 턴오프 상태를 유지할 수 있다. 비선택 스택인 제1 스택(STACK1)의 워드라인(WL)에는 일정한 패스 전압(S_VPASS)이 인가될 수 있고, 제3 프로그램 루프가 종료될 때까지 일정한 전압 레벨을 유지할 수 있다.
프로그램 실행 구간(PGMEXE)에선 프로그램 허용 비트라인(BL)과 연결된 선택 셀 스트링의 선택 스택인 제2 스택(STACK1)의 선택 워드라인(WL)과 연결된 메모리셀에서 채널 전압과 프로그램 전압(PGM) 차이로 인한 터널링 현상으로 메모리 셀이 프로그램 될 수 있다. 메모리 셀이 프로그램 되는 동안 비선택 스택인 제1 스택(STACK1) 워드라인(WL) 전압은 일정하게 유지될 수 있고, 패스전압을 점차적으로 증가시키지 않을 수 있어 패스 전압 교란이 줄어들 수 있다.
도 14a, 14b 및 14c는 본 발명의 예시적 실시예들에 따라 3-스택 셀 스트링의 동작을 나타내는 도면이다. 도 14a, 14b 및 14c의 셀 스트링(3P_STR1, 2P_STR1, 1P_STR1)은 도 6의 제1 셀 스트링(NS11)에 대응될 수 있다. 또한, 도 6의 제2 내지 4 셀 스트링들(NS12, NS21, NS22)은 스택의 개수가 3개라는 점을 제외하고, 도 11b 내지 11c를 통해 설명될 수 있다. 도 14a는 3-스택 셀 스트링에서 제3 스택(STACK3)을 프로그램하는 경우 프로그램 허용 비트라인(BL)과 연결된 선택 셀 스트링(3P_CST1)을 나타낸 것일 수 있다. 제3 스택(STACK3)이 프로그램되는 선택 워드라인(WL)을 포함하므로 제3 스택(STACK3)은 선택 스택으로, 제1 스택(STACK1) 및 제2 스택(STACK2)은 선택 워드라인(WL)을 포함하지 않으므로 비선택 스택으로 지칭될 수 있다. 프로그램 실행 구간(PGMEXE)에서 프로그램 허용 비트라인(BL)에 프로그램 허용 전압, 예를 들어, 접지 전압(GND)이 인가될 수 있다. 제3 스택(STACK3)의 채널(CHANNEL)에는 프로그램 허용 비트라인(BL)으로부터 드레인 전극(DRAIN)을 통하여 접지 전압(GND)이 인가될 수 있다. 제3 스택(STACK3)의 선택 워드라인(WL)에는 프로그램 전압(PGM)을 인가하고, 다른 워드라인(WL)들에는 패스전압을 인가하여 제3 스택에 대한 프로그램 동작을 할 수 있다. 제1 내지 제4 센터 더미라인(CDL1 내지 CDL4)에는 접지 전압(GND)이 인가될 수 있고, 센터 더미 트랜지스터들은 턴오프 될 수 있다. 비선택 스택의 워드라인(WL)들은 채널 부스팅에 관여하지 않으므로, 비선택 스택의 워드라인(WL)들에는 일정한 패스 전압(S_VPASS)이 인가될 수 있다. 접지 선택 라인(GSL)에는 접지 전압(GND)이 인가되어 접지 선택 트랜지스터는 턴오프 될 수 있다.
도 14b는 3-스택 셀 스트링에서 제2 스택(STACK2)을 프로그램하는 경우 프로그램 허용 비트라인(BL)과 연결된 선택 셀 스트링(2P_CST1)을 나타낸 것일 수 있다. 도 14b를 참조하면 제2 스택(STACK2)이 프로그램되는 선택 워드라인(WL)을 포함하므로 제2 스택(STACK2)은 선택스택으로, 제1 스택(STACK1) 및 제3 스택(STACK3)은 선택 워드라인(WL)을 포함하지 않으므로 비선택 스택으로 지칭될 수 있다. 비선택 스택의 워드라인(WL)들은 채널 부스팅에 관여하지 않으므로, 비선택 스택의 워드라인(WL)들에는 일정한 패스 전압(S_VPASS)이 인가될 수 있고, 비선택 워드라인(WL)과 연결된 메모리 셀들은 턴온될 수 있다. 선택 스택의 비트라인(BL)쪽 경계에 인접한 센터 더미라인(CDL3, CDL4)에는 센터 더미 전압(VCD)이 인가될 수 있고, 센터 더미 트랜지스터들은 턴온 될 수 있다. 반면 선택 스택의 공통소스라인쪽 경계에 인접한 센터 더미라인(CDL1, CDL2)에는 접지 전압(GND)이 인가될 수 있고, 센터 더미 트랜지스터들은 턴오프 될 수 있다.
도 14c는 3-스택 셀 스트링에서 제1 스택(STACK1)을 프로그램하는 경우 프로그램 허용 비트라인(BL)과 연결된 선택 셀 스트링(1P_CST1)을 나타낸 것일 수 있다. 도 14c를 참조하면 제1 스택(STACK1)이 프로그램되는 선택 워드라인(WL)을 포함하므로 제1 스택(STACK1)은 선택스택으로, 제2 스택(STACK2) 및 제3 스택은 선택 워드라인(WL)을 포함하지 않으므로 비선택 스택으로 지칭될 수 있다. 비선택 스택의 워드라인(WL)들은 채널 부스팅에 관여하지 않으므로, 비선택 스택의 워드라인(WL)들에는 일정한 패스 전압(S_VPASS)이 인가될 수 있고, 비선택 워드라인(WL)과 연결된 메모리 셀들은 턴온될 수 있다. 선택 스택의 비트라인(BL)쪽 경계에 인접한 센터 더미라인(CDL1, CDL2) 및 선택 스택과 비트라인(BL) 사이에 있는 센터 더미라인(CDL3, CDL4)에는 센터 더미 전압(VCD)이 인가될 수 있고, 센터 더미 트랜지스터들은 턴온 될 수 있다.
도 15는 본 발명의 일 실시예에 따른 BVNAND 구조에 대해 설명하기 위한 도면이다. 도 15는 본 개시의 예시적인 실시 예에 따른 C2C 구조의 메모리 장치를 설명하는 도면이다. 도 15의 메모리 장치(120)는 셀 영역을 포함하는 상부 칩을 둘 이상 포함할 수 있다. 구체적으로, 메모리 장치(120)는 제1 셀 영역(CELL1)을 포함하는 제1 상부 칩, 제2 셀 영역(CELL2)을 포함하는 제2 상부 칩 및 주변 회로 영역(PERI)을 포함하는 하부 칩이 본딩 방식에 의해 연결된 구조일 수 있다. 다만, 상부 칩의 개수는 이에 제한되지 않는다. 이하에서 셀 영역(CELL)은 제1 셀 영역(CELL1) 및 제2 셀 영역(CELL2) 중 적어도 하나를 지칭할 수 있다.
셀 영역(CELL)은, 비트라인 본딩 영역(BLBA)에서, 서로 연결된 하부 채널(LCH) 및 상부 채널(UCH)을 포함할 수 있다. 하부 채널(LCH) 및 상부 채널(UCH)은 서로 연결되고 하나의 채널 구조체(CH)를 형성할 수 있다. 도 15의 채널 구조체(CH)는 하부 채널(LCH)에 대한 공정 및 상부 채널(UCH)에 대한 공정을 통해 형성될 수 있다. 제1 셀 영역(CELL)에서, 하부 채널(LCH)은 제3 기판(610)의 상면에 수직하는 방향으로 연장되어 공통 소스 라인(620) 및 하부 워드라인들(631 내지 634)을 관통할 수 있다. 하부 채널(LCH)은 데이터 저장층, 채널층 및 매립 절연층 등을 포함할 수 있고, 상부 채널(UCH)과 연결될 수 있다. 상부 채널(UCH)은 상부 워드라인들(635 내지 638)을 관통할 수 있다. 상부 채널(UCH)은 데이터 저장층, 채널층 및 매립 절연층 등을 포함할 수 있고, 상부 채널(UCH)의 채널층은 제1 메탈층(650c) 및 제2 메탈층(660c)과 전기적으로 연결될 수 있다. 채널의 길이가 길어질수록 공정 상의 이유로 인해 일정한 폭을 갖는 채널을 형성하는 것은 어려워질 수 있다. 본 개시의 실시 예에 따른 메모리 장치(120)는 순차적인 공정으로 형성되는 하부 채널(LCH)과 상부 채널(UCH)을 통해 개선된 폭 균일성을 갖는 채널을 구비할 수 있다.
워드라인들(630, 730)의 상부 및 하부 각각에는 스트링 선택 라인과 접지 선택 라인이 배치될 수 있다. 본 개시의 예시적 실시 예에 따르면, 스트링 선택 라인에 인접하는 워드라인 또는 접지 선택 라인에 인접하는 워드라인은 더미 워드라인일 수 있다. 한편, 일 실시 예에 따른 메모리 장치(120)는, 하부 채널(LCH) 및 상부 채널(UCH)의 경계 부근에 위치하는 워드라인은 더미 워드라인일 수 있다. 예를 들어, 하부 채널(LCH) 및 상부 채널(UCH)의 경계를 형성하는 워드라인(634) 및 워드라인(635)은 센터 더미라인일 수 있다.
도 9 내지 도 12에서 전술한 바와 같이 센터 더미라인에 센터 더미 전압(VCD) 또는 접지 전압(GND)을 인가함으로써, 센터 더미라인과 연결된 트랜지스터의 스위칭 동작을 제어할 수 있다. 센터 더미라인을 통해 비선택 스택의 워드라인이 프로그램 동작시 채널 부스팅에 관여하지 않도록 제어함으로써 부스팅 효율이 증가될 수 있고, 패스 전압 교란이 줄어들 수 있다.
비트라인 본딩 영역(BLBA)에서, 제1 셀 영역(CELL1)은 제1 관통 전극(THV1)을 포함하고, 제2 셀 영역(CELL2)은 제2 관통 전극(THV2)을 포함할 수 있다. 제1 관통 전극(THV1)은 공통 소스 라인(620), 복수의 워드라인들(630)을 관통할 수 있다. 제1 관통 전극(THV1)은 제3 기판(610)을 더 관통할 수 있다. 제1 관통 전극(THV1)은 전도성 물질을 포함할 수 있다. 또는, 제1 관통 전극(THV1)은 절연 물질로 둘러 쌓인 전도성 물질을 포함할 수 있다. 제2 관통 전극(THV1)도 제1 관통 전극(THV1)과 마찬가지일 수 있다. 제1 관통 전극(THV1)과 제2 관통 전극(THV2)은 제1 관통 상부 메탈 패턴(672b) 및 제2 관통 하부 메탈 패턴(771d)을 통해 전기적으로 연결될 수 있다. 제1 관통 상부 메탈 패턴(672b)은 제1 셀 영역(CELL1)을 포함하는 제1 상부 칩의 상단에 형성될 수 있고, 제2 관통 하부 메탈 패턴(771d)은 제2 셀 영역(CELL2)을 포함하는 제2 상부 칩의 하단에 형성될 수 있다. 제1 관통 전극(THV1)은 제1 메탈층(650c) 및 제2 메탈층(660c)과 전기적으로 연결될 수 있다. 제2 메탈층(660c)과 제1 관통 상부 메탈 패턴(672b) 사이에 제1 관통 비아(671b)가 형성될 수 있고, 제2 관통 전극(THV2)과 제2 관통 하부 메탈 패턴(771d) 사이에 제2 관통 비아(772d)가 형성될 수 있다. 제1 관통 상부 메탈 패턴(672b)과 제2 관통 하부 메탈 패턴(771d)은 본딩 방식으로 연결될 수 있다.
본 개시의 일 실시예에 따르면, 제1 셀 영역(CELL1)의 상단에는 제1 상부 메탈 패턴(672a)이 형성될 수 있고, 제2 셀 영역(CELL2)의 하단에는 제1 하부 메탈 패턴(771e)이 형성될 수 있다. 제1 셀 영역(CELL1)의 제1 상부 메탈 패턴(672a) 및 제2 셀 영역(CELL2)의 제1 하부 메탈 패턴(771e)은, 외부 패드 본딩 영역(PA)에서 본딩 방식에 의해 연결될 수 있다. 한편, 제2 셀 영역(CELL2)의 상단에는 제2 상부 메탈 패턴(772a)이 형성될 수 있고, 주변 회로 영역(PERI)의 하단에는 제2 하부 메탈 패턴(873a)이 형성될 수 있다. 제2 셀 영역(CELL2)의 제2 상부 메탈 패턴(772a) 및 주변 회로 영역(PERI)의 제2 하부 메탈 패턴(873a)은, 외부 패드 본딩 영역(PA)에서 본딩 방식에 의해 연결될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 각각 제1 스택 및 제1 스택과 인접한 제2 스택을 포함하는 복수의 셀 스트링들을 포함하는 비휘발성 메모리 장치의 동작 방법으로서,
    복수의 프로그램 루프들이 수행되는 시구간동안, 상기 복수의 셀 스트링들 각각에 포함된 상기 제1 스택과 연결된 선택 워드라인에 복수의 전압 레벨들을 갖는 프로그램 전압을 인가함으로써 프로그램 동작을 수행하는 단계;
    상기 시구간동안, 상기 복수의 셀 스트링들 각각에 포함된 상기 제1 스택과 연결된 비선택 워드라인에 복수의 전압 레벨을 갖는 전압들을 인가하는 단계;
    상기 시구간 동안, 상기 복수의 셀 스트링들 각각에 포함된 상기 제2 스택과 연결된 비선택 워드라인에 인가되는 전압을 제1 레벨로 유지하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 제1 레벨은,
    패스 전압 레벨 또는 독출 전압 레벨인 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  3. 제1항에 있어서,
    상기 복수의 프로그램 루프들 각각은,
    상기 복수의 셀 스트링들과 연결되는 복수의 비트라인들 중 프로그램 대상 비트라인및 프로그램 금지 비트라인에 제1 비트라인 레벨을 갖는 전압을 인가하는 비트라인 셋업 단계;
    상기 선택 워드라인에 연결된 메모리 셀들에 대하여 프로그램 동작을 수행하는 단계; 및
    상기 선택 워드라인에 연결된 메모리 셀들에 대하여 검증 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  4. 제 1항에 있어서,
    상기 복수의 프로그램 루프들에서 상기 선택된 워드라인에 상기 프로그램 전압이 인가되는 동안, 상기 제1 스택과 제2 스택의 경계와 인접하는 복수의 트랜지스터와 연결된 워드라인에 제1 더미 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  5. 복수의 비트라인들과 연결되는 복수의 셀 스트링들을 포함하는 비휘발성 메모리 장치의 동작 방법으로서,
    상기 복수의 셀 스트링들은 상기 복수의 비트라인들과 각각 연결되는 복수의 스트링 선택 트랜지스터들을 포함하고,
    제1 시구간동안 상기 복수의 비트라인들 중 제1 비트라인 및 제2 비트라인에 제2 레벨을 갖는 전압을 인가하는 단계;
    상기 제1 시구간에 후속하는 제2 시구간 동안 상기 제1 비트라인에 제3 레벨을 갖는 전압을 인가하는 단계;
    상기 제2 시구간 동안 상기 복수의 스트링 선택 트랜지스터들 중 상기 제1 비트라인과 연결된 셀 스트링에 포함된 스트링 선택 트랜지스터들을 턴-온시키는 단계;
    상기 제2 시구간 동안 상기 복수의 스트링 선택 트랜지스터들 중 상기 제2 비트라인에 연결된 셀 스트링에 포함된 스트링 선택 트랜지스터들을 턴-오프시키는 단계; 및
    상기 제2 시구간 동안 상기 제2 비트라인에 인가되는 전압을 상기 제2 레벨로 유지하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  6. 제5항에 있어서,
    상기 제1 및 2 비트라인들은,
    상기 복수의 셀 스트링들 중 제1 및 2 셀 스트링과 각각 연결되고,
    상기 제1 및 2 셀 스트링 각각은,
    선택 워드라인과 연결되는 선택 스택을 포함하는 복수의 스택들을 포함하고,
    상기 제1 시구간에 후속하는 제2 시구간 동안 상기 제1 비트라인에 제3 레벨을 갖는 전압을 인가하는 단계는,
    상기 제1 셀 스트링에 포함되는 제1 선택 스택에 인접한 스택과, 상기 제1 선택 스택의 경계와 인접하는 적어도 하나의 트랜지스터에 제1 더미 전압을 인가함으로써 상기 제1 선택 스택의 채널과 상기 제1 비트라인을 전기적으로 연결시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  7. 제5항에 있어서,
    상기 복수의 셀 스트링들의 워드라인 전압을 초기화하는 리커버리 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  8. 제6항에 있어서,
    상기 적어도 하나의 트랜지스터는,
    상기 제1 선택 스택에 포함되는 제1 트랜지스터 및 상기 제1 선택 스택에 인접한 스택에 포함되는 제2 트랜지스터를 포함하고,
    상기 제1 선택 스택의 채널과 상기 제1 비트라인을 전기적으로 연결시키는 단계는,
    상기 제1 트랜지스터에 연결되는 더미라인에 상기 제1 더미 전압을 인가하는 단계; 및
    상기 제2 트랜지스터에 연결되는 더미라인에 제3 더미 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  9. 복수의 셀 스트링들을 포함하는 메모리 셀 어레이;
    상기 복수의 셀 스트링들과 연결된 비트라인에 인가되는 전압을 생성하는 전압 발생기; 및
    외부로부터 수신된 데이터를 상기 메모리 셀 어레이에 프로그램하는 제어 회로를 포함하고,
    상기 제어 회로는,
    선택 워드라인을 포함하는 선택 스택과, 상기 선택 스택에 인접한 스택의 경계와 인접하는 적어도 하나의 트랜지스터를 제어하여 선택 셀 스트링 또는 비선택 셀 스트링의 전기적인 연결을 각각 제어하고, 상기 메모리 셀 어레이에 대한 복수의 프로그램 루프들이 수행되는 시구간 동안, 상기 선택 스택에 인접한 스택과 연결된 비선택 워드라인에 인가되는 전압을 제1 레벨로 유지하도록 제어하는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 청구항 9에 있어, 상기 제어 회로는,
    비트라인셋업 동작시 제1 비트라인및 제2 비트라인에 제2 레벨을 갖는 전압을 인가하도록 제어한 후에, 제1 비트라인에 제3 레벨을 갖는 전압을 인가하고, 제2 비트라인에 제2 레벨을 갖는 전압을 인가하도록 제어하는 것을 특징으로 하는 비휘발성 메모리 장치.

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