CN111725211A - 半导体存储装置 - Google Patents

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Abstract

本发明的实施方式提供一种能够提高性能的半导体存储装置。实施方式的半导体存储装置包含：在第1方向上从下方依序积层的源极线、第1选择栅极线、多个字线、虚拟字线、及第2选择栅极线；第1半导体层(26)，在第1选择栅极线、多个字线、及虚拟字线的内部沿第1方向延伸，且电连接在源极线；多个存储单元，形成在第1半导体层(26)与多个字线的交叉部分；导电层(31)，设置在第1半导体层(26)上，在积层方向上与虚拟字线局部重叠，且包含N型扩散层；第2半导体层(33)，在第2选择栅极线的内部沿第1方向延伸，且与导电层(31)相接；位线，设置在第2选择栅极线的上方，且电连接在第2半导体层(33)；以及控制电路(17)，控制擦除动作。

Description

半导体存储装置
[相关申请案]
本申请案享有将日本专利申请案2019-52485号(申请日：2019年3月20日)作为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本发明的实施方式涉及一种半导体存储装置。
背景技术
作为半导体存储装置的一种，已知有NAND(Not AND，与非)型闪速存储器。另外，已知有具备三维地积层的多个存储单元的NAND型闪速存储器。
发明内容
实施方式提供一种能够提高性能的半导体存储装置。
实施方式的半导体存储装置具备：在第1方向上从下方依序积层的源极线、第1选择栅极线、多个字线、第1虚拟字线、及第2选择栅极线；第1半导体层，在所述第1选择栅极线、所述多个字线、及所述第1虚拟字线的内部沿所述第1方向延伸，且电连接在所述源极线；多个存储单元，形成在所述第1半导体层与所述多个字线的交叉部分；导电层，设置在所述第1半导体层上，在积层方向上与所述第1虚拟字线局部重叠，且包含N型扩散层；第2半导体层，在所述第2选择栅极线的内部沿所述第1方向延伸，且与所述导电层相接；位线，设置在所述第2选择栅极线的上方，且电连接在所述第2半导体层；以及控制电路。所述控制电路在所述多个存储单元的擦除动作时，对所述源极线、所述第1选择栅极线、所述第2选择栅极线、及所述位线施加第1电压，对所述多个字线施加低于所述第1电压的第2电压，对所述第1虚拟字线施加所述第1电压与所述第2电压之间的第3电压。
附图说明
图1是第1实施方式的半导体存储装置的框图。
图2是图1所示的存储单元阵列中所包含的1个区块的电路图。
图3是表示存储单元晶体管的阈值分布的一例的示意图。
图4是存储单元阵列的一部分区域的俯视图。
图5是存储单元阵列的一部分区域的剖视图。
图6是将1个下部柱沿水平方向切断的剖视图。
图7是将1个上部柱沿水平方向切断的剖视图。
图8是存储器柱的详细剖视图。
图9是说明第1实施方式的半导体存储装置的擦除序列的流程图。
图10是说明第1实施方式的半导体存储装置的擦除序列的时序图。
图11是说明擦除动作的示意图。
图12是说明产生空穴电流的情况的示意图。
图13是变化例的存储器柱的剖视图。
图14是第2实施方式的存储单元阵列中所包含的1个区块的电路图。
图15是存储单元阵列的一部分区域的剖视图。
图16是存储器柱的详细剖视图。
图17是说明第2实施方式的半导体存储装置的擦除序列的时序图。
图18是说明下部柱侧的擦除动作的示意图。
图19是说明上部柱侧的擦除动作的示意图。
图20是变化例的存储器柱的剖视图。
具体实施方式
以下，参照附图对实施方式进行说明。以下所示的若干种实施方式例示了用来体现本发明的技术思想的装置及方法，且并非通过构成部件的形状、构造、配置等特定出本发明的技术思想。附图是模式性或概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等未必与实际相同。另外，即使在表示相同部分的情况下，也有根据附图而不同地表示彼此的尺寸或比率的情况。在以下说明中，对具有相同功能及构成的要素标注相同符号，并适当省略其详细说明，对不同部分进行说明。
[1]第1实施方式
[1-1]半导体存储装置1的区块构成
第1实施方式的半导体存储装置1是能够非易失性地存储数据的NAND型闪速存储器。图1是第1实施方式的半导体存储装置1的框图。
半导体存储装置1具备存储单元阵列10、行解码器11、列解码器12、感测放大器13、输入输出电路14、指令寄存器15、地址寄存器16、序列发生器(控制电路)17、及电压产生电路18等。
存储单元阵列10具备j个区块BLK0～BLK(j-1)。j为1以上的整数。多个区块BLK分别具备多个存储单元晶体管。存储单元晶体管包含能够电重写的存储单元。关于区块BLK的具体构成将在下文进行叙述。为了控制施加到存储单元晶体管的电压，在存储单元阵列10中配设着多个位线、多个字线、及源极线等。
行解码器11从地址寄存器16获得行地址，将该行地址解码。行解码器11基于经解码的行地址，进行字线等的选择动作。然后，行解码器11对存储单元阵列10供给写入动作、读出动作、及擦除动作所需的多个电压。
列解码器12从地址寄存器16获得列地址，将该列地址解码。列解码器12基于经解码的列地址，进行位线的选择动作。
感测放大器13在读出动作时，感测及放大从存储单元晶体管读出到位线的数据。另外，感测放大器13在写入动作时将写入数据传输到位线。
输入输出电路14经由多个输入输出线(DQ线)连接在外部装置(主机装置)。输入输出电路14从外部装置接收指令CMD、及地址ADD。通过输入输出电路14接收到的指令CMD被送到指令寄存器15。通过输入输出电路14接收到的地址ADD被送到地址寄存器16。另外，输入输出电路14在与外部装置之间进行数据DAT的收发。
序列发生器17从外部装置接收控制信号CNT。控制信号CNT包含芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、及读出使能信号REn等。附记在信号名的“n”表示低态有效(active low)。序列发生器17基于保存在指令寄存器15的指令CMD、及控制信号CNT，控制半导体存储装置1整体的动作。另外，序列发生器17执行写入动作、读出动作、及擦除动作。
电压产生电路18从半导体存储装置1的外部获得电源电压，使用该电源电压，产生写入动作、读出动作、及擦除动作所需的多个电压。电压产生电路18将产生的电压供给到行解码器11、及感测放大器13等。
[1-2]存储单元阵列10的电路构成
接下来，对存储单元阵列10的电路构成进行说明。图2是图1所示的存储单元阵列10中所包含的1个区块BLK的电路图。
多个区块BLK分别具备多个串单元SU。图2中例示了4个串单元SU0～SU3。1个区块BLK中所包含的串单元SU的数量可任意设定。
多个串单元SU分别具备多个NAND串(存储器串)NS。1个串单元SU中所包含的NAND串NS的数量可任意设定。
多个NAND串NS分别具备多个存储单元晶体管MT、虚拟单元晶体管DT、及选择晶体管ST1、ST2。虚拟单元晶体管DT、及多个存储单元晶体管MT串联连接在选择晶体管ST1的源极与选择晶体管ST2的漏极之间。本说明书中，有时也将存储单元晶体管称为存储单元或单元。为了简化，图2例示了NAND串NS具备8个存储单元晶体管MT(MT0～MT7)的构成例，但NAND串NS所具备的存储单元晶体管MT的数量实际多于此，且可任意设定。
存储单元晶体管MT具备控制栅极电极及电荷蓄积层，非易失性地存储数据。存储单元晶体管MT能够存储1位数据、或2位以上的数据。虚拟单元晶体管DT具有与存储单元晶体管MT相同的构造，不用于数据存储。
选择晶体管ST1、ST2用于各种动作中的串单元SU的选择。选择晶体管ST1也可以包含经串联连接的多个选择晶体管、例如4个选择晶体管。同样地，选择晶体管ST2也可以包含经串联连接的多个选择晶体管、例如4个选择晶体管。
串单元SU0中所包含的多个选择晶体管ST1的栅极共通连接在选择栅极线SGD0，同样地，在串单元SU1～SU3分别连接选择栅极线SGD1～SGD3。串单元SU0中所包含的多个选择晶体管ST2的栅极共通连接在选择栅极线SGS。同样地，在串单元SU1～SU3分别连接选择栅极线SGS。此外，也可以在各区块BLK中所包含的串单元SU0～SU3连接个别的选择栅极线SGS、即分别连接选择栅极线SGS0～SGS3。
各区块BLK中所包含的存储单元晶体管MT0～MT7的控制栅极分别连接在字线WL0～WL7。虚拟单元晶体管DT的控制栅极连接在虚拟字线DWL。
各区块BLK内呈矩阵状配置的NAND串NS中位于同一列的多个NAND串NS的选择晶体管ST1的漏极共通连接在位线BL0～BL(m-1)的任一个。“m”为1以上的整数。进而，各位线BL共通连接在多个区块BLK，连接在位于各区块BLK中所包含的各串单元SU内的1个NAND串NS。各区块BLK中所包含的多个选择晶体管ST2的源极共通连接在源极线SL。源极线SL例如共通连接在多个区块BLK。
各区块BLK中所包含的多个存储单元晶体管MT的数据例如统一擦除。读出及写入是针对配设在1个串单元SU的共通连接在1条字线WL的多个存储单元晶体管MT统一进行。将在1个串单元SU内共有字线WL的存储单元晶体管MT的组称为单元组CU。将单元组CU中所包含的多个存储单元晶体管MT分别存储的1位数据的集合称为页。也就是说，对单元组CU的写入动作及读出动作是以页为单位进行。
[1-3]存储单元晶体管MT的阈值分布
接下来，对存储单元晶体管MT可选取的阈值电压Vth的分布进行说明。图3是表示存储单元晶体管MT的阈值分布的一例的示意图。存储单元晶体管MT能够存储2位以上的数据。本实施方式中，以存储单元晶体管MT存储3位的数据的情况、所谓TLC(triple levelcell，三层单元)方式为例进行说明。
3位数据是由低阶(lower)位、中阶(middle)位、及高阶(upper)位规定。在存储单元晶体管MT存储3位的情况下，存储单元晶体管MT可选取对应于多个阈值电压的8个状态(state)中的任一个。将8个状态从低状态起依序称为状态“Er”、“A”、“B”、“C”、“D”、“E”、“F”、“G”。分别属于状态“Er”、“A”、“B”、“C”、“D”、“E”、“F”、“G”的多个存储单元晶体管MT形成分布。
对状态“Er”、“A”、“B”、“C”、“D”、“E”、“F”、“G”分别分配例如数据“111”、“110”、“100”、“000”、“010”、“011”、“001”、“101”。位的排列如果设为低阶位“X”、中阶位“Y”、高阶位“Z”，则为“Z、Y、X”。阈值分布与数据的分配可任意设定。
为了将读出对象的存储单元晶体管MT中存储的数据读出，判定该存储单元晶体管MT的阈值电压所属的状态。为了判定状态，使用读出电压AR、BR、CR、DR、ER、FR、GR，读出电压AR、BR、CR、DR、ER、FR、GR依序变高。
状态“Er”例如相当于已擦除数据的状态(擦除状态)。属于状态“Er”的存储单元晶体管MT的阈值电压低于电压AR，例如具有负值。
状态“A”～“G”相当于对电荷蓄积层注入电荷而对存储单元晶体管MT写入了数据的状态，属于状态“A”～“G”的存储单元晶体管MT的阈值电压例如具有正值。属于状态“A”的存储单元晶体管MT的阈值电压高于读出电压AR，且为读出电压BR以下。属于状态“B”的存储单元晶体管MT的阈值电压高于读出电压BR，且为读出电压CR以下。属于状态“C”的存储单元晶体管MT的阈值电压高于读出电压CR，且为读出电压DR以下。属于状态“D”的存储单元晶体管MT的阈值电压高于读出电压DR，且为读出电压ER以下。属于状态“E”的存储单元晶体管MT的阈值电压高于读出电压ER，且为读出电压FR以下。属于状态“F”的存储单元晶体管MT的阈值电压高于读出电压FR，且为读出电压GR以下。属于状态“G”的存储单元晶体管MT的阈值电压高于读出电压GR，且低于电压VREAD。
电压VREAD是对连接在非读出对象的单元组CU的存储单元晶体管MT的字线WL施加的电压，高于处于任一状态的存储单元晶体管MT的阈值电压。也就是说，控制栅极被施加电压VREAD的存储单元晶体管MT不论所保存的数据如何，均成为接通状态。
另外，在相邻的阈值分布之间，分别设定用于写入动作的验证电压。具体来说，对应于状态“A”、“B”、“C”、“D”、“E”、“F”、“G”，分别设定验证电压AV、BV、CV、DV、EV、FV、GV。验证电压AV、BV、CV、DV、EV、FV、GV分别设定为比读出电压AR、BR、CR、DR、ER、FR、GR略高。
如上所述，各存储单元晶体管MT设定为8个状态的任一个，能够存储3位数据。另外，写入及读出是以1个单元组CU内的页单位进行。在存储单元晶体管MT存储3位数据的情况下，对1个单元组CU内的3个页分别分配低阶位、中阶位、及高阶位。对低阶位、中阶位、及高阶位统一进行写入或读出的页分别称为低阶(lower)页、中阶(middle)页、及高阶(upper)页。
在应用如上所述的数据分配的情况下，低阶页通过使用读出电压AR、ER的读出动作来确定。中阶页通过使用读出电压BR、DR、FR的读出动作来确定。高阶页通过使用读出电压CR、GR的读出动作来确定。
[1-4]存储单元阵列10的构造
接着，对存储单元阵列10的构造进行说明。此外，以下参照的附图中，X方向与字线WL的延伸方向对应。Y方向与位线BL的延伸方向对应。Z方向与相对于形成半导体存储装置1的半导体衬底的表面的铅垂方向对应。
图4是存储单元阵列10的一部分区域的俯视图。存储单元阵列10具备多个存储器柱MP。多个存储器柱MP分别构成所述NAND串NS。多个存储器柱MP配置成例如错位状。
多个位线BL沿Y方向延伸，沿X方向排列。存储器柱MP通过接触插塞CP电连接在位线BL。
在图4的示例中，邻接的2条位线BL以与1个存储器柱MP重叠的方式配置。沿Y方向排成一列的多个存储器柱MP每隔1个连接1条位线。
在存储单元阵列10设置着多个狭缝ST、及多个狭缝SHE。狭缝ST及狭缝SHE包含绝缘层，例如包含氧化硅(SiO2)。
多个狭缝ST沿X方向延伸。狭缝ST具有将字线WL、及选择栅极线SGD、SGS分离的功能。另外，狭缝ST具有将Y方向上邻接的区块BLK分离的功能。
多个狭缝SHE沿X方向延伸。狭缝SHE具有将选择栅极线SGD分离的功能。另外，狭缝SHE具有将Y方向上邻接的串单元SU分离的功能。
图5是存储单元阵列10的一部分区域的剖视图。图5是沿1条位线BL的剖视图。
衬底20包含半导体衬底。在衬底20的上方设置着源极线SL。源极线SL沿X-Y平面形成为平面状。源极线SL例如包含多晶硅。
在源极线SL的上方，分别隔着多个绝缘层而依序积层作为选择栅极线SGS发挥功能的配线层21、作为多个字线WL(包含字线WL0～WL7)发挥功能的多个配线层22、作为虚拟字线DWL发挥功能的配线层23、及作为选择栅极线SGD发挥功能的配线层24。配线层21～24例如包含钨(W)等金属。此外，在图5中，为了避免附图变得繁杂，省略层间绝缘层的影线。
选择栅极线SGS也可以包含多个选择栅极线(例如4条)。在该情况下，设置着与多个选择栅极线SGS对应数量的选择晶体管ST2。同样地，选择栅极线SGD也可以包含多个选择栅极线(例如4本)。在该情况下，设置着与多个选择栅极线SGD对应数量的选择晶体管ST1。
各存储器柱MP具备下部柱LP、及上部柱UP。上部柱UP积层在下部柱LP上。
下部柱LP设置在源极线上，具有沿Z方向延伸的柱状。下部柱LP贯通配线层21～23。下部柱LP的上端位于配线层23与配线层24之间。
上部柱UP具有沿Z方向延伸的柱状，贯通配线层24。上部柱UP的上端位于配线层24与位线BL之间。
图6是将1个下部柱LP沿水平方向(沿X-Y平面的方向)切断的剖视图。此外，图6是包含任意的配线层22的剖视图。
下部柱LP设置在存储器孔LMH内。存储器孔LMH的平面形状例如为圆。存储器孔LMH以贯通配线层21～23的方式沿Z方向延伸。下部柱LP具备核心层25、半导体层26、及存储器膜(积层膜)27。
核心层25沿Z方向延伸。核心层25包含绝缘层，例如包含氧化硅(SiO2)。
在核心层25的侧面的周围设置着半导体层26。作为半导体层26，例如使用多晶硅。半导体层26是形成存储单元晶体管MT的通道的区域。如图5所示，半导体层26以嵌入至源极线SL的方式电连接在源极线SL。
在半导体层26的侧面的周围设置着存储器膜27。存储器膜27具备隧道绝缘膜28、电荷蓄积膜(也称为电荷蓄积层)29、及阻挡绝缘膜30。隧道绝缘膜28与半导体层26相接。阻挡绝缘膜30与配线层21～24相接。作为隧道绝缘膜28，例如使用氧化硅。作为电荷蓄积膜29，使用绝缘膜，例如使用氮化硅(SiN)、或金属氧化物(氧化铪等)。作为阻挡绝缘膜30，例如使用氧化硅。
选择栅极线SGS与下部柱LP交叉的区域构成选择晶体管ST2。字线WL与下部柱LP交叉的区域构成存储单元晶体管MT。虚拟字线DWL与下部柱LP交叉的区域构成虚拟单元晶体管DT。
下部柱LP还具备导电层31。导电层31设置在半导体层26上。导电层31包含对多晶硅导入高浓度的N型杂质(磷(P)、或砷(As)等)而成的N型扩散层(也称为N+型扩散层)。关于导电层31的详细情况将在下文叙述。
图7是将1个上部柱UP沿水平方向(沿X-Y平面的方向)切断的剖视图。此外，图7是包含配线层24的剖视图。
上部柱UP设置在存储器孔UMH内。存储器孔UMH的平面形状例如为圆。存储器孔UMH以贯通配线层24的方式沿Z方向延伸。上部柱UP具备核心层32、半导体层33、及积层膜34。
核心层32沿Z方向延伸。核心层32包含绝缘层，例如包含氧化硅。
在核心层32的侧面的周围设置着半导体层33。作为半导体层33，例如使用多晶硅。半导体层33是形成选择晶体管ST1的通道的区域。如图5所示，半导体层33电连接在下部柱LP中所包含的导电层31。
在半导体层33的侧面的周围设置着积层膜34。积层膜34例如具有与下部柱LP中所包含的存储器膜27相同的构成。也就是说，存储器膜34具备隧道绝缘膜35、电荷蓄积膜36、及阻挡绝缘膜37。此外，积层膜34只要具有作为栅极绝缘膜的功能即可，因此，例如也可以由包含氧化硅的1层绝缘膜构成。
选择栅极线SGD与上部柱UP交叉的区域构成选择晶体管ST1。
上部柱UP还具备导电层38。导电层38设置在半导体层33上。导电层38例如包含对多晶硅导入高浓度的N型杂质而成的N型扩散层。
在存储器柱MP(具体为上部柱UP)上设置着电连接在导电层38的接触插塞CP。在接触插塞CP上设置着沿Y方向延伸的位线BL。
[1-5]存储器柱MP的详细构造
接着，对存储器柱MP的详细构造进行说明。图8是存储器柱MP的详细剖视图。图8中，抽选下部柱LP中包含虚拟字线DWL的区域、及上部柱UP进行例示。
多个字线WL、及虚拟字线DWL分别隔着多个层间绝缘层40而积层。在虚拟字线DWL上设置着层间绝缘层41。
下部柱LP中所包含的导电层31如上所述包含N型扩散层。N型扩散层31的下端位于比虚拟字线DWL的上端更下方。也就是说，N型扩散层31在Z方向上与虚拟字线DWL局部重叠。
在图8的示例中，选择栅极线SGD包含4条选择栅极线SGDA、SGDB、SGDC、SGDD。也就是说，在层间绝缘层41上分别隔着多个层间绝缘层42而积层作为选择栅极线SGDA、SGDB、SGDC、SGDD发挥功能的4层配线层24。
选择栅极线SGDA与上部柱UP交叉的区域构成选择晶体管ST1A。选择栅极线SGDB与上部柱UP交叉的区域构成选择晶体管ST1B。选择栅极线SGDC与上部柱UP交叉的区域构成选择晶体管ST1C。选择栅极线SGDD与上部柱UP交叉的区域构成选择晶体管ST1D。选择晶体管ST1A～ST1D串联连接。
上部柱UP贯通4层配线层24。上部柱UP中所包含的半导体层33电连接在N型扩散层31。上部柱UP中所包含的导电层38如上所述包含N型扩散层。N型扩散层38电连接在半导体层33。
[1-6]半导体存储装置1的动作
对如上所述构成的半导体存储装置1的动作进行说明。
首先，对存储单元晶体管MT的阈值电压进行说明。擦除状态的存储单元晶体管MT为阈值电压最低的状态，其阈值电压例如具有负值。在将数据写入到存储单元晶体管MT的情况下，重复进行包含编程动作与验证动作的多个编程循环。
编程动作是通过对存储单元晶体管MT的电荷蓄积层注入电荷(电子)而使存储单元晶体管MT的阈值电压上升，或通过禁止对电荷蓄积层注入电子而维持存储单元晶体管MT的阈值电压的动作。对选择字线施加编程电压VPGM。将使阈值电压上升的动作称为「“0”写入」，将维持阈值电压的动作称为「“1”写入」或「写入禁止」。更具体来说，关于“0”写入与“1”写入，施加到位线BL的电压不同。对与“0”写入对应的位线BL施加例如接地电压Vss。对与“1”写入对应的位线BL施加例如电源电压Vdd(>Vss)。
验证动作是在编程动作后，读出存储单元晶体管MT的数据，判定存储单元晶体管MT的阈值电压是否达到目标电平的动作。对选择字线施加所需的验证电压。将存储单元晶体管MT的阈值电压达到目标电平的情况称为「验证通过」，将未达到目标电平的情况称为「验证失败」。验证动作的详细情况与读出动作相同。
另外，设定为，每次编程循环增加时，编程电压VPGM增加升压电压ΔVPGM。由此，能够使存储单元晶体管MT的阈值电压依序漂移。
接下来，对擦除动作进行说明。所谓擦除动作是指将存储单元晶体管MT的阈值电压设定为表示擦除状态的阈值电压(状态“Er”)的动作。
图9是说明半导体存储装置1的擦除序列的流程图。图10是说明半导体存储装置1的擦除序列的时序图。擦除序列包括包含擦除动作及验证动作的多个擦除循环。
序列发生器17执行擦除动作(步骤S100)。本实施方式中，使虚拟字线DWL附近的N型扩散层31的端部(换句话说，虚拟单元晶体管DT的栅极端的通道)产生GIDL(gateinduced drain leakage，栅感应漏极漏电流)。然后，使用由空穴产生的漏电流使存储单元晶体管MT的通道电位升压而进行擦除动作。
如图10所示，在时刻t0，序列发生器17对选择栅极线SGDA～SGDD、位线BL、源极线SL、及选择栅极线SGS施加擦除电压Vera。此外，图10中，将选择栅极线SGDA～SGDD一起表示为选择栅极线SGD。序列发生器17对虚拟字线DWL施加电压“Vera-ΔV”。序列发生器17对所有字线WL施加电压VWLera。电压VWLera是充分低于擦除电压Vera的电压，例如为接地电压Vss(＝0V)。电压“Vera-ΔV”设定为高于0V且低于擦除电压Vera。电压ΔV是用来产生GIDL的电压，例如设定为8V左右、或8V以上。
图11是说明擦除动作的示意图。如果对选择栅极线SGDA～SGDD施加擦除电压Vera，则在半导体层33形成通道33A(也称为反转层)。
对虚拟字线DWL施加低于擦除电压Vera的电压“Vera-ΔV”。由此，在N型扩散层31的端部产生GIDL，对半导体层26注入空穴，半导体层26被充电至擦除电压Vera附近。图11的由圆圈包围的“+”表示空穴。于是，字线WL与半导体层26的电位差变大，存储单元晶体管MT的电荷蓄积层中蓄积的电子被抽出到半导体层26。结果，存储单元晶体管MT的阈值电压变低。
图12是说明产生空穴电流的情况的示意图。图12是抽选虚拟字线DWL与导电层31的一部分区域进行例示。图12的由圆圈包围的“+”表示空穴，由圆圈包围的“-”表示电子。图12表示导电层(N型扩散层)31的更详细的剖视图。
N型扩散层31设置在包含多晶硅的半导体层31A内。N型扩散层31是以图12的虚线表示的区域。在图12的示例中，在半导体层26上形成半导体层31A。然后，对半导体层31A内导入高浓度的N型杂质，而在半导体层31A内形成N型扩散层31。如图12所示，N型扩散层31以进入至比虚拟字线DWL的上表面更下方的方式形成。
如果对虚拟字线DWL施加电压，则在N型扩散层31内形成N型区域。在图12中，N型区域是N型扩散层31内的实线所表示的区域。当进行擦除动作时，在N型区域的边界产生空穴，产生空穴电流。
在时刻t1，重设所述各电压。
继而，序列发生器17执行验证动作(擦除验证动作)(步骤S101)。验证动作中，使用表示擦除状态的状态“Er”与状态“A”之间的验证电压VWLev。验证电压VWLev例如为0V。而且，具有验证电压VWLev以下的阈值电压的存储单元晶体管MT通过验证。
在时刻t2，序列发生器17对源极线SL施加例如电源电压Vdd，对选择栅极线SGS施加电压Vsg。电压Vsg是使选择晶体管ST1A～ST1D、及选择晶体管ST2成为接通状态的电压，具有“Vsg>Vdd”的关系。
在时刻t3，序列发生器17对选择栅极线SGD施加电压Vsg。序列发生器17对所有字线WL施加验证电压VWLev(＝0V)。进而，序列发生器17对虚拟字线DWL施加电压Vg。电压Vg是使虚拟单元晶体管DT成为接通状态的电压，且是高于验证电压VWLev(＝0V)的电压。
在所述擦除动作中，对虚拟字线DWL施加比施加到字线WL的电压(0V)高的电压。由此，虚拟单元晶体管DT的阈值电压有可能高于验证电压VWLev，也就是说，虚拟单元晶体管DT有可能未被设定为擦除状态。由此，对虚拟字线DWL施加使虚拟单元晶体管DT成为接通状态的电压Vg。
继而，序列发生器17判定验证是否通过(步骤S102)。根据所述电压关系，如果擦除对象的所有存储单元晶体管MT的阈值电压成为验证电压VWLev以下，则该存储单元晶体管MT接通，位线BL的电位变得高于0V。在该情况下，序列发生器17判定为验证通过。
另一方面，如果某一存储单元晶体管MT的阈值电压高于验证电压VWLev，则该存储单元晶体管MT断开，对应的位线BL的电位维持0V。在该情况下，序列发生器17判定为验证失败。
在时刻t4，重设所述各电压。
在验证通过的情况下，序列发生器17结束擦除序列。另一方面，在验证失败的情况下，序列发生器17将擦除电压Vera设定为增加升压电压ΔVera(步骤S103)。然后，序列发生器17重复进行擦除循环。
此外，在即使达到规定次数也未通过验证的情况下，序列发生器17也可以判定为擦除错误，将该结果输出到外部。
[1-7]变化例
用来产生GIDL的虚拟字线DWL的条数并不限定于1条，也可以为2条。图13是变化例的存储器柱MP的剖视图。
在多个字线WL的上方，分别隔着多个层间绝缘层40而积层虚拟字线DWL1、DWL2。N型扩散层31在Z方向上与虚拟字线DWL2局部重叠。虚拟字线DWL1与下部柱LP交叉的区域构成虚拟单元晶体管DT1。虚拟字线DWL2与下部柱LP交叉的区域构成虚拟单元晶体管DT2。
虚拟字线DWL1、DWL2的电压控制与所述虚拟字线DWL的电压控制相同。
这样，也可以使用2条虚拟字线DWL1、DWL2产生GIDL。
[1-8]第1实施方式的效果
在第1实施方式中，半导体存储装置1具备将下部柱LP的半导体层26与上部柱UP的半导体层33电连接的导电层31。导电层31包含对多晶硅导入高浓度的N型杂质而成的N型扩散层(N型半导体层)。在下部柱LP设置用来产生GIDL的虚拟字线DWL。导电层31以在Z方向上与虚拟字线DWL局部重叠的方式形成。而且，序列发生器(控制电路)17对虚拟字线DWL施加低于擦除电压Vera的电压“Vera-ΔV”。
因此，根据第1实施方式，能够将下部柱LP的半导体层26从位线BL侧充电至擦除电压Vera。由此，能够更确实地实现擦除动作。进而，能够提高半导体存储装置1的性能。
另外，能够利用将下部柱LP与上部柱UP电连接的导电层31，产生擦除动作用GIDL。
[2]第2实施方式
第2实施方式是利用将包含存储单元晶体管的下部柱与包含存储单元晶体管的上部柱连接的连接部，产生擦除动作用GIDL。
[2-1]存储单元阵列10的电路构成
对存储单元阵列10的电路构成进行说明。图14是第2实施方式的存储单元阵列10中所包含的1个区块BLK的电路图。
多个NAND串NS分别具备多个存储单元晶体管MT、例如2个虚拟单元晶体管DT1、DT2、及2个选择晶体管ST1、ST2。虚拟单元晶体管DT1、DT2具有与存储单元晶体管MT相同的构造，不用于数据存储。
虚拟单元晶体管DT1、DT2串联连接在第1组的多个存储单元晶体管MT与第2组的多个存储单元晶体管MT之间。在图14的示例中，虚拟单元晶体管DT1、DT2串联连接在存储单元晶体管MT3与存储单元晶体管MT4之间。
在虚拟单元晶体管DT1的栅极连接虚拟字线DWL1。在虚拟单元晶体管DT2的栅极连接虚拟字线DWL2。
[2-2]存储单元阵列10的构造
接着，对存储单元阵列10的构造进行说明。存储单元阵列10的俯视图与图4相同。
图15是存储单元阵列10的一部分区域的剖视图。各存储器柱MP具备下部柱LP、及上部柱UP。
下部柱LP贯通配线层21～23。下部柱LP具备核心层25、半导体层26、及存储器膜27。
下部柱LP侧的配线层23作为虚拟字线DWL1发挥功能。虚拟字线DWL1与下部柱LP交叉的区域构成虚拟单元晶体管DT1。
在下部柱LP的半导体层26上设置着连接部50。连接部50具有将下部柱LP与上部柱UP电连接的功能。连接部50具备导电层50A～50C。导电层50A～50C分别包含对多晶硅导入高浓度的N型杂质而成的N型扩散层(N+型扩散层)。关于导电层50A～50C的详细情况将在下文叙述。
在连接部50上设置着上部柱UP。上部柱UP贯通配线层22～24。上部柱UP与下部柱LP同样地具备核心层25、半导体层26、及存储器膜27。
上部柱UP侧的配线层23作为虚拟字线DWL2发挥功能。虚拟字线DWL2与上部柱UP交叉的区域构成虚拟单元晶体管DT2。
在上部柱UP的半导体层26上设置着导电层38。导电层38例如包含对多晶硅导入高浓度的N型杂质而成的N型扩散层。
[2-3]存储器柱MP的详细构造
接着，对存储器柱MP的详细构造进行说明。图16是存储器柱MP的详细剖视图。图16中抽选以连接部50为中心的存储器柱MP的中央部进行例示。
多个字线WL、及虚拟字线DWL1分别隔着多个层间绝缘层40而积层。在虚拟字线DWL1上设置着层间绝缘层41。在层间绝缘层41上设置着虚拟字线DWL2。在虚拟字线DWL2上，多个字线WL分别隔着多个层间绝缘层40而积层。
连接部50具备导电层50A～50C。如上所述，导电层50A～50C分别包含N型扩散层。N型扩散层50A的下端位于比虚拟字线DWL1的上端更下方。也就是说，N型扩散层50A在Z方向上与虚拟字线DWL1局部重叠。
N型扩散层50C的上端位于比虚拟字线DWL2的下端更上方。也就是说，N型扩散层50C在Z方向上与虚拟字线DWL2局部重叠。
N型扩散层50A、50C例如以如下方式形成。在形成下部柱LP的半导体层26后，在半导体层26上形成导入了N型杂质的N型扩散层50B。另外，在N型扩散层50B上形成上部柱UP的半导体层26。然后，通过热工序，使N型扩散层50B的N型杂质扩散到上下的半导体层26，由此形成N型扩散层50A、50C。
[2-4]半导体存储装置1的动作
对以所述方式构成的半导体存储装置1的动作进行说明。图17是说明半导体存储装置1的擦除序列的时序图。
擦除动作包含擦除下部柱LP的存储单元晶体管MT的数据的擦除动作与擦除上部柱UP的存储单元晶体管MT的数据的擦除动作。图17中将下部柱LP侧的擦除动作表述为“擦除(LP)”，将上部柱UP侧的擦除动作表述为“擦除(UP)”。另外，在以下的说明及附图中，将下部柱LP侧的字线表述为“WL_L”，将上部柱UP侧的字线表述为“WL_U”。
首先，进行下部柱LP侧的擦除动作。在时刻t0，序列发生器17对选择栅极线SGD、字线WL_U、虚拟字线DWL2、位线BL、源极线SL、及选择栅极线SGS施加擦除电压Vera。序列发生器17对虚拟字线DWL1施加电压“Vera-ΔV”。序列发生器17对字线WL_L施加电压VWLera(＝0V)。
图18是说明下部柱LP侧的擦除动作的示意图。如果对选择栅极线SGD、字线WL_U、及虚拟字线DWL2施加擦除电压Vera，则在上部柱UP的半导体层26形成通道26A。
对虚拟字线DWL1施加低于擦除电压Vera的电压“Vera-ΔV”。由此，在N型扩散层50的端部产生GIDL，下部柱LP的半导体层26被充电至擦除电压Vera附近。于是，字线WL_L与半导体层26的电位差变大，存储单元晶体管MT的电荷蓄积层中蓄积的电子被抽出到半导体层26。结果，存储单元晶体管MT的阈值电压变低。
在时刻t1，重设所述各电压。
继而，进行上部柱UP侧的擦除动作。在时刻t2，序列发生器17对选择栅极线SGD、虚拟字线DWL1、字线WL_L、位线BL、源极线SL、及选择栅极线SGS施加擦除电压Vera。序列发生器17对虚拟字线DWL2施加电压“Vera-ΔV”。序列发生器17对字线WL_U施加电压VWLera(＝0V)。
图19是说明上部柱UP侧的擦除动作的示意图。如果对虚拟字线DWL1、字线WL_L、及选择栅极线SGS施加擦除电压Vera，则在下部柱LP的半导体层26形成通道26A。
对虚拟字线DWL2施加低于擦除电压Vera的电压“Vera-ΔV”。由此，在N型扩散层50的端部产生GIDL，上部柱UP的半导体层26被充电至擦除电压Vera附近。于是，字线WL_U与半导体层26的电位差变大，存储单元晶体管MT的电荷蓄积层中蓄积的电子被抽出到半导体层26。结果，存储单元晶体管MT的阈值电压变低。
在时刻t3，重设所述各电压。
在时刻t4～t6，序列发生器17执行验证动作。在验证动作中，序列发生器17对虚拟字线DWL1、DWL2施加使虚拟单元晶体管DT1、DT2成为接通状态的电压Vg。其他动作与第1实施方式的验证动作相同。
此外，擦除动作的顺序并不限于下部柱LP、上部柱UP的顺序，也可以相反。
[2-5]变化例
用来产生GIDL的虚拟字线DWL的条数并不限定于1条，也可以为2条。图20是变化例的存储器柱MP的剖视图。
在虚拟字线DWL1的下方隔着层间绝缘层40而设置着虚拟字线DWL3。虚拟字线DWL3与下部柱LP交叉的区域构成虚拟单元晶体管DT3。
在虚拟字线DWL2的上方隔着层间绝缘层40而设置着虚拟字线DWL4。虚拟字线DWL4与上部柱UP交叉的区域构成虚拟单元晶体管DT4。
虚拟字线DWL3的电压控制与所述虚拟字线DWL1的电压控制相同。虚拟字线DWL4的电压控制与所述虚拟字线DWL2的电压控制相同。
这样，也可以使用2条虚拟字线DWL1、DWL3产生GIDL。同样地，也可以使用2条虚拟字线DWL2、DWL4产生GIDL。
[2-6]第2实施方式的效果
在第2实施方式中，半导体存储装置1具备：连接部50，将下部柱LP的半导体层26与上部柱UP的半导体层26电连接；及虚拟字线DWL1、DWL2，设置在连接部50的上下且用来产生GIDL。连接部50具备导电层50A～50C，导电层50A～50C分别包含对多晶硅导入高浓度的N型杂质而成的N型扩散层(N型半导体层)。导电层50A以在Z方向上与虚拟字线DWL1局部重叠的方式形成。导电层50C以在Z方向上与虚拟字线DWL2局部重叠的方式形成。而且，序列发生器(控制电路)17在第1擦除动作中对虚拟字线DWL1施加低于擦除电压Vera的电压“Vera-ΔV”。另外，序列发生器17在第2擦除动作中对虚拟字线DWL2施加电压“Vera-ΔV”。
因此，根据第2实施方式，能够利用将下部柱LP与上部柱UP电连接的连接部50，将半导体层26充电至擦除电压Vera。由此，能够更确实地实现擦除动作。进而，能够提高半导体存储装置1的性能。
[3]变化例等
所述实施方式的半导体存储装置具备：在第1方向上从下方依序积层的源极线、第1选择栅极线、多个字线、第1虚拟字线、及第2选择栅极线；第1半导体层《26》，在所述第1选择栅极线、所述多个字线、及所述第1虚拟字线的内部沿所述第1方向延伸，且电连接在所述源极线；多个存储单元《MT0～MT7》，形成在所述第1半导体层与所述多个字线的交叉部分；导电层《31》，设置在所述第1半导体层上，在积层方向上与所述第1虚拟字线局部重叠，且包含N型扩散层；第2半导体层《33》，在所述第2选择栅极线的内部沿所述第1方向延伸，且与所述导电层相接；位线，设置在所述第2选择栅极线的上方，且电连接在所述第2半导体层；以及控制电路。所述控制电路在所述多个存储单元的擦除动作时，对所述源极线、所述第1选择栅极线、所述第2选择栅极线、及所述位线施加第1电压《Vera》，对所述多个字线施加低于所述第1电压的第2电压《0V》，对所述第1虚拟字线施加所述第1电压与所述第2电压之间的第3电压《Vera-ΔV》。
所述实施方式的半导体存储装置具备：在第1方向上从下方依序积层的源极线、第1选择栅极线、多个第1字线、及第1虚拟字线《DWL1》；第1半导体层《26》，在所述第1选择栅极线、所述多个第1字线及所述第1虚拟字线的内部沿所述第1方向延伸，且电连接在所述源极线；多个第1存储单元，形成在所述第1半导体层与所述多个第1字线的交叉部分；连接部《50》，设置在所述第1半导体层上，且包含N型扩散层；在所述连接部的上方且所述第1方向上从下方依序积层的第2虚拟字线《DWL2》、多个第2字线、及第2选择栅极线；第2半导体层《26》，在所述第2虚拟字线、所述多个第2字线、及所述第2选择栅极线的内部沿所述第1方向延伸，且电连接在所述连接部；多个第2存储单元，形成在所述第2半导体层与所述多个第2字线的交叉部分；位线，设置在所述第2选择栅极线的上方，且电连接在所述第2半导体层；以及控制电路。所述连接部包含：第1导电层《50A》，在积层方向上与所述第1虚拟字线局部重叠，且包含N型扩散层；及第2导电层《50C》，在所述积层方向上与所述第2虚拟字线局部重叠，且包含N型扩散层。所述控制电路在所述多个第1存储单元的擦除动作时，对所述源极线、所述第1选择栅极线、所述第2虚拟字线、所述多个第2字线、所述第2选择栅极线、及所述位线施加第1电压《Vera》，对所述多个第1字线施加低于所述第1电压的第2电压《0V》，对所述第1虚拟字线施加所述第1电压与所述第2电压之间的第3电压《Vera-ΔV》。
本说明书中所谓“连接”表示电连接，例如并不排除在其间隔着其他元件的情况。
对本发明的若干实施方式进行了说明，但这些实施方式是作为示例提出的，并非意欲限定发明的范围。这些新颖的实施方式能够通过其他各种方式来实施，能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含于发明的范围或主旨中，并且包含于权利要求书所记载的发明及其均等的范围内。
符号的说明
1 半导体存储装置
10 存储单元阵列
11 行解码器
12 列解码器
13 感测放大器
14 输入输出电路
15 指令寄存器
16 地址寄存器
17 序列发生器
18 电压产生电路
20 衬底
21～24 配线层
25、32 核心层
26、33 半导体层
27、34 存储器膜
28、35 隧道绝缘膜
29、36 电荷蓄积膜
30、37 阻挡绝缘膜
31、38 导电层
40～42 层间绝缘层
50 连接部

Claims (8)

1.一种半导体存储装置，其具备：
在第1方向上从下方依序积层的源极线、第1选择栅极线、多个字线、第1虚拟字线、及第2选择栅极线；
第1半导体层，在所述第1选择栅极线、所述多个字线、及所述第1虚拟字线的内部沿所述第1方向延伸，且电连接在所述源极线；
多个存储单元，形成在所述第1半导体层与所述多个字线的交叉部分；
导电层，设置在所述第1半导体层上，在积层方向上与所述第1虚拟字线局部重叠，且包含N型扩散层；
第2半导体层，在所述第2选择栅极线的内部沿所述第1方向延伸，且与所述导电层相接；
位线，设置在所述第2选择栅极线的上方，且电连接在所述第2半导体层；以及
控制电路；且
所述控制电路在所述多个存储单元的擦除动作时，对所述源极线、所述第1选择栅极线、所述第2选择栅极线、及所述位线施加第1电压，对所述多个字线施加低于所述第1电压的第2电压，对所述第1虚拟字线施加所述第1电压与所述第2电压之间的第3电压。
2.根据权利要求1所述的半导体存储装置，其中
所述第3电压比所述第1电压低8V以上。
3.根据权利要求1或2所述的半导体存储装置，其还具备设置在所述第1虚拟字线与所述字线之间的第2虚拟字线，且
所述控制电路对所述第2虚拟字线施加与所述第1虚拟字线相同的电压。
4.一种半导体存储装置，其具备：
在第1方向上从下方依序积层的源极线、第1选择栅极线、多个第1字线、及第1虚拟字线；
第1半导体层，在所述第1选择栅极线、所述多个第1字线及所述第1虚拟字线的内部沿所述第1方向延伸，且电连接在所述源极线；
多个第1存储单元，形成在所述第1半导体层与所述多个第1字线的交叉部分；
连接部，设置在所述第1半导体层上，且包含N型扩散层；
在所述连接部的上方且所述第1方向上从下方依序积层的第2虚拟字线、多个第2字线、及第2选择栅极线；
第2半导体层，在所述第2虚拟字线、所述多个第2字线、及所述第2选择栅极线的内部沿所述第1方向延伸，且电连接在所述连接部；
多个第2存储单元，形成在所述第2半导体层与所述多个第2字线的交叉部分；
位线，设置在所述第2选择栅极线的上方，且电连接在所述第2半导体层；以及
控制电路；
所述连接部包含：
第1导电层，在积层方向上与所述第1虚拟字线局部重叠，且包含N型扩散层；及
第2导电层，在所述积层方向上与所述第2虚拟字线局部重叠，且包含N型扩散层；且
所述控制电路在所述多个第1存储单元的擦除动作时，对所述源极线、所述第1选择栅极线、所述第2虚拟字线、所述多个第2字线、所述第2选择栅极线、及所述位线施加第1电压，对所述多个第1字线施加低于所述第1电压的第2电压，对所述第1虚拟字线施加所述第1电压与所述第2电压之间的第3电压。
5.根据权利要求4所述的半导体存储装置，其中
所述控制电路对所述源极线、所述第1选择栅极线、所述第1虚拟字线、所述多个第1字线、所述第2选择栅极线、及所述位线施加所述第1电压，对所述多个第2字线施加所述第2电压，对所述第2虚拟字线施加所述第3电压。
6.根据权利要求4或5所述的半导体存储装置，其中
所述第3电压比所述第1电压低8V以上。
7.根据权利要求4或5所述的半导体存储装置，其还具备设置在所述第1虚拟字线与所述第1字线之间的第3虚拟字线，且
所述控制电路对所述第3虚拟字线施加与所述第1虚拟字线相同的电压。
8.根据权利要求4或5所述的半导体存储装置，其还具备设置在所述第2虚拟字线与所述第2字线之间的第4虚拟字线，且
所述控制电路对所述第4虚拟字线施加与所述第2虚拟字线相同的电压。
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