JP5268882B2 - 不揮発性半導体記憶装置 - Google Patents

Description

この発明は、電気的書き換え可能な不揮発性半導体記憶装置に関し、特に１つのメモリセルに対し２ビット以上のデータを与える多値記憶方式を実行可能に構成される不揮発性半導体記憶装置に関する。

ＮＡＮＤセル型フラッシュメモリでは、メモリセルの微細化の進展により、データ消去動作を実行した後の閾値電圧分布の下限の電圧値が、ますます低い値（絶対値の大きい負の値）になっている。この場合、そのような低い電圧値の消去状態の閾値電圧分布からデータの書き込み動作を行ったとしても、書き込み後の閾値電圧分布は正の電圧にならず負になる場合がある。

そこで、読み出し動作時に選択メモリセルに印加する読み出し電圧Ｖｃｇも負の電圧に設定することも検討されている。しかし、読み出し電圧Ｖｃｇとして負の値の電圧を用意することは、特別な電圧発生回路が必要となり、回路面積の増大及び消費電力の増大につながる。

そこで、ソース線及びウエル（メモリセルが形成される半導体層）に正の電圧を印加し、これにより選択メモリセルの制御ゲートに印加される読み出し電圧Ｖｃｇを負の電圧とする必要を無くした方式のＮＡＮＤセル型フラッシュメモリは、例えば特許文献１により提案されている（以下では、このような方式を「ネガティブセンス方式」と称することがある）。このネガティブセンス方式によれば、制御ゲート（ワード線）において負の電圧を発生させる電圧発生回路は不要となり、回路面積の増大は抑制することができる。
しかし、この特許文献１の方法では、閾値電圧分布が負の方向に大きく移動した場合に、読み出し動作時及びベリファイ動作時にソース線及びウエルに印加すべき電圧を大きくする必要がある。ソース線及びウエルに印加すべき電圧が例えば電源電圧に比べ大きくなると、その分ソース線ドライバやウエルドライバ等の周辺回路も大型化し、回路面積が増大すると共に、消費電力も大きくなってしまう。更に、ソース線及びウエルの充電に時間を要し、書き込み動作の時間が長くなってしまうという問題がある。
このように、微細化が進展した場合であっても書き込み動作を確実に実行すると共に、回路面積の増大や消費電力の増大を抑制することのできる不揮発性半導体記憶装置の開発が望まれている。

特開２００９−１４６５５６号公報

本発明は、メモリセルの微細化が進展しても回路面積を増大させることなく読み出しを行うことのできる不揮発性半導体記憶装置を提供することを目的とする。

本発明の一態様に係る不揮発性半導体記憶装置は、半導体層と、前記半導体層上にゲート絶縁膜を介して形成された電荷蓄積層、及び前記電荷蓄積層上にゲート間絶縁膜を介して形成された制御ゲートを有するメモリセルを複数個直列に接続してなるメモリストリングを配列してなるメモリセルアレイと、前記メモリストリングの一端に電気的に接続されるビット線と、前記メモリセルの他端に電気的に接続されたソース線と、前記半導体層、前記制御ゲート、前記ビット線、前記ソース線に印加する電圧を制御する制御回路とを備え、前記制御回路は、前記メモリセルへの書き込み動作及びこの書き込み動作の完了を確認するためのベリファイ動作においては、前記メモリセルに対し複数通りの閾値電圧分布を与えるような電圧制御を実行し、前記メモリセルの読み出し動作においては、選択された前記メモリセルに対し前記複数通りの閾値電圧分布の下限と上限との間の電圧である読み出し電圧を印加する一方、非選択の前記メモリセルに対しては複数の閾値電圧分布のうち最大の閾値電圧分布である第１の閾値電圧分布の上限値よりも大きい第１の読み出しパス電圧を印加し、少なくとも前記第１の閾値電圧分布への書き込み動作が行われる前の段階の書き込み動作における前記ベリファイ動作においては、前記第１の読み出しパス電圧よりも小さい第２の読み出しパス電圧を非選択の前記メモリセルに印加しつつ、前記半導体層及び前記ソース線に正の電圧を印加することを特徴とする。

この発明によれば、メモリセルの微細化が進展しても回路面積を増大させることなく読み出しを行うことのできる不揮発性半導体記憶装置を提供することができる。

本発明の第１の実施の形態によるＮＡＮＤセル型フラッシュメモリのメモリコア構成を説明する回路図である。 第１の実施の形態のＮＡＮＤセル型フラッシュメモリにおいて４値データ記憶方式を実行する場合のデータ書き込み方法の一例を示している。 図２の書き込み方法を実行する場合の手順を示すフローチャートである 中間分布ＬＭ、閾値電圧分布Ａについて、負のベリファイ電圧ＶＬＭ、ＶＡを設定した場合を示している。 所謂ネガティブセンス方式の概念図である。 中間分布ＬＭのベリファイ電圧ＶＬＭを負の小さい値に設定した場合における、各種ベリファイ電圧の割り当てを示している。 第１の実施の形態の動作を示す。 第１の実施の形態の動作を示す。 第１の実施の形態の動作を示す。 第１の実施の形態の動作を示す。 本発明の第２の実施の形態の動作を示す。 本発明の第２の実施の形態の動作を示す。 本発明の第３の実施の形態の動作を示す。 本発明の第４の実施の形態の動作を示す。 本発明の第５の実施の形態の動作を示す。 本発明の変形例を説明する。

次に、本発明の実施の形態を、図面を参照して詳細に説明する。

［第１の実施の形態］
図１は、本発明の第１の実施の形態によるＮＡＮＤセル型フラッシュメモリのメモリコア構成を示している。

メモリセルアレイ１は、複数の電気的書き換え可能な３２個の不揮発性メモリセルＭ０−Ｍ３１が直列接続されたＮＡＮＤストリングを配列して構成されている。１つのＮＡＮＤストリング中のメモリセルの数は、３２個に限られるものではなく、例えば６４個、１２８個などにすることもできる。ＮＡＮＤストリングの両端には、そのＮＡＮＤストリングが選択される場合に導通するドレイン側選択ゲートトランジスタＳＧ０及びソース側選択ゲートトランジスタＳＧ１が接続されている。この３２個のメモリセルＭ０〜Ｍ３１と、選択ゲートトランジスタＳＧ０、ＳＧ１により、１つのＮＡＮＤセルユニットが構成されている。

メモリセルＭは、半導体基板上に形成されたｐ型のウエルＳＷ上にゲート絶縁膜１１を介して浮遊ゲートＦＧ（電荷蓄積層）を形成し、この浮遊ゲートＦＧ上にゲート間絶縁膜１３を介して制御ゲートＣＧを有するタイプの浮遊ゲート型メモリセルとすることができる。また、１つのＮＡＮＤストリング中で直列接続された複数のメモリセルＭは、ドレイン・ソース拡散層１５を共有する。浮遊ゲート型のメモリセルに代えて、例えばシリコン窒化膜等からなる電荷蓄積層を有したＭＯＮＯＳ型メモリセルとすることもできる。

各ＮＡＮＤセルユニットは、ドレイン側選択ゲートトランジスタＳＧ０の一端においてビット線ＢＬに接続され、ソース側選択ゲートトランジスタＳＧ１の一端においてソース線ＣＥＬＳＲＣに接続されている。
ＮＡＮＤセルユニット内のメモリセルＭ０−Ｍ３１の制御ゲートはそれぞれ異なるワード線ＷＬ０−ＷＬ３１に接続されている。選択ゲートトランジスタＳＧ０，ＳＧ１のゲートは、ワード線ＷＬ０〜ＷＬ３１と並行する選択ゲート線ＳＧＤ，ＳＧＳに接続されている。

ワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳを選択駆動するためにロウデコーダ２、ワード線ドライバ２’が配置される。各ビット線ＢＬは、センスアンプ回路３内のセンスアンプ兼データラッチ３１に接続される。ビット線ＢＬは、センスアンプ兼データラッチ３１内に含まれる図示しないプリチャージ回路により、読み出し動作時において所定の電圧（例えば１Ｖ）まで充電される。また、ビット線ＢＬとセンスアンプ兼データラッチ３１との間にはクランプトランジスタが接続され、このクランプトランジスタのゲート電圧は、ビット線ドライバ４により制御される。

ここでは、ビット線ＢＬがセンスアンプ兼データラッチ３１に一対一の対応で接続される場合を示したが、この場合、１ワード線により選択されるメモリセルが同時書き込み／読み出しが行われる１ページとなる。ただし、例えば隣接する偶数番ビット線と奇数番ビット線が一つのセンスアンプ兼データラッチを共有する方式とすることもできる。この場合には、一ワード線で選択されるメモリセルのうち半分が、同時書き込み／読み出しの単位（１ページ）となる。

ワード線を共有するＮＡＮＤセルユニットの集合は、データ消去の単位となるブロックを構成する。図示のように、ビット線ＢＬの方向に複数のブロックＢＬＫ，ＢＬＫ１，…，ＢＬＫｍ−１が配列される。

また、ソース線ＳＬ、及びウエルＳＷの電位を制御するための回路として、ソース線ドライバ５、及びウエルドライバ６が設けられている。ソース線ドライバ５、及びウエルドライバ６は、上述したネガティブセンス方式を実行する場合において、ソース線ＳＬ及びウエルＳＷの電圧を、それぞれ電圧Ｖｓｒｃ（＞０）、電圧Ｖｗｅｌｌ（Ｖｗｅｌｌ＞０、Ｖｓｒｃ≧Ｖｗｅｌｌ）まで上昇させる。基板バイアスが印加されることを避けるため、電圧ＶＷｅｌｌは、電圧Ｖｓｒｃと等しいか、Ｖｓｒｃよりも小さい電圧とされる。制御回路１０は、これらのドライバ２’、４、５、６を制御してワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬ及びウエルＳＷに印加する電圧を制御する。

図２は、この実施の形態でのＮＡＮＤセル型フラッシュメモリにおいて４値データ記憶方式を実行する場合のデータ書き込み方法の一例を示している。また、図３はこの書き込み方法を実行する場合の手順を示すフローチャートである。４値データは、例えば電圧レベルとして最も低いレベルにある負の閾値電圧分布（消去分布）Ｅと、これより大なる電圧レベルにある閾値電圧分布Ａ，Ｂ，Ｃにより規定される。
この４値データを書くために、まず選択ブロックの全メモリセルは、最も低い負の閾値電圧分布Ｅに設定される（データ消去：図３のステップＳ１１）。このデータ消去は、メモリセルアレイ１が形成されたウエルＳＷに正の消去電圧Ｖｅｒａをウエルドライバ６から与え、選択ブロックの全ワード線を０Ｖとして、全メモリセルＭの浮游ゲートの電子を放出させることにより行う。

次に、閾値電圧分布Ｅのセルの一部を中間分布ＬＭまで書き込む、下位ページ書き込み（Ｌｏｗｅｒ Ｐａｇｅ Ｐｒｏｇｒａｍ）を行う（図３のステップＳ１２）。そして、ベリファイ電圧を電圧ＶＬＭに設定して（電圧ＶＬＭを、選択メモリセルＭのゲート−ソース間に印加する）、中間分布ＬＭへの書き込みの完了を確認するためのベリファイ動作を行う（ステップＳ１３）。
その後、閾値電圧分布ＥからＡへ、更に中間分布ＬＭから閾値電圧分布Ｂ，Ｃへと閾値電圧を上昇させる上位ページ書き込み（Ｕｐｐｅｒ Ｐａｇｅ Ｐｒｏｇｒａｍ）を行った後、更にベリファイ電圧として電圧ＶＡ、ＶＢ又はＶＣを用いてベリファイ動作を行う（ステップＳ１４、Ｓ１５）。こうして、全ての閾値電圧分布Ｅ〜Ｃへの書き込みが完了した後は、必要に応じ、読み出し動作を行う（ステップＳ１６）。読み出し動作においては、選択メモリセルＭのゲート−ソース間に印加する読み出し電圧を、各閾値電圧分布Ｅ〜Ｃの上限と下限の間の電圧である読み出し電圧ＲＡ、ＲＢ、ＲＣに設定する一方、非選択メモリセルには、閾値電圧分布Ｃの上限値よりも十分に大きい読み出しパス電圧Ｖｒｅａｄを印加する。

以上のデータ書き込みは、選択ワード線に書き込み電圧ＶＰＧＭを与え、非選択ワード線に書き込みパス電圧Ｖｐａｓｓを与え、ビット線に接地電圧Ｖｓｓ（閾値電圧を上昇させる“０”書き込みの場合）または電源電圧Ｖｄｄ（閾値電圧を上昇させない書き込み禁止の場合）を与えて、選択的にメモリセルの浮遊ゲートに電子を注入する動作として行う。

即ち、“０”書き込みの場合、ビット線ＢＬに与えた接地電圧ＶｓｓがＮＡＮＤセルユニットのチャネルまで転送され、書き込み電圧ＶＰＧＭが与えられたときにチャネルから浮遊ゲートにトンネル電流による電子が注入される。一方、“１”書き込み（書き込み禁止）の場合、ＮＡＮＤセルチャネルはＶｄｄ−Ｖｔ（Ｖｔはドレイン側選択ゲートトランジスタＳＧ０の閾値電圧）まで充電されてフローティングになり、書き込み電圧ＶＰＧＭが与えられたときセルチャネルは容量結合によりブーストされて、電子注入が起こらない。なお、データ書き込みには通常、書き込み電圧を書き込みサイクル毎（書き込み動作と書き込みベリファイ動作）に少しずつ高くするステップアップ書き込み方式を利用する。

下位ページ書き込み（中間分布ＬＭの書き込み）において、その中間分布ＬＭの閾値電圧の下限を所定の電圧（ベリファイ電圧ＶＬＭ）以上にするため、書き込み状態の確認（ベリファイ動作）を行う。即ち、選択メモリセルの制御ゲート（選択ワード線）とソースとの間にベリファイ電圧ＶＬＭを与えたベリファイ読み出し動作で、選択メモリセルが導通すれば書き込み失敗（フェイル）であり、導通しなければ場合書き込み成功（パス）という判定を行う。同様に、上位ページ書き込み時は、ベリファイ電圧ＶＡ，ＶＢ，ＶＣによりそれぞれデータ状態Ａ，Ｂ，Ｃの書き込みベリファイ動作を行うことになる。

しかし、ＮＡＮＤセル型フラッシュメモリでは、メモリセルの微細化の進展により、データ消去動作を実行した後の閾値電圧分布の下限の電圧値が、ますます低い値（絶対値の大きい負の値）になっている。この場合、そのような低い電圧値の消去状態の閾値電圧分布からデータの書き込み動作を行った場合、書き込み後の閾値電圧分布は正の電圧にならず負になる場合もある。そこで、本実施の形態では、図４に示すように、複数のベリファイ電圧のうちの少なくとも一部を負の値に設定する。ここでは一例としてベリファイ電圧ＶＬＭ、ＶＡを負の値に設定する（ＶＬＭ＜０、ＶＡ＜０）。

この場合、ベリファイ動作時において選択メモリセルＭｎの制御ゲート（ワード線）に負の値の電圧を与えなければならない。メモリセルの制御ゲートに負の値の電圧を与えることが可能な電圧発生回路を用意することは、回路面積の増大につながる。このため、本実施の形態では、上述のネガティブセンス方式を採用している。ここでは一例としてベリファイ電圧ＶＬＭ、ＶＡを負の値に設定する（ＶＬＭ＜０、ＶＡ＜０）。ネガティブセンス方式では、読み出し動作時及びベリファイ読み出し動作時において、ソース線ＣＥＬＳＲＣ及びウエルＳＷに印加する電圧Ｖｓｒｃ及びＶｗｅｌｌを、正の値の電圧、例えば１．５Ｖ程度の電圧に設定する（図５参照）。この場合、例えば、中間分布ＬＭのベリファイ電圧ＶＬＭが−１．５Ｖであるならば、この中間分布ＬＭの書き込みベリファイ動作時には、中間分布ＬＭのベリファイ動作のために選択メモリセルの制御ゲートに印加する電圧Ｖｇは０Ｖ（＝−１．５＋１．５）で足りる。上記の場合にネガティブセンス方式を採用しないのであれば（すなわち、Ｖｓｒｃ＝Ｖｗｅｌｌ＝０Ｖの場合）、中間分布ＬＭのベリファイ動作のため選択メモリセルの制御ゲートに−１．５Ｖを印加しなければならない。従って、ネガティブセンス方式によれば、ベリファイ電圧を負の電圧に設定した場合であっても、選択メモリセルの制御ゲートに印加する電圧は負の電圧とする必要がない。従って、電圧発生回路の面積を縮小することができる。

ところで、メモリセルの微細化が更に進んだ場合には、ベリファイ電圧を更に小さくする必要がある。例えば、図６に示すように、中間分布ＬＭのベリファイ電圧ＶＬＭを、例えば、−３Ｖ程度まで低くする必要が生じる場合もある。その場合でも、読み出し動作時及びベリファイ動作時にソース線ＣＥＬＳＲＣ及びウエルＳＷに印加する電圧Ｖｓｒｃ及びＶｗｅｌｌを３Ｖに設定すれば、ベリファイ動作時に選択メモリセルの制御ゲートに印加する電圧は０Ｖでよく、一見問題無いようにも思える。

しかし、ソース線ＣＥＬＳＲＣ及びウエルＳＷに、例えば、３Ｖもの電圧を与えるとした場合、不揮発性半導体記憶装置におけるウエルの領域は広いため、ウエルの充電には時間を要する。そのため、ウエルＳＷに高い電圧を与える場合は、書き込み動作の高速化の面でも支障が出てくる虞がある。すなわち、消去分布Ｅ以外の閾値電圧分布に対し負の値の下限値を与えることは可能であるが、この下限値が小さくなり過ぎると、ネガティブセンス方式では実質的に対応が不可能である。

そこで、本実施の形態では、電圧Ｖｓｒｃ、Ｖｗｅｌｌを正の電圧とするネガティブセンス方式は行うが、書き込み動作に影響を与えない程度の電圧に止める。電圧Ｖｓｒｃ、Ｖｗｅｌｌは、例えば、１．５Ｖ程度に止める。しかし、中間分布ＬＭのベリファイ動作のためのベリファイ電圧ＶＬＭの絶対値（例えば、３Ｖ）は、電圧Ｖｓｒｃ及びＶｗｅｌｌの絶対値（例えば、１．５Ｖ）よりも大きい。この場合、図７に示すように、中間分布ＬＭのベリファイ電圧ＶＬＭが−３Ｖであれば、中間分布ＬＭのベリファイ動作のために選択メモリセルの制御ゲートに印加する電圧ＶＬＭ’は−１．５Ｖ（−３＋１．５＝−１．５Ｖ）でなければならない筈である（なお、閾値電圧分布Ａ，Ｂ，Ｃは中間分布ＬＭの下限よりも高い下限を有するため、ベリファイ動作のために選択メモリセルの制御ゲートに印加する電圧ＶＡ’、ＶＢ’ＶＣ’（図７）は、いずれも負の電圧とはならない）。そこで、本実施の形態では、中間分布ＬＭのベリファイ読み出し時に、以下の動作を行う。このため、上記のような状況においても、中間分布ＬＭのベリファイ動作のために選択メモリセルＭｎの制御ゲートに印加する電圧を、負の電圧ではなく、０Ｖ以上の電圧とすることができる。
図８Ａは、本実施の形態の原理を説明するため、従来の読み出し動作において選択されたＮＡＮＤセルユニットの各部に印加される電圧の関係を示している。
選択ワード線ＷＬｎに隣接するワード線ＷＬｎ−１、ＷＬｎ＋１に読み出し電圧Ｖｒｅａｄを供給した場合、選択ワード線ＷＬｎに接続されたメモリセルＭｎの浮遊ゲートＦＧ（ｎ）の閾値電圧が実質的に低くなる。ここで、例えば選択メモリセルＭｎのワード線ＷＬｎと選択メモリセルＭｎの浮遊ゲートＦＧ（ｎ）との容量結合比をＣｒ、選択ワード線ＷＬｎに隣接するワード線ＷＬｎ−１、ＷＬｎ＋１と選択メモリセルＭｎの浮遊ゲートＦＧ（ｎ）との間の容量結合比をそれぞれＣｒ＿１と定義する。この場合において、選択メモリセルＭｎのデータを読み出すため、選択メモリセルＭｎのワード線ＷＬｎに所定の読み出し電圧Ｖｃｇを印加する一方、非選択メモリセル（Ｍｎ＋１、Ｍｎ−１他）をその保持データに拘わらずオン状態とするため、非選択メモリセルのワード線には読み出しパス電圧Ｖｒｅａｄを印加した場合を考える。この場合、上述の容量結合比Ｃｒ＿１により、選択メモリセルＭｎの浮遊ゲートＦＧ（ｎ）の電圧が上昇する。このため、選択メモリセルＭｎの閾値電圧が実質的に低下することとなる。
このような現象は、メモリセルが微細化、すなわち、容量結合比Ｃｒ＿１が大きくなるに従い顕著になる。つまり、浮遊ゲートＦＧ（ｎ）に同じ数の電子を入れたとしても、容量結合比Ｃｒ＿１が大きくなれば、選択メモリセルＭｎの閾値電圧が実質的に低下することとなるからである。

そこで、本実施の形態では、図８Ｂに示すように、中間分布ＬＭのベリファイ動作において、少なくとも選択メモリセルＭｎに隣接する非選択メモリセルＭｎ＋１、Ｍｎ−１に、読み出しパス電圧Ｖｒｅａｄ’を印加する。この電圧Ｖｒｅａｄ’は従来の読み出し動作（全ての閾値電圧分布Ｅ〜Ｃの書き込みが完了した場合における読み出し動作）において非選択メモリセルの制御ゲートに印加される読み出しパス電圧Ｖｒｅａｄよりも小さい電圧である。
この電圧Ｖｒｅａｄ’は、中間分布ＬＭの上限値ＶＬＭｕより十分に大きい電圧（例えば、想定される上限値ＶＬＭｕよりも２Ｖ程度大きい電圧）であればよい。従って、閾値電圧分布ＢやＣの上限値よりも小さい値に読み出しパス電圧Ｖｒｅａｄ’を設定することも可能である。なぜなら、図２Ａに示したような書き込み手順が実行される場合において、ソース線ＣＥＬＳＲＣに近い側のメモリセルから書き込みを開始し、以後、順次ソース線ＣＥＬＳＲＣに近い順からビット線ＢＬに近い側のメモリセルの書き込みを行う場合、選択セルのソース線ＣＥＬＳＲＣに隣接するメモリセルＭｎ＋１には中間分布ＬＭが書き込まれているからである。すなわち、選択メモリセルＭｎに中間分布ＬＭを書き込む時には、メモリセルＭｎ＋１には閾値電圧の高い閾値電圧分布ＢやＣは書き込まれていない。選択メモリセルＭｎに中間分布ＬＭの書き込みが完了した時点においては、閾値電圧の高い閾値電圧分布ＢやＣを有するメモリセルは選択セルに隣接するメモリセルには存在しないからである。
換言すれば、選択メモリセルＭｎに最大の閾値電圧分布である分布Ｃについての書き込み動作が行われる前の段階で行われるベリファイ動作である中間分布ＬＭのベリファイ動作においては、選択メモリセルＭｎに隣接するメモリセルＭｎ＋１、Ｍｎ−１に通常の読み出しパス電圧Ｖｒｅａｄよりも小さい読み出しパス電圧Ｖｒｅａｄ’を非選択のメモリセルＭｎ＋１、Ｍｎ−１に印加するものである。
一例として、図６に示すようなベリファイ電圧の割り当てがなされる場合において、読み出しパス電圧Ｖｒｅａｄ’は、読み出しパス電圧Ｖｒｅａｄ（６．０Ｖ）よりも３Ｖ程小さい３．０Ｖに設定することができる。

このようにして通常の読み出しパス電圧Ｖｒｅａｄよりも小さく、中間分布ＬＭの上限値ＶＬＭｕより十分に大きい電圧である読み出しパス電圧Ｖｒｅａｄ’が、中間分布ＬＭのベリファイ動作時に使用される。選択ワード線ＷＬｎに隣接するワード線ＷＬｎ−１、ＷＬｎ＋１に読み出しパス電圧Ｖｒｅａｄよりも小さい電圧Ｖｒｅａｄ’を使用する場合、選択メモリセルＭｎの閾値電圧が、読み出しパス電圧Ｖｒｅａｄを使用する場合に比べ上昇して見えることになる。
従って、中間分布ＬＭのベリファイ動作時においては、図６のように中間分布ＬＭのベリファイ電圧ＶＬＭが、例えば、−３Ｖに設定され且つソース線ＣＥＬＳＲＣ及びウエルＳＷの電圧Ｖｗｅｌｌが、例えば、１．５Ｖ止まりであっても、中間分布ＬＭのベリファイ動作時に選択メモリセルに印加する電圧Ｖｃｇは、負の電圧とする必要は無く、例えば０Ｖとすることができる。

一方、中間分布ＬＭへの書き込み動作後、更に閾値電圧分布Ａ、Ｂ、Ｃへの書き込み動作を行い、その後これら閾値電圧分布Ａ、Ｂ、Ｃの書き込みベリファイ動作が行われるが、そのとき非選択メモリセルには、図９に示すように、通常の読み出しパス電圧Ｖｒｅａｄが印加される。選択メモリセルに隣接するメモリセルに閾値分布Ｃが書き込まれている場合があるため、読み出しパス電圧Ｖｒｅａｄは、この閾値電圧分布Ｃ（複数の閾値電圧分布の中で最も大きな電圧レベルを有する分布）の上限値よりも十分に大きい値に設定される。この読み出しパス電圧Ｖｒｅａｄは、Ｖｒｅａｄ’よりも大きい値である。従って、中間分布ＬＭのベリファイ動作において、読み出しパス電圧Ｖｒｅａｄ’を読み出しパス電圧Ｖｒｅａｄよりも小さくしても、ベリファイ電圧ＶＡ、ＶＢ、ＶＣには特に影響を及ぼさない。また、閾値電圧分布Ａ、Ｂ、Ｃの書き込みベリファイ動作及び読み出し動作にネガティブセンス方式が実行された場合であっても、選択メモリセルの制御ゲートに負の電圧を与える必要は無い。

以上のように、本実施の形態では、ネガティブセンス方式を実行することに加え、中間分布ＬＭのベリファイ動作時に非選択メモリセルの制御ゲートに印加する読み出しパス電圧Ｖｒｅａｄ’を、通常時の読み出しパス電圧Ｖｒｅａｄよりも小さくする（以下、「疑似ネガティブセンス方式」と称する場合がある）。この疑似ネガティブセンス方式で中間分布ＬＭのベリファイ動作が行われることにより、ソース線ＣＥＬＳＲＣ及びウエルＳＷに印加する電圧Ｖｓｒｃ及びＶｗｅｌｌは、書き込み動作の速度に影響が無い程度の大きさ（例えば１・５Ｖ以下）に抑えることができ、書き込み速度の向上を図ることができる。また、中間分布ＬＭのベリファイ動作のために選択メモリセルの制御ゲートに負の電圧を印加する必要もないので、周辺回路の回路面積の縮小を図ることができる。

一方、実際にデータの割り当てられた閾値電圧分布Ａ、Ｂ、Ｃへのベリファイ動作及び読み出し動作には、選択ワード線ＷＬｎに隣接するワード線ＷＬｎ＋１、ＷＬｎ−１には通常時の読み出しパス電圧Ｖｒｅａｄを用いる。その結果、選択メモリセルＭｎに隣接するメモリセルＭｎ＋１、Ｍｎ−１が閾値分布Ｃのメモリセルであってもメモリセルトランジスタをオンさせることができる。つまり、閾値分布Ｃの上限をＶｒｅａｄ‘より高くすることができる。すなわち、閾値電圧の低い中間分布ＬＭのベリファイ動作のみに疑似ネガティブセンス方式を用いることにより、低い閾値電圧分布を有する場合のみ閾値電圧を高く見せることができる。その結果、中間分布ＬＭのベリファイ動作のために選択メモリセルＭｎの制御ゲート（ワード線）に負の電圧を印加する必要もないので、周辺回路の回路面積の縮小を図ることができる。また、中間分布ＬＭを全体的に低くすることができるため、中間分布ＬＭの上限ともっとも大きな電圧レベルを有する閾値分布Ｃの下限の間を広くすることができ、結果として閾値分布Ｃの下限と閾値分布Ｂの上限の間を広くすることができる。

なお、上述の例では、選択メモリセルＭｎに隣接する非選択メモリセルＭｎ＋１、Ｍｎ−１に電圧Ｖｒｅａｄ’を印加する例を示したが、隣接する非選択メモリセルＭｎ−１、Ｍｎ＋１以外の非選択メモリセルにも、同様の電圧Ｖｒｅａｄ’を印加してもよい。

［第２の実施の形態］
次に、本発明の第２の実施の形態を、図１０Ａ，図１０Ｂを参照して説明する。前述の第１の実施の形態では、１つの中間分布ＬＭを書く動作を行い、この１つの中間分布ＬＭのベリファイ動作を行う場合に、上述のような読み出しパス電圧Ｖｒｅａｄ’を用いる例を説明した。

これに対し、第２の実施の形態では、図１０に示すように、３つの中間分布ＦＭＡ、ＦＭＢ、ＦＭＣを書く動作（フォギー書き込み）を行い、その後この中間分布ＦＭＡ〜Ｃを基にして最終的に得たい閾値電圧分布Ａ，Ｂ，Ｃを書く動作（ファイン書き込み）を行う方式に関する。この方式において、中間分布ＦＭＡ、ＦＭＢ、ＦＭＣのベリファイ動作を実行する場合において、上述の疑似ネガティブセンス方式を実行するものである。

ここで、フォギー書き込みとは、上位ページデータ／下位ページデータの粗い書き込みであり、ファイン書き込みとは、上位ページデータ／下位ページデータの正確な書き込みである。すなわち、フォギー書き込みとファイン書き込み動作との２段階の書き込み動作が実行される。

フォギー書き込み動作、及びファイン書き込み動作を伴う４値記憶方式における書き込み動作を、図１０Ａを参照して説明する。はじめに、全てのメモリセルが消去された状態（１）から、あるメモリセルＭＣｎに対しフォギー書き込み動作（２）を実行する。フォギー書き込み動作は、図１０Ａに示すように、最終的に得ようとする複数の閾値電圧分布Ｅ、Ａ、Ｂ、Ｃの下限値よりも小さいベリファイ電圧ＶＡＶ´、ＶＢＶ´、又はＶＣＶ´を用いて、中間分布ＦＭＡ、ＦＭＢ、又はＦＭＣを得る書き込み動作である。

この後、メモリセルＭＣｎに対しファイン書き込み動作（３）を行う。ファイン書き込み動作は、最終的に得ようとする複数の閾値電圧分布Ｅ、Ａ、Ｂ、Ｃの下限値と等しいベリファイ電圧ＶＡＶ、ＶＢＶ、又はＶＣＶを用いて、中間分布ＦＭＡ、ＦＭＢ、又はＦＭＣを正方向に移動させ、閾値電圧分布Ｅ、Ａ、Ｂ、又はＣを得る。すなわち、フォギー書き込みのそれぞれのベリファイ電圧ＶＡＶ´、ＶＢＶ´、ＶＣＶ´は対応するファイン書き込みのベリファイ電圧ＶＡＶ、ＶＢＶ、ＶＣＶよりも低くなっている。同様に、それぞれの中間分布ＦＭＡ、ＦＭＢ、ＦＭＣの下限は対応する閾値電圧分布Ａ、Ｂ、Ｃの下限よりも低くなっている。なお、中間分布ＦＭＡ、ＦＭＢ、ＦＭＣの上限は対応する閾値電圧分布Ａ、Ｂ、Ｃの上限よりも大きくなっていても構わない。

また、中間分布ＦＭＡ、ＦＭＢ、ＦＭＣは、閾値電圧分布Ａ、Ｂ、Ｃを書き込む前段階で書かれる閾値電圧分布であり、最終的なデータは割り当てられない。すなわち、メモリセルの読み出しは、各閾値電圧分布Ｅ〜Ｃの上限と下限の間の電圧である読み出し電圧ＲＡ、ＲＢ、ＲＣに設定する。

本実施の形態では、第１の実施の形態と同様に、中間分布ＦＭＡ、ＦＭＢ、ＦＭＣのベリファイ動作において、少なくとも選択メモリセルＭｎに隣接する非選択メモリセルＭｎ＋１、Ｍｎ−１のワード線ＷＬｎ＋１、ＷＬｎ−１に、読み出しパス電圧ＶｒｅａｄＣ’を印加する。この電圧ＶｒｅａｄＣ’は通常の読み出し動作（全ての閾値電圧分布Ｅ〜Ｃの書き込みが完了した場合における読み出し動作）において非選択メモリセルの制御ゲートに印加される読み出しパス電圧Ｖｒｅａｄよりも小さい電圧である。

これらの読み出しパス電圧ＶｒｅａｄＣ’は、それぞれ中間分布ＦＭＡ、ＦＭＢ、ＦＭＣの上限値より十分に大きい電圧（例えば、想定される上限値よりも２Ｖ程度大きい電圧）であればよい。
なぜなら、例えば、図１０Ｂに示したような順番でフォギー書き込み、ファイン書き込みが実行される場合において、選択メモリセルのフォギー書き込みのベリファイ動作を行う時点においては、選択メモリセルに隣接するメモリセルには、中間分布ＦＭＣの上限より閾値電圧の高い閾値電圧分布を有するメモリセルは存在しないからである。

ここで、図１０Ｂに示したフォギー書き込み、ファイン書き込みの順序について説明する。一般的に、ＮＡＮＤセル型フラッシュメモリでは、１つのＮＡＮＤストリング中において、共通ソース線ＣＥＬＳＲＣに近い側のメモリセルＭＣ３１から順に書き込みを行い、一番遠いメモリセルＭＣ１は最後に書き込まれる。

このようなＮＡＮＤストリングに、上記のフォギー書き込み動作、ファイン書き込み動作を行う場合に、図１０Ｂのような書き込み手順を実行することにより、閾値電圧分布の変動を最小限に抑えることができる。まず、最も共通ソース線ＣＥＬＳＲＣに近いメモリセルＭＣ３１に対しフォギー書き込みを実行する。続いて、隣接するメモリセルＭＣ３０にフォギー書き込みを行った後、メモリセルＭＣ３１に戻ってファイン書き込みを実行する。

次のステップでは、メモリセルＭＣ３１に隣接するメモリセルＭＣ３０ではなく、メモリセルＭＣ３１からビット線ＢＬの方向に２つ離れたメモリセルＭＣ２９に対しフォギー書き込みを行う。このため、メモリセルＭＣ３１の閾値電圧分布の変動は抑制される。続いて、メモリセルＭＣ３０に対するファイン書き込みを行う。メモリセルＭＣ２９へのフォギー書き込みにより、メモリセルＭＣ３０のフォギー書き込み後の閾値電圧分布は変動しているはずであるが、このファイン書き込みにより、その影響は解消されている。

その後も、ファイン書き込みが終了したメモリセルＭＣｎからビット線ＢＬの方向に２つ離れたメモリセルＭＣｎ−２にフォギー書き込みを行い、その後１つ戻ってメモリセルＭＣｎ−１にファイン書き込みを実行する、という手順を、メモリセルＭＣ１まで繰り返す。これにより、フォギー／ファイン書き込みを実行するメモリセルアレイにおいて、隣接メモリセルの影響を最小限に抑えることができる。

このように、本実施の形態では、図１０Ａ，図１０Ｂに示すようなフォギー書き込み／ファイン書き込みの方式においてネガティブセンス方式を組み込むと共に、更に中間分布ＦＭＡ〜ＦＭＣのベリファイ動作においては、上述の疑似ネガティブセンス方式を用いることができる。なぜなら、選択メモリセルＭＣｎのフォギー書き込みのベリファイ動作を行う時点においては、選択メモリセルＭＣｎに隣接するメモリセルには、中間分布ＦＭＣの上限より閾値電圧の高い閾値電圧分布を有するメモリセルは存在しないからである。すなわち、通常の読み出しパス電圧Ｖｒｅａｄよりも小さい読み出しパス電圧ＶｒｅａｄＣ’でも非選択のメモリセルＭｎ＋１、Ｍｎ−１をゲート電極とするメモリセルトランジスタをオンさせることができる。

一方、選択メモリセルＭＣｎのファイン書き込みのベリファイ動作を行う時点においては、選択メモリセルＭＣｎに隣接するメモリセルには、閾値電圧分布Ｃを有するメモリセルが存在する。そこで、非選択のメモリセルＭｎ＋１、Ｍｎ−１をゲート電極とするメモリセルトランジスタをオンさせるためにパス電圧Ｖｒｅａｄを用いる。

ここで、閾値電圧分布Ａの下限が負の値になる場合を想定する。また、全体的に閾値電圧分布Ａよりも閾値分布電圧が低い中間分布ＦＭＡの下限も負の値になる。この場合において、フォギー書き込みのベリファイ動作においては疑似ネガティブセンス方式を使用し、ファイン書き込みのベリファイ動作においてはネガティブセンス方式を使用する。

これにより、フォギー書き込みにおいて、選択メモリセルＭＣｎに中間分布ＦＭＡに相当する閾値電圧が与えられた場合のベリファイ動作において、中間分布ＦＭＡの下限がウエルに電圧を与えると動作速度に影響を及ぼす電圧、例えば、−３．０Ｖであったとしても、選択メモリセルに負でない読み出し電圧を印加しつつ中間分布ＦＭＡのベリファイ動作を実行することが可能となる。さらに、ファイン書き込みにおいて、選択メモリセルＭＣｎに閾値電圧分布Ａに相当する閾値電圧が与えられた場合のベリファイ動作においてネガティブセンス方式を用いることが可能となる。

なお、閾値電圧分布Ａの下限が負の値であったとしても、ネガティブセンス方式が実行されることにより、閾値電圧分布Ａのベリファイ動作では、選択メモリセルの制御ゲートに正の電圧を印加すれば足りる。その結果、回路構成を簡単にすることができる。

また、疑似ネガティブセンス方式を用いることにより、中間分布ＦＭＡの下限を低くすることができる。その結果、データとして割り当てられる閾値電圧分布Ａの下限も下げることができ、これに応じて、閾値分布電圧Ａよりも高い閾値電圧分布Ｃの上限も下げることができる。その結果、閾値電圧分布Ｃを書き込む時におけるメモリセルへのストレスが緩和され、メモリセルの信頼性を向上させることができる。

［第３の実施の形態］
次に、本発明の第３の実施の形態を、図１１を参照しつつ説明する。
この第３の実施の形態は、回路の基本構成は第１の実施の形態（図１）と同一である。また、基本的な書き込み手順も、図２、図３、１０Ａ、図１０Ｂで示したのと同一であり、ネガティブセンス方式を行うと共に、中間分布ＬＭ又はＦＭＡ〜ＦＭＣのベリファイ動作において、非選択メモリセルＭｎ＋１、Ｍｎ−１に印加する読み出しパス電圧を、通常の読み出しパス電圧Ｖｒｅａｄよりも小さくする点も、第１の実施の形態と同様である。

ただし、この実施の形態では、図１１に示すように、非選択メモリセルＭｎ＋１には、読み出しパス電圧Ｖｒｅａｄより小さい読み出しパス電圧Ｖｒｅａｄ１を印加する一方、非選択メモリセルＭｎ−１にはこの読み出しパス電圧Ｖｒｅａｄ１よりも更に小さい読み出しパス電圧Ｖｒｅａｄ２を印加する点で、第１の実施の形態と異なっている。

ＮＡＮＤセル型フラッシュメモリでは、通常、書き込み完了後のメモリセルの閾値電圧の変動を避ける観点から、ソース線ＣＥＬＳＲＣに近い側のメモリセルから書き込みを開始し、以後、順次ソース線ＣＥＬＳＲＣに近い順からビット線ＢＬに近い側のメモリセルの書き込みを行う（なお、第１の実施の形態の場合、メモリセルＭＣ３１が先に書き込み動作の対象になり、以後、メモリセルＭ３０、Ｍ２９、・・・Ｍ１の順で実行される）。この書き込み手順が実行される場合、中間分布ＬＭ、ＦＭＡ〜ＦＭＣの書き込み動作において、先に書き込みが行われるメモリセルＭｎ＋１は、後から書き込みが行われるメモリセルＭｎ−１よりも高い閾値電圧を有する場合が多いことになる。

このため、本実施の形態では、より高い閾値電圧を有する非選択メモリセルＭｎ＋１には読み出しパス電圧Ｖｒｅａｄ１を印加する一方、非選択メモリＭｎ−１には、これより低い読み出しパス電圧Ｖｒｅａｄ２を印加するものである。すなわち、低い閾値電圧を有するメモリセルには注入された電子の数が少ないため、高い電圧を印加しなくても選択セルの閾値電圧を下げる効果があるためである。本実施の形態によれば、第１及び第２の実施の形態で説明した効果を更に改善することができる。
なお、非選択メモリセルＭｎ＋１の閾値電圧（保持データ）によりワード線ＷＬｎ＋１に印加する読み出しパス電圧の値を変化させることがより効果的である。例えば、メモリセルＭｎ＋１が、閾値電圧分布Ｅに相当する閾値電圧を有する場合には、ワード線ＷＬｎ＋１にも、ワード線ＷＬｎ−１と同様に、読み出しパス電圧Ｖｒｅａｄ２を印加するのが好適である。

［第４の実施の形態］
次に、本発明の第４の実施の形態を、図１２を参照しつつ説明する。
この第４の実施の形態は、図１２に示すように、ワード線ＷＬ同士の間隔が異なる場合に適用されるものである。例えば、メモリセルＭｎ＋２乃至Ｍｎまでの配列ピッチがＤ１であり、メモリセルＭｎとメモリセルＭｎ−１との間のピッチはこれよりも大であるＤ２（＞Ｄ１）である場合である。このような配列はメモリセルの端部に使用される場合がある。

このようなＮＡＮＤセル型フラッシュメモリにおいて、例えばメモリセルＭｎが選択されて書き込み動作及びベリファイ動作が行われる場合において、隣接メモリセルＭｎ−１のワード線ＷＬｎ−１には、前述の読み出しパス電圧Ｖｒｅａｄ２よりも更に小さい読み出しパス電圧Ｖｒｅａｄ３（＜Ｖｒｅａｄ２）を印加する。その理由は、メモリセルＭｎ−１は、通常の配列ピッチＤ１よりも大なる配列ピッチＤ２にて配列されるからである。すなわち、選択メモリセルＭｎに隣接するメモリセルＭｎ−１のワード線ＷＬｎ−１と選択メモリセルＭｎの浮遊ゲートＦＧ（ｎ）との容量結合比は、選択メモリセルＭｎに隣接するメモリセルＭｎ＋１のワード線ＷＬｎ＋１と選択メモリセルＭｎの浮遊ゲートＦＧ（ｎ）との容量結合比よりも小さいからである。すなわち、ワード線ＷＬｎ−１に印加される電圧が浮遊ゲートＦＧ（ｎ）に及ぼす影響は、ワード線ＷＬｎ＋１に印加される電圧が浮遊ゲートＦＧ（ｎ）に及ぼす影響よりも小さい。すなわち、ワード線ＷＬｎ−１に印加される電圧Ｖｒｅａｄ３は、ワード線ＷＬｎ＋１に印加される読み出しパス電圧Ｖｒｅａｄ１よりも低くした方が好ましい。

このように低い読み出しパス電圧Ｖｒｅａｄ３が印加されることにより、メモリセル間の配列ピッチが異なった場合でも上述の第１乃至第３の実施の形態と同様の効果を得ることができる。

［第５の実施の形態］
次に、本発明の第５の実施の形態を、図１３を参照しつつ説明する。
この第５の実施の形態は、図１３に示すように、メモリストリングの端部のメモリセル（選択ゲート線ＳＧＤ，ＳＧＳに隣接するメモリセル）が、データ書き込みに用いられないダミーセルＤＭとされている点で、前述の実施の形態と異なっている。そして、このダミーセルＤＭは、他のメモリセルとは異なる配列ピッチで形成されているものとする。一例として、通常のメモリセルＭの配列ピッチがＤ１であるとした場合、ダミーセルＤＭとメモリセルＭ１との間のピッチはこれよりも大であるＤ２（＞Ｄ１）である。

このようなダミーセルＤＭを有するＮＡＮＤセル型フラッシュメモリにおいて、例えばダミーセルＤＭに隣接するメモリセルＭ１が選択されて書き込み動作及びベリファイ動作が行われる場合において、ダミーセルＤＭには、前述の読み出しパス電圧Ｖｒｅａｄ２よりも更に小さい読み出しパス電圧Ｖｒｅａｄ４（＜Ｖｒｅａｄ２）を印加する。その理由は、ダミーセルＤＭは、通常の配列ピッチＤ１よりも大なる配列ピッチＤ２にて配列されると共に、通常、消去分布Ｅなど、低い閾値電圧を有するように制御されるからである。すなわち、低い閾値を有するメモリセルには注入された電子の数が少ないため、高い電圧を印加しなくても選択セルの閾値電圧を下げる効果があるためである。
このように低い読み出しパス電圧Ｖｒｅａｄ４が印加されることにより、上述の第３乃至４の実施の形態と同様の効果を得ることができる。

［その他］
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、様々な変更、追加、改変、置換、削除、組み合わせ等が可能である。

更に、本発明は、中間分布ＬＭを書く動作を行う装置にのみ適用されるものではない。例えば、中間分布ＬＭを書かず、図１４に示すように、消去分布Ｅから閾値電圧分布Ａへの書き込み動作（動作（１））を負のベリファイ電圧ＶＡを用いて行った後（動作（１））、続いて消去分布Ｅから閾値電圧分布Ｂへの書き込み、又は閾値電圧分布ＡからＣへの書き込み動作（動作（２））を行うようにした装置において、閾値電圧分布Ａのベリファイ動作に関し本発明を適用することができる。すなわち、本発明は、複数の閾値電圧分布のうち最大の閾値電圧分布の書き込み動作が行われる前の段階で行われるベリファイ動作であれば適用可能である。

また、上述の実施の形態では、４値記憶方式（２ビット／セル）の装置のみを説明したが、本発明は３ビット以上を１つのメモリセルに記憶する装置にも適用可能であることはいうまでもない。

１・・・メモリセルアレイ、 ２・・・ロウデコーダ、 ２’・・・ワード線ドライバ、 ３・・・センスアンプ回路、 ３１・・・センスアンプ兼データラッチ、 ４・・・ビット線ドライバ、 ５・・・ソース線ドライバ、 ６・・・ウエルドライバ、 １０・・・制御回路。

Claims (5)

1. 半導体層と、
   前記半導体層上にゲート絶縁膜を介して形成された電荷蓄積層、及び前記電荷蓄積層上にゲート間絶縁膜を介して形成された制御ゲートを有するメモリセルを複数個直列に接続してなるメモリストリングを配列してなるメモリセルアレイと、
   前記メモリストリングの一端に電気的に接続されるビット線と、
   前記メモリセルの他端に電気的に接続されたソース線と、
   前記半導体層、前記制御ゲート、前記ビット線、前記ソース線に印加する電圧を制御する制御回路と
   を備え、
   前記制御回路は、
   前記メモリセルへの書き込み動作及びこの書き込み動作の完了を確認するためのベリファイ動作においては、前記メモリセルに対し複数通りの閾値電圧分布を与えるような電圧制御を実行し、
   前記メモリセルの読み出し動作においては、選択された前記メモリセルに対し前記複数通りの閾値電圧分布の下限と上限との間の電圧である読み出し電圧を印加する一方、非選択の前記メモリセルに対しては複数の閾値電圧分布のうち最大の閾値電圧分布である第１の閾値電圧分布の上限値よりも大きい第１の読み出しパス電圧を印加し、
   少なくとも前記第１の閾値電圧分布への書き込み動作が行われる前の段階の書き込み動作における前記ベリファイ動作においては、前記第１の読み出しパス電圧よりも小さい第２の読み出しパス電圧を非選択の前記メモリセルに印加しつつ、前記半導体層及び前記ソース線に正の電圧を印加する
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記第１の閾値電圧分布への書き込み動作が行われる前の段階の書き込み動作は、前記第１の閾値電圧分布の下限よりも低い下限を有する中間分布である
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記メモリセルの読み出し動作において、前記半導体層及び前記ソース線に正の電圧を印加することを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
4. 前記メモリストリング内の複数の前記メモリセルに対する書き込み動作は、前記ソース線に近い側にあるメモリセルに対する書き込み動作から開始され、以後順次ソース線から近い順に実行され、
   前記選択メモリセルのベリファイ動作において、選択された前記メモリセルに対し前記ソース線の側で隣接する非選択の前記メモリセルには、前記第２の読み出しパス電圧として第１の電圧が印加され、選択された前記メモリセルに対し前記ビット線の側で隣接する非選択の前記メモリセルには前記第２の読み出しパス電圧として前記第１の電圧よりも小さい第２の電圧が印加される
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
5. 前記メモリストリングは、その端部にデータ記憶に用いられないダミーセルを接続されており、
   前記ダミーセルに隣接する前記メモリセルに対するベリファイ動作においては、前記ダミーセルに対し前記第２の読み出しパス電圧として前記第２の電圧よりも小さい第３の電圧が印加される
   ことと特徴とする請求項４記載の不揮発性半導体記憶装置。

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