JP5330421B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本実施の形態は、不揮発性半導体記憶装置に関する。

近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した不揮発性半導体記憶装置（積層型の不揮発性半導体記憶装置）が多数提案されている。

特開２０１０−１６１１３２号公報

本実施の形態は、メモリセルに保持されたデータの信頼性を向上させることを可能にした不揮発性半導体記憶装置を提供する。

以下に説明する実施の形態の不揮発性半導体記憶装置は、複数のメモリセルを含むメモリセルアレイと、複数の前記メモリセルに対して印加する電圧を制御する制御回路とを備えている。

ここでのメモリセルは、電荷を蓄積する電荷蓄積膜を備え、蓄積される電荷の量に従い複数通りの閾値電圧分布を保持可能に構成される。また制御回路は、電荷蓄積膜にホールを蓄積させるように電圧を印加することによりメモリセルに少なくとも一部が負の閾値電圧分布を与え、これによりメモリセルの保持データを消去する一方、電荷蓄積膜に電子を蓄積させるように電圧を印加することによりメモリセルに正の複数通りの閾値電圧分布を与え、これによりメモリセルに複数通りのデータを書き込むように構成される。

またこの制御回路は、メモリセルに対する書き込み動作において、書き込み対象の第１のメモリセルに正の複数通りの閾値電圧分布を与える第１の書き込み動作と、第１のメモリセルにおいて正の複数通りの閾値電圧分布が得られたか否かを検証する第１の書き込みベリファイ動作と、第１のメモリセルに隣接する第２のメモリセルに対し、第２のメモリセルに書き込むべきデータのいかんに拘わらず、正の複数通りの閾値電圧分布のうち最も低い閾値電圧分布である第１閾値電圧分布を与える第２の書き込み動作と、第２のメモリセルにおいて第１閾値電圧分布又はこれより電圧レベルの大きい閾値電圧分布が得られたか否かを検証する第２の書き込みベリファイ動作とを実行し、第１の書き込みベリファイ動作及び第２の書き込みベリファイ動作の結果を通知するように構成されている。

第１実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。 図１に示すメモリセルアレイ１１の一部の概略斜視図である。 メモリセルアレイ１１の等価回路図である。 図３に示した回路構成を実現するメモリセルアレイ１１の積層構造について説明する。 図４の一部の拡大図である。 １つのメモリセルＭＣに２ビットのデータを記憶させる書き込み方式（２ビット／セル方式）の手順の一例を説明する概念図である。 ２ビット／セルの書き込み方式の手順の別の例を説明する概念図である。 書き込み対象のメモリセルＭＣ（ｎ）に隣接するメモリセルＭＣ（ｎ＋１）、ＭＣ（ｎ−１）に閾値電圧分布Ｅを保持させたまま放置することの問題点を説明する。 本実施の形態の動作を説明する概念図である。 第１の実施の形態の書き込み動作の手順を示すタイミングチャートである。 第２の実施の形態の書き込み動作の手順を示すタイミングチャートである。 第３の実施の形態の書き込み動作の手順を示すタイミングチャートである。 第４の実施の形態の書き込み動作の手順を示すタイミングチャートである。 第５の実施の形態の書き込み動作の手順を示すタイミングチャートである。 第６の実施の形態の書き込み動作の手順を示すタイミングチャートである。 第７の実施の形態の不揮発性半導体記憶装置において用いられるステータスレジスタ２０の構造を示す回路図である。 第７の実施の形態の書き込み動作の手順を示すタイミングチャートである。

以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。

［第１の実施の形態］
［構成］
先ず、図１を参照して、第１実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置のブロック図である。

第１実施形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイ１１、ロウデコーダ１２、データ回路・ページバッファ１３、カラムデコーダ１４、制御回路１５、入出力回路１６、アドレス・コマンドレジスタ１７、内部電圧発生回路１８、コアドライバ１９及びステータスレジスタ２０を備える。

メモリセルアレイ１１は、図２に示すように、カラム方向に延びた複数のビット線ＢＬと、ビット線ＢＬに交差するロウ方向に延びた複数のソース線ＣＥＬＳＲＣと、電気的に書き換え可能な複数のメモリセルＭＴｒを直列に接続されたメモリストリングＭＳを有する。メモリセルアレイ１１は、本実施の形態では、メモリチップ内に２個あるものとして説明するが、本実施の形態に記載の技術はメモリセルアレイ２個の場合に限らず、メモリセルアレイ１１（プレーン）がメモリチップ内に１個のみ存在する装置、あるいは３個以上のメモリセルアレイ１１が１つのメモリチップ内に存在する装置にも適用可能である。

メモリセルアレイ１１は、図２に示すように、データを電気的に記憶するメモリセルＭＴｒを３次元マトリクス状に配列して構成される。すなわち、メモリセルＭＴｒは、積層方向にマトリクス状に配列されるとともに、積層方向に直交する水平方向にもマトリクス状に配列される。積層方向に並ぶ複数個のメモリセルＭＴｒは直列接続され、メモリストリングＭＳを構成する。なお、ここでは、１つのメモリセルアレイが、複数のプレーンＰｌａｎｅ０、ｐｌａｎｅ２に分割されている例を示している。

メモリストリングＭＳの両端には選択時に導通状態とされるドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒが接続される。このメモリストリングＭＳは、積層方向を長手方向として配列される。ドレイン側選択トランジスタＳＤＴｒの一端は、ビット線ＢＬに接続される。ソース側選択トランジスタＳＳＴｒの一端は、ソース線ＣＥＬＳＲＣに接続される。

ロウデコーダ１２は、図１に示すように、アドレス・コマンドレジスタ１７から入力されたブロックアドレス信号等をデコードし、またコアドライバ１９から出力されるワード線制御信号や選択ゲート制御信号を受けて、メモリセルアレイ１１を制御する。

データ回路・ページバッファ１３は、読み出し動作時にはメモリセルアレイ１１からデータを読み出し、ページバッファにデータを一時的に保持する。また、書き込み動作時にはチップ外部から書き込みデータがページバッファにロードされた後、ページバッファとデータ回路が連携して選択されたメモリセルにデータを書き込む。

本実施の形態では、データ回路・ページバッファ１３は、３ページ分の書き込みデータ、又はベリファイ読み出しデータを保持するために、３つのキャッシュメモリＣ０〜Ｃ２を備えている。

カラムデコーダ１４は、アドレス・コマンドレジスタ１７から入力されたカラムアドレス信号をデコードし、データの入出力制御を行う。制御回路１５は、アドレス・コマンドレジスタ１７から読み出し・書き込み・消去動作等を実行する信号を受けて、所定のシーケンスに従って、コア動作に必要な種々の電圧を発生する内部電圧発生回路１８を制御し、また、ワード線やビット線制御の制御を行うコアドライバ１９を制御する。入出力回路１６は、コマンド・アドレス・データの入出力制御を行う。ステータスレジスタ２０は、レディ／ビジー信号（Ｒ／Ｂ）の他、各種動作の進行具合を示すステータス信号を一時的に保持すると共に外部に出力する機能を有する。

次に、図３を参照して、メモリセルアレイ１１の回路構成について説明する。図３は、メモリセルアレイ１１のカラム方向の断面に沿って形成されるメモリセルＭＴｒ、ドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒ、及びその周辺回路の等価回路図である。

メモリセルアレイ１１は、図３に示すように、複数のビット線ＢＬ、及び複数のメモリブロックＭＢを有する。ビット線ＢＬは、ロウ方向に所定ピッチをもってカラム方向に複数のメモリブロックＭＢに跨るようにストライプ状に延びる。メモリブロックＭＢは、所定ピッチをもってカラム方向に繰り返し設けられている。

メモリブロックＭＢは、図３に示すように、ロウ方向及びロウ方向と直交するカラム方向にマトリクス状に配列された複数のメモリユニットＭＵを有する。メモリブロックＭＢにおいて、一本のビット線ＢＬには、共通接続された複数のメモリユニットＭＵが設けられている。

メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。カラム方向に隣接するメモリユニットＭＵは、その構成がカラム方向に互いに対称となるように形成されている。メモリユニットＭＵは、ロウ方向及びカラム方向にマトリクス状に配列されている。ロウ方向において一列に並ぶ複数のメモリユニットＭＵは、１つのサブブロックＳＢを構成する。

メモリストリングＭＳは、直列接続されたメモリセルＭＴｒ０〜ＭＴｒ１５、及びバックゲートトランジスタＢＴｒにて構成されている。メモリセルＭＴｒ０〜ＭＴｒ７は、積層方向に直列に接続されている。メモリセルＭＴｒ８〜ＭＴｒ１５も、同様に積層方向に直列に接続されている。メモリセルＭＴｒ０〜ＭＴｒ１５は、電荷蓄積層に電荷を蓄積させることで、情報を記憶する。

バックゲートトランジスタＢＴｒは、最下層のメモリセルＭＴｒ７とメモリセルＭＴｒ８との間に接続されている。従って、メモリセルＭＴｒ０〜ＭＴｒ１５、及びバックゲートトランジスタＢＴｒは、カラム方向に沿った断面においてＵ字形状に接続されている。ソース側選択トランジスタＳＳＴｒのドレインは、メモリストリングＭＳの他端（メモリセルＭＴｒ０のソース）に接続されている。ドレイン側選択トランジスタＳＤＴｒのソースは、メモリストリングＭＳの一端（メモリセルＭＴｒ１５のドレイン）に接続されている。

メモリユニットＭＵにおいて、１つのメモリブロックＭＢ中のメモリセルＭＴｒ０のゲートは、ワード線ＷＬ０に共通接続されている。同様に、１つのメモリブロックＭＢ中のメモリセルＭＴｒ１〜ＭＴｒ１５のそれぞれのゲートは、対応するワード線ＷＬ１〜ＷＬ１５に共通接続されている。また、ロウ方向及びカラム方向にマトリクス状に配列されたバックゲートトランジスタＢＴｒのゲートは、バックゲート線ＢＧに共通接続されている。

メモリユニットＭＵにおいて、ロウ方向に一列に配列された各ドレイン側選択トランジスタＳＤＴｒのゲートは、ロウ方向に延びるドレイン側選択ゲート線ＳＧＤに共通接続されている。また、カラム方向に一列に配列されたドレイン側選択トランジスタＳＤＴｒのドレインは、ビット線ＢＬに共通に接続されている。

メモリユニットＭＵにおいて、ロウ方向に一列に配列された各ソース側選択トランジスタＳＳＴｒのゲートは、ロウ方向に延びるソース側選択ゲート線ＳＧＳに共通接続されている。また、カラム方向に隣接する一対のメモリユニットＭＵにおいて、ロウ方向に一列に配列されたソース側選択トランジスタＳＳＴｒのソースは、ロウ方向に延びるソース線ＣＥＬＳＲＣに共通に接続されている。

次に、図４を参照して、図３に示した回路構成を実現するメモリセルアレイ１１の積層構造について説明する。図４は、第１実施形態に係るメモリセルアレイ１１の断面図であり、図５は、図４の一部の拡大図である。

メモリセルアレイ１１は、図４に示すように、基板２０、下層から順に、バックゲート層３０、メモリセル層４０、選択トランジスタ層５０、及び配線層６０を有する。バックゲート層３０は、バックゲートトランジスタＢＴｒとして機能する。メモリセル層４０は、メモリセルＭＴｒ０〜ＭＴｒ１５として機能する。選択トランジスタ層５０は、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。配線層６０は、ソース線ＣＥＬＳＲＣ及びビット線ＢＬとして機能する。

バックゲート層３０は、図４に示すように、基板２０の上に絶縁層２１を介して形成されたバックゲート導電層３１を有する。バックゲート導電層３１は、バックゲート線ＢＧ、及びバックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層３１は、ロウ方向及びカラム方向に広がる板状に形成される。バックゲート導電層３１は、後述するＵ字状半導体層４５の連結部４５Ｂの下面及び側面を覆うように形成される。バックゲート導電層３１は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。

また、バックゲート層３０は、図４に示すように、バックゲート導電層３１を堀込むように形成されたバックゲート溝３２を有する。バックゲート溝３２は、ロウ方向に短手方向、カラム方向に長手方向を有する開口にて構成されている。バックゲート溝３２は、ロウ方向及びカラム方向に所定間隔毎にマトリクス状に形成される。

メモリセル層４０は、図４に示すように、積層方向に絶縁層４２を介して形成されたワード線導電層４１ａ〜４１ｈを有する。ワード線導電層４１ａ〜４１ｈは、ワード線ＷＬ０〜ＷＬ１５、及びメモリセルＭＴｒ０〜ＭＴｒ１５の制御ゲートとして機能する。ワード線導電層４１ａ〜４１ｈは、メモリブロックＭＢ毎に分断され、ロウ方向に対向する一対の櫛歯状に形成される。同一の層で、櫛歯状に形成されたワード線導電層毎に、独立のコンタクトに接続する。
なお、メモリユニットＭＵ毎に、ワード線ＷＬが独立に駆動になるよう、ワード線導電層４１ａ〜４１ｈも１つのメモリユニット毎に独立のコンタクトに接続されていてもよい。

ワード線導電層４１ａ〜４１ｈは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成された部分を有する。ワード線導電層４１ａ〜４１ｈは、ポリシリコン（ｐｏｌｙ−Ｓｉ）あるいはポリサイドにて構成されている。

また、メモリセル層４０は、図４に示すように、ワード線導電層４１ａ〜４１ｈ、及び絶縁層４２を貫通するように形成されたメモリホール４３を有する。メモリホール４３は、各バックゲート溝３２のカラム方向の両端近傍の位置に整合するように形成される。メモリホール４３は、ロウ方向及びカラム方向にマトリクス状に形成される。

また、上記バックゲートトランジスタ層３０及びメモリセル層４０は、図４に示すように、メモリゲート絶縁層４４、及びＵ字状半導体層４５を有する。Ｕ字状半導体層４５は、メモリセルＭＴｒ０〜ＭＴｒ１５及びバックゲートトランジスタＢＴｒのボディとして機能する。

メモリゲート絶縁層４４は、図４に示すように、メモリホール４３側面、及びバックゲート溝３２内面（側面及び下面）に、連続的に形成される。メモリゲート絶縁層４４は、図５に示すように、ブロック絶縁層４４ａ、電荷蓄積層４４ｂ、及びトンネル絶縁層４４ｃを有する。ブロック絶縁層４４ａは、メモリホール４３側面、及びバックゲート溝３２内面に沿って形成され、ブロック絶縁層４４ａは、ワード線導電層４１ａ〜４１ｈ及びバックゲート導電層３１と接するように形成される。ブロック絶縁層４４ａは、酸化シリコン（ＳｉＯ_２）にて構成されている。電荷蓄積層４４ｂは、ブロック絶縁層４４ａ上に形成される。電荷絶縁層４４ｂは、電荷を蓄積し、メモリセルＭＴｒ０〜ＭＴｒ１５のデータを保持するために用いられる。電荷蓄積層４４ｂは、窒化シリコン（ＳｉＮ）にて構成されている。トンネル絶縁層４４ｃは、電荷蓄積層４４ｂ上に形成される。トンネル絶縁層４４ｃは、酸化シリコン（ＳｉＯ_２）にて構成されている。

Ｕ字状半導体層４５は、図４に示すように、ロウ方向からみてＵ字状に形成される。Ｕ字状半導体層４５は、図５に示すように、トンネル絶縁層４４ｃに接して、バックゲート溝３２及びメモリホール４３を埋めるように形成される。Ｕ字状半導体層４５は、ロウ方向からみて基板２０に対して垂直方向に延びる一対の柱状部４５Ａ、及び一対の柱状部４５Ａの下端を連結させるように形成された連結部４５Ｂを有する。Ｕ字状半導体層４５は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。

上記メモリセル層４０の構成を換言すると、トンネル絶縁層４４ｃは、柱状部４５Ａの側面を取り囲むように形成される。電荷蓄積層４４ｂは、トンネル絶縁層４４ｃの側面を取り囲むように形成されている。ブロック絶縁層４４ａは、電荷蓄積層４４ｂの側面を取り囲むように形成されている。ワード線導電層４１ａ〜４１ｈは、ブロック絶縁層４４ａの側面を取り囲むように形成される。なお、電荷蓄積層４４ｂは、ワード線導電層４１ａ〜４１ｈの側面だけでなく、それらの間の層間絶縁膜の側面にも形成され、柱状部４５ａの側面に上下方向に連続的に形成される。ブロック絶縁層４４ａ、トンネル絶縁層４４ｃも同様である。

選択トランジスタ層５０は、図４に示すように、ドレイン側導電層５１、及びそのドレイン側導電層５１と同層に形成されたソース側導電層５２を有する。ドレイン側導電層５１は、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲート電極として機能する。ソース側導電層５２は、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲート電極として機能する。

ドレイン側導電層５１、及びソース側導電層５２は、カラム方向に所定ピッチをもってロウ方向にストライプ状に延びる。ドレイン側導電層５１、及びソース側導電層５２は、カラム方向に２つずつ交互に設けられている。ドレイン側導電層５１、及びソース側導電層５２は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。

また、選択トランジスタ層５０は、図４に示すように、ドレイン側ホール５３、及びソース側ホール５４を有する。ドレイン側ホール５３は、ドレイン側導電層５１を貫通するように形成される。ソース側ホール５４は、ソース側導電層５２を貫通するように形成される。ドレイン側ホール５３及びソース側ホール５４は、メモリホール４３に整合する位置に形成される。

また、選択トランジスタ層５０は、図４に示すように、ドレイン側ゲート絶縁層５５、ソース側ゲート絶縁層５６、ドレイン側柱状半導体層５７、及びソース側柱状半導体層５８を有する。ドレイン側柱状半導体層５７は、ドレイン側選択トランジスタＳＤＴｒのボディとして機能する。ソース側柱状半導体層５８は、ソース側選択トランジスタＳＳＴｒのボディと機能する。

ドレイン側ゲート絶縁層５５は、ドレイン側ホール５３の側面に形成される。ソース側ゲート絶縁層５６は、ソース側ホール５４の側面に形成される。ドレイン側ゲート絶縁層５５及びソース側ゲート絶縁層５６は、酸化シリコン（ＳｉＯ_２）にて構成されている。

ドレイン側柱状半導体層５７は、ドレイン側ホール５３を埋めるように、ドレイン側ゲート絶縁層５５と接して積層方向に延びる柱状に形成される。ソース側柱状半導体層５８は、ソース側ホール５４を埋めるように、ソース側ゲート絶縁層５６と接して積層方向に延びる柱状に形成される。ドレイン側柱状半導体層５７、及びソース側柱状半導体層５８は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。

上記選択トランジスタ層５０の構成を換言すると、ドレイン側ゲート絶縁層５５は、ドレイン側柱状半導体層５７の側面を取り囲むように形成される。ドレイン側導電層５１は、ドレイン側ゲート絶縁層５５の側面を取り囲むように形成される。ソース側ゲート絶縁層５６は、ソース側柱状半導体層５８の側面を取り囲むように形成される。ソース側導電層５２は、ソース側ゲート絶縁層５６の側面を取り囲むように形成される。

配線層６０は、図４に示すように、第１配線層６１、第２配線層６２、及びプラグ層６３を有する。第１配線層６１は、ソース線ＣＥＬＳＲＣとして機能する。第２配線層６２は、ビット線ＢＬとして機能する。

第１配線層６１は、図４に示すように、隣接する２本のソース側柱状半導体層５８の上面に共通に接するように形成される。第１配線層６１は、カラム方向に所定ピッチをもってロウ方向にストライプ状に延びる。第１配線層６１は、タングステン（Ｗ）等の金属にて構成されている。

第２配線層６２は、図４に示すように、プラグ層６３を介してドレイン側柱状半導体層５７の上面に接続されている。第２配線層６２は、ロウ方向に所定ピッチをもってカラム方向にストライプ状に延びる。第２配線層６２は、銅（Ｃｕ）、プラグ層６３は、タングステン（Ｗ）等の金属にて構成されている。

[データの書き込み方法]
次に、この不揮発性半導体記憶装置のデータ書き込み方法を、図６を参照して説明する。説明の便宜上、データ書き込みを行う前に、２ビットのデータを保持可能なメモリセル（２ビット／セル方式）に消去動作を行う例を用いて説明する。
なお、ビット以上の複数ビットを１つのメモリセルに保持する場合にも、下記の実施の形態は適用可能であり、また、１ビットのデータを１つのメモリセルに保持する場合にも下記の実施の形態が適用可能である。

データ書き込みを行う前に、メモリセルＭＣに対して消去動作を行うと、メモリセルの閾値電圧分布は、図６に示す閾値電圧分布Ｅとなる。ここで、閾値電圧分布Ｅは、下限側の少なくとも一部が負の電圧値となるよう設定される。なお、消去ベリファイ電圧として負の電圧を用いて、閾値電圧分布Ｅの上限が負の値になるようにすることも可能である。

閾値電圧分布Ｅを有するメモリセルＭＣに対する２ビットのデータの書き込み動作は、メモリセルに書き込む２ビットのデータに応じて、図６に示す４つの閾値電圧分布ＥＰ、Ａ，Ｂ，Ｃ（ＥＰ＜Ａ＜Ｂ＜Ｃ）のいずれか１つを、メモリセルＭＣに与えることにより行われる。閾値電圧分布ＥＰは、４つの閾値電圧分布のうちで最も低い分布であり、以下、Ａ、Ｂ，Ｃの順に高い電圧レベルを有する。また、２ビットのデータは、下位ページデータ、上位ページデータに分けて供給される。

図６の例では、下位ページデータ、上位ページデータが共に”１”である場合には、メモリセルＭＣには閾値電圧分布ＥＰが与えられる。また、下位ページデータ、上位ページデータがそれぞれ”１”、”０”である場合には、メモリセルＭＣには閾値電圧分布Ａが与えられる。下位ページデータ、上位ページデータがいずれも”０”である場合には、メモリセルＭＣには閾値電圧分布Ｂが与えられる。下位ページデータ、上位ページデータがそれぞれ”１”、”０”である場合には、メモリセルＭＣには閾値電圧分布Ｃが与えられる。なお、これはあくまでも一例であり、閾値電圧分布に対するデータ割り当ては、図６に示すものに限られないことは言うまでもない。

この図６の書き込み方法では、下位ページデータと上位ページデータとを別々に与えられ、下位ページデータに基づく書き込み（下位ページ書き込み）と、上位ページデータに基づく書き込み（上位ページ書き込み）とを別々に実行される。

更に、この図６の書き込み方法では、１つのメモリセルＭＣ（ｎ）に対する下位ページ書き込み、上位ページ書き込み（第１の書き込み動作）の実行前に、そのメモリセルＭＣ（ｎ）の閾値電圧分布Ｅを閾値電圧分布ＥＰに上昇させる書き込み動作（ＥＰ分布書き込み（第２の書き込み動作））を実行する。閾値電圧分布ＥＰは、消去後の閾値電圧分布Ｅと同じデータ”１１”を割り当てられる分布であり、４つの閾値電圧分布のうちで最も電圧レベルが小さい分布である。なお、ＥＰ分布書き込みは、通常の書き込み動作（下位ページデータ書き込み、又は上位ページデータ書き込み、或いはその両方）が行われたメモリセル（例えばＭＣ（ｎ））に隣接するメモリセル（例えばＭＣｎ＋１）に対して実行される。
また、あるワード線ＷＬに沿ったＥＰ分布書き込みが実行済みか否かを示すデータが、メモリセルアレイ中に記憶されるのが望ましい。制御回路１５は、その旨を示すＥＰフラグデータを、メモリセルアレイの一部、例えば１つのワード線ＷＬに沿ったメモリセルＭＣのうちの１つに格納することができる。

このＥＰ分布書き込み（図６の（１））の終了後、下位ページ書き込み（２）、上位ページ書き込み（３）が実行される。

下位ページデータ書き込み（２）は、図６に示すように、ＥＰ分布書き込み後の、閾値電圧分布ＥＰを有するメモリセルＭＣに対して実行される。下位ページデータが”１”であれば、当該メモリセルの閾値電圧分布ＥＰがそのまま維持され、下位ページデータが”０”であれば、中間分布ＬＭを与えるための書き込み動作及び書き込みベリファイ動作が行われる。換言すれば、中間分布ＬＭは、下位ページデータ”０”に対応する閾値電圧分布である。
なお、書き込み動作及び書き込みベリファイ動作において各メモリセルに印加される電圧は、従来と同様であるので、詳細は省略する。この中間分布ＬＭは、例えば閾値電圧分布ＡとＢとの間程度の電圧範囲にある閾値電圧分布であり、上位ページ書き込みがされた後は、メモリセルＭＣには残らない分布である。

上位ページ書き込みは、外部からページバッファ１３のキャッシュメモリＣ０又はＣ１に与えられた上位ページデータと、キャッシュメモリＣ２に転送された下位ページデータとに基づいて行われる。図６の方式の場合、下位ページデータ、上位ページデータが共に”１”であれば、当該メモリセルＭＣは、閾値電圧分布ＥＰのまま維持される。一方、下位ページデータ、上位ページデータがそれぞれ”１”、”０”であれば、当該メモリセルＭＣは、閾値電圧分布ＥＰから閾値電圧分布Ａに変化するよう、書き込み動作の対象とされる。
また、下位ページデータ、上位ページデータがいずれも”０”であれば、当該メモリセルＭＣは、既に下位ページ書き込みにより中間分布ＬＭを与えられているので、更に書き込み動作を行って、中間分布ＬＭから閾値電圧分布Ｂに変化させられる。

一方、下位ページデータ、上位ページデータがそれぞれ”０”、”１”であれば、当該メモリセルＭＣは、既に下位ページ書き込みにより中間分布ＬＭを与えられているので、更に書き込み動作を行って、中間分布ＬＭから閾値電圧分布Ｃに変化させられる。
なお、このような書き込み動作がされた後のメモリセルＭＣ（ｎ）の読み出し動作は、従来と同様に、１つのメモリストリング中の選択メモリセルＭＣの制御ゲートに対し、読み出し電圧ＡＲ（閾値電圧分布ＥＰの上限と閾値電圧分布Ａの下限との間）、ＢＲ（閾値電圧分布Ａの上限と閾値電圧分布Ｂの下限との間）、ＣＲ（閾値電圧分布Ｂの上限と閾値電圧分布Ｃの下限との間）が印加される。一方、非選択メモリセルＭＣの制御ゲートには、閾値電圧分布ＣＲの上限よりも大きい読み出しパス電圧が印加される。
下位ページデータの書き込み、及び上位ページデータの書き込みの両方が終わって閾値電圧分布ＥＰ，Ａ，Ｂ，Ｃが得られた状態においては、下位ページデータの読み出しは、電圧ＢＲを用いた１回の読み出し動作により行い得る。一方、下位ページデータ書き込みのみが終わり未だ上位ページデータの書き込みが完了せずメモリセルＭＣが閾値電圧分布ＬＭかＥＰのいずれかを有する状態においては、下位ページデータ読み出しを行うために、電圧ＡＲ、ＢＲの２つを用いた２回の読み出し動作が必要になる。なお、このような下位ページデータの書き込み動作（中間分布ＬＭの書き込み動作）が実行済みか否かを示すため、ＬＭフラグデータが、例えばメモリセルアレイの一部に格納され得る。データの書き込み動作、読み出し動作においては、適宜このＬＭフラグデータが参照され得る。
この図６に示す書き込み方法では、下位ページデータ書き込みにおいて、中間分布ＬＭの書き込み動作を実行する。中間分布ＬＭは、最終的にはデータを示す分布として残らないため、他の閾値電圧分布ＥＰ、Ａ，Ｂ、Ｃに比べ、中間分布ＬＭの分布幅を広くすることができる。その結果、閾値電圧分布ＥＰ，Ａ，Ｂ，Ｃを直接書き込む場合と比べ、下位ページデータの書き込みに要する時間を短縮することができ、全体として書き込み動作に要する時間を短くすることができる。

[別のデータ書き込み方法]
次に、この不揮発性半導体記憶装置の別のデータ書き込み方法を、図７を参照して説明する。この図７でも、図６と同様に、データ書き込みを行う前に、２ビットのデータを保持可能なメモリセル（２ビット／セル方式）に消去動作を行う例を用いて説明する。消去動作が行われると、メモリセルの閾値電圧分布は、図７に示すような少なくとも一部が負の閾値電圧分布Ｅとなる。ただし、この書き込み方法では、図６のような中間分布ＬＭを与えるための書き込み動作は行わず、直接に最終的な閾値電圧分布ＥＰ，Ａ，Ｂ，Ｃを与えるよう書き込み動作が実行される。
図７における書き込み動作においても、１つのメモリセルＭＣ（ｎ）に対する下位ページ書き込み（２）、上位ページ書き込み（３）の実行前に、ＥＰ分布書き込み（１）が実行される。その後に実行される下位ページ書き込み（２）では、閾値電圧分布ＥＰ（又はＥ）を有するメモリセルＭＣに対し、下位ページデータに応じて閾値電圧分布Ａが与えられる。具体的には、下位ページデータが”１”であれば、当該メモリセルＭＣの閾値電圧分布ＥＰ（又はＥ）はそのまま維持され、”０”であれば、閾値電圧分布Ａを与えるための書き込み動作及び書き込みベリファイ動作が行われる。

上位ページ書き込み（３）は、外部からページバッファ１３のキャッシュメモリＣ０又はＣ１に与えられた上位ページデータと、キャッシュメモリＣ２に転送された下位ページデータとに基づいて行われる。図７の方式の場合、下位ページデータ、上位ページデータが共に”１”であれば、当該メモリセルＭＣは、閾値電圧分布ＥＰ（又はＥ）のまま維持される。一方、下位ページデータ、上位ページデータがそれぞれ”１”、”０”であれば、当該メモリセルＭＣは、閾値電圧分布ＥＰ（又はＥ）から閾値電圧分布Ｃに変化するよう、書き込み動作の対象とされる。

また、下位ページデータ、上位ページデータがいずれも”０”であれば、当該メモリセルＭＣは、既に下位ページ書き込みにより閾値電圧分布Ａを与えられているので、更に書き込み動作を行って、閾値電圧分部Ａから閾値電圧分布Ｂに変化させられる。一方、下位ページデータ、上位ページデータがそれぞれ”０”、”１”であれば、当該メモリセルＭＣは、既に下位ページ書き込みにより閾値電圧分布Ａを与えられているので、そのまま閾値電圧分布Ａを維持される。
以上、２ビット／セルの書き込み方式の２つの例を説明したが、これ以外の方式が採用可能であることは言うまでもない。

このように、本実施の形態では、図６の書き込み方式、図７の書き込み方式、又はこれ以外の書き込み方式のいずれが採られる場合でも、通常のデータ書き込み動作に先立って、消去動作後の閾値電圧分布Ｅから閾値電圧分布ＥＰに変化させるためのＥＰ分布書き込み動作が実行される。このＥＰ分布書き込み動作は、少なくとも通常の書き込み動作の対象とされるメモリセルＭＣ（ｎ）に隣接するメモリセルＭＣ（ｎ＋１）を対象として実行される。その理由を図８を参照して説明する。

通常、ＮＡＮＤ型フラッシュメモリに対する書き込み動作は、ソース線ＣＥＬＳＲＣに近い側のメモリセルＭＣ１から開始され、以下ソース線ＣＥＬＳＲＣから離れる方向に向かって進められる。このとき、図８に示すように、例えばワード線ＷＬ６に沿ったメモリセルＭＣ６に対しては、閾値電圧分布ＥＰ、Ａ，Ｂ，Ｃのいずれかを与えるよう書き込み動作が実行される一方、隣接メモリセルＭＣ５及びＭＣ７には書き込み動作が実行されず、少なくとも一部が負の閾値電圧分布Ｅが維持されると仮定する。

このとき、メモリセルＭＣ６の電荷蓄積膜４４ｂには電子が捕捉されている一方、メモリセルＭＣ５、ＭＣ７にはホールが捕捉されている。１つのメモリストリングＭＳにおいて電荷蓄積膜４４ｂがメモリセルＭＣ間（層間絶縁膜４２の側部）でも分断されず連続している構造を有する不揮発性半導体記憶装置では、データ書き込み動作後長期間が経過すると、ホール及び電子が移動してホールと電子の再結合が起こり、これによりメモリセルに保持されたデータの変動が生じる虞がある。このため、少なくとも何らかのデータが書き込み済みのメモリセルＭＣ（ｎ）に隣接するメモリセルＭＣ（ｎ＋１）において、書き込み動作を実行せず閾値電圧分布Ｅを保持させたまま放置することは望ましくない。

そこで、本実施の形態では、図９に示すように、書き込み対象のメモリセルＭＣ６において閾値電圧分布ＥＰ、Ａ，Ｂ，Ｃ又は中間分布ＬＭを与える書き込み動作を実行した場合には、これに隣接するメモリセルＭＣ５、ＭＣｎ７においても、これらメモリセルに書き込むべきデータの如何に拘わらず（”１１”であっても）、閾値電圧分布Ｅのままで放置せず、閾値電圧分布ＥをＥＰに変化させるＥＰ分布書き込み動作を実行する。この動作を行うことにより、メモリセルＭＣ（ｎ−１）、ＭＣ（ｎ＋１）の電荷蓄積膜４４ｂには、ホール（ｈ）に変わり少量の電子（ｅ）が保持される。その結果、メモリセルＭＣ５〜ＭＣ７の電荷蓄積膜には電子（ｅ）が捕捉される。これにより、ホールと電子の再結合によるデータの変動が生じる虞を抑制することができる。

ところで、メモリセルＭＣ（ｎ）へ書き込み動作を実行する場合、所望の閾値電圧分布が得られたかどうかを検証するための書き込みベリファイ動作が実行される。すなわち、メモリセルＭＣ（ｎ）への書き込み動作は、一般的には例えば次のような手順で行われる。
（１）メモリセルＭＣ（ｎ）の制御ゲートに対し所定のプログラム電圧Ｖｐｇｍ（例えば２０Ｖ程度）をパルス電圧として印加する一方、そのチャネルにはビット線ＢＬ及びドレイン側選択トランジスタＳＤＴｒを通じて０Ｖを与える（書き込みパルス印加動作）。これにより、メモリセルＭＣ（ｎ）の電荷蓄積膜に電子を蓄積させ、メモリセルＭＣ（ｎ）の閾値電圧を上昇させる。
（２）メモリセルＭＣ（ｎ）の制御ゲートに対し、読み出し電圧ＡＲ、ＢＲ、ＣＲよりも大きいベリファイ電圧ＡＶ、ＢＶ、ＣＶ（図６参照）を与える一方、メモリストリングＭＳ中のメモリセルＭＣには読み出しパス電圧Ｖｒｅａｄを与え、メモリストリングＭＳに電流が流れるか否かを検証する（書き込みベリファイ動作）。電流が流れればメモリセルＭＣ（ｎ）の閾値電圧が所望の閾値電圧分布となったことを示す。電流が流れなければ、（１）の書き込みパルス印加動作を再度実行する。
このように、従来の不揮発性半導体記憶装置においては、書き込み対象のメモリセルＭＣ（ｎ）に対して所望の閾値電圧分布を与えられたか否かを書き込みベリファイ動作により検証し、肯定的な結果が得られた場合に、メモリセルＭＣ（ｎ）に対して所望の書き込み動作が完了したとの判断がなされる。

これに対し、本実施の形態では、書き込み対象のメモリセルＭＣ（ｎ）に対する書き込みベリファイ動作（第１の書き込みベリファイ動作）だけでなく、これに隣接するメモリセルＭＣ（ｎ＋１）、ＭＣ（ｎ−１）に閾値電圧分布ＥＰ以上が与えられているか否かを検証する書き込みベリファイ動作（第２の書き込みベリファイ動作）をも実行する。そして、第１書き込みベリファイ動作、及び第２の書き込みベリファイ動作の両方において肯定的な判定がなされた場合に、はじめてメモリセルＭＣ（ｎ）に対する書き込み動作が完了したとの判定がなされる。図８に示すように、メモリセルＭＣ（ｎ）において書き込みデータに対応する閾値電圧分布ＥＰ、Ａ，Ｂ，Ｃを与える書き込み動作が完了したとしても、隣接するメモリセルＭＣ（ｎ−１）、ＭＣ（ｎ＋１）において消去動作後の閾値電圧分布Ｅ（少なくとも一部が負である分布）が残存していたのでは、長期間経過後にデータ変動が生じる虞があるからである。

次に、本実施の形態の書き込み動作の詳細を、図１０のタイミングチャートを参照して説明する。図１０では、ワード線ＷＬ（ｎ）に沿って形成されるメモリセルＭＣ（ｎ）が書き込み対象であり、これに隣接するメモリセルＭＣ（ｎ−１）、ＭＣ（ｎ＋１）に対しＥＰ分布書き込み動作及びその書き込みベリファイ動作（ＥＰ分布書き込みベリファイ動作）を実行する例を示している。ここで、書き込み動作は、ワード線ＷＬ０、ＷＬ１、ＷＬ２・・・の順のように、ワード線ＷＬの昇順に書き込みが実行される。図１０では、入出力回路１６に対する入出力信号（Ｉ／Ｏ）、データ等の入出力が可能か否かを示すレディ／ビジー信号（Ｒ／Ｂ）が示されている。
また、ステータスレジスタ１８は、３つのデータレジスタＳＲ０、ＳＲ１、ＳＲ２を有している。これら３つのデータレジスタＳＲ０、ＳＲ１、ＳＲ２は、ワード線ＷＬ（ｎ）に沿ったメモリセルＭＣ（ｎ）における書き込みベリファイ動作の結果を一時保持すると共に、これに隣接するメモリセルＭＣ（ｎ−１）、ＭＣ（ｎ＋１）におけるＥＰ分布書き込みベリファイ動作の結果を一時保持するために設けられている。

ワード線ＷＬ（ｎ）に沿ったメモリセルＭＣ（ｎ）に書き込みを行う場合、まず、時刻ｔ１において、メモリセルＭＣ（ｎ）に与えるべきアドレスデータ、書き込みデータ、及び書き込み動作のコマンドが入出力回路１６に入力され、更にはデータ回路・ページバッファ１３に入力される。
その後、時刻ｔ２（Ｒ／Ｂがレディーとなる時刻）では、ワード線ＷＬ（ｎ）に隣接するワード線ＷＬ（ｎ−１）に沿って形成されるメモリセルＭＣ（ｎ−１）に対して、ＥＰ分布書き込みベリファイ動作が実行される。メモリセルＭＣ（ｎ−１）が閾値電圧分布ＥＰでなくこれよりも低い閾値電圧分布（閾値電圧分布Ｅなど）を有していると判定されるならば、ワード線ＷＬ（ｎ−１）を対象として、ＥＰ分布書き込み動作が実行される。
一方、ＥＰ分布書き込みベリファイ動作により、メモリセルＭＣ（ｎ−１）が既に閾値電圧分布ＥＰを有していると判定される場合には、メモリセルＭＣ（ｎ−１）におけるＥＰ分布書き込み動作の完了を示すステータス信号Ｓ［ＷＬ（ｎ−１）（ＥＰ）］を、データバッファＳＲ０に格納する。
その後、ワード線ＷＬ（ｎ）に沿ったメモリセルＭＣ（ｎ）に対する書き込み動作を、例えば時刻ｔ３において開始して、時刻ｔ１でページバッファ１３に取り込んだ書き込みデータをメモ入りセルＭＣ（ｎ）に書き込む。

一方、ＥＰ分布書き込みベリファイ動作により、メモリセルＭＣ（ｎ−１）が既に閾値電圧分布ＥＰを有していると判定される場合には、メモリセルＭＣ（ｎ−１）におけるＥＰ分布書き込み動作の完了を示すステータス信号Ｓ［ＷＬ（ｎ−１）（ＥＰ）］を、データレジスタＳＲ０に格納する。そして、ワード線ＷＬ（ｎ）に沿ったメモリセルＭＣ（ｎ）に対する書き込み動作を、例えば時刻ｔ３において開始して、時刻ｔ１でページバッファ１３に取り込んだ書き込みデータをメモリセルＭＣ（ｎ）に書き込む。

ワード線ＷＬ（ｎ）に沿ったメモリセルＭＣ（ｎ）に対する書き込み動作が完了したことが、ワード線ＷＬ（ｎ）に対する書き込みベリファイ動作により判定されると、その旨を示すステータス信号Ｓ［ＷＬ（ｎ）］が、データレジスタＳＲ１に格納される。
その後、時刻ｔ４において、ワード線ＷＬ（ｎ＋１）に沿ったメモリセルＭＣ（ｎ＋１）に対し、ＥＰ分布書き込みベリファイ動作（ＥＰｖｅｒｉｆｙ）が開始される。もし、メモリセルＭＣ（ｎ＋１）に閾値電圧分布ＥＰが未だ与えられていないと判定された場合には、メモリセルＭＣ（ｎ＋１）に対しＥＰ分布書き込み動作が実行される。その後のＥＰ分布書き込みベリファイ動作により、閾値電圧分布ＥＰがメモリセルＭＣ（ｎ＋１）に与えられたと判定される場合には、その旨を示すステータス信号Ｓ[ＷＬ（ｎ＋１）（ＥＰ）］がデータレジスタＳＲ２に与えられる。

その後、時刻ｔ５において、ステータスレジスタ２０に保持されたステータス信号の読み出しがなされる。すなわち、ステータスレジスタ２０内の３つのデータレジスタＳＲ０〜ＳＲ２に保持された３つのステータス信号Ｓ［ＷＬ（ｎ−１）（ＥＰ）］、Ｓ［ＷＬ（ｎ）］、Ｓ[ＷＬ（ｎ＋１）（ＥＰ）］は、図示しないコントローラに向けて出力（通知）される。いずれも”１”であれば、ワード線ＷＬ（ｎ）に沿ったメモリセルＭＣ（ｎ）への書き込み動作が完了したとの判定が、図示しないコントローラによってなされる。判定の結果は、ＰＡＳＳフラグとして例えば当該コントローラに格納される。

このように、本実施の形態によれば、１つのワード線ＷＬ（ｎ）に沿ったメモリセルＭＣ（ｎ）の書き込み動作が完了したと判断されるためには、当該メモリセルＭＣ（ｎ）の書き込みベリファイ動作が完了することに加え、隣接ワード線ＷＬ（ｎ−１）、ＷＬ（ｎ＋１）に沿ったメモリセルＭＣ（ｎ−１）、ＭＣ（ｎ＋１）に対するＥＰ分布書き込み動作の完了という条件が必要とされる。これにより、図８に示したようなデータ変動の問題を回避することが可能になり、メモリセルに保持されたデータの信頼性を向上させることができる。
なお、図１０では、ワード線ＷＬ（ｎ）に沿ったメモリセルＭＣ（ｎ）への書き込み動作を実行した後、隣接ワード線ＷＬ（ｎ）に沿ったメモリセルＭＣ（ｎ＋１）へのＥＰ分布書き込み動作及びＥＰ分布書き込みベリファイ動作を実行しているが、この順序を逆にしても、同様の効果を奏することが可能である。

[第２の実施の形態]
次に、図１１を参照して、第２の実施の形態に係る不揮発性半導体記憶装置を説明する。全体構成は図１〜図５に示すのと同様である。ただし、この実施の形態では、図１１に示すように、書き込み動作の手順が、第１の実施の形態とは異なっている。なお、図１０と同様の事項については、説明を省略する。

この第２の実施の形態では、３つのワード線ＷＬ（ｎ）、ＷＬ（ｎ＋１）、ＷＬ（ｎ＋２）に沿って形成されるメモリセルＭＣ（ｎ）、ＭＣ（ｎ＋１）、ＭＣ（ｎ＋１）を書き込み対象として、連続的に書き込み動作が行われる。このため、連続して書き込みの対象とされるワード線ＷＬ（ｎ）〜ＷＬ（ｎ＋２）のうち、最初に書き込みの対象とされるワード線ＷＬ（ｎ）に隣接するワード線ＷＬ（ｎ−１）に沿ったメモリセルＭＣ（ｎ−１）に対し、ＥＰ分布書き込みベリファイ動作（更に、必要ならＥＰ分布書き込み動作）が実行される。ワード線ＷＬ（ｎ−１）に沿ったメモリセルＭＣ（ｎ−１）に閾値電圧分布ＥＰが書き込まれることにより、メモリセルＭＣ（ｎ）〜ＭＣ（ｎ＋２）におけるデータ変動が防止される。

更に、最後に書き込みの対象とされるワード線ＷＬ（ｎ＋２）に隣接するワード線ＷＬ（ｎ＋３）に沿ったメモリセルＭＣ（ｎ＋３）に対しても、ＥＰ分布書き込み動作及びＥＰ分布書き込みベリファイ動作が実行される。そして、連続書き込みされるワード線ＷＬ（ｎ）〜ＷＬ（ｎ＋２）の書き込み動作が完了したか否かは、隣接ワード線ＷＬ（ｎ−１）、ＷＬ（ｎ＋３）におけるＥＰ分布書き込み動作が完了したか否かにより判断される。以下、図１１を参照して、本実施の形態における書き込み動作を詳細に説明する。

ワード線ＷＬ（ｎ）〜ＷＬ（ｎ＋２）に沿ったメモリセルＭＣ（ｎ）〜ＭＣ（ｎ＋２）に連続して書き込み動作を行う場合、まず、時刻ｔ１において、メモリセルＭＣ（ｎ）（ワード線ＷＬ（ｎ））のアドレスデータ、書き込みデータ、及び書き込み動作のコマンドが入出力回路１６に入力される（ＷＬ（ｎ） Ｄａｔａ ＩＮ）。
その後、時刻ｔ２において、第１実施形態と同様に、ワード線ＷＬｎに隣接するワード線ＷＬ（ｎ−１）に沿って形成されるメモリセルＭＣ（ｎ−１）に対して、ＥＰ分布書き込みベリファイ動作が実行される。
メモリセルＭＣ（ｎ−１）が閾値電圧分布ＥＰよりも低い閾値電圧分布（閾値電圧分布Ｅなど）を有していると判定されるならば、ワード線ＷＬ（ｎ−１）を対象として、ＥＰ分布書き込み動作が実行される。

一方、メモリセルＭＣ（ｎ−１）が既に閾値電圧分布ＥＰを有していると判定される場合には、メモリセルＭＣ（ｎ−１）におけるＥＰ分布書き込み動作の完了を示すステータス信号Ｓ［ＷＬ（ｎ−１）（ＥＰ）］を、データレジスタＳＲ０に格納する。

その後時刻ｔ３で、ステータスレジスタ２０の読み出しが実行され、前述のステータス信号Ｓ［ＷＬ（ｎ−１）（ＥＰ）］が、図示しない外部のコントローラに向けて出力される。外部のコントローラは、このステータス信号Ｓ［ＷＬ（ｎ−１）（ＥＰ）］を所定箇所に格納する。
これと同時に、時刻ｔ３では、ワード線ＷＬ（ｎ）に沿って形成されるメモリセルＭＣ（ｎ）に対する書き込み動作（ｐｒｏｇｒａｍ）、更には書き込みベリファイ動作が開始される。

その後、ワード線ＷＬ（ｎ）に対する書き込み動作と並行して、時刻ｔ４において、次のワード線ＷＬ（ｎ＋１）に沿って形成されるメモリセルＭＣ（ｎ＋１）のアドレス、書き込みデータ、書き込み動作のコマンドが、入出力回路１６に入力される（ＷＬ（ｎ＋１） Ｄａｔａ ＩＮ）。時刻ｔ５でこの書き込みデータの入力が終わると、レディ／ビジー信号Ｒ／Ｂは”Ｌ”となる。

ワード線ＷＬ（ｎ）に沿ったメモリセルＭＣ（ｎ）に対する書き込み動作が完了したことが、例えば時刻ｔ６において書き込みベリファイ動作により判定されると、その旨を示すステータス信号Ｓ［ＷＬ（ｎ）］が、データレジスタＳＲ０に格納される。これにより、メモリセルＭＣ（ｎ）に対する書き込み動作は、時刻ｔ６で終了する。その後、時刻ｔ４で取り込まれた書き込みデータに従い、ワード線ＷＬ（ｎ＋１）に沿ったメモリセルＭＣ（ｎ＋１）に対する書き込み動作（書き込みパルス印加動作、及び書き込みベリファイ動作）が開始される。

その後、時刻ｔ７においてレディ／ビジー信号Ｒ／Ｂが”Ｈ”に戻ると、ステータスレジスタ２０の読み出しコマンド（Ｓｔａｔｕｓ Ｒｅａｄ ｆｏｒＷＬ（ｎ））が発せられ、ステータスレジスタ２０から前述のステータス信号Ｓ［ＷＬ（ｎ）］が読み出され、外部のコントローラに供給される。

これに続いて、入出力回路１６には、ワード線ＷＬ（ｎ＋２）に沿ったメモリセルＭＣ（ｎ＋２）のアドレス、書き込みデータ、書き込み動作のコマンドが入力される（ＷＬ（ｎ＋２） Ｄａｔａ ＩＮ）。ここで、メモリセルＭＣ（ｎ＋２）に対する書き込み動作のコマンドは、ＭＣ（ｎ）、ＭＣ（ｎ＋１）に対する書き込み動作のコマンドと異なり、ＭＣ（ｎ＋３）に連続してデータを書き込まないことを示すデータも含まれる。
その後、レディ／ビジー信号Ｒ／Ｂは”Ｌ”に戻るが、ワード線ＷＬ（ｎ＋１）に対する書き込み動作は、書き込みベリファイ動作により書き込みの完了が検知されるまで繰り返される。例えば時刻ｔ９において、書き込みベリファイ動作によりワード線ＷＬ（ｎ＋１）に沿ったメモリセルＭＣ（ｎ＋１）の書き込み動作の完了が検知されると、引き続きワード線ＷＬ（ｎ＋２）に沿ったメモリセルＭＣ（ｎ＋２）の書き込み動作が、時刻ｔ９以降において開始される。例えば時刻ｔ１０において、書き込みベリファイ動作によりワード線ＷＬ（ｎ＋２）に沿ったメモリセルＭＣ（ｎ＋２）の書き込み動作の完了が検知されると、連続書き込みの対象である全ての書き込み動作が終了となる。

しかし、この後、メモリセルＭＣ（ｎ＋２）のデータ変動を防止すべく、時刻ｔ１０以降において、ワード線ＷＬ（ｎ＋３）に沿ったメモリセルＭＣ（ｎ＋３）に対するＥＰ分布書き込み動作及びＥＰ分布書き込みベリファイ動作が開始される。このＥＰ分布書き込みベリファイ動作により、メモリセルＭＣ（ｎ＋３）に対する閾値電圧分布ＥＰへの書き込みが終了すると、ステータスレジスタＳＲ２には、その旨を示すステータス信号Ｓ［ＷＬ（ｎ＋３）（ＥＰ）］＝”１”が格納される。ステータスレジスタ２０内の３つのデータレジスタＳＲ０〜ＳＲ２に保持された３つのステータス信号Ｓ［ＷＬ（ｎ＋１）（ＥＰ）］、Ｓ［ＷＬ（ｎ＋２）］、Ｓ[ＷＬ（ｎ＋３）（ＥＰ）］は、図示しないコントローラに向けて出力される。いずれのステータス信号も”１”であれば、ワード線ＷＬ（ｎ）に沿ったメモリセルＭＣ（ｎ）への書き込み動作が完了したとの判定が、図示しないコントローラによってなされる。判定の結果は、ＰＡＳＳフラグとして例えば当該コントローラに格納される。

このように、本実施の形態によれば、連続するメモリセルＭＣ（ｎ）〜ＭＣ（ｎ＋２）の書き込み動作が完了したと判断されるためには、当該メモリセルＭＣ（ｎ）〜ＭＣ（ｎ＋２）の書き込みベリファイ動作が完了することに加え、隣接ワード線ＷＬ（ｎ−１）、ＷＬ（ｎ＋３）に沿ったメモリセルＭＣ（ｎ−１）、ＭＣ（ｎ＋３）に対するＥＰ分布書き込み動作の完了という条件が必要とされる。これにより、図８に示したようなデータ変動の問題を回避することが可能になり、メモリセルに保持されたデータの信頼性を向上させることができる。また、この実施の形態のように、メモリセルＭＣ（ｎ）〜ＭＣ（ｎ＋２）に連続書き込みを行うため、メモリセルＭＣ（ｎ＋１）、ＭＣ（ｎ＋２）の書き込みにおいては、１つ前のメモリセルに対するＥＰ分布書き込み動作を省略することができる。従って、その分書き込み動作に要する時間を短縮することができる。

[第３の実施の形態]
次に、図１２を参照して、第３の実施の形態に係る不揮発性半導体記憶装置を説明する。全体構成は図１〜図５に示すのと同様である。ただし、この実施の形態でも、第２の実施の形態と同様に、３つのワード線ＷＬ（ｎ）、ＷＬ（ｎ＋１）、ＷＬ（ｎ＋２）に沿って形成されるメモリセルＭＣ（ｎ）、ＭＣ（ｎ＋１）、ＭＣ（ｎ＋１）を書き込み対象として、連続的に書き込みを行う書き込み方式を採用している。そして、隣接ワード線ＷＬ（ｎ−１）、ＷＬ（ｎ＋３）に沿ったメモリセルＭＣ（ｎ−１）、ＭＣ（ｎ＋３）に対し、ＥＰ分布書き込み動作及びＥＰ分布書き込みベリファイ動作が実行される点も、第２の実施の形態と同様である。更に、連続書き込みされるワード線ＷＬ（ｎ）〜ＷＬ（ｎ＋２）の書き込み動作が完了したか否かは、隣接ワード線ＷＬ（ｎ−１）、ＷＬ（ｎ＋３）におけるＥＰ分布書き込み動作が完了したか否かにより判断される点も、第２の実施の形態と同様である。

以下、図１２を参照して、本実施の形態における書き込み動作を説明する。第２の実施の形態との相違点は、各ワード線ＷＬ（ｎ）において書き込み動作（ｐｒｏｇｒａｍ）を開始する前に、１つ手前のワード線ＷＬ（ｎ−１）においてＥＰ分布書き込みベリファイ動作も行い、その後当該ワード線ＷＬ（ｎ）において書き込み動作を完了した後、１つ後のワード線ＷＬ（ｎ＋１）においても逐一ＥＰ分布書き込み動作及びＥＰ分布書き込みベリファイ動作を実行する点である。

すなわち、時刻ｔ３においてワード線ＷＬ（ｎ）に沿ったメモリセルＭＣ（ｎ）への書き込み動作が開始する前に、ワード線ＷＬ（ｎ−１）に沿ったメモリセルＭＣ（ｎ−１）に対し、時刻ｔ２においてＥＰ分布書き込み動作及びＥＰ分布書き込みベリファイ動作が実行される。メモリセルＭＣ（ｎ）への書き込み動作が時刻ｔ６で終了すると、１つ後のワード線ＷＬ（ｎ＋１）に沿ったメモリセルＭＣ（ｎ＋１）に対し、ＥＰ分布書き込み動作及びＥＰ分布書き込みベリファイ動作（ＥＰ Ｖｅｒｉｆｙ／ｐｒｏ）が実行される。

また、ワード線ＷＬ（ｎ＋１）に沿ったメモリセルＭＣ（ｎ＋１）への書き込み動作が開始する前に、ワード線ＷＬ（ｎ）に沿ったメモリセルＭＣ（ｎ）に対し、時刻ｔ７においてＥＰ分布書き込みベリファイ動作及びＥＰ分布書き込み動作が実行される。そして、メモリセルＭＣ（ｎ＋１）への書き込み動作が時刻ｔ９で終了すると、１つ後のワード線ＷＬ（ｎ＋２）に沿ったメモリセルＭＣ（ｎ＋２）に対し、ＥＰ分布書き込み動作及びＥＰ分布書き込みベリファイ動作（ＥＰ Ｖｅｒｉｆｙ／ｐｒｏ）が実行される。ワード線ＷＬ（ｎ＋２）でも同様にして動作が行われる。

この実施の形態によれば、各ワード線ＷＬ（ｎ）における書き込み動作が終わる毎に、必ず隣接するワード線ＷＬ（ｎ＋１）に対するＥＰ分布書き込み動作及びＥＰ分布書き込みベリファイ動作が実行される。この実施形態によれば、書き込み条件がワード線毎に均一になるので、メモリセルに保持されるデータの信頼性を一層向上させることができる。

[第４の実施の形態]
次に、図１３を参照して、第４の実施の形態に係る不揮発性半導体記憶装置を説明する。全体構成は図１〜図５に示すのと同様である。この実施の形態は、第１の実施の形態と同様に、３つのワード線ＷＬ（ｎ）、ＷＬ（ｎ＋１）、ＷＬ（ｎ＋２）に沿って形成されるメモリセルＭＣ（ｎ）、ＭＣ（ｎ＋１）、ＭＣ（ｎ＋２）を書き込み対象として、連続的に書き込みを行う書き込み方式を採用している。
この実施の形態では、１つのメモリセルに２ビットのデータを格納する２ビット／セル書き込み方式を採用しているものとして説明をする。そして、２ビットのデータは、１ビットの下位ページデータ、１ビットの上位ページデータに分けて供給され、下位ページデータ書き込み（Ｌｏｗｅｒ）、上位ページ書き込み（Ｕｐｐｅｒ）が順次実行される形式を取っている。このため、本実施の形態では、（１）ワード線ＷＬ（ｎ）に対する下位ページ書き込み、（２）ワード線ＷＬ（ｎ）に対する上位ページデータ書き込み、（３）ワード線ＷＬ（ｎ＋１）に対する下位ページデータ書き込み、（４）ワード線ＷＬ（ｎ＋１）に対する上位ページデータ書き込み、（５）ワード線ＷＬ（ｎ＋１）に対する下位ページデータ書き込みを連続的に実行し、この（１）〜（５）の前後で、隣接するワード線ＷＬ（ｎ−１）及びＷＬ（ｎ＋１）においてＥＰ分布書き込み動作及びＥＰ分布書き込みベリファイ動作を実行している。その他は第１の実施の形態と同様である。この実施形態によれば、ワード線のページ単位毎の書き込み条件が均一になるので、メモリセルに保持されるデータの信頼性を一層向上させることができる。

[第５の実施の形態]
次に、図１４を参照して、第５の実施の形態に係る不揮発性半導体記憶装置を説明する。全体構成は図１〜図５に示すのと同様である。この実施の形態は、第３の実施の形態と同様に、３つのワード線ＷＬｎ、ＷＬ（ｎ＋１）、ＷＬ（ｎ＋２）に沿って形成されるメモリセルＭＣ（ｎ）、ＭＣ（ｎ＋１）、ＭＣ（ｎ＋２）を書き込み対象として、連続的に書き込みを行うと共に、２ビット／セル書き込み方式を採用している。ただし、この実施の形態では、第３の実施の形態と同様に、各ワード線ＷＬ（ｎ）において下位ページデータ書き込み又は上位ページデータの書き込み動作（ｐｒｏｇｒａｍ）を開始する前に、１つ手前のワード線ＷＬ（ｎ−１）においてＥＰ分布書き込みベリファイ動作も行い、その後当該ワード線ＷＬ（ｎ）において下位ページデータ書き込み又は上位ページ書き込み動作を完了した後、１つ後のワード線ＷＬ（ｎ＋１）においても逐一ＥＰ分布書き込み動作及びＥＰ分布書き込みベリファイ動作を行うようにしている。この実施形態によれば、ワード線のページ単位毎の書き込み条件が均一になるので、メモリセルに保持されるデータの信頼性を一層向上させることができる。

[第６の実施の形態]
次に、図１５を参照して、第６の実施の形態に係る不揮発性半導体記憶装置を説明する。全体構成は図１〜図５に示すのと同様である。この実施の形態は、第５の実施の形態と殆ど同様である。異なる点は、第５の実施の形態では、各ワード線ＷＬにおける下位ページデータ書き込み又は上位ページデータ書き込みを実行する前に、逐一独立したＥＰ分布書き込みベリファイ動作及びＥＰ分布書き込み動作を実行しているが（図１４の時刻３３、ｔ７，ｔ１１、ｔ１４、ｔ１８のＥＰｖｅｒｉｆｙ／ｐｒｏ）、本実施の形態では、各ワード線での上位ページ書き込みの実行前におけるＥＰ分布書き込みベリファイ動作（時刻ｔ７、ｔ１４）を省略している点である。メモリセルＭＣＬ（ｎ）の上位ページ書き込みの前に実行されるメモリセルＭＣ（ｎ）の下位ページ書き込みの段階で、隣接メモリセルＷＬ（ｎ−１）のＥＰ分布書き込みベリファイ動作を既に実行済みであるため、改めて検証をする必要はないためである。このように動作を省略することにより、上述の実施の形態と同様の効果を奏することが出来ると共に、書き込み動作に要する時間を短縮し、パフォーマンスを向上させることができる。

[第７の実施の形態]
次に、図１６及び図１７を参照して、第７の実施の形態に係る不揮発性半導体記憶装置を説明する。全体構成は図１〜図５に示すのと同様である。図１６は、第７の実施の形態のステータスレジスタ２０の具体的な構造を示す。図１７は、本実施の形態における書き込み動作の手順を示すタイミングチャートである。

この実施の形態では、ステータスレジスタ２０が図１６に示すように構成され、これにより、各ワード線ＷＬ（ｎ）に沿ったメモリセルＭＣ（ｎ）における書き込み動作が完了したか否かを、外部のコントローラでなく、メモリチップ内部で判定することが可能なようにされている点で、前述の実施の形態と異なっている。

本実施の形態のステータスレジスタ２０の構造を、図１６を参照して説明する。このステータスレジスタ２０は、５つのデータレジスタＳＲ０〜ＳＲ２を有している。データレジスタＳＲ０は、現在書き込みデータを供給され書き込み動作が進行中のメモリセルよりも先に書き込み動作の対象とされるメモリセルに関するステータス信号を保持するためのレジスタである。データレジスタＳＲ１は、現在書き込みデータを供給され書き込み動作が進行中のメモリセルに関するステータス信号を保持するためのレジスタである。データレジスタＳＲ２は、現在書き込みデータを供給され書き込み動作が進行中のメモリセルよりも後に書き込み動作の対象とされるメモリセルに関するステータス信号を保持するためのレジスタである。データレジスタＳＲ３、ＳＲ４は、データレジスタＳＲ０〜ＳＲ２の保持データの論理演算結果を保持するために設けられている。

データレジスタＳＲ０〜ＳＲ２の保持データの論理積演算を行う回路として、ＡＮＤゲートＬＣ１が設けられている。ＡＮＤゲートＬＣ１の出力信号は、選択回路ＳＬ０、ＳＬ１に供給されている。
選択回路ＳＬ０は、ＡＮＤゲートＬＣ１の出力信号、データレジスタＳＲ３の保持データ、又はデータレジスタＳＲ４の保持データのいずれか１つを選択的に出力可能なように構成されている。また、選択回路ＳＬ１は、ＡＮＤゲートＬＣ１の出力信号、又はデータレジスタＳＲ４の保持データのいずれか１つを選択的に出力可能なように構成されている。

本実施の形態の書き込み動作を、図１７を参照して説明する。この実施の形態は、第３の実施の形態と同様に、３つのワード線ＷＬ（ｎ）、ＷＬ（ｎ＋１）、ＷＬ（ｎ＋２）に沿って形成されるメモリセルＭＣ（ｎ）、ＭＣ（ｎ＋１）、ＭＣ（ｎ＋１）を書き込み対象として連続的に書き込みを行うと共に、２ビット／セル書き込み方式を採用している。

具体的に、まず時刻ｔ１で、ワード線ＷＬ（ｎ）に沿ったメモリセルＭＣ（ｎ）のアドレス、書き込むべき下位ページデータ、及びコマンドが、入出力回路１６に供給される（ＷＬ（ｎ）（Ｌ）ＤａｔａＩＮ）。続いて、時刻ｔ２ではレディ／ビジー信号Ｒ／Ｂが一旦”Ｌ”となり、その間にワード線ＷＬ（ｎ−１）に沿ったメモリセルＭＣ（ｎ−１）に対し、ＥＰ分布書き込みベリファイ動作及びＥＰ分布書き込み動作が実行される。ＥＰ分布書き込みベリファイ動作の結果、メモリセルＭＣ（ｎ−１）におけるＥＰ分布書き込み動作が終了していると判定される場合には、ステータスレジスタ２０のデータレジスタＳＲ０に、その旨を示すステータス信号Ｓ［ＷＬ（ｎ−１）（ＥＰ）］＝”１”が格納される。

その後、レディ／ビジー信号Ｒ／Ｂが”Ｈ”に戻ると共に、ワード線ＷＬ（ｎ）に沿ったメモリセルＭＣ（ｎ）に対し、下位ページデータ書き込みが開始される。このメモリセルＭＣ（ｎ）に対する下位ページデータ書き込みの進行と並行して、入出力回路１６には、メモリセルＭＣ（ｎ）のアドレス、書き込むべき上位ページデータ（Ｕ）、及び書き込みコマンドが、時刻ｔ４以降において入力される（ＷＬ（ｎ）（Ｕ）ＤａｔａＩＮ）。

上位ページデータ（Ｕ）の入力が終わると、時刻ｔ５で再びレディ／ビジー信号Ｒ／Ｂは”Ｌ”に戻る。その後、メモリセルＭＣ（ｎ）（ワード線ＷＬ（ｎ））に対する下位ページ書き込み動作が完了したことが、例えば時刻ｔ６で検出されると、その旨を示すステータス信号Ｓ［ＷＬ（ｎ）（Ｌ）］がデータレジスタＳＲ１に格納される。

メモリセルＭＣ（ｎ）に対する下位ページデータ書き込みが時刻ｔ６で終わると、引き続いてワード線ＷＬ（ｎ）に隣接するワード線ＷＬ（ｎ＋１）に沿って形成されたメモリセルＭＣ（ｎ＋１）に対するＥＰ分布書き込み動作及びＥＰ分布書き込みベリファイ動作が実行される。その結果、メモリセルＭＣ（ｎ＋１）に対する閾値電圧分布ＥＰへの書き込みが完了したと判断されると、その旨を示すステータス信号Ｓ［ＷＬ（ｎ＋１）（ＥＰ）］がデータレジスタＳＲ２に格納される。

このようにして、データレジスタＳＲ０〜２に格納されたステータス信号Ｓ［ＷＬ（ｎ−１）（ＥＰ）］、Ｓ［ＷＬ（ｎ）（Ｌ）］、Ｓ［ＷＬ（ｎ＋１）（ＥＰ）］が全て”１”となると、ＡＮＤゲートＬＣ１の出力信号であるステータス信号Ｓ［ＷＬｎ（Ｌ）’］が”１”となって出力される。そして例えば時刻ｔ７から選択回路ＳＬ０の選択信号ＳＥＬ０が”００”となることで、レジスタＳＲ３にステータス信号Ｓ［ＷＬｎ（Ｌ）’］が保持される。その結果、ステータス信号Ｓ［ＷＬ（ｎ）（Ｌ）’］が”１”となり、メモリセルＭＣ（ｎ）（ワード線ＷＬ（ｎ））に対する下位ページデータ書き込みが完了したことが示される。

なお、このステータス信号Ｓ［ＷＬｎ（Ｌ）’］は、時刻ｔ８において、ステータスレジスタ２０の読み出しコマンドが発せられることにより、外部のコントローラ（図示せず）に出力される。

続いて、ワード線ＷＬ（ｎ）に沿ったメモリセルＭＣ（ｎ）への上位ページデータ書き込みのための処理が、時刻ｔ７で開始される。時刻ｔ７では、ワード線ＷＬ（ｎ）に沿ったメモリセルＭＣ（ｎ）に対する書き込み動作を開始する前に、その隣のワード線ＷＬ（ｎ−１）に沿ったメモリセルＭＣ（ｎ−１）へのＥＰ分布書き込みベリファイ動作及びＥＰ分布書き込み動作が実行される。このＥＰ分布書き込みベリファイ動作により、メモリセルＭＣ（ｎ−１）への閾値電圧分布ＥＰへの書き込み動作が完了していると判断される場合には、その旨を示すステータス信号Ｓ［ＷＬ（ｎ−１）（ＥＰ）］＝”１”が、データレジスタＳＲ０に格納される。

メモリセルＭＣ（ｎ−１）に対するＥＰ分布書き込みベリファイ動作が終わると、ワード線ＷＬ（ｎ）に沿ったメモリセルＭＣ（ｎ）に対する上位ページデータ書き込みが開始される。そして、このメモリセルＭＣ（ｎ）に対する上位ページデータ書き込みの進行と並行して、入出力回路１６には、前述のステータス信号Ｓ[ＷＬ（ｎ）（Ｌ）’]をステータスレジスタ２０から読み出すことを指示するコマンドが、時刻ｔ８において入力される。ステータスレジスタ２０は、このコマンドを受けて、ステータス信号Ｓ［ＷＬ（ｎ）（Ｌ）’］を、図示しない外部のコントローラに向けて出力する。

その後、入出力回路１６には、メモリセルＭＣ（ｎ＋１）に書き込むべき下位ページデータ（Ｌ）が入力される。レディ／ビジー信号Ｒ／Ｂは、時刻ｔ９で再び”Ｌ”に戻る。
その後、メモリセルＭＣ（ｎ）（ワード線ＷＬｎ）に対する上位ページ書き込み動作が完了したことが、例えば時刻ｔ１０で検出されると、その旨を示すステータス信号Ｓ［ＷＬ（ｎ）（Ｕ）］がデータレジスタＳＲ１に格納される。

メモリセルＭＣ（ｎ）（ワード線ＷＬ（ｎ））に対する上位ページデータ書き込みが時刻ｔ１０で終わると、引き続いてワード線ＷＬ（ｎ）に隣接するワード線ＷＬ（ｎ＋１）に沿って形成されたメモリセルＭＣ（ｎ＋１）に対するＥＰ分布書き込み動作及びＥＰ分布書き込みベリファイ動作が実行される。その結果、メモリセルＭＣ（ｎ＋１）に対する閾値電圧分布ＥＰへの書き込みが完了したと判断されると、その旨を示すステータス信号Ｓ［ＷＬ（ｎ＋１）（ＥＰ）］がデータレジスタＳＲ２に格納される。
このようにして、データレジスタＳＲ０〜２に格納されたステータス信号Ｓ［ＷＬ（ｎ−１）（ＥＰ）］、Ｓ［ＷＬ（ｎ）（Ｕ）］、Ｓ［ＷＬ（ｎ＋１）（ＥＰ）］が全て”１”となると、ＡＮＤゲートＬＣ１の出力信号であるステータス信号Ｓ［ＷＬｎ（Ｕ）’］が”１”となって出力される。そして例えば時刻ｔ１２から選択回路ＳＬ０の選択信号ＳＥＬ０が”００”となることで、レジスタＳＲ３にステータス信号Ｓ［ＷＬｎ（Ｕ）’］が保持される。その結果、ステータス信号Ｓ［ＷＬ（ｎ）（Ｕ）’］が”１”となり、メモリセルＭＣ（ｎ）（ワード線ＷＬ（ｎ））に対する上位ページデータ書き込みが完了したことが示される。
なお、このステータス信号Ｓ［ＷＬｎ（Ｕ）’］は、時刻ｔ１２において、ステータスレジスタ２０の読み出しコマンドが発せられることにより、外部のコントローラ（図示せず）に出力される。

続いて、ワード線ＷＬ（ｎ＋１）に沿ったメモリセルＭＣ（ｎ＋１）への下位ページデータ書き込みのための処理が、時刻ｔ１１で開始される。時刻ｔ１１では、ワード線ＷＬ（ｎ＋１）に沿ったメモリセルＭＣ（ｎ＋１）に対する下位ページ書き込み動作を開始する前に、その隣のワード線ＷＬ（ｎ）に沿ったメモリセルＭＣ（ｎ）へのＥＰ分布書き込みベリファイ動作及びＥＰ分布書き込み動作が実行される。このＥＰ分布書き込みベリファイ動作により、メモリセルＭＣ（ｎ）への閾値電圧分布ＥＰへの書き込み動作が完了していると判断される場合には、その旨を示すステータス信号Ｓ［ＷＬ（ｎ）（ＥＰ）］＝”１”が、データレジスタＳＲ０に格納される。

メモリセルＭＣ（ｎ）に対するＥＰ分布書き込みベリファイ動作が終わると、ワード線ＷＬ（ｎ＋１）に沿ったメモリセルＭＣ（ｎ＋１）に対する下位ページデータ書き込みが開始される。そして、このメモリセルＭＣ（ｎ＋１）に対する下位ページデータ書き込みの進行と並行して、入出力回路１６には、前述のステータス信号Ｓ[ＷＬ（ｎ）（Ｕ）’]をステータスレジスタ２０から読み出すことを指示するコマンドが、時刻ｔ１２において入力される。ステータスレジスタ２０は、このコマンドを受けて、ステータス信号Ｓ［ＷＬ（ｎ）（Ｕ）’］を、図示しない外部のコントローラに向けて出力する。

その後、入出力回路１６には、メモリセルＭＣ（ｎ＋１）に書き込むべき上位ページデータ（Ｕ）が入力される。その後、レディ／ビジー信号Ｒ／Ｂは、再び”Ｌ”に戻る。
さらにその後、メモリセルＭＣ（ｎ＋１）（ワード線ＷＬ（ｎ＋１））に対する下位ページ書き込み動作が完了したことが、例えば時刻ｔ１３で検出されると、その旨を示すステータス信号Ｓ［ＷＬ（ｎ＋１）（Ｌ）］がデータレジスタＳＲ１に格納される。

メモリセルＭＣ（ｎ＋１）（ワード線ＷＬ（ｎ＋１））に対する上位ページデータ書き込みが時刻ｔ１３で終わると、引き続いてワード線ＷＬ（ｎ＋１）に隣接するワード線ＷＬ（ｎ＋２）に沿って形成されたメモリセルＭＣ（ｎ＋２）に対するＥＰ分布書き込み動作及びＥＰ分布書き込みベリファイ動作が実行される。その結果、メモリセルＭＣ（ｎ＋２）に対する閾値電圧分布ＥＰへの書き込みが完了したと判断されると、その旨を示すステータス信号Ｓ［ＷＬ（ｎ＋２）（ＥＰ）］がデータレジスタＳＲ２に格納される。

このようにして、データレジスタＳＲ０〜２に格納されたステータス信号Ｓ［ＷＬ（ｎ）（ＥＰ）］、Ｓ［ＷＬ（ｎ＋１）（Ｌ）］、Ｓ［ＷＬ（ｎ＋２）（ＥＰ）］が全て”１”となると、上記と同様にステータス信号Ｓ［ＷＬ（ｎ＋１）（Ｌ）’］が”１”となり、メモリセルＭＣ（ｎ＋１）（ワード線ＷＬ（ｎ＋１））に対する下位ページデータ書き込みが完了したことが示される。

ステータス信号Ｓ［ＷＬｎ＋１（Ｌ）’］は、時刻ｔ１５において、ステータスレジスタ２０の読み出しコマンドが発せられることにより、外部のコントローラ（図示せず）に出力される。

続いて、ワード線ＷＬ（ｎ＋１）に沿ったメモリセルＭＣ（ｎ＋１）への上位ページデータ書き込みのための処理が、時刻ｔ１４で開始される。時刻ｔ１４では、ワード線ＷＬ（ｎ＋１）に沿ったメモリセルＭＣ（ｎ＋１）に対する上位ページ書き込み動作を開始する前に、その隣のワード線ＷＬ（ｎ）に沿ったメモリセルＭＣ（ｎ）へのＥＰ分布書き込みベリファイ動作及びＥＰ分布書き込み動作が実行される。このＥＰ分布書き込みベリファイ動作により、メモリセルＭＣ（ｎ）への閾値電圧分布ＥＰへの書き込み動作が完了していると判断される場合には、その旨を示すステータス信号Ｓ［ＷＬ（ｎ）（ＥＰ）］＝”１”が、データレジスタＳＲ０に格納される。

メモリセルＭＣ（ｎ）に対するＥＰ分布書き込みベリファイ動作が終わると、ワード線ＷＬ（ｎ＋１）に沿ったメモリセルＭＣ（ｎ＋１）に対する上位ページデータ書き込みが開始される。そして、このメモリセルＭＣ（ｎ＋１）に対する上位ページデータ書き込みの進行と並行して、入出力回路１６には、前述のステータス信号Ｓ[ＷＬ（ｎ）（Ｕ）’]をステータスレジスタ２０から読み出すことを指示するコマンドが、時刻ｔ１５において入力される。ステータスレジスタ２０は、このコマンドを受けて、ステータス信号Ｓ［ＷＬ（ｎ）（Ｕ）’］を、図示しない外部のコントローラに向けて出力する。

その後、入出力回路１６には、メモリセルＭＣ（ｎ＋２）に書き込むべき下位ページデータ（Ｕ）が入力される。レディ／ビジー信号Ｒ／Ｂは、その後再び”Ｌ”に戻る。
さらに、メモリセルＭＣ（ｎ＋１）（ワード線ＷＬ（ｎ＋１））に対する上位ページ書き込み動作が完了したことが、例えば時刻ｔ１７で検出されると、その旨を示すステータス信号Ｓ［ＷＬ（ｎ＋１）（Ｕ）］がデータレジスタＳＲ１に格納される。

メモリセルＭＣ（ｎ＋１）（ワード線ＷＬ（ｎ＋１））に対する上位ページデータ書き込みが時刻ｔ１７で終わると、引き続いてワード線ＷＬ（ｎ＋１）に隣接するワード線ＷＬ（ｎ＋２）に沿って形成されたメモリセルＭＣ（ｎ＋２）に対するＥＰ分布書き込み動作及びＥＰ分布書き込みベリファイ動作が実行される。その結果、メモリセルＭＣ（ｎ＋２）に対する閾値電圧分布ＥＰへの書き込みが完了したと判断されると、その旨を示すステータス信号Ｓ［ＷＬ（ｎ＋２）（ＥＰ）］がデータレジスタＳＲ２に格納される。

このようにして、データレジスタＳＲ０〜２に格納されたステータス信号Ｓ［ＷＬ（ｎ）（ＥＰ）］、Ｓ［ＷＬ（ｎ＋１）（Ｕ）］、Ｓ［ＷＬ（ｎ＋２）（ＥＰ）］が全て”１”となると、上記と同様にしてステータス信号Ｓ［ＷＬ（ｎ＋１）（Ｕ）’］が”１”となり、メモリセルＭＣ（ｎ＋１）（ワード線ＷＬ（ｎ＋１））に対する上位ページデータ書き込みが完了したことが示される。

ステータス信号Ｓ［ＷＬｎ＋１（Ｕ）’］は、時刻ｔ２０において、ステータスレジスタ２０の読み出しコマンドが発せられることにより、外部のコントローラ（図示せず）に出力される。

続いて、ワード線ＷＬ（ｎ＋２）に沿ったメモリセルＭＣ（ｎ＋２）への下位ページデータ書き込みのための処理が、時刻ｔ１８で開始される。時刻ｔ１８では、ワード線ＷＬ（ｎ＋２）に沿ったメモリセルＭＣ（ｎ＋２）に対する下位ページ書き込み動作を開始する前に、その隣のワード線ＷＬ（ｎ＋１）に沿ったメモリセルＭＣ（ｎ＋１）へのＥＰ分布書き込みベリファイ動作及びＥＰ分布書き込み動作が実行される。このＥＰ分布書き込みベリファイ動作により、メモリセルＭＣ（ｎ＋１）への閾値電圧分布ＥＰへの書き込み動作が完了していると判断される場合には、その旨を示すステータス信号Ｓ［ＷＬ（ｎ＋１）（ＥＰ）］＝”１”が、データレジスタＳＲ０に格納される。

メモリセルＭＣ（ｎ＋１）に対するＥＰ分布書き込みベリファイ動作が終わると、ワード線ＷＬ（ｎ＋２）に沿ったメモリセルＭＣ（ｎ＋２）に対する下位ページデータ書き込みが開始される。

さらに、メモリセルＭＣ（ｎ＋２）（ワード線ＷＬ（ｎ＋２））に対する下位ページ書き込み動作が完了したことが、例えば時刻ｔ１９で検出されると、その旨を示すステータス信号Ｓ［ＷＬ（ｎ＋２）（Ｌ）］がデータレジスタＳＲ１に格納される。
その後、時刻ｔ１９では、ワード線ＷＬ（ｎ＋３）に沿って形成されるメモリセルＭＣ３に対するＥＰ分布書き込み動作及びＥＰ分布書き込みベリファイ動作が実行される。ＥＰ分布書き込みベリファイ動作により、ワード線ＷＬ（ｎ＋３）に沿って形成されるメモリセルＭＣ３に対するＥＰ分布書き込み動作が完了したと判定される場合には、ステータス信号Ｓ［ＷＬ（ｎ＋３）（ＥＰ）］がデータレジスタＳＲ２に格納される。

メモリセルＭＣ（ｎ＋２）（ワード線ＷＬ（ｎ＋２））に対する下位ページデータ書き込みが時刻ｔ１９で終わると、引き続いてワード線ＷＬ（ｎ＋２）に隣接するワード線ＷＬ（ｎ＋３）に沿って形成されたメモリセルＭＣ（ｎ＋３）に対するＥＰ分布書き込み動作及びＥＰ分布書き込みベリファイ動作が実行される。その結果、メモリセルＭＣ（ｎ＋３）に対する閾値電圧分布ＥＰへの書き込みが完了したと判断されると、その旨を示すステータス信号Ｓ［ＷＬ（ｎ＋３）（ＥＰ）］がデータレジスタＳＲ２に格納される。

このようにして、データレジスタＳＲ０〜２に格納されたステータス信号Ｓ［ＷＬ（ｎ＋１）（ＥＰ）］、Ｓ［ＷＬ（ｎ＋２）（Ｌ）］、Ｓ［ＷＬ（ｎ＋３）（ＥＰ）］が全て”１”となると、上記と同様にしてステータス信号Ｓ［ＷＬ（ｎ＋２）（Ｌ）’］が”１”となり、メモリセルＭＣ（ｎ＋２）（ワード線ＷＬ（ｎ＋２））に対する下位ページデータ書き込みが完了したことが示される。

このステータス信号Ｓ［ＷＬ（ｎ＋２）（Ｌ）’］は、図示しないタイミングでステータスレジスタ２０の読み出しコマンドが発せられることにより、外部のコントローラ（図示せず）に出力される。

以上のようにして外部のコントローラ（図示せず）に出力されたステータス信号Ｓ［ＷＬ（ｎ）（Ｌ）’］、Ｓ［ＷＬ（ｎ）（Ｕ）’］、Ｓ［ＷＬ（ｎ＋１）（Ｌ）’］、Ｓ［ＷＬ（ｎ＋１）（Ｕ）’］、Ｓ［ＷＬ（ｎ＋２）（Ｌ）’］が全て”１”であると、ワード線ＷＬ（ｎ）〜ＷＬ（ｎ＋２）に沿ったメモリセルＭＣ（ｎ）〜ＭＣ（ｎ＋２）に対する書き込みが完了したと判定される。

このように、本実施の形態によれば、ワード線ＷＬ（ｎ）に沿って形成されたメモリセルＭＣ（ｎ）に対する書き込み動作が完了したか否かを、外部のコントローラによらず、メモリチップ内部で判定することができる。

以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、上記の実施の形態では、２ビット／セルの書き込み方式を実行する場合の動作例を説明したが、３ビット以上の複数ビットを１つのメモリセルに保持する場合にも、同様の動作例が適用可能であることは明らかである。１ビットのデータを１つのメモリセルに保持する場合にも下記の実施の形態が適用可能である。

ＭＳ…メモリストリング、 ＭＴｒ、ＭＴｒ１〜ＭＴｒ８…メモリセル、 ＳＤＴｒ…ドレイン側選択トランジスタ、 ＳＳＴｒ…ソース側選択トランジスタ、 ＢＴｒ…バックゲートトランジスタ、 ２０…基板、 ３０…バックゲート層、 ４０…メモリセル層、 ５０…選択トランジスタ層、 ６０…配線層。

Claims (5)

1. 複数のメモリセルを含むメモリセルアレイと、
   複数の前記メモリセルに対して印加する電圧を制御する制御回路と
   を備え、
   前記メモリセルは、電荷を蓄積する電荷蓄積膜を備え、蓄積される電荷の量に従い複数通りの閾値電圧分布を保持可能に構成され、
   前記制御回路は、
   前記メモリセルに少なくとも一部が負の閾値電圧分布を与え、これにより前記メモリセルの保持データを消去する一方、前記メモリセルに正の複数通りの閾値電圧分布を与え、これにより前記メモリセルに複数通りのデータを書き込むように構成され、
   前記制御回路は、前記メモリセルに対し書き込み動作において、
   書き込み対象の第１のメモリセルに前記正の複数通りの閾値電圧分布を与える第１の書き込み動作と、
   前記第１のメモリセルにおいて前記正の複数通りの閾値電圧分布が得られたか否かを検証する第１の書き込みベリファイ動作と、
   前記第１のメモリセルに隣接する第２のメモリセルに対し、前記第２のメモリセルに書き込むべきデータのいかんに拘わらず、前記正の複数通りの閾値電圧分布のうち最も低い閾値電圧分布である第１閾値電圧分布を与える第２の書き込み動作と、
   前記第２のメモリセルにおいて前記第１閾値電圧分布又はこれより電圧レベルの大きい閾値電圧分布が得られたか否かを検証する第２の書き込みベリファイ動作と
   を実行し、前記第１の書き込みベリファイ動作及び前記第２の書き込みベリファイ動作の結果を通知するように構成された
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記制御回路は、前記第１の書き込み動作及び前記第１の書き込みベリファイ動作を、互いに隣接する複数の第１のメモリセルに対し連続的に実行すると共に、
   前記第２の書き込み動作、及び前記第２の書き込みベリファイ動作を、前記複数の第１のメモリセルに隣接する第２のメモリセルに対し実行するように構成された請求項１記載の不揮発性半導体記憶装置。
3. 前記メモリセルは、それぞれ複数ビットのデータを格納可能に構成され、
   前記複数ビットのデータは、複数ページのデータとして前記制御回路に供給され、
   前記制御回路は、前記複数ページのうちの１つのページのデータについての前記第１の書き込み動作及び前記第１の書き込みベリファイ動作を書き込み対象の第１のメモリセルに対し実行すると共に、
   前記第２の書き込み動作、及び前記第２の書き込みベリファイ動作を、前記第１のメモリセルに隣接する第２のメモリセルに対し、１つのページのデータについての前記第１の書き込み動作及び前記第１の書き込みベリファイ動作ごとに実行するように構成された請求項２記載の不揮発性半導体記憶装置。
4. 前記制御回路は、
   前記複数の第１のメモリセルのうちの１のメモリセルを選択して前記第１の書き込み動作及び前記第１の書き込みベリファイ動作をする毎に、その前及び／又は後においてそれぞれ前記第２の書き込みベリファイ動作を実行可能に構成された請求項１記載の不揮発性半導体記憶装置。
5. 前記制御回路は、前記第１の書き込みベリファイ動作の判定結果、及び前記第２の書き込みベリファイ動作の判定結果が共に肯定的である場合に前記第１のメモリセルにおける書き込み動作が完了したと判定し、その旨を通知することを特徴とする請求項１記載の不揮発性半導体記憶装置。

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