JP2022135488A - メモリシステム - Google Patents
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Abstract
【課題】メモリシステムの消費電力を低減すること。【解決手段】メモリシステムは、第1層に設けられた第1ワード線及び第2ワード線、第2層に設けられた第3ワード線及び第4ワード線、第3層に設けられた第5ワード線及び第6ワード線、第1メモリセル~第6メモリセルを含むメモリピラー、並びに、制御回路と、を有し、前記制御回路は、前記第3メモリセル及び前記第4メモリセルに対する初期書き込み動作を行い、前記第3メモリセルに対する第1書き込み動作を行い、前記第4メモリセルに対する前記第1書き込み動作を行い、前記第5メモリセルに対する第2書き込み動作を行い、前記第6メモリセルに対する前記第2書き込み動作を行い、前記第1メモリセル及び前記第2メモリセルに対する前記初期書き込み動作を行う。【選択図】図26
Description
本開示の実施形態は半導体記憶装置を備えたメモリシステムに関する。
半導体記憶装置としてのNAND型フラッシュメモリと、当該NAND型フラッシュメモリを制御するコントローラと、を備えるメモリシステムが知られている。
メモリシステムの消費電力を低減すること。
一実施形態に係るメモリシステムは、第1層に設けられた第1ワード線と、前記第1層に設けられ、前記第1ワード線とは独立して制御される第2ワード線と、前記第1層に隣接する第2層に設けられた第3ワード線と、前記第2層に設けられ、前記第3ワード線とは独立して制御される第4ワード線と、前記第2層に隣接する第3層に設けられた第5ワード線と、前記第3層に設けられ、前記第5ワード線とは独立して制御される第6ワード線と、前記第1ワード線と前記第2ワード線とによって挟まれ、前記第3ワード線と前記第4ワード線とによって挟まれ、前記第5ワード線と前記第6ワード線とによって挟まれ、前記第1ワード線に対向する第1メモリセル、前記第2ワード線に対向する第2メモリセル、前記第3ワード線に対向する第3メモリセル、前記第4ワード線に対向する第4メモリセル、前記第5ワード線に対向する第5メモリセル、及び前記第6ワード線に対向する第6メモリセルを含む、複数のメモリピラーと、制御回路と、を有する。前記制御回路は、前記第1メモリセル乃至前記第6メモリセルの各々に対して、消去状態のしきい値電圧を読み出し動作時に供給される最低電圧以上にする初期書き込み動作、前記初期書き込み動作の後の第1書き込み動作、及び前記第1書き込み動作の後の第2書き込み動作を行い、前記第3メモリセル及び前記第4メモリセルに対する前記初期書き込み動作を行い、前記第3メモリセルに対する前記第1書き込み動作を行い、前記第4メモリセルに対する前記第1書き込み動作を行い、前記第5メモリセルに対する前記第2書き込み動作を行い、前記第6メモリセルに対する前記第2書き込み動作を行い、前記第1メモリセル及び前記第2メモリセルに対する前記初期書き込み動作を行う。
以下、本実施形態にかかる不揮発性半導体記憶装置を図面を参照して具体的に説明する。以下の説明において、略同一の機能及び構成を有する要素について、同一符号が付されており、必要な場合にのみ重複して説明する。以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示する。実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定されない。実施形態の技術的思想は、特許請求の範囲に対して、種々の変更を加えたものであってもよい。
以下の説明では、信号X<n:0>(nは自然数)とは、(n+1)ビットの信号であり、各々が1ビットの信号である信号X<0>、X<1>、・・・、及びX<n>の集合を意味する。構成要素Y<n:0>とは、信号X<n:0>の入力又は出力に1対1に対応する構成要素Y<0>、Y<1>、・・・、及びY<n>の集合を意味する。
以下の説明では、信号BZは、信号Zの反転信号であることを示す。あるいは、信号Zが制御信号である場合、信号Zが正論理であり、信号BZが負論理である。すなわち、信号Zの“H”レベルがアサートに対応し、信号Zの“L”レベルがネゲートに対応する。信号BZの“L”レベルがアサートに対応し、信号Zの“H”レベルがネゲートに対応する。
以下の説明において、A/Bという表記はA又はBを意味する。例えば、Xは、A/B、C/D、及びEを有する、という場合、XがA、C、及びEを有する場合とXがB、D、及びEを有する場合とを含む。
<第1実施形態>
図1~図21を用いて、第1実施形態に係るメモリシステムについて説明する。第1実施形態に係るメモリシステムは、例えば、半導体記憶装置としてのNAND型フラッシュメモリと、当該NAND型フラッシュメモリを制御するメモリコントローラと、を含む。
図1~図21を用いて、第1実施形態に係るメモリシステムについて説明する。第1実施形態に係るメモリシステムは、例えば、半導体記憶装置としてのNAND型フラッシュメモリと、当該NAND型フラッシュメモリを制御するメモリコントローラと、を含む。
1-1.メモリシステムの全体構成
第1実施形態に係るメモリシステムの全体構成について、図1及び図2を用いて説明する。メモリシステム1は、例えば、外部の図示しないホスト機器と通信する。メモリシステム1は、ホスト機器から受信したデータを保持し、半導体記憶装置5~8から読み出されたデータをホスト機器に送信する。
第1実施形態に係るメモリシステムの全体構成について、図1及び図2を用いて説明する。メモリシステム1は、例えば、外部の図示しないホスト機器と通信する。メモリシステム1は、ホスト機器から受信したデータを保持し、半導体記憶装置5~8から読み出されたデータをホスト機器に送信する。
図1は、第1実施形態に係るメモリシステムの電源系統を説明するためのブロック図である。図1に示すように、メモリシステム1はメモリコントローラ(memory controller)2、NANDパッケージ(NAND package)3、パワーマネージャ(power manager)4、及び基準抵抗9を備えている。NANDパッケージ3は、例えば、複数の半導体記憶装置(semiconductor storage device)5~8を含む。図1の例では、NANDパッケージ3内に4つのチップが含まれる場合が示されている。以下の説明では、半導体記憶装置5~8はそれぞれ、チップA~Dと読替えてもよい。
パワーマネージャ4は、メモリコントローラ2及びNANDパッケージ3に供給される電圧を管理するためのIC(Integrated circuit)である。パワーマネージャ4は、例えば、メモリコントローラ2及びNANDパッケージ3に電圧VCCQを供給する。電圧VCCQは、メモリコントローラ2とNANDパッケージ3との間の入出力信号に用いられる電圧の基準電圧として用いられる。パワーマネージャ4は、例えば、NANDパッケージ3に電圧VCCを供給する。電圧VCCは、NANDパッケージ3内で用いられるその他の電圧の基準電圧として用いられる。
NANDパッケージ3は、基準抵抗9を介して電圧VSSと接続される。基準抵抗9は、例えば、NANDパッケージ3内の半導体記憶装置5~8の各々の出力インピーダンスを補正するために用いられる。電圧VSSは、接地電圧であり、例えば、メモリシステム1内のグラウンド(0V)として定義される。
図2は、一実施形態に係るメモリシステムの信号系統の構成を説明するためのブロック図である。図2に示すように、メモリコントローラ2は半導体記憶装置5~8を制御する。具体的には、メモリコントローラ2は、半導体記憶装置5~8にデータを書き込み、半導体記憶装置5~8からデータを読出す。メモリコントローラ2は、NANDバスによって半導体記憶装置5~8に接続される。
半導体記憶装置5~8の各々は、複数のメモリセルを備え、データを不揮発に記憶する。半導体記憶装置5~8の各々は、例えば、個別のチップイネーブル信号が供給されることで、又は、個別のチップアドレスが予め割当てられることで、一意に識別可能な半導体チップである。従って、半導体記憶装置5~8の各々は、メモリコントローラ2の指示によって独立に動作可能である。
半導体記憶装置5~8の各々と接続されたNANDバスにおいて、同種の信号が送受信される。NANDバスは、複数の信号線を含み、NANDインタフェースに従った信号の送受信を行う。BCEはチップイネーブル信号であり、負論理で動作する。BRBはレディビジー信号であり、負論理で動作する。CLEはコマンドラッチイネーブル信号であり、正論理で動作する。ALEはアドレスラッチイネーブル信号であり、正論理で動作する。BWEはライトイネーブル信号であり、負論理で動作する。RE及びBREはリードイネーブル信号及びその反転信号である。REは正論理で動作する。BREは負論理で動作する。例えば、RE及び/又はBREは、出力指示信号として機能する。BWPはライトプロテクト信号であり、不論理で動作する。
DQ<7:0>はデータ信号である。データ信号DQ<7:0>は入出力端子(I/Oポート)を介して入出力される。例えば、信号DQS及びBDQSはデータストローブ信号及びその反転信号である。DQS及び/又はBDQSは、ストローブ信号又はタイミング制御信号として機能する。ストローブ信号(DQS/BDQS)は、互いに逆の位相を有する信号対である。ストローブ信号は、データ信号DQ<7:0>の送受信タイミングを規定する信号である。信号BCE0~BCE3は、メモリコントローラ2から半導体記憶装置5~8の各々に独立して送信される。信号BRB0~BRB3は、半導体記憶装置5~8の各々からメモリコントローラ2に独立して送信される。信号CLE、ALE、BWE、RE、BRE、及びBWPは、メモリコントローラ2から半導体記憶装置5~8に共通して送信される。
信号BCE0~BCE3の各々は、半導体記憶装置5~8をイネーブル(有効)にするための信号である。信号CLEは、信号CLEが“H(High)”レベルである間に半導体記憶装置5~8に送信されるデータ信号DQ<7:0>がコマンドであることを半導体記憶装置5~8に通知する。信号ALEは、信号ALEが“H”レベルである間に半導体記憶装置5~8に送信されるデータ信号DQ<7:0>がアドレスであることを半導体記憶装置5~8に通知する。信号BWEは、信号BWEが“L(Low)”レベルである間に半導体記憶装置5~8に送信されるデータ信号DQ<7:0>を半導体記憶装置5~8に書き込むことを指示する。
信号RE及びBREは、半導体記憶装置5~8にデータ信号DQ<7:0>を出力することを指示し、例えば、データ信号DQ<7:0>を出力する際の半導体記憶装置5~8の動作タイミングを制御する。信号BWPは、データ書き込み及び消去の禁止を半導体記憶装置5~8に指示する。信号BRB0~BRB3の各々は、半導体記憶装置5~8がレディ状態(外部からの命令を受け付ける状態)であるか、ビジー状態(外部からの命令を受け付けない状態)であるかを示す。
データ信号DQ<7:0>は、例えば、8ビットの信号である。データ信号DQ<7:0>は、半導体記憶装置5~8とメモリコントローラ2との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。信号DQS及びBDQSは、例えば、信号RE及びBREに基づいて生成され、データ信号DQ<7:0>に係る半導体記憶装置5~8の動作タイミングを制御する。
メモリコントローラ2は、プロセッサ(CPU:Central Processing Unit)61、内蔵メモリ(RAM:Random Access Memory)62、NANDインタフェース回路63、バッファメモリ64、及びホストインタフェース回路65を備えている。
プロセッサ61はメモリコントローラ2全体の動作を制御する。プロセッサ(processor)61は、例えば、外部から受信したデータの書き込み命令に応答して、NANDインタフェースに基づく書き込み命令を半導体記憶装置5~8に対して発行する。この機能は、読み出し、消去、及び校正等の動作に共通する機能である。
内蔵メモリ(built-in memory)62は、例えば、DRAM(Dynamic RAM)等の半導体メモリであり、プロセッサ61の作業領域として使用される。内蔵メモリ62は、半導体記憶装置5~8を管理するためのファームウェア、及び各種の管理テーブル等を保持する。
NANDインタフェース回路(NAND interface)63は、上述のNANDバスを介して半導体記憶装置5~8と接続され、半導体記憶装置5~8との通信を実行する。NANDインタフェース回路63は、プロセッサ61の指示により、コマンド、アドレス、及び書き込みデータを半導体記憶装置5~8に送信する。NANDインタフェース回路63は、半導体記憶装置5~8からステータス、及び読み出しデータを受信する。
バッファメモリ(buffer memory)64は、メモリコントローラ2が半導体記憶装置5~8及び外部から受信したデータ等を一時的に保持する。
ホストインタフェース回路(host interface)65は、外部の図示しないホスト機器と接続され、ホスト機器との通信を実行する。ホストインタフェース回路65は、例えば、ホスト機器から受信した命令及びデータを、それぞれプロセッサ61及びバッファメモリ64に転送する。
1-2.半導体記憶装置の構成
第1実施形態に係る半導体記憶装置の構成例について、図3を用いて説明する。半導体記憶装置5~8は、例えば、同等の構成を有する。このため、以下の説明では、半導体記憶装置5~8のうち、半導体記憶装置5の構成について説明し、半導体記憶装置6~8の構成については、その説明を省略する。
第1実施形態に係る半導体記憶装置の構成例について、図3を用いて説明する。半導体記憶装置5~8は、例えば、同等の構成を有する。このため、以下の説明では、半導体記憶装置5~8のうち、半導体記憶装置5の構成について説明し、半導体記憶装置6~8の構成については、その説明を省略する。
図3に示すように、半導体記憶装置5は、メモリセルアレイ(memory cell array)21、入出力回路(input/output)22、ZQ補正回路(ZQ calibration)23、ロジック制御回路(logic control)24、温度センサ(temp. sensor)25、レジスタ(register)26、シーケンサ(sequencer)27、電圧生成回路(voltage generation)28、ドライバセット(driver set)29、ロウデコーダ(row decoder)30、センスアンプ(sense amplifier)31、入出力用パッド群32、ZQ補正用パッド33、及びロジック制御用パッド群34を備えている。
メモリセルアレイ21は、ワード線及びビット線に関連付けられた複数の不揮発性メモリセル(図示せず)を含む。
入出力回路22は、メモリコントローラ2に対するデータ信号DQ<7:0>の送受信を行う。入出力回路22は、データ信号DQ<7:0>内のコマンド及びアドレスをレジスタ26に転送する。入出力回路22は、センスアンプ31に対する書き込みデータ及び読み出しデータの送受信を行う。
ZQ補正回路23は、ZQ補正用パッド33を介して、基準抵抗9に基づいて半導体記憶装置5の出力インピーダンスを補正する。
ロジック制御回路24は、メモリコントローラ2から信号BCE0、CLE、ALE、BWE、RE、BRE、及びBWPを受信する。ロジック制御回路24は、信号BRB0をメモリコントローラ2に転送して半導体記憶装置5の状態を外部に通知する。
温度センサ25は、半導体記憶装置5内の温度を測定可能な機能を有する。温度センサ25は、測定した温度に関する情報をシーケンサ27に送出する。温度センサ25は、メモリセルアレイ21の温度とみなし得る温度が測定可能な範囲において、半導体記憶装置5内の任意の場所に設けられることができる。
レジスタ26は、コマンド及びアドレスを保持する。レジスタ26は、アドレスをロウデコーダ30及びセンスアンプ31に転送すると共に、コマンドをシーケンサ27に転送する。
シーケンサ27は、コマンドを受け取り、受け取ったコマンドに基づくシーケンスに従って半導体記憶装置5の全体を制御する。シーケンサ27は、温度センサ25から受けた温度に関する情報を、入出力回路22を介してメモリコントローラ2に送出する。
電圧生成回路28は、シーケンサ27からの指示に基づき、データの書き込み、読み出し、及び消去等の動作に必要な電圧を生成する。電圧生成回路28は、生成した電圧をドライバセット29に供給する。
ドライバセット29は、複数のドライバを含み、レジスタ26からのアドレスに基づいて、電圧生成回路28からの電圧をロウデコーダ30及びセンスアンプ31に供給する。ドライバセット29は、例えば、アドレス中のロウアドレスに基づき、ロウデコーダ30に電圧を供給する。
ロウデコーダ30は、レジスタ26からアドレス中のロウアドレスを受取り、当該ロウアドレスに基づく行のメモリセルを選択する。選択された行のメモリセルには、ロウデコーダ30を介してドライバセット29からの電圧が転送される。
センスアンプ31は、データの読み出し時には、メモリセルからビット線に読出された読み出しデータを感知し、感知した読み出しデータを入出力回路22に転送する。センスアンプ31は、データの書き込み時には、ビット線を介して書き込まれる書き込みデータをメモリセルに転送する。センスアンプ31は、レジスタ26からアドレス中のカラムアドレスを受取り、当該カラムアドレスに基づくカラムのデータを出力する。
入出力用パッド群32は、メモリコントローラ2から受信したデータ信号DQ<7:0>、信号DQS、及び信号BDQSを入出力回路22に転送する。入出力用パッド群32は、入出力回路22から送信されたデータ信号DQ<7:0>を半導体記憶装置5の外部に転送する。
ZQ補正用パッド33は、一端が基準抵抗9に接続され、他端がZQ補正回路23に接続される。
ロジック制御用パッド群34は、メモリコントローラ2から受信した信号BCE0、CLE,ALE、BWE、RE、BRE、及びBWPをロジック制御回路24に転送する。ロジック制御用パッド群34は、ロジック制御回路24から送信されたBRB0を半導体記憶装置5の外部に転送する。
1-3.メモリセルアレイ21の構成
メモリセルアレイ21の回路構成について、図4を用いて説明する。図4は、ブロックBLKの等価回路図である。図示するように、ブロックBLKは複数のメモリグループMG(MG0、MG1、MG2、・・・)を含む。各々のメモリグループMGは、複数のNANDストリング50を含む。以下の説明において、偶数番目のメモリグループMGe(MG0、MG2、MG4、・・・)のNANDストリングをNANDストリング50eと呼び、奇数番目のメモリグループMGo(MG1、MG3、MG5、・・・)のNANDストリングをNANDストリング50oと呼ぶ。
メモリセルアレイ21の回路構成について、図4を用いて説明する。図4は、ブロックBLKの等価回路図である。図示するように、ブロックBLKは複数のメモリグループMG(MG0、MG1、MG2、・・・)を含む。各々のメモリグループMGは、複数のNANDストリング50を含む。以下の説明において、偶数番目のメモリグループMGe(MG0、MG2、MG4、・・・)のNANDストリングをNANDストリング50eと呼び、奇数番目のメモリグループMGo(MG1、MG3、MG5、・・・)のNANDストリングをNANDストリング50oと呼ぶ。
NANDストリング50の各々は、例えば8個のメモリセルトランジスタMT(MT0~MT7)及び選択トランジスタST1、ST2を含む。メモリセルトランジスタMTは、制御ゲートと電荷蓄積層とを備える。メモリセルトランジスタMTは閾値電圧を持っており、制御ゲートに閾値電圧以上の電圧が印加されるとオン状態になる。メモリセルトランジスタMTに対する書き込み動作がなされると、すなわち、メモリセルトランジスタMTの電荷蓄積層に電子が注入されると、メモリセルトランジスタMTの閾値電圧は変化する。電荷蓄積層に電子が注入されている状態におけるメモリセルトランジスタMTの閾値電圧は、電荷蓄積層に電子が注入されていない状態におけるメモリセルトランジスタMTの閾値電圧よりも高い。メモリセルトランジスタMTは、電荷蓄積層に電子を注入されることによる閾値電圧の変化を介して、データを不揮発に保持する。8個のメモリセルトランジスタMTは、選択トランジスタST1のソースと選択トランジスタST2のドレインとの間に直列接続されている。
メモリグループMGの各々における選択トランジスタST1のゲートは、それぞれセレクトゲート線SGD(SGD0、SGD1、・・・)に接続される。各セレクトゲート線SGDは、ロウデコーダ30によって独立に制御される。偶数番目のメモリグループMGe(MG0、MG2、・・・)の各々における選択トランジスタST2のゲートは、セレクトゲート線SGSeに共通接続される。奇数番目のメモリグループMGo(MG1、MG3、・・・)の各々における選択トランジスタST2のゲートは、セレクトゲート線SGSoに共通接続される。セレクトゲート線SGSe及びSGSoは、共通に接続されてもよく、独立に制御可能であってもよい。
同一のブロックBLK内のメモリグループMGeに含まれるメモリセルトランジスタMT(MT0~MT7)の制御ゲートは、それぞれワード線WLe(WLe0~WLe7)に共通接続される。他方で、メモリグループMGoに含まれるメモリセルトランジスタMT(MT0~MT7)の制御ゲートは、それぞれワード線WLo(WLo0~WLo7)に共通接続される。ワード線WLe及びWLoは、ロウデコーダ30によって独立に制御される。
ブロックBLKは、例えばデータの消去単位である。すなわち、同一ブロックBLK内に含まれるメモリセルトランジスタMTが保持するデータは、一括して消去される。消去された状態のメモリセルトランジスタMTの閾値電圧は、書き込まれた状態のメモリセルトランジスタMTの閾値電圧と比べて低い。
メモリセルアレイ21内において、同一列に設けられたNANDストリング50の選択トランジスタST1のドレインは、ビット線BL(BL0~BL(L-1)、但し(L-1)は2以上の自然数)に共通接続される。すなわち、ビット線BLは、複数のメモリグループMG間でNANDストリング50に共通接続される。メモリセルアレイ21内において、複数の選択トランジスタST2のソースは、ソース線SLに共通接続される。
つまり、メモリグループMGは、異なるビット線BLに接続され、かつ同一のセレクトゲート線SGDに接続された複数のNANDストリング50を含む。ブロックBLKは、ワード線WLを共通にする複数のメモリグループMGを含む。メモリセルアレイ21は、ビット線BLを共通にする複数のブロックBLKを含む。メモリセルアレイ21内において、上記セレクトゲート線SGS、ワード線WL、及びセレクトゲート線SGDが半導体基板の上方に積層されることで、メモリセルトランジスタMTが三次元に積層されている。
<メモリセルアレイの平面レイアウトについて>
図5を用いて、メモリセルアレイ21の平面構成について説明する。図5は、あるブロックBLKの、半導体基板面(XY平面)内における、セレクトゲート線SGDの平面レイアウトを示す。本実施形態では、1つのブロックBLK内に4つのセレクトゲート線SGDが含まれる場合について説明する。
図5を用いて、メモリセルアレイ21の平面構成について説明する。図5は、あるブロックBLKの、半導体基板面(XY平面)内における、セレクトゲート線SGDの平面レイアウトを示す。本実施形態では、1つのブロックBLK内に4つのセレクトゲート線SGDが含まれる場合について説明する。
図5に示すように、X方向に長手を有する配線層10-0a、10-0b、10-0cは、Y方向に長手を有する第1接続部(1st connect)10-0dによって接続されている。2本の配線層10-0a、10-0cはY方向の両端に設けられている。配線層10-0a、10-0bは、他の1の配線層(配線層10-1a)を挟んでY方向に隣接している。第1接続部10-0dはX方向の一端に設けられている。3本の配線層10-0a、10-0b、10-0cがセレクトゲート線SGD0として機能する。
X方向に長手を有する配線層10-1a、10-1bは、Y方向に長手を有する第2接続部(2nd connect)10-1dによって接続されている。配線層10-1aは、配線層10-0a、10-0bの間に設けられている。配線層10-1bは、配線層10-0bと他の1の配線層(配線層10-2a)との間に設けられている。第2接続部10-1dは、X方向において第1接続部10-0dの反対側である他端に設けられている。2本の配線層10-1a、10-1bがセレクトゲート線SGD1として機能する。
X方向に長手を有する配線層10-2a、10-2bは、Y方向に長手を有する第1接続部10-2dによって接続されている。同様に、X方向に長手を有する配線層10-3a、10-3bは、Y方向に長手を有する第2接続部10-3dによって接続されている。配線層10-2aは、配線層10-1bと配線層10-3aとの間に設けられている。配線層10-3aは、配線層10-2aと配線層10-2bとの間に設けられている。配線層10-2bは、配線層10-3aと配線層10-3bとの間に設けられている。配線層10-3bは、配線層10-2bと配線層10-0cとの間に設けられている。第1接続部10-2dは、X方向において第1接続部10-0dと同じ側である一端に設けられている。第2接続部10-3dは、X方向において第1接続部10-0dの反対側である他端に設けられている。2本の配線層10-2a、10-2bがセレクトゲート線SGD2として機能する。2本の配線層10-3a、10-3bがセレクトゲート線SGD3として機能する。
本実施形態では、各々の配線層が第1接続部10-0d、10-2d、又は第2接続部10-1d、10-3dによって接続された構成が例示されているが、この構成に限定されない。例えば、各々の配線層が独立しており、配線層10-0a、10-0b、10-0cに同じ電圧が供給され、配線層10-1a、10-1bに同じ電圧が供給され、配線層10-2a、10-2bに同じ電圧が供給され、配線層10-3a、10-3bに同じ電圧が供給されるように制御されてもよい。
配線層10-0a、10-0b、10-0cに隣接するメモリピラーMPを含むグループをメモリグループMG0という。配線層10-1a、10-1bに隣接するメモリピラーMPを含むグループをメモリグループMG1という。配線層10-2a、10-2bに隣接するメモリピラーMPを含むグループをメモリグループMG2という。配線層10-3a、10-3bに隣接するメモリピラーMPを含むグループをメモリグループMG3という。
ブロックBLK内においてY方向に隣接する配線層10は絶縁されている。隣接する配線層10を絶縁する領域を、スリットSLT2と呼ぶ。スリットSLT2では、例えば半導体基板面から、少なくとも配線層10が設けられるレイヤまでの領域が絶縁層によって埋め込まれている。メモリセルアレイ21内には、例えばY方向に、図5に示すブロックBLKが複数配列されている。Y方向に隣接するブロックBLK間も、上記と同様に絶縁されている。隣接するブロックBLKを絶縁する領域を、スリットSLT1と呼ぶ。スリットSLT1はSLT2と同様の構成を有する。
Y方向に隣接する配線層10間には、複数のメモリピラーMP(MP0~MP15)が設けられる。複数のメモリピラーMPの各々はZ方向に長手を有する。Z方向は、XY方向に直交する方向であり、すなわち半導体基板面に直交する方向である。複数のメモリピラーMPはメモリセル部(memory cell)に設けられている。
具体的には、配線層10-0a、10-1aの間にはメモリピラーMP4、MP12が設けられている。配線層10-1a、10-0bの間にはメモリピラーMP0、MP8が設けられている。配線層10-0b、10-1bの間にはメモリピラーMP5、MP13が設けられている。配線層10-1b、10-2aの間にはメモリピラーMP1、MP9が設けられている。配線層10-2a、10-3aの間にはメモリピラーMP6、MP14が設けられている。配線層10-3a、10-2bの間にはメモリピラーMP2、MP10が設けられている。配線層10-2b、10-3bの間にはメモリピラーMP7、MP15が設けられている。配線層10-3b、10-0cの間にはメモリピラーMP3、MP11が設けられている。
メモリピラーMPは、選択トランジスタST1、ST2及びメモリセルトランジスタMTを形成する構造体である。メモリピラーMPの詳細な構造は後述する。
メモリピラーMP0~MP3は、Y方向に沿って配列されている。メモリピラーMP8~MP11は、メモリピラーMP0~MP3に対してX方向に隣接する位置において、Y方向に沿って配列されている。つまり、メモリピラーMP0~MP3と、メモリピラーMP8~MP11とが並行に配列されている。
メモリピラーMP4~MP7及びメモリピラーMP12~MP15は、それぞれY方向に沿って配列される。メモリピラーMP4~MP7は、X方向において、メモリピラーMP0~MP3とメモリピラーMP8~MP11との間に位置する。メモリピラーMP12~MP15は、メモリピラーMP4~MP7に対してX方向に隣接する位置において、Y方向に沿って配列されている。つまり、メモリピラーMP4~MP7と、メモリピラーMP12~MP15とが並行に配列されている。
メモリピラーMP0~MP3の上方には、2本のビット線BL0、BL1が設けられる。ビット線BL0はメモリピラーMP1、MP3に共通に接続される。ビット線BL1はメモリピラーMP0、MP2に共通に接続される。メモリピラーMP4~MP7の上方には、2本のビット線BL2、BL3が設けられる。ビット線BL2はメモリピラーMP5、MP7に共通に接続される。ビット線BL3はメモリピラーMP4、MP6に共通に接続される。
メモリピラーMP8~MP11の上方には、2本のビット線BL4、BL5が設けられる。ビット線BL4はメモリピラーMP9、MP11に共通に接続される。ビット線BL5はメモリピラーMP8、MP10に共通に接続される。メモリピラーMP12~MP15の上方には、2本のビット線BL6、BL7が設けられる。ビット線BL6はメモリピラーMP13、MP15に共通に接続される。ビット線BL7はメモリピラーMP12、MP14に共通に接続される。
本実施形態の場合、メモリピラーMP0~MP3、MP8~MP11のY方向の位置は、メモリピラーMP4~MP7、MP12~MP15に対して、メモリピラーMP間の距離の1/2だけシフトした位置に設けられる。メモリピラーMPは、Y方向において隣接する2つの配線層10の間に設けられ、いずれかのスリットSLT2の一部に埋め込まれるようにして設けられ、且つY方向に隣接するメモリピラーMP間には1つのスリットSLT2が存在する。
詳細は後述するが、メモリピラーMP1、MP3に接続されたビット線BL0及びメモリピラーMP9、MP11に接続されたビット線BL4を第1グループGR1という場合がある。メモリピラーMP0、2、4~7に接続されたビット線BL1~BL3及びメモリピラーMP8、MP10、MP12~MP15に接続されたビット線BL5~BL7を第2グループGR2という場合がある。
なお、スリットSLT1を挟んで隣接する配線層10-0aと10-0cとの間の領域には、メモリピラーMPは設けられない。ただし、プロセス安定性の観点から、当該領域に、BLに接続されないダミーのメモリピラーMPが設けられてもよい。
図6は、図5と同様に、XY平面におけるワード線WLの平面レイアウトを示している。図6は図5の1ブロック分の領域に対応しており、図5で説明した配線層10よりも下層に設けられる配線層11のレイアウトである。
図6に示すように、X方向に延びる9個の配線層11(11-0a、11-0b、11-1~11-7)が、Y方向に沿って配列されている。各配線層11-0a、11-0b、11-1~11-7は、絶縁層を介して配線層10-0~10-7の下層に設けられる。
各配線層11は、ワード線WL7として機能する。その他のワード線WL0~WL6もワード線WL7と同様の構成及び機能を有する。図6に示すように、ワード線WLe7として機能する配線層11-0a、11-2、11-4、11-6、11-0bは、それぞれX方向に長手を有し、Y方向に並んで配置されている。これらの配線層11-0a、11-2、11-4、11-6、11-0bは、Y方向に長手を有する第1接続部(1st connect)11-8によって接続されている。第1接続部11-8はX方向の一端に設けられている。配線層11-0a、11-2、11-4、11-6、11-0bは、第1接続部11-8を介してロウデコーダ30に接続される。第1接続部11-8及び配線層11-0a、11-2、11-4、11-6、11-0bをまとめて配線層11eという場合がある。
ワード線WLo7として機能する配線層11-1、11-3、11-5、11-7は、それぞれX方向に長手を有し、Y方向に並んで配置されている。これらの配線層11-1、11-3、11-5、11-7は、Y方向に長手を有する第2接続部(2nd connect)11-9によって接続されている。第2接続部11-9は、X方向において第1接続部11-8の反対側である他端に設けられている。配線層11-1、11-3、11-5、11-7は、第2接続部11-9を介してロウデコーダ30に接続される。第2接続部11-9及び配線層11-1、11-3、11-5、11-7をまとめて配線層11oという場合がある。
第1接続部11-8と第2接続部11-9との間にメモリセル部(memory cell)が設けられる。メモリセル部のうち、配線層11eと対向する部分を「第1メモリセル部」といい、配線層11oと対向する部分を「第2メモリセル部」という場合がある。メモリセル部において、Y方向に隣接する配線層11は、図5で説明したスリットSLT2によって離隔されている。Y方向に隣接するブロックBLK間の配線層11も、図5の説明と同様にスリットSLT1によって離隔されている。メモリセル部において、図5と同様にメモリピラーMP0~MP15が設けられている。
セレクトゲート線SGS及びワード線WL0~WL6は、図6のワード線WL7と同様の構成を有する。
<メモリセルアレイの断面構造について>
図7を用いて、メモリセルアレイ21の断面構造について説明する。図7は、図6に示す半導体記憶装置のA-A’断面図である。
図7を用いて、メモリセルアレイ21の断面構造について説明する。図7は、図6に示す半導体記憶装置のA-A’断面図である。
図7に示すように、半導体基板13のp型ウェル領域(p-well)の上方には、セレクトゲート線SGSとして機能する配線層12が設けられる。配線層12の上方には、ワード線WL0~WL7として機能する8層の配線層11が、Z方向に沿って積層される。配線層11、12の平面レイアウトは、図6に示されたレイアウトと同様のレイアウトである。配線層11の上方には、セレクトゲート線SGDとして機能する配線層10が設けられる。配線層10の平面レイアウトは、図5に示されたレイアウトである。
配線層12は、セレクトゲート線SGSo又はセレクトゲート線SGSeとして機能する。セレクトゲート線SGSo、SGSeはY方向に交互に配置される。Y方向に隣接するセレクトゲート線SGSo、SGSeの間にはメモリピラーMPが設けられている。
配線層11は、ワード線WLo又はワード線WLeとして機能する。ワード線WLo、WLeはY方向に交互に配置される。Y方向に隣接するワード線WLo、WLeの間にはメモリピラーMPが設けられている。メモリピラーMPとワード線WLoとの間、及びメモリピラーMPとワード線WLeとの間には後述するメモリセルが設けられている。
Y方向に隣接するブロックBLK間にはスリットSLT1が設けられる。前述の通り、スリットSLT1には絶縁層が設けられている。ただし、半導体基板13内に設けられた領域に電圧を供給するためのコンタクトプラグ等がスリットSLT1内に設けられてもよい。例えば、選択トランジスタST2のソースをソース線に接続するためのコンタクトプラグ又は溝形状の導体がスリットSLT1内に設けられてもよい。
メモリピラーMP上には、ビット線BL1、BL2が設けられている。メモリピラーMP0とビット線BL1との間、及びメモリピラーMP2とビット線BL1との間には、各メモリピラーMPとビット線BLとを接続するコンタクトプラグ16が設けられている。同様に、メモリピラーMP5とビット線BL2との間、及びメモリピラーMP7とビット線BL2との間には、各メモリピラーMPとビット線BLとを接続するコンタクトプラグ16が設けられている。その他のメモリピラーMPは、図7に示す断面以外の領域で、コンタクトプラグ16を介してビット線BL1又はビット線BL2と接続されている。
図8は、図6に示す半導体記憶装置のB-B’断面図である。図7で説明したように、半導体基板13の上方には、配線層12、11、10が順次設けられている。図8では、B-B’断面図の奥行き方向に存在する構成が点線で描かれている。
第1接続領域(1st connect)17dでは、配線層11、12が階段状に形成されている。つまり、XY平面で見たときに、8層の配線層11の各々の端部、及び配線層12の端部の上面が第1接続領域17dにおいて露出される。第1接続領域17dにおいて露出された配線層11、12にコンタクトプラグ17が設けられる。コンタクトプラグ17は金属配線層18に接続される。偶数セレクトゲート線SGD0、SGD2、SGD4、SGD6、偶数ワード線WLe、及び偶数セレクトゲート線SGSeとして機能する配線層10~12が、金属配線層18を介してロウデコーダ30に電気的に接続される。
第2接続領域(2nd connect)19dでは、上記と同様に配線層11、12が階段状に形成されている。つまり、XY平面で見たときに、8層の配線層11の各々の端部、及び配線層12の端部の上面が第2接続領域19dにおいて露出される。第2接続領域19dにおいて露出された配線層11、12にコンタクトプラグ19が設けられる。コンタクトプラグ19は金属配線層20に接続される。奇数セレクトゲート線SGD1、SGD3、SGD5、SGD7、奇数ワード線WLo、及び奇数セレクトゲート線SGSoとして機能する配線層11及び12が、金属配線層20を介してロウデコーダ30に電気的に接続される。
配線層10は、第1接続領域17dの代わりに第2接続領域19dを介してロウデコーダ30に電気的に接続されてもよく、第1接続領域17d及び第2接続領域19dの両方を介してロウデコーダ30に電気的に接続されてもよい。
<メモリピラー及びメモリセルトランジスタの構造について>
図9及び図10を用いて、メモリピラーMP及びメモリセルトランジスタMTの構造について説明する。
図9及び図10を用いて、メモリピラーMP及びメモリセルトランジスタMTの構造について説明する。
1-4.第1の例
図9及び図10を用いて、第1の例に係るメモリピラーMP及びメモリセルトランジスタMTの構成について説明する。図9は、図7に示すメモリセルのC-C’断面図である。図10は、図9に示すメモリセルのD-D’断面図である。第1の例は、メモリセルトランジスタMTの電荷蓄積層として導電層が用いられた、フローティングゲート型のメモリセルトランジスタMTである。
図9及び図10を用いて、第1の例に係るメモリピラーMP及びメモリセルトランジスタMTの構成について説明する。図9は、図7に示すメモリセルのC-C’断面図である。図10は、図9に示すメモリセルのD-D’断面図である。第1の例は、メモリセルトランジスタMTの電荷蓄積層として導電層が用いられた、フローティングゲート型のメモリセルトランジスタMTである。
図9及び図10に示すように、メモリピラーMPは、Z方向に沿って設けられた絶縁層48、43、半導体層40、絶縁層41、導電層42、及び絶縁層46a~46cを含む。絶縁層48は、例えばシリコン酸化層である。半導体層40は、絶縁層48の周囲を取り囲むようにして設けられる。半導体層40は、例えば多結晶シリコン層である。半導体層40は、メモリセルトランジスタMTのチャネルとして機能する。半導体層40は、1つのメモリピラーMPに含まれる2つのメモリセルトランジスタMT間で連続して設けられており、メモリセルトランジスタMTごとに分離されていない。
上記のように半導体層40は対向する2つのメモリセルトランジスタMT間で連続している。したがって、当該2つのメモリセルトランジスタMTの各々において形成されるチャネルは、メモリピラーMPの一部を共有する。具体的には、図9において、互いに対向する左側のメモリセルトランジスタMT及び右側のメモリセルトランジスタMTにおいて、左側のメモリセルトランジスタMTで形成されるチャネル及び右側のメモリセルトランジスタMTで形成されるチャネルは、メモリピラーMPの一部を共有する。ここで、2つのチャネルがメモリピラーMPの一部を共有するとは、2つのチャネルが同一のメモリピラーMPに形成され、且つ、2つのチャネルが一部重なっていることを意味する。上記の構成を、2つのメモリセルトランジスタMTがチャネルを共有する、又は2つのメモリセルトランジスタMTが対向する、という場合がある。
絶縁層41は、半導体層40の周囲に設けられ、各メモリセルトランジスタMTのゲート絶縁層として機能する。絶縁層41は、図9に示すXY平面内において2つの領域に分離され、それぞれが、1つのメモリピラーMPに含まれる2つのメモリセルトランジスタMTのゲート絶縁層として機能する。絶縁層41は、例えばシリコン酸化層とシリコン窒化層の積層構造である。導電層42は、絶縁層41の周囲に設けられ、且つ、絶縁層43によって、Y方向に沿って2つの領域に分離されている。導電層42は例えば導電性を備えた多結晶シリコン層である。分離された導電層42は、それぞれ上記の2つのメモリセルトランジスタMTの電荷蓄積層として機能する。
絶縁層43は例えばシリコン酸化層である。導電層42の周囲には、絶縁層46a、46b、46cが順次設けられる。絶縁層46a、46cは、例えばシリコン酸化層である。絶縁層46bは、例えばシリコン窒化層である。これらの絶縁層はメモリセルトランジスタMTのブロック絶縁層として機能する。これらの絶縁層46a~46bも、Y方向に沿って2つの領域に分離され、それらの間には絶縁層43が設けられる。スリットSLT2内には絶縁層43が埋め込まれている。絶縁層43は、例えばシリコン酸化層である。
上記構成のメモリピラーMPの周囲には、例えばAlO層45が設けられる。AlO層45の周囲には、例えばバリアメタル層(TiN層等)47が形成される。バリアメタル層47の周囲に、ワード線WLとして機能する配線層11が設けられる。配線層11は、例えばタングステンである。
上記構成により、1つのメモリピラーMP内には、Y方向に沿って2つのメモリセルトランジスタMTが設けられている。選択トランジスタST1及びST2も上記と同様の構成を有している。Z方向に隣接するメモリセルトランジスタ間には図示されていない絶縁層が設けられ、この絶縁層と絶縁層43、46によって、導電層42は個々のメモリセルトランジスタ毎に絶縁されている。
1-5.第2の例
図11及び図12を用いて第2の例に係るメモリピラーMP及びメモリセルトランジスタMTの構成について説明する。図11は、図9に示すメモリセルの変形例である。図12は、図11に示すメモリセルのE-E’断面図である。第2の例は、メモリセルトランジスタMTの電荷蓄積層に絶縁層を用いられた、MONOS型のメモリセルトランジスタMTである。
図11及び図12を用いて第2の例に係るメモリピラーMP及びメモリセルトランジスタMTの構成について説明する。図11は、図9に示すメモリセルの変形例である。図12は、図11に示すメモリセルのE-E’断面図である。第2の例は、メモリセルトランジスタMTの電荷蓄積層に絶縁層を用いられた、MONOS型のメモリセルトランジスタMTである。
図11及び図12に示すように、メモリピラーMPは、Z方向に沿って設けられた絶縁層70、半導体層71、及び絶縁層72~74を含む。絶縁層70は、例えばシリコン酸化層である。半導体層71は、絶縁層70の周囲を取り囲むようにして設けられている。半導体層71は、メモリセルトランジスタMTのチャネルとして機能する。半導体層71は、例えば多結晶シリコン層である。半導体層71は、1つのメモリピラーMPに含まれる2つのメモリセルトランジスタMT間で連続して設けられている。したがって、2つのメモリセルトランジスタMTの各々において形成されるチャネルは、メモリピラーMPの一部を共有する。
絶縁層72は、半導体層71の周囲を取り囲むようにして設けられ、メモリセルトランジスタMTのゲート絶縁層として機能する。絶縁層72は、例えばシリコン酸化層及びシリコン窒化層の積層構造である。絶縁層73は、半導体層71の周囲を取り囲むようにして設けられ、メモリセルトランジスタMTの電荷蓄積層として機能する。絶縁層73は、例えばシリコン窒化層である。絶縁層74は、絶縁層73の周囲を取り囲むようにして設けられ、メモリセルトランジスタMTのブロック絶縁層として機能する。絶縁層74は、例えばシリコン酸化層である。メモリピラーMP部を除くスリットSLT2内には、絶縁層77が埋め込まれている。絶縁層77は、例えばシリコン酸化層である。
上記構成のメモリピラーMPの周囲には、例えばAlO層75が設けられる。AlO層75の周囲に、例えばバリアメタル層(TiN層等)76が形成される。バリアメタル層76の周囲に、ワード線WLとして機能する配線層11が設けられる。配線層11は、例えばタングステンである。
上記構成により、1つのメモリピラーMP内には、Y方向に沿って2つのメモリセルトランジスタMTが設けられている。選択トランジスタST1及びST2も上記と同様の構成を有している。
1-6.等価回路
図13は、一実施形態に係る半導体記憶装置において隣接するストリングの等価回路を示す図である。図13に示すように、1本のメモリピラーMPに、2つのNANDストリング50o、50eが形成されている。NANDストリング50o、50eの各々は、直列に接続された選択トランジスタST1、メモリセルトランジスタMT0~MT7、及び選択トランジスタST2を有する。
図13は、一実施形態に係る半導体記憶装置において隣接するストリングの等価回路を示す図である。図13に示すように、1本のメモリピラーMPに、2つのNANDストリング50o、50eが形成されている。NANDストリング50o、50eの各々は、直列に接続された選択トランジスタST1、メモリセルトランジスタMT0~MT7、及び選択トランジスタST2を有する。
NANDストリング50oの選択トランジスタST1は、セレクトゲート線SGD1に接続されている。NANDストリング50eの選択トランジスタST1は、セレクトゲート線SGD0に接続されている。NANDストリング50oのメモリセルトランジスタMT0~MT7は、それぞれワード線WLo0~WLo7に接続されている。NANDストリング50eのメモリセルトランジスタMT0~MT7は、それぞれワード線WLe0~WLe7に接続されている。ワード線WLo0~WLo7のうち、ワード線WLo0が最下層であり、WLo7が最上層である。ワード線WLe0~WLe7のうち、ワード線WLe0が最下層であり、WLe7が最上層である。NANDストリング50oの選択トランジスタST2は、セレクトゲート線SGSoに接続されている。NANDストリング50eの選択トランジスタST2は、セレクトゲート線SGSeに接続されている。
対向する選択トランジスタST1のソース同士及びドレイン同士は電気的に接続されている。それぞれ対向するメモリセルトランジスタMT0~7のソース同士及びドレイン同士は電気的に接続されている。対向する選択トランジスタST2のソース同士及びドレイン同士は電気的に接続されている。上記の電気的な接続は、対向するトランジスタにおいて形成されるチャネルがメモリピラーMPの一部を共有することに起因する。
同一のメモリピラーMP内の2つのNANDストリング50o、50eは、同一のビット線BL及び同一のソース線SLに接続される。
1-7.メモリセルトランジスタのしきい値分布
図14は、一実施形態に係るメモリセルとして用いられるトランジスタ(メモリセルトランジスタ)のしきい値分布を示す図である。なお、図14では、メモリセルトランジスタのしきい値分布の一例として、Triple Level Cell (TLC)について説明するが、メモリシステム1においてQuad Level Cell (QLC)、Multi Level Cell (MLC)、Single Level Cell (SLC)が用いられてもよい。
図14は、一実施形態に係るメモリセルとして用いられるトランジスタ(メモリセルトランジスタ)のしきい値分布を示す図である。なお、図14では、メモリセルトランジスタのしきい値分布の一例として、Triple Level Cell (TLC)について説明するが、メモリシステム1においてQuad Level Cell (QLC)、Multi Level Cell (MLC)、Single Level Cell (SLC)が用いられてもよい。
図14は、メモリセルトランジスタのしきい値分布、データの割り付け、読み出し電圧、及びベリファイ電圧の一例をそれぞれ示す。図14に示すしきい値分布の縦軸はメモリセルトランジスタの個数(Number of cells)に対応し、横軸はメモリセルトランジスタのしきい値電圧Vth(Threshold voltage)に対応している。
図14に示すように、TLC方式において複数のメモリセルトランジスタは、8つのしきい値分布を形成する。この8個のしきい値分布を書き込みレベルという場合がある。当該書き込みレベルを、しきい値電圧の低い方から順に“Er”レベル、“A”レベル、“B”レベル、“C”レベル、“D”レベル、“E”レベル、“F”レベル、“G”レベルと称する。これらの書き込みレベルには、例えば以下に示すような、それぞれ異なる3ビットデータが割り当てられる。この3ビットデータを下位ビット(Lower)、中位ビット(Middle)、上位ビット(Upper)という。
同一ワード線に接続されたメモリセルトランジスタが保持するLowerビットの集合をLowerページといい、Middleビットの集合をMiddleページといい、Upperビットの集合をUpperページという。データの書き込み動作及び読み出し動作は、上記のページ単位で行われる。
“Er”レベル:“111”データ
“A”レベル:“110”データ
“B”レベル:“100”データ
“C”レベル:“000”データ
“D”レベル:“010”データ
“E”レベル:“011”データ
“F”レベル:“001”データ
“G”レベル:“101”データ
なお、上記のデータは、Upper、Middle、Lowerの順で表記されている。
“A”レベル:“110”データ
“B”レベル:“100”データ
“C”レベル:“000”データ
“D”レベル:“010”データ
“E”レベル:“011”データ
“F”レベル:“001”データ
“G”レベル:“101”データ
なお、上記のデータは、Upper、Middle、Lowerの順で表記されている。
隣接するしきい値分布の間には、それぞれ書き込み動作で使用されるベリファイ電圧が設定される。具体的には、“A”レベル、“B”レベル、“C”レベル、“D”レベル、“E”レベル、“F”レベル、及び“G”レベルにそれぞれ対応して、ベリファイ電圧AV、BV、CV、DV、EV、FV、及びGVが設定される。
例えば、ベリファイ電圧AVは、“Er”レベルにおける最大のしきい値電圧と“A”レベルにおける最小のしきい値電圧との間に設定される。メモリセルトランジスタにベリファイ電圧AVが印加されると、しきい値電圧が“Er”レベルに含まれるメモリセルトランジスタがオン状態になり、しきい値電圧が“A”レベル以上のしきい値分布に含まれるメモリセルトランジスタがオフ状態になる。
その他のベリファイ電圧BV、CV、DV、EV、FV、及びGVもベリファイ電圧AVと同様に設定される。ベリファイ電圧BVは、“A”レベルと“B”レベルとの間に設定される。ベリファイ電圧CVは、“B”レベルと“C”レベルとの間に設定される。ベリファイ電圧DVは、“C”レベルと“D”レベルとの間に設定される。ベリファイ電圧EVは、“D”レベルと“E”レベルとの間に設定される。ベリファイ電圧FVは、“E”レベルと“F”レベルとの間に設定される。ベリファイ電圧GVは、“F”レベルと“G”レベルとの間に設定される。
例えば、ベリファイ電圧AVは0.8Vに、ベリファイ電圧BVは1.6Vに、ベリファイ電圧CVは2.4Vに、ベリファイ電圧DVは3.1Vに、ベリファイ電圧EVは3.8Vに、ベリファイ電圧FVは4.6Vに、ベリファイ電圧GVは5.6Vに、それぞれ設定されてもよい。しかし、これらのベリファイ電圧AV~GVは、上記の電圧値に限定されない。ベリファイ電圧AV~GVは、例えば、0.0V~7.0Vの範囲で、適宜、段階的に設定されてもよい。
隣接するしきい値分布の間には、それぞれの読み出し動作で使用される読み出し電圧が設定される。例えば、メモリセルトランジスタのしきい値電圧が“Er”レベルに含まれるのか、“A”レベル以上に含まれるのかを判定する読み出し電圧ARは、“Er”レベルにおける最大のしきい値電圧と“A”レベルにおける最小のしきい値電圧との間に設定される。
その他の読み出し電圧BR、CR、DR、ER、FR、及びGRも読み出し電圧ARと同様に、隣接するレベル間に設定される。例えば、読み出し電圧BRは、“A”レベルと“B”レベルとの間に設定される。読み出し電圧CRは、“B”レベルと“C”レベルとの間に設定される。読み出し電圧DRは、“C”レベルと“D”レベルとの間に設定される。読み出し電圧ERは、“D”レベルと“E”レベルとの間に設定される。読み出し電圧FRは、“E”レベルと“F”レベルとの間に設定される。読み出し電圧GRは、“F”レベルと“G”レベルとの間に設定される。
読み出し時に非選択WLに印可する電圧Vreadは、最も高いしきい値分布(例えば“G”レベル)の最大のしきい値電圧よりも高い電圧値に設定される。Vreadがゲートに印加されたメモリセルトランジスタは、記憶するデータに依らずにオン状態になる。
ベリファイ電圧AV、BV、CV、DV、EV、FV、及びGVは、それぞれ読み出し電圧AR、BR、CR、DR、ER、FR、及びGRよりも高い電圧に設定される。つまり、ベリファイ電圧AV~GVは、それぞれ“A”レベル、“B”レベル、“C”レベル、“D”レベル、“E”レベル、“F”レベル、及び“G”レベルのしきい値分布の下裾近傍に設定される。
上記のデータの割り付けが適用された場合、読み出し動作において下位ビットの1ページデータ(Lowerページのデータ)は、読み出し電圧AR及びERを用いた読み出し結果によって確定する。中位ビットの1ページデータ(Middleページのデータ)は、読み出し電圧BR、DR、及びFRを用いた読み出し結果によって確定する。上位ビットの1ページデータ(Upperページのデータ)は、読み出し電圧CR及びGRを用いた読み出し結果によって確定する。このように、Lowerページ、Middleページ、及びUpperページのデータが、それぞれ2回、3回、及び2回の読み出し動作によって確定するため、このデータの割り付けは“2-3-2コード”と称される。
次に、書き込み動作が実行されたメモリセルトランジスタMTに対して消去動作が実行された直後の閾値電圧分布について説明する。
消去動作(Erase)が実行されると、消去対象の全てのメモリセルトランジスタMTは、“Er0”状態に遷移する。“Er0”状態のメモリセルトランジスタMTの閾値電圧は、電圧Vervfy未満であり且つ電圧Vermin以上である。電圧Vervfyは、電圧AV以下であり且つ電圧Vnnより高い電圧(例えば、0V)である。電圧Verminは、消去動作によってメモリセルトランジスタMTが取り得る最低の閾値電圧であり、電圧Vnnより低い電圧である。電圧Vnnは、例えば、負電圧(<0V)であり、半導体記憶装置5~8内で生成可能な最低の電圧である。“Er0”状態は電圧Vnn未満の閾値電圧を有するメモリセルトランジスタMTを含む。一方、“Er”状態は電圧Vnn未満の閾値電圧を有するメモリセルトランジスタMTを含まない。上記の点において、“Er0”状態と“Er”状態とは相違する。
“Er0”状態に属するメモリセルトランジスタMTは、閾値電圧が電圧Vervfy(≦VA)以下に制御されるため、“A”状態~“G”状態のいずれの状態にも属さない。一方、当該メモリセルトランジスタMTは、電圧Vnnよりも低い閾値電圧を有するため、半導体記憶装置5~8内で生成可能な電圧のうち最低電圧がワード線WLに印加された場合であっても、当該メモリセルトランジスタMTはオン状態となり得る。
以下では、閾値電圧が電圧Vnnより低いメモリセルトランジスタMTを、「過消去セル」と呼ぶ。過消去セルの閾値電圧は読み出し動作時に供給される最低電圧よりも低い。つまり、ワード線WLに電圧を印加することによって過消去セルのオフ状態に制御することができないため、誤書き込み及び誤読み出しの原因となり得る。このため、過消去セル用書き込み動作を実行することによって、過消去セル数を少なく抑えることが望ましい。以下の説明では、過消去セルの数を低減するために実行される書き込み動作を、通常の書き込み動作と区別して「過消去セル用書き込み動作(EP動作)」又は「初期書き込み動作」と呼ぶ。
1-8.読み出し動作
図15及び図16を用いて、読み出し動作について説明する。図13に示すように、対向するメモリセルトランジスタMTのチャネルはメモリピラーMPの一部を共有するため、対向するメモリセルトランジスタMTのソース同士及びドレイン同士は電気的に接続されている。例えば、図15のように、NANDストリング50oのメモリセルトランジスタMT2に対して読み出し動作を行う場合、少なくともNANDストリング50eのメモリセルトランジスタMT2を強制的にオフ状態にしておく必要がある。
図15及び図16を用いて、読み出し動作について説明する。図13に示すように、対向するメモリセルトランジスタMTのチャネルはメモリピラーMPの一部を共有するため、対向するメモリセルトランジスタMTのソース同士及びドレイン同士は電気的に接続されている。例えば、図15のように、NANDストリング50oのメモリセルトランジスタMT2に対して読み出し動作を行う場合、少なくともNANDストリング50eのメモリセルトランジスタMT2を強制的にオフ状態にしておく必要がある。
理想的には、読み出し動作を行うメモリセルトランジスタMTに対向するメモリセルトランジスタMTだけを強制的にオフ状態にすればよい。しかし、メモリセルトランジスタのゲート長が短いと、単一のメモリセルトランジスタMTのカットオフ特性では不十分な場合があり得る。その場合は、当該対向するメモリセルトランジスタMTだけでなく、その上下の両方又は一方に位置するメモリセルトランジスタMTも強制的にオフ状態にすることでカットオフ特性を補うことができる。当該対向するメモリセルトランジスタMT及びその上下に位置するメモリセルトランジスタMTを強制的にオフ状態にする場合、3層のワード線に属するメモリセルトランジスタMTがオフ状態になるため、「3層カットオフ」という。一方、上記の対向するメモリセルトランジスタMT及びその上下の一方に位置するメモリセルトランジスタMTを強制的にオフ状態にする場合、2層のワード線に属するメモリセルトランジスタMTがオフ状態になるため、「2層カットオフ」という。
図15は3層カットオフの読み出し動作を示す。読み出し対象である、NANDストリング50oのメモリセルトランジスタMT2のゲートには、メモリセルトランジスタMTに記憶されたデータを読み出す電圧VCGが供給されている。NANDストリング50oのメモリセルトランジスタMT0~MT1、MT3~MT7のゲートには、各メモリセルトランジスタMTを強制的にオン状態にするVreadが供給されている。NANDストリング50eのメモリセルトランジスタMT1~MT3のゲートには、メモリセルトランジスタMTを強制的にオフ状態にするVnn(例えば「-3V))が供給されている。NANDストリング50eのメモリセルトランジスタMT0、MT4~MT7のゲートには、Vreadが供給されている。つまり、上記のように、第3層カットオフの読み出し動作では、読み出し対象のメモリセルトランジスタMTに対向するメモリセルトランジスタMT及びその上下に隣接する層に設けられたメモリセルトランジスタMTが強制的にオフ状態になる。
図16は2層カットオフの読み出し動作を示す。2層カットオフでは、上記の3層カットオフとは異なり、NANDストリング50eのメモリセルトランジスタMT1~MT2のゲートにVnnが供給され、NANDストリング50eのその他のメモリセルトランジスタMT0、MT3~MT7にはVreadが供給されている。つまり、2層カットオフの読み出し動作では、読み出し対象のメモリセルトランジスタMTに対向するメモリセルトランジスタMT及びその下に隣接する層に設けられたメモリセルトランジスタMTが強制的にオフ状態になる。なお、図16の例とは異なり、当該対向するメモリセルトランジスタMTの上に隣接する層に設けられたメモリセルトランジスタMTが強制的にオフ状態にされてもよい。
1-9.ベリファイ動作
図17を用いて、書き込み動作の前に行われるベリファイ動作について説明する。上記のように、本実施形態のように対向するメモリセルトランジスタMTでは、例えばNANDストリング50oのメモリセルトランジスタMT2が過消去セルである場合、NANDストリング50eのメモリセルトランジスタMT2に対してベリファイ動作を行っても、NANDストリング50oのメモリセルトランジスタMT2を介して電流が流れてしまう。そのため、対向するメモリセルトランジスタMTのうち、どちらのメモリセルトランジスタMTが過消去セルであるのかを判定することは困難である。したがって、本実施形態のようなメモリセルトランジスタMTにおいて、図17に示すように、対向するメモリセルトランジスタMTに対して一括でベリファイ動作が行われる。具体的には、ベリファイ動作が行われるメモリセルトランジスタMTに対してベリファイ電圧Vpvfyが供給され、それ以外のメモリセルトランジスタMTには電圧Vreadが供給される。
図17を用いて、書き込み動作の前に行われるベリファイ動作について説明する。上記のように、本実施形態のように対向するメモリセルトランジスタMTでは、例えばNANDストリング50oのメモリセルトランジスタMT2が過消去セルである場合、NANDストリング50eのメモリセルトランジスタMT2に対してベリファイ動作を行っても、NANDストリング50oのメモリセルトランジスタMT2を介して電流が流れてしまう。そのため、対向するメモリセルトランジスタMTのうち、どちらのメモリセルトランジスタMTが過消去セルであるのかを判定することは困難である。したがって、本実施形態のようなメモリセルトランジスタMTにおいて、図17に示すように、対向するメモリセルトランジスタMTに対して一括でベリファイ動作が行われる。具体的には、ベリファイ動作が行われるメモリセルトランジスタMTに対してベリファイ電圧Vpvfyが供給され、それ以外のメモリセルトランジスタMTには電圧Vreadが供給される。
1-10.過消去セル用書き込み動作
図18を用いて、過消去セル用書き込み動作について説明する。上記のベリファイ動作において過消去セルが検出された場合、対向するメモリセルトランジスタMTの両方に対して過消去セル用書き込み動作(EP動作)が行われる。具体的には、過消去セル用書き込み動作が行われるメモリセルトランジスタMTに対して過消去セル用書き込み電圧Vpgmが供給され、それ以外のメモリセルトランジスタMTには電圧Vpassが供給される。過消去セル用書き込み動作は、過消去セルであると判定された一対のメモリセルトランジスタMTに対してのみ、閾値電圧を高電圧化させる書き込み動作である。過消去セル用書き込み動作によって、例えば図17に示す“Er”状態の閾値電圧分布のうち、電圧Vnnよりも低い閾値電圧を有するメモリセルトランジスタMTの閾値電圧が高電圧化される。その結果、図18に示すように閾値電圧分布が全て電圧Vnnvfyよりも高い状態になる。
図18を用いて、過消去セル用書き込み動作について説明する。上記のベリファイ動作において過消去セルが検出された場合、対向するメモリセルトランジスタMTの両方に対して過消去セル用書き込み動作(EP動作)が行われる。具体的には、過消去セル用書き込み動作が行われるメモリセルトランジスタMTに対して過消去セル用書き込み電圧Vpgmが供給され、それ以外のメモリセルトランジスタMTには電圧Vpassが供給される。過消去セル用書き込み動作は、過消去セルであると判定された一対のメモリセルトランジスタMTに対してのみ、閾値電圧を高電圧化させる書き込み動作である。過消去セル用書き込み動作によって、例えば図17に示す“Er”状態の閾値電圧分布のうち、電圧Vnnよりも低い閾値電圧を有するメモリセルトランジスタMTの閾値電圧が高電圧化される。その結果、図18に示すように閾値電圧分布が全て電圧Vnnvfyよりも高い状態になる。
1-11.書き込み動作
図19~図29を用いて、書き込み動作について説明する。本実施形態では、1つのメモリセルに対する書き込み動作が複数回の書き込み動作によって実現される。このような書き込み動作をマルチステージ書き込み動作という。書き込み動作のステージ数によって書き込み動作が異なる。同様に、上記のカットオフの層数によって書き込み動作が異なる。以下の説明では、マルチステージ書き込み動作として2ステージ書き込み動作及び3ステージ書き込み動作について説明する。さらに、それぞれの書き込み動作について、2層カットオフの場合と3層カットオフの場合とについて説明する。
図19~図29を用いて、書き込み動作について説明する。本実施形態では、1つのメモリセルに対する書き込み動作が複数回の書き込み動作によって実現される。このような書き込み動作をマルチステージ書き込み動作という。書き込み動作のステージ数によって書き込み動作が異なる。同様に、上記のカットオフの層数によって書き込み動作が異なる。以下の説明では、マルチステージ書き込み動作として2ステージ書き込み動作及び3ステージ書き込み動作について説明する。さらに、それぞれの書き込み動作について、2層カットオフの場合と3層カットオフの場合とについて説明する。
1-11-1.2ステージ書き込み動作
図19は、一実施形態に係る半導体記憶装置における2ステージ書き込み動作を説明する図である。図19に示すように、2ステージ書き込み動作は、第1ステージの書き込み動作と第2ステージの書き込み動作とを含む。第1ステージの書き込み動作によって、“Er1”レベル、“B1”レベル、“D1”レベル、及び“F1”レベルが形成される。第1ステージの書き込み動作の後の第2ステージの書き込み動作によって、“Er”レベル~“G”レベルが形成される。
図19は、一実施形態に係る半導体記憶装置における2ステージ書き込み動作を説明する図である。図19に示すように、2ステージ書き込み動作は、第1ステージの書き込み動作と第2ステージの書き込み動作とを含む。第1ステージの書き込み動作によって、“Er1”レベル、“B1”レベル、“D1”レベル、及び“F1”レベルが形成される。第1ステージの書き込み動作の後の第2ステージの書き込み動作によって、“Er”レベル~“G”レベルが形成される。
第1ステージの書き込み動作後の“B1”レベル、“D1”レベル、及び“F1”レベルは、それぞれ第2ステージの書き込み動作後の“B”レベル、“D”レベル、及び“F”レベルよりも閾値電圧分布の幅が大きい。第1ステージの書き込み動作後の書き込みレベル数(4)は、第2ステージの書き込み動作後の書き込みレベル数(8)よりも小さい。なお、干渉効果及びプログラムディスターブの影響に起因する意図しない閾値電圧の上昇によって、第2ステージの書き込み動作後の“Er”レベルは第1ステージの書き込み動作後の“Er1”レベルよりも閾値電圧分布の幅が大きい。
2ステージ書き込み動作では、第1ステージの書き込み動作でラフな書き込み動作を行い、第2ステージの書き込み動作で詳細な書き込み動作を行う。具体的には、最終的な書き込みレベル(第2ステージの書き込み動作後の書き込みレベル)が“Er”レベル又は“A”レベルである場合、第1ステージの書き込み動作によって“Er1”レベルに書き込まれた後に、第2ステージの書き込み動作によって“Er”レベル又は“A”レベルに書き込まれる。
上記と同様に、第1ステージの書き込み動作によって“B1”レベルに書き込まれた後に、第2ステージの書き込み動作によって“B”レベル又は“C”レベルに書き込まれる。同様に、第1ステージの書き込み動作によって“D1”レベルに書き込まれた後に、第2ステージの書き込み動作によって“D”レベル又は“E”レベルに書き込まれる。同様に、第1ステージの書き込み動作によって“F1”レベルに書き込まれた後に、第2ステージの書き込み動作によって“F”レベル又は“G”レベルに書き込まれる。
第1ステージの書き込み動作後の1つのレベルから分離した第2ステージの書き込み動作後の複数のレベルのうち最も小さいレベルにおける閾値分布の上端は、分離前のレベル(第1ステージの書き込み動作後のレベル)における閾値分布の上端よりも高電圧側に位置している。具体的には、“B”レベルにおける閾値分布の上端は、“B1”レベルにおける閾値分布の上端よりも高電圧側に位置している。各ステージにおける書き込み動作では、閾値電圧を高くすることしかできないため、上記のような書き込み動作を行う。
本実施形態に係るメモリセルトランジスタMTでは、書き込み済みのメモリセルトランジスタMT(対象のメモリセルトランジスタMT)の閾値電圧は、当該メモリセルトランジスタMTの書き込み動作の後に行われる他のメモリセルトランジスタMTの書き込み動作によって変化する。このように、対象のメモリセルトランジスタMTの閾値電圧が他のメモリセルトランジスタMTの書き込み動作によって変化することを、干渉が発生するという場合がある。
書き込み動作を複数のステージに分けて行うことで、他のメモリセルトランジスタMTへの書き込み動作による干渉の影響を小さくすることができる。
1-11-2.3ステージ書き込み動作
図20は、一実施形態に係る半導体記憶装置における3ステージ書き込み動作を説明する図である。図20に示すように、3ステージ書き込み動作は、第1ステージの書き込み動作と第2ステージの書き込み動作と第3ステージの書き込み動作とを含む。第1ステージの書き込み動作によって、“Er1”レベル及び“D1”レベルが形成される。第1ステージの書き込み動作の後の第2ステージの書き込み動作によって、“Er2”レベル、“B2”レベル、“D2”レベル、及び“F2”レベルが形成される。第2ステージの書き込み動作の後の第3ステージの書き込み動作によって、“Er”レベル~“G”レベルが形成される。図20の第2ステージ及び第3ステージは、それぞれ図19の第1ステージ及び第2ステージと同様なので、これらの詳細な説明を省略する。
図20は、一実施形態に係る半導体記憶装置における3ステージ書き込み動作を説明する図である。図20に示すように、3ステージ書き込み動作は、第1ステージの書き込み動作と第2ステージの書き込み動作と第3ステージの書き込み動作とを含む。第1ステージの書き込み動作によって、“Er1”レベル及び“D1”レベルが形成される。第1ステージの書き込み動作の後の第2ステージの書き込み動作によって、“Er2”レベル、“B2”レベル、“D2”レベル、及び“F2”レベルが形成される。第2ステージの書き込み動作の後の第3ステージの書き込み動作によって、“Er”レベル~“G”レベルが形成される。図20の第2ステージ及び第3ステージは、それぞれ図19の第1ステージ及び第2ステージと同様なので、これらの詳細な説明を省略する。
第1ステージの書き込み動作後の“D1”レベルは、第2ステージの書き込み動作後の“D2”レベルよりも閾値電圧分布の幅が大きい。第1ステージの書き込み動作後の書き込みレベル数(2)は、第2ステージの書き込み動作後の書き込みレベル数(4)よりも小さい。なお、上記と同様に、第2ステージの書き込み動作後の“Er1”レベルは第1ステージの書き込み動作後の“Er0”レベルよりも閾値電圧分布の幅が大きく、第3ステージの書き込み動作後の“Er”レベルは第2ステージの書き込み動作後の“Er1”レベルよりも閾値電圧分布の幅が大きい。
3ステージ書き込み動作では、第1ステージの書き込み動作で、第2ステージの書き込み動作よりもさらにラフな書き込み動作を行う。具体的には、第2ステージの書き込み動作後の書き込みレベルが“Er2”レベル又は“B2”レベルである場合、第1ステージの書き込み動作によって“Er1”レベルに書き込まれた後に、第2ステージの書き込み動作によって“Er2”レベル又は“B2”レベルに書き込まれる。上記と同様に、第1ステージの書き込み動作によって“D1”レベルに書き込まれた後に、第2ステージの書き込み動作によって“D2”レベル及び“F2”レベルに書き込まれる。
なお、上記と同様に、第1ステージの書き込み動作後の1つのレベルから分離した第2ステージの書き込み動作後の複数のレベルのうち最も小さいレベルにおける閾値分布の上端は、分離前のレベル(第1ステージの書き込み動作後のレベル)における閾値分布の上端よりも高電圧側に位置している。具体的には、“D1”レベルにおける閾値分布の上端は、“D0”レベルにおける閾値分布の上端よりも高電圧側に位置している。同様に、第2ステージの書き込み動作後の1つのレベルから分離した第3ステージの書き込み動作後の複数のレベルのうち最も小さいレベルにおける閾値分布の上端は、分離前のレベル(第2ステージの書き込み動作後のレベル)における閾値分布の上端よりも高電圧側に位置している。具体的には、“B”レベルにおける閾値分布の上端は、“B1”レベルにおける閾値分布の上端よりも高電圧側に位置している。
書き込み動作を複数のステージに分けて行うことで、他のメモリセルトランジスタMTへの書き込み動作による干渉の影響を小さくすることができる。
なお、上記のマルチステージの書き込み動作は一例に過ぎず、本実施形態は他の多様なマルチステージの書き込み動作に適用される。
1-11-3.同一層のワード線における書き込み動作
図5及び図21~図24を用いて、同一層のワード線における書き込み動作について説明する。図21~図24は、一実施形態に係る半導体記憶装置のワード線及びメモリピラーのレイアウトを参照した書き込み動作を説明する図である。図21~図24では、メモリピラーMP(MP0~MP15)及びワード線WL(最下層のワード線WLe0、WLo0)が示されている。メモリピラーMPとワード線WLとが隣接する領域にメモリセルトランジスタMTが形成される。
図5及び図21~図24を用いて、同一層のワード線における書き込み動作について説明する。図21~図24は、一実施形態に係る半導体記憶装置のワード線及びメモリピラーのレイアウトを参照した書き込み動作を説明する図である。図21~図24では、メモリピラーMP(MP0~MP15)及びワード線WL(最下層のワード線WLe0、WLo0)が示されている。メモリピラーMPとワード線WLとが隣接する領域にメモリセルトランジスタMTが形成される。
書き込み動作が行われる場合、図5に示すセレクトゲート線SGD0~SGD3のいずれかが選択される。選択されたセレクトゲート線に対応する選択トランジスタST1と同じNANDストリング50oまたは50eに属するメモリセルトランジスタMTに対して書き込み動作が行われる。
各セレクトゲート線に対応する1つの配線層10-0~10-3には、選択トランジスタST1がビット線BLに供給される電圧に応じてオン状態またはオフ状態となる電圧が供給される。
各ワード線WL0~7のうち、書き込み動作の対象となるメモリセルトランジスタMTに対応する配線層11eまたは11oには、メモリセルトランジスタMTに書き込み動作を行うための電圧(例えば、チャネルとしての半導体層71から電荷蓄積層としての絶縁層73へ電子を注入させるための電圧)が供給される。
セレクトゲート線SGD0(配線層10-0)が選択され、最下層のワード線WLe0に書き込み動作を行うための電圧が供給された場合、メモリピラーMP0、MP3、MP4、MP5、MP8、MP11、MP12、MP13におけるNANDストリング50eのうち最下層に位置するメモリセルトランジスタMTに対する書き込み動作がなされる。
セレクトゲート線SGD1(配線層10-1)が選択され、最下層のワード線WLo0に書き込み動作を行うための電圧が供給された場合、メモリピラーMP0、MP1、MP4、MP5、MP8、MP9、MP12、MP13におけるNANDストリング50oのうち最下層に位置するメモリセルトランジスタMTに対する書き込み動作がなされる。
セレクトゲート線SGD2(配線層10-2)が選択され、最下層のワード線WLe0に書き込み動作を行うための電圧が供給された場合、メモリピラーMP1、MP2、MP6、MP7、MP9、MP10、MP14、MP15におけるNANDストリング50eのうち最下層に位置するメモリセルトランジスタMTに対する書き込み動作がなされる。
セレクトゲート線SGD3(配線層10-3)が選択され、最下層のワード線WLo0に書き込み動作を行うための電圧が供給された場合、メモリピラーMP2、MP3、MP6、MP7、MP10、MP11、MP14、MP15におけるNANDストリング50oのうち最下層に位置するメモリセルトランジスタMTに対する書き込み動作がなされる。
ブロックBLKにおいて、同時に書き込み動作の対象となるメモリセルトランジスタMTのグループのことを「ページ」と呼ぶ場合がある。
配線層11eに設けられたワード線WLeを「第1ワード線」という場合がある。配線層11oに設けられたワード線WLoを「第2ワード線」という場合がある。第1ワード線及び第2ワード線が設けられた配線層を「第1層」という場合がある。第1ワード線と第2ワード線とは互いに独立して制御される。各メモリピラーMPはワード線WLe(第1ワード線)とワード線WLo(第2ワード線)とによって挟まれている。メモリピラーMPに設けられたメモリセルトランジスタMTのうち、ワード線WLe(第1ワード線)と対向するメモリセルトランジスタを「第1メモリセル」といい、ワード線WLo(第2ワード線)と対向するメモリセルトランジスタを「第2メモリセル」という。X方向及びY方向に複数のメモリピラーMPが配置されている。
上記の「第1層」に上下方向に隣接する「第2層」の配線層11eに設けられたワード線WLeを「第3ワード線」という場合がある。「第2層」の配線層11oに設けられたワード線WLoを「第4ワード線」という場合がある。「第2層」に上下方向に隣接する「第3層」の配線層11eに設けられたワード線WLeを「第5ワード線」という場合がある。「第3層」の配線層11oに設けられたワード線WLoを「第6ワード線」という場合がある。「第3層」に上下方向に隣接する「第4層」の配線層11eに設けられたワード線WLeを「第7ワード線」という場合がある。「第4層」の配線層11oに設けられたワード線WLoを「第8ワード線」という場合がある。「第4層」に上下方向に隣接する「第5層」の配線層11eに設けられたワード線WLeを「第9ワード線」という場合がある。「第5層」の配線層11oに設けられたワード線WLoを「第10ワード線」という場合がある。
第3ワード線と第4ワード線とは互いに独立して制御される。第5ワード線と第6ワード線とは互いに独立して制御される。第7ワード線と第8ワード線とは互いに独立して制御される。第9ワード線と第10ワード線とは互いに独立して制御される。各メモリピラーMPは、ワード線WLe(第3ワード線)とワード線WLo(第4ワード線)とによって挟まれ、ワード線WLe(第5ワード線)とワード線WLo(第6ワード線)とによって挟まれ、ワード線WLe(第7ワード線)とワード線WLo(第8ワード線)とによって挟まれ、ワード線WLe(第9ワード線)とワード線WLo(第10ワード線)とによって挟まれている。
メモリピラーMPに設けられたメモリセルトランジスタMTのうち、第3ワード線と対向するメモリセルトランジスタを「第3メモリセル」という。第4ワード線と対向するメモリセルトランジスタを「第4メモリセル」という。第5ワード線と対向するメモリセルトランジスタを「第5メモリセル」という。第6ワード線と対向するメモリセルトランジスタを「第6メモリセル」という。第7ワード線と対向するメモリセルトランジスタを「第7メモリセル」という。第8ワード線と対向するメモリセルトランジスタを「第8メモリセル」という。第9ワード線と対向するメモリセルトランジスタを「第9メモリセル」という。第10ワード線と対向するメモリセルトランジスタを「第10メモリセル」という。
なお、本実施形態とは逆に、ワード線WLoと対向するメモリセルトランジスタMTに対して書き込み動作を行った後に、ワード線WLeと対向するメモリセルトランジスタMTに対して書き込み動作を行う場合、第1層、第2層、第3層、第4層、第5層のワード線WLoをそれぞれ第1ワード線、第3ワード線、第5ワード線、第7ワード線、第9ワード線といい、第1層、第2層、第3層、第4層、第5層のワード線WLeをそれぞれ第2ワード線、第4ワード線、第6ワード線、第8ワード線、第10ワード線ということができる。同様に、第1層、第2層、第3層、第4層、第5層のワード線WLoと対向するメモリセルトランジスタMTをそれぞれ第1メモリセル、第3メモリセル、第5メモリセル、第7メモリセル、第9メモリセルといい、第1層、第2層、第3層、第4層、第5層のワード線WLeと対向するメモリセルトランジスタMTをそれぞれ第2メモリセル、第4メモリセル、第6メモリセル、第8メモリセル、第10メモリセルということができる。つまり、互いに対向する2つのメモリセルトランジスタMTにおいて、先に書き込み動作が行われるメモリセルトランジスタMTを奇数番目のメモリセルといい、後から書き込み動作が行われるメモリセルトランジスタMTを偶数番目のメモリセルという。
詳細は後述するが本実施形態では、セレクトゲート線SGD0→SGD2→SGD1→SGD3の順で選択されることで書き込み動作が行われる。換言すると、先の書き込み動作において、複数の配線層11(11-0a、11-0b、11-1~11-7)のうち、ワード線WLe(第1ワード線、第3ワード線、第5ワード線、第7ワード線、第9ワード線)として機能する配線層11e(11-0a、11-0b、11-2、11-4、11-6)と対向する第1メモリセル、第3メモリセル、第5メモリセル、第7メモリセル、第9メモリセルに対する書き込み動作を行う。上記の先の書き込み動作に続いて行われる後の書き込み動作において、ワード線WLo(第2ワード線、第4ワード線、第6ワード線、第8ワード線、第10ワード線)として機能する配線層11o(11-1、11-3、11-5、11-7)と対向する第2メモリセル、第4メモリセル、第6メモリセル、第8メモリセル、第10メモリセルに対する書き込み動作を行う。
図21を用いて、最下層のワード線WLe0またはWLo0に対向するメモリセルトランジスタMTに対する先の書き込み動作として、図5に示すセレクトゲート線SGD0によって選択されるNANDストリング50eに属するメモリセルトランジスタMTに対する書き込み動作を行う場合について説明する。セレクトゲート線SGD0が選択されると、図5に示す配線層10-0a、10-0b、10-0cに対向する選択トランジスタST1がビット線に供給される電圧に応じてオン状態またはオフ状態になる。図21において、配線層11eのうち斜線のハッチングで示された領域(ハッチング領域)は、図5の配線層10-0a、10-0b、10-0cが配置された領域に対応する。つまり、セレクトゲート線SGD0が選択された場合、図21のハッチング領域の配線層11eに対向するメモリセルトランジスタMTに対して書き込み動作が行われる。
図21に示すように、セレクトゲート線SGD0(図5参照)が選択された場合、メモリピラーMP0、MP3、MP4、MP5、MP8、MP11、MP12、MP13の各々のワード線WLe0側に設けられたメモリセルトランジスタMTに対して書き込み動作が行われる。図21において、上記の書き込み動作(先の書き込み動作)によってデータの書き込みが行われたメモリセルトランジスタMTに対応する位置に「1」が表記されている。
図22を用いて、上記の先の書き込み動作に続いて、最下層のワード線WLe0またはWLo0に対応するメモリセルトランジスタMTに対する先の書き込み動作として、図5に示すセレクトゲート線SGD2によって選択されるNANDストリング50eに属するメモリセルトランジスタMTに対する書き込み動作を行う場合について説明する。セレクトゲート線SGD2が選択されると、図5に示す配線層10-2a、10-2bに対向する選択トランジスタST1がビット線に供給される電圧に応じてオン状態またはオフ状態になる。図22において、配線層11eのハッチング領域は、図5の配線層10-2a、10-2bが配置された領域に対応する。つまり、セレクトゲート線SGD2が選択された場合、図22のハッチング領域の配線層11eに対向するメモリセルトランジスタMTに対して書き込み動作が行われる。
図22に示すように、セレクトゲート線SGD2(図5参照)が選択された場合、メモリピラーMP1、MP2、MP6、MP7、MP9、MP10、MP14、MP15の各々のワード線WLe0側に設けられたメモリセルトランジスタMTに対して書き込み動作が行われる。図22において、上記の書き込み動作(先の書き込み動作)によってデータの書き込みが行われたメモリセルトランジスタMTに対応する位置に「2」が表記されている。
上記の図21及び図22に示す書き込み動作によって、ワード線WLe0、WLo0によって挟まれた全てのメモリピラーMP0~MP15において、ワード線WLe0に対向する全てのメモリセルトランジスタMTに対する書き込み動作が完了する。この状態において、メモリピラーMP0~MP15において、ワード線WLo0に対向するメモリセルトランジスタMTには、まだ書き込み動作が行われていない。
図23を用いて、上記の先の書き込み動作に続いて、最下層のワード線WLe0またはWLo0に対応するメモリセルトランジスタMTに対する後の書き込み動作として、図5に示すセレクトゲート線SGD1によって選択されるNANDストリング50oに属するメモリセルトランジスタMTに対する書き込み動作を行う場合について説明する。セレクトゲート線SGD1が選択されると、図5に示す配線層10-1a、10-1bに対向する選択トランジスタST1がビット線に供給される電圧に応じてオン状態またはオフ状態になる。図23において、配線層11oのハッチング領域は、図5の配線層10-1a、10-1bが配置された領域に対応する。つまり、セレクトゲート線SGD1が選択された場合、図23のハッチング領域の配線層11oに対向するメモリセルトランジスタMTに対して書き込み動作が行われる。
図23に示すように、セレクトゲート線SGD1(図5参照)が選択された場合、メモリピラーMP0、MP1、MP4、MP5、MP8、MP9、MP12、MP13の各々のワード線WLo0側に設けられたメモリセルトランジスタMTに対して書き込み動作が行われる。図23において、上記の書き込み動作(後の書き込み動作)によってデータの書き込みが行われたメモリセルトランジスタMTに対応する位置に「3」が表記されている。
図24を用いて、上記の書き込み動作に続いて、最下層のワード線WLe0またはWLo0に対応するメモリセルトランジスタMTに対する後の書き込み動作として、図5に示すセレクトゲート線SGD3によって選択されるNANDストリング50oに属するメモリセルトランジスタMTに対する書き込み動作を行う場合について説明する。セレクトゲート線SGD3が選択されると、図5に示す配線層10-3a、10-3bに対向する選択トランジスタST1がビット線に供給される電圧に応じてオン状態またはオフ状態になる。図24において、配線層11oのハッチング領域は、図5の配線層10-3a、10-3bが配置された領域に対応する。つまり、セレクトゲート線SGD3が選択された場合、図24のハッチング領域の配線層11oに対向するメモリセルトランジスタMTに対して書き込み動作が行われる。
図24に示すように、セレクトゲート線SGD3(図5参照)が選択された場合、メモリピラーMP2、MP3、MP6、MP7、MP10、MP11、MP14、MP15、の各々のワード線WLo0側に設けられたメモリセルトランジスタMTに対して書き込み動作が行われる。図24において、上記の書き込み動作(後の書き込み動作)によってデータの書き込みが行われたメモリセルトランジスタMTに対応する位置に「4」が表記されている。
上記の図23及び図24に示す書き込み動作によって、ワード線WLe0、WLo0によって挟まれた全てのメモリピラーMP0~MP15において、ワード線WLo0に対向する全てのメモリセルトランジスタMTに対する書き込み動作が完了する。
図25を用いて、他のメモリセルの書き込み動作によって発生する干渉が、書き込み済みのメモリセルに与える影響について説明する。図25において、各メモリピラーMPのワード線WL側に記載された数字(1~4)は、図21~図24において、各メモリピラーMPに記載された、書き込み動作の順番を示す数字に対応する。上記と同様に、図25に示された数字(5~8)も書き込み動作の順番を示す数字である。図25では、ワード線WLe0、WLo0と対向する各メモリピラーMPに設けられたメモリセルトランジスタMTに対する書き込み動作が完了した後に、ワード線WLe1、WLo1と対向する各メモリピラーMPに設けられたメモリセルトランジスタMTに対する書き込み動作が行われる。ワード線WLe1、WLo1は、ワード線WLe0、WLo0の上層に設けられた配線層11に形成されるワード線である。
特に、以下の(1)~(3)のメモリセルトランジスタMTの書き込み動作によって、対象のメモリセルトランジスタMTへの干渉が発生する。
(1)対象のメモリセルトランジスタMTと対向する(対象のメモリセルトランジスタMTと同じメモリピラーMPに形成され、かつ、対象のメモリセルトランジスタMTとチャネルを共有する)メモリセルトランジスタMT。
(2)対象のメモリセルトランジスタMTと同一のメモリピラーMPに属し、対象のメモリセルトランジスタMTとZ方向に隣接するメモリセルトランジスタMT。
(3)上記(2)のZ方向に隣接するメモリセルトランジスタMTと対向するメモリセルトランジスタMT。
(1)対象のメモリセルトランジスタMTと対向する(対象のメモリセルトランジスタMTと同じメモリピラーMPに形成され、かつ、対象のメモリセルトランジスタMTとチャネルを共有する)メモリセルトランジスタMT。
(2)対象のメモリセルトランジスタMTと同一のメモリピラーMPに属し、対象のメモリセルトランジスタMTとZ方向に隣接するメモリセルトランジスタMT。
(3)上記(2)のZ方向に隣接するメモリセルトランジスタMTと対向するメモリセルトランジスタMT。
上記のように、対象のメモリセルトランジスタMTへの干渉が発生すると、対象のメモリセルトランジスタMTにおいて書き込み済みのデータ(電荷蓄積層に電荷を注入して変化させた閾値電圧)が変動する場合がある。したがって、干渉が発生する回数が多いメモリセルトランジスタMTでは、干渉が発生する回数が少ないメモリセルトランジスタMTと比べて、書き込み動作が終了した時点における閾値電圧分布の幅を、より小さく抑える必要がある。本実施形態では、セレクトゲート線SGD0~3の各々に対応して1ページが形成される。例えば、セレクトゲート線SGD0が選択された場合、図21に示すように、メモリピラーMP0、MP3、MP4、MP5、MP8、MP11、MP12、MP13の各々のワード線WLe0側に設けられたメモリセルトランジスタMTによって1ページが構成される。例えば、あるページに属するメモリセルトランジスタMTのうち一部のメモリセルトランジスタMTのみが干渉による影響を受けるとしても、そのメモリセルトランジスタMTが干渉を受けた後の閾値電圧分布の幅を考慮して、書き込み動作を行う必要がある。すなわち、あるページに属するメモリセルトランジスタMTのうち一部のメモリセルトランジスタMTのみが干渉による影響を受けるとしても、書き込み動作の精度を上げる必要がある。
図25に示すように、本実施形態では、先の書き込み動作で各メモリピラーMPのワード線WLe0側のメモリセルトランジスタMTに対する書き込みが完了する。その後に、後の書き込み動作で各メモリピラーMPのワード線WLo0側のメモリセルトランジスタMTに対する書き込みが行われる。後の書き込み動作が行われるメモリセルトランジスタMTと対向するメモリセルトランジスタMTは、既に先の書き込み動作が行われている。つまり、ワード線WLe0、WLo0に対向する全てのメモリセルトランジスタMTのうち、各メモリピラーMPの第1の側面に設けられたメモリセルトランジスタMTに対する先の書き込み動作が完了した後に、各メモリピラーMPの第2の側面に設けられたメモリセルトランジスタMTに対する後の書き込み動作が行われる。
ワード線WLe0と対向する、書き込み済みのメモリセルトランジスタMTについて、例えば図25の一番右のメモリピラーMP3のように、書き込み動作「1」の対象となったメモリセルトランジスタMTは、書き込み動作「4」、書き込み動作「5」、及び書き込み動作「8」による3回の干渉を受ける。同様に、例えば図25の右から2つ目のメモリピラーMP7のように、書き込み動作「2」によって書き込まれたメモリセルトランジスタMTは、書き込み動作「4」、「6」、「8」による3回の干渉を受ける。
一方で、ワード線WLo0と対向する、書き込み済みのメモリセルトランジスタMTについて、例えば図25の左から4つのメモリピラーMP4、MP0、MP5、MP1のように、書き込み動作「3」によって書き込まれたメモリセルトランジスタMTは、書き込み動作「5」、「7」による2回の干渉、又は書き込み動作「6」、「7」による2回の干渉しか受けない。同様に、例えば図25の右から3番目及び4番目のメモリピラーMP2、MP6のように、書き込み動作「4」によって書き込まれたメモリセルトランジスタMTは、書き込み動作「6」、「8」による2回の干渉しか受けない。
上記のように、図21~図25に示す本実施形態では、1ページが、3回の干渉を受けるメモリセルトランジスタMTだけで構成された場合と、2回の干渉しか受けないメモリセルトランジスタMTだけで構成された場合とに分けられる。干渉効果による閾値の分布の広がりは、干渉を受ける回数が増えると増加する。したがって、2回の干渉しか受けないメモリセルトランジスタMTによって構成されるページに対する書き込み動作においては、3回の干渉を受けるメモリセルトランジスタMTによって構成されるページに対する書き込み動作と比べて、干渉効果による閾値分布の広がりが小さいため、プログラム電圧のステップアップ幅を大きく設定して書き込みを高速化することができる。
1-11-4.ビット線BLのグループ分け
図5及び図21~図24を用いて、ビット線BLのグループ分けについて説明する。対向するメモリセルトランジスタMTのうち、先のEP動作が行われるメモリセルトランジスタMTを選択するセレクトゲート線SGDと、後のEP動作が行われるメモリセルトランジスタMTを選択するセレクトゲート線SGDと、の組み合わせに応じてビット線がグループ分けされる。
図5及び図21~図24を用いて、ビット線BLのグループ分けについて説明する。対向するメモリセルトランジスタMTのうち、先のEP動作が行われるメモリセルトランジスタMTを選択するセレクトゲート線SGDと、後のEP動作が行われるメモリセルトランジスタMTを選択するセレクトゲート線SGDと、の組み合わせに応じてビット線がグループ分けされる。
例えば、図22及び図23に示すように、メモリピラーMP1、MP9(第1グループGR1)に属するメモリセルトランジスタMTについて、EP動作が行われる場合、同一のメモリピラーMPの対向するメモリセルトランジスタMTの両方に対して同時に書き込み動作を行う。例えば、メモリピラーMP1、MP9内のメモリセルトランジスタMTにEP動作を行う場合、ワード線WLeに対向するメモリセルトランジスタMTを選択するためにセレクトゲート線SGD2を選択し、ワード線WLoに対向するメモリセルトランジスタMTを選択するためにセレクトゲート線SGD1を選択する必要がある。すなわち、メモリピラーMP1、MP9に存するメモリセルトランジスタMTにEP動作する場合、メモリピラーMPを挟むセレクトゲート線SGD1、SGD2を同時に選択する。そして、第1グループGR1に属するビット線BL0、BL4にEP動作を行うための電圧を印加する。その際、セレクトゲート線SGD2によって選択される第2グループGR2に属するメモリピラーMP2、MP6、MP7、MP10、MP14、MP15、及びセレクトゲート線SGD1によって選択される第2グループGR2に属するMP0、MP4、MP5、MP8、MP12、MP13に対しては、メモリピラーMPを挟むセレクトゲート線SGDの一方しか選択されないため、EP動作を抑制する必要がある。EP動作を抑制するために第2グループGR2に属するビット線BL1、BL2、BL3、BL5、BL6、BL7には、EP動作を抑制するためのインヒビット電圧を印加する。
一方、図22及び図24に示すように、メモリピラーMP2、MP6、MP7、MP10、MP14、MP15(第2グループGR2)に存するメモリセルトランジスタMTについて、先のEP動作が行われるときは、ワード線WLeに対向するメモリセルトランジスタMTにEP動作するためにセレクトゲート線SGD2を選択し、ワード線WLoに対向するメモリセルトランジスタMTにEP動作するためにセレクトゲート線SGD3を選択する必要がある。すなわち、メモリピラーMPを挟むセレクトゲート線SGD2、SGD3を同時に選択する。その際、メモリピラーMP1、MP9、MP3、MP11に対しては、メモリピラーMPを挟むセレクトゲート線SGDの一方しか選択されないためEP動作を抑制する必要がある。EP動作を抑制するために第1グループGR1に属するビット線BL0、BL4には書き込みを抑制するためのインヒビット電圧を印加する。
上記のように、本実施形態のようなメモリセルトランジスタMTにおいて、過消去セル用書き込み動作及びベリファイ動作は、対向するメモリセルトランジスタMTに対して一括で行われる。したがって、上記のようにセレクトゲート線の組み合わせが異なる場合、第1グループ及び第2グループに対して、別々に過消去セル用書き込み動作及びベリファイ動作を行う必要がある。
図5に示すように、第1グループのメモリピラーMP1、MP9はビット線BL0、BL4に接続されている。一方、第2グループのメモリピラーMP2、MP6、MP7、MP10、MP14、MP15はビット線BL1~BL3、BL5~BL7に接続されている。換言すると、図5のような構成において、グループ1のメモリピラーMPはビット線BL(4n)(n=0、1、・・・)に属しており、グループ2のメモリピラーMPはビット線BL(4n+1)、BL(4n+2)、BL(4n+3)(n=0、1、・・・)に属している。
グループ1のビット線に属するメモリピラーMPに設けられたメモリセルトランジスタMTに対して過消去セル用書き込み動作を行う場合、グループ2のビット線には電圧VDDが供給され、当該ビット線に属するメモリピラーMPに設けられたメモリセルトランジスタMTはInhibit状態になる。一方、グループ2のビット線に属するメモリピラーMPに設けられたメモリセルトランジスタMTに対して過消去セル用書き込み動作を行う場合、グループ1のビット線には電圧VDDが供給され、当該ビット線に属するメモリピラーMPに設けられたメモリセルトランジスタMTはInhibit状態になる。
1-11-5.「2ステージ書き込み動作」&「2層カットオフ読み出し動作」
図26を用いて、「2ステージ書き込み動作」かつ「2層カットオフ読み出し動作」の場合における書き込み動作の順を説明する。以下の動作は、メモリコントローラ2に設けられた制御回路によって実行される。図26において、「WLe」は図6及び図21~図24の配線層11eに相当する。「WLo」は図6及び図21~図24の配線層11oに相当する。「SGD0」~「SGD3」は、図5に示すSGD0~SGD3に相当する。「Group1」及び「Group2」は、上記の第1グループ及び第2グループに相当する。「WL0」~「WL7」は、図7及び図13に示すワード線WLo0~WLo7、WLe0~WLe7に相当する。WL0~WL7の各々に設けられた「EP」は「1-10.過消去セル用書き込み動作」に示す過消去セル用書き込み動作(EP動作)であり、「1st」及び「2nd」は、それぞれ「1-11-1.2ステージ書き込み動作」に示すマルチステージ書き込みにおける第1ステージの書き込み動作及び第2ステージの書き込み動作に相当する。
図26を用いて、「2ステージ書き込み動作」かつ「2層カットオフ読み出し動作」の場合における書き込み動作の順を説明する。以下の動作は、メモリコントローラ2に設けられた制御回路によって実行される。図26において、「WLe」は図6及び図21~図24の配線層11eに相当する。「WLo」は図6及び図21~図24の配線層11oに相当する。「SGD0」~「SGD3」は、図5に示すSGD0~SGD3に相当する。「Group1」及び「Group2」は、上記の第1グループ及び第2グループに相当する。「WL0」~「WL7」は、図7及び図13に示すワード線WLo0~WLo7、WLe0~WLe7に相当する。WL0~WL7の各々に設けられた「EP」は「1-10.過消去セル用書き込み動作」に示す過消去セル用書き込み動作(EP動作)であり、「1st」及び「2nd」は、それぞれ「1-11-1.2ステージ書き込み動作」に示すマルチステージ書き込みにおける第1ステージの書き込み動作及び第2ステージの書き込み動作に相当する。
図26の各項目に記載された数値は書き込み動作が行われる順序を示す。各数値は前半の値と後半の値とに分かれており、書き込み動作が行われる順序は、前半の値が優先され、前半の値が同じ場合は後半の値の順序で書き込み動作が行われる。つまり、「1-1」→「1-2」→「1-3」→「1-4」→「2-1」→「2-2」→・・・の順序で書き込み動作が行われる。
図26に示すように、まずはワード線WL0に属するメモリセル対してEP動作が行われる。「1-11-4.ビット線BLのグループ分け」で説明したように、EP動作は第1グループ及び第2グループに分けて行われる。具体的には、まず、「1-1」で、SGD0及びSGD3のGroup1に属するメモリセル(メモリピラーMP3、MP11に属するメモリセルトランジスタMT)に対してEP動作が行われる。次に、「1-2」で、SGD0及びSGD1のGroup2に属するメモリセル(メモリピラーMP0、MP4、MP5、MP8、MP12、MP13に属するメモリセルトランジスタMT)に対してEP動作が行われる。次に、「1-3」で、SGD1及びSGD2のGroup1に属するメモリセル(メモリピラーMP1、MP9に属するメモリセルトランジスタMT)に対してEP動作が行われる。次に、「1-4」で、SGD2及びSGD3のGroup2に属するメモリセル(メモリピラーMP2、MP6、MP7、MP10、MP14、MP15に属するメモリセルトランジスタMT)に対してEP動作が行われる。
上記のワード線WL0に属するメモリセルに対するEP動作に続いて、「2-1」~「2-4」で、ワード線WL0に属するメモリセル対して第1ステージの書き込み動作が行われる。当該第1ステージの書き込み動作は、図21~図24に示すように、SGD0→SGD2→SGD1→SGD3の順で行われる。
ワード線WL0に対する第1ステージの書き込み動作に続いて、「3-1」~「3-4」で、ワード線WL1に属するメモリセルに対してEP動作が行われる。ワード線WL1に属するメモリセルに対するEP動作は、ワード線WL0に属するメモリセルに対するEP動作と同じなので、詳細な説明を省略する。ワード線WL1に属するメモリセルに対するEP動作に続いて、「4-1」~「4-4」で、ワード線WL1に属するメモリセルに対して第1ステージの書き込み動作が行われる。当該第1ステージの書き込み動作は、上記のワード線WL0に属するメモリセルに対する第1ステージの書き込み動作と同じなので、詳細な説明を省略する。
上記のワード線WL1に属するメモリセルに対する第1ステージの書き込み動作に続いて、「5-1」~「5-4」で、ワード線WL0に属するメモリセル対して第2ステージの書き込み動作が行われる。当該第2ステージの書き込み動作は、図21~図24に示すように、SGD0→SGD2→SGD1→SGD3の順で行われる。
ワード線WL0に対する第2ステージの書き込み動作に続いて、「6-1」~「6-4」でワード線WL2に属するメモリセルに対するEP動作が行われ、「7-1」~「7-4」で第1ステージの書き込み動作が行われ、その後に、「8-1」~「8-4」でワード線WL1に属するメモリセルに対する第2ステージの書き込み動作が行われる。
上記のように、ワード線WL(n)に属するメモリセルに対してEP動作及び第1ステージの書き込み動作が行われ、続いてワード線WL(n-1)に属するメモリセルに対して第2ステージの書き込み動作が行われ、続いてワード線WL(n+1)に属するメモリセルに対してEP動作が行われる。
上記の動作について、メモリピラーMP0に属するメモリセルトランジスタMTについて説明する。WLe3に属するメモリセルトランジスタMTを「第1メモリセル」という。WLo3に属するメモリセルトランジスタMTを「第2メモリセル」という。WLe2に属するメモリセルトランジスタMTを「第3メモリセル」という。WLo2に属するメモリセルトランジスタMTを「第4メモリセル」という。WLe1に属するメモリセルトランジスタMTを「第5メモリセル」という。WLo1に属するメモリセルトランジスタMTを「第6メモリセル」という。
メモリコントローラ2に設けられた制御回路によって、上記第1メモリセル~第6メモリセルの各々に対して、EP動作(初期書き込み動作)、第1ステージの書き込み動作(第1書き込み動作)、及び第2ステージの書き込み動作(第2書き込み動作)が行われる。
具体的には、WLe2に属する第3メモリセル及びWLo2に属する第4メモリセルに対するEP動作が行われる(「6-1」~「6-4」)。続いて、第3メモリセルに対する第1書き込み動作が行われ(「7-1」、「7-2」)、第4メモリセルに対する第1書き込み動作が行われる(「7-3」、「7-4」)。続いて、WLe1に属する第5メモリセルに対する第2書き込み動作が行われ(「8-1」、「8-2」)、WLo1に属する第6メモリセルに対する第2書き込み動作が行われる(「8-3」、「8-4」)。続いて、WLe3に属する第1メモリセル及びWLo3に属する第2メモリセルに対するEP動作が行われる(「9-1」~「9-4」)。続いて、第1メモリセルに対する第1書き込み動作が行われ(「10-1」、「10-2」)、第2メモリセルに対する第1書き込み動作が行われる(「10-3」、「10-4」)。続いて、第3メモリセルに対する第2書き込み動作が行われ(「11-1」、「11-2」)、第4メモリセルに対する第2書き込み動作が行われる(「11-3」、「11-4」)。
1-11-6.「2ステージ書き込み動作」&「3層カットオフ読み出し動作」
図27を用いて、「2ステージ書き込み動作」かつ「3層カットオフ読み出し動作」の場合における書き込み動作の順を説明する。以下の動作は、メモリコントローラ2に設けられた制御回路によって実行される。3層カットオフ読み出し動作では、図15に示すように読み出し対象のメモリセルの上層に設けられたメモリセルを強制的にオフ状態にする必要があるため、図26に示す動作のように、同一ワード線についてEP動作の直後に第1ステージの書き込み動作を行うことができない。したがって、詳細は後述するが、書き込み対象のメモリセルが属するワード線WL(n)に対する書き込み動作の前に、ワード線WL(n+1)に属するメモリセルに対してEP動作を行う必要がある。なお、以下の説明において、各ワード線におけるEP動作、第1ステージの書き込み動作、及び第2ステージの書き込み動作の順序は図26と同じなので、各々のワード線における各動作の順序の説明を省略する。
図27を用いて、「2ステージ書き込み動作」かつ「3層カットオフ読み出し動作」の場合における書き込み動作の順を説明する。以下の動作は、メモリコントローラ2に設けられた制御回路によって実行される。3層カットオフ読み出し動作では、図15に示すように読み出し対象のメモリセルの上層に設けられたメモリセルを強制的にオフ状態にする必要があるため、図26に示す動作のように、同一ワード線についてEP動作の直後に第1ステージの書き込み動作を行うことができない。したがって、詳細は後述するが、書き込み対象のメモリセルが属するワード線WL(n)に対する書き込み動作の前に、ワード線WL(n+1)に属するメモリセルに対してEP動作を行う必要がある。なお、以下の説明において、各ワード線におけるEP動作、第1ステージの書き込み動作、及び第2ステージの書き込み動作の順序は図26と同じなので、各々のワード線における各動作の順序の説明を省略する。
図27に示すように、まずはワード線WL0に属するメモリセルに対してEP動作が行われる(「1-1」~「1-4」)。続いて、ワード線WL1に属するメモリセルに対してEP動作が行われる(「2-1」~「2-4」)。続いてワード線WL0に属するメモリセルに対して第1ステージの書き込み動作が行われる(「3-1」~「3-4」)。続いて、ワード線WL2に属するメモリセルに対してEP動作が行われる(「4-1」~「4-4」)。続いて、ワード線WL1に属するメモリセルに対して第1ステージの書き込み動作が行われる(「5-1」~「5-4」)。続いて、ワード線WL0に属するメモリセルに対して第2ステージの書き込み動作が行われる(「6-1」~「6-4」)。続いて、ワード線WL3に属するメモリセルに対してEP動作が行われる(「7-1」~「7-4」)。
上記のように、ワード線WL(n)に属するメモリセルに対してEP動作が行われ、続いてワード線WL(n-1)に属するメモリセルに対して第1ステージの書き込み動作が行われ、続いてワード線WL(n-2)に属するメモリセルに対して第2ステージの書き込み動作が行われ、続いてワード線WL(n+1)に属するメモリセルに対してEP動作が行われる。
上記の動作について、メモリピラーMP0に属するメモリセルトランジスタMTについて説明する。WLe0に属するメモリセルトランジスタMTを「第7メモリセル」という。WLo0に属するメモリセルトランジスタMTを「第8メモリセル」という。
具体的には、WLe2に属する第3メモリセル及びWLo2に属する第4メモリセルに対するEP動作が行われる(「4-1」~「4-4」)。続いて、WLe1に属する第5メモリセルに対する第1書き込み動作が行われ(「5-1」、「5-2」)、WLo1に属する第6メモリセルに対する第1書き込み動作が行われる(「5-3」、「5-4」)。続いて、WLe0に属する第7メモリセルに対する第2書き込み動作が行われ(「6-1」、「6-2」)、WLo1に属する第8メモリセルに対する第2書き込み動作が行われる(「6-3」、「6-4」)。続いて、WLe3に属する第1メモリセル及びWLo3に属する第2メモリセルに対するEP動作が行われる(「7-1」~「7-4」)。続いて、第3メモリセルに対する第1書き込み動作が行われ(「8-1」、「8-2」)、第4メモリセルに対する第1書き込み動作が行われる(「8-3」、「8-4」)。続いて、第5メモリセルに対する第2書き込み動作が行われ(「9-1」、「9-2」)、第6メモリセルに対する第2書き込み動作が行われる(「9-3」、「9-4」)。
1-11-7.「3ステージ書き込み動作」&「2層カットオフ読み出し動作」
図28を用いて、「3ステージ書き込み動作」かつ「2層カットオフ読み出し動作」の場合における書き込み動作の順を説明する。以下の動作は、メモリコントローラ2に設けられた制御回路によって実行される。以下の説明において、各ワード線におけるEP動作、第1ステージの書き込み動作、及び第2ステージの書き込み動作の順序は図26と同じなので、各々のワード線における各動作の順序の説明を省略する。また、各ワード線における第3ステージ書き込み動作の順序は、第1ステージ書き込み動作及び第2ステージ書き込み動作の順序と同様なので、説明を省略する。「3rd」は、「1-11-2.3ステージ書き込み動作」に示すマルチステージ書き込みにおける第3ステージの書き込み動作に相当する。
図28を用いて、「3ステージ書き込み動作」かつ「2層カットオフ読み出し動作」の場合における書き込み動作の順を説明する。以下の動作は、メモリコントローラ2に設けられた制御回路によって実行される。以下の説明において、各ワード線におけるEP動作、第1ステージの書き込み動作、及び第2ステージの書き込み動作の順序は図26と同じなので、各々のワード線における各動作の順序の説明を省略する。また、各ワード線における第3ステージ書き込み動作の順序は、第1ステージ書き込み動作及び第2ステージ書き込み動作の順序と同様なので、説明を省略する。「3rd」は、「1-11-2.3ステージ書き込み動作」に示すマルチステージ書き込みにおける第3ステージの書き込み動作に相当する。
図28に示すように、まずはワード線WL0に属するメモリセルに対してEP動作(「1-1」~「1-4」)及び第1ステージ書き込み動作(「2-1」~「2-4」)が行われる。続いて、ワード線WL1に属するメモリセルに対してEP動作(「3-1」~「3-4」)及び第1ステージ書き込み動作(「4-1」~「4-4」)が行われる。続いて、ワード線WL0に属するメモリセルに対して第2ステージの書き込み動作が行われる(「5-1」~「5-4」)。続いて、ワード線WL2に属するメモリセルに対してEP動作(「6-1」~「6-4」)及び第1ステージ書き込み動作(「7-1」~「7-4」)が行われる。続いて、ワード線WL1に属するメモリセルに対して第2ステージの書き込み動作が行われる(「8-1」~「8-4」)。続いて、ワード線WL0に属するメモリセルに対して第3ステージの書き込み動作が行われる(「9-1」~「9-4」)。続いて、ワード線WL3に属するメモリセルに対してEP動作(「10-1」~「10-4」)及び第1ステージ書き込み動作(「11-1」~「11-4」)が行われる。
上記のように、ワード線WL(n)に属するメモリセルに対してEP動作及び第1ステージの書き込み動作が行われ、続いてワード線WL(n-1)に属するメモリセルに対して第2ステージの書き込み動作が行われ、続いてワード線WL(n-2)に属するメモリセルに対して第3ステージの書き込み動作が行われ、続いてワード線WL(n+1)に属するメモリセルに対してEP動作及び第1ステージの書き込み動作が行われる。
メモリコントローラ2に設けられた制御回路によって、上記第1メモリセル~第8メモリセルの各々に対して、EP動作(初期書き込み動作)、第1ステージの書き込み動作(第1書き込み動作)、第2ステージの書き込み動作(第2書き込み動作)、及び第3ステージの書き込み動作(第3書き込み動作)が行われる。
具体的には、第6メモリセルに対する第2書き込み動作(「8-3」、「8-4」)の後に、WLe0に属する第7メモリセルに対する第3書き込み動作が行われ(「9-1」、「9-2」)、WLo0に属する第8メモリセルに対する第3書き込み動作が行われる(「9-3」、「9-4」)。続いて、WLe3に属する第1メモリセル及びWLo3に属する第2メモリセルに対するEP動作が行われる(「10-1」~「10-4」)。また、第4メモリセルに対する第2書き込み動作(「12-3」、「12-4」)の後に、第5メモリセルに対する第3書き込み動作が行われ(「13-1」、「13-2」)、第6メモリセルに対する第3書き込み動作が行われる(「13-3」、「13-4」)。
1-11-8.「3ステージ書き込み動作」&「3層カットオフ読み出し動作」
図29を用いて、「3ステージ書き込み動作」かつ「3層カットオフ読み出し動作」の場合における書き込み動作の順を説明する。以下の動作は、メモリコントローラ2に設けられた制御回路によって実行される。以下の説明において、各ワード線におけるEP動作、第1ステージの書き込み動作、第2ステージの書き込み動作、及び第3ステージの書き込み動作の順序は図28と同じなので、各々のワード線における各動作の順序の説明を省略する。
図29を用いて、「3ステージ書き込み動作」かつ「3層カットオフ読み出し動作」の場合における書き込み動作の順を説明する。以下の動作は、メモリコントローラ2に設けられた制御回路によって実行される。以下の説明において、各ワード線におけるEP動作、第1ステージの書き込み動作、第2ステージの書き込み動作、及び第3ステージの書き込み動作の順序は図28と同じなので、各々のワード線における各動作の順序の説明を省略する。
図29に示すように、まずはワード線WL0に属するメモリセルに対してEP動作(「1-1」~「1-4」)が行われる。続いて、ワード線WL1に属するメモリセルに対してEP動作(「2-1」~「2-4」)が行われる。続いて、ワード線WL0に属するメモリセルに対して第1ステージの書き込み動作が行われる(「3-1」~「3-4」)。続いて、ワード線WL2に属するメモリセルに対してEP動作(「4-1」~「4-4」)が行われる。続いて、ワード線WL1に属するメモリセルに対して第1ステージの書き込み動作が行われる(「5-1」~「5-4」)。続いて、ワード線WL0に属するメモリセルに対して第2ステージの書き込み動作が行われる(「6-1」~「6-4」)。続いて、ワード線WL3に属するメモリセルに対してEP動作(「7-1」~「7-4」)が行われる。続いて、ワード線WL2に属するメモリセルに対して第1ステージの書き込み動作が行われる(「8-1」~「8-4」)。続いて、ワード線WL1に属するメモリセルに対して第2ステージの書き込み動作が行われる(「9-1」~「9-4」)。続いて、ワード線WL0に属するメモリセルに対して第3ステージの書き込み動作が行われる(「10-1」~「10-4」)。続いて、ワード線WL4に属するメモリセルに対してEP動作(「11-1」~「11-4」)が行われる。
上記のように、ワード線WL(n)に属するメモリセルに対してEP動作が行われ、続いてワード線WL(n-1)に属するメモリセルに対して第1ステージの書き込み動作が行われ、続いてワード線WL(n-2)に属するメモリセルに対して第2ステージの書き込み動作が行われ、続いてワード線WL(n-3)に属するメモリセルに対して第3ステージの書き込み動作が行われ、続いてワード線WL(n+1)に属するメモリセルに対してEP動作が行われる。
上記の動作について、メモリピラーMP0に属するメモリセルトランジスタMTについて説明する。WLe4に属するメモリセルトランジスタMTを「第1メモリセル」という。WLo4に属するメモリセルトランジスタMTを「第2メモリセル」という。WLe3に属するメモリセルトランジスタMTを「第3メモリセル」という。WLo3に属するメモリセルトランジスタMTを「第4メモリセル」という。WLe2に属するメモリセルトランジスタMTを「第5メモリセル」という。WLo2に属するメモリセルトランジスタMTを「第6メモリセル」という。WLe1に属するメモリセルトランジスタMTを「第7メモリセル」という。WLo1に属するメモリセルトランジスタMTを「第8メモリセル」という。WLe0に属するメモリセルトランジスタMTを「第9メモリセル」という。WLo0に属するメモリセルトランジスタMTを「第10メモリセル」という。
メモリコントローラ2に設けられた制御回路によって、上記第1メモリセル~第10メモリセルの各々に対して、EP動作(初期書き込み動作)、第1ステージの書き込み動作(第1書き込み動作)、第2ステージの書き込み動作(第2書き込み動作)、及び第3ステージの書き込み動作(第3書き込み動作)が行われる。
具体的には、WLe3に属する第3メモリセル及びWLo3に属する第4メモリセルに対するEP動作が行われる(「7-1」~「7-4」)。続いて、WLe2に属する第5メモリセルに対する第1書き込み動作が行われ(「8-1」、「8-2」)、WLo2に属する第6メモリセルに対する第1書き込み動作が行われる(「8-3」、「8-4」)。続いて、WLe1に属する第7メモリセルに対する第2書き込み動作が行われ(「9-1」、「9-2」)、WLo1に属する第8メモリセルに対する第2書き込み動作が行われる(「9-3」、「9-4」)。続いて、WLe0に属する第9メモリセルに対する第3書き込み動作が行われ(「10-1」、「10-2」)、WLo0に属する第10メモリセルに対する第3書き込み動作が行われる(「10-3」、「10-4」)。続いて、WLe4に属する第1メモリセル及びWLo4に属する第2メモリセルに対するEP動作が行われる(「11-1」~「11-4」)。続いて、第3メモリセルに対する第1書き込み動作が行われ(「12-1」、「12-2」)、第4メモリセルに対する第1書き込み動作が行われる(「12-3」、「12-4」)。続いて、第5メモリセルに対する第2書き込み動作が行われ(「13-1」、「13-2」)、第6メモリセルに対する第2書き込み動作が行われる(「13-3」、「13-4」)。続いて、第7メモリセルに対する第3書き込み動作が行われ(「14-1」、「14-2」)、第8メモリセルに対する第3書き込み動作が行われる(「14-3」、「14-4」)。
以上のように、本実施形態に係るメモリシステムによると、本実施形態のように対向するメモリセルトランジスタMTのチャネルがメモリピラーMPの一部を共有する構造において、マルチステージ書き込み動作を行う場合であっても、誤書き込み及び誤読み出しを抑制することができる。
<第2実施形態>
図30~図33を用いて、第2実施形態に係るメモリシステムについて説明する。第2実施形態に係るメモリシステムは、第1実施形態に係るメモリシステムと書き込み動作が相違する。その他の点において、第2実施形態は第1実施形態と同様の構成を有するため、説明を省略する。
図30~図33を用いて、第2実施形態に係るメモリシステムについて説明する。第2実施形態に係るメモリシステムは、第1実施形態に係るメモリシステムと書き込み動作が相違する。その他の点において、第2実施形態は第1実施形態と同様の構成を有するため、説明を省略する。
第1実施形態では、メモリセルへの書き込み動作を行う直前に過消去セル用書き込み動作を行っていたが、第2実施形態では、例えばページ単位又はブロック単位のメモリセルに対する消去動作の後に、複数のワード線WLに対して過消去セル用書き込み動作(EP動作)を実行する。
図30は、一実施形態に係る半導体記憶装置における一括EP動作及び一括ベリファイ動作を示す図である。図30に示すように、全てのワード線WL(図30の例では、ワード線WL0~WL7)に対して一括で過消去セル用書き込み電圧Vpgmが供給される。この動作を「一括EP動作」という。そして、その後、当該全てのワード線WLに対して一括でベリファイ電圧Vpvfyが供給される。この動作を「一括ベリファイ動作」という。一括EP動作と一括ベリファイ動作とは交互に複数回繰り返される。上記のように、本実施形態では、メモリピラーMPに設けられた全ての有効なメモリセルに対して一括でEP動作を行う。なお、「有効な」メモリセルとは、メモリコントローラ2の書き込み要求又は読み出し要求によって書き込み動作又は読み出し動作が行われるメモリセルを意味し、ダミーセルなどを除外することを意味する。
図31は、一実施形態に係る半導体記憶装置におけるベリファイ動作を説明する図である。図31に示すグラフは一括EP動作前後の“Er”状態の閾値電圧分布である。図31において点線で示された閾値電圧分布は、消去動作直後の閾値電圧分布であり、実線で示された閾値電圧分布は、一括EP動作後の閾値電圧分布である。
本実施形態のように、一括EP動作及び一括ベリファイ動作を行う場合、NANDストリングにおいて直列に接続されたメモリセルトランジスタMTのうち1つでも閾値電圧分布の下裾が電圧Vnnvfyよりも高い状態になると、NANDストリングを流れる電流が遮断される。そのため、閾値電圧分布の下裾の電圧Vnnvfyでベリファイ動作を行った場合、NANDストリングの含まれるメモリセルトランジスタMTのうち、閾値電圧分布の下裾が電圧Vnnvfyを超えたメモリセルトランジスタMTを特定することが難しい。
上記の問題を解決するために、本実施形態では、図31に示すように、閾値電圧分布の上裾の電圧Vepvfyで(つまり、閾値電圧分布の高電圧側の電圧値に基づいて)ベリファイ動作を行う。電圧Vepvfyの値は、電圧Vnnvfy及び予想されるEP動作後の閾値電圧分布のプロファイルに基づいて決定される。
複数のワード線WLに一括してEP動作を実行する場合においても、対向するメモリセルトランジスタMTの両方に対して同時に書き込み動作を行うために、メモリピラーMPを挟む2つのセレクトゲート線SGDを同時に選択する。例えば、メモリピラーMP1、MP9に形成されたメモリセルトランジスタMTのうち複数層のワード線WLに対向するメモリセルトランジスタMTについてEP動作を行う場合、ワード線WLeに対向するメモリセルトランジスタMTを選択するためにセレクトゲート線SGD2を選択し、ワード線WLoに対向するメモリセルトランジスタMTを選択するためにセレクトゲート線SGD1を選択する必要がある。すなわち、メモリピラーMP1、MP9に存するメモリセルトランジスタMTにEP動作する場合、メモリピラーMPを挟むセレクトゲート線SGD1、SGD2を同時に選択する。そして、第1グループGR1に属するビット線BL0、BL4にEP動作を行うための電圧を印加する。その際、セレクトゲート線SGD2によって選択される第2グループGR2に属するMP2、MP6、MP7、MP10、MP14、MP15、及びセレクトゲート線SGD1によって選択される第2グループGR2に属するMP0、MP4、MP5、MP8、MP12、MP13に対しては、メモリピラーMPを挟むセレクトゲート線SGDの一方しか選択されないため、EP動作を抑制する必要がある。EP動作を抑制するために第2グループGR2に属するビット線BL1、BL2、BL3、BL5、BL6、BL7には、EP動作を抑制するためのインヒビット電圧を印加する。
一方、図22及び図24に示すように、メモリピラーMP2、MP6、MP7、MP10、MP14、MP15(第2グループGR2)に属するメモリセルトランジスタMTについて、先のEP動作が行われるときは、ワード線WLeに対向するメモリセルトランジスタMTにEP動作するためにセレクトゲート線SGD2を選択し、ワード線WLoに対向するメモリセルトランジスタMTにEP動作するためにセレクトゲート線SGD3を選択する必要がある。すなわち、メモリピラーMPを挟むセレクトゲート線SGD2、SGD3を同時に選択する。その際、メモリピラーMP1、MP9、MP3、MP11に対しては、メモリピラーMPを挟むセレクトゲート線SGDの一方しか選択されないためEP動作を抑制する必要がある。EP動作を抑制するために第1グループGR1に属するビット線BL0、BL4には書き込みを抑制するためのインヒビット電圧を印加する。
図30では、NANDストリングに含まれる全てのメモリセルトランジスタMTに対して一括でEP動作及びベリファイ動作を行う構成について説明したが、図32に示すように、NANDストリングに含まれる一部のメモリセルトランジスタMTに対して一括でEP動作及びベリファイ動作を行ってもよい。
図32の例では、ワード線WL0~WL7のうち、前半のワード線WL0~WL3に対して一括EP動作及び一括ベリファイ動作を行う。前半のワード線WL0~WL3に対して一括EP動作を行う場合、ワード線WL0~WL3にはVpgmが供給され、残りのワード線WL4~WL7にはVpassが供給される。また、前半のワード線WL0~WL3に対してベリファイ動作を行う場合、ワード線WL0~WL3にはVpvfyが供給され、残りのワード線WL4~WL7にはVreadが供給される。上記の一括EP動作と一括ベリファイ動作とは交互に複数回繰り返される。上記の動作に続いて、図33に示すように、後半のワード線WL4~WL7に対して一括EP動作及び一括ベリファイ動作が交互に複数回繰り返される。
以上、本発明について図面を参照しながら説明したが、本発明は上記の実施形態に限られるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、本実施形態の圧縮・伸長回路を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。さらに、上述した各実施形態は、相互に矛盾がない限り適宜組み合わせが可能であり、各実施形態に共通する技術事項については、明示の記載がなくても各実施形態に含まれる。
上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
1:メモリシステム、 2:メモリコントローラ、 3:パッケージ、 4:パワーマネージャ、 5~8:半導体記憶装置、 9:基準抵抗、 10、11:配線層、 10-0d、10-2d:第1接続部、 10-1d、10-3d:第2接続部、 12:配線層、 13:半導体基板、 16、17、19:コンタクトプラグ、 17d:第1接続領域、 18、20:金属配線層、 19d:第2接続領域、 21:メモリセルアレイ、 22:入出力回路、 23:補正回路、 24:ロジック制御回路、 25:温度センサ、 26:レジスタ、 27:シーケンサ、 28:電圧生成回路、 29:ドライバセット、 30:ロウデコーダ、 31:センスアンプ、 32:入出力用パッド群、 33:補正用パッド、 34:ロジック制御用パッド群、 40:半導体層、 41~43、46、48:絶縁層、 45:AlO層、 47:バリアメタル層、 50:ストリング、 61:プロセッサ、 62:内蔵メモリ、 63:インタフェース回路、 64:バッファメモリ、 65:ホストインタフェース回路、 70、72~74:絶縁層、 71:半導体層、 75:AlO層、 76:バリアメタル層、 77:絶縁層
Claims (13)
- 第1層に設けられた第1ワード線と、
前記第1層に設けられ、前記第1ワード線とは独立して制御される第2ワード線と、
前記第1層に隣接する第2層に設けられた第3ワード線と、
前記第2層に設けられ、前記第3ワード線とは独立して制御される第4ワード線と、
前記第2層に隣接する第3層に設けられた第5ワード線と、
前記第3層に設けられ、前記第5ワード線とは独立して制御される第6ワード線と、
前記第1ワード線と前記第2ワード線とによって挟まれ、前記第3ワード線と前記第4ワード線とによって挟まれ、前記第5ワード線と前記第6ワード線とによって挟まれ、前記第1ワード線に対向する第1メモリセル、前記第2ワード線に対向する第2メモリセル、前記第3ワード線に対向する第3メモリセル、前記第4ワード線に対向する第4メモリセル、前記第5ワード線に対向する第5メモリセル、及び前記第6ワード線に対向する第6メモリセルを含む、複数のメモリピラーと、
制御回路と、を有し、
前記制御回路は、
前記第1メモリセル乃至前記第6メモリセルの各々に対して、消去状態のしきい値電圧を読み出し動作時に供給される最低電圧以上にする初期書き込み動作、前記初期書き込み動作の後の第1書き込み動作、及び前記第1書き込み動作の後の第2書き込み動作を行い、
前記第3メモリセル及び前記第4メモリセルに対する前記初期書き込み動作を行い、
前記第3メモリセルに対する前記第1書き込み動作を行い、
前記第4メモリセルに対する前記第1書き込み動作を行い、
前記第5メモリセルに対する前記第2書き込み動作を行い、
前記第6メモリセルに対する前記第2書き込み動作を行い、
前記第1メモリセル及び前記第2メモリセルに対する前記初期書き込み動作を行うメモリシステム。 - 前記第1メモリセル、前記第3メモリセル、及び前記第5メモリセルを含む前記メモリピラーに設けられた第1メモリストリングへの制御を行う第1セレクトゲート線と、
前記第2メモリセル、前記第4メモリセル、及び前記第6メモリセルを含む前記メモリピラーに設けられた第2メモリストリングへの制御を行う第2セレクトゲート線と、をさらに有し、
前記複数のメモリピラーは、
前記第1セレクトゲート線と前記第2セレクトゲート線とによって挟まれた第1グループのメモリピラーと、
前記第1セレクトゲート線又は前記第2セレクトゲート線に隣接し、前記第1セレクトゲート線又は前記第2セレクトゲート線と他のセレクトゲート線とによって挟まれた第2グループのメモリピラーと、を含み、
前記制御回路は、前記第1グループのメモリピラーに属するメモリセルに対して前記初期書き込み動作を行った後に、前記第2グループのメモリピラーに属するメモリセルに対して前記初期書き込み動作を行う、請求項1に記載のメモリシステム。 - 前記第3層に隣接する第4層に設けられた第7ワード線と、
前記第4層に設けられ、前記第7ワード線とは独立して制御される第8ワード線と、をさらに有し、
前記メモリピラーは、
前記第7ワード線と前記第8ワード線とによって挟まれ、
前記第7ワード線に対向する第7メモリセル及び前記第8ワード線に対向する第8メモリセルをさらに含み、
前記制御回路は、
前記第1メモリセル乃至前記第8メモリセルの各々に対して、前記初期書き込み動作、前記第1書き込み動作、前記第2書き込み動作、及び前記第2書き込み動作の後の第3書き込み動作を行い、
前記第6メモリセルに対する前記第2書き込み動作の後に、前記第7メモリセルに対する前記第3書き込み動作を行い、前記第8メモリセルに対する前記第3書き込み動作を行い、
前記第8メモリセルに対する前記第3書き込み動作の後に、前記第1メモリセル及び前記第2メモリセルに対する前記初期書き込み動作を行い、
前記第4メモリセルに対する前記第2書き込み動作の後に、前記第5メモリセルに対する前記第3書き込み動作を行い、前記第6メモリセルに対する前記第3書き込み動作を行う、請求項1に記載のメモリシステム。 - 前記第1メモリセル、前記第3メモリセル、前記第5メモリセル、及び前記第7メモリセルを含む前記メモリピラーに設けられた第1メモリストリングへの制御を行う第1セレクトゲート線と、
前記第2メモリセル、前記第4メモリセル、前記第6メモリセル、及び前記第8メモリセルを含む前記メモリピラーに設けられた第2メモリストリングへの制御を行う第2セレクトゲート線と、をさらに有し、
前記複数のメモリピラーは、
前記第1セレクトゲート線と前記第2セレクトゲート線とによって挟まれた第1グループのメモリピラーと、
前記第1セレクトゲート線又は前記第2セレクトゲート線に隣接し、前記第1セレクトゲート線又は前記第2セレクトゲート線と他のセレクトゲート線とによって挟まれた第2グループのメモリピラーと、を含み、
前記制御回路は、前記第1グループのメモリピラーに属するメモリセルに対して前記初期書き込み動作を行った後に、前記第2グループのメモリピラーに属するメモリセルに対して前記初期書き込み動作を行う、請求項3に記載のメモリシステム。 - 第1層に設けられた第1ワード線と、
前記第1層に設けられ、前記第1ワード線とは独立して制御される第2ワード線と、
前記第1層に隣接する第2層に設けられた第3ワード線と、
前記第2層に設けられ、前記第3ワード線とは独立して制御される第4ワード線と、
前記第2層に隣接する第3層に設けられた第5ワード線と、
前記第3層に設けられ、前記第5ワード線とは独立して制御される第6ワード線と、
前記第3層に隣接する第4層に設けられた第7ワード線と、
前記第4層に設けられ、前記第7ワード線とは独立して制御される第8ワード線と、
前記第1ワード線と前記第2ワード線とによって挟まれ、前記第3ワード線と前記第4ワード線とによって挟まれ、前記第5ワード線と前記第6ワード線とによって挟まれ、前記第7ワード線と前記第8ワード線とによって挟まれ、前記第1ワード線に対向する第1メモリセル、前記第2ワード線に対向する第2メモリセル、前記第3ワード線に対向する第3メモリセル、前記第4ワード線に対向する第4メモリセル、前記第5ワード線に対向する第5メモリセル、前記第6ワード線に対向する第6メモリセル、前記第7ワード線に対向する第7メモリセル、及び前記第8ワード線に対向する第8メモリセル、を含む、複数のメモリピラーと、
制御回路と、を有し、
前記制御回路は、
前記第1メモリセル乃至前記第8メモリセルの各々に対して、消去状態のしきい値電圧を読み出し動作時に供給される最低電圧以上にする初期書き込み動作、前記初期書き込み動作の後の第1書き込み動作、及び前記第1書き込み動作の後の第2書き込み動作を行い、
前記第3メモリセル及び前記第4メモリセルに対する前記初期書き込み動作を行い、
前記第5メモリセルに対する前記第1書き込み動作を行い、
前記第6メモリセルに対する前記第1書き込み動作を行い、
前記第7メモリセルに対する前記第2書き込み動作を行い、
前記第8メモリセルに対する前記第2書き込み動作を行い、
前記第1メモリセル及び前記第2メモリセルに対する前記初期書き込み動作を行うメモリシステム。 - 前記第1メモリセル、前記第3メモリセル、前記第5メモリセル、及び前記第7メモリセルを含む前記メモリピラーに設けられた第1メモリストリングへの制御を行う第1セレクトゲート線と、
前記第2メモリセル、前記第4メモリセル、前記第6メモリセル、及び前記第8メモリセルを含む前記メモリピラーに設けられた第2メモリストリングへの制御を行う第2セレクトゲート線と、をさらに有し、
前記複数のメモリピラーは、
前記第1セレクトゲート線と前記第2セレクトゲート線とによって挟まれた第1グループのメモリピラーと、
前記第1セレクトゲート線又は前記第2セレクトゲート線に隣接し、前記第1セレクトゲート線又は前記第2セレクトゲート線と他のセレクトゲート線とによって挟まれた第2グループのメモリピラーと、を含み、
前記制御回路は、前記第1グループのメモリピラーに属するメモリセルに対して前記初期書き込み動作を行った後に前記第2グループのメモリピラーに属するメモリセルに対して前記初期書き込み動作を行う、請求項5に記載のメモリシステム。 - 前記第4層に隣接する第5層に設けられた第9ワード線と、
前記第5層に設けられ、前記第9ワード線とは独立して制御される第10ワード線と、をさらに有し、
前記メモリピラーは、
前記第9ワード線と前記第10ワード線とによって挟まれ、
前記第9ワード線に対向する第9メモリセル及び前記第10ワード線に対向する第10メモリセルをさらに含み、
前記制御回路は、
前記第1メモリセル乃至前記第10メモリセルの各々に対して、前記初期書き込み動作、前記第1書き込み動作、前記第2書き込み動作、及び前記第2書き込み動作の後の第3書き込み動作を行い、
前記第8メモリセルに対する前記第2書き込み動作の後に、前記第9メモリセルに対する前記第3書き込み動作を行い、前記第10メモリセルに対する前記第3書き込み動作を行い、
前記第10メモリセルに対する前記第3書き込み動作の後に、前記第1メモリセル及び前記第2メモリセルに対する前記初期書き込み動作を行い、
前記第6メモリセルに対する前記第2書き込み動作の後に、前記第7メモリセルに対する前記第3書き込み動作を行い、前記第8メモリセルに対する前記第3書き込み動作を行う、請求項6に記載のメモリシステム。 - 前記第1メモリセル、前記第3メモリセル、前記第5メモリセル、前記第7メモリセル、及び前記第9メモリセルを含む前記メモリピラーに設けられた第1メモリストリングへの制御を行う第1セレクトゲート線と、
前記第2メモリセル、前記第4メモリセル、前記第6メモリセル、前記第8メモリセル、及び前記第10メモリセルを含む前記メモリピラーに設けられた第2メモリストリングへの制御を行う第2セレクトゲート線と、をさらに有し、
前記複数のメモリピラーは、
前記第1セレクトゲート線と前記第2セレクトゲート線とによって挟まれた第1グループのメモリピラーと、
前記第1セレクトゲート線又は前記第2セレクトゲート線に隣接し、前記第1セレクトゲート線又は前記第2セレクトゲート線と他のセレクトゲート線とによって挟まれた第2グループのメモリピラーと、を含み、
前記制御回路は、前記第1グループのメモリピラーに属するメモリセルに対して前記初期書き込み動作を行った後に、前記第2グループのメモリピラーに属するメモリセルに対して前記初期書き込み動作を行う、請求項7に記載のメモリシステム。 - 複数の層の各々に設けられた、第1ワード線及び前記第1ワード線とは独立して制御される第2ワード線と、
前記第1ワード線と前記第2ワード線とによって挟まれ、前記第1ワード線に対向する第1メモリセル及び前記第2ワード線に対向する第2メモリセルを含む、複数のメモリピラーと、
制御回路と、を有し、
制御回路は、前記複数の層に設けられた前記第1メモリセル及び前記第2メモリセルに対して、消去動作を行った後に、消去状態のしきい値電圧を読み出し動作時に供給される最低電圧以上にする初期書き込み動作を行うメモリシステム。 - 制御回路は、前記メモリピラーに設けられた、全ての有効なメモリセルに対して一括で前記初期書き込み動作を行う、請求項9に記載のメモリシステム。
- 制御回路は、前記メモリピラーに設けられた、全ての有効なメモリセルのうち一部のメモリセルに対して一括で前記初期書き込み動作を行う、請求項9に記載のメモリシステム。
- 制御回路は、前記初期書き込み動作における書き込み動作とベリファイ動作とを複数回繰り返す、請求項10又は11に記載のメモリシステム。
- 前記制御回路は、前記初期書き込み動作におけるベリファイ動作を、前記初期書き込み動作によって構成される閾値電圧分布の高電圧側の電圧値に基づいて行う、請求項10乃至12のいずれか一に記載のメモリシステム。
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