JP2022135488A - メモリシステム - Google Patents

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Abstract

【課題】メモリシステムの消費電力を低減すること。【解決手段】メモリシステムは、第１層に設けられた第１ワード線及び第２ワード線、第２層に設けられた第３ワード線及び第４ワード線、第３層に設けられた第５ワード線及び第６ワード線、第１メモリセル～第６メモリセルを含むメモリピラー、並びに、制御回路と、を有し、前記制御回路は、前記第３メモリセル及び前記第４メモリセルに対する初期書き込み動作を行い、前記第３メモリセルに対する第１書き込み動作を行い、前記第４メモリセルに対する前記第１書き込み動作を行い、前記第５メモリセルに対する第２書き込み動作を行い、前記第６メモリセルに対する前記第２書き込み動作を行い、前記第１メモリセル及び前記第２メモリセルに対する前記初期書き込み動作を行う。【選択図】図２６

Description

本開示の実施形態は半導体記憶装置を備えたメモリシステムに関する。
半導体記憶装置としてのＮＡＮＤ型フラッシュメモリと、当該ＮＡＮＤ型フラッシュメモリを制御するコントローラと、を備えるメモリシステムが知られている。
特開２０１７－１６８１６３号公報 特開２０１８－１６４０７０号公報
メモリシステムの消費電力を低減すること。
一実施形態に係るメモリシステムは、第１層に設けられた第１ワード線と、前記第１層に設けられ、前記第１ワード線とは独立して制御される第２ワード線と、前記第１層に隣接する第２層に設けられた第３ワード線と、前記第２層に設けられ、前記第３ワード線とは独立して制御される第４ワード線と、前記第２層に隣接する第３層に設けられた第５ワード線と、前記第３層に設けられ、前記第５ワード線とは独立して制御される第６ワード線と、前記第１ワード線と前記第２ワード線とによって挟まれ、前記第３ワード線と前記第４ワード線とによって挟まれ、前記第５ワード線と前記第６ワード線とによって挟まれ、前記第１ワード線に対向する第１メモリセル、前記第２ワード線に対向する第２メモリセル、前記第３ワード線に対向する第３メモリセル、前記第４ワード線に対向する第４メモリセル、前記第５ワード線に対向する第５メモリセル、及び前記第６ワード線に対向する第６メモリセルを含む、複数のメモリピラーと、制御回路と、を有する。前記制御回路は、前記第１メモリセル乃至前記第６メモリセルの各々に対して、消去状態のしきい値電圧を読み出し動作時に供給される最低電圧以上にする初期書き込み動作、前記初期書き込み動作の後の第１書き込み動作、及び前記第１書き込み動作の後の第２書き込み動作を行い、前記第３メモリセル及び前記第４メモリセルに対する前記初期書き込み動作を行い、前記第３メモリセルに対する前記第１書き込み動作を行い、前記第４メモリセルに対する前記第１書き込み動作を行い、前記第５メモリセルに対する前記第２書き込み動作を行い、前記第６メモリセルに対する前記第２書き込み動作を行い、前記第１メモリセル及び前記第２メモリセルに対する前記初期書き込み動作を行う。
一実施形態に係るメモリシステムの電源系統を説明するためのブロック図である。 一実施形態に係るメモリシステムの信号系統の構成を説明するためのブロック図である。 一実施形態に係る半導体記憶装置の構成を説明するためのブロック図である。 一実施形態に係る半導体記憶装置のメモリセルアレイの回路構成を示す図である。 一実施形態に係る半導体記憶装置のセレクトゲート線、ビット線、及びメモリピラーのレイアウトを示す図である。 一実施形態に係る半導体記憶装置のワード線及びメモリピラーのレイアウトを示す図である。 図６に示す半導体記憶装置のＡ－Ａ’断面図である。 図６に示す半導体記憶装置のＢ－Ｂ’断面図である。 図７に示すメモリセルのＣ－Ｃ’断面図である。 図９に示すメモリセルのＤ－Ｄ’断面図である。 図９に示すメモリセルの変形例である。 図１１に示すメモリセルのＥ－Ｅ’断面図である。 一実施形態に係る半導体記憶装置において隣接するストリング 一実施形態に係るメモリセルトランジスタのしきい値分布を示す図である。 一実施形態に係る半導体記憶装置における２層カットオフ読み出し動作を説明する図である。 一実施形態に係る半導体記憶装置における３層カットオフ読み出し動作を説明する図である。 一実施形態に係る半導体記憶装置におけるベリファイ動作を説明する図である。 一実施形態に係る半導体記憶装置における過消去セル用書き込み動作を説明する図である。 一実施形態に係る半導体記憶装置における２ステージ書き込み動作を説明する図である。 一実施形態に係る半導体記憶装置における３ステージ書き込み動作を説明する図である。 一実施形態に係る半導体記憶装置のワード線及びメモリピラーのレイアウトを参照した書き込み動作を説明する図である。 一実施形態に係る半導体記憶装置のワード線及びメモリピラーのレイアウトを参照した書き込み動作を説明する図である。 一実施形態に係る半導体記憶装置のワード線及びメモリピラーのレイアウトを参照した書き込み動作を説明する図である。 一実施形態に係る半導体記憶装置のワード線及びメモリピラーのレイアウトを参照した書き込み動作を説明する図である。 一実施形態に係る半導体記憶装置において、対象のメモリセルが、他のメモリセルの書き込み動作によって発生する干渉を受ける様子を説明する図である。 一実施形態に係る半導体記憶装置の書き込み順を示す図である。 一実施形態に係る半導体記憶装置の書き込み順を示す図である。 一実施形態に係る半導体記憶装置の書き込み順を示す図である。 一実施形態に係る半導体記憶装置の書き込み順を示す図である。 一実施形態に係る半導体記憶装置における一括ＥＰ動作及び一括ベリファイ動作を示す図である。 一実施形態に係る半導体記憶装置におけるベリファイ動作を説明する図である。 一実施形態に係る半導体記憶装置における一括ＥＰ動作及び一括ベリファイ動作を示す図である。 一実施形態に係る半導体記憶装置における一括ＥＰ動作及び一括ベリファイ動作を示す図である。
以下、本実施形態にかかる不揮発性半導体記憶装置を図面を参照して具体的に説明する。以下の説明において、略同一の機能及び構成を有する要素について、同一符号が付されており、必要な場合にのみ重複して説明する。以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示する。実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定されない。実施形態の技術的思想は、特許請求の範囲に対して、種々の変更を加えたものであってもよい。
以下の説明では、信号Ｘ＜ｎ：０＞（ｎは自然数）とは、（ｎ＋１）ビットの信号であり、各々が１ビットの信号である信号Ｘ＜０＞、Ｘ＜１＞、・・・、及びＸ＜ｎ＞の集合を意味する。構成要素Ｙ＜ｎ：０＞とは、信号Ｘ＜ｎ：０＞の入力又は出力に１対１に対応する構成要素Ｙ＜０＞、Ｙ＜１＞、・・・、及びＹ＜ｎ＞の集合を意味する。
以下の説明では、信号ＢＺは、信号Ｚの反転信号であることを示す。あるいは、信号Ｚが制御信号である場合、信号Ｚが正論理であり、信号ＢＺが負論理である。すなわち、信号Ｚの“Ｈ”レベルがアサートに対応し、信号Ｚの“Ｌ”レベルがネゲートに対応する。信号ＢＺの“Ｌ”レベルがアサートに対応し、信号Ｚの“Ｈ”レベルがネゲートに対応する。
以下の説明において、Ａ／Ｂという表記はＡ又はＢを意味する。例えば、Ｘは、Ａ／Ｂ、Ｃ／Ｄ、及びＥを有する、という場合、ＸがＡ、Ｃ、及びＥを有する場合とＸがＢ、Ｄ、及びＥを有する場合とを含む。
＜第１実施形態＞
図１～図２１を用いて、第１実施形態に係るメモリシステムについて説明する。第１実施形態に係るメモリシステムは、例えば、半導体記憶装置としてのＮＡＮＤ型フラッシュメモリと、当該ＮＡＮＤ型フラッシュメモリを制御するメモリコントローラと、を含む。
１－１．メモリシステムの全体構成
第１実施形態に係るメモリシステムの全体構成について、図１及び図２を用いて説明する。メモリシステム１は、例えば、外部の図示しないホスト機器と通信する。メモリシステム１は、ホスト機器から受信したデータを保持し、半導体記憶装置５～８から読み出されたデータをホスト機器に送信する。
図１は、第１実施形態に係るメモリシステムの電源系統を説明するためのブロック図である。図１に示すように、メモリシステム１はメモリコントローラ（memory controller）２、ＮＡＮＤパッケージ（NAND package）３、パワーマネージャ（power manager）４、及び基準抵抗９を備えている。ＮＡＮＤパッケージ３は、例えば、複数の半導体記憶装置（semiconductor storage device）５～８を含む。図１の例では、ＮＡＮＤパッケージ３内に４つのチップが含まれる場合が示されている。以下の説明では、半導体記憶装置５～８はそれぞれ、チップＡ～Ｄと読替えてもよい。
パワーマネージャ４は、メモリコントローラ２及びＮＡＮＤパッケージ３に供給される電圧を管理するためのＩＣ（Integrated circuit）である。パワーマネージャ４は、例えば、メモリコントローラ２及びＮＡＮＤパッケージ３に電圧ＶＣＣＱを供給する。電圧ＶＣＣＱは、メモリコントローラ２とＮＡＮＤパッケージ３との間の入出力信号に用いられる電圧の基準電圧として用いられる。パワーマネージャ４は、例えば、ＮＡＮＤパッケージ３に電圧ＶＣＣを供給する。電圧ＶＣＣは、ＮＡＮＤパッケージ３内で用いられるその他の電圧の基準電圧として用いられる。
ＮＡＮＤパッケージ３は、基準抵抗９を介して電圧ＶＳＳと接続される。基準抵抗９は、例えば、ＮＡＮＤパッケージ３内の半導体記憶装置５～８の各々の出力インピーダンスを補正するために用いられる。電圧ＶＳＳは、接地電圧であり、例えば、メモリシステム１内のグラウンド（０Ｖ）として定義される。
図２は、一実施形態に係るメモリシステムの信号系統の構成を説明するためのブロック図である。図２に示すように、メモリコントローラ２は半導体記憶装置５～８を制御する。具体的には、メモリコントローラ２は、半導体記憶装置５～８にデータを書き込み、半導体記憶装置５～８からデータを読出す。メモリコントローラ２は、ＮＡＮＤバスによって半導体記憶装置５～８に接続される。
半導体記憶装置５～８の各々は、複数のメモリセルを備え、データを不揮発に記憶する。半導体記憶装置５～８の各々は、例えば、個別のチップイネーブル信号が供給されることで、又は、個別のチップアドレスが予め割当てられることで、一意に識別可能な半導体チップである。従って、半導体記憶装置５～８の各々は、メモリコントローラ２の指示によって独立に動作可能である。
半導体記憶装置５～８の各々と接続されたＮＡＮＤバスにおいて、同種の信号が送受信される。ＮＡＮＤバスは、複数の信号線を含み、ＮＡＮＤインタフェースに従った信号の送受信を行う。ＢＣＥはチップイネーブル信号であり、負論理で動作する。ＢＲＢはレディビジー信号であり、負論理で動作する。ＣＬＥはコマンドラッチイネーブル信号であり、正論理で動作する。ＡＬＥはアドレスラッチイネーブル信号であり、正論理で動作する。ＢＷＥはライトイネーブル信号であり、負論理で動作する。ＲＥ及びＢＲＥはリードイネーブル信号及びその反転信号である。ＲＥは正論理で動作する。ＢＲＥは負論理で動作する。例えば、ＲＥ及び／又はＢＲＥは、出力指示信号として機能する。ＢＷＰはライトプロテクト信号であり、不論理で動作する。
ＤＱ＜７：０＞はデータ信号である。データ信号ＤＱ＜７：０＞は入出力端子（Ｉ／Ｏポート）を介して入出力される。例えば、信号ＤＱＳ及びＢＤＱＳはデータストローブ信号及びその反転信号である。ＤＱＳ及び／又はＢＤＱＳは、ストローブ信号又はタイミング制御信号として機能する。ストローブ信号（ＤＱＳ／ＢＤＱＳ）は、互いに逆の位相を有する信号対である。ストローブ信号は、データ信号ＤＱ＜７：０＞の送受信タイミングを規定する信号である。信号ＢＣＥ０～ＢＣＥ３は、メモリコントローラ２から半導体記憶装置５～８の各々に独立して送信される。信号ＢＲＢ０～ＢＲＢ３は、半導体記憶装置５～８の各々からメモリコントローラ２に独立して送信される。信号ＣＬＥ、ＡＬＥ、ＢＷＥ、ＲＥ、ＢＲＥ、及びＢＷＰは、メモリコントローラ２から半導体記憶装置５～８に共通して送信される。
信号ＢＣＥ０～ＢＣＥ３の各々は、半導体記憶装置５～８をイネーブル（有効）にするための信号である。信号ＣＬＥは、信号ＣＬＥが“Ｈ（High）”レベルである間に半導体記憶装置５～８に送信されるデータ信号ＤＱ＜７：０＞がコマンドであることを半導体記憶装置５～８に通知する。信号ＡＬＥは、信号ＡＬＥが“Ｈ”レベルである間に半導体記憶装置５～８に送信されるデータ信号ＤＱ＜７：０＞がアドレスであることを半導体記憶装置５～８に通知する。信号ＢＷＥは、信号ＢＷＥが“Ｌ（Low）”レベルである間に半導体記憶装置５～８に送信されるデータ信号ＤＱ＜７：０＞を半導体記憶装置５～８に書き込むことを指示する。
信号ＲＥ及びＢＲＥは、半導体記憶装置５～８にデータ信号ＤＱ＜７：０＞を出力することを指示し、例えば、データ信号ＤＱ＜７：０＞を出力する際の半導体記憶装置５～８の動作タイミングを制御する。信号ＢＷＰは、データ書き込み及び消去の禁止を半導体記憶装置５～８に指示する。信号ＢＲＢ０～ＢＲＢ３の各々は、半導体記憶装置５～８がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。
データ信号ＤＱ＜７：０＞は、例えば、８ビットの信号である。データ信号ＤＱ＜７：０＞は、半導体記憶装置５～８とメモリコントローラ２との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。信号ＤＱＳ及びＢＤＱＳは、例えば、信号ＲＥ及びＢＲＥに基づいて生成され、データ信号ＤＱ＜７：０＞に係る半導体記憶装置５～８の動作タイミングを制御する。
メモリコントローラ２は、プロセッサ（ＣＰＵ：Central Processing Unit）６１、内蔵メモリ（ＲＡＭ：Random Access Memory）６２、ＮＡＮＤインタフェース回路６３、バッファメモリ６４、及びホストインタフェース回路６５を備えている。
プロセッサ６１はメモリコントローラ２全体の動作を制御する。プロセッサ（processor）６１は、例えば、外部から受信したデータの書き込み命令に応答して、ＮＡＮＤインタフェースに基づく書き込み命令を半導体記憶装置５～８に対して発行する。この機能は、読み出し、消去、及び校正等の動作に共通する機能である。
内蔵メモリ（built-in memory）６２は、例えば、ＤＲＡＭ（Dynamic RAM）等の半導体メモリであり、プロセッサ６１の作業領域として使用される。内蔵メモリ６２は、半導体記憶装置５～８を管理するためのファームウェア、及び各種の管理テーブル等を保持する。
ＮＡＮＤインタフェース回路（NAND interface）６３は、上述のＮＡＮＤバスを介して半導体記憶装置５～８と接続され、半導体記憶装置５～８との通信を実行する。ＮＡＮＤインタフェース回路６３は、プロセッサ６１の指示により、コマンド、アドレス、及び書き込みデータを半導体記憶装置５～８に送信する。ＮＡＮＤインタフェース回路６３は、半導体記憶装置５～８からステータス、及び読み出しデータを受信する。
バッファメモリ（buffer memory）６４は、メモリコントローラ２が半導体記憶装置５～８及び外部から受信したデータ等を一時的に保持する。
ホストインタフェース回路（host interface）６５は、外部の図示しないホスト機器と接続され、ホスト機器との通信を実行する。ホストインタフェース回路６５は、例えば、ホスト機器から受信した命令及びデータを、それぞれプロセッサ６１及びバッファメモリ６４に転送する。
１－２．半導体記憶装置の構成
第１実施形態に係る半導体記憶装置の構成例について、図３を用いて説明する。半導体記憶装置５～８は、例えば、同等の構成を有する。このため、以下の説明では、半導体記憶装置５～８のうち、半導体記憶装置５の構成について説明し、半導体記憶装置６～８の構成については、その説明を省略する。
図３に示すように、半導体記憶装置５は、メモリセルアレイ（memory cell array）２１、入出力回路（input/output）２２、ＺＱ補正回路（ZQ calibration）２３、ロジック制御回路（logic control）２４、温度センサ（temp. sensor）２５、レジスタ（register）２６、シーケンサ（sequencer）２７、電圧生成回路（voltage generation）２８、ドライバセット（driver set）２９、ロウデコーダ（row decoder）３０、センスアンプ（sense amplifier）３１、入出力用パッド群３２、ＺＱ補正用パッド３３、及びロジック制御用パッド群３４を備えている。
メモリセルアレイ２１は、ワード線及びビット線に関連付けられた複数の不揮発性メモリセル（図示せず）を含む。
入出力回路２２は、メモリコントローラ２に対するデータ信号ＤＱ＜７：０＞の送受信を行う。入出力回路２２は、データ信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ２６に転送する。入出力回路２２は、センスアンプ３１に対する書き込みデータ及び読み出しデータの送受信を行う。
ＺＱ補正回路２３は、ＺＱ補正用パッド３３を介して、基準抵抗９に基づいて半導体記憶装置５の出力インピーダンスを補正する。
ロジック制御回路２４は、メモリコントローラ２から信号ＢＣＥ０、ＣＬＥ、ＡＬＥ、ＢＷＥ、ＲＥ、ＢＲＥ、及びＢＷＰを受信する。ロジック制御回路２４は、信号ＢＲＢ０をメモリコントローラ２に転送して半導体記憶装置５の状態を外部に通知する。
温度センサ２５は、半導体記憶装置５内の温度を測定可能な機能を有する。温度センサ２５は、測定した温度に関する情報をシーケンサ２７に送出する。温度センサ２５は、メモリセルアレイ２１の温度とみなし得る温度が測定可能な範囲において、半導体記憶装置５内の任意の場所に設けられることができる。
レジスタ２６は、コマンド及びアドレスを保持する。レジスタ２６は、アドレスをロウデコーダ３０及びセンスアンプ３１に転送すると共に、コマンドをシーケンサ２７に転送する。
シーケンサ２７は、コマンドを受け取り、受け取ったコマンドに基づくシーケンスに従って半導体記憶装置５の全体を制御する。シーケンサ２７は、温度センサ２５から受けた温度に関する情報を、入出力回路２２を介してメモリコントローラ２に送出する。
電圧生成回路２８は、シーケンサ２７からの指示に基づき、データの書き込み、読み出し、及び消去等の動作に必要な電圧を生成する。電圧生成回路２８は、生成した電圧をドライバセット２９に供給する。
ドライバセット２９は、複数のドライバを含み、レジスタ２６からのアドレスに基づいて、電圧生成回路２８からの電圧をロウデコーダ３０及びセンスアンプ３１に供給する。ドライバセット２９は、例えば、アドレス中のロウアドレスに基づき、ロウデコーダ３０に電圧を供給する。
ロウデコーダ３０は、レジスタ２６からアドレス中のロウアドレスを受取り、当該ロウアドレスに基づく行のメモリセルを選択する。選択された行のメモリセルには、ロウデコーダ３０を介してドライバセット２９からの電圧が転送される。
センスアンプ３１は、データの読み出し時には、メモリセルからビット線に読出された読み出しデータを感知し、感知した読み出しデータを入出力回路２２に転送する。センスアンプ３１は、データの書き込み時には、ビット線を介して書き込まれる書き込みデータをメモリセルに転送する。センスアンプ３１は、レジスタ２６からアドレス中のカラムアドレスを受取り、当該カラムアドレスに基づくカラムのデータを出力する。
入出力用パッド群３２は、メモリコントローラ２から受信したデータ信号ＤＱ＜７：０＞、信号ＤＱＳ、及び信号ＢＤＱＳを入出力回路２２に転送する。入出力用パッド群３２は、入出力回路２２から送信されたデータ信号ＤＱ＜７：０＞を半導体記憶装置５の外部に転送する。
ＺＱ補正用パッド３３は、一端が基準抵抗９に接続され、他端がＺＱ補正回路２３に接続される。
ロジック制御用パッド群３４は、メモリコントローラ２から受信した信号ＢＣＥ０、ＣＬＥ，ＡＬＥ、ＢＷＥ、ＲＥ、ＢＲＥ、及びＢＷＰをロジック制御回路２４に転送する。ロジック制御用パッド群３４は、ロジック制御回路２４から送信されたＢＲＢ０を半導体記憶装置５の外部に転送する。
１－３．メモリセルアレイ２１の構成
メモリセルアレイ２１の回路構成について、図４を用いて説明する。図４は、ブロックＢＬＫの等価回路図である。図示するように、ブロックＢＬＫは複数のメモリグループＭＧ（ＭＧ０、ＭＧ１、ＭＧ２、・・・）を含む。各々のメモリグループＭＧは、複数のＮＡＮＤストリング５０を含む。以下の説明において、偶数番目のメモリグループＭＧｅ（ＭＧ０、ＭＧ２、ＭＧ４、・・・）のＮＡＮＤストリングをＮＡＮＤストリング５０ｅと呼び、奇数番目のメモリグループＭＧｏ（ＭＧ１、ＭＧ３、ＭＧ５、・・・）のＮＡＮＤストリングをＮＡＮＤストリング５０ｏと呼ぶ。
ＮＡＮＤストリング５０の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）及び選択トランジスタＳＴ１、ＳＴ２を含む。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備える。メモリセルトランジスタＭＴは閾値電圧を持っており、制御ゲートに閾値電圧以上の電圧が印加されるとオン状態になる。メモリセルトランジスタＭＴに対する書き込み動作がなされると、すなわち、メモリセルトランジスタＭＴの電荷蓄積層に電子が注入されると、メモリセルトランジスタＭＴの閾値電圧は変化する。電荷蓄積層に電子が注入されている状態におけるメモリセルトランジスタＭＴの閾値電圧は、電荷蓄積層に電子が注入されていない状態におけるメモリセルトランジスタＭＴの閾値電圧よりも高い。メモリセルトランジスタＭＴは、電荷蓄積層に電子を注入されることによる閾値電圧の変化を介して、データを不揮発に保持する。８個のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。
メモリグループＭＧの各々における選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ（ＳＧＤ０、ＳＧＤ１、・・・）に接続される。各セレクトゲート線ＳＧＤは、ロウデコーダ３０によって独立に制御される。偶数番目のメモリグループＭＧｅ（ＭＧ０、ＭＧ２、・・・）の各々における選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳｅに共通接続される。奇数番目のメモリグループＭＧｏ（ＭＧ１、ＭＧ３、・・・）の各々における選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳｏに共通接続される。セレクトゲート線ＳＧＳｅ及びＳＧＳｏは、共通に接続されてもよく、独立に制御可能であってもよい。
同一のブロックＢＬＫ内のメモリグループＭＧｅに含まれるメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）の制御ゲートは、それぞれワード線ＷＬｅ（ＷＬｅ０～ＷＬｅ７）に共通接続される。他方で、メモリグループＭＧｏに含まれるメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）の制御ゲートは、それぞれワード線ＷＬｏ（ＷＬｏ０～ＷＬｏ７）に共通接続される。ワード線ＷＬｅ及びＷＬｏは、ロウデコーダ３０によって独立に制御される。
ブロックＢＬＫは、例えばデータの消去単位である。すなわち、同一ブロックＢＬＫ内に含まれるメモリセルトランジスタＭＴが保持するデータは、一括して消去される。消去された状態のメモリセルトランジスタＭＴの閾値電圧は、書き込まれた状態のメモリセルトランジスタＭＴの閾値電圧と比べて低い。
メモリセルアレイ２１内において、同一列に設けられたＮＡＮＤストリング５０の選択トランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ０～ＢＬ（Ｌ－１）、但し（Ｌ－１）は２以上の自然数）に共通接続される。すなわち、ビット線ＢＬは、複数のメモリグループＭＧ間でＮＡＮＤストリング５０に共通接続される。メモリセルアレイ２１内において、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続される。
つまり、メモリグループＭＧは、異なるビット線ＢＬに接続され、かつ同一のセレクトゲート線ＳＧＤに接続された複数のＮＡＮＤストリング５０を含む。ブロックＢＬＫは、ワード線ＷＬを共通にする複数のメモリグループＭＧを含む。メモリセルアレイ２１は、ビット線ＢＬを共通にする複数のブロックＢＬＫを含む。メモリセルアレイ２１内において、上記セレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤが半導体基板の上方に積層されることで、メモリセルトランジスタＭＴが三次元に積層されている。
＜メモリセルアレイの平面レイアウトについて＞
図５を用いて、メモリセルアレイ２１の平面構成について説明する。図５は、あるブロックＢＬＫの、半導体基板面（ＸＹ平面）内における、セレクトゲート線ＳＧＤの平面レイアウトを示す。本実施形態では、１つのブロックＢＬＫ内に４つのセレクトゲート線ＳＧＤが含まれる場合について説明する。
図５に示すように、Ｘ方向に長手を有する配線層１０－０ａ、１０－０ｂ、１０－０ｃは、Ｙ方向に長手を有する第１接続部（1st connect）１０－０ｄによって接続されている。２本の配線層１０－０ａ、１０－０ｃはＹ方向の両端に設けられている。配線層１０－０ａ、１０－０ｂは、他の１の配線層（配線層１０－１ａ）を挟んでＹ方向に隣接している。第１接続部１０－０ｄはＸ方向の一端に設けられている。３本の配線層１０－０ａ、１０－０ｂ、１０－０ｃがセレクトゲート線ＳＧＤ０として機能する。
Ｘ方向に長手を有する配線層１０－１ａ、１０－１ｂは、Ｙ方向に長手を有する第２接続部（2nd connect）１０－１ｄによって接続されている。配線層１０－１ａは、配線層１０－０ａ、１０－０ｂの間に設けられている。配線層１０－１ｂは、配線層１０－０ｂと他の１の配線層（配線層１０－２ａ）との間に設けられている。第２接続部１０－１ｄは、Ｘ方向において第１接続部１０－０ｄの反対側である他端に設けられている。２本の配線層１０－１ａ、１０－１ｂがセレクトゲート線ＳＧＤ１として機能する。
Ｘ方向に長手を有する配線層１０－２ａ、１０－２ｂは、Ｙ方向に長手を有する第１接続部１０－２ｄによって接続されている。同様に、Ｘ方向に長手を有する配線層１０－３ａ、１０－３ｂは、Ｙ方向に長手を有する第２接続部１０－３ｄによって接続されている。配線層１０－２ａは、配線層１０－１ｂと配線層１０－３ａとの間に設けられている。配線層１０－３ａは、配線層１０－２ａと配線層１０－２ｂとの間に設けられている。配線層１０－２ｂは、配線層１０－３ａと配線層１０－３ｂとの間に設けられている。配線層１０－３ｂは、配線層１０－２ｂと配線層１０－０ｃとの間に設けられている。第１接続部１０－２ｄは、Ｘ方向において第１接続部１０－０ｄと同じ側である一端に設けられている。第２接続部１０－３ｄは、Ｘ方向において第１接続部１０－０ｄの反対側である他端に設けられている。２本の配線層１０－２ａ、１０－２ｂがセレクトゲート線ＳＧＤ２として機能する。２本の配線層１０－３ａ、１０－３ｂがセレクトゲート線ＳＧＤ３として機能する。
本実施形態では、各々の配線層が第１接続部１０－０ｄ、１０－２ｄ、又は第２接続部１０－１ｄ、１０－３ｄによって接続された構成が例示されているが、この構成に限定されない。例えば、各々の配線層が独立しており、配線層１０－０ａ、１０－０ｂ、１０－０ｃに同じ電圧が供給され、配線層１０－１ａ、１０－１ｂに同じ電圧が供給され、配線層１０－２ａ、１０－２ｂに同じ電圧が供給され、配線層１０－３ａ、１０－３ｂに同じ電圧が供給されるように制御されてもよい。
配線層１０－０ａ、１０－０ｂ、１０－０ｃに隣接するメモリピラーＭＰを含むグループをメモリグループＭＧ０という。配線層１０－１ａ、１０－１ｂに隣接するメモリピラーＭＰを含むグループをメモリグループＭＧ１という。配線層１０－２ａ、１０－２ｂに隣接するメモリピラーＭＰを含むグループをメモリグループＭＧ２という。配線層１０－３ａ、１０－３ｂに隣接するメモリピラーＭＰを含むグループをメモリグループＭＧ３という。
ブロックＢＬＫ内においてＹ方向に隣接する配線層１０は絶縁されている。隣接する配線層１０を絶縁する領域を、スリットＳＬＴ２と呼ぶ。スリットＳＬＴ２では、例えば半導体基板面から、少なくとも配線層１０が設けられるレイヤまでの領域が絶縁層によって埋め込まれている。メモリセルアレイ２１内には、例えばＹ方向に、図５に示すブロックＢＬＫが複数配列されている。Ｙ方向に隣接するブロックＢＬＫ間も、上記と同様に絶縁されている。隣接するブロックＢＬＫを絶縁する領域を、スリットＳＬＴ１と呼ぶ。スリットＳＬＴ１はＳＬＴ２と同様の構成を有する。
Ｙ方向に隣接する配線層１０間には、複数のメモリピラーＭＰ（ＭＰ０～ＭＰ１５）が設けられる。複数のメモリピラーＭＰの各々はＺ方向に長手を有する。Ｚ方向は、ＸＹ方向に直交する方向であり、すなわち半導体基板面に直交する方向である。複数のメモリピラーＭＰはメモリセル部（memory cell）に設けられている。
具体的には、配線層１０－０ａ、１０－１ａの間にはメモリピラーＭＰ４、ＭＰ１２が設けられている。配線層１０－１ａ、１０－０ｂの間にはメモリピラーＭＰ０、ＭＰ８が設けられている。配線層１０－０ｂ、１０－１ｂの間にはメモリピラーＭＰ５、ＭＰ１３が設けられている。配線層１０－１ｂ、１０－２ａの間にはメモリピラーＭＰ１、ＭＰ９が設けられている。配線層１０－２ａ、１０－３ａの間にはメモリピラーＭＰ６、ＭＰ１４が設けられている。配線層１０－３ａ、１０－２ｂの間にはメモリピラーＭＰ２、ＭＰ１０が設けられている。配線層１０－２ｂ、１０－３ｂの間にはメモリピラーＭＰ７、ＭＰ１５が設けられている。配線層１０－３ｂ、１０－０ｃの間にはメモリピラーＭＰ３、ＭＰ１１が設けられている。
メモリピラーＭＰは、選択トランジスタＳＴ１、ＳＴ２及びメモリセルトランジスタＭＴを形成する構造体である。メモリピラーＭＰの詳細な構造は後述する。
メモリピラーＭＰ０～ＭＰ３は、Ｙ方向に沿って配列されている。メモリピラーＭＰ８～ＭＰ１１は、メモリピラーＭＰ０～ＭＰ３に対してＸ方向に隣接する位置において、Ｙ方向に沿って配列されている。つまり、メモリピラーＭＰ０～ＭＰ３と、メモリピラーＭＰ８～ＭＰ１１とが並行に配列されている。
メモリピラーＭＰ４～ＭＰ７及びメモリピラーＭＰ１２～ＭＰ１５は、それぞれＹ方向に沿って配列される。メモリピラーＭＰ４～ＭＰ７は、Ｘ方向において、メモリピラーＭＰ０～ＭＰ３とメモリピラーＭＰ８～ＭＰ１１との間に位置する。メモリピラーＭＰ１２～ＭＰ１５は、メモリピラーＭＰ４～ＭＰ７に対してＸ方向に隣接する位置において、Ｙ方向に沿って配列されている。つまり、メモリピラーＭＰ４～ＭＰ７と、メモリピラーＭＰ１２～ＭＰ１５とが並行に配列されている。
メモリピラーＭＰ０～ＭＰ３の上方には、２本のビット線ＢＬ０、ＢＬ１が設けられる。ビット線ＢＬ０はメモリピラーＭＰ１、ＭＰ３に共通に接続される。ビット線ＢＬ１はメモリピラーＭＰ０、ＭＰ２に共通に接続される。メモリピラーＭＰ４～ＭＰ７の上方には、２本のビット線ＢＬ２、ＢＬ３が設けられる。ビット線ＢＬ２はメモリピラーＭＰ５、ＭＰ７に共通に接続される。ビット線ＢＬ３はメモリピラーＭＰ４、ＭＰ６に共通に接続される。
メモリピラーＭＰ８～ＭＰ１１の上方には、２本のビット線ＢＬ４、ＢＬ５が設けられる。ビット線ＢＬ４はメモリピラーＭＰ９、ＭＰ１１に共通に接続される。ビット線ＢＬ５はメモリピラーＭＰ８、ＭＰ１０に共通に接続される。メモリピラーＭＰ１２～ＭＰ１５の上方には、２本のビット線ＢＬ６、ＢＬ７が設けられる。ビット線ＢＬ６はメモリピラーＭＰ１３、ＭＰ１５に共通に接続される。ビット線ＢＬ７はメモリピラーＭＰ１２、ＭＰ１４に共通に接続される。
本実施形態の場合、メモリピラーＭＰ０～ＭＰ３、ＭＰ８～ＭＰ１１のＹ方向の位置は、メモリピラーＭＰ４～ＭＰ７、ＭＰ１２～ＭＰ１５に対して、メモリピラーＭＰ間の距離の１／２だけシフトした位置に設けられる。メモリピラーＭＰは、Ｙ方向において隣接する２つの配線層１０の間に設けられ、いずれかのスリットＳＬＴ２の一部に埋め込まれるようにして設けられ、且つＹ方向に隣接するメモリピラーＭＰ間には１つのスリットＳＬＴ２が存在する。
詳細は後述するが、メモリピラーＭＰ１、ＭＰ３に接続されたビット線ＢＬ０及びメモリピラーＭＰ９、ＭＰ１１に接続されたビット線ＢＬ４を第１グループＧＲ１という場合がある。メモリピラーＭＰ０、２、４～７に接続されたビット線ＢＬ１～ＢＬ３及びメモリピラーＭＰ８、ＭＰ１０、ＭＰ１２～ＭＰ１５に接続されたビット線ＢＬ５～ＢＬ７を第２グループＧＲ２という場合がある。
なお、スリットＳＬＴ１を挟んで隣接する配線層１０－０ａと１０－０ｃとの間の領域には、メモリピラーＭＰは設けられない。ただし、プロセス安定性の観点から、当該領域に、ＢＬに接続されないダミーのメモリピラーＭＰが設けられてもよい。
図６は、図５と同様に、ＸＹ平面におけるワード線ＷＬの平面レイアウトを示している。図６は図５の１ブロック分の領域に対応しており、図５で説明した配線層１０よりも下層に設けられる配線層１１のレイアウトである。
図６に示すように、Ｘ方向に延びる９個の配線層１１（１１－０ａ、１１－０ｂ、１１－１～１１－７）が、Ｙ方向に沿って配列されている。各配線層１１－０ａ、１１－０ｂ、１１－１～１１－７は、絶縁層を介して配線層１０－０～１０－７の下層に設けられる。
各配線層１１は、ワード線ＷＬ７として機能する。その他のワード線ＷＬ０～ＷＬ６もワード線ＷＬ７と同様の構成及び機能を有する。図６に示すように、ワード線ＷＬｅ７として機能する配線層１１－０ａ、１１－２、１１－４、１１－６、１１－０ｂは、それぞれＸ方向に長手を有し、Ｙ方向に並んで配置されている。これらの配線層１１－０ａ、１１－２、１１－４、１１－６、１１－０ｂは、Ｙ方向に長手を有する第１接続部（1st connect）１１－８によって接続されている。第１接続部１１－８はＸ方向の一端に設けられている。配線層１１－０ａ、１１－２、１１－４、１１－６、１１－０ｂは、第１接続部１１－８を介してロウデコーダ３０に接続される。第１接続部１１－８及び配線層１１－０ａ、１１－２、１１－４、１１－６、１１－０ｂをまとめて配線層１１ｅという場合がある。
ワード線ＷＬｏ７として機能する配線層１１－１、１１－３、１１－５、１１－７は、それぞれＸ方向に長手を有し、Ｙ方向に並んで配置されている。これらの配線層１１－１、１１－３、１１－５、１１－７は、Ｙ方向に長手を有する第２接続部（2nd connect）１１－９によって接続されている。第２接続部１１－９は、Ｘ方向において第１接続部１１－８の反対側である他端に設けられている。配線層１１－１、１１－３、１１－５、１１－７は、第２接続部１１－９を介してロウデコーダ３０に接続される。第２接続部１１－９及び配線層１１－１、１１－３、１１－５、１１－７をまとめて配線層１１ｏという場合がある。
第１接続部１１－８と第２接続部１１－９との間にメモリセル部（memory cell）が設けられる。メモリセル部のうち、配線層１１ｅと対向する部分を「第１メモリセル部」といい、配線層１１ｏと対向する部分を「第２メモリセル部」という場合がある。メモリセル部において、Ｙ方向に隣接する配線層１１は、図５で説明したスリットＳＬＴ２によって離隔されている。Ｙ方向に隣接するブロックＢＬＫ間の配線層１１も、図５の説明と同様にスリットＳＬＴ１によって離隔されている。メモリセル部において、図５と同様にメモリピラーＭＰ０～ＭＰ１５が設けられている。
セレクトゲート線ＳＧＳ及びワード線ＷＬ０～ＷＬ６は、図６のワード線ＷＬ７と同様の構成を有する。
＜メモリセルアレイの断面構造について＞
図７を用いて、メモリセルアレイ２１の断面構造について説明する。図７は、図６に示す半導体記憶装置のＡ－Ａ’断面図である。
図７に示すように、半導体基板１３のｐ型ウェル領域（p-well）の上方には、セレクトゲート線ＳＧＳとして機能する配線層１２が設けられる。配線層１２の上方には、ワード線ＷＬ０～ＷＬ７として機能する８層の配線層１１が、Ｚ方向に沿って積層される。配線層１１、１２の平面レイアウトは、図６に示されたレイアウトと同様のレイアウトである。配線層１１の上方には、セレクトゲート線ＳＧＤとして機能する配線層１０が設けられる。配線層１０の平面レイアウトは、図５に示されたレイアウトである。
配線層１２は、セレクトゲート線ＳＧＳｏ又はセレクトゲート線ＳＧＳｅとして機能する。セレクトゲート線ＳＧＳｏ、ＳＧＳｅはＹ方向に交互に配置される。Ｙ方向に隣接するセレクトゲート線ＳＧＳｏ、ＳＧＳｅの間にはメモリピラーＭＰが設けられている。
配線層１１は、ワード線ＷＬｏ又はワード線ＷＬｅとして機能する。ワード線ＷＬｏ、ＷＬｅはＹ方向に交互に配置される。Ｙ方向に隣接するワード線ＷＬｏ、ＷＬｅの間にはメモリピラーＭＰが設けられている。メモリピラーＭＰとワード線ＷＬｏとの間、及びメモリピラーＭＰとワード線ＷＬｅとの間には後述するメモリセルが設けられている。
Ｙ方向に隣接するブロックＢＬＫ間にはスリットＳＬＴ１が設けられる。前述の通り、スリットＳＬＴ１には絶縁層が設けられている。ただし、半導体基板１３内に設けられた領域に電圧を供給するためのコンタクトプラグ等がスリットＳＬＴ１内に設けられてもよい。例えば、選択トランジスタＳＴ２のソースをソース線に接続するためのコンタクトプラグ又は溝形状の導体がスリットＳＬＴ１内に設けられてもよい。
メモリピラーＭＰ上には、ビット線ＢＬ１、ＢＬ２が設けられている。メモリピラーＭＰ０とビット線ＢＬ１との間、及びメモリピラーＭＰ２とビット線ＢＬ１との間には、各メモリピラーＭＰとビット線ＢＬとを接続するコンタクトプラグ１６が設けられている。同様に、メモリピラーＭＰ５とビット線ＢＬ２との間、及びメモリピラーＭＰ７とビット線ＢＬ２との間には、各メモリピラーＭＰとビット線ＢＬとを接続するコンタクトプラグ１６が設けられている。その他のメモリピラーＭＰは、図７に示す断面以外の領域で、コンタクトプラグ１６を介してビット線ＢＬ１又はビット線ＢＬ２と接続されている。
図８は、図６に示す半導体記憶装置のＢ－Ｂ’断面図である。図７で説明したように、半導体基板１３の上方には、配線層１２、１１、１０が順次設けられている。図８では、Ｂ－Ｂ’断面図の奥行き方向に存在する構成が点線で描かれている。
第１接続領域（1st connect）１７ｄでは、配線層１１、１２が階段状に形成されている。つまり、ＸＹ平面で見たときに、８層の配線層１１の各々の端部、及び配線層１２の端部の上面が第１接続領域１７ｄにおいて露出される。第１接続領域１７ｄにおいて露出された配線層１１、１２にコンタクトプラグ１７が設けられる。コンタクトプラグ１７は金属配線層１８に接続される。偶数セレクトゲート線ＳＧＤ０、ＳＧＤ２、ＳＧＤ４、ＳＧＤ６、偶数ワード線ＷＬｅ、及び偶数セレクトゲート線ＳＧＳｅとして機能する配線層１０～１２が、金属配線層１８を介してロウデコーダ３０に電気的に接続される。
第２接続領域（2nd connect）１９ｄでは、上記と同様に配線層１１、１２が階段状に形成されている。つまり、ＸＹ平面で見たときに、８層の配線層１１の各々の端部、及び配線層１２の端部の上面が第２接続領域１９ｄにおいて露出される。第２接続領域１９ｄにおいて露出された配線層１１、１２にコンタクトプラグ１９が設けられる。コンタクトプラグ１９は金属配線層２０に接続される。奇数セレクトゲート線ＳＧＤ１、ＳＧＤ３、ＳＧＤ５、ＳＧＤ７、奇数ワード線ＷＬｏ、及び奇数セレクトゲート線ＳＧＳｏとして機能する配線層１１及び１２が、金属配線層２０を介してロウデコーダ３０に電気的に接続される。
配線層１０は、第１接続領域１７ｄの代わりに第２接続領域１９ｄを介してロウデコーダ３０に電気的に接続されてもよく、第１接続領域１７ｄ及び第２接続領域１９ｄの両方を介してロウデコーダ３０に電気的に接続されてもよい。
＜メモリピラー及びメモリセルトランジスタの構造について＞
図９及び図１０を用いて、メモリピラーＭＰ及びメモリセルトランジスタＭＴの構造について説明する。
１－４．第１の例
図９及び図１０を用いて、第１の例に係るメモリピラーＭＰ及びメモリセルトランジスタＭＴの構成について説明する。図９は、図７に示すメモリセルのＣ－Ｃ’断面図である。図１０は、図９に示すメモリセルのＤ－Ｄ’断面図である。第１の例は、メモリセルトランジスタＭＴの電荷蓄積層として導電層が用いられた、フローティングゲート型のメモリセルトランジスタＭＴである。
図９及び図１０に示すように、メモリピラーＭＰは、Ｚ方向に沿って設けられた絶縁層４８、４３、半導体層４０、絶縁層４１、導電層４２、及び絶縁層４６ａ～４６ｃを含む。絶縁層４８は、例えばシリコン酸化層である。半導体層４０は、絶縁層４８の周囲を取り囲むようにして設けられる。半導体層４０は、例えば多結晶シリコン層である。半導体層４０は、メモリセルトランジスタＭＴのチャネルとして機能する。半導体層４０は、１つのメモリピラーＭＰに含まれる２つのメモリセルトランジスタＭＴ間で連続して設けられており、メモリセルトランジスタＭＴごとに分離されていない。
上記のように半導体層４０は対向する２つのメモリセルトランジスタＭＴ間で連続している。したがって、当該２つのメモリセルトランジスタＭＴの各々において形成されるチャネルは、メモリピラーＭＰの一部を共有する。具体的には、図９において、互いに対向する左側のメモリセルトランジスタＭＴ及び右側のメモリセルトランジスタＭＴにおいて、左側のメモリセルトランジスタＭＴで形成されるチャネル及び右側のメモリセルトランジスタＭＴで形成されるチャネルは、メモリピラーＭＰの一部を共有する。ここで、２つのチャネルがメモリピラーＭＰの一部を共有するとは、２つのチャネルが同一のメモリピラーＭＰに形成され、且つ、２つのチャネルが一部重なっていることを意味する。上記の構成を、２つのメモリセルトランジスタＭＴがチャネルを共有する、又は２つのメモリセルトランジスタＭＴが対向する、という場合がある。
絶縁層４１は、半導体層４０の周囲に設けられ、各メモリセルトランジスタＭＴのゲート絶縁層として機能する。絶縁層４１は、図９に示すＸＹ平面内において２つの領域に分離され、それぞれが、１つのメモリピラーＭＰに含まれる２つのメモリセルトランジスタＭＴのゲート絶縁層として機能する。絶縁層４１は、例えばシリコン酸化層とシリコン窒化層の積層構造である。導電層４２は、絶縁層４１の周囲に設けられ、且つ、絶縁層４３によって、Ｙ方向に沿って２つの領域に分離されている。導電層４２は例えば導電性を備えた多結晶シリコン層である。分離された導電層４２は、それぞれ上記の２つのメモリセルトランジスタＭＴの電荷蓄積層として機能する。
絶縁層４３は例えばシリコン酸化層である。導電層４２の周囲には、絶縁層４６ａ、４６ｂ、４６ｃが順次設けられる。絶縁層４６ａ、４６ｃは、例えばシリコン酸化層である。絶縁層４６ｂは、例えばシリコン窒化層である。これらの絶縁層はメモリセルトランジスタＭＴのブロック絶縁層として機能する。これらの絶縁層４６ａ～４６ｂも、Ｙ方向に沿って２つの領域に分離され、それらの間には絶縁層４３が設けられる。スリットＳＬＴ２内には絶縁層４３が埋め込まれている。絶縁層４３は、例えばシリコン酸化層である。
上記構成のメモリピラーＭＰの周囲には、例えばＡｌＯ層４５が設けられる。ＡｌＯ層４５の周囲には、例えばバリアメタル層（ＴｉＮ層等）４７が形成される。バリアメタル層４７の周囲に、ワード線ＷＬとして機能する配線層１１が設けられる。配線層１１は、例えばタングステンである。
上記構成により、１つのメモリピラーＭＰ内には、Ｙ方向に沿って２つのメモリセルトランジスタＭＴが設けられている。選択トランジスタＳＴ１及びＳＴ２も上記と同様の構成を有している。Ｚ方向に隣接するメモリセルトランジスタ間には図示されていない絶縁層が設けられ、この絶縁層と絶縁層４３、４６によって、導電層４２は個々のメモリセルトランジスタ毎に絶縁されている。
１－５．第２の例
図１１及び図１２を用いて第２の例に係るメモリピラーＭＰ及びメモリセルトランジスタＭＴの構成について説明する。図１１は、図９に示すメモリセルの変形例である。図１２は、図１１に示すメモリセルのＥ－Ｅ’断面図である。第２の例は、メモリセルトランジスタＭＴの電荷蓄積層に絶縁層を用いられた、ＭＯＮＯＳ型のメモリセルトランジスタＭＴである。
図１１及び図１２に示すように、メモリピラーＭＰは、Ｚ方向に沿って設けられた絶縁層７０、半導体層７１、及び絶縁層７２～７４を含む。絶縁層７０は、例えばシリコン酸化層である。半導体層７１は、絶縁層７０の周囲を取り囲むようにして設けられている。半導体層７１は、メモリセルトランジスタＭＴのチャネルとして機能する。半導体層７１は、例えば多結晶シリコン層である。半導体層７１は、１つのメモリピラーＭＰに含まれる２つのメモリセルトランジスタＭＴ間で連続して設けられている。したがって、２つのメモリセルトランジスタＭＴの各々において形成されるチャネルは、メモリピラーＭＰの一部を共有する。
絶縁層７２は、半導体層７１の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのゲート絶縁層として機能する。絶縁層７２は、例えばシリコン酸化層及びシリコン窒化層の積層構造である。絶縁層７３は、半導体層７１の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴの電荷蓄積層として機能する。絶縁層７３は、例えばシリコン窒化層である。絶縁層７４は、絶縁層７３の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのブロック絶縁層として機能する。絶縁層７４は、例えばシリコン酸化層である。メモリピラーＭＰ部を除くスリットＳＬＴ２内には、絶縁層７７が埋め込まれている。絶縁層７７は、例えばシリコン酸化層である。
上記構成のメモリピラーＭＰの周囲には、例えばＡｌＯ層７５が設けられる。ＡｌＯ層７５の周囲に、例えばバリアメタル層（ＴｉＮ層等）７６が形成される。バリアメタル層７６の周囲に、ワード線ＷＬとして機能する配線層１１が設けられる。配線層１１は、例えばタングステンである。
上記構成により、１つのメモリピラーＭＰ内には、Ｙ方向に沿って２つのメモリセルトランジスタＭＴが設けられている。選択トランジスタＳＴ１及びＳＴ２も上記と同様の構成を有している。
１－６．等価回路
図１３は、一実施形態に係る半導体記憶装置において隣接するストリングの等価回路を示す図である。図１３に示すように、１本のメモリピラーＭＰに、２つのＮＡＮＤストリング５０ｏ、５０ｅが形成されている。ＮＡＮＤストリング５０ｏ、５０ｅの各々は、直列に接続された選択トランジスタＳＴ１、メモリセルトランジスタＭＴ０～ＭＴ７、及び選択トランジスタＳＴ２を有する。
ＮＡＮＤストリング５０ｏの選択トランジスタＳＴ１は、セレクトゲート線ＳＧＤ１に接続されている。ＮＡＮＤストリング５０ｅの選択トランジスタＳＴ１は、セレクトゲート線ＳＧＤ０に接続されている。ＮＡＮＤストリング５０ｏのメモリセルトランジスタＭＴ０～ＭＴ７は、それぞれワード線ＷＬｏ０～ＷＬｏ７に接続されている。ＮＡＮＤストリング５０ｅのメモリセルトランジスタＭＴ０～ＭＴ７は、それぞれワード線ＷＬｅ０～ＷＬｅ７に接続されている。ワード線ＷＬｏ０～ＷＬｏ７のうち、ワード線ＷＬｏ０が最下層であり、ＷＬｏ７が最上層である。ワード線ＷＬｅ０～ＷＬｅ７のうち、ワード線ＷＬｅ０が最下層であり、ＷＬｅ７が最上層である。ＮＡＮＤストリング５０ｏの選択トランジスタＳＴ２は、セレクトゲート線ＳＧＳｏに接続されている。ＮＡＮＤストリング５０ｅの選択トランジスタＳＴ２は、セレクトゲート線ＳＧＳｅに接続されている。
対向する選択トランジスタＳＴ１のソース同士及びドレイン同士は電気的に接続されている。それぞれ対向するメモリセルトランジスタＭＴ０～７のソース同士及びドレイン同士は電気的に接続されている。対向する選択トランジスタＳＴ２のソース同士及びドレイン同士は電気的に接続されている。上記の電気的な接続は、対向するトランジスタにおいて形成されるチャネルがメモリピラーＭＰの一部を共有することに起因する。
同一のメモリピラーＭＰ内の２つのＮＡＮＤストリング５０ｏ、５０ｅは、同一のビット線ＢＬ及び同一のソース線ＳＬに接続される。
１－７．メモリセルトランジスタのしきい値分布
図１４は、一実施形態に係るメモリセルとして用いられるトランジスタ（メモリセルトランジスタ）のしきい値分布を示す図である。なお、図１４では、メモリセルトランジスタのしきい値分布の一例として、Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ （ＴＬＣ）について説明するが、メモリシステム１においてＱｕａｄ Ｌｅｖｅｌ Ｃｅｌｌ （ＱＬＣ）、Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ （ＭＬＣ）、Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ （ＳＬＣ）が用いられてもよい。
図１４は、メモリセルトランジスタのしきい値分布、データの割り付け、読み出し電圧、及びベリファイ電圧の一例をそれぞれ示す。図１４に示すしきい値分布の縦軸はメモリセルトランジスタの個数（Ｎｕｍｂｅｒ ｏｆ ｃｅｌｌｓ）に対応し、横軸はメモリセルトランジスタのしきい値電圧Ｖｔｈ（Ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）に対応している。
図１４に示すように、ＴＬＣ方式において複数のメモリセルトランジスタは、８つのしきい値分布を形成する。この８個のしきい値分布を書き込みレベルという場合がある。当該書き込みレベルを、しきい値電圧の低い方から順に“Ｅｒ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、“Ｇ”レベルと称する。これらの書き込みレベルには、例えば以下に示すような、それぞれ異なる３ビットデータが割り当てられる。この３ビットデータを下位ビット（Ｌｏｗｅｒ）、中位ビット（Ｍｉｄｄｌｅ）、上位ビット（Ｕｐｐｅｒ）という。
同一ワード線に接続されたメモリセルトランジスタが保持するＬｏｗｅｒビットの集合をＬｏｗｅｒページといい、Ｍｉｄｄｌｅビットの集合をＭｉｄｄｌｅページといい、Ｕｐｐｅｒビットの集合をＵｐｐｅｒページという。データの書き込み動作及び読み出し動作は、上記のページ単位で行われる。
“Ｅｒ”レベル：“１１１”データ
“Ａ”レベル：“１１０”データ
“Ｂ”レベル：“１００”データ
“Ｃ”レベル：“０００”データ
“Ｄ”レベル：“０１０”データ
“Ｅ”レベル：“０１１”データ
“Ｆ”レベル：“００１”データ
“Ｇ”レベル：“１０１”データ
なお、上記のデータは、Ｕｐｐｅｒ、Ｍｉｄｄｌｅ、Ｌｏｗｅｒの順で表記されている。
隣接するしきい値分布の間には、それぞれ書き込み動作で使用されるベリファイ電圧が設定される。具体的には、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルにそれぞれ対応して、ベリファイ電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、及びＧＶが設定される。
例えば、ベリファイ電圧ＡＶは、“Ｅｒ”レベルにおける最大のしきい値電圧と“Ａ”レベルにおける最小のしきい値電圧との間に設定される。メモリセルトランジスタにベリファイ電圧ＡＶが印加されると、しきい値電圧が“Ｅｒ”レベルに含まれるメモリセルトランジスタがオン状態になり、しきい値電圧が“Ａ”レベル以上のしきい値分布に含まれるメモリセルトランジスタがオフ状態になる。
その他のベリファイ電圧ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、及びＧＶもベリファイ電圧ＡＶと同様に設定される。ベリファイ電圧ＢＶは、“Ａ”レベルと“Ｂ”レベルとの間に設定される。ベリファイ電圧ＣＶは、“Ｂ”レベルと“Ｃ”レベルとの間に設定される。ベリファイ電圧ＤＶは、“Ｃ”レベルと“Ｄ”レベルとの間に設定される。ベリファイ電圧ＥＶは、“Ｄ”レベルと“Ｅ”レベルとの間に設定される。ベリファイ電圧ＦＶは、“Ｅ”レベルと“Ｆ”レベルとの間に設定される。ベリファイ電圧ＧＶは、“Ｆ”レベルと“Ｇ”レベルとの間に設定される。
例えば、ベリファイ電圧ＡＶは０．８Ｖに、ベリファイ電圧ＢＶは１．６Ｖに、ベリファイ電圧ＣＶは２．４Ｖに、ベリファイ電圧ＤＶは３．１Ｖに、ベリファイ電圧ＥＶは３．８Ｖに、ベリファイ電圧ＦＶは４．６Ｖに、ベリファイ電圧ＧＶは５．６Ｖに、それぞれ設定されてもよい。しかし、これらのベリファイ電圧ＡＶ～ＧＶは、上記の電圧値に限定されない。ベリファイ電圧ＡＶ～ＧＶは、例えば、０.０Ｖ～７.０Ｖの範囲で、適宜、段階的に設定されてもよい。
隣接するしきい値分布の間には、それぞれの読み出し動作で使用される読み出し電圧が設定される。例えば、メモリセルトランジスタのしきい値電圧が“Ｅｒ”レベルに含まれるのか、“Ａ”レベル以上に含まれるのかを判定する読み出し電圧ＡＲは、“Ｅｒ”レベルにおける最大のしきい値電圧と“Ａ”レベルにおける最小のしきい値電圧との間に設定される。
その他の読み出し電圧ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、及びＧＲも読み出し電圧ＡＲと同様に、隣接するレベル間に設定される。例えば、読み出し電圧ＢＲは、“Ａ”レベルと“Ｂ”レベルとの間に設定される。読み出し電圧ＣＲは、“Ｂ”レベルと“Ｃ”レベルとの間に設定される。読み出し電圧ＤＲは、“Ｃ”レベルと“Ｄ”レベルとの間に設定される。読み出し電圧ＥＲは、“Ｄ”レベルと“Ｅ”レベルとの間に設定される。読み出し電圧ＦＲは、“Ｅ”レベルと“Ｆ”レベルとの間に設定される。読み出し電圧ＧＲは、“Ｆ”レベルと“Ｇ”レベルとの間に設定される。
読み出し時に非選択ＷＬに印可する電圧Ｖｒｅａｄは、最も高いしきい値分布（例えば“Ｇ”レベル）の最大のしきい値電圧よりも高い電圧値に設定される。Ｖｒｅａｄがゲートに印加されたメモリセルトランジスタは、記憶するデータに依らずにオン状態になる。
ベリファイ電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、及びＧＶは、それぞれ読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、及びＧＲよりも高い電圧に設定される。つまり、ベリファイ電圧ＡＶ～ＧＶは、それぞれ“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルのしきい値分布の下裾近傍に設定される。
上記のデータの割り付けが適用された場合、読み出し動作において下位ビットの１ページデータ（Ｌｏｗｅｒページのデータ）は、読み出し電圧ＡＲ及びＥＲを用いた読み出し結果によって確定する。中位ビットの１ページデータ（Ｍｉｄｄｌｅページのデータ）は、読み出し電圧ＢＲ、ＤＲ、及びＦＲを用いた読み出し結果によって確定する。上位ビットの１ページデータ（Ｕｐｐｅｒページのデータ）は、読み出し電圧ＣＲ及びＧＲを用いた読み出し結果によって確定する。このように、Ｌｏｗｅｒページ、Ｍｉｄｄｌｅページ、及びＵｐｐｅｒページのデータが、それぞれ２回、３回、及び２回の読み出し動作によって確定するため、このデータの割り付けは“２－３－２コード”と称される。
次に、書き込み動作が実行されたメモリセルトランジスタＭＴに対して消去動作が実行された直後の閾値電圧分布について説明する。
消去動作（Ｅｒａｓｅ）が実行されると、消去対象の全てのメモリセルトランジスタＭＴは、“Ｅｒ０”状態に遷移する。“Ｅｒ０”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧Ｖｅｒｖｆｙ未満であり且つ電圧Ｖｅｒｍｉｎ以上である。電圧Ｖｅｒｖｆｙは、電圧ＡＶ以下であり且つ電圧Ｖｎｎより高い電圧（例えば、０Ｖ）である。電圧Ｖｅｒｍｉｎは、消去動作によってメモリセルトランジスタＭＴが取り得る最低の閾値電圧であり、電圧Ｖｎｎより低い電圧である。電圧Ｖｎｎは、例えば、負電圧（＜０Ｖ）であり、半導体記憶装置５～８内で生成可能な最低の電圧である。“Ｅｒ０”状態は電圧Ｖｎｎ未満の閾値電圧を有するメモリセルトランジスタＭＴを含む。一方、“Ｅｒ”状態は電圧Ｖｎｎ未満の閾値電圧を有するメモリセルトランジスタＭＴを含まない。上記の点において、“Ｅｒ０”状態と“Ｅｒ”状態とは相違する。
“Ｅｒ０”状態に属するメモリセルトランジスタＭＴは、閾値電圧が電圧Ｖｅｒｖｆｙ（≦ＶＡ）以下に制御されるため、“Ａ”状態～“Ｇ”状態のいずれの状態にも属さない。一方、当該メモリセルトランジスタＭＴは、電圧Ｖｎｎよりも低い閾値電圧を有するため、半導体記憶装置５～８内で生成可能な電圧のうち最低電圧がワード線ＷＬに印加された場合であっても、当該メモリセルトランジスタＭＴはオン状態となり得る。
以下では、閾値電圧が電圧Ｖｎｎより低いメモリセルトランジスタＭＴを、「過消去セル」と呼ぶ。過消去セルの閾値電圧は読み出し動作時に供給される最低電圧よりも低い。つまり、ワード線ＷＬに電圧を印加することによって過消去セルのオフ状態に制御することができないため、誤書き込み及び誤読み出しの原因となり得る。このため、過消去セル用書き込み動作を実行することによって、過消去セル数を少なく抑えることが望ましい。以下の説明では、過消去セルの数を低減するために実行される書き込み動作を、通常の書き込み動作と区別して「過消去セル用書き込み動作（ＥＰ動作）」又は「初期書き込み動作」と呼ぶ。
１－８．読み出し動作
図１５及び図１６を用いて、読み出し動作について説明する。図１３に示すように、対向するメモリセルトランジスタＭＴのチャネルはメモリピラーＭＰの一部を共有するため、対向するメモリセルトランジスタＭＴのソース同士及びドレイン同士は電気的に接続されている。例えば、図１５のように、ＮＡＮＤストリング５０ｏのメモリセルトランジスタＭＴ２に対して読み出し動作を行う場合、少なくともＮＡＮＤストリング５０ｅのメモリセルトランジスタＭＴ２を強制的にオフ状態にしておく必要がある。
理想的には、読み出し動作を行うメモリセルトランジスタＭＴに対向するメモリセルトランジスタＭＴだけを強制的にオフ状態にすればよい。しかし、メモリセルトランジスタのゲート長が短いと、単一のメモリセルトランジスタＭＴのカットオフ特性では不十分な場合があり得る。その場合は、当該対向するメモリセルトランジスタＭＴだけでなく、その上下の両方又は一方に位置するメモリセルトランジスタＭＴも強制的にオフ状態にすることでカットオフ特性を補うことができる。当該対向するメモリセルトランジスタＭＴ及びその上下に位置するメモリセルトランジスタＭＴを強制的にオフ状態にする場合、３層のワード線に属するメモリセルトランジスタＭＴがオフ状態になるため、「３層カットオフ」という。一方、上記の対向するメモリセルトランジスタＭＴ及びその上下の一方に位置するメモリセルトランジスタＭＴを強制的にオフ状態にする場合、２層のワード線に属するメモリセルトランジスタＭＴがオフ状態になるため、「２層カットオフ」という。
図１５は３層カットオフの読み出し動作を示す。読み出し対象である、ＮＡＮＤストリング５０ｏのメモリセルトランジスタＭＴ２のゲートには、メモリセルトランジスタＭＴに記憶されたデータを読み出す電圧ＶＣＧが供給されている。ＮＡＮＤストリング５０ｏのメモリセルトランジスタＭＴ０～ＭＴ１、ＭＴ３～ＭＴ７のゲートには、各メモリセルトランジスタＭＴを強制的にオン状態にするＶｒｅａｄが供給されている。ＮＡＮＤストリング５０ｅのメモリセルトランジスタＭＴ１～ＭＴ３のゲートには、メモリセルトランジスタＭＴを強制的にオフ状態にするＶｎｎ（例えば「－３Ｖ））が供給されている。ＮＡＮＤストリング５０ｅのメモリセルトランジスタＭＴ０、ＭＴ４～ＭＴ７のゲートには、Ｖｒｅａｄが供給されている。つまり、上記のように、第３層カットオフの読み出し動作では、読み出し対象のメモリセルトランジスタＭＴに対向するメモリセルトランジスタＭＴ及びその上下に隣接する層に設けられたメモリセルトランジスタＭＴが強制的にオフ状態になる。
図１６は２層カットオフの読み出し動作を示す。２層カットオフでは、上記の３層カットオフとは異なり、ＮＡＮＤストリング５０ｅのメモリセルトランジスタＭＴ１～ＭＴ２のゲートにＶｎｎが供給され、ＮＡＮＤストリング５０ｅのその他のメモリセルトランジスタＭＴ０、ＭＴ３～ＭＴ７にはＶｒｅａｄが供給されている。つまり、２層カットオフの読み出し動作では、読み出し対象のメモリセルトランジスタＭＴに対向するメモリセルトランジスタＭＴ及びその下に隣接する層に設けられたメモリセルトランジスタＭＴが強制的にオフ状態になる。なお、図１６の例とは異なり、当該対向するメモリセルトランジスタＭＴの上に隣接する層に設けられたメモリセルトランジスタＭＴが強制的にオフ状態にされてもよい。
１－９．ベリファイ動作
図１７を用いて、書き込み動作の前に行われるベリファイ動作について説明する。上記のように、本実施形態のように対向するメモリセルトランジスタＭＴでは、例えばＮＡＮＤストリング５０ｏのメモリセルトランジスタＭＴ２が過消去セルである場合、ＮＡＮＤストリング５０ｅのメモリセルトランジスタＭＴ２に対してベリファイ動作を行っても、ＮＡＮＤストリング５０ｏのメモリセルトランジスタＭＴ２を介して電流が流れてしまう。そのため、対向するメモリセルトランジスタＭＴのうち、どちらのメモリセルトランジスタＭＴが過消去セルであるのかを判定することは困難である。したがって、本実施形態のようなメモリセルトランジスタＭＴにおいて、図１７に示すように、対向するメモリセルトランジスタＭＴに対して一括でベリファイ動作が行われる。具体的には、ベリファイ動作が行われるメモリセルトランジスタＭＴに対してベリファイ電圧Ｖｐｖｆｙが供給され、それ以外のメモリセルトランジスタＭＴには電圧Ｖｒｅａｄが供給される。
１－１０．過消去セル用書き込み動作
図１８を用いて、過消去セル用書き込み動作について説明する。上記のベリファイ動作において過消去セルが検出された場合、対向するメモリセルトランジスタＭＴの両方に対して過消去セル用書き込み動作（ＥＰ動作）が行われる。具体的には、過消去セル用書き込み動作が行われるメモリセルトランジスタＭＴに対して過消去セル用書き込み電圧Ｖｐｇｍが供給され、それ以外のメモリセルトランジスタＭＴには電圧Ｖｐａｓｓが供給される。過消去セル用書き込み動作は、過消去セルであると判定された一対のメモリセルトランジスタＭＴに対してのみ、閾値電圧を高電圧化させる書き込み動作である。過消去セル用書き込み動作によって、例えば図１７に示す“Ｅｒ”状態の閾値電圧分布のうち、電圧Ｖｎｎよりも低い閾値電圧を有するメモリセルトランジスタＭＴの閾値電圧が高電圧化される。その結果、図１８に示すように閾値電圧分布が全て電圧Ｖｎｎｖｆｙよりも高い状態になる。
１－１１．書き込み動作
図１９～図２９を用いて、書き込み動作について説明する。本実施形態では、１つのメモリセルに対する書き込み動作が複数回の書き込み動作によって実現される。このような書き込み動作をマルチステージ書き込み動作という。書き込み動作のステージ数によって書き込み動作が異なる。同様に、上記のカットオフの層数によって書き込み動作が異なる。以下の説明では、マルチステージ書き込み動作として２ステージ書き込み動作及び３ステージ書き込み動作について説明する。さらに、それぞれの書き込み動作について、２層カットオフの場合と３層カットオフの場合とについて説明する。
１－１１－１．２ステージ書き込み動作
図１９は、一実施形態に係る半導体記憶装置における２ステージ書き込み動作を説明する図である。図１９に示すように、２ステージ書き込み動作は、第１ステージの書き込み動作と第２ステージの書き込み動作とを含む。第１ステージの書き込み動作によって、“Ｅｒ１”レベル、“Ｂ１”レベル、“Ｄ１”レベル、及び“Ｆ１”レベルが形成される。第１ステージの書き込み動作の後の第２ステージの書き込み動作によって、“Ｅｒ”レベル～“Ｇ”レベルが形成される。
第１ステージの書き込み動作後の“Ｂ１”レベル、“Ｄ１”レベル、及び“Ｆ１”レベルは、それぞれ第２ステージの書き込み動作後の“Ｂ”レベル、“Ｄ”レベル、及び“Ｆ”レベルよりも閾値電圧分布の幅が大きい。第１ステージの書き込み動作後の書き込みレベル数（４）は、第２ステージの書き込み動作後の書き込みレベル数（８）よりも小さい。なお、干渉効果及びプログラムディスターブの影響に起因する意図しない閾値電圧の上昇によって、第２ステージの書き込み動作後の“Ｅｒ”レベルは第１ステージの書き込み動作後の“Ｅｒ１”レベルよりも閾値電圧分布の幅が大きい。
２ステージ書き込み動作では、第１ステージの書き込み動作でラフな書き込み動作を行い、第２ステージの書き込み動作で詳細な書き込み動作を行う。具体的には、最終的な書き込みレベル（第２ステージの書き込み動作後の書き込みレベル）が“Ｅｒ”レベル又は“Ａ”レベルである場合、第１ステージの書き込み動作によって“Ｅｒ１”レベルに書き込まれた後に、第２ステージの書き込み動作によって“Ｅｒ”レベル又は“Ａ”レベルに書き込まれる。
上記と同様に、第１ステージの書き込み動作によって“Ｂ１”レベルに書き込まれた後に、第２ステージの書き込み動作によって“Ｂ”レベル又は“Ｃ”レベルに書き込まれる。同様に、第１ステージの書き込み動作によって“Ｄ１”レベルに書き込まれた後に、第２ステージの書き込み動作によって“Ｄ”レベル又は“Ｅ”レベルに書き込まれる。同様に、第１ステージの書き込み動作によって“Ｆ１”レベルに書き込まれた後に、第２ステージの書き込み動作によって“Ｆ”レベル又は“Ｇ”レベルに書き込まれる。
第１ステージの書き込み動作後の１つのレベルから分離した第２ステージの書き込み動作後の複数のレベルのうち最も小さいレベルにおける閾値分布の上端は、分離前のレベル（第１ステージの書き込み動作後のレベル）における閾値分布の上端よりも高電圧側に位置している。具体的には、“Ｂ”レベルにおける閾値分布の上端は、“Ｂ１”レベルにおける閾値分布の上端よりも高電圧側に位置している。各ステージにおける書き込み動作では、閾値電圧を高くすることしかできないため、上記のような書き込み動作を行う。
本実施形態に係るメモリセルトランジスタＭＴでは、書き込み済みのメモリセルトランジスタＭＴ（対象のメモリセルトランジスタＭＴ）の閾値電圧は、当該メモリセルトランジスタＭＴの書き込み動作の後に行われる他のメモリセルトランジスタＭＴの書き込み動作によって変化する。このように、対象のメモリセルトランジスタＭＴの閾値電圧が他のメモリセルトランジスタＭＴの書き込み動作によって変化することを、干渉が発生するという場合がある。
書き込み動作を複数のステージに分けて行うことで、他のメモリセルトランジスタＭＴへの書き込み動作による干渉の影響を小さくすることができる。
１－１１－２．３ステージ書き込み動作
図２０は、一実施形態に係る半導体記憶装置における３ステージ書き込み動作を説明する図である。図２０に示すように、３ステージ書き込み動作は、第１ステージの書き込み動作と第２ステージの書き込み動作と第３ステージの書き込み動作とを含む。第１ステージの書き込み動作によって、“Ｅｒ１”レベル及び“Ｄ１”レベルが形成される。第１ステージの書き込み動作の後の第２ステージの書き込み動作によって、“Ｅｒ２”レベル、“Ｂ２”レベル、“Ｄ２”レベル、及び“Ｆ２”レベルが形成される。第２ステージの書き込み動作の後の第３ステージの書き込み動作によって、“Ｅｒ”レベル～“Ｇ”レベルが形成される。図２０の第２ステージ及び第３ステージは、それぞれ図１９の第１ステージ及び第２ステージと同様なので、これらの詳細な説明を省略する。
第１ステージの書き込み動作後の“Ｄ１”レベルは、第２ステージの書き込み動作後の“Ｄ２”レベルよりも閾値電圧分布の幅が大きい。第１ステージの書き込み動作後の書き込みレベル数（２）は、第２ステージの書き込み動作後の書き込みレベル数（４）よりも小さい。なお、上記と同様に、第２ステージの書き込み動作後の“Ｅｒ１”レベルは第１ステージの書き込み動作後の“Ｅｒ０”レベルよりも閾値電圧分布の幅が大きく、第３ステージの書き込み動作後の“Ｅｒ”レベルは第２ステージの書き込み動作後の“Ｅｒ１”レベルよりも閾値電圧分布の幅が大きい。
３ステージ書き込み動作では、第１ステージの書き込み動作で、第２ステージの書き込み動作よりもさらにラフな書き込み動作を行う。具体的には、第２ステージの書き込み動作後の書き込みレベルが“Ｅｒ２”レベル又は“Ｂ２”レベルである場合、第１ステージの書き込み動作によって“Ｅｒ１”レベルに書き込まれた後に、第２ステージの書き込み動作によって“Ｅｒ２”レベル又は“Ｂ２”レベルに書き込まれる。上記と同様に、第１ステージの書き込み動作によって“Ｄ１”レベルに書き込まれた後に、第２ステージの書き込み動作によって“Ｄ２”レベル及び“Ｆ２”レベルに書き込まれる。
なお、上記と同様に、第１ステージの書き込み動作後の１つのレベルから分離した第２ステージの書き込み動作後の複数のレベルのうち最も小さいレベルにおける閾値分布の上端は、分離前のレベル（第１ステージの書き込み動作後のレベル）における閾値分布の上端よりも高電圧側に位置している。具体的には、“Ｄ１”レベルにおける閾値分布の上端は、“Ｄ０”レベルにおける閾値分布の上端よりも高電圧側に位置している。同様に、第２ステージの書き込み動作後の１つのレベルから分離した第３ステージの書き込み動作後の複数のレベルのうち最も小さいレベルにおける閾値分布の上端は、分離前のレベル（第２ステージの書き込み動作後のレベル）における閾値分布の上端よりも高電圧側に位置している。具体的には、“Ｂ”レベルにおける閾値分布の上端は、“Ｂ１”レベルにおける閾値分布の上端よりも高電圧側に位置している。
書き込み動作を複数のステージに分けて行うことで、他のメモリセルトランジスタＭＴへの書き込み動作による干渉の影響を小さくすることができる。
なお、上記のマルチステージの書き込み動作は一例に過ぎず、本実施形態は他の多様なマルチステージの書き込み動作に適用される。
１－１１－３．同一層のワード線における書き込み動作
図５及び図２１～図２４を用いて、同一層のワード線における書き込み動作について説明する。図２１～図２４は、一実施形態に係る半導体記憶装置のワード線及びメモリピラーのレイアウトを参照した書き込み動作を説明する図である。図２１～図２４では、メモリピラーＭＰ（ＭＰ０～ＭＰ１５）及びワード線ＷＬ（最下層のワード線ＷＬｅ０、ＷＬｏ０）が示されている。メモリピラーＭＰとワード線ＷＬとが隣接する領域にメモリセルトランジスタＭＴが形成される。
書き込み動作が行われる場合、図５に示すセレクトゲート線ＳＧＤ０～ＳＧＤ３のいずれかが選択される。選択されたセレクトゲート線に対応する選択トランジスタＳＴ１と同じＮＡＮＤストリング５０ｏまたは５０ｅに属するメモリセルトランジスタＭＴに対して書き込み動作が行われる。
各セレクトゲート線に対応する１つの配線層１０－０～１０－３には、選択トランジスタＳＴ１がビット線ＢＬに供給される電圧に応じてオン状態またはオフ状態となる電圧が供給される。
各ワード線ＷＬ０～７のうち、書き込み動作の対象となるメモリセルトランジスタＭＴに対応する配線層１１ｅまたは１１ｏには、メモリセルトランジスタＭＴに書き込み動作を行うための電圧（例えば、チャネルとしての半導体層７１から電荷蓄積層としての絶縁層７３へ電子を注入させるための電圧）が供給される。
セレクトゲート線ＳＧＤ０（配線層１０－０）が選択され、最下層のワード線ＷＬｅ０に書き込み動作を行うための電圧が供給された場合、メモリピラーＭＰ０、ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ８、ＭＰ１１、ＭＰ１２、ＭＰ１３におけるＮＡＮＤストリング５０ｅのうち最下層に位置するメモリセルトランジスタＭＴに対する書き込み動作がなされる。
セレクトゲート線ＳＧＤ１（配線層１０－１）が選択され、最下層のワード線ＷＬｏ０に書き込み動作を行うための電圧が供給された場合、メモリピラーＭＰ０、ＭＰ１、ＭＰ４、ＭＰ５、ＭＰ８、ＭＰ９、ＭＰ１２、ＭＰ１３におけるＮＡＮＤストリング５０ｏのうち最下層に位置するメモリセルトランジスタＭＴに対する書き込み動作がなされる。
セレクトゲート線ＳＧＤ２（配線層１０－２）が選択され、最下層のワード線ＷＬｅ０に書き込み動作を行うための電圧が供給された場合、メモリピラーＭＰ１、ＭＰ２、ＭＰ６、ＭＰ７、ＭＰ９、ＭＰ１０、ＭＰ１４、ＭＰ１５におけるＮＡＮＤストリング５０ｅのうち最下層に位置するメモリセルトランジスタＭＴに対する書き込み動作がなされる。
セレクトゲート線ＳＧＤ３（配線層１０－３）が選択され、最下層のワード線ＷＬｏ０に書き込み動作を行うための電圧が供給された場合、メモリピラーＭＰ２、ＭＰ３、ＭＰ６、ＭＰ７、ＭＰ１０、ＭＰ１１、ＭＰ１４、ＭＰ１５におけるＮＡＮＤストリング５０ｏのうち最下層に位置するメモリセルトランジスタＭＴに対する書き込み動作がなされる。
ブロックＢＬＫにおいて、同時に書き込み動作の対象となるメモリセルトランジスタＭＴのグループのことを「ページ」と呼ぶ場合がある。
配線層１１ｅに設けられたワード線ＷＬｅを「第１ワード線」という場合がある。配線層１１ｏに設けられたワード線ＷＬｏを「第２ワード線」という場合がある。第１ワード線及び第２ワード線が設けられた配線層を「第１層」という場合がある。第１ワード線と第２ワード線とは互いに独立して制御される。各メモリピラーＭＰはワード線ＷＬｅ（第１ワード線）とワード線ＷＬｏ（第２ワード線）とによって挟まれている。メモリピラーＭＰに設けられたメモリセルトランジスタＭＴのうち、ワード線ＷＬｅ（第１ワード線）と対向するメモリセルトランジスタを「第１メモリセル」といい、ワード線ＷＬｏ（第２ワード線）と対向するメモリセルトランジスタを「第２メモリセル」という。Ｘ方向及びＹ方向に複数のメモリピラーＭＰが配置されている。
上記の「第１層」に上下方向に隣接する「第２層」の配線層１１ｅに設けられたワード線ＷＬｅを「第３ワード線」という場合がある。「第２層」の配線層１１ｏに設けられたワード線ＷＬｏを「第４ワード線」という場合がある。「第２層」に上下方向に隣接する「第３層」の配線層１１ｅに設けられたワード線ＷＬｅを「第５ワード線」という場合がある。「第３層」の配線層１１ｏに設けられたワード線ＷＬｏを「第６ワード線」という場合がある。「第３層」に上下方向に隣接する「第４層」の配線層１１ｅに設けられたワード線ＷＬｅを「第７ワード線」という場合がある。「第４層」の配線層１１ｏに設けられたワード線ＷＬｏを「第８ワード線」という場合がある。「第４層」に上下方向に隣接する「第５層」の配線層１１ｅに設けられたワード線ＷＬｅを「第９ワード線」という場合がある。「第５層」の配線層１１ｏに設けられたワード線ＷＬｏを「第１０ワード線」という場合がある。
第３ワード線と第４ワード線とは互いに独立して制御される。第５ワード線と第６ワード線とは互いに独立して制御される。第７ワード線と第８ワード線とは互いに独立して制御される。第９ワード線と第１０ワード線とは互いに独立して制御される。各メモリピラーＭＰは、ワード線ＷＬｅ（第３ワード線）とワード線ＷＬｏ（第４ワード線）とによって挟まれ、ワード線ＷＬｅ（第５ワード線）とワード線ＷＬｏ（第６ワード線）とによって挟まれ、ワード線ＷＬｅ（第７ワード線）とワード線ＷＬｏ（第８ワード線）とによって挟まれ、ワード線ＷＬｅ（第９ワード線）とワード線ＷＬｏ（第１０ワード線）とによって挟まれている。
メモリピラーＭＰに設けられたメモリセルトランジスタＭＴのうち、第３ワード線と対向するメモリセルトランジスタを「第３メモリセル」という。第４ワード線と対向するメモリセルトランジスタを「第４メモリセル」という。第５ワード線と対向するメモリセルトランジスタを「第５メモリセル」という。第６ワード線と対向するメモリセルトランジスタを「第６メモリセル」という。第７ワード線と対向するメモリセルトランジスタを「第７メモリセル」という。第８ワード線と対向するメモリセルトランジスタを「第８メモリセル」という。第９ワード線と対向するメモリセルトランジスタを「第９メモリセル」という。第１０ワード線と対向するメモリセルトランジスタを「第１０メモリセル」という。
なお、本実施形態とは逆に、ワード線ＷＬｏと対向するメモリセルトランジスタＭＴに対して書き込み動作を行った後に、ワード線ＷＬｅと対向するメモリセルトランジスタＭＴに対して書き込み動作を行う場合、第１層、第２層、第３層、第４層、第５層のワード線ＷＬｏをそれぞれ第１ワード線、第３ワード線、第５ワード線、第７ワード線、第９ワード線といい、第１層、第２層、第３層、第４層、第５層のワード線ＷＬｅをそれぞれ第２ワード線、第４ワード線、第６ワード線、第８ワード線、第１０ワード線ということができる。同様に、第１層、第２層、第３層、第４層、第５層のワード線ＷＬｏと対向するメモリセルトランジスタＭＴをそれぞれ第１メモリセル、第３メモリセル、第５メモリセル、第７メモリセル、第９メモリセルといい、第１層、第２層、第３層、第４層、第５層のワード線ＷＬｅと対向するメモリセルトランジスタＭＴをそれぞれ第２メモリセル、第４メモリセル、第６メモリセル、第８メモリセル、第１０メモリセルということができる。つまり、互いに対向する２つのメモリセルトランジスタＭＴにおいて、先に書き込み動作が行われるメモリセルトランジスタＭＴを奇数番目のメモリセルといい、後から書き込み動作が行われるメモリセルトランジスタＭＴを偶数番目のメモリセルという。
詳細は後述するが本実施形態では、セレクトゲート線ＳＧＤ０→ＳＧＤ２→ＳＧＤ１→ＳＧＤ３の順で選択されることで書き込み動作が行われる。換言すると、先の書き込み動作において、複数の配線層１１（１１－０ａ、１１－０ｂ、１１－１～１１－７）のうち、ワード線ＷＬｅ（第１ワード線、第３ワード線、第５ワード線、第７ワード線、第９ワード線）として機能する配線層１１ｅ（１１－０ａ、１１－０ｂ、１１－２、１１－４、１１－６）と対向する第１メモリセル、第３メモリセル、第５メモリセル、第７メモリセル、第９メモリセルに対する書き込み動作を行う。上記の先の書き込み動作に続いて行われる後の書き込み動作において、ワード線ＷＬｏ（第２ワード線、第４ワード線、第６ワード線、第８ワード線、第１０ワード線）として機能する配線層１１ｏ（１１－１、１１－３、１１－５、１１－７）と対向する第２メモリセル、第４メモリセル、第６メモリセル、第８メモリセル、第１０メモリセルに対する書き込み動作を行う。
図２１を用いて、最下層のワード線ＷＬｅ０またはＷＬｏ０に対向するメモリセルトランジスタＭＴに対する先の書き込み動作として、図５に示すセレクトゲート線ＳＧＤ０によって選択されるＮＡＮＤストリング５０ｅに属するメモリセルトランジスタＭＴに対する書き込み動作を行う場合について説明する。セレクトゲート線ＳＧＤ０が選択されると、図５に示す配線層１０－０ａ、１０－０ｂ、１０－０ｃに対向する選択トランジスタＳＴ１がビット線に供給される電圧に応じてオン状態またはオフ状態になる。図２１において、配線層１１ｅのうち斜線のハッチングで示された領域（ハッチング領域）は、図５の配線層１０－０ａ、１０－０ｂ、１０－０ｃが配置された領域に対応する。つまり、セレクトゲート線ＳＧＤ０が選択された場合、図２１のハッチング領域の配線層１１ｅに対向するメモリセルトランジスタＭＴに対して書き込み動作が行われる。
図２１に示すように、セレクトゲート線ＳＧＤ０（図５参照）が選択された場合、メモリピラーＭＰ０、ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ８、ＭＰ１１、ＭＰ１２、ＭＰ１３の各々のワード線ＷＬｅ０側に設けられたメモリセルトランジスタＭＴに対して書き込み動作が行われる。図２１において、上記の書き込み動作（先の書き込み動作）によってデータの書き込みが行われたメモリセルトランジスタＭＴに対応する位置に「１」が表記されている。
図２２を用いて、上記の先の書き込み動作に続いて、最下層のワード線ＷＬｅ０またはＷＬｏ０に対応するメモリセルトランジスタＭＴに対する先の書き込み動作として、図５に示すセレクトゲート線ＳＧＤ２によって選択されるＮＡＮＤストリング５０ｅに属するメモリセルトランジスタＭＴに対する書き込み動作を行う場合について説明する。セレクトゲート線ＳＧＤ２が選択されると、図５に示す配線層１０－２ａ、１０－２ｂに対向する選択トランジスタＳＴ１がビット線に供給される電圧に応じてオン状態またはオフ状態になる。図２２において、配線層１１ｅのハッチング領域は、図５の配線層１０－２ａ、１０－２ｂが配置された領域に対応する。つまり、セレクトゲート線ＳＧＤ２が選択された場合、図２２のハッチング領域の配線層１１ｅに対向するメモリセルトランジスタＭＴに対して書き込み動作が行われる。
図２２に示すように、セレクトゲート線ＳＧＤ２（図５参照）が選択された場合、メモリピラーＭＰ１、ＭＰ２、ＭＰ６、ＭＰ７、ＭＰ９、ＭＰ１０、ＭＰ１４、ＭＰ１５の各々のワード線ＷＬｅ０側に設けられたメモリセルトランジスタＭＴに対して書き込み動作が行われる。図２２において、上記の書き込み動作（先の書き込み動作）によってデータの書き込みが行われたメモリセルトランジスタＭＴに対応する位置に「２」が表記されている。
上記の図２１及び図２２に示す書き込み動作によって、ワード線ＷＬｅ０、ＷＬｏ０によって挟まれた全てのメモリピラーＭＰ０～ＭＰ１５において、ワード線ＷＬｅ０に対向する全てのメモリセルトランジスタＭＴに対する書き込み動作が完了する。この状態において、メモリピラーＭＰ０～ＭＰ１５において、ワード線ＷＬｏ０に対向するメモリセルトランジスタＭＴには、まだ書き込み動作が行われていない。
図２３を用いて、上記の先の書き込み動作に続いて、最下層のワード線ＷＬｅ０またはＷＬｏ０に対応するメモリセルトランジスタＭＴに対する後の書き込み動作として、図５に示すセレクトゲート線ＳＧＤ１によって選択されるＮＡＮＤストリング５０ｏに属するメモリセルトランジスタＭＴに対する書き込み動作を行う場合について説明する。セレクトゲート線ＳＧＤ１が選択されると、図５に示す配線層１０－１ａ、１０－１ｂに対向する選択トランジスタＳＴ１がビット線に供給される電圧に応じてオン状態またはオフ状態になる。図２３において、配線層１１ｏのハッチング領域は、図５の配線層１０－１ａ、１０－１ｂが配置された領域に対応する。つまり、セレクトゲート線ＳＧＤ１が選択された場合、図２３のハッチング領域の配線層１１ｏに対向するメモリセルトランジスタＭＴに対して書き込み動作が行われる。
図２３に示すように、セレクトゲート線ＳＧＤ１（図５参照）が選択された場合、メモリピラーＭＰ０、ＭＰ１、ＭＰ４、ＭＰ５、ＭＰ８、ＭＰ９、ＭＰ１２、ＭＰ１３の各々のワード線ＷＬｏ０側に設けられたメモリセルトランジスタＭＴに対して書き込み動作が行われる。図２３において、上記の書き込み動作（後の書き込み動作）によってデータの書き込みが行われたメモリセルトランジスタＭＴに対応する位置に「３」が表記されている。
図２４を用いて、上記の書き込み動作に続いて、最下層のワード線ＷＬｅ０またはＷＬｏ０に対応するメモリセルトランジスタＭＴに対する後の書き込み動作として、図５に示すセレクトゲート線ＳＧＤ３によって選択されるＮＡＮＤストリング５０ｏに属するメモリセルトランジスタＭＴに対する書き込み動作を行う場合について説明する。セレクトゲート線ＳＧＤ３が選択されると、図５に示す配線層１０－３ａ、１０－３ｂに対向する選択トランジスタＳＴ１がビット線に供給される電圧に応じてオン状態またはオフ状態になる。図２４において、配線層１１ｏのハッチング領域は、図５の配線層１０－３ａ、１０－３ｂが配置された領域に対応する。つまり、セレクトゲート線ＳＧＤ３が選択された場合、図２４のハッチング領域の配線層１１ｏに対向するメモリセルトランジスタＭＴに対して書き込み動作が行われる。
図２４に示すように、セレクトゲート線ＳＧＤ３（図５参照）が選択された場合、メモリピラーＭＰ２、ＭＰ３、ＭＰ６、ＭＰ７、ＭＰ１０、ＭＰ１１、ＭＰ１４、ＭＰ１５、の各々のワード線ＷＬｏ０側に設けられたメモリセルトランジスタＭＴに対して書き込み動作が行われる。図２４において、上記の書き込み動作（後の書き込み動作）によってデータの書き込みが行われたメモリセルトランジスタＭＴに対応する位置に「４」が表記されている。
上記の図２３及び図２４に示す書き込み動作によって、ワード線ＷＬｅ０、ＷＬｏ０によって挟まれた全てのメモリピラーＭＰ０～ＭＰ１５において、ワード線ＷＬｏ０に対向する全てのメモリセルトランジスタＭＴに対する書き込み動作が完了する。
図２５を用いて、他のメモリセルの書き込み動作によって発生する干渉が、書き込み済みのメモリセルに与える影響について説明する。図２５において、各メモリピラーＭＰのワード線ＷＬ側に記載された数字（１～４）は、図２１～図２４において、各メモリピラーＭＰに記載された、書き込み動作の順番を示す数字に対応する。上記と同様に、図２５に示された数字（５～８）も書き込み動作の順番を示す数字である。図２５では、ワード線ＷＬｅ０、ＷＬｏ０と対向する各メモリピラーＭＰに設けられたメモリセルトランジスタＭＴに対する書き込み動作が完了した後に、ワード線ＷＬｅ１、ＷＬｏ１と対向する各メモリピラーＭＰに設けられたメモリセルトランジスタＭＴに対する書き込み動作が行われる。ワード線ＷＬｅ１、ＷＬｏ１は、ワード線ＷＬｅ０、ＷＬｏ０の上層に設けられた配線層１１に形成されるワード線である。
特に、以下の（１）～（３）のメモリセルトランジスタＭＴの書き込み動作によって、対象のメモリセルトランジスタＭＴへの干渉が発生する。
（１）対象のメモリセルトランジスタＭＴと対向する（対象のメモリセルトランジスタＭＴと同じメモリピラーＭＰに形成され、かつ、対象のメモリセルトランジスタＭＴとチャネルを共有する）メモリセルトランジスタＭＴ。
（２）対象のメモリセルトランジスタＭＴと同一のメモリピラーＭＰに属し、対象のメモリセルトランジスタＭＴとＺ方向に隣接するメモリセルトランジスタＭＴ。
（３）上記（２）のＺ方向に隣接するメモリセルトランジスタＭＴと対向するメモリセルトランジスタＭＴ。
上記のように、対象のメモリセルトランジスタＭＴへの干渉が発生すると、対象のメモリセルトランジスタＭＴにおいて書き込み済みのデータ（電荷蓄積層に電荷を注入して変化させた閾値電圧）が変動する場合がある。したがって、干渉が発生する回数が多いメモリセルトランジスタＭＴでは、干渉が発生する回数が少ないメモリセルトランジスタＭＴと比べて、書き込み動作が終了した時点における閾値電圧分布の幅を、より小さく抑える必要がある。本実施形態では、セレクトゲート線ＳＧＤ０～３の各々に対応して１ページが形成される。例えば、セレクトゲート線ＳＧＤ０が選択された場合、図２１に示すように、メモリピラーＭＰ０、ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ８、ＭＰ１１、ＭＰ１２、ＭＰ１３の各々のワード線ＷＬｅ０側に設けられたメモリセルトランジスタＭＴによって１ページが構成される。例えば、あるページに属するメモリセルトランジスタＭＴのうち一部のメモリセルトランジスタＭＴのみが干渉による影響を受けるとしても、そのメモリセルトランジスタＭＴが干渉を受けた後の閾値電圧分布の幅を考慮して、書き込み動作を行う必要がある。すなわち、あるページに属するメモリセルトランジスタＭＴのうち一部のメモリセルトランジスタＭＴのみが干渉による影響を受けるとしても、書き込み動作の精度を上げる必要がある。
図２５に示すように、本実施形態では、先の書き込み動作で各メモリピラーＭＰのワード線ＷＬｅ０側のメモリセルトランジスタＭＴに対する書き込みが完了する。その後に、後の書き込み動作で各メモリピラーＭＰのワード線ＷＬｏ０側のメモリセルトランジスタＭＴに対する書き込みが行われる。後の書き込み動作が行われるメモリセルトランジスタＭＴと対向するメモリセルトランジスタＭＴは、既に先の書き込み動作が行われている。つまり、ワード線ＷＬｅ０、ＷＬｏ０に対向する全てのメモリセルトランジスタＭＴのうち、各メモリピラーＭＰの第１の側面に設けられたメモリセルトランジスタＭＴに対する先の書き込み動作が完了した後に、各メモリピラーＭＰの第２の側面に設けられたメモリセルトランジスタＭＴに対する後の書き込み動作が行われる。
ワード線ＷＬｅ０と対向する、書き込み済みのメモリセルトランジスタＭＴについて、例えば図２５の一番右のメモリピラーＭＰ３のように、書き込み動作「１」の対象となったメモリセルトランジスタＭＴは、書き込み動作「４」、書き込み動作「５」、及び書き込み動作「８」による３回の干渉を受ける。同様に、例えば図２５の右から２つ目のメモリピラーＭＰ７のように、書き込み動作「２」によって書き込まれたメモリセルトランジスタＭＴは、書き込み動作「４」、「６」、「８」による３回の干渉を受ける。
一方で、ワード線ＷＬｏ０と対向する、書き込み済みのメモリセルトランジスタＭＴについて、例えば図２５の左から４つのメモリピラーＭＰ４、ＭＰ０、ＭＰ５、ＭＰ１のように、書き込み動作「３」によって書き込まれたメモリセルトランジスタＭＴは、書き込み動作「５」、「７」による２回の干渉、又は書き込み動作「６」、「７」による２回の干渉しか受けない。同様に、例えば図２５の右から３番目及び４番目のメモリピラーＭＰ２、ＭＰ６のように、書き込み動作「４」によって書き込まれたメモリセルトランジスタＭＴは、書き込み動作「６」、「８」による２回の干渉しか受けない。
上記のように、図２１～図２５に示す本実施形態では、１ページが、３回の干渉を受けるメモリセルトランジスタＭＴだけで構成された場合と、２回の干渉しか受けないメモリセルトランジスタＭＴだけで構成された場合とに分けられる。干渉効果による閾値の分布の広がりは、干渉を受ける回数が増えると増加する。したがって、２回の干渉しか受けないメモリセルトランジスタＭＴによって構成されるページに対する書き込み動作においては、３回の干渉を受けるメモリセルトランジスタＭＴによって構成されるページに対する書き込み動作と比べて、干渉効果による閾値分布の広がりが小さいため、プログラム電圧のステップアップ幅を大きく設定して書き込みを高速化することができる。
１－１１－４．ビット線ＢＬのグループ分け
図５及び図２１～図２４を用いて、ビット線ＢＬのグループ分けについて説明する。対向するメモリセルトランジスタＭＴのうち、先のＥＰ動作が行われるメモリセルトランジスタＭＴを選択するセレクトゲート線ＳＧＤと、後のＥＰ動作が行われるメモリセルトランジスタＭＴを選択するセレクトゲート線ＳＧＤと、の組み合わせに応じてビット線がグループ分けされる。
例えば、図２２及び図２３に示すように、メモリピラーＭＰ１、ＭＰ９（第１グループＧＲ１）に属するメモリセルトランジスタＭＴについて、ＥＰ動作が行われる場合、同一のメモリピラーＭＰの対向するメモリセルトランジスタＭＴの両方に対して同時に書き込み動作を行う。例えば、メモリピラーＭＰ１、ＭＰ９内のメモリセルトランジスタＭＴにＥＰ動作を行う場合、ワード線ＷＬｅに対向するメモリセルトランジスタＭＴを選択するためにセレクトゲート線ＳＧＤ２を選択し、ワード線ＷＬｏに対向するメモリセルトランジスタＭＴを選択するためにセレクトゲート線ＳＧＤ１を選択する必要がある。すなわち、メモリピラーＭＰ１、ＭＰ９に存するメモリセルトランジスタＭＴにＥＰ動作する場合、メモリピラーＭＰを挟むセレクトゲート線ＳＧＤ１、ＳＧＤ２を同時に選択する。そして、第１グループＧＲ１に属するビット線ＢＬ０、ＢＬ４にＥＰ動作を行うための電圧を印加する。その際、セレクトゲート線ＳＧＤ２によって選択される第２グループＧＲ２に属するメモリピラーＭＰ２、ＭＰ６、ＭＰ７、ＭＰ１０、ＭＰ１４、ＭＰ１５、及びセレクトゲート線ＳＧＤ１によって選択される第２グループＧＲ２に属するＭＰ０、ＭＰ４、ＭＰ５、ＭＰ８、ＭＰ１２、ＭＰ１３に対しては、メモリピラーＭＰを挟むセレクトゲート線ＳＧＤの一方しか選択されないため、ＥＰ動作を抑制する必要がある。ＥＰ動作を抑制するために第２グループＧＲ２に属するビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ５、ＢＬ６、ＢＬ７には、ＥＰ動作を抑制するためのインヒビット電圧を印加する。
一方、図２２及び図２４に示すように、メモリピラーＭＰ２、ＭＰ６、ＭＰ７、ＭＰ１０、ＭＰ１４、ＭＰ１５（第２グループＧＲ２）に存するメモリセルトランジスタＭＴについて、先のＥＰ動作が行われるときは、ワード線ＷＬｅに対向するメモリセルトランジスタＭＴにＥＰ動作するためにセレクトゲート線ＳＧＤ２を選択し、ワード線ＷＬｏに対向するメモリセルトランジスタＭＴにＥＰ動作するためにセレクトゲート線ＳＧＤ３を選択する必要がある。すなわち、メモリピラーＭＰを挟むセレクトゲート線ＳＧＤ２、ＳＧＤ３を同時に選択する。その際、メモリピラーＭＰ１、ＭＰ９、ＭＰ３、ＭＰ１１に対しては、メモリピラーＭＰを挟むセレクトゲート線ＳＧＤの一方しか選択されないためＥＰ動作を抑制する必要がある。ＥＰ動作を抑制するために第１グループＧＲ１に属するビット線ＢＬ０、ＢＬ４には書き込みを抑制するためのインヒビット電圧を印加する。
上記のように、本実施形態のようなメモリセルトランジスタＭＴにおいて、過消去セル用書き込み動作及びベリファイ動作は、対向するメモリセルトランジスタＭＴに対して一括で行われる。したがって、上記のようにセレクトゲート線の組み合わせが異なる場合、第１グループ及び第２グループに対して、別々に過消去セル用書き込み動作及びベリファイ動作を行う必要がある。
図５に示すように、第１グループのメモリピラーＭＰ１、ＭＰ９はビット線ＢＬ０、ＢＬ４に接続されている。一方、第２グループのメモリピラーＭＰ２、ＭＰ６、ＭＰ７、ＭＰ１０、ＭＰ１４、ＭＰ１５はビット線ＢＬ１～ＢＬ３、ＢＬ５～ＢＬ７に接続されている。換言すると、図５のような構成において、グループ１のメモリピラーＭＰはビット線ＢＬ（４ｎ）（ｎ＝０、１、・・・）に属しており、グループ２のメモリピラーＭＰはビット線ＢＬ（４ｎ＋１）、ＢＬ（４ｎ＋２）、ＢＬ（４ｎ＋３）（ｎ＝０、１、・・・）に属している。
グループ１のビット線に属するメモリピラーＭＰに設けられたメモリセルトランジスタＭＴに対して過消去セル用書き込み動作を行う場合、グループ２のビット線には電圧ＶＤＤが供給され、当該ビット線に属するメモリピラーＭＰに設けられたメモリセルトランジスタＭＴはＩｎｈｉｂｉｔ状態になる。一方、グループ２のビット線に属するメモリピラーＭＰに設けられたメモリセルトランジスタＭＴに対して過消去セル用書き込み動作を行う場合、グループ１のビット線には電圧ＶＤＤが供給され、当該ビット線に属するメモリピラーＭＰに設けられたメモリセルトランジスタＭＴはＩｎｈｉｂｉｔ状態になる。
１－１１－５．「２ステージ書き込み動作」＆「２層カットオフ読み出し動作」
図２６を用いて、「２ステージ書き込み動作」かつ「２層カットオフ読み出し動作」の場合における書き込み動作の順を説明する。以下の動作は、メモリコントローラ２に設けられた制御回路によって実行される。図２６において、「ＷＬｅ」は図６及び図２１～図２４の配線層１１ｅに相当する。「ＷＬｏ」は図６及び図２１～図２４の配線層１１ｏに相当する。「ＳＧＤ０」～「ＳＧＤ３」は、図５に示すＳＧＤ０～ＳＧＤ３に相当する。「Ｇｒｏｕｐ１」及び「Ｇｒｏｕｐ２」は、上記の第１グループ及び第２グループに相当する。「ＷＬ０」～「ＷＬ７」は、図７及び図１３に示すワード線ＷＬｏ０～ＷＬｏ７、ＷＬｅ０～ＷＬｅ７に相当する。ＷＬ０～ＷＬ７の各々に設けられた「ＥＰ」は「１－１０．過消去セル用書き込み動作」に示す過消去セル用書き込み動作（ＥＰ動作）であり、「１ｓｔ」及び「２ｎｄ」は、それぞれ「１－１１－１．２ステージ書き込み動作」に示すマルチステージ書き込みにおける第１ステージの書き込み動作及び第２ステージの書き込み動作に相当する。
図２６の各項目に記載された数値は書き込み動作が行われる順序を示す。各数値は前半の値と後半の値とに分かれており、書き込み動作が行われる順序は、前半の値が優先され、前半の値が同じ場合は後半の値の順序で書き込み動作が行われる。つまり、「１－１」→「１－２」→「１－３」→「１－４」→「２－１」→「２－２」→・・・の順序で書き込み動作が行われる。
図２６に示すように、まずはワード線ＷＬ０に属するメモリセル対してＥＰ動作が行われる。「１－１１－４．ビット線ＢＬのグループ分け」で説明したように、ＥＰ動作は第１グループ及び第２グループに分けて行われる。具体的には、まず、「１－１」で、ＳＧＤ０及びＳＧＤ３のＧｒｏｕｐ１に属するメモリセル（メモリピラーＭＰ３、ＭＰ１１に属するメモリセルトランジスタＭＴ）に対してＥＰ動作が行われる。次に、「１－２」で、ＳＧＤ０及びＳＧＤ１のＧｒｏｕｐ２に属するメモリセル（メモリピラーＭＰ０、ＭＰ４、ＭＰ５、ＭＰ８、ＭＰ１２、ＭＰ１３に属するメモリセルトランジスタＭＴ）に対してＥＰ動作が行われる。次に、「１－３」で、ＳＧＤ１及びＳＧＤ２のＧｒｏｕｐ１に属するメモリセル（メモリピラーＭＰ１、ＭＰ９に属するメモリセルトランジスタＭＴ）に対してＥＰ動作が行われる。次に、「１－４」で、ＳＧＤ２及びＳＧＤ３のＧｒｏｕｐ２に属するメモリセル（メモリピラーＭＰ２、ＭＰ６、ＭＰ７、ＭＰ１０、ＭＰ１４、ＭＰ１５に属するメモリセルトランジスタＭＴ）に対してＥＰ動作が行われる。
上記のワード線ＷＬ０に属するメモリセルに対するＥＰ動作に続いて、「２－１」～「２－４」で、ワード線ＷＬ０に属するメモリセル対して第１ステージの書き込み動作が行われる。当該第１ステージの書き込み動作は、図２１～図２４に示すように、ＳＧＤ０→ＳＧＤ２→ＳＧＤ１→ＳＧＤ３の順で行われる。
ワード線ＷＬ０に対する第１ステージの書き込み動作に続いて、「３－１」～「３－４」で、ワード線ＷＬ１に属するメモリセルに対してＥＰ動作が行われる。ワード線ＷＬ１に属するメモリセルに対するＥＰ動作は、ワード線ＷＬ０に属するメモリセルに対するＥＰ動作と同じなので、詳細な説明を省略する。ワード線ＷＬ１に属するメモリセルに対するＥＰ動作に続いて、「４－１」～「４－４」で、ワード線ＷＬ１に属するメモリセルに対して第１ステージの書き込み動作が行われる。当該第１ステージの書き込み動作は、上記のワード線ＷＬ０に属するメモリセルに対する第１ステージの書き込み動作と同じなので、詳細な説明を省略する。
上記のワード線ＷＬ１に属するメモリセルに対する第１ステージの書き込み動作に続いて、「５－１」～「５－４」で、ワード線ＷＬ０に属するメモリセル対して第２ステージの書き込み動作が行われる。当該第２ステージの書き込み動作は、図２１～図２４に示すように、ＳＧＤ０→ＳＧＤ２→ＳＧＤ１→ＳＧＤ３の順で行われる。
ワード線ＷＬ０に対する第２ステージの書き込み動作に続いて、「６－１」～「６－４」でワード線ＷＬ２に属するメモリセルに対するＥＰ動作が行われ、「７－１」～「７－４」で第１ステージの書き込み動作が行われ、その後に、「８－１」～「８－４」でワード線ＷＬ１に属するメモリセルに対する第２ステージの書き込み動作が行われる。
上記のように、ワード線ＷＬ（ｎ）に属するメモリセルに対してＥＰ動作及び第１ステージの書き込み動作が行われ、続いてワード線ＷＬ（ｎ－１）に属するメモリセルに対して第２ステージの書き込み動作が行われ、続いてワード線ＷＬ（ｎ＋１）に属するメモリセルに対してＥＰ動作が行われる。
上記の動作について、メモリピラーＭＰ０に属するメモリセルトランジスタＭＴについて説明する。ＷＬｅ３に属するメモリセルトランジスタＭＴを「第１メモリセル」という。ＷＬｏ３に属するメモリセルトランジスタＭＴを「第２メモリセル」という。ＷＬｅ２に属するメモリセルトランジスタＭＴを「第３メモリセル」という。ＷＬｏ２に属するメモリセルトランジスタＭＴを「第４メモリセル」という。ＷＬｅ１に属するメモリセルトランジスタＭＴを「第５メモリセル」という。ＷＬｏ１に属するメモリセルトランジスタＭＴを「第６メモリセル」という。
メモリコントローラ２に設けられた制御回路によって、上記第１メモリセル～第６メモリセルの各々に対して、ＥＰ動作（初期書き込み動作）、第１ステージの書き込み動作（第１書き込み動作）、及び第２ステージの書き込み動作（第２書き込み動作）が行われる。
具体的には、ＷＬｅ２に属する第３メモリセル及びＷＬｏ２に属する第４メモリセルに対するＥＰ動作が行われる（「６－１」～「６－４」）。続いて、第３メモリセルに対する第１書き込み動作が行われ（「７－１」、「７－２」）、第４メモリセルに対する第１書き込み動作が行われる（「７－３」、「７－４」）。続いて、ＷＬｅ１に属する第５メモリセルに対する第２書き込み動作が行われ（「８－１」、「８－２」）、ＷＬｏ１に属する第６メモリセルに対する第２書き込み動作が行われる（「８－３」、「８－４」）。続いて、ＷＬｅ３に属する第１メモリセル及びＷＬｏ３に属する第２メモリセルに対するＥＰ動作が行われる（「９－１」～「９－４」）。続いて、第１メモリセルに対する第１書き込み動作が行われ（「１０－１」、「１０－２」）、第２メモリセルに対する第１書き込み動作が行われる（「１０－３」、「１０－４」）。続いて、第３メモリセルに対する第２書き込み動作が行われ（「１１－１」、「１１－２」）、第４メモリセルに対する第２書き込み動作が行われる（「１１－３」、「１１－４」）。
１－１１－６．「２ステージ書き込み動作」＆「３層カットオフ読み出し動作」
図２７を用いて、「２ステージ書き込み動作」かつ「３層カットオフ読み出し動作」の場合における書き込み動作の順を説明する。以下の動作は、メモリコントローラ２に設けられた制御回路によって実行される。３層カットオフ読み出し動作では、図１５に示すように読み出し対象のメモリセルの上層に設けられたメモリセルを強制的にオフ状態にする必要があるため、図２６に示す動作のように、同一ワード線についてＥＰ動作の直後に第１ステージの書き込み動作を行うことができない。したがって、詳細は後述するが、書き込み対象のメモリセルが属するワード線ＷＬ（ｎ）に対する書き込み動作の前に、ワード線ＷＬ（ｎ＋１）に属するメモリセルに対してＥＰ動作を行う必要がある。なお、以下の説明において、各ワード線におけるＥＰ動作、第１ステージの書き込み動作、及び第２ステージの書き込み動作の順序は図２６と同じなので、各々のワード線における各動作の順序の説明を省略する。
図２７に示すように、まずはワード線ＷＬ０に属するメモリセルに対してＥＰ動作が行われる（「１－１」～「１－４」）。続いて、ワード線ＷＬ１に属するメモリセルに対してＥＰ動作が行われる（「２－１」～「２－４」）。続いてワード線ＷＬ０に属するメモリセルに対して第１ステージの書き込み動作が行われる（「３－１」～「３－４」）。続いて、ワード線ＷＬ２に属するメモリセルに対してＥＰ動作が行われる（「４－１」～「４－４」）。続いて、ワード線ＷＬ１に属するメモリセルに対して第１ステージの書き込み動作が行われる（「５－１」～「５－４」）。続いて、ワード線ＷＬ０に属するメモリセルに対して第２ステージの書き込み動作が行われる（「６－１」～「６－４」）。続いて、ワード線ＷＬ３に属するメモリセルに対してＥＰ動作が行われる（「７－１」～「７－４」）。
上記のように、ワード線ＷＬ（ｎ）に属するメモリセルに対してＥＰ動作が行われ、続いてワード線ＷＬ（ｎ－１）に属するメモリセルに対して第１ステージの書き込み動作が行われ、続いてワード線ＷＬ（ｎ－２）に属するメモリセルに対して第２ステージの書き込み動作が行われ、続いてワード線ＷＬ（ｎ＋１）に属するメモリセルに対してＥＰ動作が行われる。
上記の動作について、メモリピラーＭＰ０に属するメモリセルトランジスタＭＴについて説明する。ＷＬｅ０に属するメモリセルトランジスタＭＴを「第７メモリセル」という。ＷＬｏ０に属するメモリセルトランジスタＭＴを「第８メモリセル」という。
具体的には、ＷＬｅ２に属する第３メモリセル及びＷＬｏ２に属する第４メモリセルに対するＥＰ動作が行われる（「４－１」～「４－４」）。続いて、ＷＬｅ１に属する第５メモリセルに対する第１書き込み動作が行われ（「５－１」、「５－２」）、ＷＬｏ１に属する第６メモリセルに対する第１書き込み動作が行われる（「５－３」、「５－４」）。続いて、ＷＬｅ０に属する第７メモリセルに対する第２書き込み動作が行われ（「６－１」、「６－２」）、ＷＬｏ１に属する第８メモリセルに対する第２書き込み動作が行われる（「６－３」、「６－４」）。続いて、ＷＬｅ３に属する第１メモリセル及びＷＬｏ３に属する第２メモリセルに対するＥＰ動作が行われる（「７－１」～「７－４」）。続いて、第３メモリセルに対する第１書き込み動作が行われ（「８－１」、「８－２」）、第４メモリセルに対する第１書き込み動作が行われる（「８－３」、「８－４」）。続いて、第５メモリセルに対する第２書き込み動作が行われ（「９－１」、「９－２」）、第６メモリセルに対する第２書き込み動作が行われる（「９－３」、「９－４」）。
１－１１－７．「３ステージ書き込み動作」＆「２層カットオフ読み出し動作」
図２８を用いて、「３ステージ書き込み動作」かつ「２層カットオフ読み出し動作」の場合における書き込み動作の順を説明する。以下の動作は、メモリコントローラ２に設けられた制御回路によって実行される。以下の説明において、各ワード線におけるＥＰ動作、第１ステージの書き込み動作、及び第２ステージの書き込み動作の順序は図２６と同じなので、各々のワード線における各動作の順序の説明を省略する。また、各ワード線における第３ステージ書き込み動作の順序は、第１ステージ書き込み動作及び第２ステージ書き込み動作の順序と同様なので、説明を省略する。「３ｒｄ」は、「１－１１－２．３ステージ書き込み動作」に示すマルチステージ書き込みにおける第３ステージの書き込み動作に相当する。
図２８に示すように、まずはワード線ＷＬ０に属するメモリセルに対してＥＰ動作（「１－１」～「１－４」）及び第１ステージ書き込み動作（「２－１」～「２－４」）が行われる。続いて、ワード線ＷＬ１に属するメモリセルに対してＥＰ動作（「３－１」～「３－４」）及び第１ステージ書き込み動作（「４－１」～「４－４」）が行われる。続いて、ワード線ＷＬ０に属するメモリセルに対して第２ステージの書き込み動作が行われる（「５－１」～「５－４」）。続いて、ワード線ＷＬ２に属するメモリセルに対してＥＰ動作（「６－１」～「６－４」）及び第１ステージ書き込み動作（「７－１」～「７－４」）が行われる。続いて、ワード線ＷＬ１に属するメモリセルに対して第２ステージの書き込み動作が行われる（「８－１」～「８－４」）。続いて、ワード線ＷＬ０に属するメモリセルに対して第３ステージの書き込み動作が行われる（「９－１」～「９－４」）。続いて、ワード線ＷＬ３に属するメモリセルに対してＥＰ動作（「１０－１」～「１０－４」）及び第１ステージ書き込み動作（「１１－１」～「１１－４」）が行われる。
上記のように、ワード線ＷＬ（ｎ）に属するメモリセルに対してＥＰ動作及び第１ステージの書き込み動作が行われ、続いてワード線ＷＬ（ｎ－１）に属するメモリセルに対して第２ステージの書き込み動作が行われ、続いてワード線ＷＬ（ｎ－２）に属するメモリセルに対して第３ステージの書き込み動作が行われ、続いてワード線ＷＬ（ｎ＋１）に属するメモリセルに対してＥＰ動作及び第１ステージの書き込み動作が行われる。
メモリコントローラ２に設けられた制御回路によって、上記第１メモリセル～第８メモリセルの各々に対して、ＥＰ動作（初期書き込み動作）、第１ステージの書き込み動作（第１書き込み動作）、第２ステージの書き込み動作（第２書き込み動作）、及び第３ステージの書き込み動作（第３書き込み動作）が行われる。
具体的には、第６メモリセルに対する第２書き込み動作（「８－３」、「８－４」）の後に、ＷＬｅ０に属する第７メモリセルに対する第３書き込み動作が行われ（「９－１」、「９－２」）、ＷＬｏ０に属する第８メモリセルに対する第３書き込み動作が行われる（「９－３」、「９－４」）。続いて、ＷＬｅ３に属する第１メモリセル及びＷＬｏ３に属する第２メモリセルに対するＥＰ動作が行われる（「１０－１」～「１０－４」）。また、第４メモリセルに対する第２書き込み動作（「１２－３」、「１２－４」）の後に、第５メモリセルに対する第３書き込み動作が行われ（「１３－１」、「１３－２」）、第６メモリセルに対する第３書き込み動作が行われる（「１３－３」、「１３－４」）。
１－１１－８．「３ステージ書き込み動作」＆「３層カットオフ読み出し動作」
図２９を用いて、「３ステージ書き込み動作」かつ「３層カットオフ読み出し動作」の場合における書き込み動作の順を説明する。以下の動作は、メモリコントローラ２に設けられた制御回路によって実行される。以下の説明において、各ワード線におけるＥＰ動作、第１ステージの書き込み動作、第２ステージの書き込み動作、及び第３ステージの書き込み動作の順序は図２８と同じなので、各々のワード線における各動作の順序の説明を省略する。
図２９に示すように、まずはワード線ＷＬ０に属するメモリセルに対してＥＰ動作（「１－１」～「１－４」）が行われる。続いて、ワード線ＷＬ１に属するメモリセルに対してＥＰ動作（「２－１」～「２－４」）が行われる。続いて、ワード線ＷＬ０に属するメモリセルに対して第１ステージの書き込み動作が行われる（「３－１」～「３－４」）。続いて、ワード線ＷＬ２に属するメモリセルに対してＥＰ動作（「４－１」～「４－４」）が行われる。続いて、ワード線ＷＬ１に属するメモリセルに対して第１ステージの書き込み動作が行われる（「５－１」～「５－４」）。続いて、ワード線ＷＬ０に属するメモリセルに対して第２ステージの書き込み動作が行われる（「６－１」～「６－４」）。続いて、ワード線ＷＬ３に属するメモリセルに対してＥＰ動作（「７－１」～「７－４」）が行われる。続いて、ワード線ＷＬ２に属するメモリセルに対して第１ステージの書き込み動作が行われる（「８－１」～「８－４」）。続いて、ワード線ＷＬ１に属するメモリセルに対して第２ステージの書き込み動作が行われる（「９－１」～「９－４」）。続いて、ワード線ＷＬ０に属するメモリセルに対して第３ステージの書き込み動作が行われる（「１０－１」～「１０－４」）。続いて、ワード線ＷＬ４に属するメモリセルに対してＥＰ動作（「１１－１」～「１１－４」）が行われる。
上記のように、ワード線ＷＬ（ｎ）に属するメモリセルに対してＥＰ動作が行われ、続いてワード線ＷＬ（ｎ－１）に属するメモリセルに対して第１ステージの書き込み動作が行われ、続いてワード線ＷＬ（ｎ－２）に属するメモリセルに対して第２ステージの書き込み動作が行われ、続いてワード線ＷＬ（ｎ－３）に属するメモリセルに対して第３ステージの書き込み動作が行われ、続いてワード線ＷＬ（ｎ＋１）に属するメモリセルに対してＥＰ動作が行われる。
上記の動作について、メモリピラーＭＰ０に属するメモリセルトランジスタＭＴについて説明する。ＷＬｅ４に属するメモリセルトランジスタＭＴを「第１メモリセル」という。ＷＬｏ４に属するメモリセルトランジスタＭＴを「第２メモリセル」という。ＷＬｅ３に属するメモリセルトランジスタＭＴを「第３メモリセル」という。ＷＬｏ３に属するメモリセルトランジスタＭＴを「第４メモリセル」という。ＷＬｅ２に属するメモリセルトランジスタＭＴを「第５メモリセル」という。ＷＬｏ２に属するメモリセルトランジスタＭＴを「第６メモリセル」という。ＷＬｅ１に属するメモリセルトランジスタＭＴを「第７メモリセル」という。ＷＬｏ１に属するメモリセルトランジスタＭＴを「第８メモリセル」という。ＷＬｅ０に属するメモリセルトランジスタＭＴを「第９メモリセル」という。ＷＬｏ０に属するメモリセルトランジスタＭＴを「第１０メモリセル」という。
メモリコントローラ２に設けられた制御回路によって、上記第１メモリセル～第１０メモリセルの各々に対して、ＥＰ動作（初期書き込み動作）、第１ステージの書き込み動作（第１書き込み動作）、第２ステージの書き込み動作（第２書き込み動作）、及び第３ステージの書き込み動作（第３書き込み動作）が行われる。
具体的には、ＷＬｅ３に属する第３メモリセル及びＷＬｏ３に属する第４メモリセルに対するＥＰ動作が行われる（「７－１」～「７－４」）。続いて、ＷＬｅ２に属する第５メモリセルに対する第１書き込み動作が行われ（「８－１」、「８－２」）、ＷＬｏ２に属する第６メモリセルに対する第１書き込み動作が行われる（「８－３」、「８－４」）。続いて、ＷＬｅ１に属する第７メモリセルに対する第２書き込み動作が行われ（「９－１」、「９－２」）、ＷＬｏ１に属する第８メモリセルに対する第２書き込み動作が行われる（「９－３」、「９－４」）。続いて、ＷＬｅ０に属する第９メモリセルに対する第３書き込み動作が行われ（「１０－１」、「１０－２」）、ＷＬｏ０に属する第１０メモリセルに対する第３書き込み動作が行われる（「１０－３」、「１０－４」）。続いて、ＷＬｅ４に属する第１メモリセル及びＷＬｏ４に属する第２メモリセルに対するＥＰ動作が行われる（「１１－１」～「１１－４」）。続いて、第３メモリセルに対する第１書き込み動作が行われ（「１２－１」、「１２－２」）、第４メモリセルに対する第１書き込み動作が行われる（「１２－３」、「１２－４」）。続いて、第５メモリセルに対する第２書き込み動作が行われ（「１３－１」、「１３－２」）、第６メモリセルに対する第２書き込み動作が行われる（「１３－３」、「１３－４」）。続いて、第７メモリセルに対する第３書き込み動作が行われ（「１４－１」、「１４－２」）、第８メモリセルに対する第３書き込み動作が行われる（「１４－３」、「１４－４」）。
以上のように、本実施形態に係るメモリシステムによると、本実施形態のように対向するメモリセルトランジスタＭＴのチャネルがメモリピラーＭＰの一部を共有する構造において、マルチステージ書き込み動作を行う場合であっても、誤書き込み及び誤読み出しを抑制することができる。
＜第２実施形態＞
図３０～図３３を用いて、第２実施形態に係るメモリシステムについて説明する。第２実施形態に係るメモリシステムは、第１実施形態に係るメモリシステムと書き込み動作が相違する。その他の点において、第２実施形態は第１実施形態と同様の構成を有するため、説明を省略する。
第１実施形態では、メモリセルへの書き込み動作を行う直前に過消去セル用書き込み動作を行っていたが、第２実施形態では、例えばページ単位又はブロック単位のメモリセルに対する消去動作の後に、複数のワード線ＷＬに対して過消去セル用書き込み動作（ＥＰ動作）を実行する。
図３０は、一実施形態に係る半導体記憶装置における一括ＥＰ動作及び一括ベリファイ動作を示す図である。図３０に示すように、全てのワード線ＷＬ（図３０の例では、ワード線ＷＬ０～ＷＬ７）に対して一括で過消去セル用書き込み電圧Ｖｐｇｍが供給される。この動作を「一括ＥＰ動作」という。そして、その後、当該全てのワード線ＷＬに対して一括でベリファイ電圧Ｖｐｖｆｙが供給される。この動作を「一括ベリファイ動作」という。一括ＥＰ動作と一括ベリファイ動作とは交互に複数回繰り返される。上記のように、本実施形態では、メモリピラーＭＰに設けられた全ての有効なメモリセルに対して一括でＥＰ動作を行う。なお、「有効な」メモリセルとは、メモリコントローラ２の書き込み要求又は読み出し要求によって書き込み動作又は読み出し動作が行われるメモリセルを意味し、ダミーセルなどを除外することを意味する。
図３１は、一実施形態に係る半導体記憶装置におけるベリファイ動作を説明する図である。図３１に示すグラフは一括ＥＰ動作前後の“Ｅｒ”状態の閾値電圧分布である。図３１において点線で示された閾値電圧分布は、消去動作直後の閾値電圧分布であり、実線で示された閾値電圧分布は、一括ＥＰ動作後の閾値電圧分布である。
本実施形態のように、一括ＥＰ動作及び一括ベリファイ動作を行う場合、ＮＡＮＤストリングにおいて直列に接続されたメモリセルトランジスタＭＴのうち１つでも閾値電圧分布の下裾が電圧Ｖｎｎｖｆｙよりも高い状態になると、ＮＡＮＤストリングを流れる電流が遮断される。そのため、閾値電圧分布の下裾の電圧Ｖｎｎｖｆｙでベリファイ動作を行った場合、ＮＡＮＤストリングの含まれるメモリセルトランジスタＭＴのうち、閾値電圧分布の下裾が電圧Ｖｎｎｖｆｙを超えたメモリセルトランジスタＭＴを特定することが難しい。
上記の問題を解決するために、本実施形態では、図３１に示すように、閾値電圧分布の上裾の電圧Ｖｅｐｖｆｙで（つまり、閾値電圧分布の高電圧側の電圧値に基づいて）ベリファイ動作を行う。電圧Ｖｅｐｖｆｙの値は、電圧Ｖｎｎｖｆｙ及び予想されるＥＰ動作後の閾値電圧分布のプロファイルに基づいて決定される。
複数のワード線ＷＬに一括してＥＰ動作を実行する場合においても、対向するメモリセルトランジスタＭＴの両方に対して同時に書き込み動作を行うために、メモリピラーＭＰを挟む２つのセレクトゲート線ＳＧＤを同時に選択する。例えば、メモリピラーＭＰ１、ＭＰ９に形成されたメモリセルトランジスタＭＴのうち複数層のワード線ＷＬに対向するメモリセルトランジスタＭＴについてＥＰ動作を行う場合、ワード線ＷＬｅに対向するメモリセルトランジスタＭＴを選択するためにセレクトゲート線ＳＧＤ２を選択し、ワード線ＷＬｏに対向するメモリセルトランジスタＭＴを選択するためにセレクトゲート線ＳＧＤ１を選択する必要がある。すなわち、メモリピラーＭＰ１、ＭＰ９に存するメモリセルトランジスタＭＴにＥＰ動作する場合、メモリピラーＭＰを挟むセレクトゲート線ＳＧＤ１、ＳＧＤ２を同時に選択する。そして、第１グループＧＲ１に属するビット線ＢＬ０、ＢＬ４にＥＰ動作を行うための電圧を印加する。その際、セレクトゲート線ＳＧＤ２によって選択される第２グループＧＲ２に属するＭＰ２、ＭＰ６、ＭＰ７、ＭＰ１０、ＭＰ１４、ＭＰ１５、及びセレクトゲート線ＳＧＤ１によって選択される第２グループＧＲ２に属するＭＰ０、ＭＰ４、ＭＰ５、ＭＰ８、ＭＰ１２、ＭＰ１３に対しては、メモリピラーＭＰを挟むセレクトゲート線ＳＧＤの一方しか選択されないため、ＥＰ動作を抑制する必要がある。ＥＰ動作を抑制するために第２グループＧＲ２に属するビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ５、ＢＬ６、ＢＬ７には、ＥＰ動作を抑制するためのインヒビット電圧を印加する。
一方、図２２及び図２４に示すように、メモリピラーＭＰ２、ＭＰ６、ＭＰ７、ＭＰ１０、ＭＰ１４、ＭＰ１５（第２グループＧＲ２）に属するメモリセルトランジスタＭＴについて、先のＥＰ動作が行われるときは、ワード線ＷＬｅに対向するメモリセルトランジスタＭＴにＥＰ動作するためにセレクトゲート線ＳＧＤ２を選択し、ワード線ＷＬｏに対向するメモリセルトランジスタＭＴにＥＰ動作するためにセレクトゲート線ＳＧＤ３を選択する必要がある。すなわち、メモリピラーＭＰを挟むセレクトゲート線ＳＧＤ２、ＳＧＤ３を同時に選択する。その際、メモリピラーＭＰ１、ＭＰ９、ＭＰ３、ＭＰ１１に対しては、メモリピラーＭＰを挟むセレクトゲート線ＳＧＤの一方しか選択されないためＥＰ動作を抑制する必要がある。ＥＰ動作を抑制するために第１グループＧＲ１に属するビット線ＢＬ０、ＢＬ４には書き込みを抑制するためのインヒビット電圧を印加する。
図３０では、ＮＡＮＤストリングに含まれる全てのメモリセルトランジスタＭＴに対して一括でＥＰ動作及びベリファイ動作を行う構成について説明したが、図３２に示すように、ＮＡＮＤストリングに含まれる一部のメモリセルトランジスタＭＴに対して一括でＥＰ動作及びベリファイ動作を行ってもよい。
図３２の例では、ワード線ＷＬ０～ＷＬ７のうち、前半のワード線ＷＬ０～ＷＬ３に対して一括ＥＰ動作及び一括ベリファイ動作を行う。前半のワード線ＷＬ０～ＷＬ３に対して一括ＥＰ動作を行う場合、ワード線ＷＬ０～ＷＬ３にはＶｐｇｍが供給され、残りのワード線ＷＬ４～ＷＬ７にはＶｐａｓｓが供給される。また、前半のワード線ＷＬ０～ＷＬ３に対してベリファイ動作を行う場合、ワード線ＷＬ０～ＷＬ３にはＶｐｖｆｙが供給され、残りのワード線ＷＬ４～ＷＬ７にはＶｒｅａｄが供給される。上記の一括ＥＰ動作と一括ベリファイ動作とは交互に複数回繰り返される。上記の動作に続いて、図３３に示すように、後半のワード線ＷＬ４～ＷＬ７に対して一括ＥＰ動作及び一括ベリファイ動作が交互に複数回繰り返される。
以上、本発明について図面を参照しながら説明したが、本発明は上記の実施形態に限られるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、本実施形態の圧縮・伸長回路を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。さらに、上述した各実施形態は、相互に矛盾がない限り適宜組み合わせが可能であり、各実施形態に共通する技術事項については、明示の記載がなくても各実施形態に含まれる。
上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
１：メモリシステム、 ２：メモリコントローラ、 ３：パッケージ、 ４：パワーマネージャ、 ５～８：半導体記憶装置、 ９：基準抵抗、 １０、１１：配線層、 １０－０ｄ、１０－２ｄ：第１接続部、 １０－１ｄ、１０－３ｄ：第２接続部、 １２：配線層、 １３：半導体基板、 １６、１７、１９：コンタクトプラグ、 １７ｄ：第１接続領域、 １８、２０：金属配線層、 １９ｄ：第２接続領域、 ２１：メモリセルアレイ、 ２２：入出力回路、 ２３：補正回路、 ２４：ロジック制御回路、 ２５：温度センサ、 ２６：レジスタ、 ２７：シーケンサ、 ２８：電圧生成回路、 ２９：ドライバセット、 ３０：ロウデコーダ、 ３１：センスアンプ、 ３２：入出力用パッド群、 ３３：補正用パッド、 ３４：ロジック制御用パッド群、 ４０：半導体層、 ４１～４３、４６、４８：絶縁層、 ４５：ＡｌＯ層、 ４７：バリアメタル層、 ５０：ストリング、 ６１：プロセッサ、 ６２：内蔵メモリ、 ６３：インタフェース回路、 ６４：バッファメモリ、 ６５：ホストインタフェース回路、 ７０、７２～７４：絶縁層、 ７１：半導体層、 ７５：ＡｌＯ層、 ７６：バリアメタル層、 ７７：絶縁層

Claims (13)

  1. 第１層に設けられた第１ワード線と、
    前記第１層に設けられ、前記第１ワード線とは独立して制御される第２ワード線と、
    前記第１層に隣接する第２層に設けられた第３ワード線と、
    前記第２層に設けられ、前記第３ワード線とは独立して制御される第４ワード線と、
    前記第２層に隣接する第３層に設けられた第５ワード線と、
    前記第３層に設けられ、前記第５ワード線とは独立して制御される第６ワード線と、
    前記第１ワード線と前記第２ワード線とによって挟まれ、前記第３ワード線と前記第４ワード線とによって挟まれ、前記第５ワード線と前記第６ワード線とによって挟まれ、前記第１ワード線に対向する第１メモリセル、前記第２ワード線に対向する第２メモリセル、前記第３ワード線に対向する第３メモリセル、前記第４ワード線に対向する第４メモリセル、前記第５ワード線に対向する第５メモリセル、及び前記第６ワード線に対向する第６メモリセルを含む、複数のメモリピラーと、
    制御回路と、を有し、
    前記制御回路は、
    前記第１メモリセル乃至前記第６メモリセルの各々に対して、消去状態のしきい値電圧を読み出し動作時に供給される最低電圧以上にする初期書き込み動作、前記初期書き込み動作の後の第１書き込み動作、及び前記第１書き込み動作の後の第２書き込み動作を行い、
    前記第３メモリセル及び前記第４メモリセルに対する前記初期書き込み動作を行い、
    前記第３メモリセルに対する前記第１書き込み動作を行い、
    前記第４メモリセルに対する前記第１書き込み動作を行い、
    前記第５メモリセルに対する前記第２書き込み動作を行い、
    前記第６メモリセルに対する前記第２書き込み動作を行い、
    前記第１メモリセル及び前記第２メモリセルに対する前記初期書き込み動作を行うメモリシステム。
  2. 前記第１メモリセル、前記第３メモリセル、及び前記第５メモリセルを含む前記メモリピラーに設けられた第１メモリストリングへの制御を行う第１セレクトゲート線と、
    前記第２メモリセル、前記第４メモリセル、及び前記第６メモリセルを含む前記メモリピラーに設けられた第２メモリストリングへの制御を行う第２セレクトゲート線と、をさらに有し、
    前記複数のメモリピラーは、
    前記第１セレクトゲート線と前記第２セレクトゲート線とによって挟まれた第１グループのメモリピラーと、
    前記第１セレクトゲート線又は前記第２セレクトゲート線に隣接し、前記第１セレクトゲート線又は前記第２セレクトゲート線と他のセレクトゲート線とによって挟まれた第２グループのメモリピラーと、を含み、
    前記制御回路は、前記第１グループのメモリピラーに属するメモリセルに対して前記初期書き込み動作を行った後に、前記第２グループのメモリピラーに属するメモリセルに対して前記初期書き込み動作を行う、請求項１に記載のメモリシステム。
  3. 前記第３層に隣接する第４層に設けられた第７ワード線と、
    前記第４層に設けられ、前記第７ワード線とは独立して制御される第８ワード線と、をさらに有し、
    前記メモリピラーは、
    前記第７ワード線と前記第８ワード線とによって挟まれ、
    前記第７ワード線に対向する第７メモリセル及び前記第８ワード線に対向する第８メモリセルをさらに含み、
    前記制御回路は、
    前記第１メモリセル乃至前記第８メモリセルの各々に対して、前記初期書き込み動作、前記第１書き込み動作、前記第２書き込み動作、及び前記第２書き込み動作の後の第３書き込み動作を行い、
    前記第６メモリセルに対する前記第２書き込み動作の後に、前記第７メモリセルに対する前記第３書き込み動作を行い、前記第８メモリセルに対する前記第３書き込み動作を行い、
    前記第８メモリセルに対する前記第３書き込み動作の後に、前記第１メモリセル及び前記第２メモリセルに対する前記初期書き込み動作を行い、
    前記第４メモリセルに対する前記第２書き込み動作の後に、前記第５メモリセルに対する前記第３書き込み動作を行い、前記第６メモリセルに対する前記第３書き込み動作を行う、請求項１に記載のメモリシステム。
  4. 前記第１メモリセル、前記第３メモリセル、前記第５メモリセル、及び前記第７メモリセルを含む前記メモリピラーに設けられた第１メモリストリングへの制御を行う第１セレクトゲート線と、
    前記第２メモリセル、前記第４メモリセル、前記第６メモリセル、及び前記第８メモリセルを含む前記メモリピラーに設けられた第２メモリストリングへの制御を行う第２セレクトゲート線と、をさらに有し、
    前記複数のメモリピラーは、
    前記第１セレクトゲート線と前記第２セレクトゲート線とによって挟まれた第１グループのメモリピラーと、
    前記第１セレクトゲート線又は前記第２セレクトゲート線に隣接し、前記第１セレクトゲート線又は前記第２セレクトゲート線と他のセレクトゲート線とによって挟まれた第２グループのメモリピラーと、を含み、
    前記制御回路は、前記第１グループのメモリピラーに属するメモリセルに対して前記初期書き込み動作を行った後に、前記第２グループのメモリピラーに属するメモリセルに対して前記初期書き込み動作を行う、請求項３に記載のメモリシステム。
  5. 第１層に設けられた第１ワード線と、
    前記第１層に設けられ、前記第１ワード線とは独立して制御される第２ワード線と、
    前記第１層に隣接する第２層に設けられた第３ワード線と、
    前記第２層に設けられ、前記第３ワード線とは独立して制御される第４ワード線と、
    前記第２層に隣接する第３層に設けられた第５ワード線と、
    前記第３層に設けられ、前記第５ワード線とは独立して制御される第６ワード線と、
    前記第３層に隣接する第４層に設けられた第７ワード線と、
    前記第４層に設けられ、前記第７ワード線とは独立して制御される第８ワード線と、
    前記第１ワード線と前記第２ワード線とによって挟まれ、前記第３ワード線と前記第４ワード線とによって挟まれ、前記第５ワード線と前記第６ワード線とによって挟まれ、前記第７ワード線と前記第８ワード線とによって挟まれ、前記第１ワード線に対向する第１メモリセル、前記第２ワード線に対向する第２メモリセル、前記第３ワード線に対向する第３メモリセル、前記第４ワード線に対向する第４メモリセル、前記第５ワード線に対向する第５メモリセル、前記第６ワード線に対向する第６メモリセル、前記第７ワード線に対向する第７メモリセル、及び前記第８ワード線に対向する第８メモリセル、を含む、複数のメモリピラーと、
    制御回路と、を有し、
    前記制御回路は、
    前記第１メモリセル乃至前記第８メモリセルの各々に対して、消去状態のしきい値電圧を読み出し動作時に供給される最低電圧以上にする初期書き込み動作、前記初期書き込み動作の後の第１書き込み動作、及び前記第１書き込み動作の後の第２書き込み動作を行い、
    前記第３メモリセル及び前記第４メモリセルに対する前記初期書き込み動作を行い、
    前記第５メモリセルに対する前記第１書き込み動作を行い、
    前記第６メモリセルに対する前記第１書き込み動作を行い、
    前記第７メモリセルに対する前記第２書き込み動作を行い、
    前記第８メモリセルに対する前記第２書き込み動作を行い、
    前記第１メモリセル及び前記第２メモリセルに対する前記初期書き込み動作を行うメモリシステム。
  6. 前記第１メモリセル、前記第３メモリセル、前記第５メモリセル、及び前記第７メモリセルを含む前記メモリピラーに設けられた第１メモリストリングへの制御を行う第１セレクトゲート線と、
    前記第２メモリセル、前記第４メモリセル、前記第６メモリセル、及び前記第８メモリセルを含む前記メモリピラーに設けられた第２メモリストリングへの制御を行う第２セレクトゲート線と、をさらに有し、
    前記複数のメモリピラーは、
    前記第１セレクトゲート線と前記第２セレクトゲート線とによって挟まれた第１グループのメモリピラーと、
    前記第１セレクトゲート線又は前記第２セレクトゲート線に隣接し、前記第１セレクトゲート線又は前記第２セレクトゲート線と他のセレクトゲート線とによって挟まれた第２グループのメモリピラーと、を含み、
    前記制御回路は、前記第１グループのメモリピラーに属するメモリセルに対して前記初期書き込み動作を行った後に前記第２グループのメモリピラーに属するメモリセルに対して前記初期書き込み動作を行う、請求項５に記載のメモリシステム。
  7. 前記第４層に隣接する第５層に設けられた第９ワード線と、
    前記第５層に設けられ、前記第９ワード線とは独立して制御される第１０ワード線と、をさらに有し、
    前記メモリピラーは、
    前記第９ワード線と前記第１０ワード線とによって挟まれ、
    前記第９ワード線に対向する第９メモリセル及び前記第１０ワード線に対向する第１０メモリセルをさらに含み、
    前記制御回路は、
    前記第１メモリセル乃至前記第１０メモリセルの各々に対して、前記初期書き込み動作、前記第１書き込み動作、前記第２書き込み動作、及び前記第２書き込み動作の後の第３書き込み動作を行い、
    前記第８メモリセルに対する前記第２書き込み動作の後に、前記第９メモリセルに対する前記第３書き込み動作を行い、前記第１０メモリセルに対する前記第３書き込み動作を行い、
    前記第１０メモリセルに対する前記第３書き込み動作の後に、前記第１メモリセル及び前記第２メモリセルに対する前記初期書き込み動作を行い、
    前記第６メモリセルに対する前記第２書き込み動作の後に、前記第７メモリセルに対する前記第３書き込み動作を行い、前記第８メモリセルに対する前記第３書き込み動作を行う、請求項６に記載のメモリシステム。
  8. 前記第１メモリセル、前記第３メモリセル、前記第５メモリセル、前記第７メモリセル、及び前記第９メモリセルを含む前記メモリピラーに設けられた第１メモリストリングへの制御を行う第１セレクトゲート線と、
    前記第２メモリセル、前記第４メモリセル、前記第６メモリセル、前記第８メモリセル、及び前記第１０メモリセルを含む前記メモリピラーに設けられた第２メモリストリングへの制御を行う第２セレクトゲート線と、をさらに有し、
    前記複数のメモリピラーは、
    前記第１セレクトゲート線と前記第２セレクトゲート線とによって挟まれた第１グループのメモリピラーと、
    前記第１セレクトゲート線又は前記第２セレクトゲート線に隣接し、前記第１セレクトゲート線又は前記第２セレクトゲート線と他のセレクトゲート線とによって挟まれた第２グループのメモリピラーと、を含み、
    前記制御回路は、前記第１グループのメモリピラーに属するメモリセルに対して前記初期書き込み動作を行った後に、前記第２グループのメモリピラーに属するメモリセルに対して前記初期書き込み動作を行う、請求項７に記載のメモリシステム。
  9. 複数の層の各々に設けられた、第１ワード線及び前記第１ワード線とは独立して制御される第２ワード線と、
    前記第１ワード線と前記第２ワード線とによって挟まれ、前記第１ワード線に対向する第１メモリセル及び前記第２ワード線に対向する第２メモリセルを含む、複数のメモリピラーと、
    制御回路と、を有し、
    制御回路は、前記複数の層に設けられた前記第１メモリセル及び前記第２メモリセルに対して、消去動作を行った後に、消去状態のしきい値電圧を読み出し動作時に供給される最低電圧以上にする初期書き込み動作を行うメモリシステム。
  10. 制御回路は、前記メモリピラーに設けられた、全ての有効なメモリセルに対して一括で前記初期書き込み動作を行う、請求項９に記載のメモリシステム。
  11. 制御回路は、前記メモリピラーに設けられた、全ての有効なメモリセルのうち一部のメモリセルに対して一括で前記初期書き込み動作を行う、請求項９に記載のメモリシステム。
  12. 制御回路は、前記初期書き込み動作における書き込み動作とベリファイ動作とを複数回繰り返す、請求項１０又は１１に記載のメモリシステム。
  13. 前記制御回路は、前記初期書き込み動作におけるベリファイ動作を、前記初期書き込み動作によって構成される閾値電圧分布の高電圧側の電圧値に基づいて行う、請求項１０乃至１２のいずれか一に記載のメモリシステム。
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