WO2023021752A1 - メモリシステム - Google Patents

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WO2023021752A1
WO2023021752A1 PCT/JP2022/010073 JP2022010073W WO2023021752A1 WO 2023021752 A1 WO2023021752 A1 WO 2023021752A1 JP 2022010073 W JP2022010073 W JP 2022010073W WO 2023021752 A1 WO2023021752 A1 WO 2023021752A1
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memory
select gate
gate line
pillar
line
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PCT/JP2022/010073
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一隆 池上
秀裕 滋賀
新悟 中澤
Original Assignee
キオクシア株式会社
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    • H10B—ELECTRONIC MEMORY DEVICES
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    • G11C16/32—Timing circuits

Definitions

  • the embodiments of the present disclosure relate to memory systems with semiconductor memory devices.
  • a memory system includes a NAND flash memory as a semiconductor memory device and a controller that controls the NAND flash memory.
  • a memory system includes a source line extending in a first direction and a second direction intersecting the first direction, and a source line extending in the first direction and the second direction intersecting the source line.
  • j layers (j is an integer of 1 or more) of string selection lines provided in three directions; and i layers (i is an integer of 2 or more) first word lines provided in the third direction with respect to the string selection lines, stacked in the third direction, and positioned in the i-layer in the third direction with the first word lines are the same, and are divided into 2n pieces (n is an integer equal to or greater than 1) on a plane extending in the first direction and the second direction, and the first word lines and the a layer of select gate lines provided in the third direction with respect to the second word lines, between the first word lines and the second word lines, and facing one of the 2n select gate lines; a plurality of memory pillars provided between the select gate lines, extending in the third direction, and having semiconductor layers; and a control circuit.
  • the plurality of memory pillars are electrically connected to the source line.
  • Each of the plurality of memory pillars has a first string on a first side of the memory pillar and a second string on a second side of the memory pillar.
  • the first string includes a first transistor, i first memory cells, and j second memory cells.
  • the i first memory cells are provided between the second memory cell closest to the first transistor among the j second memory cells and the first transistor.
  • the first transistor, i first memory cells, and j second memory cells are electrically connected in series.
  • the first transistor is connected to any one of the 2n select gate lines.
  • the i first memory cells are electrically connected in series, arranged along the third direction, and respectively connected to the first word lines of the i layer.
  • the second string includes a second transistor, i third memory cells, and j fourth memory cells.
  • the i third memory cells are provided between the fourth memory cell closest to the second transistor among the j fourth memory cells and the second transistor.
  • the second transistor, the i third memory cells, and the j fourth memory cells are electrically connected in series.
  • the second transistor is connected to any one of the 2n select gate lines.
  • the i third memory cells are electrically connected in series, arranged along the third direction, and respectively connected to the second word lines of the i layer.
  • the position of the first word line is closest to the position of the source line
  • the position of the i-th first word line is the farthest from the position of the source line. .
  • the position of the first second word line is closest to the position of the source line, and the position of the i-th second word line is the farthest from the position of the source line.
  • the i first memory cells and the i third memory cells share the semiconductor layer.
  • j is less than or equal to n.
  • FIG. 1 is a block diagram for explaining a power supply system of a memory system according to one embodiment
  • FIG. 1 is a block diagram for explaining the configuration of a signal system of a memory system according to one embodiment
  • FIG. 1 is a block diagram for explaining the configuration of a semiconductor memory device according to one embodiment
  • FIG. 1 is a diagram showing a circuit configuration of a memory cell array of a semiconductor memory device according to one embodiment
  • FIG. 1 is a diagram showing the layout of select gate lines, bit lines, and memory pillars of a semiconductor memory device according to one embodiment
  • FIG. 1 is a diagram showing a layout of word lines and memory pillars of a semiconductor memory device according to one embodiment
  • FIG. 7 is a cross-sectional view of the semiconductor memory device shown in FIG.
  • FIG. 6 taken along the line A-A'
  • FIG. 7 is a cross-sectional view of the semiconductor memory device shown in FIG. 6 taken along the line B-B'
  • FIG. 8 is a C-C' cross-sectional view of the memory cell shown in FIG. 7
  • FIG. FIG. 10 is a cross-sectional view of the memory cell shown in FIG. 9 taken along the line D-D'
  • This is a modification of the memory cell shown in FIG. 12 is an EE' sectional view of the memory cell shown in FIG. 11
  • FIG. FIG. 4 is a diagram showing equivalent circuits of adjacent strings in the semiconductor memory device according to one embodiment
  • FIG. 3 is a diagram illustrating a memory pillar group in a semiconductor memory device according to one embodiment
  • FIG. 4 is a diagram illustrating threshold distributions of memory cell transistors according to one embodiment
  • 3 is an equivalent circuit diagram showing read operation of the semiconductor memory device according to one embodiment
  • FIG. 3 is an equivalent circuit diagram showing read operation of the semiconductor memory device according to one embodiment
  • FIG. 3 is an equivalent circuit diagram showing read operation of the semiconductor memory device according to one embodiment
  • FIG. 3 is an equivalent circuit diagram showing read operation of the semiconductor memory device according to one embodiment
  • FIG. 2 is a diagram showing the relationship between memory pillar types and memory pillar groups in a semiconductor memory device according to an embodiment
  • FIG. 4 is a diagram showing the relationship between string selection lines and memory pillar groups in the semiconductor memory device according to one embodiment
  • 2 is a layout diagram showing the relationship between memory pillar types and memory pillar groups in a semiconductor memory device according to an embodiment
  • FIG. 2 is a layout diagram showing the relationship between memory pillar types and memory pillar groups in a semiconductor memory device according to an embodiment
  • FIG. 4 is a timing chart showing a read operation in the semiconductor memory device according to one embodiment
  • FIG. 4 is a diagram showing the relationship between string selection lines and memory pillar groups in the semiconductor memory device according to one embodiment
  • FIG. 4 is a diagram showing the relationship between string selection lines and memory pillar groups in the semiconductor memory device according to one embodiment
  • 3 is an equivalent circuit diagram showing read operation of the semiconductor memory device according to one embodiment
  • FIG. 3 is an equivalent circuit diagram showing read operation of the semiconductor memory device according to one embodiment
  • FIG. 3 is an equivalent circuit diagram showing read operation of the semiconductor memory device according to one embodiment
  • FIG. 3 is an equivalent circuit diagram showing read operation of
  • the nonvolatile semiconductor memory device will be specifically described below with reference to the drawings.
  • elements having substantially the same functions and configurations are denoted by the same reference numerals, and will be described repeatedly only when necessary.
  • Each embodiment shown below exemplifies an apparatus and a method for embodying the technical idea of this embodiment.
  • the technical idea of the embodiment is not limited to the material, shape, structure, arrangement, etc. of the component parts as described below.
  • the technical idea of the embodiment may add various changes to the claims.
  • signals X ⁇ n:0> (n is a natural number) are (n+1)-bit signals, and signals X ⁇ 0>, X ⁇ 1>, . , and the set of X ⁇ n>.
  • the component Y ⁇ n:0> is the component Y ⁇ 0>, Y ⁇ 1>, . means the set of
  • the signal BZ is an inverted signal of the signal Z.
  • the signal Z is positive logic and the signal BZ is negative logic. That is, the "H” level of signal Z corresponds to assertion, and the “L” level of signal Z corresponds to negation.
  • the "L” level of signal BZ corresponds to assertion, and the "H” level of signal Z corresponds to negation.
  • the notation A/B means A or B.
  • X has A/B, C/D, and E, including the case where X has A, C, and E and the case where X has B, D, and E.
  • FIG. 1 A memory system according to a first embodiment will be described with reference to FIGS. 1 to 24.
  • FIG. The memory system according to the first embodiment includes, for example, a NAND flash memory as a semiconductor memory device and a memory controller that controls the NAND flash memory.
  • FIG. 1 Overall Configuration of Memory System
  • the memory system 1 communicates with, for example, an external host device (not shown).
  • the memory system 1 holds data received from the host device and transmits data read from the semiconductor memory devices 5 to 8 to the host device.
  • FIG. 1 is a block diagram for explaining the power supply system of the memory system according to the first embodiment.
  • the memory system 1 comprises a memory controller 2, a NAND package 3, a power manager 4, and a reference resistor 9.
  • FIG. The NAND package 3 includes, for example, multiple semiconductor storage devices 5-8.
  • the example of FIG. 1 shows a case where four chips are included in the NAND package 3 .
  • the semiconductor memory devices 5-8 may be read as chips A-D, respectively.
  • the power manager 4 is an IC (Integrated circuit) for managing the voltage supplied to the memory controller 2 and the NAND package 3.
  • Power manager 4 supplies voltage VCCQ to memory controller 2 and NAND package 3, for example.
  • Voltage VCCQ is used as a reference voltage for input/output signals between memory controller 2 and NAND package 3 .
  • the power manager 4 supplies the voltage VCC to the NAND package 3, for example.
  • Voltage VCC is used as a reference voltage for other voltages used within NAND package 3 .
  • the NAND package 3 is connected to the voltage VSS through the reference resistor 9.
  • Reference resistor 9 is used, for example, to correct the output impedance of each of semiconductor memory devices 5 to 8 in NAND package 3 .
  • the voltage VSS is a ground voltage, defined as ground (0V) in the memory system 1, for example.
  • FIG. 2 is a block diagram for explaining the configuration of the signal system of the memory system according to one embodiment.
  • the memory controller 2 controls semiconductor memory devices 5-8. Specifically, memory controller 2 writes data to semiconductor memory devices 5-8 and reads data from semiconductor memory devices 5-8.
  • Memory controller 2 is connected to semiconductor memory devices 5 to 8 by a NAND bus.
  • Each of the semiconductor memory devices 5-8 has a plurality of memory cells and stores data in a non-volatile manner.
  • Each of the semiconductor memory devices 5 to 8 is a semiconductor chip that can be uniquely identified, for example, by being supplied with an individual chip enable signal or by being assigned an individual chip address in advance. Therefore, each of semiconductor memory devices 5 to 8 can operate independently according to instructions from memory controller 2 .
  • the NAND bus includes a plurality of signal lines and transmits and receives signals according to the NAND interface.
  • BCE is a chip enable signal and operates in negative logic.
  • BRB is a ready/busy signal and operates in negative logic.
  • CLE is a command latch enable signal and operates in positive logic.
  • ALE is an address latch enable signal and operates in positive logic.
  • BWE is a write enable signal and operates in negative logic.
  • RE and BRE are the read enable signal and its inverted signal. RE operates in positive logic. BRE operates in negative logic. For example, RE and/or BRE serve as output indication signals.
  • BWP is a write protect signal, which operates in logic.
  • DQ ⁇ 7:0> are data signals.
  • Data signals DQ ⁇ 7:0> are input/output via input/output terminals (I/O ports).
  • signals DQS and BDQS are data strobe signals and their inverses. DQS and/or BDQS function as strobe signals or timing control signals.
  • the strobe signals (DQS/BDQS) are a pair of signals having opposite phases.
  • the strobe signal is a signal that defines transmission/reception timing of data signals DQ ⁇ 7:0>.
  • Signals BCE0-BCE3 are independently transmitted from memory controller 2 to semiconductor memory devices 5-8.
  • Signals BRB0-BRB3 are independently transmitted from semiconductor memory devices 5-8 to memory controller 2, respectively.
  • Signals CLE, ALE, BWE, RE, BRE, and BWP are commonly transmitted from the memory controller 2 to the semiconductor memory devices 5-8.
  • Each of the signals BCE0-BCE3 is a signal for enabling the semiconductor memory devices 5-8.
  • the signal CLE notifies the semiconductor memory devices 5 to 8 that the data signals DQ ⁇ 7:0> transmitted to the semiconductor memory devices 5 to 8 while the signal CLE is at the "H (High)" level are commands. do.
  • Signal ALE notifies semiconductor memory devices 5-8 that data signals DQ ⁇ 7:0> transmitted to semiconductor memory devices 5-8 while signal ALE is at "H” level is an address.
  • Signal BWE instructs that data signals DQ ⁇ 7:0> transmitted to semiconductor memory devices 5-8 be written to semiconductor memory devices 5-8 while signal BWE is at "L (Low)" level.
  • Signals RE and BRE instruct semiconductor memory devices 5 to 8 to output data signals DQ ⁇ 7:0>. controls the operation timing of The signal BWP instructs the semiconductor memory devices 5 to 8 to prohibit data writing and erasing.
  • Each of signals BRB0-BRB3 indicates whether semiconductor memory devices 5-8 are in a ready state (a state in which an external command is accepted) or a busy state (a state in which an external command is not accepted).
  • the data signal DQ ⁇ 7:0> is, for example, an 8-bit signal.
  • Data signals DQ ⁇ 7:0> are the entities of data transmitted and received between semiconductor memory devices 5-8 and memory controller 2, and include commands, addresses, and data.
  • Signals DQS and BDQS are generated based on signals RE and BRE, for example, and control operation timings of semiconductor memory devices 5 to 8 related to data signals DQ ⁇ 7:0>.
  • the memory controller 2 includes a processor (CPU: Central Processing Unit) 61, an internal memory (RAM: Random Access Memory) 62, a NAND interface circuit 63, a buffer memory 64, and a host interface circuit 65.
  • processor CPU: Central Processing Unit
  • RAM Random Access Memory
  • the processor 61 controls the operation of the memory controller 2 as a whole.
  • a processor 61 for example, in response to a data write command received from the outside, issues a write command based on the NAND interface to the semiconductor memory devices 5-8. This function is common to operations such as read, erase, and calibrate.
  • the built-in memory 62 is semiconductor memory such as DRAM (Dynamic RAM), and is used as a work area for the processor 61 .
  • the built-in memory 62 holds firmware for managing the semiconductor memory devices 5 to 8, various management tables, and the like.
  • a NAND interface circuit (NAND interface) 63 is connected to the semiconductor memory devices 5-8 via the NAND bus described above, and performs communication with the semiconductor memory devices 5-8.
  • the NAND interface circuit 63 transmits commands, addresses, and write data to the semiconductor memory devices 5 to 8 according to instructions from the processor 61 .
  • the NAND interface circuit 63 receives status and read data from the semiconductor memory devices 5-8.
  • a buffer memory 64 temporarily holds data received by the memory controller 2 from the semiconductor memory devices 5 to 8 and externally.
  • a host interface circuit (host interface) 65 is connected to an external host device (not shown) and executes communication with the host device. Host interface circuit 65, for example, transfers commands and data received from the host device to processor 61 and buffer memory 64, respectively.
  • the semiconductor memory device 5 includes a memory cell array 21, an input/output circuit (input/output) 22, a ZQ correction circuit (ZQ calibration) 23, a logic control circuit (logic control) 24, temperature sensor 25, register 26, sequencer 27, voltage generation circuit 28, driver set 29, row decoder 30, sense amplifier amplifier) 31 , input/output pad group 32 , ZQ correction pad 33 , and logic control pad group 34 .
  • the memory cell array 21 includes a plurality of nonvolatile memory cells (not shown) associated with word lines and bit lines.
  • the input/output circuit 22 transmits and receives data signals DQ ⁇ 7:0> to and from the memory controller 2 . Input/output circuit 22 transfers the command and address in data signals DQ ⁇ 7:0> to register 26 . The input/output circuit 22 transmits and receives write data and read data to and from the sense amplifier 31 .
  • the ZQ correction circuit 23 corrects the output impedance of the semiconductor memory device 5 based on the reference resistor 9 via the ZQ correction pad 33 .
  • the logic control circuit 24 receives signals BCE0, CLE, ALE, BWE, RE, BRE, and BWP from the memory controller 2. Logic control circuit 24 transfers signal BRB0 to memory controller 2 to notify the state of semiconductor memory device 5 to the outside.
  • the temperature sensor 25 has the function of measuring the temperature inside the semiconductor memory device 5 . Temperature sensor 25 sends information about the measured temperature to sequencer 27 . Temperature sensor 25 can be provided at any location within semiconductor memory device 5 within a range in which the temperature that can be regarded as the temperature of memory cell array 21 can be measured.
  • the register 26 holds commands and addresses.
  • the register 26 transfers the address to the row decoder 30 and sense amplifier 31 and the command to the sequencer 27 .
  • the sequencer 27 receives commands and controls the entire semiconductor memory device 5 according to the sequence based on the received commands.
  • the sequencer 27 sends the temperature information received from the temperature sensor 25 to the memory controller 2 via the input/output circuit 22 .
  • the voltage generation circuit 28 generates voltages necessary for operations such as writing, reading, and erasing data based on instructions from the sequencer 27 .
  • the voltage generation circuit 28 supplies the generated voltage to the driver set 29 .
  • the driver set 29 includes a plurality of drivers, and supplies the voltage from the voltage generation circuit 28 to the row decoder 30 and the sense amplifier 31 based on the address from the register 26 .
  • Driver set 29 supplies voltages to row decoder 30, for example, based on the row address in the address.
  • the row decoder 30 receives a row address in the address from the register 26 and selects a row of memory cells based on the row address. A voltage from driver set 29 is transferred to the memory cells in the selected row via row decoder 30 .
  • the sense amplifier 31 When reading data, the sense amplifier 31 senses the read data read from the memory cell to the bit line and transfers the sensed read data to the input/output circuit 22 . When writing data, the sense amplifier 31 transfers write data to be written through the bit lines to the memory cells. The sense amplifier 31 receives a column address in the address from the register 26 and outputs column data based on the column address.
  • the input/output pad group 32 transfers the data signals DQ ⁇ 7:0>, the signal DQS, and the signal BDQS received from the memory controller 2 to the input/output circuit 22 .
  • Input/output pad group 32 transfers data signals DQ ⁇ 7:0> transmitted from input/output circuit 22 to the outside of semiconductor memory device 5 .
  • the ZQ correction pad 33 has one end connected to the reference resistor 9 and the other end connected to the ZQ correction circuit 23 .
  • the logic control pad group 34 transfers the signals BCE 0 , CLE, ALE, BWE, RE, BRE, and BWP received from the memory controller 2 to the logic control circuit 24 .
  • the logic control pad group 34 transfers BRB0 transmitted from the logic control circuit 24 to the outside of the semiconductor memory device 5 .
  • FIG. 4 is an equivalent circuit diagram of the block BLK.
  • the block BLK includes multiple memory pillars MP.
  • Each memory pillar MP includes multiple NAND strings 50 .
  • the NAND string adjacent to the even-numbered select gate lines SGD0 and SGD2 is called a NAND string 50e
  • the NAND string adjacent to the odd-numbered select gate lines SGD1 and SGD3 is called a NAND string 50o.
  • Each NAND string 50 includes, for example, eight memory cell transistors MT (MT0-MT7) and select transistors ST1 and ST2.
  • the memory cell transistor MT has a control gate and a charge storage layer.
  • the memory cell transistor MT has a threshold voltage, and is turned on when a voltage higher than the threshold voltage is applied to the control gate.
  • the threshold voltage of the memory cell transistor MT changes.
  • the threshold voltage of the memory cell transistor MT when electrons are injected into the charge storage layer is higher than the threshold voltage of the memory cell transistor MT when electrons are not injected into the charge storage layer.
  • the memory cell transistor MT retains data in a non-volatile manner through changes in threshold voltage caused by injection of electrons into the charge storage layer. Eight memory cell transistors MT are connected in series between the source of the select transistor ST1 and the drain of the select transistor ST2.
  • the gates of the select transistors ST1 in each of the plurality of memory pillars MP are connected to select gate lines SGD (SGD0, SGD1, . . . ). Each select gate line SGD is independently controlled by the row decoder 30 .
  • the gates of the select transistors ST2 in the NAND string 50e are commonly connected to the select gate line SGSe.
  • the gates of the select transistors ST2 in the NAND string 50o are commonly connected to the select gate line SGSo.
  • the select gate lines SGSe and SGSo may be commonly connected or independently controllable.
  • the control gates of the memory cell transistors MT (MT0-MT7) included in the NAND string 50e in the same block BLK are commonly connected to the word lines WLe (WLe0-WLe7), respectively.
  • the control gates of memory cell transistors MT (MT0 to MT7) included in NAND string 50o are commonly connected to word lines WLo (WLo0 to WLo7), respectively.
  • Word lines WLe and WLo are independently controlled by row decoder 30 .
  • a block BLK is, for example, a data erasure unit. That is, the data held by the memory cell transistors MT included in the same block BLK are collectively erased.
  • the threshold voltage of the memory cell transistor MT in the erased state is lower than the threshold voltage of the memory cell transistor MT in the written state.
  • the drains of the select transistors ST1 of the NAND strings 50 provided in the same column are common to the bit lines BL (BL0 to BL(L-1), where (L-1) is a natural number of 2 or more). Connected. That is, the bit line BL is commonly connected to NAND strings 50 adjacent to different select gate lines SGD. In the memory cell array 21, the sources of the multiple select transistors ST2 are commonly connected to the source line SL.
  • NAND strings 50 adjacent to the same select gate line SGD are connected to different bit lines BL.
  • a block BLK shares a word line WL with NAND strings 50 adjacent to different select gate lines SGD.
  • the memory cell array 21 includes a plurality of blocks BLK sharing bit lines BL.
  • the memory cell transistors MT are three-dimensionally stacked by stacking the select gate lines SGS, word lines WL, and select gate lines SGD above the semiconductor substrate.
  • memory cell transistors DMT0 and DMT1 are provided between the select transistor ST2 and the memory cell transistor MT0, but these are omitted in FIG. 4 for convenience of explanation.
  • FIG. 5 shows a planar layout of select gate lines SGD in a semiconductor substrate surface (XY plane) of a certain block BLK. In this embodiment, a case where one block BLK includes four select gate lines SGD will be described.
  • wiring layers 10-0a, 10-0b, and 10-0c elongated in the X direction are connected by a first connection 10-0d elongated in the Y direction.
  • Two wiring layers 10-0a and 10-0c are provided at both ends in the Y direction.
  • the wiring layers 10-0a and 10-0b are adjacent in the Y direction with another wiring layer (wiring layer 10-1a) interposed therebetween.
  • the first connecting portion 10-0d is provided at one end in the X direction.
  • Three wiring layers 10-0a, 10-0b and 10-0c function as a select gate line SGD0.
  • the wiring layers 10-1a and 10-1b elongated in the X direction are connected by a second connection 10-1d elongated in the Y direction.
  • the wiring layer 10-1a is provided between the wiring layers 10-0a and 10-0b.
  • the wiring layer 10-1b is provided between the wiring layer 10-0b and another wiring layer (wiring layer 10-2a).
  • the second connection portion 10-1d is provided at the other end opposite to the first connection portion 10-0d in the X direction.
  • Two wiring layers 10-1a and 10-1b function as a select gate line SGD1.
  • the wiring layers 10-2a and 10-2b elongated in the X direction are connected by a first connecting portion 10-2d elongated in the Y direction.
  • the wiring layers 10-3a and 10-3b elongated in the X direction are connected by a second connecting portion 10-3d elongated in the Y direction.
  • the wiring layer 10-2a is provided between the wiring layer 10-1b and the wiring layer 10-3a.
  • the wiring layer 10-3a is provided between the wiring layers 10-2a and 10-2b.
  • the wiring layer 10-2b is provided between the wiring layers 10-3a and 10-3b.
  • the wiring layer 10-3b is provided between the wiring layer 10-2b and the wiring layer 10-0c.
  • the first connection portion 10-2d is provided at one end on the same side as the first connection portion 10-0d in the X direction.
  • the second connection portion 10-3d is provided at the other end opposite to the first connection portion 10-0d in the X direction.
  • Two wiring layers 10-2a and 10-2b function as a select gate line SGD2.
  • Two wiring layers 10-3a and 10-3b function as a select gate line SGD3.
  • each wiring layer is connected by the first connection portions 10-0d and 10-2d or the second connection portions 10-1d and 10-3d, but is limited to this configuration. not.
  • each wiring layer is independent, the same voltage is supplied to the wiring layers 10-0a, 10-0b and 10-0c, the same voltage is supplied to the wiring layers 10-1a and 10-1b, and the wiring layers Control may be performed such that the same voltage is supplied to 10-2a and 10-2b, and the same voltage is supplied to wiring layers 10-3a and 10-3b.
  • Wiring layers 10 adjacent in the Y direction in the block BLK are insulated.
  • a region that insulates adjacent wiring layers 10 is called a slit SLT2.
  • the slit SLT2 for example, a region from the semiconductor substrate surface to at least the layer where the wiring layer 10 is provided is filled with an insulating layer.
  • a plurality of blocks BLK shown in FIG. 5 are arranged in the Y direction. Blocks BLK adjacent in the Y direction are also insulated in the same manner as described above.
  • a region that insulates adjacent blocks BLK is called a slit SLT1.
  • the slit SLT1 has the same configuration as SLT2.
  • a plurality of memory pillars MP (MP0 to MP15) are provided between the wiring layers 10 adjacent in the Y direction.
  • Each of the plurality of memory pillars MP has a length in the Z direction.
  • the Z direction is a direction orthogonal to the XY directions, that is, a direction orthogonal to the semiconductor substrate surface.
  • a plurality of memory pillars MP are provided in a memory cell.
  • memory pillars MP4 and MP12 are provided between the wiring layers 10-0a and 10-1a.
  • Memory pillars MP0 and MP8 are provided between the wiring layers 10-1a and 10-0b.
  • Memory pillars MP5 and MP13 are provided between the wiring layers 10-0b and 10-1b.
  • Memory pillars MP1 and MP9 are provided between the wiring layers 10-1b and 10-2a.
  • Memory pillars MP6 and MP14 are provided between the wiring layers 10-2a and 10-3a.
  • Memory pillars MP2 and MP10 are provided between the wiring layers 10-3a and 10-2b.
  • Memory pillars MP7 and MP15 are provided between the wiring layers 10-2b and 10-3b.
  • Memory pillars MP3 and MP11 are provided between the wiring layers 10-3b and 10-0c.
  • a memory pillar MP is a structure that forms select transistors ST1 and ST2 and memory cell transistors MT. A detailed structure of the memory pillar MP will be described later.
  • the memory pillars MP0 to MP3 are arranged along the Y direction.
  • the memory pillars MP8 to MP11 are arranged along the Y direction at positions adjacent to the memory pillars MP0 to MP3 in the X direction. That is, memory pillars MP0 to MP3 and memory pillars MP8 to MP11 are arranged in parallel.
  • the memory pillars MP4 to MP7 and the memory pillars MP12 to MP15 are arranged along the Y direction.
  • the memory pillars MP4-MP7 are located between the memory pillars MP0-MP3 and the memory pillars MP8-MP11 in the X direction.
  • the memory pillars MP12 to MP15 are arranged along the Y direction at positions adjacent to the memory pillars MP4 to MP7 in the X direction. That is, memory pillars MP4 to MP7 and memory pillars MP12 to MP15 are arranged in parallel.
  • Bit line BL0 is commonly connected to memory pillars MP1 and MP3.
  • the bit line BL1 is commonly connected to the memory pillars MP0 and MP2.
  • Two bit lines BL2 and BL3 are provided above the memory pillars MP4 to MP7.
  • the bit line BL2 is commonly connected to the memory pillars MP5 and MP7.
  • Bit line BL3 is commonly connected to memory pillars MP4 and MP6.
  • Two bit lines BL4 and BL5 are provided above the memory pillars MP8 to MP11.
  • the bit line BL4 is commonly connected to the memory pillars MP9 and MP11.
  • Bit line BL5 is commonly connected to memory pillars MP8 and MP10.
  • Two bit lines BL6 and BL7 are provided above the memory pillars MP12 to MP15.
  • the bit line BL6 is commonly connected to the memory pillars MP13 and MP15.
  • the bit line BL7 is commonly connected to the memory pillars MP12 and MP14.
  • the positions of the memory pillars MP0 to MP3 and MP8 to MP11 in the Y direction are shifted from the memory pillars MP4 to MP7 and MP12 to MP15 by half the distance between the memory pillars MP.
  • a memory pillar MP is provided between two wiring layers 10 adjacent in the Y direction, is provided so as to be embedded in a part of one of the slits SLT2, and is provided between the memory pillars MP adjacent in the Y direction. There is one slit SLT2.
  • the memory pillar MP is not provided in the region between the wiring layers 10-0a and 10-0c adjacent to each other with the slit SLT1 interposed therebetween.
  • a dummy memory pillar MP that is not connected to the BL may be provided in this region.
  • FIG. 6 like FIG. 5, shows a planar layout of word lines WL on the XY plane.
  • FIG. 6 corresponds to one block area in FIG. 5, and shows the layout of the wiring layer 11 provided below the wiring layer 10 described in FIG.
  • each wiring layer 11-0a, 11-0b, 11-1 to 11-7 is provided below the wiring layers 10-0 to 10-7 via an insulating layer.
  • Each wiring layer 11 functions as a word line WL7.
  • Other word lines WL0 to WL6 have the same configuration and function as word line WL7.
  • wiring layers 11-0a, 11-2, 11-4, 11-6, and 11-0b functioning as word lines WLe7 are each elongated in the X direction and arranged in the Y direction. are placed.
  • These wiring layers 11-0a, 11-2, 11-4, 11-6, and 11-0b are connected by a first connection portion (1st connect) 11-8 having a length in the Y direction.
  • the first connecting portion 11-8 is provided at one end in the X direction.
  • the wiring layers 11-0a, 11-2, 11-4, 11-6, and 11-0b are connected to the row decoder 30 via the first connection portion 11-8.
  • the first connection portion 11-8 and the wiring layers 11-0a, 11-2, 11-4, 11-6, and 11-0b may be collectively referred to as a wiring layer 11e.
  • the wiring layers 11-1, 11-3, 11-5, and 11-7 functioning as word lines WLo7 are each elongated in the X direction and arranged side by side in the Y direction. These wiring layers 11-1, 11-3, 11-5, and 11-7 are connected by a second connection portion (2nd connect) 11-9 elongated in the Y direction.
  • the second connection portion 11-9 is provided at the other end opposite to the first connection portion 11-8 in the X direction.
  • the wiring layers 11-1, 11-3, 11-5 and 11-7 are connected to the row decoder 30 via the second connection portion 11-9.
  • the second connection portion 11-9 and the wiring layers 11-1, 11-3, 11-5, and 11-7 may be collectively referred to as a wiring layer 11o.
  • a memory cell is provided between the first connection portion 11-8 and the second connection portion 11-9.
  • a portion of the memory cell portion facing the wiring layer 11e may be referred to as a "first memory cell portion”, and a portion facing the wiring layer 11o may be referred to as a "second memory cell portion”.
  • the wiring layers 11 adjacent in the Y direction are separated by the slit SLT2 described with reference to FIG.
  • Wiring layers 11 between blocks BLK adjacent in the Y direction are also separated by slits SLT1, as in the description of FIG.
  • memory pillars MP0 to MP15 are provided as in FIG.
  • the select gate line SGS and word lines WL0 to WL6 have the same configuration as the word line WL7 in FIG.
  • FIG. 7 is a cross-sectional view of the semiconductor memory device shown in FIG. 6 taken along the line AA'.
  • a wiring layer 12 functioning as a select gate line SGS is provided above the p-type well region (p-well) of the semiconductor substrate 13 .
  • eight wiring layers 11 functioning as word lines WL0 to WL7 are laminated along the Z direction.
  • a planar layout of the wiring layers 11 and 12 is similar to the layout shown in FIG.
  • a wiring layer 10 functioning as a select gate line SGD is provided above the wiring layer 11 .
  • a planar layout of the wiring layer 10 is the layout shown in FIG.
  • the wiring layer 12 functions as the select gate line SGSo or the select gate line SGSe.
  • the select gate lines SGSo and SGSe are alternately arranged in the Y direction.
  • a memory pillar MP is provided between the select gate lines SGSo and SGSe adjacent in the Y direction.
  • the wiring layer 11 functions as a word line WLo or a word line WLe.
  • Word lines WLo and WLe are alternately arranged in the Y direction.
  • a memory pillar MP is provided between word lines WLo and WLe adjacent in the Y direction.
  • Memory cells which will be described later, are provided between the memory pillar MP and the word line WLo and between the memory pillar MP and the word line WLe.
  • a slit SLT1 is provided between adjacent blocks BLK in the Y direction.
  • the slit SLT1 is provided with an insulating layer.
  • a contact plug or the like for supplying a voltage to a region provided in the semiconductor substrate 13 may be provided in the slit SLT1.
  • a contact plug or a groove-shaped conductor for connecting the source of the select transistor ST2 to the source line may be provided in the slit SLT1.
  • the source line SL is provided on the main surface of the semiconductor substrate 13 .
  • the source line SL may have a configuration in which an unpatterned conductive layer spreads over the region of the memory cell array 21, or a configuration in which a linearly patterned conductive layer spreads over the region.
  • the source lines SL extend in the X direction (first direction) and the Y direction (second direction).
  • Bit lines BL1 and BL2 are provided on the memory pillar MP.
  • Contact plugs 16 connecting each memory pillar MP and the bit line BL are provided between the memory pillar MP0 and the bit line BL1 and between the memory pillar MP2 and the bit line BL1.
  • contact plugs 16 connecting each memory pillar MP and the bit line BL are provided between the memory pillar MP5 and the bit line BL2 and between the memory pillar MP7 and the bit line BL2.
  • Other memory pillars MP are connected to bit line BL1 or bit line BL2 via contact plugs 16 in regions other than the cross section shown in FIG.
  • FIG. 8 is a BB' sectional view of the semiconductor memory device shown in FIG. As described with reference to FIG. 7, wiring layers 12 , 11 , 10 are sequentially provided above the semiconductor substrate 13 .
  • FIG. 8 the configuration existing in the depth direction of the B-B' cross-sectional view is drawn with a dotted line.
  • the wiring layers 11 and 12 are formed stepwise. That is, when viewed in the XY plane, the upper surfaces of the end portions of the eight wiring layers 11 and the end portions of the wiring layers 12 are exposed in the first connection region 17d.
  • a contact plug 17 is provided in the wiring layers 11 and 12 exposed in the first connection region 17d. Contact plug 17 is connected to metal wiring layer 18 .
  • Wiring layers 10 to 12 functioning as even select gate lines SGD0, SGD2, SGD4, SGD6, even word lines WLe, and even select gate lines SGSe are electrically connected to a row decoder 30 via a metal wiring layer 18. .
  • the wiring layers 11 and 12 are formed stepwise in the same manner as described above. That is, when viewed in the XY plane, the upper surfaces of the end portions of the eight wiring layers 11 and the end portions of the wiring layers 12 are exposed in the second connection region 19d.
  • a contact plug 19 is provided in the wiring layers 11 and 12 exposed in the second connection region 19d. Contact plug 19 is connected to metal wiring layer 20 .
  • Wiring layers 11 and 12 functioning as odd select gate lines SGD1, SGD3, SGD5, SGD7, odd word lines WLo, and odd select gate lines SGSo are electrically connected to a row decoder 30 via a metal wiring layer 20. .
  • the wiring layer 10 may be electrically connected to the row decoder 30 via the second connection region 19d instead of the first connection region 17d, or via both the first connection region 17d and the second connection region 19d. It may be electrically connected to the row decoder 30 .
  • string selection lines STR_SEL0 and STR_SEL1 are provided between the select gate line SGS and the word line WL0, but these are omitted in FIGS. 7 and 8 for convenience of explanation. .
  • FIG. 1 Structure of Memory Pillar and Memory Cell Transistor The structure of the memory pillar MP and the memory cell transistor MT will be described with reference to FIGS. 9 and 10. FIG.
  • FIG. 9 is a CC' sectional view of the memory cell shown in FIG.
  • FIG. 10 is a DD' sectional view of the memory cell shown in FIG.
  • a first example is a floating gate type memory cell transistor MT in which a conductive layer is used as the charge storage layer of the memory cell transistor MT.
  • the memory pillar MP includes insulating layers 48 and 43, a semiconductor layer 40, an insulating layer 41, a conductive layer 42, and insulating layers 46a to 46c provided along the Z direction.
  • the insulating layer 48 is, for example, a silicon oxide layer.
  • the semiconductor layer 40 is provided so as to surround the insulating layer 48 .
  • the semiconductor layer 40 is, for example, a polycrystalline silicon layer.
  • the semiconductor layer 40 functions as a channel of the memory cell transistor MT.
  • the semiconductor layer 40 is provided continuously between two memory cell transistors MT included in one memory pillar MP, and is not separated for each memory cell transistor MT.
  • the semiconductor layer 40 is continuous between two opposing memory cell transistors MT. Therefore, channels formed in each of the two memory cell transistors MT share part of the memory pillar MP. Specifically, in FIG. 9, in the left memory cell transistor MT and the right memory cell transistor MT facing each other, the channel formed by the left memory cell transistor MT and the channel formed by the right memory cell transistor MT share part of the memory pillar MP.
  • two channels sharing a part of the memory pillar MP means that the two channels are formed in the same memory pillar MP and that the two channels partially overlap.
  • the above configuration is such that two memory cell transistors MT share a channel or two memory cell transistors MT face each other.
  • the insulating layer 41 is provided around the semiconductor layer 40 and functions as a gate insulating layer of each memory cell transistor MT.
  • the insulating layer 41 is separated into two regions in the XY plane shown in FIG. 9, each functioning as gate insulating layers of two memory cell transistors MT included in one memory pillar MP.
  • the insulating layer 41 has, for example, a laminated structure of a silicon oxide layer and a silicon nitride layer.
  • the conductive layer 42 is provided around the insulating layer 41 and separated into two regions along the Y direction by the insulating layer 43 .
  • the conductive layer 42 is, for example, a conductive polysilicon layer.
  • the separated conductive layers 42 function as charge storage layers of the two memory cell transistors MT.
  • the insulating layer 43 is, for example, a silicon oxide layer. Insulating layers 46 a , 46 b , 46 c are sequentially provided around the conductive layer 42 .
  • the insulating layers 46a and 46c are, for example, silicon oxide layers.
  • the insulating layer 46b is, for example, a silicon nitride layer. These insulating layers function as block insulating layers of the memory cell transistors MT. These insulating layers 46a and 46b are also separated into two regions along the Y direction, and the insulating layer 43 is provided between them.
  • An insulating layer 43 is embedded in the slit SLT2.
  • the insulating layer 43 is, for example, a silicon oxide layer.
  • An AlO layer 45 for example, is provided around the memory pillar MP having the above configuration.
  • a barrier metal layer (such as a TiN layer) 47 is formed around the AlO layer 45, for example.
  • a wiring layer 11 functioning as a word line WL is provided around the barrier metal layer 47 .
  • the wiring layer 11 is, for example, tungsten.
  • two memory cell transistors MT are provided along the Y direction in one memory pillar MP.
  • the selection transistors ST1 and ST2 also have the same configuration as above.
  • An insulating layer (not shown) is provided between the memory cell transistors adjacent in the Z direction, and the conductive layer 42 is insulated from each memory cell transistor by this insulating layer and the insulating layers 43 and 46 .
  • FIG. 11 is a modification of the memory cell shown in FIG.
  • FIG. 12 is an EE' sectional view of the memory cell shown in FIG.
  • a second example is a MONOS type memory cell transistor MT in which an insulating layer is used for the charge storage layer of the memory cell transistor MT.
  • the memory pillar MP includes an insulating layer 70, a semiconductor layer 71, and insulating layers 72-74 provided along the Z direction.
  • the insulating layer 70 is, for example, a silicon oxide layer.
  • the semiconductor layer 71 is provided so as to surround the insulating layer 70 .
  • the semiconductor layer 71 functions as a channel of the memory cell transistor MT.
  • the semiconductor layer 71 is, for example, a polycrystalline silicon layer.
  • the semiconductor layer 71 is provided continuously between two memory cell transistors MT included in one memory pillar MP. Therefore, the channels formed in each of the two memory cell transistors MT share part of the memory pillar MP.
  • the insulating layer 72 is provided so as to surround the semiconductor layer 71 and functions as a gate insulating layer of the memory cell transistor MT.
  • the insulating layer 72 has, for example, a laminated structure of a silicon oxide layer and a silicon nitride layer.
  • the insulating layer 73 is provided so as to surround the semiconductor layer 71 and functions as a charge storage layer of the memory cell transistor MT.
  • the insulating layer 73 is, for example, a silicon nitride layer.
  • the insulating layer 74 is provided so as to surround the insulating layer 73 and functions as a block insulating layer of the memory cell transistor MT.
  • the insulating layer 74 is, for example, a silicon oxide layer.
  • An insulating layer 77 is embedded in the slit SLT2 excluding the memory pillar MP portion.
  • the insulating layer 77 is, for example, a silicon oxide layer.
  • An AlO layer 75 is provided around the memory pillar MP having the above configuration.
  • a barrier metal layer (such as a TiN layer) 76 is formed around the AlO layer 75, for example.
  • a wiring layer 11 functioning as a word line WL is provided around the barrier metal layer 76 .
  • the wiring layer 11 is, for example, tungsten.
  • two memory cell transistors MT are provided along the Y direction in one memory pillar MP.
  • the selection transistors ST1 and ST2 also have the same configuration as above.
  • FIG. 13 is a diagram showing an equivalent circuit of adjacent strings in the semiconductor memory device according to one embodiment. As shown in FIG. 13, two NAND strings 50o and 50e are formed in one memory pillar MP. Specifically, a NAND string 50o (first string) is provided on the first side of the memory pillar MP. A NAND string 50e (second string) is provided on the second side of the memory pillar MP.
  • NAND string 50 when there is no need to distinguish between the NAND strings 50o and 50e, they are simply referred to as "NAND string 50".
  • the members included in the NAND string 50 and the wiring connected to the members are expressed in the same manner as above.
  • memory cell transistors MT when there is no need to distinguish between the memory cell transistors MTo and MTe, they are simply referred to as “memory cell transistors MT”.
  • string select lines STR_SEL when there is no need to distinguish between the string select lines STR_SELo and STR_SELe, they are simply referred to as "string select lines STR_SEL”.
  • the NAND string 50o includes a selection transistor STo1 (first transistor) electrically connected in series, i (i is an integer equal to or greater than 2) memory cell transistors MTo (first memory cells), j It has (j is an integer equal to or greater than 1) memory cell transistors DMTo (second memory cells) and select transistors STo2.
  • i is 8 and j is 2.
  • the i memory cell transistors MTo0 to MTo7 are provided between the memory cell transistor DMTo1 closest to the select transistor STo1 and the select transistor STo1 among the j memory cell transistors DMTo0 to DMTo1.
  • the NAND string 50e (second string) includes a select transistor STe1 (second transistor), i memory cell transistors MTe (third memory cells), and j memory cell transistors DMTe (third memory cells), which are electrically connected in series. 4 memory cells) and a selection transistor STe2.
  • the i memory cell transistors MTe0 to MTe7 are provided between the memory cell transistor DMTe1 closest to the select transistor STe1 and the select transistor STe1 among the j memory cell transistors DMTe0 to DMTe1.
  • j is 2, and string selection lines STR_SELo0 to STR_SELo1 and string selection lines STR_SELe0 to STR_SELe1 are provided.
  • i is 8, and word lines WLo0 to WLo7 and word lines WLe0 to WLe7 are provided.
  • the select gate lines SGSo and SGSe and the select gate lines SGD0 and SGD1 each have one layer, but the configuration is not limited to this.
  • the select gate lines SGSo and SGSe and the select gate lines SGD0 and SGD1 may each have two or more layers.
  • the number of layers of select gate lines SGSo and SGSe may be different from the number of layers of select gate lines SGD0 and SGD1.
  • the word lines WLo0 to WLo7 are provided in the Z direction with respect to the string selection line STR_SELo and stacked in the Z direction.
  • the word lines WLe0 to WLe7 (second word lines) are provided in the Z direction with respect to the string selection line STR_SELe and stacked in the Z direction.
  • Word lines WLo0 to WLo7 and word lines WLe0 to WLe7 are located at the same position in the Z direction. For example, in the Z direction, the position of word line WLo0 is the same as that of word line WLe0, and the position of word line WLo7 is the same as that of word line WLe7.
  • word line WLo0 is in the same layer as word line WLe0
  • word line WLo7 is in the same layer as word line WLe7.
  • word line WLo0 and word line WLe0 are on the same layer or on a common layer.
  • word line WLo7 and word line WLe7 are on the same layer or on a common layer.
  • the select gate lines SGD0 and SGD1 are provided in the Z direction with respect to the word lines WLo and WLe. Although only the select gate lines SGD0 and SGD1 are shown in FIG. 13, there are 2n select gate lines (n is 1) on a plane extending in the X direction (first direction) and the Y direction (second direction). integers). In this embodiment, n is 2, and four separate select gate lines SGD0 to SGD3 are provided as shown in FIG. The select gate lines SGD0-SGD3 are controlled independently.
  • the memory pillar MP is arranged between the word line WLo (first word line) and the word line WLe (second word line) and 2n It is provided between the opposing select gate lines SGD (SGD0 and SGD1 in the case of FIG. 13) among the select gate lines SGD.
  • a plurality of memory pillars MP extends in the Z direction.
  • a plurality of memory pillars MP are electrically connected to source lines SL and bit lines BL, respectively.
  • the select transistor STo1 (first transistor) is connected to the select gate line SGD1.
  • the select transistor STe1 (second transistor) is connected to the select gate line SGD0. That is, the select transistor ST1 is connected to any one of the 2n select gate lines SGD0 to SGD3.
  • the i memory cell transistors MTo0 to MTo7 (first memory cells) are electrically connected in series as described above, arranged along the Z direction, and connected to word lines WLo0 to WLo7 (first word lines) of the i layer. ) are connected respectively.
  • the i memory cell transistors MTe0 to MTe7 are electrically connected in series as described above, arranged along the Z direction, and word lines WLe0 to WLe7 (third memory cells) of the i layer. 2 word lines).
  • the i memory cell transistors MTo0 to MTo7 (first memory cells) and the i memory cell transistors MTe0 to MTe7 (third memory cells) share a semiconductor layer.
  • the sources of the selection transistor STo1 (first transistor) and STe1 (second transistor) facing each other are electrically connected to each other.
  • the drains of the select transistors STo1 (first transistor) and STe1 (second transistor) facing each other are electrically connected.
  • the sources of memory cell transistors MTo0 to MTo7 (first memory cells) and MTe0 to MTe7 (second memory cells) facing each other are electrically connected to each other.
  • the drains of memory cell transistors MTo0 to MTo7 (first memory cells) and MTe0 to MTe7 (second memory cells) facing each other are electrically connected to each other.
  • Sources of memory cell transistors DMTo0 to DMTo1 (second memory cells) and DMTe0 to DMTe1 (fourth memory cells) facing each other are electrically connected to each other.
  • the drains of memory cell transistors DMTo0 to DMTo1 (second memory cells) and DMTe0 to DMTe1 (fourth memory cells) facing each other are electrically connected to each other.
  • the sources of the select transistors STo2 and STe2 facing each other are electrically connected to each other.
  • the drains of the select transistors STo2 and STe2 facing each other are electrically connected. The above electrical connection is due to the fact that the channels formed in the opposing transistors share the semiconductor layer of the memory pillar MP.
  • the position of the first word line WLo0 among the word lines WLo0 to WLo7 (first word lines) in eight layers is closest to the position of the source line SL, and the position of the eighth word line WLo7 is the source line. Farthest from the SL position.
  • the position of the first word line WLe0 among the word lines WLe0 to WLe7 (second word lines) in eight layers is closest to the position of the source line SL
  • the position of the eighth word line WLe7 is the position of the source line SL. Farthest from the position.
  • the select transistor ST1 belonging to the NAND string 50 to be read is turned on, and the other select transistors ST1 are turned off.
  • the read voltage VCGRV for data stored in the memory cell transistor MT is supplied to the word line WLo2, and the other word lines WL are supplied with the memory cell transistor MT. is supplied with a read voltage VREAD that forcibly turns on the .
  • both the memory cell transistor MTo2 connected to the word line WLo2 and the select transistor ST1 connected to the select gate line SGD1 are turned off. Therefore, the potential between these transistors becomes floating.
  • a floating state is generated. The potential rises (boosts), and its influence may cause erroneous writing (read disturb).
  • all word lines WL and select gate lines SGD in the block are supplied with the voltage VREAD and the voltage VSG, respectively.
  • This operation supplies VSS (for example, 0 V) to the channel of the memory cell transistor MT formed in the memory pillar MP.
  • VSS for example, 0 V
  • This operation is called a channel clean operation.
  • the channel clean operation charges the capacitance between all the memory pillars MP and the word lines WL, there is a problem of large power consumption. Therefore, a countermeasure for boosting the entire NAND string 50 by turning off the memory cell transistor DMT belonging to the non-read target NAND string 50 whose select transistor ST1 is in an off state is being studied.
  • FIG. 14 is a diagram illustrating a memory pillar group in a semiconductor memory device according to one embodiment.
  • the memory pillars MP arranged in the X direction are defined as one row.
  • five rows of memory pillars MP arranged side by side in the Y direction are defined as one memory pillar group MPGR.
  • the memory pillar group MPGR0 includes memory pillars MP4 and MP12 on the first row, memory pillars MP0 and MP8 on the second row, memory pillars MP5 and MP13 on the third row, and memory pillars MP5 and MP13 on the fourth row. It includes MP1, MP9 and the eighth row memory pillars MP3, MP11.
  • the memory pillar group MPGR1 includes memory pillars MP1 and MP9 on the fourth row, memory pillars MP6 and MP14 on the fifth row, memory pillars MP2 and MP10 on the sixth row, memory pillars MP7 and MP15 on the seventh row, 8th row memory pillars MP3 and MP11.
  • the memory pillar groups MPGR0 and MPGR1 share memory pillars MP1 and MP9 on the fourth row and memory pillars MP3 and MP11 on the eighth row.
  • the memory pillars MP4 and MP12 on the first row, the memory pillars MP0 and MP8 on the second row, and the memory pillars MP5 and MP13 on the third row sandwiched between the select gate lines SGD0 and SGD1 form a memory pillar group MPGR0.
  • control is performed for each memory pillar group MPGR during the read operation. Specifically, by controlling the memory cell transistor DMT, the memory pillar group MPGR including the memory pillar MP that is the target of the read operation is selected, and the NAND string 50 included in the memory pillar group MPGR becomes conductive. , the NAND strings 50 not included in the memory pillar group MPGR become non-conductive. Due to this operation, the read operation can suppress the occurrence of read disturb in the memory cell transistors MT belonging to the NAND strings 50 included in the unselected memory pillar group MPGR.
  • FIG. 15 is a diagram showing threshold distributions of transistors (memory cell transistors) used as memory cells according to one embodiment.
  • FIG. 15 illustrates Triple Level Cell (TLC) as an example of threshold distribution of memory cell transistors.
  • TLC Triple Level Cell
  • QLC Quad Level Cell
  • MLC Multi Level Cell
  • SLC Single Level Cell
  • FIG. 15 shows examples of threshold distributions of memory cell transistors, data allocation, read voltages, and verify voltages.
  • the vertical axis of the threshold distribution shown in FIG. 15 corresponds to the number of memory cell transistors (number of cells), and the horizontal axis corresponds to the threshold voltage Vth (threshold voltage) of the memory cell transistors.
  • a plurality of memory cell transistors form eight threshold distributions. These eight threshold distributions are sometimes called write levels.
  • the write levels are "Er” level, "A” level, “B” level, “C” level, “D” level, “E” level, “F” level, “ It's called “G” level.
  • Different 3-bit data are assigned to these write levels, for example, as shown below. This 3-bit data is called a lower bit (Lower), a middle-order bit (Middle), and an upper bit (Upper).
  • a set of Lower bits held by memory cell transistors connected to the same word line is called a Lower page
  • a set of Middle bits is called a Middle page
  • a set of Upper bits is called an Upper page.
  • a data write operation and a data read operation are performed in units of pages as described above.
  • a verify voltage used in the write operation is set between adjacent threshold distributions. Specifically, verify voltages AV, BV, CV, DV, EV, FV, and GV are set.
  • the verify voltage AV is set between the maximum threshold voltage at the "Er” level and the minimum threshold voltage at the "A” level.
  • the verify voltage AV is applied to the memory cell transistors, the memory cell transistors whose threshold voltages are included in the "Er” level are turned on, and the threshold voltage distribution becomes equal to or higher than the "A" level.
  • the included memory cell transistors are turned off.
  • Verify voltage BV is set between “A” level and “B” level.
  • the verify voltage CV is set between the “B” level and the “C” level.
  • Verify voltage DV is set between “C” level and “D” level.
  • Verify voltage EV is set between “D” level and “E” level.
  • Verify voltage FV is set between “E” level and “F” level.
  • Verify voltage GV is set between "F” level and "G” level.
  • verify voltage AV is set to 0.8 V
  • verify voltage BV is set to 1.6 V
  • verify voltage CV is set to 2.4 V
  • verify voltage DV is set to 3.1 V
  • verify voltage EV is set to may be set to 3.8V
  • verify voltage FV may be set to 4.6V
  • verify voltage GV may be set to 5.6V.
  • verify voltages AV to GV are not limited to the above voltage values.
  • the verify voltages AV to GV may be appropriately set stepwise within a range of 0.0V to 7.0V, for example.
  • a read voltage used in each read operation is set between adjacent threshold distributions.
  • the read voltage AR for determining whether the threshold voltage of the memory cell transistor is included in the "Er" level or the "A" level or higher is the maximum threshold voltage in the "Er” level and the " and the minimum threshold voltage at the A'' level.
  • read voltages BR, CR, DR, ER, FR, and GR are also set between adjacent levels, similar to the read voltage AR.
  • the read voltage BR is set between the "A” level and the “B” level.
  • the read voltage CR is set between the “B” level and the “C” level.
  • the read voltage DR is set between the “C” level and the “D” level.
  • the read voltage ER is set between the “D” level and the “E” level.
  • the read voltage FR is set between the “E” level and the “F” level.
  • the read voltage GR is set between the "F” level and the "G” level.
  • the voltage VREAD applied to the unselected WLs during reading is set to a voltage value higher than the maximum threshold voltage of the highest threshold distribution (eg "G" level).
  • a memory cell transistor to which VREAD is applied to the gate is turned on regardless of the data to be stored.
  • the verify voltages AV, BV, CV, DV, EV, FV, and GV are set to voltages higher than the read voltages AR, BR, CR, DR, ER, FR, and GR, respectively. That is, the verify voltages AV to GV have threshold distributions of "A" level, "B” level, "C” level, “D” level, “E” level, "F” level and “G” level, respectively. is set near the bottom of the
  • the selection voltage VSEL used in the following description is a voltage that controls the "Er” level memory cell transistor MT to the ON state and the "D" level memory cell transistor MT to the OFF state.
  • FIG. 16-19 The read operation of the memory cells included in the block BLK shown in FIG. 14 will be described with reference to FIGS. 16 to 19.
  • FIG. 16-19 The read operation described below is executed by a control circuit provided in the memory controller 2 .
  • the memory pillars MP0-MP15 are classified into four types.
  • memory pillars MP0, MP4, MP5, MP8, MP12, and MP13 are classified as type A.
  • a memory pillar MP classified as type A is a memory pillar MP sandwiched between select gate lines SGD0 and SGD1.
  • memory pillars MP2, MP6, MP7, MP10, MP14, and MP15 are classified as type B.
  • a memory pillar MP classified as type B is a memory pillar MP sandwiched between select gate lines SGD2 and SGD3.
  • memory pillars MP1 and MP9 are classified as type C.
  • a memory pillar MP classified as type C is a memory pillar MP sandwiched between select gate lines SGD1 and SGD2.
  • memory pillars MP3 and MP11 are classified as type D.
  • a memory pillar MP classified as type D is a memory pillar MP sandwiched between select gate lines SGD0 and SGD3.
  • memory cell transistors DMTo0 and DMTe0 are set to "Er” level
  • memory cell transistors DMTo1 and DMTe1 are set to "D” level
  • memory cell transistors DMTo1 and DMTe1 are set to "Er” level
  • memory cell transistors DMTo0, DMTe0, DMTo1, and DMTe1 are set to "Er” level
  • memory cell transistors DMTo0, DMTe0, DMTo1, and DMTe1 are set to "Er" level.
  • memory cell transistors DMTo0, DMTe0, DMTo1, and DMTe1 are set to "Er" level.
  • the memory cell transistors DMTo1 and DMTe1 are turned off under the above condition (1), so the NAND strings 50o and 50e are turned off.
  • the memory cell transistors DMTo0, DMTe0, DMTo1, and DMTe1 are all turned on under the condition (2), the NAND strings 50o and 50e are turned on.
  • the memory cell transistors DMTo0, DMTe0, DMTo1, and DMTe1 are either is also turned on, so that NAND strings 50o and 50e are conductive.
  • the select gate line SGD0 may be called "first select gate line”.
  • the select gate line SGD1 may be referred to as a "second select gate line”.
  • the select gate line SGD2 may be referred to as a "third select gate line”.
  • the select gate line SGD3 may be referred to as a "fourth select gate line”.
  • the select gate line SGD0 first select gate line
  • the select gate line SGD2 (third select gate line) faces the select gate line SGD3 (fourth select gate line) at a plurality of locations in the Y direction.
  • select gate line SGD0 first select gate line
  • select gate line SGD3 fourth select gate line
  • select gate line SGD1 second select gate line
  • select gate line SGD2 third select gate line
  • the type A memory pillars MP0, MP4, MP5, MP8, MP12, and MP13 may be called “first memory pillars”.
  • the type B memory pillars MP2, MP6, MP7, MP10, MP14, and MP15 are sometimes referred to as “second memory pillars”.
  • the type C memory pillars MP1 and MP9 are sometimes referred to as “third memory pillars”.
  • the type D memory pillars MP3 and MP11 are sometimes referred to as "fourth memory pillars”.
  • the type A memory pillar MP (first memory pillar) includes a select gate line SGD0 (first select gate line) and a select gate line SGD1 (second select gate line). line) and A type B memory pillar MP (second memory pillar) is sandwiched between a select gate line SGD2 (third select gate line) and a select gate line SGD3 (fourth select gate line).
  • a type C memory pillar MP (third memory pillar) is sandwiched between a select gate line SGD1 (second select gate line) and a select gate line SGD2 (third select gate line).
  • a type D memory pillar MP (fourth memory pillar) is sandwiched between a select gate line SGD0 (first select gate line) and a select gate line SGD3 (fourth select gate line).
  • the type B memory pillar MP (second memory pillar) is adjacent to neither the select gate line SGD0 (first select gate line) nor the select gate line SGD1 (second select gate line).
  • the type C memory pillar MP (third memory pillar) is not adjacent to the select gate line SGD0 (first select gate line), but is adjacent to the select gate line SGD1 (second select gate line).
  • the type D memory pillar MP (fourth memory pillar) is not adjacent to the select gate line SGD1 (second select gate line), but is adjacent to the select gate line SGD0 (first select gate line).
  • At least one of j memory cell transistors DMTo0 and DMTo1 (second memory cells) included in the type B memory pillar MP (second memory pillar); And at least one of j memory cell transistors DMTe0 and DMTe1 (fourth memory cells) is controlled to be turned off.
  • memory pillars MP (first memory pillar, third memory pillar, and fourth memory pillar) of types A, C, and D that are turned on (ON) under condition (1) belong to a memory pillar group MPGR0. assigned to.
  • the memory pillars MP (second memory pillar, third memory pillar, fourth memory pillar) of types B, C, and D that are turned on (ON) by condition (2) are allocated to the memory pillar group MPGR1.
  • the memory cell transistors DMT second memory cells and fourth memory cells belonging to these memory pillar groups are commonly controlled.
  • FIG. 21 is a simplified table of FIG.
  • the memory pillar group MPGR which is turned on when the selection voltage VSEL (for example, 2 V) is applied to the string selection line STR_SEL is marked with "o".
  • VSEL selection voltage
  • the NAND string 50 included in the memory pillar group MPGR0 becomes conductive
  • the "other" NAND strings 50o and 50e become non-conductive. become a state.
  • the selection voltage VSEL is applied to the string selection line STR_SEL1
  • the NAND string 50 included in the memory pillar group MPGR1 is rendered conductive
  • the "other" NAND strings 50o and 50e are rendered non-conductive.
  • FIG. 22 shows a state in which the selection voltage VSEL is applied to the string selection line STR_SEL0 and the NAND strings 50 included in the memory pillar group MPGR0 are turned on, as shown in FIG.
  • the NAND strings 50 included in the memory pillars MP0, MP4, MP5, MP8, MP12, and MP13 sandwiched by the select gate lines SGD0 and SGD1 one of the select gate lines SGD0 and SGD1 is adjacent.
  • the NAND strings 50 contained in the memory pillars MP1, MP3, MP9 and MP11 that are connected to the memory pillars become conductive. In this case, among the NAND strings 50 provided in the memory pillars MP1, MP3, MP9 and MP11, the NAND strings 50 adjacent to the unselected select gate lines SGD2 and SGD3 also become conductive.
  • the NAND strings 50 provided in each of the memory pillars MP2, MP6, MP7, MP10, MP14, and MP15 become non-conductive. Therefore, when a high voltage is applied to the word line WL during a read operation, the potential of the channel of the memory cell transistor MT is boosted, but the occurrence of read disturbance in these memory pillars MP can be suppressed.
  • FIG. 23 shows a state in which the selection voltage VSEL is applied to the string selection line STR_SEL1 and the NAND strings 50 included in the memory pillar group MPGR1 are turned on, as shown in FIG.
  • the NAND strings 50 included in the memory pillars MP2, MP6, MP7, MP10, MP14, and MP15 sandwiched by the select gate lines SGD2 and SGD3 one of the select gate lines SGD2 and SGD3 is adjacent to one of the select gate lines SGD2 and SGD3.
  • the NAND strings 50 contained in the memory pillars MP1, MP3, MP9 and MP11 that are connected to the memory pillars become conductive. In this case, among the NAND strings 50 provided in the memory pillars MP1, MP3, MP9 and MP11, the NAND strings 50 adjacent to the unselected select gate lines SGD0 and SGD1 also become conductive.
  • the NAND strings 50 provided in each of the memory pillars MP0, MP4, MP5, MP8, MP12, and MP13 become non-conductive. Therefore, when a high voltage is applied to the word line WL during a read operation, the potential of the channel of the memory cell transistor MT is boosted, but the occurrence of read disturbance in these memory pillars MP can be suppressed.
  • the number of string select lines STR_SEL and the number of memory cell transistors DMT is greater than the number of select gate lines SGD. can be reduced.
  • two select gate lines SGD can be selected by one string select line STR_SEL and one memory cell transistor DMT. It can be 1/2 of the number.
  • FIG. 24 is a timing chart showing read operations in the semiconductor memory device according to one embodiment.
  • FIG. 24 shows a read operation for the memory cell transistor MTo2 included in the NAND string 50o belonging to the type A memory pillar MP adjacent to the select gate line SGD0.
  • SEL-BL is the bit line selected in the read operation. That is, “SEL-BL” is the bit line connected to the memory cell transistor MT to be read. “USEL-BL” is an unselected bit line. “HLL”, “XLL”, and “STB” are control signals for controlling the sense amplifier 31 respectively.
  • SEL- refers to the control signal line connected to the selected select transistor and memory cell transistor in the read operation.
  • USEL- indicates a control signal line connected to an unselected select transistor and memory cell transistor.
  • a voltage VSG is supplied to the selected select gate line SGD0 (SEL-SGD0) and the unselected select gate line SGD1 (USEL-SGD1) to turn on the select transistor ST1.
  • all the select gate lines SGS SEL-SGSo and USEL-SGSe
  • the select gate lines SGD2 and SGD3 are applied with the voltage VSS to turn off the select transistor ST1.
  • voltage VREAD is supplied to word lines SEL-WLo2 and USEL-WL, and memory cell transistors MTo0 to MTo7, MTe0 to MTe1, and MTe3 to MTe7 connected to these word lines are applied. is turned on regardless of the held data.
  • the voltage VSS is continuously supplied to the word line USEL-WLe2 connected to the memory cell transistor MTe2.
  • the string selection line STR_SEL0 is supplied with the selection voltage VSEL, and the string selection line STR_SEL1 is supplied with the read voltage VREAD. That is, as shown in FIG. 21, memory pillar group MPGR0 is selected.
  • the above operation is the initial operation in the read operation.
  • the memory cell transistor MTo2 connected to the word line SEL-WLo2 and the memory cell transistor MTe2 connected to the word line USEL-WLe2 share a channel with each other.
  • the selection transistors ST1 and ST2 are turned on by supplying the voltage VSG to the select gate lines SEL-SGD0 and USEL-SGD1 and the select gate lines SEL-SGSo and USEL-SGSe.
  • the voltage VREAD is supplied to the word lines SEL-WLo2 and USEL-WL
  • the voltage VSS is supplied to the word line USEL-WLe2, so that the memory cell transistors MT other than the memory cell transistor MTe2 are turned on regardless of the held data. become.
  • VSS (for example, 0 V) is supplied to the channels of all the memory cell transistors MT other than the memory cell transistor MTe2.
  • channel cleaning is performed for the memory cell transistors MT belonging to the memory pillars MP4, MP12, MP0, MP8, MP5, MP13, MP1, MP9, MP3, and MP11.
  • the select transistor since the select transistor is in the off state, capacitive coupling with WL boosts the channels of memory cell transistors MT belonging to MP6, MP14, MP2, MP10, MP7, and MP15.
  • select transistors STo1 first transistor
  • i memory cell transistors MTo0 to MTo7 first memory cells
  • j memory cell transistors DMTo0 and DMTo1 second memory cells
  • selection transistor STe1 second transistor
  • i memories Cell transistors MTe0 to MTe7 third memory cells
  • j memory cell transistors DMTe0 and DMTe1 fourth memory cells
  • the voltage VSS is supplied to the select gate line USEL-SGD1. This operation turns off the select transistor ST1 of the unselected NAND string 50 .
  • word line SEL-WLo2 is supplied with voltage VSS.
  • word line USEL-WLe2 is supplied with voltage VNEG. In other words, the voltage supplied to the word line SEL-WLo2 drops from the voltage VREAD to the voltage VSS, and the voltage supplied to the word line USEL-WLe2 drops.
  • the voltage VNEG is a voltage for forcibly turning off the memory cell transistor MT regardless of the charge accumulated in the memory cell transistor MT.
  • voltage VNEG is a voltage sufficiently lower than the threshold voltage of memory cell transistor MT in a data-erased state. Even after time t2, the voltage VSG is continuously supplied to the select gate line SEL-SGD0, the select gate lines SEL-SGSo and USEL-SGSe. Similarly, USEL-WL continues to be supplied with voltage VREAD even after time t2. The above operation boosts the entire unselected NAND string 50 .
  • bit line SEL-BL selected in the read operation is precharged. This operation supplies the voltage VBL to the selected bit line SEL-BL.
  • the read voltage VCGRV is supplied to the selected word line SEL-WLo2 while the voltage VSG is supplied to the select gate line SEL-SGD0, the select gate lines SEL-SGSo and USEL-SGSe. .
  • the unselected word line USEL-WLe2 is supplied with the voltage VNEG, and the other unselected word lines USEL-WL are supplied with the voltage VREAD.
  • the read voltage VCGRV is a voltage corresponding to the read level, and is a voltage for determining the data held in the selected memory cell transistor MT.
  • the control signal HLL, the control signal XXL, and the control signal STB for controlling the sense amplifier 31 are supplied.
  • the voltage supplied to the selected bit line SEL-BL changes from voltage VBL to voltage VSS.
  • the voltage VREAD is supplied to the selected word line SEL-WLo2 and the unselected word line USEL-WLe2.
  • the number of string select lines STR_SEL and memory cell transistors DMT can be made smaller than the number of select gate lines SGD.
  • the number of string select lines STR_SEL and memory cell transistors DMT can be reduced to 1/2 or less of the number of select gate lines SGD.
  • channel cleaning is performed in the initial operation of the read operation as described above for the NAND strings 50 belonging to the memory pillars MP included in the memory pillar group MPGR, and the NAND strings belonging to the memory pillars MP not included in the memory pillar group MPGR are cleaned. 50, by boosting the channel of the memory cell transistor MT, it is possible to suppress the occurrence of read disturb and reduce power consumption.
  • the configuration in which the select gate lines SGD0 to SGD3 are separated into four is illustrated.
  • the number of select gate lines SGD is not limited to the above embodiment.
  • the memory pillars MP adjacent to the select gate lines SGD0 to SGD15 are allocated to eight memory pillar groups MPGR0 to MPGR7.
  • the memory pillars MP adjacent to the select gate lines SGD0 and SGD8 are allocated to the memory pillar group MPGR0.
  • Memory pillars MP adjacent to select gate lines SGD1 and SGD9 are allocated to memory pillar group MPGR1.
  • the memory pillars MP adjacent to the select gate lines SGD2 and SGD10 are allocated to the memory pillar group MPGR2.
  • the memory pillars MP adjacent to the select gate lines SGD3 and SGD11 are allocated to the memory pillar group MPGR3.
  • Memory pillars MP adjacent to select gate lines SGD4 and SGD12 are allocated to memory pillar group MPGR4.
  • the memory pillars MP adjacent to the select gate lines SGD5 and SGD13 are allocated to the memory pillar group MPGR5.
  • Memory pillars MP adjacent to select gate lines SGD6 and SGD14 are allocated to memory pillar group MPGR6.
  • the memory pillars MP adjacent to the select gate lines SGD7 and SGD15 are allocated to the memory pillar group MPGR7.
  • the NAND strings 50 belonging to the memory pillar group MPGR0 are rendered conductive, and the other NAND strings 50 are rendered non-conductive.
  • FIG. 26 is similar to FIG. 25, the string selection lines STR_SEL and the memory pillar groups MPGR are in one-to-one correspondence, whereas in FIG. , they are different.
  • the memory pillar group MPGR0 is selected.
  • the memory pillar group MPGR1 is selected when the selection voltage VSEL is supplied to the string selection lines STR_SEL0 and STR_SEL2.
  • the memory pillar group MPGR2 is selected when the selection voltage VSEL is supplied to the string selection lines STR_SEL0 and STR_SEL3.
  • the memory pillar group MPGR3 is selected when the selection voltage VSEL is supplied to the string selection lines STR_SEL0 and STR_SEL4.
  • Other memory pillar groups MPGR4 to MPGR7 are also selected by two string select lines STR_SEL as shown in FIG.
  • a plurality (two in the present embodiment) of the j memory cell transistors DMTo (second memory cells) are at the "Er” level (erased state). and the other second memory cells are at "D" level (written state).
  • the number of string select lines STR_SEL and memory cell transistors DMT can be further reduced compared to the number of select gate lines SGD compared to the first embodiment.
  • FIGS. 27 to 30 are similar to Figures 16-19. 27 to 30 differ from the configurations shown in FIGS. 16 to 19 in that different control voltages are supplied to the string selection lines STR_SELo and STR_SELe.
  • the memory cell transistor DMTo0 is set to "Er” level
  • the memory cell transistor DMTe0 is set to “D” level
  • the memory cell transistor DMTo1 is set to "Er” level. level
  • the memory cell transistor DMTe1 is set to "D” level.
  • the memory cell transistor DMTo0 is set to "D” level
  • the memory cell transistor DMTe0 is set to "Er” level
  • the memory cell transistor DMTo1 is set to "D” level. level
  • the memory cell transistor DMTe1 is set to the "Er” level.
  • the memory cell transistor DMTo0 is set to "Er” level
  • the memory cell transistor DMTe0 is set to "D” level
  • the memory cell transistor DMTo1 is set to "D” level. level
  • the memory cell transistor DMTe1 is set to the "Er” level.
  • the memory cell transistor DMTo0 is set to "D” level
  • the memory cell transistor DMTe0 is set to "Er” level
  • the memory cell transistor DMTo1 is set to "Er” level. level
  • the memory cell transistor DMTe1 is set to "D" level.
  • the selection of the memory pillar group MPGR is controlled by the voltage supplied to the string selection line STR_SEL.
  • the configurations shown in FIGS. 27 to 30 are configurations in which type A and type D memory pillars MP are selected.
  • the memory cell transistors DMTo0 and DMTe0 are turned on.
  • the selection voltage VSEL is supplied to the string selection line STR_SELo1
  • the memory cell transistor DMTo1 is turned on.
  • the voltage VNEG is supplied to the string selection line STR_SELe1
  • the memory cell transistor DMTe1 is turned off. Sources and drains of the memory cell transistors DMTe1 and DMTo1 are electrically connected to each other.
  • the current flowing through the NAND string 50e reaches the source line SL via the memory cell transistor DMTo1.
  • the string select line STR_SEL is controlled as shown in FIG. 27, the NAND string 50 belonging to the type A memory pillar MP becomes conductive.
  • the memory cell transistors DMTo0 and DMTe0 are turned on.
  • the selection voltage VSEL is supplied to the string selection line STR_SELo1
  • the memory cell transistor DMTo1 is turned on.
  • the voltage VNEG is supplied to the string selection line STR_SELe1
  • the memory cell transistor DMTe1 is turned off. Even when memory cell transistor DMTe1 is in the off state, the current flowing through NAND string 50e reaches source line SL via memory cell transistor DMTo1, as in the description of FIG.
  • the string select line STR_SEL is controlled as shown in FIG. 30, the NAND string 50 belonging to the type D memory pillar MP becomes conductive.
  • the following voltages are supplied to the string selection lines STR_SEL, whereby the NAND strings 50 belonging to the type A and type D memory pillars MP become conductive, and the type B and C types of NAND strings 50 become conductive.
  • the NAND string 50 belonging to the memory pillar MP becomes non-conductive.
  • the conductive state or non-conductive state of the NAND string 50 can be controlled by controlling the voltages supplied to the four memory cell transistors DMT and the four string selection lines STR_SEL. Specifically, by supplying different voltages to the memory cell transistors DMT that face each other and share the semiconductor layer, it is possible to select the memory pillar MP to be read from the memory pillars MP of type A to type D. can.

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Abstract

メモリシステムにおける読み出し動作の低消費電力化及び高速化を実現するためのメモリシステムは、ソース線と、ｊ層のストリング選択線と、ｉ層の第１ワード線と、ｉ層の第２ワード線と、２ｎ個に分離された１層のセレクトゲート線と、複数のメモリピラーと、制御回路と、を有する。複数のメモリピラーの各々は、第１ストリングと第２ストリングとを有する。第１ストリングは、第１トランジスタ、ｉ個の第１メモリセル、及びｊ個の第２メモリセルを有し、第１トランジスタ、ｉ個の第１メモリセル、及びｊ個の第２メモリセルは電気的に直列に接続される。第２ストリングは、第２トランジスタ、ｉ個の第３メモリセル、及びｊ個の第４メモリセルを有し、第２トランジスタ、ｉ個の第３メモリセル、及びｊ個の第４メモリセルは電気的に直列に接続される。第２メモリセル及び第４メモリセルにおいて、ｊはｎ以下である。

Description

メモリシステム
　本開示の実施形態は半導体記憶装置を備えたメモリシステムに関する。
　半導体記憶装置としてのＮＡＮＤ型フラッシュメモリと、当該ＮＡＮＤ型フラッシュメモリを制御するコントローラと、を備えるメモリシステムが知られている。
特開２０１７－１６８１６３号公報 特開２０１８－１６４０７０号公報
　メモリシステムにおける読み出し動作の低消費電力化及び高速化を実現すること。
　一実施形態に係るメモリシステムは、第１方向と前記第１方向と交差する第２方向とに広がるソース線と、前記ソース線に対して前記第１方向と前記第２方向とに交差する第３方向に設けられ、ｊ層（ｊは１以上の整数）のストリング選択線と、前記ストリング選択線に対して前記第３方向に設けられ、前記第３方向に積層されたｉ層（ｉは２以上の整数）の第１ワード線と、前記ストリング選択線に対して前記第３方向に設けられ、前記第３方向に積層され、ｉ層の前記第１ワード線と前記第３方向における位置がそれぞれ同じである、ｉ層の第２ワード線と、前記第１方向及び前記第２方向に広がる平面上において２ｎ個（ｎは１以上の整数）に分離され、前記第１ワード線及び前記第２ワード線に対して前記第３方向に設けられた１層のセレクトゲート線と、前記第１ワード線と前記第２ワード線との間、かつ、２ｎ個の前記セレクトゲート線のうち対向する前記セレクトゲート線の間に設けられ、前記第３方向に延び、半導体層を有する複数のメモリピラーと、制御回路と、を有する。前記複数のメモリピラーは、前記ソース線に電気的に接続される。前記複数のメモリピラーの各々は、前記メモリピラーの第１側に設けられた第１ストリングと、前記メモリピラーの第２側に設けられた第２ストリングと、を有する。前記第１ストリングは、第１トランジスタ、ｉ個の第１メモリセル、及びｊ個の第２メモリセルを有する。ｉ個の前記第１メモリセルは、ｊ個の前記第２メモリセルのうち最も前記第１トランジスタに近い前記第２メモリセルと前記第１トランジスタとの間に設けられる。前記第１トランジスタ、ｉ個の前記第１メモリセル、及びｊ個の前記第２メモリセルは電気的に直列に接続されている。前記第１トランジスタは、２ｎ個の前記セレクトゲート線のいずれか一の前記セレクトゲート線と接続されている。ｉ個の前記第１メモリセルは、電気的に直列に接続され、前記第３方向に沿って配置され、ｉ層の前記第１ワード線とそれぞれ接続されている。前記第２ストリングは、第２トランジスタ、ｉ個の第３メモリセル、及びｊ個の第４メモリセルを有する。ｉ個の前記第３メモリセルは、ｊ個の前記第４メモリセルのうち最も前記第２トランジスタに近い前記第４メモリセルと前記第２トランジスタとの間に設けられている。前記第２トランジスタ、ｉ個の前記第３メモリセル、及びｊ個の前記第４メモリセルは電気的に直列に接続されている。前記第２トランジスタは、２ｎ個の前記セレクトゲート線のいずれか一の前記セレクトゲート線と接続されている。ｉ個の前記第３メモリセルは、直列に電気的に接続され、前記第３方向に沿って配置され、ｉ層の前記第２ワード線とそれぞれ接続されている。ｉ層の前記第１ワード線のうち、１番目の前記第１ワード線の位置が前記ソース線の位置に最も近く、ｉ番目の前記第１ワード線の位置が前記ソース線の位置から最も遠い。ｉ個の前記第２ワード線のうち、１番目の前記第２ワード線の位置が前記ソース線の位置に最も近く、ｉ番目の前記第２ワード線の位置が前記ソース線の位置から最も遠い。ｉ個の前記第１メモリセル及びｉ個の前記第３メモリセルは前記半導体層を共有する。前記第２メモリセル及び前記第４メモリセルにおいて、ｊはｎ以下である。
一実施形態に係るメモリシステムの電源系統を説明するためのブロック図である。 一実施形態に係るメモリシステムの信号系統の構成を説明するためのブロック図である。 一実施形態に係る半導体記憶装置の構成を説明するためのブロック図である。 一実施形態に係る半導体記憶装置のメモリセルアレイの回路構成を示す図である。 一実施形態に係る半導体記憶装置のセレクトゲート線、ビット線、及びメモリピラーのレイアウトを示す図である。 一実施形態に係る半導体記憶装置のワード線及びメモリピラーのレイアウトを示す図である。 図６に示す半導体記憶装置のＡ－Ａ’断面図である。 図６に示す半導体記憶装置のＢ－Ｂ’断面図である。 図７に示すメモリセルのＣ－Ｃ’断面図である。 図９に示すメモリセルのＤ－Ｄ’断面図である。 図９に示すメモリセルの変形例である。 図１１に示すメモリセルのＥ－Ｅ’断面図である。 一実施形態に係る半導体記憶装置において隣接するストリングの等価回路を示す図である。 一実施形態に係る半導体記憶装置におけるメモリピラーグループを説明する図である。 一実施形態に係るメモリセルトランジスタのしきい値分布を示す図である。 一実施形態に係る半導体記憶装置の読み出し動作を示す等価回路図である。 一実施形態に係る半導体記憶装置の読み出し動作を示す等価回路図である。 一実施形態に係る半導体記憶装置の読み出し動作を示す等価回路図である。 一実施形態に係る半導体記憶装置の読み出し動作を示す等価回路図である。 一実施形態に係る半導体記憶装置において、メモリピラーのタイプとメモリピラーグループとの関係を示す図である。 一実施形態に係る半導体記憶装置において、ストリング選択線とメモリピラーグループとの関係を示す図である。 一実施形態に係る半導体記憶装置において、メモリピラーのタイプとメモリピラーグループとの関係を示すレイアウト図である。 一実施形態に係る半導体記憶装置において、メモリピラーのタイプとメモリピラーグループとの関係を示すレイアウト図である。 一実施形態に係る半導体記憶装置における読み出し動作を示すタイミングチャートである。 一実施形態に係る半導体記憶装置において、ストリング選択線とメモリピラーグループとの関係を示す図である。 一実施形態に係る半導体記憶装置において、ストリング選択線とメモリピラーグループとの関係を示す図である。 一実施形態に係る半導体記憶装置の読み出し動作を示す等価回路図である。 一実施形態に係る半導体記憶装置の読み出し動作を示す等価回路図である。 一実施形態に係る半導体記憶装置の読み出し動作を示す等価回路図である。 一実施形態に係る半導体記憶装置の読み出し動作を示す等価回路図である。
　以下、本実施形態にかかる不揮発性半導体記憶装置を図面を参照して具体的に説明する。以下の説明において、略同一の機能及び構成を有する要素について、同一符号が付されており、必要な場合にのみ重複して説明する。以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示する。実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定されない。実施形態の技術的思想は、特許請求の範囲に対して、種々の変更を加えたものであってもよい。
　以下の説明では、信号Ｘ＜ｎ：０＞（ｎは自然数）とは、（ｎ＋１）ビットの信号であり、各々が１ビットの信号である信号Ｘ＜０＞、Ｘ＜１＞、・・・、及びＸ＜ｎ＞の集合を意味する。構成要素Ｙ＜ｎ：０＞とは、信号Ｘ＜ｎ：０＞の入力又は出力に１対１に対応する構成要素Ｙ＜０＞、Ｙ＜１＞、・・・、及びＹ＜ｎ＞の集合を意味する。
　以下の説明では、信号ＢＺは、信号Ｚの反転信号であることを示す。あるいは、信号Ｚが制御信号である場合、信号Ｚが正論理であり、信号ＢＺが負論理である。すなわち、信号Ｚの“Ｈ”レベルがアサートに対応し、信号Ｚの“Ｌ”レベルがネゲートに対応する。信号ＢＺの“Ｌ”レベルがアサートに対応し、信号Ｚの“Ｈ”レベルがネゲートに対応する。
　以下の説明において、Ａ／Ｂという表記はＡ又はＢを意味する。例えば、Ｘは、Ａ／Ｂ、Ｃ／Ｄ、及びＥを有する、という場合、ＸがＡ、Ｃ、及びＥを有する場合とＸがＢ、Ｄ、及びＥを有する場合とを含む。
１．第１実施形態
　図１～図２４を用いて、第１実施形態に係るメモリシステムについて説明する。第１実施形態に係るメモリシステムは、例えば、半導体記憶装置としてのＮＡＮＤ型フラッシュメモリと、当該ＮＡＮＤ型フラッシュメモリを制御するメモリコントローラと、を含む。
１－１．メモリシステムの全体構成
　第１実施形態に係るメモリシステムの全体構成について、図１及び図２を用いて説明する。メモリシステム１は、例えば、外部の図示しないホスト機器と通信する。メモリシステム１は、ホスト機器から受信したデータを保持し、半導体記憶装置５～８から読み出されたデータをホスト機器に送信する。
　図１は、第１実施形態に係るメモリシステムの電源系統を説明するためのブロック図である。図１に示すように、メモリシステム１はメモリコントローラ（memory controller）２、ＮＡＮＤパッケージ（NAND package）３、パワーマネージャ（power manager）４、及び基準抵抗９を備えている。ＮＡＮＤパッケージ３は、例えば、複数の半導体記憶装置（semiconductor storage device）５～８を含む。図１の例では、ＮＡＮＤパッケージ３内に４つのチップが含まれる場合が示されている。以下の説明では、半導体記憶装置５～８はそれぞれ、チップＡ～Ｄと読替えてもよい。
　パワーマネージャ４は、メモリコントローラ２及びＮＡＮＤパッケージ３に供給される電圧を管理するためのＩＣ（Integrated circuit）である。パワーマネージャ４は、例えば、メモリコントローラ２及びＮＡＮＤパッケージ３に電圧ＶＣＣＱを供給する。電圧ＶＣＣＱは、メモリコントローラ２とＮＡＮＤパッケージ３との間の入出力信号に用いられる電圧の基準電圧として用いられる。パワーマネージャ４は、例えば、ＮＡＮＤパッケージ３に電圧ＶＣＣを供給する。電圧ＶＣＣは、ＮＡＮＤパッケージ３内で用いられるその他の電圧の基準電圧として用いられる。
　ＮＡＮＤパッケージ３は、基準抵抗９を介して電圧ＶＳＳに接続される。基準抵抗９は、例えば、ＮＡＮＤパッケージ３内の半導体記憶装置５～８の各々の出力インピーダンスを補正するために用いられる。電圧ＶＳＳは、接地電圧であり、例えば、メモリシステム１内のグラウンド（０Ｖ）として定義される。
　図２は、一実施形態に係るメモリシステムの信号系統の構成を説明するためのブロック図である。図２に示すように、メモリコントローラ２は半導体記憶装置５～８を制御する。具体的には、メモリコントローラ２は、半導体記憶装置５～８にデータを書き込み、半導体記憶装置５～８からデータを読出す。メモリコントローラ２は、ＮＡＮＤバスによって半導体記憶装置５～８に接続される。
　半導体記憶装置５～８の各々は、複数のメモリセルを備え、データを不揮発に記憶する。半導体記憶装置５～８の各々は、例えば、個別のチップイネーブル信号が供給されることで、又は、個別のチップアドレスが予め割り付けられることで、一意に識別可能な半導体チップである。従って、半導体記憶装置５～８の各々は、メモリコントローラ２の指示によって独立に動作可能である。
　半導体記憶装置５～８の各々に接続されたＮＡＮＤバスにおいて、同種の信号が送受信される。ＮＡＮＤバスは、複数の信号線を含み、ＮＡＮＤインタフェースに従った信号の送受信を行う。ＢＣＥはチップイネーブル信号であり、負論理で動作する。ＢＲＢはレディビジー信号であり、負論理で動作する。ＣＬＥはコマンドラッチイネーブル信号であり、正論理で動作する。ＡＬＥはアドレスラッチイネーブル信号であり、正論理で動作する。ＢＷＥはライトイネーブル信号であり、負論理で動作する。ＲＥ及びＢＲＥはリードイネーブル信号及びその反転信号である。ＲＥは正論理で動作する。ＢＲＥは負論理で動作する。例えば、ＲＥ及び／又はＢＲＥは、出力指示信号として機能する。ＢＷＰはライトプロテクト信号であり、不論理で動作する。
　ＤＱ＜７：０＞はデータ信号である。データ信号ＤＱ＜７：０＞は入出力端子（Ｉ／Ｏポート）を介して入出力される。例えば、信号ＤＱＳ及びＢＤＱＳはデータストローブ信号及びその反転信号である。ＤＱＳ及び／又はＢＤＱＳは、ストローブ信号又はタイミング制御信号として機能する。ストローブ信号（ＤＱＳ／ＢＤＱＳ）は、互いに逆の位相を有する信号対である。ストローブ信号は、データ信号ＤＱ＜７：０＞の送受信タイミングを規定する信号である。信号ＢＣＥ０～ＢＣＥ３は、メモリコントローラ２から半導体記憶装置５～８の各々に独立して送信される。信号ＢＲＢ０～ＢＲＢ３は、半導体記憶装置５～８の各々からメモリコントローラ２に独立して送信される。信号ＣＬＥ、ＡＬＥ、ＢＷＥ、ＲＥ、ＢＲＥ、及びＢＷＰは、メモリコントローラ２から半導体記憶装置５～８に共通して送信される。
　信号ＢＣＥ０～ＢＣＥ３の各々は、半導体記憶装置５～８をイネーブル（有効）にするための信号である。信号ＣＬＥは、信号ＣＬＥが“Ｈ（High）”レベルである間に半導体記憶装置５～８に送信されるデータ信号ＤＱ＜７：０＞がコマンドであることを半導体記憶装置５～８に通知する。信号ＡＬＥは、信号ＡＬＥが“Ｈ”レベルである間に半導体記憶装置５～８に送信されるデータ信号ＤＱ＜７：０＞がアドレスであることを半導体記憶装置５～８に通知する。信号ＢＷＥは、信号ＢＷＥが“Ｌ（Low）”レベルである間に半導体記憶装置５～８に送信されるデータ信号ＤＱ＜７：０＞を半導体記憶装置５～８に書き込むことを指示する。
　信号ＲＥ及びＢＲＥは、半導体記憶装置５～８にデータ信号ＤＱ＜７：０＞を出力することを指示し、例えば、データ信号ＤＱ＜７：０＞を出力する際の半導体記憶装置５～８の動作タイミングを制御する。信号ＢＷＰは、データ書き込み及び消去の禁止を半導体記憶装置５～８に指示する。信号ＢＲＢ０～ＢＲＢ３の各々は、半導体記憶装置５～８がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。
　データ信号ＤＱ＜７：０＞は、例えば、８ビットの信号である。データ信号ＤＱ＜７：０＞は、半導体記憶装置５～８とメモリコントローラ２との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。信号ＤＱＳ及びＢＤＱＳは、例えば、信号ＲＥ及びＢＲＥに基づいて生成され、データ信号ＤＱ＜７：０＞に係る半導体記憶装置５～８の動作タイミングを制御する。
　メモリコントローラ２は、プロセッサ（ＣＰＵ：Central Processing Unit）６１、内蔵メモリ（ＲＡＭ：Random Access Memory）６２、ＮＡＮＤインタフェース回路６３、バッファメモリ６４、及びホストインタフェース回路６５を備えている。
　プロセッサ６１はメモリコントローラ２全体の動作を制御する。プロセッサ（processor）６１は、例えば、外部から受信したデータの書き込み命令に応答して、ＮＡＮＤインタフェースに基づく書き込み命令を半導体記憶装置５～８に対して発行する。この機能は、読み出し、消去、及び校正等の動作に共通する機能である。
　内蔵メモリ（built-in memory）６２は、例えば、ＤＲＡＭ（Dynamic RAM）等の半導体メモリであり、プロセッサ６１の作業領域として使用される。内蔵メモリ６２は、半導体記憶装置５～８を管理するためのファームウェア、及び各種の管理テーブル等を保持する。
　ＮＡＮＤインタフェース回路（NAND interface）６３は、上述のＮＡＮＤバスを介して半導体記憶装置５～８に接続され、半導体記憶装置５～８との通信を実行する。ＮＡＮＤインタフェース回路６３は、プロセッサ６１の指示により、コマンド、アドレス、及び書き込みデータを半導体記憶装置５～８に送信する。ＮＡＮＤインタフェース回路６３は、半導体記憶装置５～８からステータス、及び読み出しデータを受信する。
　バッファメモリ（buffer memory）６４は、メモリコントローラ２が半導体記憶装置５～８及び外部から受信したデータ等を一時的に保持する。
　ホストインタフェース回路（host interface）６５は、外部の図示しないホスト機器に接続され、ホスト機器との通信を実行する。ホストインタフェース回路６５は、例えば、ホスト機器から受信した命令及びデータを、それぞれプロセッサ６１及びバッファメモリ６４に転送する。
１－２．半導体記憶装置の構成
　第１実施形態に係る半導体記憶装置の構成例について、図３を用いて説明する。半導体記憶装置５～８は、例えば、同等の構成を有する。このため、以下の説明では、半導体記憶装置５～８のうち、半導体記憶装置５の構成について説明し、半導体記憶装置６～８の構成については、その説明を省略する。
　図３に示すように、半導体記憶装置５は、メモリセルアレイ（memory cell array）２１、入出力回路（input/output）２２、ＺＱ補正回路（ZQ calibration）２３、ロジック制御回路（logic control）２４、温度センサ（temp. sensor）２５、レジスタ（register）２６、シーケンサ（sequencer）２７、電圧生成回路（voltage generation）２８、ドライバセット（driver set）２９、ロウデコーダ（row decoder）３０、センスアンプ（sense amplifier）３１、入出力用パッド群３２、ＺＱ補正用パッド３３、及びロジック制御用パッド群３４を備えている。
　メモリセルアレイ２１は、ワード線及びビット線に関連付けられた複数の不揮発性メモリセル（図示せず）を含む。
　入出力回路２２は、メモリコントローラ２に対するデータ信号ＤＱ＜７：０＞の送受信を行う。入出力回路２２は、データ信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ２６に転送する。入出力回路２２は、センスアンプ３１に対する書き込みデータ及び読み出しデータの送受信を行う。
　ＺＱ補正回路２３は、ＺＱ補正用パッド３３を介して、基準抵抗９に基づいて半導体記憶装置５の出力インピーダンスを補正する。
　ロジック制御回路２４は、メモリコントローラ２から信号ＢＣＥ０、ＣＬＥ、ＡＬＥ、ＢＷＥ、ＲＥ、ＢＲＥ、及びＢＷＰを受信する。ロジック制御回路２４は、信号ＢＲＢ０をメモリコントローラ２に転送して半導体記憶装置５の状態を外部に通知する。
　温度センサ２５は、半導体記憶装置５内の温度を測定可能な機能を有する。温度センサ２５は、測定した温度に関する情報をシーケンサ２７に送出する。温度センサ２５は、メモリセルアレイ２１の温度とみなし得る温度が測定可能な範囲において、半導体記憶装置５内の任意の場所に設けられることができる。
　レジスタ２６は、コマンド及びアドレスを保持する。レジスタ２６は、アドレスをロウデコーダ３０及びセンスアンプ３１に転送すると共に、コマンドをシーケンサ２７に転送する。
　シーケンサ２７は、コマンドを受け取り、受け取ったコマンドに基づくシーケンスに従って半導体記憶装置５の全体を制御する。シーケンサ２７は、温度センサ２５から受けた温度に関する情報を、入出力回路２２を介してメモリコントローラ２に送出する。
　電圧生成回路２８は、シーケンサ２７からの指示に基づき、データの書き込み、読み出し、及び消去等の動作に必要な電圧を生成する。電圧生成回路２８は、生成した電圧をドライバセット２９に供給する。
　ドライバセット２９は、複数のドライバを含み、レジスタ２６からのアドレスに基づいて、電圧生成回路２８からの電圧をロウデコーダ３０及びセンスアンプ３１に供給する。ドライバセット２９は、例えば、アドレス中のロウアドレスに基づき、ロウデコーダ３０に電圧を供給する。
　ロウデコーダ３０は、レジスタ２６からアドレス中のロウアドレスを受取り、当該ロウアドレスに基づく行のメモリセルを選択する。選択された行のメモリセルには、ロウデコーダ３０を介してドライバセット２９からの電圧が転送される。
　センスアンプ３１は、データの読み出し時には、メモリセルからビット線に読み出された読み出しデータを感知し、感知した読み出しデータを入出力回路２２に転送する。センスアンプ３１は、データの書き込み時には、ビット線を介して書き込まれる書き込みデータをメモリセルに転送する。センスアンプ３１は、レジスタ２６からアドレス中のカラムアドレスを受取り、当該カラムアドレスに基づくカラムのデータを出力する。
　入出力用パッド群３２は、メモリコントローラ２から受信したデータ信号ＤＱ＜７：０＞、信号ＤＱＳ、及び信号ＢＤＱＳを入出力回路２２に転送する。入出力用パッド群３２は、入出力回路２２から送信されたデータ信号ＤＱ＜７：０＞を半導体記憶装置５の外部に転送する。
　ＺＱ補正用パッド３３は、一端が基準抵抗９に接続され、他端がＺＱ補正回路２３に接続される。
　ロジック制御用パッド群３４は、メモリコントローラ２から受信した信号ＢＣＥ０、ＣＬＥ，ＡＬＥ、ＢＷＥ、ＲＥ、ＢＲＥ、及びＢＷＰをロジック制御回路２４に転送する。ロジック制御用パッド群３４は、ロジック制御回路２４から送信されたＢＲＢ０を半導体記憶装置５の外部に転送する。
１－３．メモリセルアレイ２１の構成
１－３－１．メモリセルアレイ２１の回路構成
　メモリセルアレイ２１の回路構成について、図４を用いて説明する。図４は、ブロックＢＬＫの等価回路図である。図示するように、ブロックＢＬＫは複数のメモリピラーＭＰを含む。各々のメモリピラーＭＰは、複数のＮＡＮＤストリング５０を含む。以下の説明において、偶数番目のセレクトゲート線ＳＧＤ０、ＳＧＤ２に隣接するＮＡＮＤストリングをＮＡＮＤストリング５０ｅといい、奇数番目のセレクトゲート線ＳＧＤ１、ＳＧＤ３に隣接するＮＡＮＤストリングをＮＡＮＤストリング５０ｏという。
　ＮＡＮＤストリング５０の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）及び選択トランジスタＳＴ１、ＳＴ２を含む。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備える。メモリセルトランジスタＭＴは閾値電圧を持っており、制御ゲートに閾値電圧以上の電圧が印加されるとオン状態になる。メモリセルトランジスタＭＴに対する書き込み動作がなされると、すなわち、メモリセルトランジスタＭＴの電荷蓄積層に電子が注入されると、メモリセルトランジスタＭＴの閾値電圧は変化する。電荷蓄積層に電子が注入されている状態におけるメモリセルトランジスタＭＴの閾値電圧は、電荷蓄積層に電子が注入されていない状態におけるメモリセルトランジスタＭＴの閾値電圧よりも高い。メモリセルトランジスタＭＴは、電荷蓄積層に電子を注入されることによる閾値電圧の変化を介して、データを不揮発に保持する。８個のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。
　複数のメモリピラーＭＰの各々における選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ（ＳＧＤ０、ＳＧＤ１、・・・）に接続される。各セレクトゲート線ＳＧＤは、ロウデコーダ３０によって独立に制御される。ＮＡＮＤストリング５０ｅにおける選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳｅに共通接続される。ＮＡＮＤストリング５０ｏにおける選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳｏに共通接続される。セレクトゲート線ＳＧＳｅ及びＳＧＳｏは、共通に接続されてもよく、独立に制御可能であってもよい。
　同一のブロックＢＬＫ内のＮＡＮＤストリング５０ｅに含まれるメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）の制御ゲートは、それぞれワード線ＷＬｅ（ＷＬｅ０～ＷＬｅ７）に共通接続される。他方で、ＮＡＮＤストリング５０ｏに含まれるメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）の制御ゲートは、それぞれワード線ＷＬｏ（ＷＬｏ０～ＷＬｏ７）に共通接続される。ワード線ＷＬｅ及びＷＬｏは、ロウデコーダ３０によって独立に制御される。
　ブロックＢＬＫは、例えばデータの消去単位である。すなわち、同一ブロックＢＬＫ内に含まれるメモリセルトランジスタＭＴが保持するデータは、一括して消去される。消去された状態のメモリセルトランジスタＭＴの閾値電圧は、書き込まれた状態のメモリセルトランジスタＭＴの閾値電圧と比べて低い。
　メモリセルアレイ２１内において、同一列に設けられたＮＡＮＤストリング５０の選択トランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ０～ＢＬ（Ｌ－１）、但し（Ｌ－１）は２以上の自然数）に共通接続される。すなわち、ビット線ＢＬは、異なるセレクトゲート線ＳＧＤに隣接するＮＡＮＤストリング５０に共通接続される。メモリセルアレイ２１内において、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続される。
　つまり、同一のセレクトゲート線ＳＧＤに隣接するＮＡＮＤストリング５０は、異なるビット線ＢＬに接続される。ブロックＢＬＫは、異なるセレクトゲート線ＳＧＤに隣接するＮＡＮＤストリング５０がワード線ＷＬを共有する。メモリセルアレイ２１は、ビット線ＢＬを共通にする複数のブロックＢＬＫを含む。メモリセルアレイ２１内において、上記セレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤが半導体基板の上方に積層されることで、メモリセルトランジスタＭＴが三次元に積層されている。
　詳細は後述するが、本実施形態において、選択トランジスタＳＴ２とメモリセルトランジスタＭＴ０との間にメモリセルトランジスタＤＭＴ０、ＤＭＴ１が設けられるが、説明の便宜上、図４ではこれらは省略されている。
１－３－２．メモリセルアレイ２１の平面レイアウト
　図５を用いて、メモリセルアレイ２１の平面構成について説明する。図５は、あるブロックＢＬＫの、半導体基板面（ＸＹ平面）内における、セレクトゲート線ＳＧＤの平面レイアウトを示す。本実施形態では、１つのブロックＢＬＫ内に４つのセレクトゲート線ＳＧＤが含まれる場合について説明する。
　図５に示すように、Ｘ方向に長手を有する配線層１０－０ａ、１０－０ｂ、１０－０ｃは、Ｙ方向に長手を有する第１接続部（1st connect）１０－０ｄによって接続されている。２本の配線層１０－０ａ、１０－０ｃはＹ方向の両端に設けられている。配線層１０－０ａ、１０－０ｂは、他の１の配線層（配線層１０－１ａ）を挟んでＹ方向に隣接している。第１接続部１０－０ｄはＸ方向の一端に設けられている。３本の配線層１０－０ａ、１０－０ｂ、１０－０ｃがセレクトゲート線ＳＧＤ０として機能する。
　Ｘ方向に長手を有する配線層１０－１ａ、１０－１ｂは、Ｙ方向に長手を有する第２接続部（2nd connect）１０－１ｄによって接続されている。配線層１０－１ａは、配線層１０－０ａ、１０－０ｂの間に設けられている。配線層１０－１ｂは、配線層１０－０ｂと他の１の配線層（配線層１０－２ａ）との間に設けられている。第２接続部１０－１ｄは、Ｘ方向において第１接続部１０－０ｄの反対側である他端に設けられている。２本の配線層１０－１ａ、１０－１ｂがセレクトゲート線ＳＧＤ１として機能する。
　Ｘ方向に長手を有する配線層１０－２ａ、１０－２ｂは、Ｙ方向に長手を有する第１接続部１０－２ｄによって接続されている。同様に、Ｘ方向に長手を有する配線層１０－３ａ、１０－３ｂは、Ｙ方向に長手を有する第２接続部１０－３ｄによって接続されている。配線層１０－２ａは、配線層１０－１ｂと配線層１０－３ａとの間に設けられている。配線層１０－３ａは、配線層１０－２ａと配線層１０－２ｂとの間に設けられている。配線層１０－２ｂは、配線層１０－３ａと配線層１０－３ｂとの間に設けられている。配線層１０－３ｂは、配線層１０－２ｂと配線層１０－０ｃとの間に設けられている。第１接続部１０－２ｄは、Ｘ方向において第１接続部１０－０ｄと同じ側である一端に設けられている。第２接続部１０－３ｄは、Ｘ方向において第１接続部１０－０ｄの反対側である他端に設けられている。２本の配線層１０－２ａ、１０－２ｂがセレクトゲート線ＳＧＤ２として機能する。２本の配線層１０－３ａ、１０－３ｂがセレクトゲート線ＳＧＤ３として機能する。
　本実施形態では、各々の配線層が第１接続部１０－０ｄ、１０－２ｄ、又は第２接続部１０－１ｄ、１０－３ｄによって接続された構成が例示されているが、この構成に限定されない。例えば、各々の配線層が独立しており、配線層１０－０ａ、１０－０ｂ、１０－０ｃに同じ電圧が供給され、配線層１０－１ａ、１０－１ｂに同じ電圧が供給され、配線層１０－２ａ、１０－２ｂに同じ電圧が供給され、配線層１０－３ａ、１０－３ｂに同じ電圧が供給されるように制御されてもよい。
　ブロックＢＬＫ内においてＹ方向に隣接する配線層１０は絶縁されている。隣接する配線層１０を絶縁する領域を、スリットＳＬＴ２と呼ぶ。スリットＳＬＴ２では、例えば半導体基板面から、少なくとも配線層１０が設けられるレイヤまでの領域が絶縁層によって埋め込まれている。メモリセルアレイ２１内には、例えばＹ方向に、図５に示すブロックＢＬＫが複数配列されている。Ｙ方向に隣接するブロックＢＬＫ間も、上記と同様に絶縁されている。隣接するブロックＢＬＫを絶縁する領域を、スリットＳＬＴ１と呼ぶ。スリットＳＬＴ１はＳＬＴ２と同様の構成を有する。
　Ｙ方向に隣接する配線層１０間には、複数のメモリピラーＭＰ（ＭＰ０～ＭＰ１５）が設けられる。複数のメモリピラーＭＰの各々はＺ方向に長手を有する。Ｚ方向は、ＸＹ方向に直交する方向であり、すなわち半導体基板面に直交する方向である。複数のメモリピラーＭＰはメモリセル部（memory cell）に設けられている。
　具体的には、配線層１０－０ａ、１０－１ａの間にはメモリピラーＭＰ４、ＭＰ１２が設けられている。配線層１０－１ａ、１０－０ｂの間にはメモリピラーＭＰ０、ＭＰ８が設けられている。配線層１０－０ｂ、１０－１ｂの間にはメモリピラーＭＰ５、ＭＰ１３が設けられている。配線層１０－１ｂ、１０－２ａの間にはメモリピラーＭＰ１、ＭＰ９が設けられている。配線層１０－２ａ、１０－３ａの間にはメモリピラーＭＰ６、ＭＰ１４が設けられている。配線層１０－３ａ、１０－２ｂの間にはメモリピラーＭＰ２、ＭＰ１０が設けられている。配線層１０－２ｂ、１０－３ｂの間にはメモリピラーＭＰ７、ＭＰ１５が設けられている。配線層１０－３ｂ、１０－０ｃの間にはメモリピラーＭＰ３、ＭＰ１１が設けられている。
　メモリピラーＭＰは、選択トランジスタＳＴ１、ＳＴ２及びメモリセルトランジスタＭＴを形成する構造体である。メモリピラーＭＰの詳細な構造は後述する。
　メモリピラーＭＰ０～ＭＰ３は、Ｙ方向に沿って配列されている。メモリピラーＭＰ８～ＭＰ１１は、メモリピラーＭＰ０～ＭＰ３に対してＸ方向に隣接する位置において、Ｙ方向に沿って配列されている。つまり、メモリピラーＭＰ０～ＭＰ３と、メモリピラーＭＰ８～ＭＰ１１とが並行に配列されている。
　メモリピラーＭＰ４～ＭＰ７及びメモリピラーＭＰ１２～ＭＰ１５は、それぞれＹ方向に沿って配列される。メモリピラーＭＰ４～ＭＰ７は、Ｘ方向において、メモリピラーＭＰ０～ＭＰ３とメモリピラーＭＰ８～ＭＰ１１との間に位置する。メモリピラーＭＰ１２～ＭＰ１５は、メモリピラーＭＰ４～ＭＰ７に対してＸ方向に隣接する位置において、Ｙ方向に沿って配列されている。つまり、メモリピラーＭＰ４～ＭＰ７と、メモリピラーＭＰ１２～ＭＰ１５とが並行に配列されている。
　メモリピラーＭＰ０～ＭＰ３の上方には、２本のビット線ＢＬ０、ＢＬ１が設けられる。ビット線ＢＬ０はメモリピラーＭＰ１、ＭＰ３に共通に接続される。ビット線ＢＬ１はメモリピラーＭＰ０、ＭＰ２に共通に接続される。メモリピラーＭＰ４～ＭＰ７の上方には、２本のビット線ＢＬ２、ＢＬ３が設けられる。ビット線ＢＬ２はメモリピラーＭＰ５、ＭＰ７に共通に接続される。ビット線ＢＬ３はメモリピラーＭＰ４、ＭＰ６に共通に接続される。
　メモリピラーＭＰ８～ＭＰ１１の上方には、２本のビット線ＢＬ４、ＢＬ５が設けられる。ビット線ＢＬ４はメモリピラーＭＰ９、ＭＰ１１に共通に接続される。ビット線ＢＬ５はメモリピラーＭＰ８、ＭＰ１０に共通に接続される。メモリピラーＭＰ１２～ＭＰ１５の上方には、２本のビット線ＢＬ６、ＢＬ７が設けられる。ビット線ＢＬ６はメモリピラーＭＰ１３、ＭＰ１５に共通に接続される。ビット線ＢＬ７はメモリピラーＭＰ１２、ＭＰ１４に共通に接続される。
　本実施形態の場合、メモリピラーＭＰ０～ＭＰ３、ＭＰ８～ＭＰ１１のＹ方向の位置は、メモリピラーＭＰ４～ＭＰ７、ＭＰ１２～ＭＰ１５に対して、メモリピラーＭＰ間の距離の１／２だけシフトした位置に設けられる。
　メモリピラーＭＰは、Ｙ方向において隣接する２つの配線層１０の間に設けられ、いずれかのスリットＳＬＴ２の一部に埋め込まれるようにして設けられ、且つＹ方向に隣接するメモリピラーＭＰ間には１つのスリットＳＬＴ２が存在する。
　なお、スリットＳＬＴ１を挟んで隣接する配線層１０－０ａと１０－０ｃとの間の領域には、メモリピラーＭＰは設けられない。ただし、プロセス安定性の観点から、当該領域に、ＢＬに接続されないダミーのメモリピラーＭＰが設けられてもよい。
　図６は、図５と同様に、ＸＹ平面におけるワード線ＷＬの平面レイアウトを示している。図６は図５の１ブロック分の領域に対応しており、図５で説明した配線層１０よりも下層に設けられる配線層１１のレイアウトである。
　図６に示すように、Ｘ方向に延びる９個の配線層１１（１１－０ａ、１１－０ｂ、１１－１～１１－７）が、Ｙ方向に沿って配列されている。各配線層１１－０ａ、１１－０ｂ、１１－１～１１－７は、絶縁層を介して配線層１０－０～１０－７の下層に設けられる。
　各配線層１１は、ワード線ＷＬ７として機能する。その他のワード線ＷＬ０～ＷＬ６もワード線ＷＬ７と同様の構成及び機能を有する。図６に示すように、ワード線ＷＬｅ７として機能する配線層１１－０ａ、１１－２、１１－４、１１－６、１１－０ｂは、それぞれＸ方向に長手を有し、Ｙ方向に並んで配置されている。これらの配線層１１－０ａ、１１－２、１１－４、１１－６、１１－０ｂは、Ｙ方向に長手を有する第１接続部（1st connect）１１－８によって接続されている。第１接続部１１－８はＸ方向の一端に設けられている。配線層１１－０ａ、１１－２、１１－４、１１－６、１１－０ｂは、第１接続部１１－８を介してロウデコーダ３０に接続される。第１接続部１１－８及び配線層１１－０ａ、１１－２、１１－４、１１－６、１１－０ｂをまとめて配線層１１ｅという場合がある。
　ワード線ＷＬｏ７として機能する配線層１１－１、１１－３、１１－５、１１－７は、それぞれＸ方向に長手を有し、Ｙ方向に並んで配置されている。これらの配線層１１－１、１１－３、１１－５、１１－７は、Ｙ方向に長手を有する第２接続部（2nd connect）１１－９によって接続されている。第２接続部１１－９は、Ｘ方向において第１接続部１１－８の反対側である他端に設けられている。配線層１１－１、１１－３、１１－５、１１－７は、第２接続部１１－９を介してロウデコーダ３０に接続される。第２接続部１１－９及び配線層１１－１、１１－３、１１－５、１１－７をまとめて配線層１１ｏという場合がある。
　第１接続部１１－８と第２接続部１１－９との間にメモリセル部（memory cell）が設けられる。メモリセル部のうち、配線層１１ｅと対向する部分を「第１メモリセル部」といい、配線層１１ｏと対向する部分を「第２メモリセル部」という場合がある。メモリセル部において、Ｙ方向に隣接する配線層１１は、図５で説明したスリットＳＬＴ２によって離隔されている。Ｙ方向に隣接するブロックＢＬＫ間の配線層１１も、図５の説明と同様にスリットＳＬＴ１によって離隔されている。メモリセル部において、図５と同様にメモリピラーＭＰ０～ＭＰ１５が設けられている。
　セレクトゲート線ＳＧＳ及びワード線ＷＬ０～ＷＬ６は、図６のワード線ＷＬ７と同様の構成を有する。
１－３－３．メモリセルアレイ２１の断面構造
　図７を用いて、メモリセルアレイ２１の断面構造について説明する。図７は、図６に示す半導体記憶装置のＡ－Ａ’断面図である。
　図７に示すように、半導体基板１３のｐ型ウェル領域（p-well）の上方には、セレクトゲート線ＳＧＳとして機能する配線層１２が設けられる。配線層１２の上方には、ワード線ＷＬ０～ＷＬ７として機能する８層の配線層１１が、Ｚ方向に沿って積層される。配線層１１、１２の平面レイアウトは、図６に示されたレイアウトと同様のレイアウトである。配線層１１の上方には、セレクトゲート線ＳＧＤとして機能する配線層１０が設けられる。配線層１０の平面レイアウトは、図５に示されたレイアウトである。
　配線層１２は、セレクトゲート線ＳＧＳｏ又はセレクトゲート線ＳＧＳｅとして機能する。セレクトゲート線ＳＧＳｏ、ＳＧＳｅはＹ方向に交互に配置される。Ｙ方向に隣接するセレクトゲート線ＳＧＳｏ、ＳＧＳｅの間にはメモリピラーＭＰが設けられている。
　配線層１１は、ワード線ＷＬｏ又はワード線ＷＬｅとして機能する。ワード線ＷＬｏ、ＷＬｅはＹ方向に交互に配置される。Ｙ方向に隣接するワード線ＷＬｏ、ＷＬｅの間にはメモリピラーＭＰが設けられている。メモリピラーＭＰとワード線ＷＬｏとの間、及びメモリピラーＭＰとワード線ＷＬｅとの間には後述するメモリセルが設けられている。
　Ｙ方向に隣接するブロックＢＬＫ間にはスリットＳＬＴ１が設けられる。前述の通り、スリットＳＬＴ１には絶縁層が設けられている。ただし、半導体基板１３内に設けられた領域に電圧を供給するためのコンタクトプラグ等がスリットＳＬＴ１内に設けられてもよい。例えば、選択トランジスタＳＴ２のソースをソース線に接続するためのコンタクトプラグ又は溝形状の導体がスリットＳＬＴ１内に設けられてもよい。
　本実施形態では、ソース線ＳＬは、半導体基板１３の主面上に設けられている。ソース線ＳＬは、パターニングされていない導電層がメモリセルアレイ２１の領域に広がった構成であってもよく、線状にパターニングされた導電層が当該領域に広がった構成であってもよい。換言すると、ソース線ＳＬは、Ｘ方向（第１方向）とＹ方向（第２方向）に広がっている。
　メモリピラーＭＰ上には、ビット線ＢＬ１、ＢＬ２が設けられている。メモリピラーＭＰ０とビット線ＢＬ１との間、及びメモリピラーＭＰ２とビット線ＢＬ１との間には、各メモリピラーＭＰとビット線ＢＬとを接続するコンタクトプラグ１６が設けられている。同様に、メモリピラーＭＰ５とビット線ＢＬ２との間、及びメモリピラーＭＰ７とビット線ＢＬ２との間には、各メモリピラーＭＰとビット線ＢＬとを接続するコンタクトプラグ１６が設けられている。その他のメモリピラーＭＰは、図７に示す断面以外の領域で、コンタクトプラグ１６を介してビット線ＢＬ１又はビット線ＢＬ２に接続されている。
　図８は、図６に示す半導体記憶装置のＢ－Ｂ’断面図である。図７で説明したように、半導体基板１３の上方には、配線層１２、１１、１０が順次設けられている。図８では、Ｂ－Ｂ’断面図の奥行き方向に存在する構成が点線で描かれている。
　第１接続領域（1st connect）１７ｄでは、配線層１１、１２が階段状に形成されている。つまり、ＸＹ平面で見たときに、８層の配線層１１の各々の端部、及び配線層１２の端部の上面が第１接続領域１７ｄにおいて露出される。第１接続領域１７ｄにおいて露出された配線層１１、１２にコンタクトプラグ１７が設けられる。コンタクトプラグ１７は金属配線層１８に接続される。偶数セレクトゲート線ＳＧＤ０、ＳＧＤ２、ＳＧＤ４、ＳＧＤ６、偶数ワード線ＷＬｅ、及び偶数セレクトゲート線ＳＧＳｅとして機能する配線層１０～１２が、金属配線層１８を介してロウデコーダ３０に電気的に接続される。
　第２接続領域（2nd connect）１９ｄでは、上記と同様に配線層１１、１２が階段状に形成されている。つまり、ＸＹ平面で見たときに、８層の配線層１１の各々の端部、及び配線層１２の端部の上面が第２接続領域１９ｄにおいて露出される。第２接続領域１９ｄにおいて露出された配線層１１、１２にコンタクトプラグ１９が設けられる。コンタクトプラグ１９は金属配線層２０に接続される。奇数セレクトゲート線ＳＧＤ１、ＳＧＤ３、ＳＧＤ５、ＳＧＤ７、奇数ワード線ＷＬｏ、及び奇数セレクトゲート線ＳＧＳｏとして機能する配線層１１及び１２が、金属配線層２０を介してロウデコーダ３０に電気的に接続される。
　配線層１０は、第１接続領域１７ｄの代わりに第２接続領域１９ｄを介してロウデコーダ３０に電気的に接続されてもよく、第１接続領域１７ｄ及び第２接続領域１９ｄの両方を介してロウデコーダ３０に電気的に接続されてもよい。
　詳細は後述するが、本実施形態において、セレクトゲート線ＳＧＳとワード線ＷＬ０との間にストリング選択線ＳＴＲ＿ＳＥＬ０、ＳＴＲ＿ＳＥＬ１が設けられるが、説明の便宜上、図７及び図８ではこれらは省略されている。
１－４．メモリピラー及びメモリセルトランジスタの構造
　図９及び図１０を用いて、メモリピラーＭＰ及びメモリセルトランジスタＭＴの構造について説明する。
１－４－１．第１の例
　図９及び図１０を用いて、第１の例に係るメモリピラーＭＰ及びメモリセルトランジスタＭＴの構成について説明する。図９は、図７に示すメモリセルのＣ－Ｃ’断面図である。図１０は、図９に示すメモリセルのＤ－Ｄ’断面図である。第１の例は、メモリセルトランジスタＭＴの電荷蓄積層として導電層が用いられた、フローティングゲート型のメモリセルトランジスタＭＴである。
　図９及び図１０に示すように、メモリピラーＭＰは、Ｚ方向に沿って設けられた絶縁層４８、４３、半導体層４０、絶縁層４１、導電層４２、及び絶縁層４６ａ～４６ｃを含む。絶縁層４８は、例えばシリコン酸化層である。半導体層４０は、絶縁層４８の周囲を取り囲むようにして設けられる。半導体層４０は、例えば多結晶シリコン層である。半導体層４０は、メモリセルトランジスタＭＴのチャネルとして機能する。半導体層４０は、１つのメモリピラーＭＰに含まれる２つのメモリセルトランジスタＭＴ間で連続して設けられており、メモリセルトランジスタＭＴごとに分離されていない。
　上記のように半導体層４０は対向する２つのメモリセルトランジスタＭＴ間で連続している。したがって、当該２つのメモリセルトランジスタＭＴの各々において形成されるチャネルは、メモリピラーＭＰの一部を共有する。具体的には、図９において、互いに対向する左側のメモリセルトランジスタＭＴ及び右側のメモリセルトランジスタＭＴにおいて、左側のメモリセルトランジスタＭＴで形成されるチャネル及び右側のメモリセルトランジスタＭＴで形成されるチャネルは、メモリピラーＭＰの一部を共有する。ここで、２つのチャネルがメモリピラーＭＰの一部を共有するとは、２つのチャネルが同一のメモリピラーＭＰに形成され、且つ、２つのチャネルが一部重なっていることを意味する。上記の構成を、２つのメモリセルトランジスタＭＴがチャネルを共有する、又は２つのメモリセルトランジスタＭＴが対向する、という場合がある。
　絶縁層４１は、半導体層４０の周囲に設けられ、各メモリセルトランジスタＭＴのゲート絶縁層として機能する。絶縁層４１は、図９に示すＸＹ平面内において２つの領域に分離され、それぞれが、１つのメモリピラーＭＰに含まれる２つのメモリセルトランジスタＭＴのゲート絶縁層として機能する。絶縁層４１は、例えばシリコン酸化層とシリコン窒化層の積層構造である。導電層４２は、絶縁層４１の周囲に設けられ、且つ、絶縁層４３によって、Ｙ方向に沿って２つの領域に分離されている。導電層４２は例えば導電性を備えた多結晶シリコン層である。分離された導電層４２は、それぞれ上記の２つのメモリセルトランジスタＭＴの電荷蓄積層として機能する。
　絶縁層４３は例えばシリコン酸化層である。導電層４２の周囲には、絶縁層４６ａ、４６ｂ、４６ｃが順次設けられる。絶縁層４６ａ、４６ｃは、例えばシリコン酸化層である。絶縁層４６ｂは、例えばシリコン窒化層である。これらの絶縁層はメモリセルトランジスタＭＴのブロック絶縁層として機能する。これらの絶縁層４６ａ～４６ｂも、Ｙ方向に沿って２つの領域に分離され、それらの間には絶縁層４３が設けられる。スリットＳＬＴ２内には絶縁層４３が埋め込まれている。絶縁層４３は、例えばシリコン酸化層である。
　上記構成のメモリピラーＭＰの周囲には、例えばＡｌＯ層４５が設けられる。ＡｌＯ層４５の周囲には、例えばバリアメタル層（ＴｉＮ層等）４７が形成される。バリアメタル層４７の周囲に、ワード線ＷＬとして機能する配線層１１が設けられる。配線層１１は、例えばタングステンである。
　上記構成により、１つのメモリピラーＭＰ内には、Ｙ方向に沿って２つのメモリセルトランジスタＭＴが設けられている。選択トランジスタＳＴ１及びＳＴ２も上記と同様の構成を有している。Ｚ方向に隣接するメモリセルトランジスタ間には図示されていない絶縁層が設けられ、この絶縁層と絶縁層４３、４６によって、導電層４２は個々のメモリセルトランジスタ毎に絶縁されている。
１－４－２．第２の例
　図１１及び図１２を用いて第２の例に係るメモリピラーＭＰ及びメモリセルトランジスタＭＴの構成について説明する。図１１は、図９に示すメモリセルの変形例である。図１２は、図１１に示すメモリセルのＥ－Ｅ’断面図である。第２の例は、メモリセルトランジスタＭＴの電荷蓄積層に絶縁層を用いられた、ＭＯＮＯＳ型のメモリセルトランジスタＭＴである。
　図１１及び図１２に示すように、メモリピラーＭＰは、Ｚ方向に沿って設けられた絶縁層７０、半導体層７１、及び絶縁層７２～７４を含む。絶縁層７０は、例えばシリコン酸化層である。半導体層７１は、絶縁層７０の周囲を取り囲むようにして設けられている。半導体層７１は、メモリセルトランジスタＭＴのチャネルとして機能する。半導体層７１は、例えば多結晶シリコン層である。半導体層７１は、１つのメモリピラーＭＰに含まれる２つのメモリセルトランジスタＭＴ間で連続して設けられている。したがって、２つのメモリセルトランジスタＭＴの各々において形成されるチャネルは、メモリピラーＭＰの一部を共有する。
　絶縁層７２は、半導体層７１の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのゲート絶縁層として機能する。絶縁層７２は、例えばシリコン酸化層及びシリコン窒化層の積層構造である。絶縁層７３は、半導体層７１の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴの電荷蓄積層として機能する。絶縁層７３は、例えばシリコン窒化層である。絶縁層７４は、絶縁層７３の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのブロック絶縁層として機能する。絶縁層７４は、例えばシリコン酸化層である。メモリピラーＭＰ部を除くスリットＳＬＴ２内には、絶縁層７７が埋め込まれている。絶縁層７７は、例えばシリコン酸化層である。
　上記構成のメモリピラーＭＰの周囲には、例えばＡｌＯ層７５が設けられる。ＡｌＯ層７５の周囲に、例えばバリアメタル層（ＴｉＮ層等）７６が形成される。バリアメタル層７６の周囲に、ワード線ＷＬとして機能する配線層１１が設けられる。配線層１１は、例えばタングステンである。
　上記構成により、１つのメモリピラーＭＰ内には、Ｙ方向に沿って２つのメモリセルトランジスタＭＴが設けられている。選択トランジスタＳＴ１及びＳＴ２も上記と同様の構成を有している。
１－５．等価回路
　図１３は、一実施形態に係る半導体記憶装置において隣接するストリングの等価回路を示す図である。図１３に示すように、１本のメモリピラーＭＰに、２つのＮＡＮＤストリング５０ｏ、５０ｅが形成されている。具体的には、メモリピラーＭＰの第１側にＮＡＮＤストリング５０ｏ（第１ストリング）が設けられている。メモリピラーＭＰの第２側にＮＡＮＤストリング５０ｅ（第２ストリング）が設けられている。
　以下の説明において、例えばＮＡＮＤストリング５０ｏ、５０ｅを区別する必要がない場合は、単に「ＮＡＮＤストリング５０」という。ＮＡＮＤストリング５０に含まれる部材及び当該部材に接続された配線も、上記と同様に表現する。例えば、メモリセルトランジスタＭＴｏ、ＭＴｅを区別する必要がない場合は、単に「メモリセルトランジスタＭＴ」という。同様に、ストリング選択線ＳＴＲ＿ＳＥＬｏ、ＳＴＲ＿ＳＥＬｅを区別する必要がない場合は、単に「ストリング選択線ＳＴＲ＿ＳＥＬ」という。
　ＮＡＮＤストリング５０ｏ（第１ストリング）は、電気的に直列に接続された選択トランジスタＳＴｏ１（第１トランジスタ）、ｉ個（ｉは２以上の整数）のメモリセルトランジスタＭＴｏ（第１メモリセル）、ｊ個（ｊは１以上の整数）のメモリセルトランジスタＤＭＴｏ（第２メモリセル）、及び選択トランジスタＳＴｏ２を有する。本実施形態において、ｉは８であり、ｊは２である。ｉ個のメモリセルトランジスタＭＴｏ０～ＭＴｏ７は、ｊ個のメモリセルトランジスタＤＭＴｏ０～ＤＭＴｏ１のうち最も選択トランジスタＳＴｏ１に近いメモリセルトランジスタＤＭＴｏ１と選択トランジスタＳＴｏ１との間に設けられている。
　ＮＡＮＤストリング５０ｅ（第２ストリング）は、電気的に直列に接続された選択トランジスタＳＴｅ１（第２トランジスタ）、ｉ個のメモリセルトランジスタＭＴｅ（第３メモリセル）、ｊ個のメモリセルトランジスタＤＭＴｅ（第４メモリセル）、及び選択トランジスタＳＴｅ２を有する。ｉ個のメモリセルトランジスタＭＴｅ０～ＭＴｅ７は、ｊ個のメモリセルトランジスタＤＭＴｅ０～ＤＭＴｅ１のうち最も選択トランジスタＳＴｅ１に近いメモリセルトランジスタＤＭＴｅ１と選択トランジスタＳＴｅ１との間に設けられている。
　ソース線ＳＬに対してＺ方向（第３方向）に、１層のセレクトゲート線ＳＧＳｏ、ＳＧＳｅ、ｊ層のストリング選択線ＳＴＲ＿ＳＥＬｏ、ＳＴＲ＿ＳＥＬｅ、ｉ層のワード線ＷＬｏ（第１ワード線）、ワード線ＷＬｅ（第２ワード線）、及び１層のセレクトゲート線ＳＧＤ０、ＳＧＤ１が設けられている。本実施形態では、ｊは２であり、ストリング選択線ＳＴＲ＿ＳＥＬｏ０～ＳＴＲ＿ＳＥＬｏ１、及びストリング選択線ＳＴＲ＿ＳＥＬｅ０～ＳＴＲ＿ＳＥＬｅ１が設けられている。本実施形態では、ｉは８であり、ワード線ＷＬｏ０～ＷＬｏ７及びワード線ＷＬｅ０～ＷＬｅ７が設けられている。
　本実施形態では、セレクトゲート線ＳＧＳｏ、ＳＧＳｅ及びセレクトゲート線ＳＧＤ０、ＳＧＤ１が、それぞれ１層である構成を例示したが、この構成に限定されない。例えば、セレクトゲート線ＳＧＳｏ、ＳＧＳｅ及びセレクトゲート線ＳＧＤ０、ＳＧＤ１は、それぞれ２層以上であってもよい。セレクトゲート線ＳＧＳｏ、ＳＧＳｅの層数がセレクトゲート線ＳＧＤ０、ＳＧＤ１の層数と異なっていてもよい。
　ワード線ＷＬｏ０～ＷＬｏ７（第１ワード線）は、ストリング選択線ＳＴＲ＿ＳＥＬｏに対してＺ方向に設けられており、Ｚ方向に積層されている。ワード線ＷＬｅ０～ＷＬｅ７（第２ワード線）は、ストリング選択線ＳＴＲ＿ＳＥＬｅに対してＺ方向に設けられており、Ｚ方向に積層されている。ワード線ＷＬｏ０～ＷＬｏ７とワード線ＷＬｅ０～ＷＬｅ７とは、それぞれＺ方向における位置がそれぞれ同じである。例えば、Ｚ方向において、ワード線ＷＬｏ０の位置はワード線ＷＬｅ０の位置と同じであり、ワード線ＷＬｏ７の位置はワード線ＷＬｅ７の位置と同じである。換言すると、ワード線ＷＬｏ０はワード線ＷＬｅ０と同一層であり、ワード線ＷＬｏ７はワード線ＷＬｅ７と同一層である。さらに換言すると、ワード線ＷＬｏ０及びワード線ＷＬｅ０は同一層又は共通する層に接している。同様に、ワード線ＷＬｏ７及びワード線ＷＬｅ７は同一層又は共通する層に接している。
　セレクトゲート線ＳＧＤ０、ＳＧＤ１は、ワード線ＷＬｏ及びワード線ＷＬｅに対してＺ方向に設けられている。図１３では、セレクトゲート線ＳＧＤ０、ＳＧＤ１だけが示されているが、セレクトゲート線ＳＧＤは、Ｘ方向（第１方向）及びＹ方向（第２方向）に広がる平面上において２ｎ個（ｎは１以上の整数）に分離されている。本実施形態では、ｎは２であり、図５に示すように、４個に分離されたセレクトゲート線ＳＧＤ０～ＳＧＤ３が設けられている。セレクトゲート線ＳＧＤ０～ＳＧＤ３はそれぞれ独立して制御される。
　上記の構成を、図５及び図６を参照しながら換言すると、メモリピラーＭＰは、ワード線ＷＬｏ（第１ワード線）とワード線ＷＬｅ（第２ワード線）との間、かつ、２ｎ個のセレクトゲート線ＳＧＤのうち対向するセレクトゲート線ＳＧＤ（図１３の場合はＳＧＤ０とＳＧＤ１）の間に設けられている。複数のメモリピラーＭＰはＺ方向に延びている。複数のメモリピラーＭＰはソース線ＳＬ及びビット線ＢＬにそれぞれ電気的に接続されている。
　選択トランジスタＳＴｏ１（第１トランジスタ）は、セレクトゲート線ＳＧＤ１に接続されている。選択トランジスタＳＴｅ１（第２トランジスタ）は、セレクトゲート線ＳＧＤ０に接続されている。つまり、選択トランジスタＳＴ１は、２ｎ個のセレクトゲート線ＳＧＤ０～ＳＧＤ３のうち、いずれかのセレクトゲート線ＳＧＤに接続される。ｉ個のメモリセルトランジスタＭＴｏ０～ＭＴｏ７（第１メモリセル）は、上記のように電気的に直列に接続され、Ｚ方向に沿って配置され、ｉ層のワード線ＷＬｏ０～ＷＬｏ７（第１ワード線）とそれぞれ接続されている。同様に、ｉ個のメモリセルトランジスタＭＴｅ０～ＭＴｅ７（第３メモリセル）は、上記のように電気的に直列に接続され、Ｚ方向に沿って配置され、ｉ層のワード線ＷＬｅ０～ＷＬｅ７（第２ワード線）とそれぞれ接続されている。ｉ個のメモリセルトランジスタＭＴｏ０～ＭＴｏ７（第１メモリセル）及びｉ個のメモリセルトランジスタＭＴｅ０～ＭＴｅ７（第３メモリセル）は半導体層を共有する。
　対向する選択トランジスタＳＴｏ１（第１トランジスタ）及びＳＴｅ１（第２トランジスタ）のソース同士は電気的に接続されている。同様に、対向する選択トランジスタＳＴｏ１（第１トランジスタ）及びＳＴｅ１（第２トランジスタ）のドレイン同士は電気的に接続されている。それぞれ対向するメモリセルトランジスタＭＴｏ０～ＭＴｏ７（第１メモリセル）及びＭＴｅ０～ＭＴｅ７（第２メモリセル）のソース同士は電気的に接続されている。同様に、それぞれ対向するメモリセルトランジスタＭＴｏ０～ＭＴｏ７（第１メモリセル）及びＭＴｅ０～ＭＴｅ７（第２メモリセル）のドレイン同士は電気的に接続されている。それぞれ対向するメモリセルトランジスタＤＭＴｏ０～ＤＭＴｏ１（第２メモリセル）及びＤＭＴｅ０～ＤＭＴｅ１（第４メモリセル）のソース同士は電気的に接続されている。同様に、それぞれ対向するメモリセルトランジスタＤＭＴｏ０～ＤＭＴｏ１（第２メモリセル）及びＤＭＴｅ０～ＤＭＴｅ１（第４メモリセル）のドレイン同士は電気的に接続されている。対向する選択トランジスタＳＴｏ２及びＳＴｅ２のソース同士は電気的に接続されている。同様に、対向する選択トランジスタＳＴｏ２及びＳＴｅ２のドレイン同士は電気的に接続されている。上記の電気的な接続は、対向するトランジスタにおいて形成されるチャネルがメモリピラーＭＰの半導体層を共有することに起因する。
　本実施形態では、８層のワード線ＷＬｏ０～ＷＬｏ７（第１ワード線）のうち１番目のワード線ＷＬｏ０の位置がソース線ＳＬの位置に最も近く、８番目のワード線ＷＬｏ７の位置がソース線ＳＬの位置から最も遠い。同様に、８層のワード線ＷＬｅ０～ＷＬｅ７（第２ワード線）のうち１番目のワード線ＷＬｅ０の位置がソース線ＳＬの位置に最も近く、８番目のワード線ＷＬｅ７の位置がソース線ＳＬの位置から最も遠い。
　読み出し動作が行われる場合、読み出し対象のＮＡＮＤストリング５０に属する選択トランジスタＳＴ１がオン状態になり、その他の選択トランジスタＳＴ１はオフ状態になる。例えば、ＮＡＮＤストリング５０ｏのメモリセルトランジスタＭＴｏ２に対する読み出し動作が行われる場合、メモリセルトランジスタＭＴに格納されたデータの読み出し電圧ＶＣＧＲＶがワード線ＷＬｏ２に供給され、その他のワード線ＷＬにはメモリセルトランジスタＭＴを強制的にオン状態にする読み出し電圧ＶＲＥＡＤが供給される。
　この場合、ワード線ＷＬｏ２に接続された“他の”ＮＡＮＤストリング５０ｏでは、ワード線ＷＬｏ２が接続されたメモリセルトランジスタＭＴｏ２及びセレクトゲート線ＳＧＤ１が接続された選択トランジスタＳＴ１の両方のトランジスタがオフ状態になるため、これらのトランジスタ間の電位がフローティングになる。この状態で、上記のオフ状態の選択トランジスタＳＴ１とメモリセルトランジスタＭＴｏ２との間に設けられたメモリセルトランジスタＭＴｏ３～ＭＴｏ７に接続されたワード線ＷＬｏ３～ＷＬｏ７に高電圧が供給されると、フローティングの電位が上昇（ブースト）し、その影響で誤書き込み（リードディスターブ）が発生する場合がある。
　上記のリードディスターブを抑制するために、読み出し動作の初めに、ブロック内のすべてのワード線ＷＬおよびセレクトゲート線ＳＧＤにそれぞれ電圧ＶＲＥＡＤおよび電圧ＶＳＧが供給される。この動作によって、メモリピラーＭＰに形成されたメモリセルトランジスタＭＴのチャネルにＶＳＳ（例えば０Ｖ）が供給される。当該動作をチャネルクリーン動作という。しかし、チャネルクリーン動作では、すべてのメモリピラーＭＰとワード線ＷＬとの間の容量が充電されるため、消費電力が大きいという課題がある。そこで、選択トランジスタＳＴ１がオフ状態である読み出し対象外のＮＡＮＤストリング５０に属するメモリセルトランジスタＤＭＴをオフ状態にすることによって、ＮＡＮＤストリング５０全体をブーストさせる対策が検討されている。このような動作により、非選択ストリングのメモリピラーＭＰとワード線ＷＬとの間の容量は充電されないので、消費電力を減らすことができる。この対策では、選択トランジスタＳＴを制御するセレクトゲート線ＳＧＤの数と同じ数のメモリセルトランジスタＤＭＴが必要である。
１－６．メモリピラーグループＭＰＧＲ
　図１４は、一実施形態に係る半導体記憶装置におけるメモリピラーグループを説明する図である。本実施形態では、Ｘ方向に配列されたメモリピラーＭＰを１行と定義される。この場合、Ｙ方向に並んで配置された５行のメモリピラーＭＰが１つのメモリピラーグループＭＰＧＲと定義される。具体的には、メモリピラーグループＭＰＧＲ０は、１行目のメモリピラーＭＰ４、ＭＰ１２と、２行目のメモリピラーＭＰ０、ＭＰ８と、３行目のメモリピラーＭＰ５、ＭＰ１３と、４行目のメモリピラーＭＰ１、ＭＰ９と、８行目のメモリピラーＭＰ３、ＭＰ１１とを含む。メモリピラーグループＭＰＧＲ１は、４行目のメモリピラーＭＰ１、ＭＰ９と、５行目のメモリピラーＭＰ６、ＭＰ１４と、６行目のメモリピラーＭＰ２、ＭＰ１０と、７行目のメモリピラーＭＰ７、ＭＰ１５と、８行目のメモリピラーＭＰ３、ＭＰ１１とを含む。
　メモリピラーグループＭＰＧＲ０及びＭＰＧＲ１は、４行目のメモリピラーＭＰ１、ＭＰ９、及び８行目のメモリピラーＭＰ３、ＭＰ１１を共有する。セレクトゲート線ＳＧＤ０とＳＧＤ１とによって挟まれた、１行目のメモリピラーＭＰ４、ＭＰ１２と、２行目のメモリピラーＭＰ０、ＭＰ８と、３行目のメモリピラーＭＰ５、ＭＰ１３とは、メモリピラーグループＭＰＧＲ０に固有のメモリピラーＭＰである。セレクトゲート線ＳＧＤ２とＳＧＤ３とによって挟まれた、５行目のメモリピラーＭＰ６、ＭＰ１４と、６行目のメモリピラーＭＰ２、ＭＰ１０と、７行目のメモリピラーＭＰ７、ＭＰ１５とは、メモリピラーグループＭＰＧＲ１に固有のメモリピラーＭＰである。
　詳細は後述するが、読み出し動作の際にメモリピラーグループＭＰＧＲごとに制御が行われる。具体的には、メモリセルトランジスタＤＭＴを制御することで、読み出し動作の対象であるメモリピラーＭＰを含むメモリピラーグループＭＰＧＲが選択され、当該メモリピラーグループＭＰＧＲに含まれるＮＡＮＤストリング５０が導通状態になり、上記メモリピラーグループＭＰＧＲに含まれないＮＡＮＤストリング５０が非導通状態になる。この動作によって、上記読み出し動作によって、非選択のメモリピラーグループＭＰＧＲに含まれるＮＡＮＤストリング５０に属するメモリセルトランジスタＭＴにおけるリードディスターブの発生を抑制することができる。
１－７．メモリセルトランジスタのしきい値分布
　本実施形態における読み出し動作を説明する前に、メモリセルトランジスタＭＴ、ＤＭＴのしきい値状態について説明する。図１５は、一実施形態に係るメモリセルとして用いられるトランジスタ（メモリセルトランジスタ）のしきい値分布を示す図である。図１５では、メモリセルトランジスタのしきい値分布の一例として、Ｔｒｉｐｌｅ　Ｌｅｖｅｌ　Ｃｅｌｌ　（ＴＬＣ）について説明する。ただし、メモリシステム１においてＱｕａｄ　Ｌｅｖｅｌ　Ｃｅｌｌ　（ＱＬＣ）、Ｍｕｌｔｉ　Ｌｅｖｅｌ　Ｃｅｌｌ　（ＭＬＣ）、Ｓｉｎｇｌｅ　Ｌｅｖｅｌ　Ｃｅｌｌ　（ＳＬＣ）が用いられてもよい。
　図１５は、メモリセルトランジスタのしきい値分布、データの割り付け、読み出し電圧、及びベリファイ電圧の一例をそれぞれ示す。図１５に示すしきい値分布の縦軸はメモリセルトランジスタの個数（Ｎｕｍｂｅｒ　ｏｆ　ｃｅｌｌｓ）に対応し、横軸はメモリセルトランジスタのしきい値電圧Ｖｔｈ（Ｔｈｒｅｓｈｏｌｄ　ｖｏｌｔａｇｅ）に対応している。
　図１５に示すように、ＴＬＣ方式において、複数のメモリセルトランジスタは、８個のしきい値分布を形成する。この８個のしきい値分布を書き込みレベルという場合がある。当該書き込みレベルを、しきい値電圧の低い方から順に“Ｅｒ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、“Ｇ”レベルという。これらの書き込みレベルには、例えば以下に示すような、それぞれ異なる３ビットデータが割り当てられる。この３ビットデータを下位ビット（Ｌｏｗｅｒ）、中位ビット（Ｍｉｄｄｌｅ）、上位ビット（Ｕｐｐｅｒ）という。
　同一ワード線に接続されたメモリセルトランジスタが保持するＬｏｗｅｒビットの集合をＬｏｗｅｒページといい、Ｍｉｄｄｌｅビットの集合をＭｉｄｄｌｅページといい、Ｕｐｐｅｒビットの集合をＵｐｐｅｒページという。データの書き込み動作及び読み出し動作は、上記のページ単位で行われる。
“Ｅｒ”レベル：“１１１”データ
“Ａ”レベル：“１１０”データ
“Ｂ”レベル：“１００”データ
“Ｃ”レベル：“０００”データ
“Ｄ”レベル：“０１０”データ
“Ｅ”レベル：“０１１”データ
“Ｆ”レベル：“００１”データ
“Ｇ”レベル：“１０１”データ
上記のデータは、Ｕｐｐｅｒ、Ｍｉｄｄｌｅ、Ｌｏｗｅｒの順で表記されている。
　隣接するしきい値分布の間には、それぞれ書き込み動作で使用されるベリファイ電圧が設定される。具体的には、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルにそれぞれ対応して、ベリファイ電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、及びＧＶが設定される。
　例えば、ベリファイ電圧ＡＶは、“Ｅｒ”レベルにおける最大のしきい値電圧と“Ａ”レベルにおける最小のしきい値電圧との間に設定される。メモリセルトランジスタにベリファイ電圧ＡＶが印加されると、しきい値電圧が“Ｅｒ”レベルに含まれるメモリセルトランジスタがオン状態になり、しきい値電圧が“Ａ”レベル以上のしきい値分布に含まれるメモリセルトランジスタがオフ状態になる。
　その他のベリファイ電圧ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、及びＧＶもベリファイ電圧ＡＶと同様に設定される。ベリファイ電圧ＢＶは、“Ａ”レベルと“Ｂ”レベルとの間に設定される。ベリファイ電圧ＣＶは、“Ｂ”レベルと“Ｃ”レベルとの間に設定される。ベリファイ電圧ＤＶは、“Ｃ”レベルと“Ｄ”レベルとの間に設定される。ベリファイ電圧ＥＶは、“Ｄ”レベルと“Ｅ”レベルとの間に設定される。ベリファイ電圧ＦＶは、“Ｅ”レベルと“Ｆ”レベルとの間に設定される。ベリファイ電圧ＧＶは、“Ｆ”レベルと“Ｇ”レベルとの間に設定される。
　例えば、ベリファイ電圧ＡＶは０．８Ｖに設定され、ベリファイ電圧ＢＶは１．６Ｖに設定され、ベリファイ電圧ＣＶは２．４Ｖに設定され、ベリファイ電圧ＤＶは３．１Ｖに設定され、ベリファイ電圧ＥＶは３．８Ｖに設定され、ベリファイ電圧ＦＶは４．６Ｖに設定され、ベリファイ電圧ＧＶは５．６Ｖに設定されてもよい。しかし、これらのベリファイ電圧ＡＶ～ＧＶは、上記の電圧値に限定されない。ベリファイ電圧ＡＶ～ＧＶは、例えば、０.０Ｖ～７.０Ｖの範囲で、適宜、段階的に設定されてもよい。
　隣接するしきい値分布の間には、それぞれの読み出し動作で使用される読み出し電圧が設定される。例えば、メモリセルトランジスタのしきい値電圧が“Ｅｒ”レベルに含まれるのか、“Ａ”レベル以上に含まれるのかを判定する読み出し電圧ＡＲは、“Ｅｒ”レベルにおける最大のしきい値電圧と“Ａ”レベルにおける最小のしきい値電圧との間に設定される。
　その他の読み出し電圧ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、及びＧＲも読み出し電圧ＡＲと同様に、隣接するレベル間に設定される。例えば、読み出し電圧ＢＲは、“Ａ”レベルと“Ｂ”レベルとの間に設定される。読み出し電圧ＣＲは、“Ｂ”レベルと“Ｃ”レベルとの間に設定される。読み出し電圧ＤＲは、“Ｃ”レベルと“Ｄ”レベルとの間に設定される。読み出し電圧ＥＲは、“Ｄ”レベルと“Ｅ”レベルとの間に設定される。読み出し電圧ＦＲは、“Ｅ”レベルと“Ｆ”レベルとの間に設定される。読み出し電圧ＧＲは、“Ｆ”レベルと“Ｇ”レベルとの間に設定される。
　読み出し時に非選択ＷＬに印可される電圧ＶＲＥＡＤは、最も高いしきい値分布（例えば“Ｇ”レベル）の最大のしきい値電圧よりも高い電圧値に設定される。ＶＲＥＡＤがゲートに印加されたメモリセルトランジスタは、記憶するデータに依らずにオン状態になる。
　ベリファイ電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、及びＧＶは、それぞれ読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、及びＧＲよりも高い電圧に設定される。つまり、ベリファイ電圧ＡＶ～ＧＶは、それぞれ“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルのしきい値分布の下裾近傍に設定される。
　例えば、以下の説明において用いられる選択電圧ＶＳＥＬは、“Ｅｒ”レベルのメモリセルトランジスタＭＴをオン状態に制御し、“Ｄ”レベルのメモリセルトランジスタＭＴをオフ状態に制御する電圧である。
１－８．読み出し動作
　図１６～図１９を用いて、図１４に示すブロックＢＬＫに含まれるメモリセルの読み出し動作について説明する。以下の読み出し動作は、メモリコントローラ２に設けられた制御回路によって実行される。図１６～図１９に示すように、メモリピラーＭＰ０～ＭＰ１５は４種類のタイプに分類される。
　図１６に示すように、メモリピラーＭＰ０、ＭＰ４、ＭＰ５、ＭＰ８、ＭＰ１２、ＭＰ１３はタイプＡに分類される。タイプＡに分類されたメモリピラーＭＰは、セレクトゲート線ＳＧＤ０とＳＧＤ１とによって挟まれたメモリピラーＭＰである。図１７に示すように、メモリピラーＭＰ２、ＭＰ６、ＭＰ７、ＭＰ１０、ＭＰ１４、ＭＰ１５はタイプＢに分類される。タイプＢに分類されたメモリピラーＭＰは、セレクトゲート線ＳＧＤ２とＳＧＤ３とによって挟まれたメモリピラーＭＰである。図１８に示すように、メモリピラーＭＰ１、ＭＰ９はタイプＣに分類される。タイプＣに分類されたメモリピラーＭＰは、セレクトゲート線ＳＧＤ１とＳＧＤ２とによって挟まれたメモリピラーＭＰである。図１９に示すように、メモリピラーＭＰ３、ＭＰ１１はタイプＤに分類される。タイプＤに分類されたメモリピラーＭＰは、セレクトゲート線ＳＧＤ０とＳＧＤ３とによって挟まれたメモリピラーＭＰである。
　図１６に示すように、タイプＡでは、メモリセルトランジスタＤＭＴｏ０、ＤＭＴｅ０は“Ｅｒ”レベルに設定され、メモリセルトランジスタＤＭＴｏ１、ＤＭＴｅ１は“Ｄ”レベルに設定されている。図１７に示すように、タイプＢでは、メモリセルトランジスタＤＭＴｏ０、ＤＭＴｅ０は“Ｄ”レベルに設定され、メモリセルトランジスタＤＭＴｏ１、ＤＭＴｅ１は“Ｅｒ”レベルに設定されている。図１８に示すように、タイプＣでは、メモリセルトランジスタＤＭＴｏ０、ＤＭＴｅ０、ＤＭＴｏ１、ＤＭＴｅ１は“Ｅｒ”レベルに設定されている。図１９に示すように、タイプＤでは、メモリセルトランジスタＤＭＴｏ０、ＤＭＴｅ０、ＤＭＴｏ１、ＤＭＴｅ１は“Ｅｒ”レベルに設定されている。
　ストリング選択線ＳＴＲ＿ＳＥＬが３層以上の場合（ｊが３以上の場合）、ｊ個のメモリセルトランジスタＤＭＴｏ（第２メモリセル）のうち、一個の第２メモリセルは“Ｅｒ”レベル（消去状態）であり、他の第２メモリセルは“Ｄ”レベル（書込状態）である。
　図１６に示すタイプＡのメモリピラーＭＰの場合、ストリング選択線ＳＴＲ＿ＳＥＬｏ０、ＳＴＲ＿ＳＥＬｅ０に選択電圧としてＶＳＥＬが印加され、ストリング選択線ＳＴＲ＿ＳＥＬｏ１、ＳＴＲ＿ＳＥＬｅ１に読み出し電圧ＶＲＥＡＤが印加されると（条件（１））、メモリセルトランジスタＤＭＴｏ０、ＤＭＴｅ０、ＤＭＴｏ１、ＤＭＴｅ１はいずれもオン状態になる。この状態を、ＮＡＮＤストリング５０ｏ、５０ｅが導通状態になる、という。一方、図１６とは異なり、ストリング選択線ＳＴＲ＿ＳＥＬｏ０、ＳＴＲ＿ＳＥＬｅ０に読み出し電圧ＶＲＥＡＤが印加され、ストリング選択線ＳＴＲ＿ＳＥＬｏ１、ＳＴＲ＿ＳＥＬｅ１に選択電圧ＶＳＥＬが印加されると（条件（２））、メモリセルトランジスタＤＭＴｏ１、ＤＭＴｅ１はオフ状態になる。この状態を、ＮＡＮＤストリング５０ｏ、５０ｅが非導通状態になる、という。この状態で、ワード線ＷＬｏ０～ＷＬｏ７またはワード線ＷＬｅ０～ＷＬｅ７の電圧を上げると、メモリセルトランジスタＭＴｅおよびＭＴｏのソースドレインの電圧は、ＷＬとの容量カップリングにより上昇する。この現象を、ＮＡＮＤストリング５０ｏ、５０ｅ全体がブーストする、という。
　図１７に示すタイプＢのメモリピラーＭＰの場合、上記条件（１）においてメモリセルトランジスタＤＭＴｏ１、ＤＭＴｅ１がオフ状態になるため、ＮＡＮＤストリング５０ｏ、５０ｅは非導通状態になる。一方、上記条件（２）においてメモリセルトランジスタＤＭＴｏ０、ＤＭＴｅ０、ＤＭＴｏ１、ＤＭＴｅ１はいずれもオン状態になるため、ＮＡＮＤストリング５０ｏ、５０ｅは導通状態になる。
　図１８及び図１９に示すタイプＣ及びタイプＤのメモリピラーＭＰの場合、上記条件（１）及び条件（２）のいずれの条件であっても、メモリセルトランジスタＤＭＴｏ０、ＤＭＴｅ０、ＤＭＴｏ１、ＤＭＴｅ１はいずれもオン状態になるため、ＮＡＮＤストリング５０ｏ、５０ｅは導通状態になる。
　セレクトゲート線ＳＧＤ０を「第１セレクトゲート線」という場合がある。セレクトゲート線ＳＧＤ１を「第２セレクトゲート線」という場合がある。セレクトゲート線ＳＧＤ２を「第３セレクトゲート線」という場合がある。セレクトゲート線ＳＧＤ３を「第４セレクトゲート線」という場合がある。図１４に示すように、セレクトゲート線ＳＧＤ０（第１セレクトゲート線）は、Ｙ方向において複数箇所でセレクトゲート線ＳＧＤ１（第２セレクトゲート線）と対向する。セレクトゲート線ＳＧＤ２（第３セレクトゲート線）は、Ｙ方向において複数箇所でセレクトゲート線ＳＧＤ３（第４セレクトゲート線）と対向する。一方、セレクトゲート線ＳＧＤ０（第１セレクトゲート線）は、Ｙ方向において一箇所でセレクトゲート線ＳＧＤ３（第４セレクトゲート線）と対向する。同様に、セレクトゲート線ＳＧＤ１（第２セレクトゲート線）は、Ｙ方向において一箇所でセレクトゲート線ＳＧＤ２（第３セレクトゲート線）と対向する。
　例えば、メモリピラーＭＰ０に属するメモリセルトランジスタＭＴが読み出し対象である場合、タイプＡのメモリピラーＭＰ０、ＭＰ４、ＭＰ５、ＭＰ８、ＭＰ１２、ＭＰ１３を「第１メモリピラー」という場合がある。タイプＢのメモリピラーＭＰ２、ＭＰ６、ＭＰ７、ＭＰ１０、ＭＰ１４、ＭＰ１５を「第２メモリピラー」という場合がある。タイプＣのメモリピラーＭＰ１、ＭＰ９を「第３メモリピラー」という場合がある。タイプＤのメモリピラーＭＰ３、ＭＰ１１を「第４メモリピラー」という場合がある。
　上記のように表現する場合、図１４に示すように、タイプＡのメモリピラーＭＰ（第１メモリピラー）は、セレクトゲート線ＳＧＤ０（第１セレクトゲート線）とセレクトゲート線ＳＧＤ１（第２セレクトゲート線）とによって挟まれている。タイプＢのメモリピラーＭＰ（第２メモリピラー）は、セレクトゲート線ＳＧＤ２（第３セレクトゲート線）とセレクトゲート線ＳＧＤ３（第４セレクトゲート線）とによって挟まれている。タイプＣのメモリピラーＭＰ（第３メモリピラー）は、セレクトゲート線ＳＧＤ１（第２セレクトゲート線）とセレクトゲート線ＳＧＤ２（第３セレクトゲート線）とによって挟まれている。タイプＤのメモリピラーＭＰ（第４メモリピラー）は、セレクトゲート線ＳＧＤ０（第１セレクトゲート線）とセレクトゲート線ＳＧＤ３（第４セレクトゲート線）とによって挟まれている。
　上記の構成を換言すると、タイプＢのメモリピラーＭＰ（第２メモリピラー）は、セレクトゲート線ＳＧＤ０（第１セレクトゲート線）及びセレクトゲート線ＳＧＤ１（第２セレクトゲート線）のいずれとも隣接しない。タイプＣのメモリピラーＭＰ（第３メモリピラー）は、セレクトゲート線ＳＧＤ０（第１セレクトゲート線）とは隣接せず、セレクトゲート線ＳＧＤ１（第２セレクトゲート線）と隣接する。タイプＤのメモリピラーＭＰ（第４メモリピラー）は、セレクトゲート線ＳＧＤ１（第２セレクトゲート線）とは隣接せず、セレクトゲート線ＳＧＤ０（第１セレクトゲート線）と隣接する。
　上記のように表現すると、上記の読み出し動作を実行する際に、タイプＡのメモリピラーＭＰ（第１メモリピラー）、タイプＣのメモリピラーＭＰ（第３メモリピラー）、及びタイプＤのメモリピラーＭＰ（第４メモリピラー）にそれぞれ含まれるｊ個（ｊ＝２）のメモリセルトランジスタＤＭＴｏ０、ＤＭＴｏ１（第２メモリセル）及びｊ個のメモリセルトランジスタＤＭＴｅ０、ＤＭＴｅ１（第４メモリセル）が全てオン状態に制御される。一方、上記の読み出し動作を実行する際に、タイプＢのメモリピラーＭＰ（第２メモリピラー）に含まれるｊ個のメモリセルトランジスタＤＭＴｏ０、ＤＭＴｏ１（第２メモリセル）のうち少なくともいずれか一つ、及びｊ個のメモリセルトランジスタＤＭＴｅ０、ＤＭＴｅ１（第４メモリセル）のうち少なくともいずれか一つはオフ状態に制御される。
　図２０に示すように、条件（１）によってオン状態（ＯＮ）になるタイプＡ、Ｃ、ＤのメモリピラーＭＰ（第１メモリピラー、第３メモリピラー、第４メモリピラー）がメモリピラーグループＭＰＧＲ０に割り付けられる。条件（２）によってオン状態（ＯＮ）になるタイプＢ、Ｃ、ＤのメモリピラーＭＰ（第２メモリピラー、第３メモリピラー、第４メモリピラー）がメモリピラーグループＭＰＧＲ１に割り付けられる。メモリピラーグループＭＰＧＲ０又はメモリピラーグループＭＰＧＲ１が選択されることで、これらのメモリピラーグループに属するメモリセルトランジスタＤＭＴ（第２メモリセル及び第４メモリセル）が共通して制御される。
　図２１は、図２０が簡素化された表である。図２１において、ストリング選択線ＳＴＲ＿ＳＥＬに選択電圧ＶＳＥＬ（例えば２Ｖ）が印加された場合にオン状態になるメモリピラーグループＭＰＧＲに「○」が表示されている。図２１に示すように、ストリング選択線ＳＴＲ＿ＳＥＬ０に選択電圧ＶＳＥＬが印加されたときに、メモリピラーグループＭＰＧＲ０に含まれるＮＡＮＤストリング５０が導通状態になり、“その他”のＮＡＮＤストリング５０ｏ、５０ｅは非導通状態になる。一方、ストリング選択線ＳＴＲ＿ＳＥＬ１に選択電圧ＶＳＥＬが印加されたときに、メモリピラーグループＭＰＧＲ１に含まれるＮＡＮＤストリング５０が導通状態になり、“その他”のＮＡＮＤストリング５０ｏ、５０ｅは非導通状態になる。
　図２２は、図２１に示すように、ストリング選択線ＳＴＲ＿ＳＥＬ０に選択電圧ＶＳＥＬが印加され、メモリピラーグループＭＰＧＲ０に含まれるＮＡＮＤストリング５０が導通状態になった状態を示す。図２２に示すように、セレクトゲート線ＳＧＤ０とＳＧＤ１とによって挟まれるメモリピラーＭＰ０、ＭＰ４、ＭＰ５、ＭＰ８、ＭＰ１２、ＭＰ１３に含まれるＮＡＮＤストリング５０に加えて、セレクトゲート線ＳＧＤ０、ＳＧＤ１の一方と隣接するメモリピラーＭＰ１、ＭＰ３、ＭＰ９、ＭＰ１１に含まれるＮＡＮＤストリング５０は導通状態になる。この場合、メモリピラーＭＰ１、ＭＰ３、ＭＰ９、ＭＰ１１に設けられたＮＡＮＤストリング５０のうち、非選択のセレクトゲート線ＳＧＤ２、ＳＧＤ３に隣接するＮＡＮＤストリング５０も導通状態になる。
　上記の場合、メモリピラーＭＰ２、ＭＰ６、ＭＰ７、ＭＰ１０、ＭＰ１４、ＭＰ１５の各々に設けられたＮＡＮＤストリング５０は非導通状態になる。したがって、読み出し動作の際にワード線ＷＬに高電圧が印加されるとメモリセルトランジスタＭＴのチャネルの電位がブーストされるが、これらのメモリピラーＭＰにおけるリードディスターブの発生を抑制することができる。
　一方で、メモリピラーＭＰ１、ＭＰ３、ＭＰ９、ＭＰ１１に設けられたＮＡＮＤストリング５０は導通状態になるため、当該ＮＡＮＤストリング５０におけるリードディスターブの発生を抑制することができる。
　図２３は、図２１に示すように、ストリング選択線ＳＴＲ＿ＳＥＬ１に選択電圧ＶＳＥＬが印加され、メモリピラーグループＭＰＧＲ１に含まれるＮＡＮＤストリング５０が導通状態になった状態を示す。図２３に示すように、セレクトゲート線ＳＧＤ２とＳＧＤ３とによって挟まれるメモリピラーＭＰ２、ＭＰ６、ＭＰ７、ＭＰ１０、ＭＰ１４、ＭＰ１５に含まれるＮＡＮＤストリング５０に加えて、セレクトゲート線ＳＧＤ２、ＳＧＤ３の一方と隣接するメモリピラーＭＰ１、ＭＰ３、ＭＰ９、ＭＰ１１に含まれるＮＡＮＤストリング５０は導通状態になる。この場合、メモリピラーＭＰ１、ＭＰ３、ＭＰ９、ＭＰ１１に設けられたＮＡＮＤストリング５０のうち、非選択のセレクトゲート線ＳＧＤ０、ＳＧＤ１に隣接するＮＡＮＤストリング５０も導通状態になる。
　上記の場合、メモリピラーＭＰ０、ＭＰ４、ＭＰ５、ＭＰ８、ＭＰ１２、ＭＰ１３の各々に設けられたＮＡＮＤストリング５０は非導通状態になる。したがって、読み出し動作の際にワード線ＷＬに高電圧が印加されるとメモリセルトランジスタＭＴのチャネルの電位がブーストされるが、これらのメモリピラーＭＰにおけるリードディスターブの発生を抑制することができる。
　上記の様に、セレクトゲート線ＳＧＤ０、ＳＧＤ１の両方に隣接するメモリピラーＭＰを一括して選択することができるので、ストリング選択線ＳＴＲ＿ＳＥＬ及びメモリセルトランジスタＤＭＴの数をセレクトゲート線ＳＧＤの数よりの少なくすることができる。本実施形態の場合、それぞれ１つのストリング選択線ＳＴＲ＿ＳＥＬ及びメモリセルトランジスタＤＭＴによって２つのセレクトゲート線ＳＧＤを選択することができるため、ストリング選択線ＳＴＲ＿ＳＥＬ及びメモリセルトランジスタＤＭＴの数をセレクトゲート線ＳＧＤの数の１／２にすることができる。
１－９．読み出し動作におけるタイミングチャート
　図２４を用いて、上記構成のＮＡＮＤ型フラッシュメモリにおけるデータの読み出し動作について説明する。図２４は、一実施形態に係る半導体記憶装置における読み出し動作を示すタイミングチャートである。図２４は、セレクトゲート線ＳＧＤ０に隣接するタイプＡのメモリピラーＭＰに属するＮＡＮＤストリング５０ｏに含まれるメモリセルトランジスタＭＴｏ２に対する読み出し動作を示す。
　図２４において、「ＳＥＬ－ＢＬ」は、読み出し動作において選択されたビット線である。つまり、「ＳＥＬ－ＢＬ」は、読み出し動作の対象であるメモリセルトランジスタＭＴに接続されたビット線である。「ＵＳＥＬ－ＢＬ」は非選択のビット線である。「ＨＬＬ」、「ＸＬＬ」、及び「ＳＴＢ」はそれぞれセンスアンプ３１を制御する制御信号である。
　「ＳＥＬ－」は、読み出し動作において、選択された選択トランジスタ及びメモリセルトランジスタに接続された制御信号線を指す。「ＵＳＥＬ－」は、非選択の選択トランジスタ及びメモリセルトランジスタに接続された制御信号線を指す。
　図２４に示すように、時刻ｔ１において、選択されたセレクトゲート線ＳＧＤ０（ＳＥＬ－ＳＧＤ０）および非選択のセレクトゲート線ＳＧＤ１（ＵＳＥＬ－ＳＧＤ１）に電圧ＶＳＧが供給されて、選択トランジスタＳＴ１がオン状態になる。同様に、時刻ｔ１において、選択ブロックＢＬＫにおける全セレクトゲート線ＳＧＳ（ＳＥＬ－ＳＧＳｏ及びＵＳＥＬ－ＳＧＳｅ）に電圧ＶＳＧが供給されて、選択トランジスタＳＴ２がオン状態になる。一方、セレクトゲート線ＳＧＤ２、ＳＧＤ３（ＵＳＥＬ－ＳＧＤ２）には電圧ＶＳＳが印加されて、選択トランジスタＳＴ１がオフ状態になる。
　図２４に示すように、時刻ｔ１において、ワード線ＳＥＬ－ＷＬｏ２、ＵＳＥＬ－ＷＬに電圧ＶＲＥＡＤが供給されて、これらのワード線に接続されたメモリセルトランジスタＭＴｏ０～ＭＴｏ７、ＭＴｅ０～ＭＴｅ１、ＭＴｅ３～ＭＴｅ７が保持データに関わらずオン状態になる。時刻ｔ１において、メモリセルトランジスタＭＴｅ２に接続されたワード線ＵＳＥＬ－ＷＬｅ２には、継続して電圧ＶＳＳが供給される。時刻ｔ１において、ストリング選択線ＳＴＲ＿ＳＥＬ０に選択電圧ＶＳＥＬが供給され、ストリング選択線ＳＴＲ＿ＳＥＬ１に読み出し電圧ＶＲＥＡＤが供給される。つまり、図２１に示すように、メモリピラーグループＭＰＧＲ０が選択される。上記の動作は、読み出し動作における初期動作である。
　図１３を参照すると、ワード線ＳＥＬ－ＷＬｏ２に接続されたメモリセルトランジスタＭＴｏ２及びワード線ＵＳＥＬ－ＷＬｅ２に接続されたメモリセルトランジスタＭＴｅ２は互いにチャネルを共有する。
　上記のように、セレクトゲート線ＳＥＬ－ＳＧＤ０、ＵＳＥＬ－ＳＧＤ１、及びセレクトゲート線ＳＥＬ－ＳＧＳｏ、ＵＳＥＬ－ＳＧＳｅに電圧ＶＳＧが供給されることで、選択トランジスタＳＴ１、ＳＴ２はオン状態になる。ワード線ＳＥＬ－ＷＬｏ２、ＵＳＥＬ－ＷＬに電圧ＶＲＥＡＤが供給され、ワード線ＵＳＥＬ－ＷＬｅ２に電圧ＶＳＳが供給されることで、メモリセルトランジスタＭＴｅ２以外のメモリセルトランジスタＭＴは、保持データに関わらずオン状態になる。これにより、メモリセルトランジスタＭＴｅ２以外の全てのメモリセルトランジスタＭＴのチャネルにＶＳＳ（例えば０Ｖ）が供給される。つまり、上記の動作によってメモリピラーＭＰ４、ＭＰ１２、ＭＰ０、ＭＰ８、ＭＰ５、ＭＰ１３、ＭＰ１、ＭＰ９、ＭＰ３、ＭＰ１１に属するメモリセルトランジスタＭＴに対するチャネルクリーンが行われる。一方、選択トランジスタがオフ状態のため、ＷＬとの容量カップリングによって、ＭＰ６、ＭＰ１４、ＭＰ２、ＭＰ１０、ＭＰ７、ＭＰ１５に属するメモリセルトランジスタＭＴのチャネルがブーストされる。
　つまり、セレクトゲート線ＳＧＤ０（第１セレクトゲート線）に隣接するタイプＡのメモリピラーＭＰ（第１メモリピラー）およびタイプＤのメモリピラーＭＰ（第４メモリピラー）に属するメモリセルトランジスタＭＴに対する読み出し動作を実行する際に、又は当該読み出し動作を実行する前に、タイプＡのメモリピラーＭＰ、タイプＣのメモリピラーＭＰ（第３メモリピラー）、およびタイプＤのメモリピラーＭＰに含まれる選択トランジスタＳＴｏ１（第１トランジスタ）、ｉ個のメモリセルトランジスタＭＴｏ０～ＭＴｏ７（第１メモリセル）、ｊ個のメモリセルトランジスタＤＭＴｏ０、ＤＭＴｏ１（第２メモリセル）、選択トランジスタＳＴｅ１（第２トランジスタ）、ｉ個のメモリセルトランジスタＭＴｅ０～ＭＴｅ７（第３メモリセル）、及びｊ個のメモリセルトランジスタＤＭＴｅ０、ＤＭＴｅ１（第４メモリセル）をオン状態に制御する。
　次に、時刻ｔ２において、セレクトゲート線ＵＳＥＬ－ＳＧＤ１に電圧ＶＳＳが供給される。この動作によって、非選択のＮＡＮＤストリング５０の選択トランジスタＳＴ１がオフ状態になる。同様に、時刻ｔ２において、ワード線ＳＥＬ－ＷＬｏ２に電圧ＶＳＳが供給される。同様に、時刻ｔ２において、ワード線ＵＳＥＬ－ＷＬｅ２に電圧ＶＮＥＧが供給される。上記の構成を換言すると、ワード線ＳＥＬ－ＷＬｏ２に供給される電圧が電圧ＶＲＥＡＤから電圧ＶＳＳに下降するとともに、ワード線ＵＳＥＬ－ＷＬｅ２に供給される電圧が下降する。電圧ＶＮＥＧは、メモリセルトランジスタＭＴに蓄積された電荷に拘わらずメモリセルトランジスタＭＴを強制的にオフ状態にするための電圧である。すなわち、電圧ＶＮＥＧは、データが消去された状態におけるメモリセルトランジスタＭＴの閾値電圧よりも十分低い電圧である。時刻ｔ２を経過しても、セレクトゲート線ＳＥＬ－ＳＧＤ０及びセレクトゲート線ＳＥＬ－ＳＧＳｏ、ＵＳＥＬ－ＳＧＳｅには、継続して電圧ＶＳＧが供給される。同様に、時刻ｔ２を経過しても、ＵＳＥＬ－ＷＬには、継続して電圧ＶＲＥＡＤが供給される。上記の動作によって、非選択のＮＡＮＤストリング５０全体がブーストされる。
　次に、時刻ｔ３において、読み出し動作において選択されたビット線ＳＥＬ－ＢＬがプリチャージされる。この動作により、選択されたビット線ＳＥＬ－ＢＬに電圧ＶＢＬが供給される。
　次に、時刻ｔ４において、セレクトゲート線ＳＥＬ－ＳＧＤ０及びセレクトゲート線ＳＥＬ－ＳＧＳｏ、ＵＳＥＬ－ＳＧＳｅに電圧ＶＳＧが供給された状態で、選択されたワード線ＳＥＬ－ＷＬｏ２に読み出し電圧ＶＣＧＲＶが供給される。時刻ｔ４において、非選択のワード線ＵＳＥＬ－ＷＬｅ２には電圧ＶＮＥＧが供給され、その他の非選択のワード線ＵＳＥＬ－ＷＬには電圧ＶＲＥＡＤが供給される。読み出し電圧ＶＣＧＲＶは、読み出しレベルに応じた電圧であり、選択されたメモリセルトランジスタＭＴの保持データを判断するための電圧である。図２４に示すように、時刻ｔ４において、センスアンプ３１を制御する制御信号ＨＬＬ、制御信号ＸＸＬ、及び制御信号ＳＴＢが供給される。
　次に、読み出し動作が終了すると、時刻ｔ５において、選択されたビット線ＳＥＬ－ＢＬに供給される電圧は電圧ＶＢＬから電圧ＶＳＳに変化する。次に、時刻ｔ６において、選択されたワード線ＳＥＬ－ＷＬｏ２及び非選択のワード線ＵＳＥＬ－ＷＬｅ２に電圧ＶＲＥＡＤが供給される。
　以上のように、本実施形態に係るメモリシステムによると、ストリング選択線ＳＴＲ＿ＳＥＬ及びメモリセルトランジスタＤＭＴの数をセレクトゲート線ＳＧＤの数より少なくすることができる。本実施形態の場合、ストリング選択線ＳＴＲ＿ＳＥＬ及びメモリセルトランジスタＤＭＴの数をセレクトゲート線ＳＧＤの数の１／２以下にすることができる。さらに、メモリピラーグループＭＰＧＲに含まれるメモリピラーＭＰに属するＮＡＮＤストリング５０に対して、上記のように、読み出し動作の初期動作においてチャネルクリーンが行われ、ＭＰＧＲに含まれないメモリピラーＭＰに属するＮＡＮＤストリング５０に対して、メモリセルトランジスタＭＴのチャネルがブーストされることで、リードディスターブの発生の抑制と消費電力を削減することができる。
１－１０．変形例
　上記の実施形態では、セレクトゲート線ＳＧＤ０～ＳＧＤ３が４個に分離された構成（ｎが２である構成）が例示されている。しかし、セレクトゲート線ＳＧＤの数は上記の実施形態に限定されない。例えば、セレクトゲート線が１６個（ＳＧＤ０～ＳＧＤ１５）に分離された構成（ｎが８である構成）が用いられてもよい。この場合、図２５に示すように、セレクトゲート線ＳＧＤ０～ＳＧＤ１５に隣接するメモリピラーＭＰは８個のメモリピラーグループＭＰＧＲ０～ＭＰＧＲ７に割り付けられる。
　具体的には、セレクトゲート線ＳＧＤ０、ＳＧＤ８に隣接するメモリピラーＭＰがメモリピラーグループＭＰＧＲ０に割り付けられる。セレクトゲート線ＳＧＤ１、ＳＧＤ９に隣接するメモリピラーＭＰがメモリピラーグループＭＰＧＲ１に割り付けられる。セレクトゲート線ＳＧＤ２、ＳＧＤ１０に隣接するメモリピラーＭＰがメモリピラーグループＭＰＧＲ２に割り付けられる。セレクトゲート線ＳＧＤ３、ＳＧＤ１１に隣接するメモリピラーＭＰがメモリピラーグループＭＰＧＲ３に割り付けられる。セレクトゲート線ＳＧＤ４、ＳＧＤ１２に隣接するメモリピラーＭＰがメモリピラーグループＭＰＧＲ４に割り付けられる。セレクトゲート線ＳＧＤ５、ＳＧＤ１３に隣接するメモリピラーＭＰがメモリピラーグループＭＰＧＲ５に割り付けられる。セレクトゲート線ＳＧＤ６、ＳＧＤ１４に隣接するメモリピラーＭＰがメモリピラーグループＭＰＧＲ６に割り付けられる。セレクトゲート線ＳＧＤ７、ＳＧＤ１５に隣接するメモリピラーＭＰがメモリピラーグループＭＰＧＲ７に割り付けられる。
　図２５に示すように、例えば、ストリング選択線ＳＴＲ＿ＳＥＬ０に選択電圧ＶＳＥＬが供給された場合、メモリピラーグループＭＰＧＲ０に属するＮＡＮＤストリング５０が導通状態になり、その他のＮＡＮＤストリング５０は非導通状態になる。
２．第２実施形態
　図２６を用いて、第２実施形態に係るメモリシステムについて説明する。図２６は、図２５と類似している。図２５ではストリング選択線ＳＴＲ＿ＳＥＬとメモリピラーグループＭＰＧＲとが一対一で対応しているのに対して、図２６では、複数のストリング選択線ＳＴＲ＿ＳＥＬの組み合わせによってメモリピラーグループＭＰＧＲが特定されている点において、両者は相違する。
　図２６に示すように、ストリング選択線ＳＴＲ＿ＳＥＬ０、ＳＴＲ＿ＳＥＬ１に選択電圧ＶＳＥＬが供給されたときに、メモリピラーグループＭＰＧＲ０が選択される。ストリング選択線ＳＴＲ＿ＳＥＬ０、ＳＴＲ＿ＳＥＬ２に選択電圧ＶＳＥＬが供給されたときに、メモリピラーグループＭＰＧＲ１が選択される。ストリング選択線ＳＴＲ＿ＳＥＬ０、ＳＴＲ＿ＳＥＬ３に選択電圧ＶＳＥＬが供給されたときに、メモリピラーグループＭＰＧＲ２が選択される。ストリング選択線ＳＴＲ＿ＳＥＬ０、ＳＴＲ＿ＳＥＬ４に選択電圧ＶＳＥＬが供給されたときに、メモリピラーグループＭＰＧＲ３が選択される。その他のメモリピラーグループＭＰＧＲ４～ＭＰＧＲ７についても、図２６に示すように２つのストリング選択線ＳＴＲ＿ＳＥＬによって選択される。
　つまり、本実施形態の場合、ｊ個のメモリセルトランジスタＤＭＴｏ（第２メモリセル）のうち、複数（本実施形態の場合は２つ）の第２メモリセルは“Ｅｒ”レベル（消去状態）であり、他の第２メモリセルは“Ｄ”レベル（書込状態）である。
　上記のように、本実施形態では、５つのストリング選択線ＳＴＲ＿ＳＥＬから２つを選択することによってメモリピラーグループＭＰＧＲが選択される。したがって、５つのストリング選択線ＳＴＲ＿ＳＥＬから２つを選択するため、最大で５Ｃ２＝１０通りのメモリピラーグループＭＰＧＲを選択することができる。
　以上のように、本実施形態に係るメモリシステムによると、第１実施形態に比べて、ストリング選択線ＳＴＲ＿ＳＥＬ及びメモリセルトランジスタＤＭＴの数をセレクトゲート線ＳＧＤの数よりさらに少なくすることができる。
３．第３実施形態
　図２７～図３０を用いて、第３実施形態に係るメモリシステムについて説明する。図２７～図３０は図１６～図１９と類似している。図２７～図３０ではストリング選択線ＳＴＲ＿ＳＥＬｏとＳＴＲ＿ＳＥＬｅとに異なる制御電圧が供給されている点において、図１６～図１９に示す構成と相違する。
　図２７に示すように、タイプＡのメモリピラーＭＰの場合、メモリセルトランジスタＤＭＴｏ０は“Ｅｒ”レベルに設定され、メモリセルトランジスタＤＭＴｅ０は“Ｄ”レベルに設定され、メモリセルトランジスタＤＭＴｏ１は“Ｅｒ”レベルに設定され、メモリセルトランジスタＤＭＴｅ１は“Ｄ”レベルに設定されている。
　図２８に示すように、タイプＢのメモリピラーＭＰの場合、メモリセルトランジスタＤＭＴｏ０は“Ｄ”レベルに設定され、メモリセルトランジスタＤＭＴｅ０は“Ｅｒ”レベルに設定され、メモリセルトランジスタＤＭＴｏ１は“Ｄ”レベルに設定され、メモリセルトランジスタＤＭＴｅ１は“Ｅｒ”レベルに設定されている。
　図２９に示すように、タイプＣのメモリピラーＭＰの場合、メモリセルトランジスタＤＭＴｏ０は“Ｅｒ”レベルに設定され、メモリセルトランジスタＤＭＴｅ０は“Ｄ”レベルに設定され、メモリセルトランジスタＤＭＴｏ１は“Ｄ”レベルに設定され、メモリセルトランジスタＤＭＴｅ１は“Ｅｒ”レベルに設定されている。
　図３０に示すように、タイプＤのメモリピラーＭＰの場合、メモリセルトランジスタＤＭＴｏ０は“Ｄ”レベルに設定され、メモリセルトランジスタＤＭＴｅ０は“Ｅｒ”レベルに設定され、メモリセルトランジスタＤＭＴｏ１は“Ｅｒ”レベルに設定され、メモリセルトランジスタＤＭＴｅ１は“Ｄ”レベルに設定されている。
　本実施形態の場合、ストリング選択線ＳＴＲ＿ＳＥＬに供給される電圧によって、メモリピラーグループＭＰＧＲの選択が制御される。図２７～図３０に示す構成は、タイプＡ及びタイプＤのメモリピラーＭＰが選択される構成である。
　図２７に示すように、タイプＡのメモリピラーＭＰにおいて、ストリング選択線ＳＴＲ＿ＳＥＬｏ０、ＳＴＲ＿ＳＥＬｅ０に読み出し電圧ＶＲＥＡＤが供給されると、メモリセルトランジスタＤＭＴｏ０、ＤＭＴｅ０はオン状態になる。ストリング選択線ＳＴＲ＿ＳＥＬｏ１に選択電圧ＶＳＥＬが供給されると、メモリセルトランジスタＤＭＴｏ１はオン状態になる。ストリング選択線ＳＴＲ＿ＳＥＬｅ１に電圧ＶＮＥＧが供給されると、メモリセルトランジスタＤＭＴｅ１はオフ状態になる。メモリセルトランジスタＤＭＴｅ１、ＤＭＴｏ１のソース同士及びドレイン同士は電気的に接続されている。したがって、メモリセルトランジスタＤＭＴｅ１がオフ状態の場合であっても、ＮＡＮＤストリング５０ｅ側を流れる電流は、メモリセルトランジスタＤＭＴｏ１を介してソース線ＳＬに到達する。上記のように、図２７に示すようにストリング選択線ＳＴＲ＿ＳＥＬが制御されると、タイプＡのメモリピラーＭＰに属するＮＡＮＤストリング５０は導通状態になる。
　図２８に示すように、タイプＢのメモリピラーＭＰに対して、ストリング選択線ＳＴＲ＿ＳＥＬｏ１に選択電圧ＶＳＥＬが供給されると、メモリセルトランジスタＤＭＴｏ１はオフ状態になる。ストリング選択線ＳＴＲ＿ＳＥＬｅ１に電圧ＶＮＥＧが供給されると、メモリセルトランジスタＤＭＴｅ１はオフ状態になる。したがって、上記のようにストリング選択線ＳＴＲ＿ＳＥＬが制御されると、タイプＢのメモリピラーＭＰに属するＮＡＮＤストリング５０は非導通状態になる。
　図２９に示すように、タイプＣのメモリピラーＭＰに対して、ストリング選択線ＳＴＲ＿ＳＥＬｏ１に選択電圧ＶＳＥＬが供給されると、メモリセルトランジスタＤＭＴｏ１はオフ状態になる。ストリング選択線ＳＴＲ＿ＳＥＬｅ１に電圧ＶＮＥＧが供給されると、メモリセルトランジスタＤＭＴｅ１はオフ状態になる。したがって、上記のようにストリング選択線ＳＴＲ＿ＳＥＬが制御されると、タイプＣのメモリピラーＭＰに属するＮＡＮＤストリング５０は非導通状態になる。
　図３０に示すように、タイプＤのメモリピラーＭＰに対して、ストリング選択線ＳＴＲ＿ＳＥＬｏ０、ＳＴＲ＿ＳＥＬｅ０に読み出し電圧ＶＲＥＡＤが供給されると、メモリセルトランジスタＤＭＴｏ０、ＤＭＴｅ０はオン状態になる。ストリング選択線ＳＴＲ＿ＳＥＬｏ１に選択電圧ＶＳＥＬが供給されると、メモリセルトランジスタＤＭＴｏ１はオン状態になる。ストリング選択線ＳＴＲ＿ＳＥＬｅ１に電圧ＶＮＥＧが供給されると、メモリセルトランジスタＤＭＴｅ１はオフ状態になる。メモリセルトランジスタＤＭＴｅ１がオフ状態の場合であっても、図２７の説明と同様に、ＮＡＮＤストリング５０ｅ側を流れる電流は、メモリセルトランジスタＤＭＴｏ１を介してソース線ＳＬに到達する。上記のように、図３０に示すようにストリング選択線ＳＴＲ＿ＳＥＬが制御されると、タイプＤのメモリピラーＭＰに属するＮＡＮＤストリング５０は導通状態になる。
　図２７～図３０に示すように、ストリング選択線ＳＴＲ＿ＳＥＬに以下の電圧が供給されることで、タイプＡ及びタイプＤのメモリピラーＭＰに属するＮＡＮＤストリング５０が導通状態になり、タイプＢ及びＣのメモリピラーＭＰに属するＮＡＮＤストリング５０が非導通状態になる。
　　ＳＴＲ＿ＳＥＬｏ０＝ＶＲＥＡＤ
　　ＳＴＲ＿ＳＥＬｅ０＝ＶＲＥＡＤ
　　ＳＴＲ＿ＳＥＬｏ１＝ＶＳＥＬ
　　ＳＴＲ＿ＳＥＬｅ１＝ＶＮＥＧ
　上記と同様に、ストリング選択線ＳＴＲ＿ＳＥＬに以下の電圧が供給されることで、タイプＡ及びタイプＣのメモリピラーＭＰに属するＮＡＮＤストリング５０が導通状態になり、タイプＢ及びＤのメモリピラーＭＰに属するＮＡＮＤストリング５０が非導通状態になる。
　　ＳＴＲ＿ＳＥＬｏ０＝ＶＳＥＬ
　　ＳＴＲ＿ＳＥＬｅ０＝ＶＮＥＧ
　　ＳＴＲ＿ＳＥＬｏ１＝ＶＲＥＡＤ
　　ＳＴＲ＿ＳＥＬｅ１＝ＶＲＥＡＤ
　上記と同様に、ストリング選択線ＳＴＲ＿ＳＥＬに以下の電圧が供給されることで、タイプＢ及びタイプＣのメモリピラーＭＰに属するＮＡＮＤストリング５０が導通状態になり、タイプＡ及びＤのメモリピラーＭＰに属するＮＡＮＤストリング５０が非導通状態になる。
　　ＳＴＲ＿ＳＥＬｏ０＝ＶＲＥＡＤ
　　ＳＴＲ＿ＳＥＬｅ０＝ＶＲＥＡＤ
　　ＳＴＲ＿ＳＥＬｏ１＝ＶＮＥＧ
　　ＳＴＲ＿ＳＥＬｅ１＝ＶＳＥＬ
　上記と同様に、ストリング選択線ＳＴＲ＿ＳＥＬに以下の電圧が供給されることで、タイプＢ及びタイプＤのメモリピラーＭＰに属するＮＡＮＤストリング５０が導通状態になり、タイプＡ及びＣのメモリピラーＭＰに属するＮＡＮＤストリング５０が非導通状態になる。
　　ＳＴＲ＿ＳＥＬｏ０＝ＶＮＥＧ
　　ＳＴＲ＿ＳＥＬｅ０＝ＶＳＥＬ
　　ＳＴＲ＿ＳＥＬｏ１＝ＶＲＥＡＤ
　　ＳＴＲ＿ＳＥＬｅ１＝ＶＲＥＡＤ
　上記のように、４つのメモリセルトランジスタＤＭＴ及び４つのストリング選択線ＳＴＲ＿ＳＥＬに供給される電圧を制御することで、ＮＡＮＤストリング５０の導通状態又は非導通状態を制御することができる。具体的には、互いに対向し、半導体層を共有するメモリセルトランジスタＤＭＴに異なる電圧が供給されることで、タイプＡ～タイプＤのメモリピラーＭＰから、読み出し対象のメモリピラーＭＰを選択することができる。
　以上、本発明について図面を参照しながら説明したが、本発明は上記の実施形態に限られるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、本実施形態のメモリシステムを基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。さらに、上述した各実施形態は、相互に矛盾がない限り適宜組み合わせが可能であり、各実施形態に共通する技術事項については、明示の記載がなくても各実施形態に含まれる。
　上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
１：メモリシステム、　２：メモリコントローラ、　３：パッケージ、　４：パワーマネージャ、　５～８：半導体記憶装置、　９：基準抵抗、　１０、１１：配線層、　１０－０ｄ、１０－２ｄ：第１接続部、　１０－１ｄ、１０－３ｄ：第２接続部、　１２：配線層、　１３：半導体基板、　１６、１７、１９：コンタクトプラグ、　１７ｄ：第１接続領域、　１８、２０：金属配線層、　１９ｄ：第２接続領域、　２１：メモリセルアレイ、　２２：入出力回路、　２３：補正回路、　２４：ロジック制御回路、　２５：温度センサ、　２６：レジスタ、　２７：シーケンサ、　２８：電圧生成回路、　２９：ドライバセット、　３０：ロウデコーダ、　３１：センスアンプ、　３２：入出力用パッド群、　３３：補正用パッド、　３４：ロジック制御用パッド群、　４０：半導体層、　４１～４３、４６、４８：絶縁層、　４５：ＡｌＯ層、　４７：バリアメタル層、　５０：ストリング、　６１：プロセッサ、　６２：内蔵メモリ、　６３：インタフェース回路、　６４：バッファメモリ、　６５：ホストインタフェース回路、　７０、７２～７４：絶縁層、　７１：半導体層、　７５：ＡｌＯ層、　７６：バリアメタル層、　７７：絶縁層、　ＢＬ：ビット線、　ＤＭＴ、ＭＴ：メモリセルトランジスタ、　ＭＰ：メモリピラー、　ＭＰＧＲ：メモリピラーグループ、　ＳＧＤ、ＳＧＳ：セレクトゲート線、　ＳＬソース線、　ＳＬＴ：スリット、　ＳＴ：選択トランジスタ、　ＷＬ：ワード線

Claims (8)

  1. 　第１方向と前記第１方向と交差する第２方向とに広がるソース線と、
    　前記ソース線に対して前記第１方向と前記第２方向とに交差する第３方向に設けられ、ｊ層（ｊは１以上の整数）のストリング選択線と、
    　前記ストリング選択線に対して前記第３方向に設けられ、前記第３方向に積層されたｉ層（ｉは２以上の整数）の第１ワード線と、
    　前記ストリング選択線に対して前記第３方向に設けられ、前記第３方向に積層され、ｉ層の前記第１ワード線と前記第３方向における位置がそれぞれ同じである、ｉ層の第２ワード線と、
    　前記第１方向及び前記第２方向に広がる平面上において２ｎ個（ｎは１以上の整数）に分離され、前記第１ワード線及び前記第２ワード線に対して前記第３方向に設けられた１層のセレクトゲート線と、
    　前記第１ワード線と前記第２ワード線との間、かつ、２ｎ個の前記セレクトゲート線のうち対向する前記セレクトゲート線の間に設けられ、前記第３方向に延び、半導体層を有する複数のメモリピラーと、
    　制御回路と、を有し、
    　前記複数のメモリピラーは、前記ソース線に電気的に接続され、
    　前記複数のメモリピラーの各々は、前記メモリピラーの第１側に設けられた第１ストリングと、前記メモリピラーの第２側に設けられた第２ストリングと、を有し、
    　前記第１ストリングは、第１トランジスタ、ｉ個の第１メモリセル、及びｊ個の第２メモリセルを有し、
    　ｉ個の前記第１メモリセルは、ｊ個の前記第２メモリセルのうち最も前記第１トランジスタに近い前記第２メモリセルと前記第１トランジスタとの間に設けられ、
    　前記第１トランジスタ、ｉ個の前記第１メモリセル、及びｊ個の前記第２メモリセルは電気的に直列に接続され、
    　前記第１トランジスタは、２ｎ個の前記セレクトゲート線のいずれか一の前記セレクトゲート線と接続され、
    　ｉ個の前記第１メモリセルは、電気的に直列に接続され、前記第３方向に沿って配置され、ｉ層の前記第１ワード線とそれぞれ接続され、
    　前記第２ストリングは、第２トランジスタ、ｉ個の第３メモリセル、及びｊ個の第４メモリセルを有し、
    　ｉ個の前記第３メモリセルは、ｊ個の前記第４メモリセルのうち最も前記第２トランジスタに近い前記第４メモリセルと前記第２トランジスタとの間に設けられ、
    　前記第２トランジスタ、ｉ個の前記第３メモリセル、及びｊ個の前記第４メモリセルは電気的に直列に接続され、
    　前記第２トランジスタは、２ｎ個の前記セレクトゲート線のいずれか一の前記セレクトゲート線と接続され、
    　ｉ個の前記第３メモリセルは、直列に電気的に接続され、前記第３方向に沿って配置され、ｉ層の前記第２ワード線とそれぞれ接続され、
    　ｉ層の前記第１ワード線のうち、１番目の前記第１ワード線の位置が前記ソース線の位置に最も近く、ｉ番目の前記第１ワード線の位置が前記ソース線の位置から最も遠く、
    　ｉ個の前記第２ワード線のうち、１番目の前記第２ワード線の位置が前記ソース線の位置に最も近く、ｉ番目の前記第２ワード線の位置が前記ソース線の位置から最も遠く、
    　ｉ個の前記第１メモリセル及びｉ個の前記第３メモリセルは前記半導体層を共有し、
    　前記第２メモリセル及び前記第４メモリセルにおいて、ｊはｎ以下であるメモリシステム。
  2. 　前記セレクトゲート線は、第１セレクトゲート線、第２セレクトゲート線、第３セレクトゲート線、及び第４セレクトゲート線を含み、
    　前記第１セレクトゲート線は前記第２セレクトゲート線と対向し、
    　前記第３セレクトゲート線は前記第４セレクトゲート線と対向し、
    　前記複数のメモリピラーは、第１メモリピラー及び第２メモリピラーを含み、
    　前記第１メモリピラーは、読み出し動作の対象であるメモリセルを含み、前記第１セレクトゲート線と前記第２セレクトゲート線とによって挟まれ、
    　前記第２メモリピラーは、前記第３セレクトゲート線と前記第４セレクトゲート線によって挟まれ、
    　前記制御回路は、読み出し動作を実行する際に、
    　　前記第１メモリピラーに含まれるｊ個の前記第２メモリセル及びｊ個の前記第４メモリセルを全てオン状態に制御し、
    　　前記第２メモリピラーに含まれるｊ個の前記第２メモリセルのうち少なくともいずれか一つ、及びｊ個の前記第４メモリセルのうち少なくともいずれか一つをオフ状態に制御する、請求項１に記載のメモリシステム。
  3. 　前記セレクトゲート線は、第１セレクトゲート線、第２セレクトゲート線、第３セレクトゲート線、及び第４セレクトゲート線を含み、
    　前記第１セレクトゲート線は前記第２セレクトゲート線と対向し、
    　前記第２セレクトゲート線は前記第３セレクトゲート線と対向し、
    　前記第３セレクトゲート線は前記第４セレクトゲート線と対向し、
    　前記複数のメモリピラーは、第１メモリピラー、第２メモリピラー、及び第３メモリピラーを含み、
    　前記第１メモリピラーは、読み出し動作の対象であるメモリセルを含み、前記第１セレクトゲート線と前記第２セレクトゲート線とによって挟まれ、
    　前記第３メモリピラーは、前記第２セレクトゲート線と前記第３セレクトゲート線によって挟まれ、
    　前記第２メモリピラーは、前記第３セレクトゲート線と前記第４セレクトゲート線によって挟まれ、
    　前記制御回路は、読み出し動作を実行する際に、
    　　前記第１メモリピラー及び前記第３メモリピラーの各々に含まれるｊ個の前記第２メモリセル及びｊ個の前記第４メモリセルを全てオン状態に制御し、
    　　前記第２メモリピラーに含まれるｊ個の前記第２メモリセルのうち少なくともいずれか一つ、及びｊ個の前記第４メモリセルのうち少なくともいずれか一つをオフ状態に制御する、請求項１に記載のメモリシステム。
  4. 　前記制御回路は、前記読み出し動作を実行する際又は実行する前に、前記第３メモリピラーに含まれる前記第１トランジスタ、ｉ個の前記第１メモリセル、ｊ個の前記第２メモリセル、前記第２トランジスタ、ｉ個の前記第３メモリセル、及びｊ個の前記第４メモリセルをオン状態に制御する、請求項３に記載のメモリシステム。
  5. 　前記セレクトゲート線は、第１セレクトゲート線及び第２セレクトゲート線を含み、
    　前記第１セレクトゲート線は前記第２セレクトゲート線と対向し、
    　前記複数のメモリピラーは、第１メモリピラー、第２メモリピラー、第３メモリピラー、及び第４メモリピラーを含み、
    　前記第１メモリピラーは、前記第１セレクトゲート線と前記第２セレクトゲート線とによって挟まれ、
    　前記第２メモリピラーは、前記第１セレクトゲート線及び前記第２セレクトゲート線のいずれとも隣接せず、
    　前記第３メモリピラーは、前記第１セレクトゲート線とは隣接せず前記第２セレクトゲート線と隣接し、
    　前記第４メモリピラーは、前記第２セレクトゲート線とは隣接せず前記第１セレクトゲート線と隣接し、
    　前記制御回路は、前記第１メモリピラー、前記第３メモリピラー、及び前記第４メモリピラーを１つのメモリピラーグループとして、前記メモリピラーグループに属する前記第２メモリセル及び前記第４メモリセルを制御する、請求項１に記載のメモリシステム。
  6. 　前記ｊ個の前記第２メモリセルのうち、一の前記第２メモリセルは消去状態であり、他の前記第２メモリセルは書込状態であり、
    　前記制御回路は、前記メモリピラーグループに属する全ての前記第２メモリセルを共通して制御する、請求項５に記載のメモリシステム。
  7. 　前記ｊ個の前記第２メモリセルのうち、複数の前記第２メモリセルは消去状態であり、他の前記第２メモリセルは書込状態であり、
    　前記制御回路は、前記メモリピラーグループに属する全ての前記第２メモリセルを共通して制御する、請求項５に記載のメモリシステム。
  8. 　前記セレクトゲート線は、第１セレクトゲート線及び第２セレクトゲート線を含み、
    　前記第１セレクトゲート線は前記第２セレクトゲート線と対向し、
    　前記複数のメモリピラーは、第１メモリピラー、第２メモリピラー、第３メモリピラー、及び第４メモリピラーを含み、
    　前記第１メモリピラーは、前記第１セレクトゲート線と前記第２セレクトゲート線とによって挟まれ、
    　前記第２メモリピラーは、前記第１セレクトゲート線及び前記第２セレクトゲート線のいずれとも隣接せず、
    　前記第３メモリピラーは、前記第１セレクトゲート線とは隣接せず前記第２セレクトゲート線と隣接し、
    　前記第４メモリピラーは、前記第２セレクトゲート線とは隣接せず前記第１セレクトゲート線と隣接し、
    　ｊ個の前記第２メモリセル及びｊ個の前記第４メモリセルは前記半導体層を共有し、
    　前記制御回路は、前記第２メモリセルに接続された前記ストリング選択線と、前記第４メモリセルに接続された前記ストリング選択線と、に異なる電圧を供給することで、前記第１メモリピラー、前記第２メモリピラー、前記第３メモリピラー、及び前記第４メモリピラーから読み出し対象のメモリピラーを選択する、請求項１に記載のメモリシステム。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018164070A (ja) * 2017-03-27 2018-10-18 東芝メモリ株式会社 半導体記憶装置
JP2019079885A (ja) * 2017-10-23 2019-05-23 東芝メモリ株式会社 半導体記憶装置及びその製造方法
JP2021019083A (ja) * 2019-07-19 2021-02-15 キオクシア株式会社 半導体記憶装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4975794B2 (ja) * 2009-09-16 2012-07-11 株式会社東芝 不揮発性半導体記憶装置
US9530503B2 (en) * 2015-02-19 2016-12-27 Macronix International Co., Ltd. And-type SGVC architecture for 3D NAND flash
JP2016170837A (ja) * 2015-03-12 2016-09-23 株式会社東芝 半導体記憶装置
JP2018125052A (ja) * 2017-01-31 2018-08-09 東芝メモリ株式会社 半導体記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018164070A (ja) * 2017-03-27 2018-10-18 東芝メモリ株式会社 半導体記憶装置
JP2019079885A (ja) * 2017-10-23 2019-05-23 東芝メモリ株式会社 半導体記憶装置及びその製造方法
JP2021019083A (ja) * 2019-07-19 2021-02-15 キオクシア株式会社 半導体記憶装置

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