JP2023102022A - 半導体記憶装置 - Google Patents

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Abstract

【課題】読み出し動作の高速化がされた半導体記憶装置を提供する。【解決手段】半導体記憶装置において、メモリピラーは、第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｅのメモリセルトランジスタＭＴ８～ＭＴ１５が、それぞれ共通のワード線ＷＬｅ８～ＷＬｅ１５に接続される。第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリングのメモリセルトランジスタＭＴ８～ＭＴ１５は、夫々共通のワード線ＷＬｏ８～ＷＬｏ１５に接続される。ワード線ＷＬｅ０～ＷＬｅ７及びワード線ＷＬｅ８～ＷＬｅ１５は夫々、シェアワード線ＷＬＳｅ０～ＷＬＳｅ７に接続される。また、ワード線ＷＬｏ０～ＷＬｏ７及びワード線ＷＬｏ８～ＷＬｏ１５は夫々、シェアワード線ＷＬＳｏ０～ＷＬＳｏ７に接続される。【選択図】図１０

Description

本発明の実施形態は、半導体記憶装置に関する。
不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。
特開２０１７－１６８１６３号公報
実施形態の目的は、高密度化が可能な半導体記憶装置を提供することである。
実施形態の半導体記憶装置は、基板と、前記基板から第１方向に延伸し、互いに電気的に直列に接続され、第１端部と、第２端部と、を有する複数の第１メモリセルトランジスタと、前記第１端部に電気的に接続された第１選択トランジスタと、前記第２端部に電気的に接続された第２選択トランジスタと、互いに電気的に直列に接続され、第３端部と、第４端部と、を有し、前記複数の第１メモリセルトランジスタと電気的に絶縁された複数の第２メモリセルトランジスタと、前記第１選択トランジスタと前記第３端部を電気的に接続する第３選択トランジスタと、前記第２選択トランジスタと前記第４端部を電気的に接続する第４選択トランジスタと、互いに電気的に直列に接続され、第５端部と、第６端部と、を有する複数の第３メモリセルトランジスタと、前記第２選択トランジスタ及び前記第４選択トランジスタと前記第５端部を電気的に接続する第５選択トランジスタと、前記第６端部に電気的に接続された第６選択トランジスタと、互いに電気的に直列に接続され、第７端部と、第８端部と、を有し、前記複数の第３メモリセルトランジスタと電気的に絶縁された複数の第４メモリセルトランジスタと、前記第２選択トランジスタ、前記第４選択トランジスタ及び前記第５選択トランジスタと前記第７端部を電気的に接続する第７選択トランジスタと、前記第６選択トランジスタと前記第８端部を電気的に接続する第８選択トランジスタと、を有する第１メモリピラーと、前記基板の上に、前記基板の基板面に平行に設けられ、前記第１メモリピラーの第１側と対向し、前記第１選択トランジスタのゲートと電気的に接続された第１セレクトゲート線と、前記第１セレクトゲート線の上に、前記基板の基板面に平行に設けられ、前記第１メモリピラーの前記第１側と対向し、前記複数の第１メモリセルトランジスタのゲートとそれぞれ電気的に接続された複数の第１ワード線と、前記複数の第１ワード線の上に、前記基板の基板面に平行に設けられ、前記第１メモリピラーの前記第１側と対向し、前記第２選択トランジスタのゲートと電気的に接続された第２セレクトゲート線と、前記基板の上に、前記基板の前記基板面に平行に設けられ、前記第１セレクトゲート線と前記第１方向における位置が同じであり、前記第１メモリピラーの第２側と対向し、前記第３選択トランジスタのゲートと電気的に接続された第３セレクトゲート線と、前記第３セレクトゲート線の上に、前記基板の基板面に平行に設けられ、前記複数の第１ワード線と前記第１方向における位置がそれぞれ同じであり、前記第１メモリピラーの前記第２側と対向し、前記複数の第２メモリセルトランジスタのゲートと電気的に接続された複数の第２ワード線と、前記複数の第２ワード線の上に、前記基板の基板面に平行に設けられ、前記第２セレクトゲート線と前記第１方向における位置が同じであり、前記第１メモリピラーの第２側と対向し、前記第４選択トランジスタのゲートと電気的に接続された第４セレクトゲート線と、前記基板の上に、前記基板の基板面に平行に設けられ、前記第１メモリピラーの第１側と対向し、前記第５選択トランジスタのゲートと電気的に接続された第５セレクトゲート線と、前記第５セレクトゲート線の上に、前記基板の基板面に平行に設けられ、前記第１メモリピラーの前記第１側と対向し、前記複数の第３メモリセルトランジスタのゲート及び前記複数の第１ワード線とそれぞれ電気的に接続された複数の第３ワード線と、前記複数の第３ワード線の上に、前記基板の基板面に平行に設けられ、前記第１メモリピラーの前記第１側と対向し、前記第６選択トランジスタのゲートと電気的に接続された第６セレクトゲート線と、前記基板の上に、前記基板の前記基板面に平行に設けられ、前記第５セレクトゲート線と前記第１方向における位置が同じであり、前記第１メモリピラーの第２側と対向し、前記第７選択トランジスタのゲートと電気的に接続された第７セレクトゲート線と、前記第７セレクトゲート線の上に、前記基板の基板面に平行に設けられ、前記複数の第３ワード線と前記第１方向における位置がそれぞれ同じであり、前記第１メモリピラーの前記第２側と対向し、前記複数の第４選択トランジスタのゲート及び前記複数の第２ワード線とそれぞれ電気的に接続された複数の第４ワード線と、前記複数の第４ワード線の上に、前記基板の基板面に平行に設けられ、前記第６セレクトゲート線と前記第１方向における位置が同じであり、前記第１メモリピラーの第２側と対向し、前記第８選択トランジスタのゲートと電気的に接続された第８セレクトゲート線と、を備える。
第１実施形態に係る半導体記憶装置を含むメモリシステムの構成を示すブロック図である。 第１実施形態に係る半導体記憶装置中のメモリセルアレイの回路構成を示す模式図である。 第１実施形態に係るセレクトゲート線、ビット線、及びメモリピラーの平面レイアウトを示す模式図である。 第１実施形態に係るワード線及びメモリピラーの平面レイアウトを示す模式図である。 図３及び図４に示す半導体記憶装置のＢ１－Ｂ２切断部端面図である。 図３及び図４に示す半導体記憶装置のＡ１－Ａ２切断部端面図である。 図５に示すメモリセルトランジスタのＣ１－Ｃ２切断部端面図である。 図７に示すメモリセルトランジスタのＤ１－Ｄ２切断部端面図である。 第１実施形態に係る半導体記憶装置におけるメモリピラーの等価回路を示す図である。 第１実施形態に係る半導体記憶装置におけるメモリピラーの等価回路の他の一例を示す図である。 第１実施形態に係る電圧生成回路、ドライバセット、セレクトゲート線又はワード線の電気的接続を説明するための図である。 第１実施形態に係る電圧生成回路、ドライバセット、セレクトゲート線又はワード線の電気的接続を説明するための図である。 第１実施形態に係る偶数ワード線ドライバとロウデコーダの電気的接続を説明するための模式図である。 第１実施形態に係る奇数ワード線ドライバとロウデコーダの電気的接続を説明するための模式図である。 第１実施形態に係る電圧生成回路２７と偶数ワード線ドライバ２８の電気的接続を説明するための模式図である。 第１実施形態に係る電圧生成回路２７と奇数ワード線ドライバ２８の電気的接続を説明するための模式図である。 第１実施形態の半導体記憶装置において、メモリピラーの等価回路、及びそれぞれのメモリセルトランジスタにワード線を介して印加される電圧を模式的に示す図である。 第１実施形態の半導体記憶装置において、データ読み出し動作時における、各種信号のタイミングチャートを模式的に示す図である。 第１実施形態の半導体記憶装置において、メモリピラーの等価回路、及びそれぞれのメモリセルトランジスタにワード線を介して印加される電圧を模式的に示す図である。 第１実施形態の半導体記憶装置において、データ読み出し動作時における、各種信号のタイミングチャートを模式的に示す図である。 第２実施形態の半導体記憶装置の第１の例において、メモリピラーの等価回路、及びそれぞれのメモリセルトランジスタにワード線を介して印加される電圧を模式的に示す図である。 第２実施形態の半導体記憶装置の第２の例において、メモリピラーの等価回路、及びそれぞれのメモリセルトランジスタにワード線を介して印加される電圧を模式的に示す図である。 第２実施形態の半導体記憶装置の第３の例において、メモリピラーの等価回路、及びそれぞれのメモリセルトランジスタにワード線を介して印加される電圧を模式的に示す図である。 第２実施形態の半導体記憶装置の第４の例において、メモリピラーの等価回路、及びそれぞれのメモリセルトランジスタにワード線を介して印加される電圧を模式的に示す図である。 第３実施形態の半導体記憶装置において、メモリピラー（隣接する２つのＮＡＮＤストリング）内の選択トランジスタにセレクトゲート線を介して印加される電圧、及びメモリピラー内のメモリセルトランジスタにワード線を介して印加される電圧を模式的に示す図である。
以下、図面を用いて実施形態を説明する。なお、図面中、同一又は類似の箇所には、同一又は類似の符号を付している。
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置１を含むメモリシステム３の構成の一例を示すブロック図である。第１実施形態に係る半導体記憶装置１を含むメモリシステム３の構成は図１に示す構成に限定されない。
図１に示すように、メモリシステム３は、半導体記憶装置１およびメモリコントローラ２を含む。メモリシステム３は、例えば、ＳＳＤ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）、ＳＤＴＭカードのようなメモリカード等である。メモリシステム３は、ホストデバイス（図示は省略）を含んでもよい。
半導体記憶装置１は、例えば、メモリコントローラ２に接続し、メモリコントローラ２を用いて制御される。メモリコントローラ２は、例えば、ホストデバイスから半導体記憶装置１の動作に必要な命令を受信し、当該命令を半導体記憶装置１に送信する。メモリコントローラ２は、当該命令を半導体記憶装置１に送信し、半導体記憶装置１からのデータの読み出し、半導体記憶装置１へのデータの書込み、または半導体記憶装置１のデータの消去を制御する。本実施形態において、半導体記憶装置１は、例えば、ＮＡＮＤ型フラッシュメモリである。
図１に示すように、半導体記憶装置１は、メモリセルアレイ２１、入出力回路２２、ロジック制御回路２３、シーケンサ２４、レジスタ２５、レディ／ビジー制御回路２６、電圧生成回路２７、ドライバセット２８、ロウデコーダ２９、センスアンプ３０、入出力用パッド群７１、及びロジック制御用パッド群７２を含む。半導体記憶装置１では、書き込みデータＤＡＴをメモリセルアレイ２１に記憶させる書き込み動作、読み出しデータＤＡＴをメモリセルアレイ２１から読み出す読み出し動作等の、各種動作が実行される。本実施形態に係る半導体記憶装置１の構成は図１に示す構成に限定されない。
メモリセルアレイ２１は、例えば、センスアンプ３０、ロウデコーダ２９、およびドライバセット２８と接続される。メモリセルアレイ２１は、ブロックＢＬＫＯ、ＢＬＫ１、・・・、ＢＬＫｎ（ｎは１以上の整数）を含む。詳細は後述するが、ブロックＢＬＫの各々は、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、・・・）を含む。ストリングユニットＳＵの各々は、ビット線およびワード線に関連付けられた複数の不揮発性メモリセルを含む。ブロックＢＬＫは、例えばデータの消去単位となる。同一ブロックＢＬＫ内に含まれるメモリセルトランジスタＭＴ（図２）の保持するデータは、一括して消去される。
半導体記憶装置１では、例えば、ＴＬＣ（Ｔｒｉｐｌｅ－Ｌｅｖｅｌ Ｃｅｌｌ）方式またはＱＬＣ（Ｑｕａｄｒｕｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）方式を適用可能である。ＴＬＣ方式では、各メモリセルに３ビットのデータが保持され、ＱＬＣ方式では、各メモリセルに４ビットのデータが保持される。なお、各メモリセルに２ビット以下のデータが保持されてもよく、５ビット以上のデータが保持されてもよい。
入出力回路２２は、例えば、レジスタ２５、ロジック制御回路２３、およびセンスアンプ３０に接続される。入出力回路２２は、メモリコントローラ２と半導体記憶装置１との間で、データ信号ＤＱ＜７：０＞の送受信を制御する。
データ信号ＤＱ＜７：０＞は、８ビットの信号である。データ信号ＤＱ＜７：０＞は、半導体記憶装置１とメモリコントローラ２との間で送受信されるデータの実体であり、コマンドＣＭＤ、データＤＡＴ、アドレス情報ＡＤＤ、およびステータス情報ＳＴＳ等を含む。コマンドＣＭＤは、例えば、ホストデバイス（メモリコントローラ２）から半導体記憶装置１に送信される命令を実行するための命令を含む。データＤＡＴは、半導体記憶装置１への書き込みデータＤＡＴまたは半導体記憶装置１からの読み出しデータＤＡＴを含む。アドレス情報ＡＤＤは、例えば、ビット線およびワード線に関連付けられた複数の不揮発性メモリセルを選択するためのカラムアドレスおよびロウアドレスを含む。ステータス情報ＳＴＳは、例えば、書き込み動作および読み出し動作に関する半導体記憶装置１のステータスに関する情報を含む。
より具体的には、入出力回路２２は、入力回路および出力回路を備え、入力回路および出力回路が次に述べる処理を行う。入力回路は、メモリコントローラ２から、書き込みデータＤＡＴ、アドレス情報ＡＤＤ、およびコマンドＣＭＤを受信する。入力回路は、受信した書き込みデータＤＡＴをセンスアンプ７０に送信し、受信したアドレス情報ＡＤＤおよびコマンドＣＭＤをレジスタ２５に送信する。一方、出力回路は、レジスタ２５からステータス情報ＳＴＳを受け取り、センスアンプ７０から読み出しデータＤＡＴを受け取る。出力回路は、受け取ったステータス情報ＳＴＳおよび読み出しデータＤＡＴを、メモリコントローラ２に送信する。
ロジック制御回路２３は、例えば、メモリコントローラ２及びシーケンサ２４に接続される。ロジック制御回路２３は、メモリコントローラ２から、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、およびライトプロテクト信号ＷＰｎを受信する。ロジック制御回路２３は、受信される信号に基づいて、入出力回路２２およびシーケンサ２４を制御する。
チップイネーブル信号ＣＥｎは、半導体記憶装置１をイネーブル（有効）にするための信号である。コマンドラッチイネーブル信号ＣＬＥは、半導体記憶装置１に入力される信号ＤＱがコマンドＣＭＤであることを入出力回路２２に通知するための信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体記憶装置１に入力される信号ＤＱがアドレス情報ＡＤＤであることを入出力回路２２に通知するための信号である。ライトイネーブル信号ＷＥｎおよびリードイネーブル信号ＲＥｎはそれぞれ、例えばデータ信号ＤＱの入力および出力を入出力回路２２に対して命令するための信号である。ライトプロテクト信号ＷＰｎは、データの書き込みおよび消去の禁止を半導体記憶装置１に指示するための信号である。
シーケンサ２４は、例えば、レディ／ビジー制御回路２６、センスアンプ３０、およびドライバセット２８に接続される。シーケンサ２４は、コマンドレジスタに保持されるコマンドＣＭＤに基づいて、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ２４は、センスアンプ３０、ロウデコーダ２９、電圧生成回路２７、およびドライバセット２８等を制御して、書き込み動作および読み出し動作等の各種動作を実行する。
レジスタ２５は、例えば、ステータスレジスタ（図示は省略）、アドレスレジスタ（図示は省略）、コマンドレジスタ（図示は省略）などを含む。ステータスレジスタは、シーケンサ２４からステータス情報ＳＴＳを受信し、保持し、当該ステータス情報ＳＴＳを、シーケンサ２４の指示に基づいて入出力回路２２に送信する。アドレスレジスタは、入出力回路２２からアドレス情報ＡＤＤを受信し、保持する。アドレスレジスタは、アドレス情報ＡＤＤ中のカラムアドレスをセンスアンプ７０に送信し、アドレス情報ＡＤＤ中のロウアドレスをロウデコーダ２９に送信する。コマンドレジスタは、入出力回路２２からコマンドＣＭＤを受信し、保持し、コマンドＣＭＤをシーケンサ２４に送信する。
レディ／ビジー制御回路２６は、シーケンサ２４による制御に従ってレディ／ビジー信号Ｒ／Ｂｎを生成し、生成したレディ／ビジー信号Ｒ／Ｂｎをメモリコントローラ２に送信する。レディ／ビジー信号Ｒ／Ｂｎは、半導体記憶装置１がメモリコントローラ２からの命令を受け付けるレディ状態にあるか、または命令を受け付けないビジー状態にあるかを通知するための信号である。
電圧生成回路２７は、例えば、ドライバセット２８等に接続される。電圧生成回路２７は、シーケンサ２４による制御に基づいて、書き込み動作および読み出し動作等に使用される電圧を生成し、生成した電圧をドライバセット２８に供給する。
ドライバセット２８は、例えば、偶数ワード線ドライバ２８Ａ（図１２）、及び奇数ワード線ドライバ２８Ｂ（図１２）を含む。ドライバセット２８は、メモリセルアレイ２１、センスアンプ７０、およびロウデコーダ２９に接続される。ドライバセット２８は、電圧生成回路２７から供給される電圧に基づいて、例えば、読み出し動作および書き込み動作等の各種動作でセレクトゲート線ＳＧＤ（図２）、ワード線ＷＬ（図２）およびソース線ＳＬ（図２）等に印加する各種電圧を生成する。ドライバセット２８は、生成した電圧を、偶数ワード線ドライバ２８Ａ、奇数ワード線ドライバ２８Ｂ、センスアンプ３０、ロウデコーダ２９、ソース線ＳＬなどに供給する。
ロウデコーダ２９は、アドレスレジスタからロウアドレスを受け取り、受け取ったロウアドレスをデコードする。ロウデコーダ２９は、当該デコードの結果に基づいて、読み出し動作および書き込み動作等の各種動作を実行する対象のブロックＢＬＫを選択する。ロウデコーダ２９は、当該選択したブロックＢＬＫに、ドライバセット２８から供給される電圧を供給可能である。
センスアンプ３０は、例えば、アドレスレジスタからカラムアドレスを受信し、受信したカラムアドレスをデコードする。また、センスアンプ３０は、当該デコードの結果に基づいて、メモリコントローラ２とメモリセルアレイ２１との間でのデータＤＡＴの送受信動作を実行する。センスアンプ３０は、例えば、ビット線毎に設けられたセンスアンプユニット（図示は省略）を含む。センスアンプ３０は、センスアンプユニットを用いて、ビット線ＢＬに電圧を供給することを可能にする。例えば、センスアンプ３０は、センスアンプユニットを用いて、ビット線に電圧を供給することができる。また、センスアンプ３０は、メモリセルアレイ２１から読み出されたデータをセンスし、読み出しデータＤＡＴを生成し、生成した読み出しデータＤＡＴを、入出力回路２２を介してメモリコントローラ２に送信する。また、センスアンプ３０は、メモリコントローラ２から入出力回路２２を介して書き込みデータＤＡＴを受信し、受信した書き込みデータＤＡＴを、メモリセルアレイ２１に送信する。
入出力用パッド群７１は、メモリコントローラ２から受信するデータ信号ＤＱ＜７：０＞を入出力回路２２に送信する。入出力用パッド群７１は、入出力回路２２から受信するデータ信号ＤＱ＜７：０＞をメモリコントローラ２に送信する。
ロジック制御用パッド群７２は、メモリコントローラ２から受信するチップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎをロジック制御回路２３に転送する。ロジック制御用パッド群７２は、レディ／ビジー制御回路２６から受信するレディ／ビジー信号Ｒ／Ｂｎをメモリコントローラ２に転送する。
図２は、図１に示したメモリセルアレイ２１の回路構成の一例である。図２は、メモリセルアレイ２１に含まれる複数のブロックＢＬＫのうち１つのブロックＢＬＫの回路構成を示す図である。例えば、メモリセルアレイ２１に含まれる複数のブロックＢＬＫの各々は、図２に示す回路構成を有する。本実施形態に係るメモリセルアレイ２１の構成は図２に示す構成に限定されない。図２の説明において、図１と同一、または類似する構成の説明は省略されることがある。
図２に示すように、ブロックＢＬＫは、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３）を含む。本実施形態において、書き込み動作および読み出し動作は、ストリングユニットＳＵ（ページ）を単位として実行される。ストリングユニットＳＵの各々は、複数のＮＡＮＤストリング５０を含む。例えば、ストリングユニットＳＵ０及びＳＵ２は、複数のＮＡＮＤストリング５０ｅを含み、ストリングユニットＳＵ１及びＳＵ３は、複数のＮＡＮＤストリング５０ｏを含む。なお、図２には、各ブロックＢＬＫが４つのストリングユニットＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３を含む例を示したが、各ブロックに含まれるストリングユニットの数は４つに限られない。例えば、各ブロックＢＬＫが、６つ、または、８つのストリングユニットを含んでいてもよい。
ＮＡＮＤストリング５０の各々は、例えば１６個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ１５）及び４個の選択トランジスタ（ＳＴ１、ＳＴ２、ＳＴ５、ＳＴ６またはＳＴ３、ＳＴ４、ＳＴ７、ＳＴ８）を含む。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。１６個のメモリセルトランジスタＭＴと４個の選択トランジスタは、直列接続される。
より具体的には、例えば図９及び図１０に示すように、ＮＡＮＤストリング５０ｅにおいては、メモリセルトランジスタＭＴ０～ＭＴ１５が選択トランジスタＳＴ１のドレインと選択トランジスタＳＴ６のソースとの間に直列接続され、ＮＡＮＤストリング５０ｏにおいては、メモリセルトランジスタＭＴ０～ＭＴ１５が選択トランジスタＳＴ３のドレインと選択トランジスタＳＴ８のソースとの間に直列接続される。より具体的には、ＮＡＮＤストリング５０ｅにおいては、８個のメモリセルトランジスタＭＴ０～ＭＴ７が選択トランジスタＳＴ１のドレインと選択トランジスタＳＴ２のソースとの間に直列接続され、残り８個のメモリセルトランジスタＭＴ８～ＭＴ１５が選択トランジスタＳＴ５のドレインと選択トランジスタＳＴ６のソースとの間に直列接続される。また、選択トランジスタＳＴ２のソースと選択トランジスタＳＴ５のドレインとは中間点ＭＰにおいて接続される。同様に、ＮＡＮＤストリング５０ｏにおいては、８個のメモリセルトランジスタＭＴ０～ＭＴ７が選択トランジスタＳＴ３のドレインと選択トランジスタＳＴ４のソースとの間に直列接続され、残り８個のメモリセルトランジスタＭＴ８～ＭＴ１５が選択トランジスタＳＴ７のドレインと選択トランジスタＳＴ８のソースとの間に直列接続される。選択トランジスタＳＴ３のソースと選択トランジスタＳＴ７のドレインは中間点ＭＰにおいて接続される。
違う言い方をすると、ＮＡＮＤストリング５０ｅは、選択トランジスタＳＴ１を介してソース線ＳＬと接続され、選択トランジスタＳＴ６を介してビット線ＢＬと接続され、選択トランジスタＳＴ２および選択トランジスタＳＴ５を介して、中間点ＭＰと接続される。同様に、ＮＡＮＤストリング５０ｏは、選択トランジスタＳＴ３を介してソース線ＳＬと接続され、選択トランジスタＳＴ８を介してビット線ＢＬと接続され、選択トランジスタＳＴ４および選択トランジスタＳＴ７を介して、中間点ＭＰと接続される。
ストリングユニットＳＵの各々における選択トランジスタＳＴ６のゲートは、それぞれセレクトゲート線ＳＧＤ（ＳＧＤＵ０、ＳＧＤＵ２、…）に接続される。ストリングユニットＳＵの各々における選択トランジスタＳＴ８のゲートは、それぞれセレクトゲート線ＳＧＤ（ＳＧＤＵ１、ＳＧＤＵ３、…）に接続される。ストリングユニットＳＵの各々における選択トランジスタＳＴ５のゲートは、それぞれセレクトゲート線ＳＧＳ（ＳＧＳＵｅ）に接続される。ストリングユニットＳＵの各々における選択トランジスタＳＴ７のゲートは、それぞれセレクトゲート線ＳＧＳ（ＳＧＳＵｏ）に接続される。ストリングユニットＳＵの各々における選択トランジスタＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ（ＳＧＤＬｅ０、ＳＧＤＬｅ２、…）に接続される。ストリングユニットＳＵの各々における選択トランジスタＳＴ４のゲートは、それぞれセレクトゲート線ＳＧＤ（ＳＧＤＬｏ１、ＳＧＤＬｏ３、…）に接続される。ストリングユニットＳＵの各々における選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＳ（ＳＧＳＬｅ）に接続される。ストリングユニットＳＵの各々における選択トランジスタＳＴ３のゲートは、それぞれセレクトゲート線ＳＧＳ（ＳＧＳＬｏ）に接続される。セレクトゲート線ＳＧＤは、ロウデコーダ２９によって独立に制御される。偶数セレクトゲート線ＳＧＳＵｅ、ＳＧＳＬｅ及び奇数セレクトゲート線ＳＧＳＵｏ、ＳＧＳＬｏは、例えば、互いに接続され、同様に制御されて良く、それぞれ独立に設けられ、独立に制御可能であっても良い。
同一のブロックＢＬＫ内のストリングユニットＳＵｅに含まれるメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ１５）の制御ゲートは、それぞれワード線ＷＬｅ（ＷＬｅ０～ＷＬｅ１５）に共通に接続される。同一のブロックＢＬＫ内のストリングユニットＳＵｏに含まれるメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ１５）の制御ゲートは、それぞれワード線ＷＬｏ（ＷＬｏ０～ＷＬｏ１５）に共通に接続される。セレクトゲート線ＷＬｅ及びセレクトゲート線ＷＬｏは、ロウデコーダ２９によって独立に制御される。
メモリセルアレイ２１内において同一列にあるＮＡＮＤストリング５０の選択トランジスタＳＴ６またはＳＴ８のドレインは、ビット線ＢＬ（ＢＬ０～ＢＬ（Ｌ－１）、但し（Ｌ－１）は２以上の自然数）に共通に接続される。すなわち、ビット線ＢＬは、複数のストリングユニットＳＵ間でＮＡＮＤストリング５０を共通に接続される。複数の選択トランジスタＳＴ１またはＳＴ２のソースは、ソース線ＳＬに共通に接続される。ソース線ＳＬは、例えば、ドライバセット２８に電気的に接続され、シーケンサ２４を用いた電圧生成回路２７及びドライバセット２８の制御により、電圧生成回路２７またはドライバセット２８から電圧を供給される。また、一実施形態に係る半導体記憶装置１は、複数のソース線ＳＬを備えてもよい。例えば、複数のソース線ＳＬのそれぞれは、ドライバセット２８に電気的に接続され、複数のソース線ＳＬのそれぞれは、シーケンサ２４を用いた電圧生成回路２７及びドライバセット２８の制御により、電圧生成回路２７またはドライバセット２８から互いに異なる電圧を供給されてもよい。
ストリングユニットＳＵは、異なるビット線ＢＬに接続され、かつ、同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリング５０を複数含む。ブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵを複数含む。メモリセルアレイ２１は、ビット線ＢＬを共通にする複数のブロックＢＬＫを含む。メモリセルアレイ２１内において、上述したセレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤがソース線層の上方に積層され、メモリセルトランジスタＭＴが三次元に積層される。
図３は、あるブロックＢＬＫのソース線層に平行な面内（ＸＹ平面）における、セレクトゲート線ＳＧＤＵの平面レイアウトを示す図である。図３に示すように、本実施形態に係る半導体記憶装置１では、例えば、１つのブロックＢＬＫ内にセレクトゲート線ＳＧＤＵが４つ含まれる。一実施形態に係るセレクトゲート線ＳＧＤＵの平面レイアウトは図３に示すレイアウトに限定されない。図３の説明において、図１及び図２と同一、または類似する構成の説明は省略されることがある。
図３に示すように、本実施形態に係る半導体記憶装置１では、例えば、Ｘ方向に延びる３つの配線層１０－０ａ、１０－０ｂ、１０－０ｃは、Ｙ方向に延びる第１接続部１０－０ｄを用いて接続される。配線層１０－０ａ、１０－０ｃはＹ方向の両端に位置する。配線層１０－０ａと配線層１０－０ｂとは、他の１つの配線層（配線層１０－１ａ）を挟んでＹ方向に隣接している。第１接続部１０－０ｄはＸ方向の一端に位置する。３つの配線層１０－０ａ、１０－０ｂ、１０－０ｃがセレクトゲート線ＳＧＤＵ０として機能する。本実施形態では、例えば、Ｙ方向はＸ方向に直交、または略直交する方向である。
Ｘ方向に延びる配線層１０－１ａ、１０－１ｂは、Ｙ方向に延びる第２接続部１０－１ｄを用いて接続される。配線層１０－１ａは、配線層１０－０ａ、１０－０ｂの間に位置する。配線層１０－１ｂは、配線層１０－０ｂと他の１つの配線層（配線層１０－２ａ）との間に位置する。第２接続部１０－１ｄは、Ｘ方向において第１接続部１０－０ｄの反対側の他端に位置する。２つの配線層１０－１ａ、１０－１ｂがセレクトゲート線ＳＧＤＵ１として機能する。
Ｘ方向に延びる配線層１０－２ａ、１０－２ｂは、Ｙ方向に延びる第１接続部１０－２ｄによって接続される。同様に、Ｘ方向に延びる配線層１０－３ａ、１０－３ｂは、Ｙ方向に延びる第２接続部１０－３ｄによって接続される。配線層１０－２ａは、配線層１０－１ｂと配線層１０－３ａとの間に位置する。配線層１０－３ａは、配線層１０－２ａと配線層１０－２ｂとの間に位置する。配線層１０－２ｂは、配線層１０－３ａと配線層１０－３ｂとの間に位置する。配線層１０－３ｂは、配線層１０－２ｂと配線層１０－０ｃとの間に位置する。第１接続部１０－２ｄは、Ｘ方向において第１接続部１０－０ｄと同じ側の一端に位置する。第２接続部１０－３ｄは、Ｘ方向において第１接続部１０－０ｄの反対側の他端に位置する。２つの配線層１０－２ａ、１０－２ｂがセレクトゲート線ＳＧＤＵ２として機能する。２つの配線層１０－３ａ、１０－３ｂがセレクトゲート線ＳＧＤＵ３として機能する。
本実施形態は、各々の配線層が第１接続部１０－０ｄ、１０－２ｄ、又は第２接続部１０－１ｄ、１０－３ｄを用いて接続された構成を例示するが、この構成に限定されない。例えば、各々の配線層が独立しており、配線層１０－０ａ、１０－０ｂ、１０－０ｃに同じ電圧が供給され、配線層１０－１ａ、１０－１ｂに同じ電圧が供給され、配線層１０－２ａ、１０－２ｂに同じ電圧が供給され、配線層１０－３ａ、１０－３ｂに同じ電圧が供給されるように制御される。
配線層１０－０ａ、１０－０ｂ、１０－０ｃに隣接するメモリピラーＭＰのＮＡＮＤストリング５０ｅを含むストリングユニットＳＵをＳＵ０と呼ぶ。配線層１０－１ａ、１０－１ｂに隣接するメモリピラーＭＰのＮＡＮＤストリング５０ｏを含むストリングユニットＳＵをＳＵ１と呼ぶ。配線層１０－２ａ、１０－２ｂに隣接するメモリピラーＭＰのＮＡＮＤストリング５０ｅを含むストリングユニットＳＵをＳＵ２と呼ぶ。配線層１０－３ａ、１０－３ｂに隣接するメモリピラーＭＰのＮＡＮＤストリング５０ｏを含むストリングユニットＳＵをＳＵ３と呼ぶ。
ブロックＢＬＫ内においてＹ方向で隣り合う配線層１０は絶縁される。隣り合う配線層１０を絶縁する領域を、スリットＳＬＴ２と呼ぶ。スリットＳＬＴ２では、例えばソース線層に平行な面から、少なくとも配線層１０が設けられるレイヤまでの領域が絶縁膜（図示は省略）を用いて埋め込まれている。また、メモリセルアレイ２１内には、例えば、図３に示すブロックＢＬＫがＹ方向に複数配置される。ブロックＢＬＫ内においてＹ方向で隣り合う配線層１０と同様に、Ｙ方向で隣り合うブロックＢＬＫの間は、絶縁膜（図示は省略）を用いて埋め込まれており、Ｙ方向で隣り合うブロックＢＬＫ間も絶縁される。隣り合うブロックＢＬＫを絶縁する領域を、スリットＳＬＴ１と呼ぶ。スリットＳＬＴ２と同様に、スリットＳＬＴ１では、絶縁膜が、ソース線層に平行な面から、少なくとも配線層１０が設けられるレイヤまでの領域を、埋め込んでいる。
Ｙ方向で隣り合う配線層１０間には、複数のメモリピラーＭＰ（ＭＰ０～ＭＰ１５）が設けられる。複数のメモリピラーＭＰはメモリセル部に設けられる。複数のメモリピラーＭＰの各々はＺ方向に沿って設けられる。一実施形態では、例えば、Ｚ方向は、ＸＹ方向に直交、または略直交する方向であり、ソース線層に平行なに対して垂直、または略垂直な方向である。なお、Ｚ方向は第１方向の一例である。また、Ｙ方向は第２方向の一例である。
具体的には、配線層１０－０ａ、１０－１ａの間にはメモリピラーＭＰ４、ＭＰ１２が設けられる。配線層１０－１ａ、１０－０ｂの間にはメモリピラーＭＰ０、ＭＰ８が設けられる。配線層１０－０ｂ、１０－１ｂの間にはメモリピラーＭＰ５、ＭＰ１３が設けられる。配線層１０－１ｂ、１０－２ａの間にはメモリピラーＭＰ１、ＭＰ９が設けられる。配線層１０－２ａ、１０－３ａの間にはメモリピラーＭＰ６、ＭＰ１４が設けられる。配線層１０－３ａ、１０－２ｂの間にはメモリピラーＭＰ２、ＭＰ１０が設けられる。配線層１０－２ｂ、１０－３ｂの間にはメモリピラーＭＰ７、ＭＰ１５が設けられる。配線層１０－３ｂ、１０－０ｃの間にはメモリピラーＭＰ３、ＭＰ１１が設けられる。
メモリピラーＭＰは、複数の選択トランジスタＳＴ及び複数のメモリセルトランジスタＭＴを形成する構造体である。メモリピラーＭＰの詳細な構造は後述する。
メモリピラーＭＰ０～ＭＰ３は、Ｙ方向に沿って配置される。メモリピラーＭＰ８～ＭＰ１１は、メモリピラーＭＰ０～ＭＰ３にＸ方向で隣り合う位置において、Ｙ方向に沿って配置される。すなわち、メモリピラーＭＰ０～ＭＰ３と、メモリピラーＭＰ８～ＭＰ１１とが並行に配置される。
メモリピラーＭＰ４～ＭＰ７及びメモリピラーＭＰ１２～ＭＰ１５は、それぞれＹ方向に沿って配置される。メモリピラーＭＰ４～ＭＰ７は、Ｘ方向において、メモリピラーＭＰ０～ＭＰ３とメモリピラーＭＰ８～ＭＰ１１との間に位置する。メモリピラーＭＰ１２～ＭＰ１５は、Ｘ方向において、メモリピラーＭＰ４～ＭＰ７と共にメモリピラーＭＰ８～ＭＰ１１を挟むように位置する。すなわち、メモリピラーＭＰ４～ＭＰ７と、メモリピラーＭＰ１２～ＭＰ１５とが並行に配置される。
メモリピラーＭＰ０～ＭＰ３の上方には、２つのビット線ＢＬ０及びＢＬ１が設けられる。ビット線ＢＬ０はメモリピラーＭＰ１及びＭＰ３に共通に接続される。ビット線ＢＬ１はメモリピラーＭＰ０及びＭＰ２に共通に接続される。メモリピラーＭＰ４～ＭＰ７の上方には、２つのビット線ＢＬ２及びＢＬ３が設けられる。ビット線ＢＬ２はメモリピラーＭＰ５及びＭＰ７に共通に接続される。ビット線ＢＬ３はメモリピラーＭＰ４及びＭＰ６に共通に接続される。
メモリピラーＭＰ８～ＭＰ１１の上方には、２つのビット線ＢＬ４及びＢＬ５が設けられる。ビット線ＢＬ４はメモリピラーＭＰ９及びＭＰ１１に共通に接続される。ビット線ＢＬ５はメモリピラーＭＰ８及びＭＰ１０に共通に接続される。メモリピラーＭＰ１２～ＭＰ１５の上方には、２つのビット線ＢＬ６及びＢＬ７が設けられる。ビット線ＢＬ６はメモリピラーＭＰ１３及びＭＰ１５に共通に接続される。ビット線ＢＬ７はメモリピラーＭＰ１２及びＭＰ１４に共通に接続される。
上述のように、メモリピラーＭＰは、Ｙ方向において２つの配線層１０を跨ぐ位置に設けられ、複数のスリットＳＬＴ２のうち、いずれかのスリットＳＬＴ２の一部に埋め込まれるように設けられる。また、Ｙ方向で隣り合うメモリピラーＭＰ間には１つのスリットＳＬＴ２が設けられる。
なお、スリットＳＬＴ１を挟んで隣り合う配線層１０－０ａと配線層１０－０ｃとの間には、メモリピラーＭＰは設けられない。
図４は、ＸＹ平面におけるワード線ＷＬの平面レイアウトを示す図である。図４に示すレイアウトは、図３の１ブロック分の領域のレイアウトに対応し、図３に示す配線層１０よりも下層に設けられる配線層１１のレイアウトである。一実施形態に係るワード線ＷＬの平面レイアウトは図４に示すレイアウトに限定されない。図４の説明において、図１～図３と同一、または類似する構成の説明は省略されることがある。
図４に示すように、Ｘ方向に延びる９個の配線層１１（配線層１１－０～１１－７、但し配線層１１－０は配線層１１－０ａと配線層１１－０ｂとを含む）が、Ｙ方向に沿って配置される。各配線層１１－０～１１－７は、Ｚ方向に対して各配線層１０－０～１０－７の下層に配置される。配線層１１－０～１１－７と配線層１０－０～１０－７との間には、絶縁膜が設けられ、配線層１１－０～１１－７と配線層１０－０～１０－７とは互いに絶縁される。
各配線層１１は、ワード線ＷＬ１５として機能する。その他のワード線ＷＬ０～ＷＬ１４もワード線ＷＬ１５と同様の構成及び機能を有する。図４に示す例では、配線層１１－０ａ、１１－２、１１－４、１１－６、及び１１－０ｂがワード線ＷＬｅ１５として機能する。配線層１１－０ａ、１１－２、１１－４、１１－６、及び１１－０ｂは、Ｙ方向に延びる第１接続部１１－８を用いて接続される。第１接続部１１－８はＸ方向の一端に設けられる。第１接続部１１－８において、配線層１１－０ａ、１１－２、１１－４、１１－６、及び１１－０ｂは、ロウデコーダ２９に接続される。一実施形態では、第１接続部１１－８及び配線層１１－０ａ、１１－２、１１－４、１１－６、１１－０ｂをまとめて配線層１１ｅと呼ぶ場合がある。
また、配線層１１－１、１１－３、１１－５、及び１１－７が、ワード線ＷＬｏ１５として機能する。配線層１１－１、１１－３、１１－５、及び配線層１１－７は、Ｙ方向に延びる第２接続部１１－９を用いて接続される。第２接続部１１－９は、Ｘ方向において第１接続部１１－８の反対側の他端に設けられる。第２接続部１１－９において、配線層１１－１、１１－３、１１－５、１１－７は、ロウデコーダ２９に接続される。一実施形態では、第２接続部１１－９及び配線層１１－１、１１－３、１１－５、１１－７をまとめて配線層１１ｏと呼ぶ場合がある。
メモリセル部が第１接続部１１－８と第２接続部１１－９との間に設けられる。メモリセル部では、Ｙ方向で隣り合う配線層１１は、図３に示すスリットＳＬＴ２によって離隔される。また、Ｙ方向で隣り合うブロックＢＬＫ間の配線層１１は、スリットＳＬＴ２と同様に、スリットＳＬＴ１によって離隔される。メモリセル部は、図３と同様に、メモリピラーＭＰ０～ＭＰ１５を含む。
後述するセレクトゲート線ＳＧＤＬは、図３に示すセレクトゲート線ＳＧＤＵと同様の構成を有する。また、後述するセレクトゲート線ＳＧＳＵ、セレクトゲート線ＳＧＳＬ及びワード線ＷＬ０～ＷＬ１４は、図４に示すワード線ＷＬ１５と同様の構成を有する。
図５は、図４に示すＢ１－Ｂ２切断部端面を示す図である。本実施形態に係るブロックＢＬＫの切断部端面は図５に示す切断部端面に限定されない。図５の説明において、図１～図４と同一、または類似する構成の説明は省略されることがある。
図５に示すように、配線層１２ａが、Ｚ方向に沿ってソース線層１３の上方に設けられる。ソース線層１３はソース線ＳＬとして機能する。なお、配線層１２ａは、図５に示すソース線層１３の代わりに、半導体基板（基板）におけるｐ型ウェル領域上に設けられてもよい。この場合、ソース線ＳＬは、半導体基板におけるｐ型ウェル領域と電気的に接続される。
配線層１２ａはセレクトゲート線ＳＧＳＬとして機能する。８層の配線層１１ａが、Ｚ方向に沿って配線層１２ａの上方に積層される。配線層１１ａは、ワード線ＷＬとして機能する。また、８層の配線層１１ａは、ワード線ＷＬ０～ＷＬ７に１対１で対応する。配線層１１ａの上に、配線層１０ａが設けられている。配線層１０ａは、セレクトゲート線ＳＧＤＬとして機能する。配線層１０ａの上に、配線層１２ｂが設けられている。配線層１２ｂは、セレクトゲート線ＳＧＳＵとして機能する。８層の配線層１１ｂが、Ｚ方向に沿って配線層１２ｂの上方に積層される。配線層１１ｂは、ワード線ＷＬとして機能する。また、８層の配線層１１ｂは、ワード線ＷＬ８～ＷＬ１５に１対１で対応する。配線層１１ｂの上に、配線層１０ｂが設けられている。配線層１０ｂは、セレクトゲート線ＳＧＤＵとして機能する。また、配線層１０ａと配線層１２ｂの間には、例えば絶縁層３８が設けられている。さらに絶縁層３８の上のメモリピラーＭＰ内及び絶縁層３８の下のメモリピラーＭＰ内には、絶縁膜３０ｂがそれぞれ設けられている。絶縁層３８の上のメモリピラーＭＰ内の半導体層３１（図７）と絶縁層３８の下のメモリピラーＭＰ内の半導体層３１（図７）は、例えば、配線層１０ａと配線層１２ｂの間のメモリピラーＭＰ内において、互いに電気的に接続されている。図４がワード線ＷＬ、セレクトゲート線ＳＧＳＬ及びセレクトゲート線ＳＧＳＵとして機能する配線層１１ａ、１１ｂ、１２ａ及び１２ｂの平面レイアウトを示す図であり、図３がセレクトゲート線ＳＧＤＬ及びセレクトゲート線ＳＧＤＵとして機能する配線層１０ａ及び１０ｂの平面レイアウトを示す図である。
配線層１２ａは、偶数セレクトゲート線ＳＧＳＬｅ又は奇数セレクトゲート線ＳＧＳＬｏとして機能する。偶数セレクトゲート線ＳＧＳＬｅと奇数セレクトゲート線ＳＧＳＬｏとは、スリットＳＬＴ２を介して、Ｙ方向に交互に配置される。配線層１２ｂは、偶数セレクトゲート線ＳＧＳＵｅ又は奇数セレクトゲート線ＳＧＳＵｏとして機能する。偶数セレクトゲート線ＳＧＳＵｅと奇数セレクトゲート線ＳＧＳＵｏとは、スリットＳＬＴ２を介して、Ｙ方向に交互に配置される。Ｙ方向に隣接する偶数セレクトゲート線ＳＧＳＬｅと奇数セレクトゲート線ＳＧＳＬｏとの間、及びＹ方向に隣接する偶数セレクトゲート線ＳＧＳＵｅと奇数セレクトゲート線ＳＧＳＵｏとの間にはメモリピラーＭＰが設けられる。
配線層１１ａ及び１１ｂは、偶数ワード線ＷＬｅ又は奇数ワード線ＷＬｏとして機能する。偶数ワード線ＷＬｅ、奇数ＷＬｏは、スリットＳＬＴ２を介して、Ｙ方向に交互に配置される。絶縁層３８の下には、偶数ワード線ＷＬｅ０～７及び奇数ワード線ＷＬｏ０～７が設けられている。絶縁層３８の上には、偶数ワード線ＷＬｅ８～１５及び奇数ワード線ＷＬｏ８～１５が設けられている。Ｙ方向に隣接するワード線ＷＬｅ、ＷＬｏの間にはメモリピラーＭＰが設けられる。メモリピラーＭＰとワード線ＷＬｅとの間、及びメモリピラーＭＰとワード線ＷＬｏとの間には後述するメモリセルが設けられる。
Ｙ方向で隣り合うブロックＢＬＫ間にはスリットＳＬＴ１が設けられる。上述の通り、スリットＳＬＴ１には絶縁層が設けられる。しかし、導電体を用いて形成されるコンタクトプラグまたは溝状構造体が絶縁体であるスリットＳＬＴ１内に設けられても良い。導電体を用いて形成されるコンタクトプラグまたは溝状構造体がスリットＳＬＴ１内に設けられた場合、ソース線層１３内に電圧を印加することができる。なお、スリットＳＬＴ１のＹ方向に沿った幅は、スリットＳＬＴ２のＹ方向に沿った幅よりも大きい。
図３および図５に示すように、メモリピラーＭＰは、ビット線ＢＬと電気的に接続される。例えば、メモリピラーＭＰ０とビット線ＢＬ１は、コンタクトプラグ１６を介して接続される。また、メモリピラーＭＰ１とビット線ＢＬ０が、コンタクトプラグ１６を介して接続され、メモリピラーＭＰ２とビット線ＢＬ１が、コンタクトプラグ１６を介して接続され、メモリピラーＭＰ３とビット線ＢＬ０が、コンタクトプラグ１６を介して接続される。同様に、メモリピラーＭＰ４～ＭＰ７の各々はビット線ＢＬ２又はＢＬ３と接続され、メモリピラーＭＰ８～ＭＰ１１はビット線ＢＬ４又はＢＬ５と接続され、メモリピラーＭＰ１２～ＭＰ１５はビット線ＢＬ６又はＢＬ７と接続される。
図６は、図３に示す半導体記憶装置のＡ１－Ａ２切断部端面を示す図である。一実施形態に係るブロックＢＬＫの切断部端面は図６に示す切断部端面に限定されない。図６の説明において、図１～図５と同一、または類似する構成の説明は省略されることがある。ソース線層１３、配線層１２、配線層１１、及び配線層１０の積層構造、メモリセル部の構成は図５を用いて説明した通りであるから、ここでの説明は省略する。なお、図６では、Ａ１－Ａ２切断部端面の奥行き方向に存在する構成が点線で描かれている。
図６に示すように、第１接続領域では、配線層１０、配線層１１、及び配線層１２が、例えば、階段状に設けられている。すなわち、ＸＹ平面で見た場合、配線層１０、１６層の配線層１１及び配線層１２のそれぞれの端部の上面が第１接続領域において露出される。第１接続領域において露出された配線層１０、１６層の配線層１１及び配線層１２のそれぞれの端部の上面に、コンタクトプラグ１７が設けられる。コンタクトプラグ１７は金属配線層１８に接続される。例えば、金属配線層１８を用いて、偶数番目のセレクトゲート線ＳＧＤＵ０及びＳＧＤＵ２として機能する配線層１０ｂ、偶数番目のセレクトゲート線ＳＧＤＬ０及びＳＧＤＬ２として機能する配線層１０ａ、偶数ワード線ＷＬｅとして機能する配線層１１ａ及び配線層１１ｂ、偶数セレクトゲート線ＳＧＳＵｅとして機能する配線層１２ｂ及び偶数セレクトゲート線ＳＧＳＬｅとして機能する配線層１２ａが、ロウデコーダ２９（図１）を介して、偶数ワード線ドライバ２８Ａに電気的に接続される。
第１接続領域と同様に、第２接続領域では、配線層１０、配線層１１、及び配線層１２が、例えば、階段状に設けられ、ソース線層１３から引き出されている。ＸＹ平面で見た場合、配線層１０、８層の配線層１１及び配線層１２のそれぞれの端部の上面が第２接続領域において露出される。第２接続領域において露出された配線層１０の端部の上面、８層の配線層１１及び配線層１２のそれぞれの端部上面上に、コンタクトプラグ１９が設けられ、コンタクトプラグ１９は金属配線層２０に接続される。例えば、金属配線層２０を用いて、奇数番目のセレクトゲート線ＳＧＤＵ１及びＳＧＤＵ３として機能する配線層１０ｂ、奇数ワード線ＷＬｏとして機能する配線層１１ａ及び配線層１１ｂ、奇数セレクトゲート線ＳＧＳＵｏとして機能する配線層１２ｂ及び奇数セレクトゲート線ＳＧＳＬｏとして機能する配線層１２ａが、ロウデコーダ２９（図１）を介して、奇数ワード線ドライバ２８Ｂに電気的に接続される。
配線層１０は、第１接続領域７の代わりに第２接続領域を介してロウデコーダ２９、または、偶数ワード線ドライバ２８Ａ及び奇数ワード線ドライバ２８Ｂに電気的に接続されても良く、第１接続領域及び第２接続領域の両方を介してロウデコーダ２９、または、偶数ワード線ドライバ２８Ａ及び奇数ワード線ドライバ２８Ｂに電気的に接続されても良い。
図７は本実施形態に係るメモリセルトランジスタのＣ１－Ｃ２切断部端面を示す図であり、図８は図７に示すメモリセルトランジスタのＤ１－Ｄ２切断部端面を示す図である。図７及び図８は、２つのメモリセルトランジスタＭＴを含む領域を示す切断部端面図である。第１の例では、メモリセルトランジスタＭＴに含まれる電荷蓄積層が、絶縁膜である。本実施形態に係るメモリセルトランジスタの第１の例は図７及び図８に示す構造に限定されない。図７及び図８の説明において、図１～図６と同一、または類似する構成の説明は省略されることがある。
図７及び図８に示すように、メモリピラーＭＰは、Ｚ方向に沿って設けられた絶縁層３０ａ（絶縁体の一例）、Ｚ方向に沿って設けられた絶縁層３０ｂ（絶縁体の一例）、半導体層３１、及び絶縁層３２～３４を含む。絶縁層３０ａ及び絶縁層３０ｂは、例えばシリコン酸化膜を用いて形成される。半導体層３１は、絶縁層３０ａの外側に設けられ、メモリセルトランジスタＭＴのチャネルが形成される領域として機能する。半導体層３１（第１チャネル及び第２チャネルの一例）は、例えば多結晶シリコン層を用いて形成される。半導体層３１は、同一のメモリピラーＭＰ内にあるメモリセルトランジスタＭＴ間で分離されている。
上述の通り、半導体層３１は、対向する２つのメモリセルトランジスタＭＴ間で分離している。具体的には、図７及び図８において、互いに対向する左側のメモリセルトランジスタＭＴ及び右側のメモリセルトランジスタＭＴにおいて、第１メモリセルで形成されるチャネル及び第２メモリセルで形成されるチャネルは、互いに分離され、また、互いに絶縁されている。
絶縁層３２は、半導体層３１の外側に設けられ、メモリセルトランジスタＭＴのゲート絶縁膜として機能する。絶縁層３２は、例えばシリコン酸化膜とシリコン窒化膜の積層構造を用いて形成される。絶縁層３３は、半導体層３１の外側に設けられ、メモリセルトランジスタＭＴの電荷蓄積層として機能する。絶縁層３３は、例えばシリコン窒化膜を用いて形成される。絶縁層３４は、絶縁層３３の外側に設けられ、メモリセルトランジスタＭＴのブロック絶縁膜として機能する。絶縁層３４は、例えばシリコン酸化膜を用いて形成される。メモリピラーＭＰ部を除くスリットＳＬＴ２内には、絶縁層３７が埋め込まれる。絶縁層３７は、例えばシリコン酸化膜を用いて形成される。互いに対向する左側のメモリセルトランジスタＭＴ（第１メモリセル）の絶縁層３３（電荷蓄積層、電荷蓄積膜）と右側のメモリセルトランジスタＭＴ（第２メモリセル）の絶縁層３３（電荷蓄積層、電荷蓄積膜）は、例えば絶縁層３０ｂにより分離されている。
実施形態の第１の例においては、メモリピラーＭＰの周囲に、例えばＡｌＯ層３５が設けられる。ＡｌＯ層３５の周囲には、例えばバリアメタル層３６が設けられる。バリアメタル層３６は、例えばＴｉＮ膜を用いて形成される。バリアメタル層３６の周囲には、ワード線ＷＬとして機能する配線層１１が設けられる。配線層１１は、例えばタングステンを材料とした膜を用いて形成される。
これにより、１つのメモリピラーＭＰは、Ｚ軸上のある位置において、Ｙ方向に沿って２つのメモリセルトランジスタＭＴ及びＭＴ、あるいは２つの選択トランジスタＳＴ１及びＳＴ２を含む。
図９は、本実施形態に係る半導体記憶装置１におけるメモリピラーの等価回路図である。本実施形態に係るメモリピラーの等価回路図は図９に示す等価回路図に限定されない。図９の説明において、図１～図８と同一、または類似する構成の説明は省略されることがある。
図９に示すように、１つのメモリピラーＭＰに、２つのＮＡＮＤストリング５０ｅ、５０ｏが形成されている。ＮＡＮＤストリング５０ｅは、直列に電気的に接続された選択トランジスタＳＴ１、メモリセルトランジスタＭＴ０～ＭＴ７、選択トランジスタＳＴ２、選択トランジスタＳＴ５、メモリセルトランジスタＭＴ８～ＭＴ１５、及び選択トランジスタＳＴ６を有する。ＮＡＮＤストリング５０ｏは、直列に電気的に接続された選択トランジスタＳＴ３、メモリセルトランジスタＭＴ０～ＭＴ７、選択トランジスタＳＴ４、選択トランジスタＳＴ７、メモリセルトランジスタＭＴ８～ＭＴ１５、及び選択トランジスタＳＴ８を有する。ＮＡＮＤストリング５０ｅとＮＡＮＤストリング５０ｏとは互いに向かい合う（対向する）ように設けられる。よって、ＮＡＮＤストリング５０ｅに含まれる選択トランジスタＳＴ１、メモリセルトランジスタＭＴ０～ＭＴ７、選択トランジスタＳＴ２、選択トランジスタＳＴ５、メモリセルトランジスタＭＴ８～ＭＴ１５、及び選択トランジスタＳＴ６と、ＮＡＮＤストリング５０ｏに含まれる選択トランジスタＳＴ３、メモリセルトランジスタＭＴ０～ＭＴ７、選択トランジスタＳＴ４、選択トランジスタＳＴ７、メモリセルトランジスタＭＴ８～ＭＴ１５、及び選択トランジスタＳＴ８とは、１対１で互いに向かい合う（対向する）ように設けられる。具体的には、ＮＡＮＤストリング５０ｅに含まれる選択トランジスタＳＴ１と、ＮＡＮＤストリング５０ｏに含まれる選択トランジスタＳＴ３とは対向するように設けられ、ＮＡＮＤストリング５０ｅに含まれるメモリセルトランジスタＭＴ０～ＭＴ７と、ＮＡＮＤストリング５０ｏに含まれるメモリセルトランジスタＭＴ０～ＭＴ７とは、それぞれ１対１で対向するように設けられ、ＮＡＮＤストリング５０ｅに含まれる選択トランジスタＳＴ２と、ＮＡＮＤストリング５０ｏに含まれる選択トランジスタＳＴ４とは対向するように設けられ、ＮＡＮＤストリング５０ｅに含まれる選択トランジスタＳＴ５と、ＮＡＮＤストリング５０ｏに含まれる選択トランジスタＳＴ７とは対向するように設けられ、ＮＡＮＤストリング５０ｅに含まれるメモリセルトランジスタＭＴ８～ＭＴ１５と、ＮＡＮＤストリング５０ｏに含まれるメモリセルトランジスタＭＴ８～ＭＴ１５とは、それぞれ１対１で対向するように設けられ、ＮＡＮＤストリング５０ｅに含まれる選択トランジスタＳＴ６と、ＮＡＮＤストリング５０ｏに含まれる選択トランジスタＳＴ８とは対向するように設けられる。
以下の説明では、主に、第１メモリピラーＭＰ（例えば、図４のＭＰ４）及び第１メモリピラーＭＰに隣接する第２メモリピラーＭＰ（例えば、図４のＭＰ０）の２つのメモリピラーＭＰを含む例を説明する。
第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｅの選択トランジスタＳＴ１は、例えば、それぞれ共通のセレクトゲート線ＳＧＳＬｅに接続される。第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｏの選択トランジスタＳＴ３は、例えば、それぞれ共通のセレクトゲート線ＳＧＳＬｏに接続される。第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｅのメモリセルトランジスタＭＴ０～ＭＴ７は、それぞれ共通のワード線ＷＬｅ０～ＷＬｅ７に接続される。第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｏのメモリセルトランジスタＭＴ０～ＭＴ７は、それぞれ共通のワード線ＷＬｏ０～ＷＬｏ７に接続される。第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｅの選択トランジスタＳＴ２は、例えば、それぞれ共通のセレクトゲート線ＳＧＤＬｅ０に接続される。第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｏの選択トランジスタＳＴ４は、例えば、それぞれ共通のセレクトゲート線ＳＧＤＬｏ１に接続される。第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｅの選択トランジスタＳＴ５は、例えば、それぞれ共通のセレクトゲート線ＳＧＳＵｅに接続される。第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｏの選択トランジスタＳＴ７は、例えば、それぞれ共通のセレクトゲート線ＳＧＳＵｏに接続される。第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｅのメモリセルトランジスタＭＴ８～ＭＴ１５は、それぞれ共通のワード線ＷＬｅ８～ＷＬｅ１５に接続される。第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｏのメモリセルトランジスタＭＴ８～ＭＴ１５は、それぞれ共通のワード線ＷＬｏ８～ＷＬｏ１５に接続される。第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｅの選択トランジスタＳＴ６は、例えば、それぞれ共通のセレクトゲート線ＳＧＤＵ０に接続される。第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｏの選択トランジスタＳＴ８は、例えば、それぞれ共通のセレクトゲート線ＳＧＤＵ１又はＳＧＤＵ３に接続される。
図９の構成において、ワード線ＷＬｅ０～ＷＬｅ７はシェアワード線ＷＬＳｅ０～ＷＬＳｅ７にそれぞれ接続され、ワード線ＷＬｅ１５～ＷＬｅ８はシェアワード線ＷＬＳｅ０～ＷＬＳｅ７にそれぞれ接続される。また、ワード線ＷＬｏ０～ＷＬｏ７はシェアワード線ＷＬＳｏ０～ＷＬＳｏ７にそれぞれ接続され、ワード線ＷＬｏ１５～ＷＬｏ８はシェアワード線ＷＬＳｅ０～ＷＬＳｏ７にそれぞれ接続される。
なお、第１メモリピラーＭＰとして例えば図４のＭＰ６、第２メモリピラーＭＰとして例えば図４のＭＰ２を含む例を考える場合、第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｅの選択トランジスタＳＴ２は、例えば、それぞれ共通のセレクトゲート線ＳＧＤＬｅ２に接続される。第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｏの選択トランジスタＳＴ４は、例えば、それぞれ共通のセレクトゲート線又はＳＧＤＬｏ３に接続される。第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｅの選択トランジスタＳＴ６は、例えば、それぞれ共通のセレクトゲート線ＳＧＤＵ２に接続される。第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｏの選択トランジスタＳＴ８は、例えば、それぞれ共通のセレクトゲート線ＳＧＤＵ１又はＳＧＤＵ３に接続される。その他は、第１メモリピラーＭＰとして例えば図４のＭＰ４、第２メモリピラーＭＰとして例えば図４のＭＰ０を含む例を考える場合と同様である。
上記のように、ＮＡＮＤストリング５０ｅに含まれる選択トランジスタＳＴ１、メモリセルトランジスタＭＴ０～７、選択トランジスタＳＴ２、選択トランジスタＳＴ５、メモリセルトランジスタＭＴ８～１５、及び選択トランジスタＳＴ６と、ＮＡＮＤストリング５０ｏに含まれる選択トランジスタＳＴ３、メモリセルトランジスタＭＴ０～７、選択トランジスタＳＴ４、選択トランジスタＳＴ７、メモリセルトランジスタＭＴ８～１５、及び選択トランジスタＳＴ８とは、それぞれ対応する。
同一のメモリピラーＭＰ内の２つのＮＡＮＤストリング５０ｅ、５０ｏは、同一のビット線ＢＬ及び同一のソース線ＳＬに接続される。
セレクトゲート線ＳＧＤが選択される様子について、図３及び図４を用いて説明する。セレクトゲート線ＳＧＤＵ０～ＳＧＤＵ３のいずれかが選択される場合、各セレクトゲート線に対応する１つの配線層１０－０～１０－３に、選択トランジスタＳＴ６をオン状態にする電圧が供給される。例えば、配線層１０－１が選択されると、メモリピラーＭＰ０、ＭＰ１、ＭＰ４、ＭＰ５、ＭＰ８、ＭＰ９、ＭＰ１２、及びＭＰ１３に設けられた８つの選択トランジスタＳＴ６がオン状態になる。これにより、上記のメモリピラーに属する８つのメモリセルトランジスタＭＴが選択される。つまり、上記の８つのメモリセルトランジスタＭＴによって、１ページが形成される。上記の配線層１０－１以外の配線層が選択された場合の動作は上記と同様なので、説明は省略する。
図１０は、本実施形態に係る半導体記憶装置１におけるメモリピラー（隣接する２つのＮＡＮＤストリング）の等価回路図の他の一例を示す図である。本実施形態に係るメモリピラーの等価回路図は図９に示す等価回路図に限定されない。図１０の説明において、図１～図８と同一、または類似する構成の説明は省略されることがある。かかる等価回路図においては、第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｅのメモリセルトランジスタＭＴ８～ＭＴ１５は、それぞれ共通のワード線ＷＬｅ８～ＷＬｅ１５に接続される。第１メモリピラーＭＰ及び第２メモリピラーＭＰに設けられるＮＡＮＤストリング５０ｏのメモリセルトランジスタＭＴ８～ＭＴ１５は、それぞれ共通のワード線ＷＬｏ８～ＷＬｏ１５に接続される。そして、図１０の構成において、ワード線ＷＬｅ０～ＷＬｅ７はシェアワード線ＷＬＳｅ０～ＷＬＳｅ７にそれぞれ接続され、ワード線ＷＬｅ８～ＷＬｅ１５はシェアワード線ＷＬＳｅ０～ＷＬＳｅ７にそれぞれ接続される。また、ワード線ＷＬｏ０～ＷＬｏ７はシェアワード線ＷＬＳｏ０～ＷＬＳｏ７にそれぞれ接続され、ワード線ＷＬｏ８～ＷＬｏ１５はシェアワード線ＷＬＳｅ０～ＷＬＳｏ７にそれぞれ接続される。
その他は、図９に示した等価回路図と同様である。図９に示した等価回路図、及び図１０に示した等価回路図のいずれであっても、本実施形態においては好ましく用いることができる。以下は、図１０の等価回路図を用いているものとして説明を行う。
本実施形態では、メモリセルトランジスタＭＴの書き込み方式として、例えば、ＴＬＣ方式を適用する。ＴＬＣ方式が適用された複数のメモリセルトランジスタＭＴは、８個の閾値分布（書き込みレベル）を形成する。８個の閾値分布は、例えば、閾値電圧の低い方から順に”Ｅｒ”レベル、”Ａ”レベル、”Ｂ”レベル、”Ｃ”レベル、”Ｄ”レベル、”Ｅ”レベル、”Ｆ”レベル、”Ｇ”レベルと称される。”Ｅｒ”レベル、”Ａ”レベル、”Ｂ”レベル、”Ｃ”レベル、”Ｄ”レベル、”Ｅ”レベル、”Ｆ”レベル、及び”Ｇ”レベルには、それぞれ異なる３ビットデータが割り当てられる。
本実施形態に係る半導体記憶装置１は、書き込み動作においてプログラムループを繰り返し実行する。プログラムループは、例えば、プログラム動作およびベリファイ動作を含む。プログラム動作は、選択されたメモリセルトランジスタＭＴにおいて電子を電荷蓄積層に注入することにより、当該選択されたメモリセルトランジスタＭＴの閾値電圧を上昇させる動作のことである。または、プログラム動作は、電荷蓄積層への電子の注入を禁止することにより、選択されたメモリセルトランジスタＭＴの閾値電圧を維持させる動作のことである。ベリファイ動作は、プログラム動作に続いて、ベリファイ電圧を用いて読み出しを行う動作により、選択されたメモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで達したか否かを確認する動作である。閾値電圧がターゲットレベルまで達した選択されたメモリセルトランジスタＭＴは、その後、書き込み禁止とされる。
本実施形態に係る半導体記憶装置１において、上述のようなプログラム動作とベリファイ動作とを含むプログラムループを繰り返し実行することにより、選択されたメモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで上昇される。
電荷蓄積層に蓄積された電子は、不安定な状態で蓄積されていることがある。このため、上述されたプログラム動作が終了した時点から、メモリセルトランジスタＭＴの電荷蓄積層に蓄積された電子は時間の経過とともに電荷蓄積層から抜けることがある。電子が電荷蓄積層から抜けると、メモリセルトランジスタＭＴの閾値電圧は下がる。このため、書き込み動作の完了後に実行される読み出し動作では、時間の経過とともに起こり得るこのようなメモリセルトランジスタの閾値電圧の低下に対処するために、ベリファイ電圧より低い読み出し電圧を用いて読み出し動作を行う。読み出し動作はベリファイ動作を含んでもよい。
図１１及び図１２は、本実施形態に係るシーケンサ２４、電圧生成回路２７、ドライバセット２８、ロウデコーダ２９、セレクトゲート線ＳＧＤまたはワード線ＷＬの電気的接続を説明するための図である。本実施形態に係るシーケンサ２４、電圧生成回路２７、ドライバセット２８、ロウデコーダ２９、セレクトゲート線ＳＧＤまたはワード線ＷＬの電気的接続は図１１に示す面に限定されない。図１１及び図１２の説明において、図１～図１０と同一、または類似する構成の説明は省略されることがある。シーケンサ２４、電圧生成回路２７、ドライバセット２８及びロウデコーダ２９を含む回路は、制御回路の一例である。
図１１に示すように、偶数ワード線ＷＬｅ（または偶数シェアワード線ＷＬＳｅ）として機能する配線層１１は偶数ワード線ドライバ２８Ａに接続され、奇数ワード線ＷＬｏ（または奇数シェアワード線ＷＬＳｏ）として機能する配線層１１は奇数ワード線ドライバ２８Ｂに電気的に接続されてもよい。上述の通り、偶数ワード線ドライバ２８Ａ、及び奇数ワード線ドライバ２８Ｂは、ドライバセット２８に含まれる。ドライバセット２８は、電圧生成回路２７に電気的に接続される。図１１及び図１２に示すように、偶数ワード線ドライバ２８Ａ、及び奇数ワード線ドライバ２８Ｂは、電圧生成回路２７から供給される電圧を用いて各種電圧を生成しても良い。そして、偶数ワード線ドライバ２８Ａは、生成した電圧を、ロウデコーダ２９Ａを介して、それぞれのブロックＢＬＫの偶数ワード線ＷＬｅに供給してもよい。また、奇数ワード線ドライバ２８Ｂは、生成した電圧を、ロウデコーダ２９Ｂを介して、それぞれのブロックＢＬＫの奇数ワード線ＷＬｏに供給してもよい。ロウデコーダ２９Ａ及びロウデコーダ２９Ｂは、ロウデコーダ２９に含まれる。
図１２に示すように、また上述の通り、シーケンサ２４は、ドライバセット２８等を制御して、書き込み動作および読み出し動作等の各種動作を実行することが可能である。
図１３は、本実施形態に係る偶数ワード線ドライバ２８Ａとロウデコーダ２９Ａの電気的接続を説明するための模式図である。
偶数ワード線ドライバ２８Ａに、信号線ＳＧｅ０、信号線ＳＧｅ１、信号線ＳＧｅ２、信号線ＳＧｅ３、信号線ＳＧｅ４、信号線ＳＧｅ６、及び信号線ＣＧｅとしての信号線ＣＧｅ０、、、ＣＧｅ７が接続されている。なお信号線ＣＧｅについては、例えばブロックＢＬＫ内における偶数シェアワード線ＷＬＳｅの数と同じ数だけの信号線ＣＧｅが接続されている。
信号線ＳＧｅ０は、それぞれのブロックＢＬＫにおける偶数セレクトゲート線ＳＧＳＬｅに、トランジスタＴＲ＿ＳＧｅ０を介して接続されている。トランジスタＴＲ＿ＳＧｅ０は、ブロックデコーダ２９Ａ１により、信号線ＳＧｅ０からの信号をオンオフするためのスイッチとして機能する。
信号線ＳＧｅ１は、それぞれのブロックＢＬＫにおけるセレクトゲート線ＳＧＳＵｅに、トランジスタＴＲ＿ＳＧｅ１を介して接続されている。トランジスタＴＲ＿ＳＧｅ１は、ブロックデコーダ２９Ａ１により、信号線ＳＧｅ１からの信号をオンオフするためのスイッチとして機能する。
信号線ＣＧｅ０、、、ＣＧｅ７は、それぞれのブロックＢＬＫにおける偶数シェアワード線ＷＬＳｅ０、、、ＷＬＳｅ７に、トランジスタＴＲ＿ＣＧｅ０、、、ＴＲＣＧｅ７を介して接続されている。トランジスタＴＲ＿ＣＧｅ０、、、ＴＲＣＧｅ７は、ブロックデコーダ２９Ａ１により、信号線ＣＧｅ０、、、ＣＧｅ７からの信号をオンオフするためのスイッチとして機能する。
信号線ＳＧｅ２は、それぞれのブロックＢＬＫにおけるセレクトゲート線ＳＧＤＬ０に、トランジスタＴＲ＿ＳＧｅ２を介して接続されている。トランジスタＴＲ＿ＳＧｅ２は、ブロックデコーダ２９Ａ１により、信号線ＳＧｅ２からの信号をオンオフするためのスイッチとして機能する。
信号線ＳＧｅ３は、それぞれのブロックＢＬＫにおけるセレクトゲート線ＳＧＤＵ０に、トランジスタＴＲ＿ＳＧｅ３を介して接続されている。トランジスタＴＲ＿ＳＧｅ３は、ブロックデコーダ２９Ａ１により、信号線ＳＧｅ３からの信号をオンオフするためのスイッチとして機能する。
信号線ＳＧｅ４は、それぞれのブロックＢＬＫにおけるセレクトゲート線ＳＧＤＬ２に、トランジスタＴＲ＿ＳＧｅ４を介して接続されている。トランジスタＴＲ＿ＳＧｅ４は、ブロックデコーダ２９Ａ１により、信号線ＳＧｅ４からの信号をオンオフするためのスイッチとして機能する。
信号線ＳＧｅ６は、それぞれのブロックＢＬＫにおけるセレクトゲート線ＳＧＤＵ２に、トランジスタＴＲ＿ＳＧｅ６を介して接続されている。トランジスタＴＲ＿ＳＧｅ６は、ブロックデコーダ２９Ａ１により、信号線ＳＧｅ６からの信号をオンオフするためのスイッチとして機能する。
図１４は、本実施形態に係る奇数ワード線ドライバ２８Ｂとロウデコーダ２９Ｂの電気的接続を説明するための模式図である。
奇数ワード線ドライバ２８に、信号線ＳＧｏ０、信号線ＳＧｏ１、信号線ＳＧｏ２、信号線ＳＧｏ３、信号線ＳＧｏ４、信号線ＳＧｏ６、及び信号線ＣＧｏとしての信号線ＣＧｏ０、、、ＣＧｏ７が接続されている。なお信号線ＣＧｏについては、例えばブロックＢＬＫ内における奇数シェアワード線ＷＬＳｏの数と同じ数だけの信号線ＣＧｏが接続されている。
信号線ＳＧｏ０は、それぞれのブロックＢＬＫにおける奇数セレクトゲート線ＳＧＳＬｏにトランジスタＴＲ＿ＳＧｏ０を介して接続されている。トランジスタＴＲ＿ＳＧｏ０は、ブロックデコーダ２９Ｂ１により、信号線ＳＧｏ０からの信号をオンオフするためのスイッチとして機能する。
信号線ＳＧｏ１は、それぞれのブロックＢＬＫにおけるセレクトゲート線ＳＧＳＵｏにトランジスタＴＲ＿ＳＧｏ１を介して接続されている。トランジスタＴＲ＿ＳＧｏ１は、ブロックデコーダ２９Ｂ１により、信号線ＳＧｏ１からの信号をオンオフするためのスイッチとして機能する。
信号線ＣＧｏ０、、、ＣＧｏ７は、それぞれのブロックＢＬＫにおける奇数シェアワード線ＷＬＳｏ０、、、ＷＬＳｏ７に、トランジスタＴＲ＿ＣＧｏ０、、、ＴＲＣＧｏ７を介して接続されている。トランジスタＴＲ＿ＣＧｏ０、、、ＴＲＣＧｏ７は、ブロックデコーダ２９Ｂ１により、信号線ＣＧｏ０、、、ＣＧｏ７からの信号をオンオフするためのスイッチとして機能する。
信号線ＳＧｏ２は、それぞれのブロックＢＬＫにおけるセレクトゲート線ＳＧＤＬ１に、トランジスタＴＲ＿ＳＧｏ２を介して接続されている。トランジスタＴＲ＿ＳＧｏ１は、ブロックデコーダ２９Ｂ１により、信号線ＳＧｏ２からの信号をオンオフするためのスイッチとして機能する。
信号線ＳＧｏ３は、それぞれのブロックＢＬＫにおけるセレクトゲート線ＳＧＤＵ１に、トランジスタＴＲ＿ＳＧｏ３を介して接続されている。トランジスタＴＲ＿ＳＧｏ３は、ブロックデコーダ２９Ｂ１により、信号線ＳＧｏ３からの信号をオンオフするためのスイッチとして機能する。
信号線ＳＧｏ４は、それぞれのブロックＢＬＫにおけるセレクトゲート線ＳＧＤＬ３に、トランジスタＴＲ＿ＳＧｏ４を介して接続されている。トランジスタＴＲ＿ＳＧｏ４は、ブロックデコーダ２９Ｂ１により、信号線ＳＧｏ４からの信号をオンオフするためのスイッチとして機能する。
信号線ＳＧｏ６は、それぞれのブロックＢＬＫにおけるセレクトゲート線ＳＧＤＵ３に、トランジスタＴＲ＿ＳＧｏ６を介して接続されている。トランジスタＴＲ＿ＳＧｏ６は、ブロックデコーダ２９Ｂ１により、信号線ＳＧｏ６からの信号をオンオフするためのスイッチとして機能する。
図１５は、本実施形態に係る電圧生成回路２７と偶数ワード線ドライバ２８Ａの電気的接続を説明するための模式図である。
後述する、電圧としてのＶｒｅａｄ、ＶｒｅａｄＫ、Ｖｃｇ及びＶｍは、例えば、それぞれ電圧生成回路２７内の第１チャージポンプ回路２７Ａ、第２チャージポンプ回路２７Ｂ、第３チャージポンプ回路２７Ｃ及び第４チャージポンプ回路２７Ｄによって生成される。そして、Ｖｒｅａｄ、ＶｒｅａｄＫ、Ｖｃｇ及びＶｍは、それぞれ偶数ワード線ドライバ２８Ａ内の第１レギュレータ回路２８Ａ１、第２レギュレータ回路２８Ａ２、第３レギュレータ回路２８Ａ３及び第４レギュレータ回路２８Ａ４によって保持される。その後、Ｖｒｅａｄ、ＶｒｅａｄＫ、Ｖｃｇ及びＶｍは適宜加算され、信号線ＣＧｅ０、、、ＣＧｅ７に供給される。
図１６は、本実施形態に係る電圧生成回路２７と奇数ワード線ドライバ２８Ｂの電気的接続を説明するための模式図である。
Ｖｒｅａｄ、ＶｒｅａｄＫ、Ｖｃｇ及びＶｍは、それぞれ奇数ワード線ドライバ２８Ｂ内の第１レギュレータ回路２８Ｂ１、第２レギュレータ回路２８Ｂ２、第３レギュレータ回路２８Ｂ３及び第４レギュレータ回路２８Ｂ４によって保持される。その後、Ｖｒｅａｄ、ＶｒｅａｄＫ、Ｖｃｇ及びＶｍは適宜加算され、信号線ＣＧｅ０、、、ＣＧｅ７に供給される。
なお、後述する、電圧としてのＶｐｇｍ、Ｖｐａｓｓ及びＶＳＧＤについても、同様にして、配線に供給することが可能である。
（第１実施形態）
図１７は、本実施形態の半導体記憶装置において、メモリピラー（隣接する２つのＮＡＮＤストリング）の等価回路、及びそれぞれのメモリセルトランジスタにワード線を介して印加される電圧を模式的に示す図である。なお、電圧は、後述する第３動作での電圧を記載している。
ここで、選択トランジスタＳＴ１、選択トランジスタＳＴ２及び選択トランジスタＳＴ１と選択トランジスタＳＴ２の間に接続されたメモリセルトランジスタＭＴ０～ＭＴ７を第１サブストリングと呼ぶ。選択トランジスタＳＴ３、選択トランジスタＳＴ４及び選択トランジスタＳＴ３と選択トランジスタＳＴ４の間に接続されたメモリセルトランジスタＭＴ０～ＭＴ７を第２サブストリングと呼ぶ。選択トランジスタＳＴ５、選択トランジスタＳＴ６及び選択トランジスタＳＴ５と選択トランジスタＳＴ６の間に接続されたメモリセルトランジスタＭＴ８～ＭＴ１５を第３サブストリングと呼ぶ。選択トランジスタＳＴ７、選択トランジスタＳＴ８及び選択トランジスタＳＴ７と選択トランジスタＳＴ８の間に接続されたメモリセルトランジスタＭＴ８～ＭＴ１５を第４サブストリングと呼ぶ。
また、上述のように、ここでは図１０の等価回路図を用いているものとする、すなわち、ＮＡＮＤストリング５０ｅのメモリトランジスタＭＴ０～ＭＴ７及びＮＡＮＤストリング５０ｅのメモリセルトランジスタＭＴ８～ＭＴ１５は、それぞれ共通のシェアワード線ＷＬＳｅ０～ＷＬＳｅ７に接続される。また、ＮＡＮＤストリング５０ｏのメモリトランジスタＭＴ０～ＭＴ７及びＮＡＮＤストリング５０ｅのメモリセルトランジスタＭＴ８～ＭＴ１５は、それぞれ共通のシェアワード線ＷＬＳｏ０～ＷＬＳｏ７に接続される。
図１８は、本実施形態の半導体記憶装置において、データ読み出し動作時における、各種信号のタイミングチャートを模式的に示す図である。
図１８（ａ）は、セレクトゲート線ＳＧに印加される電圧を模式的に示した図である。図１８（ｂ）は、シェアワード線ＷＬＳｅに印加される電圧を模式的に示した図である。図１８（ｃ）は、シェアワード線ＷＬＳｏに印加される電圧を模式的に示した図である。
一例として、ＮＡＮＤストリング５０ｅの第３サブストリングにおいて、ワード線ＷＬｅ１２（シェアワード線ＷＬＳｅ４）にゲートが接続されたメモリセルトランジスタＭＴ１２の読み出し動作を示す。
以下、Ｖｓｓは第１電圧及び第７電圧の一例であり、Ｖｓｇは第２電圧の一例であり、Ｖｃｇは第３電圧の一例であり、Ｖｒｅａｄは第４電圧の一例であり、Ｖｐｇｍは第５電圧の一例であり、Ｖｐａｓｓは第６電圧の一例であり、Ｖｄｄは第８電圧の一例である。
また、Ｖｓｓは例えば０Ｖ程度であり、Ｖｓｇは例えば２．５Ｖ程度であり、Ｖｃｇは１Ｖ程度であり、Ｖｒｅａｄは５Ｖ程度であり、Ｖｐｇｍは２０Ｖ程度であり、Ｖｐａｓｓは１０Ｖ程度であり、Ｖｄｄは２．５Ｖ程度である。ただし、それぞれ上記の電圧は一例であり、これに限定されるものではない。
以下、メモリセルトランジスタＭＴ１２の読み出し動作については、例えば、第１動作、第２動作及び第３動作が行われるものとして説明をする。ここで、第２動作は第１動作の後に行われ、第３動作は第２動作の後に行われるものとする。
まず、第１動作について説明する。セレクトゲート線ＳＧＤＵ０、ＳＧＤＵ１、ＳＧＤＵ２、ＳＧＤＵ３、ＳＧＳＵｅ、ＳＧＳＵｏ、ＳＧＤＬ０、ＳＧＤＬ１、ＳＧＤＬ２、ＳＧＤＬ３、ＳＧＳＬｅ及びＳＧＳＵｏに、Ｖｓｇを印加する。これにより、選択トランジスタＳＴ８、選択トランジスタＳＴ７、選択トランジスタＳＴ６、選択トランジスタＳＴ５、選択トランジスタＳＴ４、選択トランジスタＳＴ３、選択トランジスタＳＴ２及び選択トランジスタＳＴ１をオンにする。
また、第１動作においては、シェアワード線ＷＬＳｅ０－７及びシェアＷＬＳｏ０－７に、Ｖｒｅａｄを印加する。Ｖｒｅａｄは、読み出し動作時において非選択ワード線に印加される電圧であり、保持データにかかわらずメモリセルトランジスタＭＴをオンさせる電圧である。
次に、第２動作においては、シェアワード線ＷＬＳｅ４に、Ｖｓｓを印加する。
次に、第３動作においては、シェアワード線ＷＬＳｅ４に、Ｖｓｓより高いＶｃｇを印加する。また、セレクトゲート線ＳＧＤＵ２、ＳＧＳＵｅ、ＳＧＤＬ１、ＳＧＤＬ３及びＳＧＳＬｏに、Ｖｓｇを印加する。これにより、選択トランジスタＳＴ６、ＳＴ５、ＳＴ４及びＳＴ３をオンにする。また、セレクトゲート線ＳＧＤＵ０、ＳＧＤＵ１、ＳＧＤＵ３、ＳＧＳＵｏ、ＳＧＤＬ０、ＳＧＤＬ２及びＳＧＳＬｅに、Ｖｓｓを印加する。これにより、選択トランジスタＳＴ８、ＳＴ７、ＳＴ２及びＳＴ１をオフにする。すると、第３サブストリング及び第２サブストリングが通電される。一方、第１サブストリング及び第４サブストリングは通電しない。
これにより、第３サブストリングにおいて、ゲートにＶｃｇが印加されたメモリセルトランジスタＭＴ１２からのみ、読み出し動作が行われる。なお、第１サブストリングにおいて、メモリセルトランジスタＭＴ４のゲートにも、Ｖｃｇが印加される。しかし、選択トランジスタＳＴ１及び選択トランジスタＳＴ２がオフになっているため、読み出しは行われない。
図２０は、本実施形態の半導体記憶装置において、データ読み出し動作時における、各種信号のタイミングチャートを模式的に示す図である。図１９は、本実施形態の半導体記憶装置において、メモリピラー（隣接する２つのＮＡＮＤストリング）の等価回路、及びそれぞれのメモリセルトランジスタにワード線を介して印加される電圧を模式的に示す図である。なお、電圧は、後述する第３動作での電圧を記載している。
ここでは一例として、ＮＡＮＤストリング５０ｅの第１サブストリングにおいて、ワード線ＷＬｅ４（シェアワード線ＷＬＳｅ４）にゲートが接続されたメモリセルトランジスタＭＴ４の読み出し動作の一例を示す。
第１動作及び第２動作は、図１８に示した場合と同様である。
次に、第３動作においては、シェアワード線ＷＬＳｅ４に、Ｖｓｓより高いＶｃｇを印加する。また、セレクトゲート線ＳＧＤＵ１、ＳＧＳＵｏ、ＳＧＤＬ０、ＳＧＤＬ２及びＳＧＳＬｅに、Ｖｓｇを印加する。これにより、選択トランジスタＳＴ８、ＳＴ７、ＳＴ２及びＳＴ１をオンにする。また、セレクトゲート線ＳＧＤＵ０、ＳＧＤＵ２、ＳＧＤＵ３、ＳＧＳＵｅ、ＳＧＤＬ１、ＳＧＤＬ３及びＳＧＳＬｏに、Ｖｓｓを印加する。これにより、選択トランジスタＳＴ６、ＳＴ５、ＳＴ４及びＳＴ３をオフにする。すると、第４サブストリング及び第１サブストリングが通電される。一方、第３サブストリング及び第２サブストリングは通電しない。
これにより、第１サブストリングにおいて、ゲートにＶｃｇが印加されたメモリセルトランジスタＭＴ４からのみ、読み出し動作が行われる。なお、第３サブストリングにおいて、メモリセルトランジスタＭＴ１２のゲートにも、Ｖｃｇが印加される。しかし、選択トランジスタＳＴ６及び選択トランジスタＳＴ５がオフになっているため、読み出しは行われない。
次に、本実施形態の半導体記憶装置の作用効果を記載する。
半導体記憶装置の高密度化と共に、ワード線ＷＬの積層数が増加している。ここで、それぞれのワード線ＷＬには、図１３及び図１４を用いて説明したように、信号線ＣＧｅ０、、、ＣＧｅ７及びＣＧｏ０、、、ＣＧｏ７からの信号をオンオフするためのスイッチとして機能する、トランジスタＴＲ＿ＣＧｅ０、、、ＣＧｅ７及びトランジスタＴＲ＿ＣＧｏ０、、、ＣＧｏ７が設けられている。かかるトランジスタは、例えば、ブロックＢＬＫの数と、それぞれのブロックＢＬＫ内におけるワード線の数の積だけ設けられる。そのため、半導体記憶装置の高密度化と共に、ワード線ＷＬに接続されるトランジスタＴＲ＿ＣＧの数が増加し、逆に高密度化の障害となり得る。
そこで、本実施形態の半導体記憶装置においては、第１サブストリング内のワード線ＷＬと、第３メモリセルストリング内のワード線ＷＬを、それぞれ接続している。違う言い方をすると、第１サブストリング内のワード線ＷＬと、第３メモリセルストリング内のワード線ＷＬとを、シェアワード線ＷＬＳとして、共通に制御している。これにより、ワード線ＷＬに接続されるトランジスタＴＲ＿ＣＧの数を例えば半分に減少させることができる。そのため、半導体記憶装置の高密度化が可能となる。
本実施形態の半導体記憶装置によれば、高密度化が可能な半導体記憶装置の提供が可能となる。
（第２実施形態）
図２１は、本実施形態の半導体記憶装置の第１の例において、メモリピラー（隣接する２つのＮＡＮＤストリング）の等価回路、及びそれぞれのメモリセルトランジスタにワード線を介して印加される電圧を模式的に示す図である。
本実施形態の第１の例として、ＮＡＮＤストリング５０ｅの第３サブストリングにおいて、ワード線ＷＬｅ１２（シェアワード線ＷＬＳｅ４）にゲートが接続されたメモリセルトランジスタＭＴ１２の書き込み動作の一例を示す。
セレクトゲート線ＳＧＤＵ０にＶｓｇを印加して、選択トランジスタＳＴ６をオンにする。一方、他のセレクトゲート線にはＶｓｓを印加して、選択トランジスタＳＴ１、選択トランジスタＳＴ２、選択トランジスタＳＴ３、選択トランジスタＳＴ４、選択トランジスタＳＴ５、選択トランジスタＳＴ７及び選択トランジスタＳＴ８をオフにする。
また、シェアワード線ＷＬＳｅ４に、Ｖｐｇｍを印加する。さらに、シェアワード線ＷＬＳｅ０－３、ＷＬＳｅ５－７及びＷＬＳｏ０－７に、Ｖｐａｓｓを印加する。さらに、ビット線ＢＬに、Ｖｓｓを印加する。これにより、第３サブストリングのメモリセルトランジスタＭＴ１２に書き込み動作が行われる。なお、第１サブストリングにおいて、メモリセルトランジスタＭＴ４のゲートにも、Ｖｐｇｍが印加される。しかし、第１サブストリングのメモリセルトランジスタＭＴのチャネルは、電気的にフローティングとなっている。電気的にフローティングとなったチャネルは、Ｖｐａｓｓ又はＶｐｇｍが印加されるワード線ＷＬとカップリングし、チャネルの電圧は、ブースト電圧Ｖｂｏｏｓｔに増加する。そのため、メモリセルトランジスタＭＴ４への書き込み動作は行われない。なお、第２サブストリングのメモリセルトランジスタＭＴのチャネルの電圧及び第４サブストリングのメモリセルトランジスタＭＴのチャネルの電圧も、ブースト電圧Ｖｂｏｏｓｔに増加する。
図２２は、本実施形態の半導体記憶装置の第２の例において、メモリピラー（隣接する２つのＮＡＮＤストリング）の等価回路、及びそれぞれのメモリセルトランジスタにワード線を介して印加される電圧を模式的に示す図である。
本実施形態の第２の例として、ＮＡＮＤストリング５０ｏの第１サブストリングにおいて、ワード線ＷＬｅ４（シェアワード線ＷＬＳｅ４）にゲートが接続されたメモリセルトランジスタＭＴ４の書き込み動作の一例を示す。
セレクトゲート線ＳＧＤＵ１、ＳＧＳＵｏ、ＳＧＳＬｏ及びＳＧＤＬｅ０にＶｓｇを印加して、選択トランジスタＳＴ２、選択トランジスタＳＴ３、選択トランジスタＳＴ７及び選択トランジスタＳＴ８をオンにする。一方、他のセレクトゲート線にはＶｓｓを印加して、選択トランジスタＳＴ１、選択トランジスタＳＴ４、選択トランジスタＳＴ５、選択トランジスタＳＴ６をオフにする。
また、シェアワード線ＷＬＳｅ４に、Ｖｐｇｍを印加する。さらに、シェアワード線ＷＬＳｅ０－３、ＷＬＳｅ５－７及びＷＬＳｏ０－７に、Ｖｐａｓｓを印加する。さらに、ビット線ＢＬに、Ｖｓｓを印加する。これにより、第１サブストリングのメモリセルトランジスタＭＴ４に書き込み動作が行われる。なお、第３サブストリングにおいて、メモリセルトランジスタＭＴ１２のゲートにも、Ｖｐｇｍが印加される。しかし、第３サブストリングのメモリセルトランジスタＭＴのチャネルは、電気的にフローティングとなり、チャネルの電圧は、ブースト電圧Ｖｂｏｏｓｔに増加する。そのため、メモリセルトランジスタＭＴ１２への書き込み動作は行われない。なお、第２サブストリングのメモリセルトランジスタＭＴのチャネルの電圧も、ブースト電圧Ｖｂｏｏｓｔに増加する。
図２３は、本実施形態の半導体記憶装置の第３の例において、メモリピラー（隣接する２つのＮＡＮＤストリング）の等価回路、及びそれぞれのメモリセルトランジスタにワード線を介して印加される電圧を模式的に示す図である。
本実施形態の第３の例として、ワード線ＷＬｅ１２（シェアワード線ＷＬＳｅ４）にゲートが接続されたメモリセルトランジスタＭＴ１２を有する、他のメモリピラーＭＰにおいて、かかるメモリセルトランジスタＭＴ１２への書き込みを抑制する動作の一例を示す。ビット線にＶｄｄを印加すると、選択トランジスタＳＴ６の動作はオフになる。そのため、第３サブストリング内のメモリセルトランジスタのチャネルはブースト電圧Ｖｂｏｏｓｔに増加する。よって、メモリセルトランジスタＭＴ１２への書き込みは抑制される。
図２４は、本実施形態の半導体記憶装置の第４の例において、メモリピラー（隣接する２つのＮＡＮＤストリング）の等価回路、及びそれぞれのメモリセルトランジスタにワード線を介して印加される電圧を模式的に示す図である。
本実施形態の第４の例として、ワード線ＷＬｅ４（シェアワード線ＷＬＳｅ４）にゲートが接続されたメモリセルトランジスタＭＴ４を有する、他のメモリピラーＭＰにおいて、かかるメモリセルトランジスタＭＴ４への書き込みを抑制する動作の一例を示す。ビット線にＶｄｄを印加すると、選択トランジスタＳＴ８の動作はオフになる。そのため、第４サブストリング内のメモリセルトランジスタのチャネルの電圧は、ブースト電圧Ｖｂｏｏｓｔに増加する。さらに、第１サブストリング内のメモリセルトランジスタのチャネルは、第４サブストリング内のメモリセルトランジスタのチャネルと導通している。そのため、第１サブストリング内のメモリセルトランジスタのチャネルの電圧も、ブースト電圧Ｖｂｏｏｓｔに増加する。そのため、かかるメモリセルトランジスタＭＴ４への書き込みは抑制される。
本実施形態の半導体記憶装置によっても、ワード線ＷＬに接続されるトランジスタＴＲ＿ＣＧの数を例えば半分に減少させることができる。そのため、半導体記憶装置の高密度化が可能となる。
なお、本実施形態の半導体記憶装置では、セレクトゲート線の数が増加している（例えば、セレクトゲート線ＳＧＤＬｅ、ＳＧＤＬｏ、ＳＧＳＵｅ、ＳＧＳＵｏ）そのため、セレクトゲート線に接続されたトランジスタＴＲ＿ＳＧの数は増加する。しかし、例えば図１７に示した例では、ワード線ＷＬに接続されるトランジスタＴＲ＿ＣＧの数は半分に減少している。また、一般に、セレクトゲート線ＳＧに印加される最高電圧Ｖｓｇと比較して、ワード線ＷＬに印加される最高電圧Ｖｐｇｍは高い。そのため、選択トランジスタＳＴよりも、ワード線に接続されるトランジスタＴＲ＿ＣＧの方が、高い耐圧が求められる。そのため、トランジスタＴＲ＿ＣＧの方が、選択トランジスタＳＴよりも大型のトランジスタとなる。ここで、半導体記憶装置の高密度化のためには、一つのサブストリングに含まれるメモリセルトランジスタの数を増加させることが求められる。よって、半導体記憶装置を高密度化させる場合には、選択トランジスタＳＴの数の増加による半導体記憶装置の大型化の効果よりも、トランジスタＴＲ＿ＣＧの数の削減による半導体記憶装置の小型化の効果の方が大きくなる。
本実施形態の半導体記憶装置によっても、高密度化が可能な半導体記憶装置の提供が可能となる。
図２５は、本実施形態の半導体記憶装置において、図３及び図４に示す半導体記憶装置のＢ１－Ｂ２切断部端面図である。図２５は図５にメモリピラーＭＰ４、メモリピラーＭＰ５、メモリピラーＭＰ６及びメモリピラーＭＰ７を破線にて追記したものである。
メモリピラーＭＰ５及びメモリピラーＭＰ４内の、セレクトゲート線ＳＧＤＵ１にゲートが接続された選択トランジスタＳＴ８を有する第４サブストリングに含まれるメモリセルトランジスタＭＴについて読み出し動作を行う場合には、セレクトゲート線ＳＧＳＵｏ、ＳＧＤＬ０及びＳＧＳＬｅにゲートが接続された選択トランジスタＳＴ７、選択トランジスタＳＴ２及び選択トランジスタＳＴ１をオンにする。
しかし、セレクトゲート線ＳＧＤＵ１には、メモリピラーＭＰ１に含まれる選択トランジスタＳＴ６のゲートが接続されている。メモリピラーＭＰ１において、この選択トランジスタＳＴ６を有する第３サブストリングに含まれるメモリセルトランジスタＭＴについて読み出し動作を行う場合には、セレクトゲート線ＳＧＤＬについて、さらにＳＧＤＬ２が設けられていることが好ましい。言い換えると、セレクトゲート線ＳＧＳＬｅの上に設けられるセレクトゲート線ＳＧＤＬについては、セレクトゲート線ＳＧＤＬ０とセレクトゲート線ＳＧＤＬ２の少なくとも２種類が設けられていることが好ましい。同様に、セレクトゲート線ＳＧＳＬｏの上に設けられるセレクトゲート線ＳＧＤＬについては、セレクトゲート線ＳＧＤＬ１とセレクトゲート線ＳＧＤＬ３の少なくとも２種類が設けられていることが好ましい。同様に、セレクトゲート線ＳＧＳＵｅの上に設けられるセレクトゲート線ＳＧＬＵについては、セレクトゲート線ＳＧＤＵ０とセレクトゲート線ＳＧＤＵ２の少なくとも２種類が設けられていることが好ましい。同様に、セレクトゲート線ＳＧＳＵｏの上に設けられるセレクトゲート線ＳＧＬＵについては、セレクトゲート線ＳＧＤＵ１とセレクトゲート線ＳＧＤＵ３の少なくとも２種類が設けられていることが好ましい。これにより、図１８および図２０に示すような制御を実施することができる。
本実施形態の半導体記憶装置によっても、高密度化が可能な半導体記憶装置の提供が可能となる。
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１：半導体記憶装置 ２：メモリコントローラ ３：メモリシステム １０：配線層 １１：配線層 １２：配線層 １３：ソース線層 １６：コンタクトプラグ １７：コンタクトプラグ １８：金属配線層 １９：コンタクトプラグ ２０：金属配線層 ２１：メモリセルアレイ ２２：入出力回路 ２３：ロジック制御回路 ２４：シーケンサ ２５：レジスタ ２６：ビジー制御回路 ２７：電圧生成回路 ２７Ａ：第１チャージポンプ回路 ２７Ｂ：第２チャージポンプ回路 ２７Ｃ：第３チャージポンプ回路 ２７Ｄ：第４チャージポンプ回路 ２８：ドライバセット ２８Ａ：偶数ワード線ドライバ ２８Ａ１：第１レギュレータ回路 ２８Ａ２：第２レギュレータ回路 ２８Ａ３：第３レギュレータ回路 ２８Ａ４：第４レギュレータ回路 ２８Ｂ：奇数ワード線ドライバ ２８Ｂ１：第１レギュレータ回路 ２８Ｂ２：第２レギュレータ回路 ２８Ｂ３：第３レギュレータ回路 ２８Ｂ４：第４レギュレータ回路 ２９：ロウデコーダ ２９Ａ：ロウデコーダ ２９Ｂ：ロウデコーダ ３０：センスアンプ ３１：半導体層 ３２：絶縁層 ３３：絶縁層 ３４：絶縁層 ３５：ＡｌＯ層 ３６：バリアメタル層 ３７：絶縁層 ４０：半導体層 ４１：絶縁層 ４２：導電層 ４３：絶縁層 ４５：ＡｌＯ層 ４６：絶縁層 ４７：バリアメタル層 ４８：絶縁層 ５０：ＮＡＮＤストリング ７０：センスアンプ ７１：入出力用パッド群 ７２：ロジック制御用パッド群 ＢＬ：ビット線 ＢＬＫ：ブロック Ｃ：結合容量 ＣＥｎ：チップイネーブル信号 ＣＧ：信号線 ＣＬＥ：コマンドラッチイネーブル信号 ＣＭＤ：コマンド ＤＡＴ：データ ＤＱ：信号 ＳＵ：ストリングユニット ＭＰ：同一メモリピラー ＭＴ：メモリセルトランジスタ Ｒ：抵抗成分 ＲＥｎ：リードイネーブル信号 ＳＧ：信号線 ＳＧＤ：セレクトゲート線 ＳＧＳ：セレクトゲート線 ＳＬ：ソース線 ＳＬ：スリット ＳＴ：選択トランジスタ ＳＴＳ：ステータス情報 ＷＬｅ：偶数ワード線 ＷＬｏ：奇数ワード線 ＷＰｎ：ライトプロテクト信号

Claims (6)

  1. 基板と、
    前記基板から第１方向に延伸し、
    互いに電気的に直列に接続され、第１端部と、第２端部と、を有する複数の第１メモリセルトランジスタと、
    前記第１端部に電気的に接続された第１選択トランジスタと、
    前記第２端部に電気的に接続された第２選択トランジスタと、
    互いに電気的に直列に接続され、第３端部と、第４端部と、を有し、前記複数の第１メモリセルトランジスタと電気的に絶縁された複数の第２メモリセルトランジスタと、
    前記第１選択トランジスタと前記第３端部を電気的に接続する第３選択トランジスタと、
    前記第２選択トランジスタと前記第４端部を電気的に接続する第４選択トランジスタと、
    互いに電気的に直列に接続され、第５端部と、第６端部と、を有する複数の第３メモリセルトランジスタと、
    前記第２選択トランジスタ及び前記第４選択トランジスタと前記第５端部を電気的に接続する第５選択トランジスタと、
    前記第６端部に電気的に接続された第６選択トランジスタと、
    互いに電気的に直列に接続され、第７端部と、第８端部と、を有し、前記複数の第３メモリセルトランジスタと電気的に絶縁された複数の第４メモリセルトランジスタと、
    前記第２選択トランジスタ、前記第４選択トランジスタ及び前記第５選択トランジスタと前記第７端部を電気的に接続する第７選択トランジスタと、
    前記第６選択トランジスタと前記第８端部を電気的に接続する第８選択トランジスタと、
    を有する第１メモリピラーと、
    前記基板の上に、前記基板の基板面に平行に設けられ、前記第１メモリピラーの第１側と対向し、前記第１選択トランジスタのゲートと電気的に接続された第１セレクトゲート線と、
    前記第１セレクトゲート線の上に、前記基板の基板面に平行に設けられ、前記第１メモリピラーの前記第１側と対向し、前記複数の第１メモリセルトランジスタのゲートとそれぞれ電気的に接続された複数の第１ワード線と、
    前記複数の第１ワード線の上に、前記基板の基板面に平行に設けられ、前記第１メモリピラーの前記第１側と対向し、前記第２選択トランジスタのゲートと電気的に接続された第２セレクトゲート線と、
    前記基板の上に、前記基板の前記基板面に平行に設けられ、前記第１セレクトゲート線と前記第１方向における位置が同じであり、前記第１メモリピラーの第２側と対向し、前記第３選択トランジスタのゲートと電気的に接続された第３セレクトゲート線と、
    前記第３セレクトゲート線の上に、前記基板の基板面に平行に設けられ、前記複数の第１ワード線と前記第１方向における位置がそれぞれ同じであり、前記第１メモリピラーの前記第２側と対向し、前記複数の第２メモリセルトランジスタのゲートと電気的に接続された複数の第２ワード線と、
    前記複数の第２ワード線の上に、前記基板の基板面に平行に設けられ、前記第２セレクトゲート線と前記第１方向における位置が同じであり、前記第１メモリピラーの第２側と対向し、前記第４選択トランジスタのゲートと電気的に接続された第４セレクトゲート線と、
    前記基板の上に、前記基板の基板面に平行に設けられ、前記第１メモリピラーの第１側と対向し、前記第５選択トランジスタのゲートと電気的に接続された第５セレクトゲート線と、
    前記第５セレクトゲート線の上に、前記基板の基板面に平行に設けられ、前記第１メモリピラーの前記第１側と対向し、前記複数の第３メモリセルトランジスタのゲート及び前記複数の第１ワード線とそれぞれ電気的に接続された複数の第３ワード線と、
    前記複数の第３ワード線の上に、前記基板の基板面に平行に設けられ、前記第１メモリピラーの前記第１側と対向し、前記第６選択トランジスタのゲートと電気的に接続された第６セレクトゲート線と、
    前記基板の上に、前記基板の前記基板面に平行に設けられ、前記第５セレクトゲート線と前記第１方向における位置が同じであり、前記第１メモリピラーの第２側と対向し、前記第７選択トランジスタのゲートと電気的に接続された第７セレクトゲート線と、
    前記第７セレクトゲート線の上に、前記基板の基板面に平行に設けられ、前記複数の第３ワード線と前記第１方向における位置がそれぞれ同じであり、前記第１メモリピラーの前記第２側と対向し、前記複数の第４メモリセルトランジスタのゲート及び前記複数の第２ワード線とそれぞれ電気的に接続された複数の第４ワード線と、
    前記複数の第４ワード線の上に、前記基板の基板面に平行に設けられ、前記第６セレクトゲート線と前記第１方向における位置が同じであり、前記第１メモリピラーの第２側と対向し、前記第８選択トランジスタのゲートと電気的に接続された第８セレクトゲート線と、
    を備える半導体記憶装置。
  2. 前記第１セレクトゲート線、前記第２セレクトゲート線、前記第７セレクトゲート線及び前記第８セレクトゲート線に第１電圧を印加し、
    前記第３セレクトゲート線、前記第４セレクトゲート線、前記第５セレクトゲート線及び前記第６セレクトゲート線に前記第１電圧より高い第２電圧を印加し、
    前記複数の第１ワード線のうちの一つに前記第１電圧より高く前記第２電圧より低い第３電圧を印加し、
    前記複数の第２ワード線及びその他の前記複数の第１ワード線に前記第２電圧より高い第４電圧を印加する、
    制御回路をさらに備える、
    請求項１記載の半導体記憶装置。
  3. 前記第３セレクトゲート線、前記第４セレクトゲート線、前記第５セレクトゲート線及び前記第６セレクトゲート線に第１電圧を印加し、
    前記第１セレクトゲート線、前記第２セレクトゲート線、前記第３セレクトゲート線及び前記第４セレクトゲート線に前記第１電圧より高い第２電圧を印加し、
    前記複数の第１ワード線のうちの一つに前記第１電圧より高く前記第２電圧より低い第３電圧を印加し、
    前記複数の第２ワード線及びその他の前記複数の第１ワード線に前記第２電圧より高い第４電圧を印加する、
    制御回路をさらに備える、
    請求項１記載の半導体記憶装置。
  4. 前記第１セレクトゲート線、前記第２セレクトゲート線、前記第３セレクトゲート線、前記第４セレクトゲート線、前記第５セレクトゲート線、前記第７セレクトゲート線及び前記第８セレクトゲート線に第１電圧を印加し、
    前記第６セレクトゲート線に前記第１電圧より高い第２電圧を印加し、
    前記複数の第１ワード線のうちの一つに前記第２電圧より高い第５電圧を印加し、
    前記複数の第２ワード線及びその他の前記複数の第１ワード線に前記第５電圧より低い第６電圧を印加し、
    前記第１ビット線に前記第２電圧より低い第７電圧を印加する、
    制御回路をさらに備える、
    請求項１記載の半導体記憶装置。
  5. 前記第１セレクトゲート線、前記第４セレクトゲート線、前記第５セレクトゲート線及び前記第６セレクトゲート線に第１電圧を印加し、
    前記第２セレクトゲート線、前記第３セレクトゲート線、前記第７セレクトゲート線及び前記第８セレクトゲート線に前記第１電圧より高い第２電圧を印加し、
    前記複数の第１ワード線のうちの一つに前記第２電圧より高い第５電圧を印加し、
    前記複数の第２ワード線及びその他の前記複数の第１ワード線に前記第５電圧より低い第６電圧を印加し、
    前記第１ビット線に前記第２電圧より低い第７電圧を印加する、
    制御回路をさらに備える、
    請求項１記載の半導体記憶装置。
  6. 前記基板から前記第１方向に延伸し、
    互いに電気的に直列に接続され、第９端部と、第１０端部と、を有する複数の第５メモリセルトランジスタと、
    前記第９端部に電気的に接続された第９選択トランジスタと、
    前記第１０端部に電気的に接続された第１０選択トランジスタと、
    互いに電気的に直列に接続され、第１１端部と、第１２端部と、を有し、前記複数の第５メモリセルトランジスタと電気的に絶縁された複数の第６メモリセルトランジスタと、
    前記第９選択トランジスタと前記第１１端部を電気的に接続する第１１選択トランジスタと、
    前記第１０選択トランジスタと前記第１２端部を電気的に接続する第１２選択トランジスタと、
    互いに電気的に直列に接続され、第１３端部と、第１４端部と、を有する複数の第７メモリセルトランジスタと、
    前記第１０選択トランジスタ及び前記第１２選択トランジスタと前記第１３端部を電気的に接続する第１３選択トランジスタと、
    前記第１４端部に電気的に接続された第１４選択トランジスタと、
    互いに電気的に直列に接続され、第１５端部と、第１６端部と、を有し、前記複数の第７メモリセルトランジスタと電気的に絶縁された複数の第８メモリセルトランジスタと、
    前記第１０選択トランジスタ、前記第１２選択トランジスタ及び前記第１３選択トランジスタと前記第１５端部を電気的に接続する第１５選択トランジスタと、
    前記第８選択トランジスタと前記第１６端部を電気的に接続する第１６選択トランジスタと、
    を有する第２メモリピラーと、
    前記複数の第１ワード線の上に、前記基板の基板面に平行に設けられ、前記第２メモリピラーの第３側と対向し、前記第１０選択トランジスタのゲートに電気的に接続された第９セレクトゲート線と、
    前記複数の第２ワード線の上に、前記基板の基板面に平行に設けられ、前記第２メモリピラーの第４側と対向し、前記第１２選択トランジスタのゲートに電気的に接続された第１０セレクトゲート線と、
    前記複数の第３ワード線の上に、前記基板の基板面に平行に設けられ、前記第２メモリピラーの前記第３側と対向し、前記第１４選択トランジスタのゲートに電気的に接続された第１１セレクトゲート線と、
    前記複数の第４ワード線の上に、前記基板の基板面に平行に設けられ、前記第２メモリピラーの前記第４側と対向し、前記第１６選択トランジスタのゲートに電気的に接続された第１２セレクトゲート線と、
    をさらに備え、
    前記複数の第１ワード線は、前記複数の第５メモリセルトランジスタのゲート及び前記複数の第７メモリセルトランジスタのゲートにそれぞれ電気的に接続され、
    前記複数の第２ワード線は、前記複数の第６メモリセルトランジスタのゲート及び前記複数の第８メモリセルトランジスタのゲートにそれぞれ接続され、
    前記第１セレクトゲート線は前記第９選択トランジスタのゲートにさらに電気的に接続され、
    前記第３セレクトゲート線は前記第１１選択トランジスタのゲートにさらに電気的に接続され、
    前記第５セレクトゲート線は前記第１３選択トランジスタのゲートにさらに電気的に接続され、
    前記第７セレクトゲート線は前記第１５選択トランジスタのゲートにさらに電気的に接続された、
    請求項１記載の半導体記憶装置。
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