JP2017162526A - 記憶装置 - Google Patents

Abstract

【課題】 高効率の書き込みが可能な記憶装置を提供する。
【解決手段】 一実施形態によれば、第１および第２トランジスタは、一端をビット線と接続されている。第１セルトランジスタ群は、一端を第１トランジスタの他端と接続され、第１セルトランジスタを含む。第２セルトランジスタ群は、一端を第２トランジスタの他端と接続され、第２セルトランジスタを含む。コントローラは、第１セルトランジスタのゲートおよび第２セルトランジスタのゲートに第１電位を印加している間に、第１トランジスタのゲートおよび第２トランジスタのゲートに順に第２電位を印加し、第１トランジスタのゲートへの第２電位の印加および第２トランジスタのゲートへの第２電位の印加の後に、第１セルトランジスタのゲートおよび第２セルトランジスタのゲートに第１電位より高い第３電位を印加するように構成されている。
【選択図】 図６

Description

実施形態は、記憶装置に関する。

３次元に配列されたメモリセルを含んだ記憶装置が知られている。

特開２０１４−４４７８４号公報

高効率の書き込みが可能な記憶装置を提供しようとするものである。

一実施形態による記憶装置は、第１トランジスタ、第１セルトランジスタ群、第２トランジスタ、第２セルトランジスタ群、およびコントローラを含む。第１トランジスタは、一端を第１ビット線と接続されている。第１セルトランジスタ群は、一端を第１トランジスタの他端と接続され、第１セルトランジスタを含む。第２トランジスタは、一端を第１ビット線と接続されている。第２セルトランジスタ群は、一端を第２トランジスタの他端と接続され、第２セルトランジスタを含む。コントローラは、第１セルトランジスタのゲートおよび第２セルトランジスタのゲートに第１電位を印加している間に、第１トランジスタのゲートおよび第２トランジスタのゲートに順に第２電位を印加し、第１トランジスタのゲートへの第２電位の印加および第２トランジスタのゲートへの第２電位の印加の後に、第１セルトランジスタのゲートおよび第２セルトランジスタのゲートに第１電位より高い第３電位を印加するように構成されている。

第１実施形態の記憶装置、コントローラ、およびホスト装置を示す。 第１実施形態の記憶装置のセルアレイの一部の要素および接続、ならびに関連する要素を示す。 第１実施形態の記憶装置のセルアレイの一部の構造の断面を示す。 第１実施形態の記憶装置のセルアレイの一部の構造の断面を詳細に示す。 第１実施形態の記憶装置のデータを書き込まれたセルトランジスタの閾値電圧の分布を示す。 第１実施形態の記憶装置での書き込みの間のいくつかのノードの電位を時間に沿って示す。 第１実施形態の記憶装置での書き込みの間のストリングのいくつかの状態を示す。 第１実施形態の記憶装置での書き込みの間に選択ワード線に印加される電位を示す。 第１実施形態の記憶装置での書き込みの間にコントローラから記憶装置に送信される信号を時間に沿って示す。 第１実施形態の記憶装置のアドレス信号の詳細を示す。 第１実施形態の記憶装置のデータラッチおよびデータラッチによるデータの保持を示す。 第１実施形態の記憶装置での書き込みおよび通常の書き込みを時間に沿って示す。 第１実施形態の記憶装置での書き込みの間にコントローラから記憶装置に送信される信号の別の例を時間に沿って示す。 第２実施形態の記憶装置での書き込みの間のいくつかのノードの電位を時間に沿って示す。 図１４に続く時刻でのいくつかのノードの電位を時間に沿って示す。 図１４に続く時刻でのいくつかのノードの電位の別の例を時間に沿って示す。 第２実施形態の記憶装置での書き込みの間に選択ワード線に印加される電位を示す。 第２実施形態の記憶装置での書き込みの間にコントローラから記憶装置に送信される信号を時間に沿って示す。 第２実施形態の記憶装置のセンスアンプおよびデータラッチを示す。 第２実施形態の記憶装置での書き込みおよび通常の書き込みを時間に沿って示す。 第３実施形態の記憶装置のセルアレイの要素および接続ならびに関連する要素を示す。 第３実施形態の記憶装置のメモリセルアレイの一部の斜視図である。 第３実施形態の記憶装置での書き込みの間のいくつかのノードの電位を時間に沿って示す。

以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能および構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される場合がある。ある実施形態についての記述はすべて、明示的にまたは自明的に排除されない限り、別の実施形態の記述としても当てはまる。各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。各機能ブロックが、以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。

（第１実施形態）
（構成（構造））
図１に示されているように、第１実施形態のメモリシステム１００は、半導体記憶装置１、およびメモリコントローラ２を含む。メモリシステム１００は、ホスト装置２００と通信する。記憶装置１は、例えばＮＡＮＤ型フラッシュメモリである。

メモリコントローラ２は、ホスト装置２００から命令を受け取り、受け取られた命令に基づいて記憶装置１を制御する。メモリコントローラ２は、例えばＣＰＵ（central processing unit）等のプロセッサ２１０、ＲＯＭ（read only memory）２２０、ＲＡＭ（random access memory）２３０、メモリインターフェイス２４０、ホストインターフェイス２５０等の要素を含む。

ＲＯＭ２２０に保持されているプログラムがプロセッサ２１０によって実行されることによって、メモリコントローラ２は種々の動作を行う。ＲＡＭ２３０は、一時的なデータを保持する。メモリインターフェイス２４０は、記憶装置１と接続され、メモリコントローラ２と記憶装置１との通信を司る。ホストインターフェイス２５０は、バスを介してホスト装置２００と接続され、メモリコントローラ２とホスト装置２００との通信を司る。

メモリコントローラ２は、信号ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＲＢｎ、Ｉ／Ｏを使用して、記憶装置１を制御し、記憶装置１の状態を知る。信号ＣＬＥおよびＡＬＥは、信号ＣＬＥおよびＡＬＥと並行して記憶装置１に流れる信号Ｉ／Ｏがそれぞれコマンドおよびアドレスであることを記憶装置１に通知する。信号ＷＥｎは、信号ＷＥｎと並行して記憶装置１に流れる信号Ｉ／Ｏを記憶装置１に取り込むことを指示する。信号の名称の末尾のｎは、信号がローレベルの場合に有効であることを意味する。信号ＲＥｎは、記憶装置１に信号Ｉ／Ｏを出力することを指示する。信号ＲＢｎは、記憶装置１がレディー状態（メモリコントローラ２からの命令を受け付ける状態）であるか、ビジー状態（メモリコントローラ２からの命令を受け付けない状態）であるかを示し、ローレベルによってビジー状態を示す。信号Ｉ／Ｏは、例えば８ビットの幅を有し、データの実体であり、コマンド（ＣＭＤ）、書き込みデータまたは読み出しデータ（ＤＡＴ）、およびアドレス信号（ＡＤＤ）等を含む。

記憶装置１は、メモリセルアレイ１１、シーケンサ（コントローラ）１２、ドライバ１３、ロウデコーダ１４、センスアンプおよびデータラッチ１５、ならびにカラムデコーダ１６等の要素を含む。

セルアレイ１１は、複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を含む。ブロックＢＬＫは、例えばデータの消去単位であり、各ブロックＢＬＫ中のデータは一括して消去される。ただし、１つのブロックＢＬＫより小さい単位（例えばブロックＢＬＫの半分）でデータが消去されてもよい。

各ブロックＢＬＫは、複数のストリングユニット（ストリング群）ＳＵ（ＳＵ０、ＳＵ１、…）を含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＳＴＲ（ＳＴＲ０、ＳＴＲ１、…）を含む。各ストリングＳＴＲは複数のメモリセル（図示せず）を含む。セルアレイ１１中には、ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬ、選択ゲート線（図示せず）等の要素も設けられている。ある複数のメモリセルによる記憶空間は、１または複数のページを構成する。

シーケンサ１２は、コマンドを受け取り、コマンドに基づくシーケンスに従ってドライバ１３、ならびにセンスアンプおよびデータラッチ１５を制御する。ドライバ１３は、アドレス信号ＡＤＤ中のロウアドレス信号を受け取り、ロウアドレス信号に基づいて、ワード線ＷＬ、選択ゲート線、およびソース線ＳＬ等の配線に印加される種々の電位をロウデコーダ１４に供給する。ドライバ１３は、後述の複数のドライバを含む。

ロウデコーダ１４は、ロウアドレス信号を受け取り、ロウアドレス信号に基づいて、ブロックＢＬＫを選択する。選択されたブロックＢＬＫに、ドライバ１３からの電位が転送される。

センスアンプおよびデータラッチ１５は、シーケンサ１２の制御に従って、メモリセルからデータを読み出し、またデータをメモリセルに書き込む。センスアンプおよびデータラッチ１５は、複数のデータラッチを含み、例えば４つのデータラッチＤＬ０、ＤＬ１、ＤＬ２、およびＤＬ３（図示せず）を含む。各データラッチは、１ページの大きさのデータを保持できる。データラッチＤＬ０は、いわゆるページバッファとして機能する。記憶装置１へのデータは、ページバッファにより受け取られ、記憶装置１から送信されるデータはページバッファから送信される。

カラムデコーダ１６は、アドレス信号ＡＤＤ中のカラムアドレス信号を受け取り、カラムアドレス信号に基づいてカラムを選択してセンスアンプおよびデータラッチ１５を制御する。

セルアレイの一部および関連する要素は、図２のように接続されている。各ブロックＢＬＫは、ストリングユニットＳＵ０〜ＳＵｋを含む。ｋは、自然数であり、以下の記述では例として３である。

ビット線ＢＬ０〜ＢＬｍ（ｍは自然数）の各々は、各ブロックＢＬＫにおいて、４つのストリングユニットＳＵ０〜ＳＵ３の各々からの１つのストリングＳＴＲと接続されている。

各ストリングＳＴＲは、選択ゲートトランジスタＳＳＴｂ（ＳＳＴｂ０〜ＳＳＴｂ３）、選択ゲートトランジスタＳＳＴ（ＳＳＴ０〜ＳＳＴ３、）メモリセルトランジスタＭＴ０〜ＭＴｎ、および選択ゲートトランジスタＳＤＴ（ＳＤＴ０〜ＳＤＴ３）を含む。ｎは自然数である。トランジスタＳＳＴｂ、ＳＳＴ、ＭＴ、ＳＤＴは、この順で、ソース線ＳＬと１つのビット線ＢＬとの間に直列に接続されている。セルトランジスタＭＴは、制御ゲート電極（ワード線ＷＬ）と、周囲から絶縁された電荷蓄積膜とを含み、電荷蓄積膜中の電荷の量に基づいてデータを不揮発に保持することができる。

相違する複数のビット線ＢＬの各々と接続された１つのストリングＳＴＲの組は１つのストリングユニットＳＵを構成する。各ストリングユニットＳＵにおいて、各ｘ（ｘは０およびｎ以下の自然数のいずれか）について、セルトランジスタＭＴｘのゲートは、ワード線ＷＬｘに接続されている。さらに、各ブロックＢＬＫにおいて、相違するストリングユニットＳＵ中のワード線ＷＬｘも相互に接続されている。１つのストリングユニットＳＵ中でワード線ＷＬを共有するセルトランジスタＭＴの組は、セルユニットＣＵと称される。

各ｙ（ｙは０およびｋ（＝３）以下の自然数のいずれか）について、トランジスタＳＤＴｙ、ＳＳＴｙ、およびＳＳＴｂｙは、ストリングユニットＳＵｙに属する。

各ｙについて、ストリングユニットＳＵｙの複数のストリングＳＴＲの各々のトランジスタＳＤＴｙのゲートは選択ゲート線ＳＧＤＬｙに接続されている。各ｙについて、ストリングユニットＳＵｙの複数のストリングＳＴＲの各々のトランジスタＳＳＴｙのゲートは選択ゲート線ＳＧＳＬｙに接続されている。各ｙについて、ストリングユニットＳＵｙの複数のストリングＳＴＲの各々のトランジスタＳＳＴｂｙのゲートは選択ゲート線ＳＧＳｂＬｙに接続されている。

１つのブロックＢＬＫ中の複数のストリングユニットＳＵの選択ゲート線ＳＧＳＬは相互に接続されていてもよい。また、１ブロックＢＬＫ中の複数のストリングユニットＳＵの選択ゲート線ＳＧＳｂＬは相互に接続されていてもよい。

各ｘおよびｙについて、ロウデコーダ１４は、選択された１つのブロックＢＬＫでのみ、トランジスタＸＦＲを介して選択ゲート線ＳＧＤＬｙをＳＧ線ＳＧＤｙに接続し、選択ゲート線ＳＧＳＬｙをＳＧ線ＳＧＳｙに接続し、選択ゲート線ＳＧＳｂＬｙをＳＧ線ＳＧＳｂｙに接続し、ワード線ＷＬｘをＣＧ線ｘに接続する。そのために、ロウデコーダ１４は、各ブロックＢＬＫのための１つのブロックデコーダ１４ａ（１４ａ０）を含む。

各ｙについて、ＳＧ線ＳＧＤｙはドライバＳＧＤｄｒｖｙにより駆動され、ＳＧ線ＳＧＳｙはドライバＳＧＳｄｒｖｙにより駆動され、ＳＧ線ＳＧＳｂｙはドライバＳＧＳｂｄｒｖｙにより駆動される。各ｘについて、ＣＧ線ＣＧｘはドライバＣＧｄｒｖｘにより駆動される。ソース線ＳＬは、ドライバＳＬｄｒｖにより駆動される。

ドライバＳＧＤｄｒｖ、ＳＧＳｄｒｖ、ＳＧＳｂｄｒｖ、ＣＧｄｒｖ、およびＳＬｄｒｖは、シーケンサ１２の制御に従って、データの読み出し、書き込み、または消去の際に、接続された配線に種々の電圧を印加する。

セルアレイ１１は、例えば図３および図４に示されている構造を有する。図３は、セルアレイ１１を実現し得る構造の例を示しており、ｘ軸に沿って４つのストリングユニットＳＵを示す。図４は、図３の一部を詳細に示す。図３および図４は、ｎ＝７の例を示す。

基板２０の表面にｐ型のウェル領域ｐＷが設けられており、ウェル領域ｐＷ上にＤ３軸に沿って半導体柱ＳＰが設けられている。半導体柱ＳＰの側面はトンネル絶縁膜ＴＩにより覆われている。トンネル絶縁膜ＴＩの側面は、電荷蓄積膜ＣＩにより覆われている。電荷蓄積膜ＣＩは、絶縁性または導電性であり、側面をブロック絶縁膜ＢＩにより覆われている。半導体柱ＳＰは、ストリングＳＴＲの電流経路として機能し、セルトランジスタＭＴおよび選択ゲートトランジスタＳＤＴ、ＳＳＴ、およびＳＳＴｂのためのチャネルが形成される領域を提供する。トンネル絶縁膜ＴＩ、電荷蓄積膜ＣＩ、およびブロック絶縁膜ＢＩは、図４にのみ示されている。

ウェル領域ｐＷの上方において、導電性の選択ゲート線ＳＧＳｂＬおよびＳＧＳＬ、導電性の複数のワード線ＷＬ（ＷＬ０〜ＷＬ７）、および導電性の複数の選択ゲート線ＳＧＤＬがＤ１２面に沿って広がっている。複数の選択ゲート線ＳＧＤＬは、相互に接続されている（図示せず）。選択ゲート線ＳＧＳｂＬおよびＳＧＳＬ、ワード線ＷＬ０〜ＷＬ７の組、および選択ゲート線ＳＧＤＬの組は、この順にＤ３軸に沿って間隔を有して並んでいる。選択ゲート線ＳＧＳｂＬおよびＳＧＳＬ、ワード線ＷＬ、および選択ゲート線ＳＧＤＬは、ブロック絶縁膜ＢＩと接している。

半導体柱ＳＰ、トンネル絶縁膜ＴＩ、電荷蓄積膜ＣＩ、およびブロック絶縁膜ＢＩのうちの選択ゲート線ＳＧＳｂＬと交わる部分は選択ゲートトランジスタＳＳＴｂとして機能し、選択ゲート線ＳＧＳＬと交わる部分は選択ゲートトランジスタＳＳＴとして機能し、ワード線ＷＬと交わる部分はセルトランジスタＭＴとして機能する。

Ｄ３軸に沿って並ぶトランジスタＳＳＴｂ、ＳＳＴ、ＭＴ、ＳＤＴが１つのストリングＳＴＲに含まれているトランジスタに相当する。

半導体柱ＳＰのＤ３軸に沿って上方にビット線ＢＬが設けられている。ビット線ＢＬは、Ｄ１軸に沿って延び、Ｄ２軸に沿って間隔を有している。１つのビット線ＢＬは、プラグＶＰ１およびＶＰ２を介して複数のストリングＳＴＲの上端と接続されている。

複数のストリングＳＴＲがＤ２軸上の異なる座標に設けられている。このようなＤ２軸上の異なる座標に設けられている複数のストリングＳＴＲが、ストリングユニットＳＵに含まれるストリングＳＴＲに相当する。

図３においてビット線ＢＬと接続されていないストリングＳＴＲは、図３の面と異なる面（Ｄ２軸上で図３と異なる座標上）に位置するが、便宜上、図３に描かれている。

各ストリングユニットＳＵにおいて、選択ゲート線ＳＧＤＬ、ワード線ＷＬ、および選択ゲート線ＳＧＳＬならびにＳＧＳｂＬは、このストリングユニットＳＵ中の全ての半導体柱ＳＰの側面上のブロック絶縁膜ＢＩを囲んでいる。

ウェル領域ｐＷの表面の領域内には、ｎ^＋型不純物の拡散層ｎｄがさらに設けられている。拡散層ｎｄはコンタクトプラグＣＰ１の下端と接続されている。コンタクトプラグＣＰ１は、Ｄ２軸とＤ３軸とからなる面に沿って広がっている。コンタクトプラグＣＰ１の上端はソース線ＳＬと接続されている。ソース線ＳＬは、図３では省略されている。

セルアレイ１１の構造については、例えば、“三次元積層不揮発性半導体メモリ”という米国特許出願公開２００９／０２６７１２８号公報に記載されている。また、“三次元積層不揮発性半導体メモリ”という米国特許出願公開２００９／０２６８５２２号公報、“不揮発性半導体記憶装置及びその製造方法”という米国特許出願公開２０１０／０２０７１９５号公報、“半導体メモリ及びその製造方法”という米国特許出願公開２０１１／０２８４９４６号公報に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

記憶装置１は、１つのセルトランジスタＭＴで１ビットのデータを保持することができる。図５は、１セルトランジスタ当たり１ビットのデータを書き込まれたセルトランジスタＭＴの閾値電圧の分布を示す。書き込みの結果、各セルトランジスタＭＴの閾値電圧は、保持されるデータに応じた値を有する。ある同じデータを保持する複数のセルトランジスタＭＴであっても、互いに相違する閾値電圧を有し得る。このため、ある同じデータを保持する複数のトランジスタＭＴの閾値電圧は１つの分布を形成する。“０”データを保持するセルトランジスタＭＴは、電荷蓄積膜ＣＩに電子を注入されており、“１”データを保持するいずれのセルトランジスタＭＴの閾値電圧よりも高い閾値電圧を有する。“１”データを保持するセルトランジスタＭＴは、その電荷蓄積膜ＣＩに電子を注入されておらず、消去状態にある。

セルトランジスタＭＴに保持されているデータの読み出しは、このセルトランジスタＭＴの閾値電圧がいずれの分布に属するかの割り出しを通じて行われる。分布の割り出しは、２つの分布の間の読み出し電圧ＶＲを用いて行われる。読み出し電圧ＶＲ以上の閾値電圧を有するセルトランジスタＭＴは、読み出し電圧ＶＲを受け取ってもオフを維持する。一方、読み出し電圧ＶＲ未満の閾値電圧を有するセルトランジスタＭＴは、読み出し電圧ＶＲを受け取ると、オンする。電圧Ｖｖｆは、ベリファイにより使用され、読み出し電圧ＶＲより高い。ベリファイは、書き込み対象のセルトランジスタＭＴの電荷蓄積膜ＣＩへの電子の注入後に当該セルトランジスタＭＴが目標の閾値電圧を有するかの確認を指す。セルトランジスタＭＴは、電荷蓄積膜ＣＩへの電子の注入後のベリファイによって電圧Ｖｖｆより高い閾値電圧を有すると判断されると、“０”データを保持する状態になったと判断される。

記憶装置１は、１つのセルトランジスタＭＴで２ビット以上のデータを保持することもできる。

（動作）
次に、図６を参照して、第１実施形態の記憶装置の書き込みについて記述される。図６は、記憶装置１での書き込みの間の、選択された１つのブロックＢＬＫでのいくつかのノードの電位を時間に沿って示す。

ビット線ＢＬの電位は、“０”データを書き込まれるセルトランジスタＭＴを含んだストリング（“０”書き込みストリング）ＳＴＲと接続されたビット線ＢＬと、“１”データを書き込まれるセルトランジスタＭＴを含んだストリング（“１”書き込みストリング）ＳＴＲと接続されたビット線ＢＬの両方を示す。書き込みでは、１つのセルトランジスタＭＴに１ビットのデータが書き込まれ、例えば１つのセルユニットＣＵに１ページのデータが書き込まれる。

図６に示されるように、書き込みの開始の時点で、シーケンサ１２は、選択ブロックＢＬＫ中の全てのビット線ＢＬ、全ての選択ゲート線ＳＧＤＬ０〜ＳＧＤＬ３、および全てのワード線ＷＬに、接地電位ＶＳＳ（＝０）を印加している。このため、全ての選択ゲートトランジスタＳＤＴ０〜ＳＤＴ３はオフしている。また、シーケンサ１２は、書き込みの間、全ての選択ゲート線ＳＧＳＬ０〜ＳＧＳＬ３、およびＳＧＳｂＬ０〜ＳＧＳｂＬ３を電位ＶＳＳに維持しており、よって、選択ゲートトランジスタＳＳＴ０〜ＳＳＴ３、およびＳＳＴｂ０〜ＳＳＴｂ３はオフのままである。

時刻ｔ１において、シーケンサ１２は、全てのワード線（選択ワード線および全ての非選択ワード線）ＷＬに電位ＶＰＡＳＳを印加する。選択ワード線ＷＬは書き込みのためにロウアドレス信号により特定されるワード線ＷＬであり、非選択ワード線ＷＬは選択ワード線ＷＬ以外のワード線ＷＬである。電位ＶＰＡＳＳは、“０”書き込みストリングＳＴＲでは非選択ワード線ＷＬと接続されたセルトランジスタ（選択セルトランジスタ）ＭＴへの書き込みを抑制しつつ、“１”書き込みストリングＳＴＲでは選択セルトランジスタＭＴでの閾値上昇を抑制できる程度にカップリングによりチャネルを上昇させることのできる大きさを有する。

時刻ｔ１において、全ての選択ゲートトランジスタＳＤＴ０〜ＳＤＴ３はオフしている。このため、電位ＶＰＡＳＳの印加により、選択ブロックＢＬＫ中の全てのストリングＳＴＲのチャネルは、一様に、電位ＶＰＡＳＳへと、または電位ＶＰＡＳＳに近い大きさの電位へと上昇する（ブーストされる）。

シーケンサ１２は、時刻ｔ２から、ストリングユニットＳＵ０の選択ワード線ＷＬと接続されたセルユニット（選択セルユニット）ＣＵに書き込まれるデータＳＵ０＿Ｄａｔａに対応する電位をビット線ＢＬに印加する。具体的には、“０”書き込みストリングと接続されたビット線（“０”書き込みビット線）ＢＬは、電位ＶＳＳを印加される。一方、“１”書き込みストリングと接続されたビット線（“１”書き込みビット線）ＢＬは、電位ＶＩＮＨを印加される。電位ＶＩＮＨは、電位ＶＳＳより高く、例えば電位ＶＰＡＳＳの大きさに近い大きさを有する。

シーケンサ１２は、時刻ｔ３から時刻ｔ４にわたって、選択ゲート線ＳＧＤＬ０に電位ＶＳＧＤを印加する。電位ＶＳＧＤは、電位ＶＳＳより高く、また、“０”書き込みビット線ＢＬと接続された選択ゲートトランジスタＳＤＴ＿０をオンに維持しつつ、“１”書き込みビット線ＢＬと接続された選択ゲートトランジスタＳＤＴ＿０をオフさせる大きさを有する。電圧ＶＳＧＤの印加により、“０”書き込みビット線ＢＬと接続された選択ゲートトランジスタＳＤＴ＿０はオンする。この結果、“０”書き込みストリングＳＴＲ０のチャネルは、“０”書き込みビット線ＢＬと接続され、電位ＶＳＳを印加されている状態になる。一方、電圧ＶＳＧＤの印加によっても、“１”書き込みビット線ＢＬと接続された選択ゲートトランジスタＳＤＴ＿０はオフを維持する。この結果、“１”書き込みストリングＳＴＲ０のチャネルは、“１”書き込みビット線ＢＬから切断されていて電気的に浮遊する。

時刻ｔ５において、シーケンサ１２は、時刻ｔ２からのビット線ＢＬへの電位の印加を停止する。このように、データＳＵ０＿Ｄａｔａに対応する電位がビット線ＢＬに印加されている間、対応するトランジスタＳＤＴ０のゲートに電位ＶＳＧＤが印加されて、ストリングユニットＳＵ０の“０”書き込みストリングＳＴＲがビット線ＢＬに接続され、“１”書き込みストリングはビット線ＢＬから切断される。

シーケンサ１２は、時刻ｔ５から、ストリングユニットＳＵ１〜ＳＵ３について、時刻ｔ２から時刻ｔ５でのストリングユニットＳＵ０についてと同様に電位を印加する。すなわち、時刻ｔ５から時刻ｔ８にわたってストリングユニットＳＵ１の選択セルユニットＣＵに書き込まれるデータＳＵ１＿Ｄａｔａに対応する電位がビット線ＢＬに印加され、時刻ｔ６から時刻ｔ７にわたって、選択ゲート線ＳＧＤＬ１に電位ＶＳＧＤが印加される。また、時刻ｔ８から時刻ｔ１１にわたってストリングユニットＳＵ２の選択セルユニットＣＵに書き込まれるデータＳＵ２＿Ｄａｔａに対応する電位がビット線ＢＬに印加され、時刻ｔ９から時刻ｔ１０にわたって、選択ゲート線ＳＧＤＬ２に電位ＶＳＧＤが印加される。さらに、時刻ｔ１１から時刻ｔ１４にわたってストリングユニットＳＵ３の選択セルユニットＣＵに書き込まれるデータＳＵ３＿Ｄａｔａに対応する電位がビット線ＢＬに印加され、時刻ｔ１２から時刻ｔ１３にわたって、選択ゲート線ＳＧＤＬ３に電位ＶＳＧＤが印加される。

ストリングユニットＳＵ０〜ＳＵ３は、図６の例と異なる順番で、書き込みデータに対応する電位をビット線ＢＬに印加されるとともにビット線ＢＬに接続されてもよい。また、１ブロックＢＬＫ中のいくつかのストリングユニットＳＵでのみ、書き込みデータに対応する電位がビット線ＢＬに印加されるとともに“０”書き込みストリングＳＴＲがビット線ＢＬに接続されてもよい。

時刻ｔ２１において、シーケンサ１２は、選択ワード線ＷＬに電位ＶＰＧＭを印加する。電位ＶＰＧＭは、電位ＶＰＡＳＳより高い。時刻ｔ２２において、シーケンサ１２は、選択ワード線ＷＬおよび非選択ワード線ＷＬの電位を電位ＶＳＳに戻す。

次に、図７を参照して、図６の電位の印加によるストリングＳＴＲの種々の状態について記述される。図７は、記憶装置１での書き込みの間のストリングＳＴＲのいくつかの状態を順に示す。図７は、選択ゲート線ＳＧＳｂＬの表示を省略している。選択ゲート線ＳＧＳｂＬは、上記のように、書き込みの間、電位ＶＳＳを受け取っており、よって、トランジスタＳＳＴｂはオフしている。また、図７は、選択ワード線ＷＬ（Ｓｅｌ ＷＬ）と、２つの非選択ワード線（Ｕｎｓｅｌ ＷＬ）のみを代表として示している。

図７の状態Ａは、図６の時刻ｔ１から時刻ｔ２の間のストリングのＳＴＲの状態を示す。全てのストリングユニットＳＵの全てのストリングＳＴＲが、状態Ａを有する。全てのストリングＳＴＲにおいて、選択ゲート線ＳＧＤＬ（ＳＧＤＬ０〜ＳＧＤＬ３）、およびＳＧＳＬ（ＳＧＳＬ０〜ＳＧＳＬ３）が電位ＶＳＳを有するので、全てのストリングＳＴＲのチャネルが電気的に浮遊している。そして、全てのワード線ＷＬが電位ＶＰＡＳＳを有するので、いずれのストリングＳＴＲのチャネルもカップリングによるブーストを受け取ってほぼ電位ＶＰＡＳＳと同じ大きさの電位を有する。

状態Ｂおよび状態Ｃは、図６の時刻ｔ３から時刻ｔ４の間のストリングユニットＳＵ０中のストリングＳＴＲの状態を示す。状態Ｂは、“０”書き込みストリングＳＴＲの状態を示し、状態Ｃは、“１”書き込みストリングＳＴＲの状態を示す。

“０”書き込みストリングＳＴＲと接続されたビット線（すなわち“０”書き込みビット線）ＢＬは電位ＶＳＳを有し、“１”書き込みストリングＳＴＲと接続されたビット線（“１”書き込みビット線）ＢＬは電位ＶＩＮＨを有する。この状態で、選択ゲート線ＳＧＤＬ（ＳＧＤＬ０）への電位ＶＳＧＤの印加により、“０”書き込みストリングＳＴＲの選択ゲートトランジスタＳＤＴ（ＳＤＴ０）はオンして、ストリングユニットＳＵ（ＳＵ０）中の“０”書き込みストリングＳＴＲは対応するビット線ＢＬと電気的に接続される。この結果、“０”書き込みストリングＳＴＲには、接続されたビット線ＢＬから電子が流入し、チャネルの電位はビット線ＢＬの電位ＶＳＳにほぼ等しくなる。一方、電位ＶＳＤＧの印加によっても、ストリングユニットＳＵ（ＳＵ０）中の“１”書き込みストリングＳＴＲは対応するビット線ＢＬから切断されている。この結果、“１”書き込みストリングＳＴＲでは、チャネルのブーストが維持され、チャネルは電位ＶＰＡＳＳを引き続き有する。このように、“０”書き込みストリングのチャネルではブーストが解除され、“１”書き込みストリングではブーストが維持される。

状態Ｂおよび状態Ｃは、図６の時刻ｔ６から時刻ｔ７の間のストリングユニットＳＵ１中のストリングＳＴＲの状態、時刻ｔ９から時刻ｔ１０の間のストリングユニットＳＵ２中のストリングＳＴＲの状態、時刻ｔ１２から時刻ｔ１３の間のストリングユニットＳＵ３中のストリングＳＴＲの状態にも相当する。したがって、ストリングユニットＳＵごとに、“０”書き込みストリングではチャネルのブーストを解除され、“１”書き込みストリングではチャネルのブーストを維持される。

状態Ｄおよび状態Ｅは、図６の時刻ｔ２１から時刻ｔ２２の間の状態を示す。全てのストリングユニットＳＵにおいて、“０”書き込みストリングＳＴＲは状態Ｄを有し、“１”書き込みストリングＳＴＲは状態Ｅを有する。全てのストリングＳＴＲにおいて選択ゲート線ＳＧＤＬ（ＳＧＤＬ０〜ＳＧＤＬ３）が電位ＶＳＳを有するため、トランジスタＳＤＴ（ＳＤＴ０〜ＳＤＴ３）はオフしている。よって、全てのストリングＳＴＲのチャネルが電気的に浮遊している。そして、選択ワード線ＷＬは電位ＶＰＧＭを有し、非選択ワード線ＷＬは電位ＶＰＡＳＳを有する。このため、ストリングＳＴＲのチャネルは、ワード線ＷＬとの容量カップリングによりブーストされている。状態Ｄのチャネルの電位は、状態Ｂのチャネルの電位、および状態Ｂならびに状態Ｄの間のワード線ＷＬの電位の違いに基づく。同様に、状態Ｅのチャネルの電位は、状態Ｃのチャネルの電位、および状態Ｃならびに状態Ｅの間のワード線ＷＬの電位の違いに基づく。すなわち、状態Ｄのチャネルは状態Ｂのチャネルの状態から、状態Ｅのチャネルは状態Ｃのチャネルの状態から、選択ワード線ＷＬの電位ＶＰＧＭと電位ＶＰＡＳＳとの差に基づく大きさ、ブーストされている。具体的には、選択ワード線ＷＬの電位ＶＰＧＭと電位ＶＰＡＳＳとの差がセルトランジスタＭＴの数で除された大きさ（（ＶＰＧＭ−ＶＰＡＳＳ）／（ｎ＋１））のブーストが、状態Ｂおよび状態Ｃのチャネルの電位に付加される。

例として、電位ＶＰＧＭが２０Ｖであり、電位ＶＰＡＳＳが７Ｖであり、ｎが６３であると、状態Ｄでのチャネルの電位は、ＶＳＳ＋約０．２Ｖであり、ほぼ電位ＶＳＳと等しい電位ＶＳＳ´である。一方、状態Ｅでのチャネルの電位は、約ＶＰＡＳＳ＋０．２Ｖであり、ほぼ電位ＶＰＡＳＳと等しい電位ＶＰＡＳＳ´である。このように、“０”書き込みストリングＳＴＲでは、選択ワード線ＷＬとチャネルの間に大きな電位差が形成され、“１”書き込みストリングＳＴＲでは、選択ワード線ＷＬとチャネルの間には小さな電位差しか形成されない。よって、“０”書き込みストリングＳＴＲでは書き込みが行われ（電子が注入され）、“１”書き込みストリングＳＴＲでは書き込みが行われない。このような書き込みが、ストリングユニットＳＵ０〜ＳＵ３の全てにおいて、同時に行われる。この結果、プログラム電位ＶＰＧＭの印加によって、ストリングＳＵの数と同数（現行の例では４つ）のページの大きさのデータが同じアドレスのワード線ＷＬのセルユニットＣＵに一括して書き込まれることが可能である。

記憶装置１は、図６のような複数のストリングユニットＳＵへの一括した書き込み（以下、一括書き込みと称される）とは別に、通常の書き込みも行うことができる。通常の書き込みは、ストリングユニットＳＵごとにプログラム電位ＶＰＧＭを印加することを含む。一括書き込みは、通常の書き込みといくつかの点で相違する。以下、相違点について図８を参照して記述される。図８（ａ）は、第１実施形態の一括書き込みの間に選択ワード線に印加される電位の例を示す。図８（ｂ）は、通常書き込みの間に選択ワード線に印加される電位の例を示す。比較の対象となる通常の書き込みが、まず、簡単に記述される。

通常書き込みでは、図８（ｂ）に示されるように、記憶装置１は、複数のプログラム電位ＶＰＧＭａ１、ＶＰＧＭａ２、…を増加させながら選択ワード線ＷＬに印加する。最初に印加される電位ＶＰＧＭａ１は、電位ＶＰＡＳＳより高い。また、記憶装置１は、通常書き込みでは、プログラム電位ＶＰＧＭａ１、ＶＰＧＭａ２、…の各印加の後、ベリファイ電圧Ｖｒｆを選択ワード線ＷＬに印加して、ベリファイを行う。具体的には、以下の通りである。記憶装置１は、“０”書き込みビット線ＢＬおよび“１”書き込みビット線ＢＬにそれぞれ電位ＶＳＳおよびＶＩＮＨを印加し、選択セルユニットＣＵを含むストリングユニットＳＵの選択ゲートトランジスタＳＤＴに電位ＶＳＧＤを印加する。そして、このような電位が印加されている間に、シーケンサ１２は、非選択ワード線ＷＬに電位ＶＰＡＳＳを印加し、選択ワード線ＷＬに電位ＶＰＧＭａ１を印加する。さらに、電位Ｖｖｆの印加を含むベリファイが行われる。そして、電位ＶＰＧＭ１ａより高い電位ＶＰＧＭａ２が印加される。以下、同様である。このような、ビット線ＢＬに電位ＶＳＳおよびＶＩＮＨ印加されている間のプログラム電位ＶＰＧＭａ１、ＶＰＧＭａ２、…および電位ＶＰＡＳＳの印加ならびにベリファイの組（ループ）が、ベリファイがパスするまで１つのセルユニットＳＵに対して繰り返される。以下、選択セルユニットごとの書き込みは、個別書き込みと称される。個別書き込みは、通常書き込みの特徴の１つである。

一方、一括書き込みは、図８（ａ）に示されるように、プログラム電位ＶＰＧＭは、通常書き込みでの１回目の電位ＶＰＧＭａ１より大きい。さらに、プログラム電位ＶＰＧＭは、“０”データを書き込まれるセルトランジスタＭＴが、１回のプログラム電位ＶＰＧＭの印加により、ベリファイ電圧Ｖｒｆを高い確度で（例えば確実に）超えることを可能にする大きさを有する。このことが利用されて、一括書き込みではベリファイが省略される。

一括書き込みは、例えば、記憶装置１への書き込みが完了していないデータを有するホスト装置２００が予期せずに電源の供給を停止された際に使用される。このような場合、ホスト装置２００は、未書き込みのデータがホスト装置２００中のＲＡＭまたはバッファから消失することを回避するために、極短時間で未書き込みのデータを記憶装置１に書き込むことを望む。一括書き込みは、後に詳述されるように、プログラム電位の印加の回数が減る分、個別書き込みより短い時間で終了する。そこで、上記のように、ホスト装置２００は、急に電源供給を停止された際に、緊急的な措置として、一括書き込みを行う。一方、ホスト装置２００は、通常は、通常の書き込みを行う。

記憶装置１は、同時に書き込まれるデータ、現行の例では４ページ分のデータの各々を、書き込みのために関連する要素に電位を印加し始める前に、受け取り済みである必要がある。そのための動作について、次に、記述される。具体的には、図９を参照して、記憶装置１に図６および図７の動作を行わせるためのメモリコントローラ２の動作について記述される。図９は、第１実施形態の記憶装置１での書き込みの間にメモリコントローラ２から記憶装置１に送信される信号を時間に沿って示す。

図９に示されるように、メモリコントローラ２は、コマンドＡ２ｈおよび書き込みコマンド８０ｈを記憶装置１に送信する。書き込みコマンド８０ｈは、通常の書き込み、すなわちストリングユニットＳＵごとにプログラム電位を印加することを含む書き込みを指示する。コマンドＡ２ｈは、後続の書き込みコマンド８０ｈと連続することによって、記憶装置１に一括書き込みを指示する。記憶装置１は、連続するコマンドＡ２ｈおよび８０ｈが一括書き込みを指示することを認識する。

コマンド８０ｈに続いて、メモリコントローラ２は、アドレス信号Ａ００〜Ａ０４を記憶装置１に送信する。例えば、アドレス信号は例えば５サイクルで転送される。アドレス信号Ａ００〜Ａ０４は、ストリングユニットＳＵ０の選択ワード線ＷＬｉ（ｉは０以上ｎ以下の自然数）を指定する。５サイクルのアドレス信号Ａ００〜Ａ０４が送信されるのは、コントローラ２および記憶装置１が８ビットの幅の信号Ｉ／Ｏを送受信する例に基づく。このような例に基づくアドレス信号の詳細の例が図１０に示される。図１０は、第１実施形態の記憶装置１のアドレス信号の詳細を示す。図中のＩ／Ｏ０〜Ｉ／Ｏ７の各々が１ビットのデータを転送する。よって、図１０は、ａ０〜ａ３９による計４０ビットのアドレス信号の送信の例に基づく。

図１０に示されるように、第１入力サイクルにおけるＩ／Ｏ０〜Ｉ／Ｏ７および第２入力サイクルにおけるＩ／Ｏ０〜Ｉ／Ｏ６（ａ０〜ａ１４）は、カラムアドレス信号を伝送する。１つのカラムは１５ビットに相当する。

第３入力サイクルのＩ／Ｏ０およびＩ／Ｏ１（ａ１６〜ａ１７）は、ストリングアドレス信号を伝送する。ストリングアドレス信号は、アクセス対象のストリング（ストリングユニットＳＵ）を指定する。また、第３入力サイクルのＩ／Ｏ２〜Ｉ／Ｏ７（ａ１８〜ａ２３）は、ワード線アドレス信号を伝送する。ワード線アドレス信号は、アクセス対象のワード線ＷＬを指定する。ストリングアドレス信号およびワード線アドレス信号はロウアドレス信号を構成する。

第４入力サイクルのＩ／Ｏ０（ａ２４）は、プレーンアドレス信号を伝送する。プレーンアドレス信号は、記憶装置１が複数のプレーンを有する場合にアクセス対象のプレーンを指定する。１つのプレーンは、メモリセルアレイ１１、センスアンプおよびデータラッチ１５、カラムデコーダ１６、およびロウデコーダ１４の組を含む。

第４入力サイクルのＩ／Ｏ１〜Ｉ／Ｏ７および第５入力サイクルのＩ／Ｏ０〜Ｉ／Ｏ３（ａ２５〜ａ３５）は、ブロックアドレス信号を伝送する。ブロックアドレス信号は、アクセス対象のブロックＢＬＫを指定する。第５入力サイクルのＩ／Ｏ４〜Ｉ／Ｏ６（ａ３６〜ａ３８）は、チップアドレス信号を伝送する。チップアドレス信号は、メモリシステム１００が複数の記憶装置１を有する場合にアクセス対象の記憶装置１を指定する。

図９に戻る。アドレス信号Ａ０４に続いて、メモリコントローラ２は、ストリングユニットＳＵ０の選択セルユニットＣＵｉに書き込まれるデータＤ００〜Ｄ０Ｎ（Ｎは自然数）を、記憶装置１に送信する。次いで、メモリコントローラ２は、コマンドＺＺｈを記憶装置１に送信する。コマンドＺＺｈは、書き込みデータの送信が終了したが書き込みデータのメモリセルＭＴへの書き込みの保留を指示し、例えばさらなる書き込みコマンドが後続することを示す。コマンドＺＺｈが記憶装置１により受け取られると、記憶装置１は、短時間に亘ってビジー状態になる。

記憶装置１がレディー状態に戻ると、メモリコントローラ２は、ストリングユニットＳＵ０についての書き込みコマンド８０ｈからコマンドＺＺｈまでの組と同様の組のコマンドおよびデータを、ストリングユニットＳＵ１について送信する。すなわち、メモリコントローラ２は、コマンド８０ｈ、アドレス信号Ａ１０〜Ａ１４、データＤ１０〜Ｄ１Ｎ、およびコマンドＺＺｈを送信する。アドレス信号Ａ１０〜Ａ１４は、選択ワード線ＷＬｉを指定する。

同様に、メモリコントローラ２は、ストリングユニットＳＵ２について、ストリングユニットＳＵ０およびＳＵ１についてと同様のコマンドおよびデータの組を記憶装置１に送信する。ストリングユニットＳＵ２のためのアドレス信号Ａ２０〜Ａ２４は選択ワード線ＷＬｉを指定する。さらにメモリコントローラ２は、ストリングユニットＳＵ３について、コマンド８０ｈ、アドレス信号Ａ３０〜Ａ３４、およびデータＤ３０〜Ｄ３Ｎを送信する。ストリングユニットＳＵ３のためのアドレス信号Ａ３０〜Ａ３４は、選択ワード線ＷＬｉを指定する。一括して書き込まれる４ページ分のデータの転送が終わったので、メモリコントローラ２は、データＤ３Ｎに続いて、書き込み指示コマンド１０ｈを記憶装置１に送信する。記憶装置１は、コマンド１０ｈを受け取ると、図６および図７に示される動作を行う。

記憶装置１は、コマンド１０ｈを受け取るまでに受け取られた、一括して書き込まれるデータを、データラッチに保持する。書き込みデータは、まず、ページバッファＤＬ０により受け取られ、データラッチＤＬ１、ＤＬ２、およびＤＬ３のいずれかに転送される。次いで、データラッチＤＬ１、ＤＬ２、またはＤＬ３中のデータに基づいて、対応するストリングユニットＳＵのストリングＳＴＲが、図７の状態Ｂおよび状態Ｃとされる。以下、状態Ｂおよび状態Ｃは、書き込み可能状態および書き込み禁止状態と称される。書き込みデータに応じて書き込み可能状態または書き込み禁止状態に設定された後は、書き込みデータはデータラッチＤＬ１、ＤＬ２、およびＤＬ３のいずれにおいても保持されていなくてもよい。上記のように、ベリファイが行われず、ベリファイの結果と比較される書き込みデータが保持されている必要がないからである。したがって、不要になったデータを保持するデータラッチＤＬ１、ＤＬ２、およびＤＬ３は、別の書き込みデータを保持してもよい。

こうして、３つのデータラッチＤＬ１、ＤＬ２、およびＤＬ３が使用されかつ不要になったデータを保持していたデータラッチが再利用されながら、一括して書き込まれるデータに基づく状態にストリングＳＴＲの状態が設定される。具体的には、例えば、図１１に示されるように、データＤａｔａ０〜Ｄａｔａ２が順次ページバッファＤＬ０から、データラッチＤＬ１、ＤＬ２、およびＤＬ３に転送される。データＤａｔａ０〜Ｄａｔａ２は、例えばストリングユニットＳＵ０〜ＳＵ２のためのデータであり、順次、セルアレイ１１に転送される。（例えばストリングユニットＳＵ３のための）データＤａｔａ３がページバッファＤＬ０により受信された時点で、データＤａｔａ０が不要になっていれば、データＤａｔａ３はデータラッチＤＬ１に保持される。そうでなければ、データＤａｔａ３は、データＤａｔａ０が不要になった時点でラッチＤＬ１に保持される。

（利点（効果））
図１２（ａ）は、通常の４ページの書き込みを時間に沿って示し、ベリファイを伴う４ページの個別書き込みを示す。記憶装置１による４つの書き込みコマンドの受信に基づいて、図１２（ａ）に示されるように、各ページについて書き込み（Ｗ）とベリファイ（Ｖ）の組が行われる。書き込みは、例えば４０μｓを要し、ベリファイは例えば５０μｓを要する。この数値の例に基づくと、ベリファイを伴う４ページ個別書き込みの完了に、（４０μｓ＋５０μｓ）×４＝３６０μｓを要する。

第１実施形態によれば、ストリングユニットＳＵ０〜ＳＵ３の各々において順に、当該ストリングユニットＳＵのストリングＳＴＲが書き込み可能状態または書き込み禁止状態に設定され、プログラム電位ＶＰＧＭの印加により、状態を設定済みのストリングＳＴＲを含んだストリングユニットＳＵ０〜ＳＵ３に一括してデータが書き込まれる。上記のようにベリファイが省略され、この結果、書き込みに要する時間は以下の通りである。１つのストリングユニットＳＵのストリングＳＴＲを書き込み可能状態と書き込み禁止状態にしかつプログラム電位ＶＰＧＭを印加するのに４０μｓかかり、２つ目以降の各ストリングユニットＳＵのストリングＳＴＲを書き込み可能状態と書き込み禁止状態にするのに１０μｓかかるとする。この数値の例に基づくと、図１２（ｂ）に示されるように、書き込みに要する時間は４０μｓ＋１０μｓ×３＝７０μｓである。一方、比較の目的で第１実施形態と条件を揃えるために、図１２（ａ）の書き込みの時間のみが抽出されると、図１２（ｃ）に示されるように、４０μｓ×４＝１６０μｓである。このため、第１実施形態の図１２（ｂ）は、図１２（ｃ）と比較されると、図１２（ｃ）で要する時間の７０μｓ／１６０μｓ＝４４％の時間で、４ページのデータの書き込みを完了できる。

また、第１実施形態によれば、プログラム電位ＶＰＧＭは、通常書き込みの１回目のプログラム電位ＶＰＧＭａ１よりも高く、例えば１回のプログラム電位ＶＰＧＭの選択ワード線ＷＬへの印加により、“０”データを書き込まれる全てのセルトランジスタＭＴがベリファイ電圧Ｖｒｆを超えることを可能にする大きさを有する。第１実施形態の書き込みは、上記のように１セルトランジスタＭＴ当たり１ビットのデータが保持されるように書き込む。このため、書き込みにより電子を注入されたセルトランジスタＭＴの閾値分布は１つのみ存在する。よって、書き込みは、“０”データを書き込まれるセルトランジスタＭＴの閾値電圧がベリファイ電圧Ｖｆを超えてさえすれば、書き込みは成功である。そこで、第１実施形態では、プログラム電位ＶＰＧＭは、１回のプログラム電位ＶＰＧＭの選択ワード線ＷＬへの印加により、“０”データを書き込まれる全てのセルトランジスタＭＴがベリファイ電圧Ｖｒｆを超えることを可能にする大きさを有する。このため、多くの（例えば全ての）“０”データを書き込まれるセルトランジスタＭＴが、“０”データを保持する状態に至る。すなわち、ベリファイが省略されても、より多くの数のセルトランジスタＭＴに書き込みが行われることが可能である。

また、ベリファイの省略により、記憶装置１は、多数のデータラッチを有する必要を有さず、４つのストリングユニットＳＵへの一括書き込みのためには、ページバッファＤＬ０に加えて、３つのラッチを有していれば良い。

（変形例）
記憶装置１は、図９に示されるコマンド、アドレス信号、およびデータの送信とは異なる送信によっても、一括書き込みを受け付ける。図１３は、第１実施形態の記憶装置１での書き込みの間にコントローラ２から記憶装置１に送信される信号の別の例を時間に沿って示す。

図１３に示されるように、メモリコントローラ２は、まず、コマンドＸＸｈおよび書き込みコマンド８０ｈを記憶装置１に送信する。この例では、コマンドＸＸｈは、プリフィクスとして機能し、後続するコマンド８０ｈと連続することによって、ストリングユニットＳＵごとのアドレス信号の送信が省略される（アドレス省略型）一括書き込みを指示する。記憶装置１は、連続するコマンドＸＸｈおよび８０ｈが、アドレス省略型の一括書き込みを指示することを認識する。

コマンド８０ｈに続いて、メモリコントローラ２は、アドレス省略型一括書き込みの対象の複数ストリングユニットＳＵのうち、最も小さいアドレスのストリングユニットＳＵ（例えばＳＵ０）のアドレス信号Ａ００〜Ａ０４、およびストリングユニットＳＵ０の選択セルユニットＣＵｉに書き込まれるデータＤ００〜Ｄ０Ｎを、記憶装置１に送信する。次いで、メモリコントローラ２は、コマンドＸＸｈを記憶装置１に送信する。コマンドＸＸｈは、単独で使用されると、あるストリングユニットＳＵのための書き込みデータの送信が終了し、次のストリングユニットＳＵのための書き込みデータの送信が後続することを示す。記憶装置１は、コマンドＸＸｈを受け取ると、続くデータを１インクリメントされたアドレスを有するストリングユニットＳＵ（例えばＳＵ１）の選択セルユニットＣＵｉに書き込むべきことを認識する。コマンドＸＸｈが記憶装置１により受け取られると、記憶装置１は、短時間に亘ってビジー状態になる。

記憶装置１がレディー状態に戻ると、メモリコントローラ２は、ストリングユニットＳＵ１についてのアドレス信号Ａ１０〜Ａ１Ｎを送信せずに、ストリングユニットＳＵ１に書き込まれるデータＤ１０〜Ｄ１Ｎを記憶装置１に送信する。このように、メモリコントローラ２は、２つ目以降のストリングユニットＳＵのためのデータの送信に先立って、アドレス信号を送信しない。一括書き込み（アドレス省略型も含む）では、相違するストリングユニットＳＵに対して同じアドレスのワード線ＷＬが指定されるので、ワード線ＷＬの指定が省略されることが可能であることが利用されている。一方、アドレス信号の送信の省略により、２つ目以降の全てのストリングユニットＳＵにおいて、カラムアドレス０が指定される。

次いで、メモリコントローラ２は、コマンドＸＸｈおよびストリングユニットＳＵ２についてのデータＤ２０〜Ｄ２Ｎを送信し、さらに、コマンドＸＸｈおよびストリングユニットＳＵ３についてのデータＤ３０〜Ｄ３Ｎを送信する。一括して書き込まれる４ページ分のデータの転送が終わったので、メモリコントローラ２は、データＤ３Ｎに続いて、書き込み指示コマンド１０ｈを記憶装置１に送信する。記憶装置１は、コマンド１０ｈを受け取ると、図６および図７に示される動作を行う。

変形例によっても、第１実施形態の利点が得られる。さらに、変形例によれば、２つ目以降のストリングユニットＳＵのためのアドレス信号の送信が省略されるため、アドレス省略型でない一括書き込みでの場合よりも書き込み時間はさらに短い。

（第２実施形態）
第２実施形態では、ベリファイが行われる。

ベリファイが行われるためには、データは、セルアレイ１１に書き込まれた後もベリファイがパスするまでデータラッチＤＬ１、ＤＬ２、およびＤＬ３のいずれかに保持されている必要がある。このため、第２実施形態では、第１実施形態での数より少ない数のストリングユニットＳＵにデータが一括して書き込まれる。第１実施形態のようにページバッファＤＬ１、およびデータラッチＤＬ２、ＤＬ３、ならびにＤＬ３が計４つの例に基づくと、２つのストリングＳＵにデータが一括して書き込まれることが可能である。

図１４および図１５は、第２実施形態の記憶装置１での書き込みの間のいくつかのノードの電位を時間に沿って示す。図１４に示されるように、時刻ｔ８の後、時刻ｔ２１において、シーケンサ１２は、選択ワード線ＷＬに電位ＶＰＧＭ２を印加する。時刻ｔ２２において、シーケンサ１２は、選択ワード線ＷＬおよび非選択ワード線ＷＬの電位を電位ＶＳＳに戻す。書き込みの間、非選択のストリングユニットＳＵ２およびＳＵ３の選択ゲート線ＳＧＤＬ２およびＳＧＤＬ３は、電位ＶＳＳに留まる。電位ＶＰＧＭ２は、第１実施形態の電位ＶＰＧＭと同じでもよいし、または電位ＶＰＧＭより小さくてもよく、例えば通常書き込みのプログラム電位（図８（ｂ）のプログラム電位ＶＰＧＭａ１、ＶＰＧＭａ２、ＶＰＧＭａ３…のいずれか）と同じでもよい。

次いで、図１５に示されるように、時刻ｔ２４から、シーケンサ１２は、書き込まれたストリングユニットＳＵ０、ＳＵ１に対するベリファイを順に行う。例えばシーケンサ１２は、まずストリングユニットＳＵ０のベリファイを行う。そのために、シーケンサ１２は、例えば、時刻ｔ２４から、選択ゲート線ＳＧＤＬ０、ＳＧＳＬ０、ＳＧＳｂＬ０に電位ＶＳＧを印加する。電位ＶＳＧは、電位ＶＳＧＤより高く、トランジスタＳＳＴ、ＳＳＴｂ、およびＳＤＴをオンさせる大きさを有する。また、シーケンサ１２は、時刻ｔ２５から非選択ワード線ＷＬに電位ＶＲＥＡＤを印加し、時刻ｔ２６から選択ワード線ＷＬにベリファイ電位Ｖｖｆを印加する。電位ＶＲＥＡＤは、セルトランジスタＭＴを、その閾値電圧によらずにオンさせる大きさを有し、すなわち“０”データを保持するいずれのセルトランジスタＭＴの閾値電圧よりも大きい。電位Ｖｖｆは、図５に示されるように、読み出し電位ＶＲより高い。シーケンサ１２は、時刻ｔ２７からビット線ＢＬに電位ＶＢＬを印加する。電位ＶＢＬは、電位ＶＳＳより高い。なお、ベリファイの間、ソース線ＳＬは、電位ＶＳＳを印加されている。

このような電位の印加の結果、センスアンプおよびデータラッチ１５において、センスアンプからストリングユニットＳＵ０の選択セルユニットＣＵに保持されているデータが読み出される。また、センスアンプおよびデータラッチ１５は、シーケンサ１２の指示に従って、読み出されたデータと対応する書き込みデータとを比較し、比較の結果をデータラッチＤＬ１、ＤＬ２、およびＤＬ３のうち、空いているものに保持する。

同様にして、時刻ｔ２８から、シーケンサ１２は、ストリングユニットＳＵ１の選択セルユニットＣＵに書き込まれたデータと、対応する書き込みデータを比較する。このとき、例えばベリファイ済みのストリングユニットＳＵ０への書き込みデータを保持していたデータラッチＤＬ１、ＤＬ２、またはＤＬ３に、ストリングユニットＳＵ１の選択セルユニットＣＵから読み出されたデータと、対応する書き込みデータの比較の結果が保持される。

非選択ワード線ＷＬに印加される電位は、図１６に示されるように、時刻ｔ２７と時刻ｔ３２に亘って、電位ＶＳＳに戻されることなく電位ＶＲＥＡＤに維持されてもよい。こうすることにより、選択ワード線ＷＬが充放電されず、記憶装置１の消費電流は図１５の例より少ない。

ベリファイがパスしない場合、一括書き込みおよび後続の各ストリングユニットＳＵのベリファイの組（ループ）は繰り返され得る。図１７は、第２実施形態のベリファイを伴う一括書き込みの間に選択ワード線ＷＬに印加される電位の例を示す。図１７に示されるように、電位ＶＰＧＭ２の印加の後、各ストリングユニットＳＵについてのベリファイ電位Ｖｒｆの印加が行われる。全てのストリングユニットＳＵについてのベリファイ電位Ｖｒｆの印加が終わり、かつ全てのストリングユニットＳＵについてのベリファイがパスしていないと、ループが繰り返される。すなわち、電位ＶＰＧＭ２の印加およびベリファイ電位Ｖｒｆの複数回の印加が行われる。２回目以降のループにおいて、電位ＶＰＧＭ２は、１つ前のループでのものと同じであってもよいし、１つ前のループでのものより高くてもよい。例えば、電位ＶＰＧＭ２が電位ＶＰＧＭより低い場合、ループ数の増加の度に、プログラム電位ＶＰＧＭ２が増加される。

図１４の書き込みのために、メモリコントローラ２は、図１８に示されるようにコマンド、アドレス信号、およびデータを記憶装置１に送信する。データＤ１Ｎの送信までは、第１実施形態（図９）と同じである。シーケンサ１２は、データＤ１Ｎの送信後、コマンド１０ｈを送信する。

または、記憶装置１は、図１９に示されるように、より多くのデータラッチを含む。５以上のデータラッチが設けられることにより、記憶装置１は３つ以上のストリングユニットＳＵに一括してデータを書き込むことができる。例えば、記憶装置１は、第１実施形態と同じく、４つのストリングユニットＳＵ（４つのセルユニットＣＵ）に一括して書き込むことを可能にする数のデータラッチを有する。ベリファイを伴う４ストリングユニットＳＵへの一括書き込みの場合も、各ストリングユニットＳＵについてのベリファイが順に行われる。すなわち、図１４の時刻ｔ３２から、ストリングユニットＳＵ２、およびそれ以降のストリングユニットについてのベリファイが行われる。

第２実施形態によれば、第１実施形態と同じく、複数のストリングユニットＳＵの各々において順に、当該ストリングユニットＳＵのストリングＳＴＲが書き込み可能状態または書き込み禁止状態に設定され、プログラム電位ＶＰＧＭの印加により、状態を設定済みのストリングＳＴＲを含んだ複数のストリングユニットＳＵに一括してデータが書き込まれる。このため、第１実施形態と同じ利点を得られる。ベリファイに要する時間を例えば５０μｓとすると、第２実施形態によってベリファイを伴う４ページ一括書き込みに要する時間は、図２０（ａ）に示されるように、４０μｓ＋１０μｓ×３＋５０μｓ×４＝２７０μｓである。これは、図２０（ｂ）（（図１１（ａ）と同じものである）に示されるように、従来から、２７０μｓ／３６０μｓ＝２５％短い。

（第３実施形態）
第３実施形態は、第１実施形態に基づいており、セルアレイの構造の点で第１実施形態と異なる。

第３実施形態のセルアレイ１１ａは、第１実施形態の図１および図２に示される構造に代えて、図２１に示される要素および接続を有する。図２１は、第３実施形態の記憶装置のセルアレイの要素および接続ならびに関連する要素を示す。セルアレイ１１ａは、複数のブロックＢＬＫを含み、各ブロックＢＬＫは複数のメモリユニットＭＵ（ＭＵ０、ＭＵ１、…）を含む。図２１は、２つのメモリユニットＭＵを示す。各メモリユニットＭＵは、複数のストリングユニットＧＲ（ＧＲ０〜ＧＲｋ（ＧＲ３））を含む。

各ストリングユニットＧＲは、複数のストリングＳＴＲ（ＳＴＲ０〜ＳＴＲｊ）を含む。ｊは、自然数であり、以下の例では２である。各ストリングＳＴＲは、選択ゲートトランジスタＳＤＴ、複数のセルトランジスタＭＴ（ＭＴ０〜ＭＴ３）、選択ゲートトランジスタＳＳＴを含む。トランジスタＳＤＴ、ＭＴ０〜ＭＴ３、ＳＳＴは、この順に直列に接続されている。

各ストリングユニットＧＲの３つのストリングＳＴＲは、一端においてそれぞれの選択ゲートトランジスタＣＳＧ（ＣＳＧ０〜ＣＳＧ２）を介して３つのビット線ＢＬ（ＢＬ０、ＢＬ１、およびＢＬ２）にそれぞれ接続され、かつ他端において１つのソース線ＳＬ（ＳＬ１またはＳＬ２）に接続されている。具体的には、以下の通りである。

メモリユニットＭＵ０のストリングユニットＧＲ０のストリングＳＴＲ０は、選択ゲートトランジスタＳＤＴの側において、カラム選択トランジスタＣＳＧ０を介してビット線ＢＬ０と接続されている。同様に、各ｚ（ｚはｋ（＝３）以下の自然数）および各ｖ（ｖはｊ（＝２）以下の自然数）について、メモリユニットＭＵ０のストリングユニットＧＲｚのストリングＳＴＲｖは、選択ゲートトランジスタＳＤＴの側において、カラム選択トランジスタＣＳＧｚを介してビット線ＢＬｖと接続されている。このように、メモリユニットＭＵ０に対して、メモリユニットＭＵ０に含まれるストリングＳＴＲと同じ数のビット線ＢＬが対応付けられている。同様に、各ｗ（ｗは自然数）、各ｚ、および各ｖについて、メモリユニットＭＵｗのストリングユニットＧＲｚのストリングＳＴＲｖは、トランジスタＳＤＴの側において、カラム選択トランジスタＣＳＧｖを介してビット線ＢＬ（ｖ＋３ｗ）と接続されている。

各ｚについて、計３つのトランジスタＣＳＧｚは、ゲートにおいて制御信号線ＳＳＬｚと接続されている。さらに、相違する複数のメモリユニットＭＵのそれぞれのカラム選択トランジスタＣＳＧｚも、ゲートにおいて制御信号線ＳＳＬｚと接続されている。制御信号線ＳＳＬ（ＳＳＬ０〜ＳＳＬ３）は、例えばカラムデコーダ１６により制御される。

偶数のアドレスのストリングユニットＧＲ０およびＧＲ２は、選択ゲートトランジスタＳＳＴの側において、ソース線ＳＬ１と接続されている。奇数のアドレスのストリングユニットＧＲ１およびＧＲ３は、選択ゲートトランジスタＳＳＴの側において、ソース線ＳＬ２と接続されている。ソース線ＳＬ１およびＳＬ２は、相互に接続されており（図示せず）、ドライバ１３により制御される。

偶数のアドレスのストリングユニットＧＲ０およびＧＲ２の選択ゲートトランジスタＳＤＴ、および奇数のアドレスのストリングユニットＧＲ１およびＧＲ３の選択ゲートトランジスタＳＳＴは、それぞれのゲートにおいて、選択ゲート線ＧＳＬ１と接続されている。奇数のアドレスのストリングユニットＧＲＧＲ１およびＧＲ３の選択ゲートトランジスタＳＤＴ、および偶数のアドレスのストリングユニットＧＲ０およびＧＲ２の選択ゲートトランジスタＳＳＴは、それぞれのゲートにおいて、選択ゲート線ＧＳＬ２と接続されている。

偶数のアドレスのストリングユニットＧＲ０およびＧＲ２のセルトランジスタＭＴ０のそれぞれのゲート、および奇数のアドレスのストリングユニットＧＲ１および３のセルトランジスタＭＴ３のそれぞれのゲートは、ワード線ＷＬ０に接続されている。同様に、各ｕ（ｕは、ｎ＋１以下の自然数）について、偶数のアドレスのストリングユニットＧＲ０およびＧＲ２のセルトランジスタＭＴｕのそれぞれのゲート、および奇数のアドレスのストリングユニットＧＲ１およびＧＲ３の複数のセルトランジスタＭＴ（ｎ−ｕ）それぞれのゲートは、ワード線ＷＬｕに接続されている。

複数のメモリユニットＭＵの同じアドレスのストリングユニットＧＲの同じワード線ＷＬに接続された複数のセルトランジスタＭＴは、セルユニットＣＵを構成する。

図２２はメモリセルアレイ１１ａの一部の斜視図であり、メモリユニットＭＵ０の構造を示す。メモリセルアレイ１１ａは、図２２に示される半導体基板２０上の絶縁体２１上に設けられる。

絶縁体２１上には、複数のフィン型構造２４（２４−０〜２４−３）が設けられている。図２２は、図２１に対応しており、１つのメモリユニットＭＵが４つのストリングユニットＧＲを含むことに対応して、４つのフィン型構造２４を例として示す。フィン型構造２４は、Ｄ２軸に沿って延び、Ｄ１軸に沿って間隔を有して並ぶ。Ｄ１軸およびＤ２軸は、例えば基板２０と平行であり、基板２０に垂直なＤ３軸に直交する。Ｄ１軸およびＤ２軸は互いに直交する。

各フィン型構造２４は、交互に積層された絶縁体２２（２２−０、２２−１、２２−２、および２２−３）および半導体２３（２３−０、２３−１、および２３−２）を含む。図２２は、図２１の各ストリングユニットＧＲが３つのストリングＳＴＲを含むことに対応して、３つの半導体２３を例として示す。フィン型構造２４−０〜２４−３は、ストリングユニットＧＲ０〜ＧＲ３のための電流経路（チャネル領域）を、それぞれ、提供する。最下の半導体２３−０、半導体２３−１、最上の半導体２３−２は、それぞれ、ストリングＳＴＲ０〜ＳＲ２のためのチャネル領域を提供する。

各フィン型構造２４の上面上および側面上には、導電性の選択ゲート線ＧＳＬ１、導電性のワード線ＷＬ０〜ＷＬ３、および導電性の選択ゲート線ＧＳＬ２が設けられる。選択ゲート線ＧＳＬ１、ワード線ＷＬ０〜ＷＬ３、および選択ゲート線ＧＳＬ２は、Ｄ１軸に沿って延びる帯状の形状を有し、フィン型構造２４−０〜２４−３に亘る。選択ゲート線ＧＳＬ１、ワード線ＷＬ０〜ＷＬ３、および選択ゲート線ＧＳＬ２は、Ｄ２軸に沿って奥からこの順に向かって間隔を有して並ぶ。選択ゲート線ＧＳＬ１およびＧＳＬ２は、絶縁体を介してフィン型構造２４を覆う。各ワード線ＷＬは、フィン型構造２４の表面からこの順に沿って積まれたトンネル絶縁体、絶縁性または導電性の電荷蓄積膜、ブロック絶縁体を介在してフィン型構造２４を覆う。

選択ゲート線ＧＳＬ１と各半導体２３とに囲まれた領域は、選択ゲートトランジスタＳＤＴまたはＳＳＴとして機能する。選択ゲート線ＧＳＬ２と１つの半導体２３とに囲まれた領域は、選択ゲートトランジスタＳＤＴまたはＳＳＴとして機能する。ワード線ＷＬと半導体２３とに囲まれた領域はセルトランジスタＭＴとして機能する。

フィン型構造２４−０は、Ｄ２軸に沿って選択ゲート線ＧＳＬ１の奥の上面上および側面上を、絶縁体を介在して導電性の制御信号線ＳＳＬ０により覆われている。フィン型構造２４−１は、Ｄ２軸に沿って選択ゲート線ＧＳＬ２の手前の上面上および側面上を、絶縁体を介在して導電性の制御信号線ＳＳＬ１により覆われている。フィン型構造２４−２は、Ｄ２軸に沿って選択ゲート線ＧＳＬ１の奥の上面上および側面上を、絶縁体を介在して導電性の制御信号線ＳＳＬ２により覆われている。フィン型構造２４−３は、Ｄ２軸に沿って選択ゲート線ＧＳＬ２の手前の上面上および側面上を、絶縁体を介在して導電性の制御信号線ＳＳＬ３により覆われている。

制御信号線ＳＳＬ０と各半導体２３により囲まれた領域は、選択ゲートトランジスタＣＳＧ０として機能する。制御信号線ＳＳＬ１と各半導体２３により囲まれた領域は、選択ゲートトランジスタＣＳＧ１として機能する。制御信号線ＳＳＬ２と各半導体２３により囲まれた領域は、選択ゲートトランジスタＣＳＧ２として機能する。制御信号線ＳＳＬ３と各半導体２３により囲まれた領域は、選択ゲートトランジスタＣＳＧ３として機能する。

偶数のアドレスのストリングユニットＧＲのためのフィン型構造２４−０および２４−２は、Ｄ２軸に沿って制御信号線ＳＳＬ０およびＳＳＬ２の奥において、Ｄ３軸に沿って延びる構造によって相互に接続されている。この相互接続する部分は、フィン型構造２４と同じ積層構造を有する。同様に、奇数のアドレスのストリングユニットＧＲのためのフィン型構造２４−１および２４−３は、Ｄ２軸に沿って制御信号線ＳＳＬ１およびＳＳＬ３の手前において、Ｄ３軸に沿って延びる構造によって相互に接続されている。この相互接続する部分は、フィン型構造２４と同じ積層構造を有する。２つの接続部分の各々は、コンタクトプラグＢＣ０、ＢＣ１、およびＢＣ２を設けられている。

コンタクトプラグＢＣ０は、半導体２３−０およびビット線ＢＬ０と接続され、半導体２３−１および２３−２からは絶縁されている。コンタクトプラグＢＣ１は、半導体２３−１およびビット線ＢＬ１と接続され、半導体層２３−０および２３−２からは絶縁されている。コンタクトプラグＢＣ２は、半導体層２３−２およびビット線ＢＬ２と接続され、半導体２３−０および２３−１からは絶縁されている。ビット線ＢＬ０、ＢＬ１、およびＢＬ２は、フィン型構造２４の上方に位置する。他のメモリユニットＭＵにおいては、ビット線ＢＬ０〜ＢＬ２は、対応する３つのビット線ＢＬに置き換わっている。

フィン型構造２４−０および２４−２の上面は、選択ゲート線ＧＳＬ２よりＤ２軸に沿って手前において、コンタクトプラグＳＣを介してソース線ＳＬ１と接続されている。フィン型構造２４−１および２４−３の上面は、選択ゲート線ＧＳＬ１よりＤ２軸に沿って奥において、コンタクトプラグＳＣを介してソース線ＳＬ２と接続されている。

図２３は、第３実施形態の記憶装置１での書き込みの間の、選択された１つのブロックでのいくつかのノードの電位を時間に沿って示す。図２３は、図６（第１実施形態）に類似し、制御信号線ＳＳＬ、ソース線ＣＳＬ、および選択ゲート線ＧＳＬ１ならびにＧＳＬ２の点で、図６と相違する。図２３は、偶数のアドレスのストリングユニットＧＲ（ＧＲ０、ＧＲ２、…、ＧＲ２ｊ）への一括書き込みの例を示す。書き込み開始の時点で、いずれの制御信号線ＳＳＬも電位ＶＳＳを印加されている。

シーケンサ１２は、書き込みの間、選択ゲート線ＧＳＬ１の電位を高電位（例えば電源電位ＶＣＣ）に維持する。電位ＶＣＣは電位ＶＳＳより高い。電位ＶＣＣの選択ゲート線ＧＳＬ１により、偶数のアドレスのストリングユニットＧＲのトランジスタＳＤＴはオンしている。このため、偶数のアドレスのストリングユニットＧＲは、対応する制御信号線ＳＳＬの制御により、ビット線ＢＬへの接続を制御され得る状態を維持する。

また、シーケンサ１２は、書き込みの間、ソース線ＣＳＬの電位を電位ＶＣＣに維持する。電位ＶＣＣは、電位ＶＩＮＨと同様に電位ＶＣＣを有する線と接続されたストリングＳＴＲでの電位ＶＰＧＭの印加による書き込みを阻止する大きさを有する。書き込み対象のストリングユニットＧＲがビット線ＢＬに接続され得る状態に留まるために選択ゲート線ＧＳＬ１が電位ＶＣＣとされることにより、非書き込み対象の奇数アドレスのストリングユニットＧＲ（ＧＲ１、ＧＲ３、…、ＧＲ２ｊ＋１）のトランジスタＳＳＴもオンする。しかしながら、電位ＶＣＣのソース線ＣＳＬは、ソース線ＣＳＬから奇数アドレスのストリングユニットＧＲへの電子の流入によって選択ワード線ＷＬと接続されたセルトランジスタＭＴへの誤書き込みが抑制される。

また、シーケンサ１２は、書き込みの間、選択ゲート線ＧＳＬ２を電位ＶＳＳに維持する。電位ＶＳＳの選択ゲート線ＧＳＬ２により、偶数アドレスのストリングユニットＧＲのトランジスタＳＳＴはオフしており、偶数アドレスのストリングユニットＧＲは、ソース線ＳＬ１（ＣＳＬ）から切断されている。

さらに、シーケンサ１２は、書き込みの間、奇数アドレスのストリングユニットＧＲの制御信号線ＳＳＬ１、ＳＳＬ３、…、ＳＳＬ２ｊ＋１を電位ＶＳＳに維持する。

このような状態において、シーケンサ１２は、第１実施形態と同様にして、書き込みデータに基づいて、偶数アドレスの複数のストリングユニットＧＲのストリングＳＴＲを、書き込み可能状態または書き込み禁止状態に設定する。すなわち、シーケンサ１２は、時刻ｔ１の後、時刻ｔ３１から時刻ｔ３４にわたってストリングユニットＧＲ０の選択セルユニットＣＵに書き込まれるデータＧＲ０＿Ｄａｔａに対応する電位をビット線ＢＬを印加し、時刻ｔ３２から時刻ｔ３３にわたって、制御信号線ＳＳＬ０に電位ＶＳＧＤを印加する。同様にして、シーケンサ１２は、残りの偶数アドレスのストリングユニットＧＲの各々に対して順に、そのストリングＳＴＲを書き込み可能状態または書き込み禁止状態に設定する。

一括書き込みされる全てのストリングユニットＧＲにおいてストリングＳＴＲの状態が設定されると、時刻Ｔ４１において、シーケンサ１２は、選択ワード線ＷＬに電位ＶＰＧＭを印加する。この印加により、一括書き込みされる全ての偶数アドレスのストリングユニットＧＲの全てのセルユニットＣＵに一括してデータが書き込まれる。

第３実施形態によれば、図２１および図２２の構造のセルアレイにおいても、第１実施形態と同じ利点を得られる。

その他、各実施形態において、以下の事項が適用されることが可能である。

多値レベルの読み出し動作（リード）において、Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０Ｖ〜０．５５Ｖの間である。これに限定されることなく、０．１Ｖ〜０．２４Ｖ、０．２１Ｖ〜０．３１Ｖ、０．３１Ｖ〜０．４Ｖ、０．４Ｖ〜０．５Ｖ、および０．５Ｖ〜０．５５Ｖのいずれかの間にしてもよい。

Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば１．５Ｖ〜２．３Ｖの間である。これに限定されることなく、１．７５Ｖ〜１．８Ｖ、１．８Ｖ〜１．９５Ｖ、１．９５Ｖ〜２．１Ｖ、および２．１Ｖ〜２．３Ｖのいずれかの間にしてもよい。

Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば３．０Ｖ〜４．０Ｖの間である。これに限定されることなく、３．０Ｖ〜３．２Ｖ、３．２Ｖ〜３．４Ｖ、３．４Ｖ〜３．５Ｖ、３．５Ｖ〜３．７Ｖ、および３．７Ｖ〜４．０Ｖのいずれかの間にしてもよい。

読み出し動作の時間（ｔＲ）としては、例えば２５μｓ〜３８μｓ、３８μｓ〜７０μｓ、および７０μｓ〜８０μｓのいずれかの間にしてもよい。

書き込み動作は、プログラム動作およびベリファイ動作を含む。書き込み動作では、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３．７Ｖ〜１４．３Ｖの間である。これに限定されることなく、例えば１３．７Ｖ〜１４．０Ｖ、および１４．０Ｖ〜１４．７Ｖのいずれかの間としてもよい。

奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧とを変えてもよい。

プログラム動作をＩＳＰＰ（Incremental Step Pulse Program）方式としたとき、ステップアップの電圧として、例えば０．５Ｖ程度が挙げられる。

非選択のワード線に印加される電圧としては、例えば７．０Ｖ〜７．３Ｖの間としてもよい。この場合に限定されることなく、例えば７．３Ｖ〜８．４Ｖの間としてもよく、７．０Ｖ以下としてもよい。

非選択のワード線が奇数番目のワード線であるか、または偶数番目のワード線であるかによって印加するパス電圧を変えてもよい。

書き込み動作の時間（tProg）としては、例えば１７００μｓ〜１８００μｓ、１８００μｓ〜１９００μｓ、および１９００μｓ〜２０００μｓのいずれかの間にしてもよい。

消去動作では、半導体基板上部に形成され、かつ、メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２Ｖ〜１３．７Ｖの間である。この場合に限定されることなく、例えば１３．７Ｖ〜１４．８Ｖ、１４．８Ｖ〜１９．０Ｖ, １９．０〜１９．８Ｖ、および１９．８Ｖ〜２１Ｖのいずれかの間であってもよい。

消去動作の時間（tErase）としては、例えば３０００μｓ〜４０００μｓ、４０００μｓ〜５０００μｓ、および４０００μｓ〜９０００μｓのいずれかの間にしてもよい。

メモリセルは、半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有する。この電荷蓄積層は、膜厚が２〜３ｎｍのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造であってもよい。また、ポリシリコンにはＲｕなどの金属が添加されていてもよい。電荷蓄積層上には、絶縁膜が形成される。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜とに挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有する。Ｈｉｇｈ−ｋ膜としては、ＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚は、Ｈｉｇｈ−ｋ膜の膜厚よりも厚くしてもよい。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成される。ここで、仕事関数調整用の材料は、ＴａＯなどの金属酸化膜、またはＴａＮなどの金属窒化膜である。制御電極としては、Ｗなどを用いてもよい。

また、メモリセル間にはエアギャップを形成することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１００…メモリシステム、２００…ホスト装置、１…記憶装置、２…メモリコントローラ、１１…セルアレイ、１２…シーケンサ、１３…ドライバ、１４…ロウデコーダ、１５…センスアンプおよびデータラッチ、１６…カラムデコーダ、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＳＴＲ…ストリング、ＭＴ…セルトランジスタ、ＳＤＴ、ＳＳＴ、ＳＳＴｂ…選択ゲートトランジスタ、ＷＬ…ワード線、ＳＧＤＬ、ＳＧＳＬ、ＳＧＳｂＬ…選択ゲート線、ＢＬ…ビット線、ＣＵ…セルユニット。

Claims (6)

1. 一端を第１ビット線と接続された第１トランジスタと、
   一端を前記第１トランジスタの他端と接続され、第１セルトランジスタを含む第１セルトランジスタ群と、
   一端を前記第１ビット線と接続された第２トランジスタと、
   一端を前記第２トランジスタの他端と接続され、第２セルトランジスタを含む第２セルトランジスタ群と、
   前記第１セルトランジスタのゲートおよび前記第２セルトランジスタのゲートに第１電位を印加している間に、前記第１トランジスタのゲートおよび前記第２トランジスタのゲートに順に第２電位を印加し、
   前記第１トランジスタのゲートへの前記第２電位の印加および前記第２トランジスタのゲートへの前記第２電位の印加の後に、前記第１セルトランジスタのゲートおよび前記第２セルトランジスタのゲートに前記第１電位より高い第３電位を印加する、
   ように構成されているコントローラと、
   を備える記憶装置。
2. 前記コントローラは、前記第１トランジスタのゲートおよび前記第２トランジスタのゲートに前記第２電位より低い第４電位を印加している間に前記第３電位の印加を行う、
   請求項１の記憶装置。
3. 前記第１セルトランジスタ群は、第３セルトランジスタをさらに備え、
   前記第２セルトランジスタ群は、第４セルトランジスタをさらに備え、
   前記コントローラは、
   前記第１トランジスタのゲートおよび前記第２トランジスタへの前記第２電位の印加の間、前記第３セルトランジスタのゲートおよび前記第４セルトランジスタのゲートに前記第１電位を印加し、
   前記第１セルトランジスタのゲートおよび前記第２セルトランジスタへの前記第３電位の印加の間、前記第３セルトランジスタのゲートおよび前記第４セルトランジスタのゲートに前記第１電位を印加する、
   ように構成されている、
   請求項１の記憶装置。
4. 前記コントローラは、前記第１トランジスタのゲートに前記第２電位を印加している間に前記第１セルトランジスタ群の１つのセルトランジスタのゲートに前記第１電位より高い第４電位を印加し、
   前記第３電位は、前記第４電位より高い、
   請求項１に記載の記憶装置。
5. 前記コントローラは、前記第１トランジスタのゲートへの前記第２電位の印加および前記第２トランジスタのゲートへの前記第２電位の印加の後に、前記第３電位を１回のみ印加して書き込みを終了する、
   請求項１に記載の記憶装置。
6. 前記コントローラは、前記第３電位の印加後、ベリファイを行わずに書き込みを終了する、
   請求項１に記載の記憶装置。