JP2016170837A - 半導体記憶装置 - Google Patents

Abstract

【課題】 動作性能が向上した半導体記憶装置を提供する。
【解決手段】 実施形態の半導体記憶装置は、第１および第２ストリングを含む。第１ストリングは、ビット線と接続された第１トランジスタと、ソース線と接続された第２トランジスタと、前記第１および第２トランジスタの間で直列接続された第１セルトランジスタと、を含む。第２ストリングは、前記ビット線と接続された第３トランジスタと、前記ソース線と接続された第４トランジスタと、前記第３および第４トランジスタの間で直列接続された第２セルトランジスタと、を具備する第２ストリングと、を含む。読み出しのとき、前記第１セルトランジスタのゲートへの電圧の印加の開始の時点で前記第４トランジスタはオフされており、前記ビット線に印加される電圧より高い電圧が前記ソース線に印加されている間前記第２トランジスタのゲートは前記ソース線に印加されている電圧を印加されている。
【選択図】 図３

Description

実施形態は、半導体記憶装置に関する。

３次元構造のＮＡＮＤ型フラッシュメモリが知られている。

米国特許第７９３６００４号明細書

動作性能が向上した半導体記憶装置を提供しようとするものである。

一実施形態による半導体記憶装置は、第１および第２ストリングを含む。第１ストリングは、ビット線と接続された第１トランジスタと、ソース線と接続された第２トランジスタと、前記第１および第２トランジスタの間で直列接続された第１セルトランジスタと、を含む。第２ストリングは、前記ビット線と接続された第３トランジスタと、前記ソース線と接続された第４トランジスタと、前記第３および第４トランジスタの間で直列接続された第２セルトランジスタと、を具備する第２ストリングと、を含む。読み出しのとき、前記第１セルトランジスタのゲートへの電圧の印加の開始の時点で前記第４トランジスタはオフされており、前記ビット線に印加される電圧より高い電圧が前記ソース線に印加されている間前記第２トランジスタのゲートは前記ソース線に印加されている電圧を印加されている。

第１実施形態のメモリシステムのブロック図を示している。 第１実施形態の半導体記憶装置のブロック図である。 第１実施形態の半導体記憶装置のセルアレイの一部および関連する要素の接続を示している。 第１実施形態の半導体記憶装置のセルアレイの一部の断面を示している。 図５の断面の一部を詳細に示している。 セルトランジスタの閾値電圧の分布の例を示している。 第１実施形態の半導体記憶装置のノードの電圧を時間に沿って示している。 第１実施形態の半導体記憶装置の読み出しの間の一状態を示している。 参照用の半導体記憶装置の一部の断面を示している。 第２実施形態の半導体記憶装置のセルアレイの一部の断面を示している。 第３実施形態の半導体記憶装置のセルアレイの一部の斜視図である。 第３実施形態の半導体記憶装置のセルアレイの一部の断面を示している。 第３実施形態の半導体記憶装置のセルアレイの別の一部の断面を示している。

以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能及び構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される。また、ある実施形態についての記述はすべて、明示的にまたは自明的に排除されない限り、別の実施形態の記述としても当てはまる。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なり得る。図面相互間においても互いの寸法の関係や比率が異なる部分が含まれ得る。

（第１実施形態）
図１に示されているように、メモリシステム１は、半導体記憶装置１００、およびメモリコントローラ２００を含む。

メモリコントローラ２００は、例えばホスト装置（図示せず）から命令を受け取り、受け取られた命令に基づいて半導体記憶装置１００を制御する。メモリコントローラ２００は、例えばＣＰＵ（central processing unit）等のプロセッサ２１０、ＲＯＭ（read only memory）２２０、ＲＡＭ（random access memory）２３０、メモリインターフェイス２４０、ホストインターフェイス２５０等の要素を含む。

ＲＯＭ２２０に保持されているプログラムがプロセッサ２１０によって実行されることによって、メモリコントローラ２００は種々の動作を行う。ＲＡＭ２３０は、一時的なデータを保持する。メモリインターフェイス２４０は、半導体記憶装置１００と接続され、メモリコントローラ２００と半導体記憶装置１００との通信を司る。ホストインターフェイス２５０は、バスを介してホスト装置と接続され、メモリコントローラ２００とホスト装置との通信を司る。

半導体記憶装置１００は、図２に示されているように、複数のプレーン１１０、入出力回路１２０、アドレスおよびコマンドレジスタ１３０、シーケンサ（コントローラ）１４０、電圧発生回路１５０、コアドライバ１６０等の要素を含む。

図２は、２つのプレーン１１０の例を示す。プレーン１１０は、同じ要素を含んでいる。各プレーン１１０は、セルアレイ１１１、ロウデコーダ１１２、データ回路およびページバッファ１１３、カラムデコーダ１１４を含んでいる。

セルアレイ１１１は、複数のブロックＢＬＫを含んでいる。各ブロックＢＬＫは、複数のフィンガＦＧＲ（ＦＧＲ０、ＦＧＲ１、…）を含んでいる。各フィンガＦＧＲは、複数の（ＮＡＮＤ）ストリングＳＴＲを含んでいる。各ストリングＳＴＲは複数のメモリセルを含んでいる。セルアレイ１１１中には、ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬ、選択ゲート線等の要素が設けられている。

入出力回路１２０は、メモリコントローラ２００のメモリインターフェイス２４０と接続されている。入出力回路１２０は、コマンド、アドレス信号、データ、制御信号等の信号のメモリコントローラ２００からの入力またはメモリコントローラ２００への出力を制御する。
入出力回路１２０からコマンドを受け取り、コマンドに基づくシーケンスに従って電圧発生回路１５０およびコアドライバ１６０を制御する。電圧発生回路１５０は、シーケンサ１４０の指示に従って、種々の電圧（電位）を発生する。

コアドライバ１６０は、電圧発生回路１５０からの電圧を用いて、アドレス信号に基づいて、ワード線ＷＬ、選択ゲート線、およびソース線ＳＬ等に印加される種々の電圧を生成する。

ロウデコーダ１１２は、入出力回路１２０からアドレス信号を受け取り、アドレス信号に基づいて、プレーン１１０、ブロックＢＬＫ、ストリングＳＴＲ、ワード線ＷＬを選択する。

データ回路およびページバッファ１１３は、セルアレイ１１１から読み出されたデータを一時的に保持し、また半導体記憶装置１００の外部から書き込みデータを受け取り、選択されたメモリセルに受け取ったデータを書き込む。カラムデコーダ１１４は、アドレス信号を受け取り、アドレス信号に基づいて、データ回路およびページバッファ１１３のデータの入出力を制御する。

セルアレイの一部および関連する要素は、図３のように接続されている。各ブロックＢＬＫは、複数のフィンガＦＧＲ０〜ＦＧＲｋを含んでいる。ｋは、自然数であり、例えば３である。図３では、一部、例えばフィンガＦＧＲ２およびそれに関連する要素が省略されている。

各ビット線ＢＬ（ＢＬ０〜ＢＬｍ）は、各ブロックＢＬＫにおいて４つのストリングＳＴＲと接続されている。

各ストリングＳＴＲは、複数のセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）、選択ゲートトランジスタＳＳＴ（ＳＳＴ０〜ＳＳＴ３）、ＳＳＴｂ（ＳＳＴｂ０〜ＳＳＴｂ３）、およびＳＤＴ（ＳＤＴ０〜ＳＤＴ３）を含んでいる。トランジスタＳＳＴｂ、ＳＳＴ、ＭＴ、ＳＤＴは、この順で、ソース線ＳＬと１つのビット線との間に直列に接続されている。トランジスタＳＳＴｂが設けられずに、トランジスタＳＳＴがソース線ＳＬと接続されていてもよい。

相違する複数のビット線ＢＬの各々の１つのストリングＳＴＲの組は１つのフィンガＦＧＲを構成する。各フィンガＦＧＲにおいて、各ｘ（ｘは０および７以下の自然数のいずれか）について、セルトランジスタＭＴｘのゲートは、ワード線ＷＬｘに共通に接続されている。さらに、各ブロックＢＬＫにおいて、相違するフィンガＦＧＲ中のワード線ＷＬｘも相互に接続されている。

各フィンガＦＧＲにおいて、各ｙ（ｙは０およびｋ以下の自然数のいずれか）について、各フィンガＦＧＲｙの複数のストリングＳＴＲの各々のトランジスタＳＤＴｙのゲートは選択ゲート線ＳＧＤＬｙに共通に接続されている。

フィンガＦＧＲｙおよびＦＧＲ（ｙ＋１）の各トランジスタＳＳＴのゲートは選択ゲート線ＳＧＳＬ（ｙ／２）に共通に接続されている。フィンガＦＧＲｙおよびＦＧＲ（ｙ＋１）の各トランジスタＳＳＴｂのゲートは選択ゲート線ＳＧＳｂＬ（ｙ／２）に共通に接続されている。

ロウデコーダ１１２は、選択された１つのブロックＢＬＫでのみ、選択ゲート線ＳＧＤＬｋをＳＧ線ＳＧＤｋに接続し、選択ゲート線ＳＧＳＬｋをＳＧ線ＳＧＳｋに接続し、選択ゲート線ＳＧＳｂＬｋをＳＧ線ＳＧＳｂｋに接続し、ワード線ＷＬｘをＣＧ線ｘに接続する。

ＳＧ線ＳＧＤｙはドライバＳＧＤｄｒｖｙにより駆動される。ＳＧ線ＳＧＳｚ（ｚは０および（（ｋ−１）／２）以下の自然数）はドライバＳＧＳｄｒｖｚにより駆動される。ＳＧ線ＳＧＳｂｚはドライバＳＧＳｂｄｒｖｚにより駆動される。ＣＧ線ＣＧｘはドライバＣＧｄｒｖｘにより駆動される。ソース線ＳＬは、ドライバＳＬｄｒｖにより駆動される。

ドライバＳＧＤｄｒｖ、ＳＧＳｄｒｖ、ＳＧＳｂｄｒｖ、ＣＧｄｒｖ、ならびにＳＬｄｒｖは、シーケンサ１４０の制御に従って、データの読み出し、書き込み、または消去の際に、接続された配線に種々の電圧を印加する。

セルアレイ１１１は、図４および図５に示されている構造を有する。図４は、ｘ軸に沿って４つのフィンガＦＧＲを示している。図５は、図４の一部を詳細に示している。

基板ｓｕｂの表面にｐ型のウェル領域ｐＷが設けられており、ウェル領域ｐＷ上に半導体柱ＳＰが設けられている。半導体柱ＳＰの側面はトンネル絶縁膜ＴＩにより覆われている。トンネル絶縁膜ＴＩの側面は、電荷蓄積膜ＣＩにより覆われている。電荷蓄積膜ＣＩの側面は、ブロック絶縁膜ＢＩにより覆われている。半導体柱ＳＰは、ストリングＳＴＲの電流経路として機能し、セルトランジスタＭＴおよび選択ゲートトランジスタＳＳＴ、ＳＤＴのためのチャネルが形成される領域を提供する。トンネル絶縁膜ＴＩ、絶縁性の電荷蓄積膜ＣＩ、およびブロック絶縁膜ＢＩは、図５にのみ示されている。

ウェル領域ｐＷの上方において、導電性の配線層ＳＳｂＣおよびＳＳＣ、導電性の複数の配線層ＷＣ、および導電性の複数の配線層ＳＤＣがＤ１２面に沿って広がっている。配線層ＳＳｂＣおよびＳＳＣ、配線層ＷＣの組、および配線層ＳＤＣの組は、この順にＤ３軸に沿って並んでおり、Ｄ３軸に沿って間隔を有している。配線層ＳＳｂＣおよびＳＳＣ、配線層ＷＣ、および配線層ＳＤＣは、ブロック絶縁膜ＢＩと接している。配線層ＳＳＣは選択ゲート線ＳＧＳＬとして機能する。配線層ＳＳｂＣは、選択ゲート線ＳＧＳｂＬとして機能する。配線層ＷＣは、ワード線ＷＬとして機能する。配線層ＳＤＣは、選択ゲート線ＳＧＤＬとして機能する。

半導体柱ＳＰ、トンネル絶縁膜ＴＩ、電荷蓄積膜ＣＩ、およびブロック絶縁膜ＢＩのうちの配線層ＳＳｂＣと交わる部分は選択ゲートトランジスタＳＳＴｂとして機能し、配線層ＳＳＣと交わる部分は選択ゲートトランジスタＳＳＴとして機能し、配線層ＷＣと交わる部分はセルトランジスタＭＴとして機能する。

Ｄ３軸に沿って並ぶトランジスタＳＳＴｂ、ＳＳＴ、ＭＴ、ＳＤＴが１つのストリングＳＴＲに含まれているトランジスタに相当する。

半導体柱ＳＰのＤ３軸に沿って上方に配線層ＢＬＣが設けられている。配線層ＢＬＣは、ビット線ＢＬとして機能し、Ｄ１軸に沿って延び、Ｄ２軸に沿って間隔を有している。１つの配線層ＢＬＣは、プラグＶＰ１およびＶＰ２を介して複数のストリングＳＴＲの上端と接続されている。

複数のストリングＳＴＲがＤ２軸上の異なる座標に設けられている。このようなＤ２軸上の異なる座標に設けられている複数のストリングＳＴＲが、フィンガＦＧＲに含まれるストリングＳＴＲに相当する。

ストリングＳＴＲｂ、ＳＴＲｃ、およびＳＴＲｄは、ストリングＳＴＲａが示されている図４の面と異なる面に位置するが、便宜上、図４に描かれている。

各フィンガＦＧＲにおいて、配線層ＳＤＣは、このフィンガＦＧＲ中の全ての半導体柱ＳＰの側面上のブロック絶縁膜ＢＩを囲んでおり、フィンガＦＧＲごとに独立している。

一方、配線層ＷＣは、配線層ＳＳＣは、配線層ＳＳｂＣは、隣り合う２つのフィンガに亘っており、これら２つのフィンガＦＧＲ中の全ての半導体柱ＳＰの側面上のブロック絶縁膜を囲んでいる。例えば、配線層ＷＣ、配線層ＳＳＣ、配線層ＳＳｂＣは、フィンガＦＧＲ０およびＦＧＲ１に亘っている。さらに、別の配線層ＷＣ、ＳＳＣ、およびＳＳｂＣは、フィンガＦＧＲ２およびＦＧＲ３に亘っている。

配線層ＳＳＣが２つのフィンガＦＧＲに亘っており、よって、フィンガＦＧＲ０のトランジスタＳＳＴ０のゲートとフィンガＦＧＲ１のトランジスタＳＳＴ１のゲートは接続されている。同様に、配線層ＳＳｂＣが２つのフィンガＦＧＲに亘っており、よって、フィンガＦＧＲ０のトランジスタＳＳＴｂ０のゲートとフィンガＦＧＲ１のトランジスタＳＳＴｂ１のゲートは接続されている。

ウェル領域ｐＷの表面の領域内には、ｎ^＋型不純物の拡散層ｎｄがさらに設けられている。拡散層ｎｄはコンタクトプラグＣＰ１の下端と接続されている。コンタクトプラグＣＰ１は、Ｄ２軸とＤ３軸とからなる面に沿って広がっており、配線層ＷＣ、ＳＳＣ、ＳＳｂＣを共有する２つのフィンガＦＧＲの各組の間に設けられている。コンタクトプラグＣＰ１の上端は配線層ＳＬＣと接続されている。配線層ＳＬＣはソース線ＳＬとして機能する。配線層ＳＬＣは、図４では省略されている。

セルアレイ１００の構成については、例えば、“三次元積層不揮発性半導体メモリ”という米国特許出願公開２００９／０２６７１２８号公報に記載されている。また、“三次元積層不揮発性半導体メモリ”という米国特許出願公開２００９／０２６８５２２号公報、“不揮発性半導体記憶装置及びその製造方法”という米国特許出願公開２０１０／０２０７１９５号公報、“半導体メモリ及びその製造方法”という米国特許出願公開２０１１／０２８４９４６号公報に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
（第１実施形態の動作）
記憶装置１００は、１つのセルトランジスタＭＴにおいて１ビット以上のデータを保持できる。各セルトランジスタＭＴは、保持するデータに応じて、種々の閾値電圧を取り得る。閾値電圧は、セルトランジスタＭＴの電荷蓄積膜ＣＩの電子の量に基づいて定まる。読み出し対象のセルトランジスタＭＴによって保持されているデータの判別のために、１または複数の読み出し電圧が用いられる。読み出し対象のセルトランジスタＭＴがある読み出し電圧を超えているか下回っているかが、このセルトランジスタＭＴの閾値電圧の判定に用いられる。

図６は、第１実施形態に係るセルトランジスタに保持されるデータと閾値電圧との関係の例を示している。図６および以下の記述は、２ビット／セルトランジスタの記憶の例に基づく。２ビット／セルトランジスタの記憶の場合、各セルトランジスタＭＴは、４つの閾値電圧のうちのいずれかを有し得る。同じ２ビットデータを保持する複数のセルトランジスタＭＴであっても、セルトランジスタＭＴ相互間の特性のばらつきに起因して互いに相違する閾値電圧を有する。このため、閾値電圧は、図６に示されるように分布を有する。閾値分布は、例えば、Ｅｒ、Ａ、Ｂ、およびＣレベルと称される。Ａレベル中の閾値電圧は、Ｅｒレベル中の閾値電圧より高い。Ｂレベル中の閾値電圧は、Ａレベル中の閾値電圧より高い、Ｃレベル中の閾値電圧はＢレベル中の閾値電圧より高い。

レベルの判定のために、読み出し電圧ＶＡ、ＶＢ、およびＶＣが用いられる。読み出し電圧ＶＡは、ＥｒレベルとＡレベルとの間に位置する。読み出し電圧ＶＢは、ＡレベルとＢレベルとの間に位置する。読み出し電圧ＶＣは、ＢレベルとＣレベルとの間に位置する。読み出し電圧は、Ｖｃｇｒｖと総称される場合がある。

次に、図７および図８を参照して、第１実施形態の半導体記憶装置の動作が記述される。図７は、１つのブロックＢＬＫからのデータの読み出しの間の幾つかノードに印加される電圧の波形を示している。図７および図８は、フィンガＦＧＲ０中のセルトランジスタＭＴからの読み出しの例を示している。なお、データの読み出しは、プログラムベリファイのための読み出しを含む。プログラムベリファイとは、書き込み（プログラム）対象のセルトランジスタＭＴが、データに応じて、ある閾値電圧を超えているかを確認することを指す。

半導体記憶装置１００がメモリコントローラ２００から読み出しコマンドを受け取ると、読み出し（リード）が開始する。読み出しの開始の時点で、図７に示されている全てのノードは、接地（共通）電圧を印加されている。

図７および図８に示されているように、時刻ｔ１において、シーケンサ１４０は、コアドライバ１６０を制御して、選択されたフィンガ（選択フィンガ）ＦＧＲ０の選択ゲート線ＳＧＤＬ０に電圧ＶＳＧｄを印加する。電圧ＶＳＧｄは、トランジスタＳＤＴをオンさせる大きさを有し、トランジスタＳＳＴｂもオンさせる大きさを有する。選択ゲート線ＳＧＤＬ０への電圧ＶＳＧｄの印加により、トランジスタＳＤＴ０がオンする。この結果、選択フィンガＦＧＲ０のストリングＳＴＲがビット線ＢＬと電気的に接続される。

一方、時刻ｔ１においても、シーケンサ１４０は、コアドライバ１６０を制御して、選択されていないフィンガ（非選択フィンガ）ＦＧＲ１、ＦＧＲ２、およびＦＧＲ３の選択ゲート線ＳＧＤＬ１、ＳＧＤＬ２、ＳＧＤＬ３での電圧ＶＳＳを維持する。このため、トランジスタＳＤＴ１、ＳＤＴ２、およびＳＤＴ３はオフを維持する。この結果、フィンガＦＧＲ１、ＦＧＲ２、およびＦＧＲ３のストリングは、ビット線ＢＬから電気的に切断されている。なお、選択ゲート線ＳＧＤＬ１、ＳＧＤｌ２、およびＳＧＤＬ３での電圧ＶＳＳの維持は、図７に示されている最終の時刻まで継続する。

シーケンサ１４０はまた、時刻ｔ１において、コアドライバ１６０を制御して、選択ゲート線ＳＧＳｂＬ０に電圧ＶＳＧを印加する。電圧ＶＳＧの印加により、トランジスタＳＳＴｂ０およびＳＳＴｂ１がオンする。また、選択ゲート線ＳＧＳｂＬ０への電圧ＶＳＧの印加により、フィンガＦＧＲ０およびＦＧＲ１中の両側の２つの拡散層ｎｄの間がｎ型領域により接続される。

一方、シーケンサ１４０は、時刻ｔ１においても、選択ゲート線ＳＧＳＬ０を電圧ＶＳＳに維持する。このため、トランジスタＳＳＴ０およびＳＳＴ１はオフしている。

このように、トランジスタＳＳＴ０およびＳＳＴ１はともにオフしていてともにＦＧＲ０およびＦＧＲ１はともにソース線ＳＬから電気的に切断されている。他方、トランジスタＳＧＴ０がオンし、トランジスタＳＧＴ１がオフしている。このため、フィンガＦＧＲ０のチャネルはビット線ＢＬに電気的に接続されており、他方、フィンガＦＧＲ１のチャネルはフローティング状態である。

非選択フィンガＦＧＲ２およびＦＧＲ３においては、シーケンサ１４０は、読み出しの間、選択ゲート線ＳＧＳＬ２、ＳＧＳＬ３、ＳＧＳｂＬ２、およびＳＧＳｂＬ３を電圧ＶＳＳに維持する。よって、フィンガＦＧＲ２およびＦＧＲ３の全てのストリングＳＴＲ、ひいてはフィンガＦＧＲ２およびＦＧＲ３のチャネルは、読み出しの間、フローティング状態である。このフローティングの状態は、選択ゲート線ＳＧＳＬ２、ＳＧＳＬ３、ＳＧＳＬｂＬ２、ＳＧＳｂＬ３に、選択ゲート線ＳＧＳＬ０およびＳＧＳｂＬ０と同じ電圧を印加することによっても可能である。

時刻ｔ２において、シーケンサ１４０は、コアドライバ１６０を制御して、非選択ワード線ＷＬに電圧ＶＲＥＡＤを印加する。時刻ｔ２での非選択ワード線ＷＬおよび選択ワード線ＷＬへの電圧ＶＲＥＡＤの印加は、時刻ｔ１で開始されてもよい。電圧ＶＲＥＡＤは、セルトランジスタＭＴを、その状態によらずにオンさせる大きさを有する。非選択ワード線ＷＬへの電圧ＶＲＥＡＤの印加は、図７に示されている最終の時刻まで継続する。

時刻ｔ２の時点で非選択フィンガＦＧＲ１、ＦＧＲ２、およびＦＧＲ３のチャネルはフローディング状態であり、また、同じアドレスのワード線ＷＬは、１つのブロックＢＬＫ中の相違するフィンガＦＧＲによって共有されている。よって、フィンガＦＧＲ１、ＦＧＲ２、およびＦＧＲ３の半導体柱ＳＰ中の（すなわち、チャネルの）電圧は、チャネルと非選択ワード線ＷＬとの容量結合に起因して、電圧ＶＲＥＡＤに近い電圧まで上昇する。

時刻ｔ２において、さらに、シーケンサ１４０は、コアドライバ１６０を制御して、選択ワード線ＷＬにも電圧ＶＲＥＡＤを短時間、印加する。この目的は、各ストリングＳＴＲ中のセルトランジスタＭＴのチャネルの電位を一様に、このストリングＳＴＲと接続されたビット線ＢＬの電位と同じにすることである。

選択ワード線ＷＬへの電圧ＶＲＥＡＤの印加の後、時刻ｔ３において、シーケンサ１４０は、コアドライバ１６０を制御して、選択ワード線ＷＬに読み出し電圧Ｖｃｇｒｖを印加する。読み出し電圧Ｖｃｇｒｖの印加により、選択ワード線ＷＬに接続されている全てのセルトランジスタ（選択セルトランジスタ）ＭＴのうち、読み出し電圧Ｖｃｇｒｖより高い閾値電圧を有するものはオフを維持し、読み出し電圧Ｖｃｇｒｖより低い閾値電圧を有するものはオンする。

選択ワード線ＷＬの電位の上昇の完了後の時刻ｔ４において、シーケンサ１４０は、コアドライバ１６０と、データ回路およびページバッファ１１３を制御して、ビット線ＢＬを電圧ＶＢＬへとプリチャージする。

また、時刻ｔ４において、シーケンサ１４０は、コアドライバ１６０を制御して、ソース線ＳＬに電圧ＶＢＬ＋ＶＳＲＣを印加する。電圧ＶＳＲＣは、電圧ＶＳＳより大きい。よって、ソース線ＳＬの電位は、ビット線ＢＬの電位より高くなる。

さらに、シーケンサ１４０は、時刻ｔ４において、コアドライバ１６０を制御して、選択ゲート線ＳＧＳｂＬ０に電圧ＶＢＬ＋ＶＳＲＣを印加する。電圧ＶＢＬ＋ＶＳＲＣは、ソース線ＳＬに印加される電圧と同じである。よって、選択フィンガＦＧＲ０のトランジスタＳＳＴｂは、ソースおよびゲートにおいて同じ電圧ＶＢＬ＋ＶＳＲＣを受け取っていることになり、ソース線ＳＬの側をアノードとしかつセルトランジスタＭＴの側をカソードとするダイオード接続のバイアス状態となっている。このため、トランジスタＳＳＴ０を、ソース線ＳＬからビット線ＢＬに向かって電流が流れることが可能である。同じく、トランジスタＳＳＴ１もダイオード接続された状態である。

時刻ｔ４の後の幾つかのノードに印加されている電圧が、図８に示されている。図８は、図４に基づいており、図８では、図４の記載に、印加されている電圧が付加されている。

図７に戻る。時刻ｔ４での電圧の印加により、ソース線ＳＬとビット線ＢＬとの間に電位差が形成される。この電位差が形成された時点で、選択フィンガＦＧＲ０では、トランジスタＳＤＴ０がオンしている。このため、選択フィンガＦＧＲ０では、オンしている選択セルトランジスタＭＴを有するストリングＳＴＲ中を、ソース線ＳＬから、このストリングＳＴＲと接続されているビット線ＢＬに向かってセル電流ＩｃｅｌｌがトランジスタＳＳＴ０を介して流れる。この電流により、データ回路およびページバッファ１１３中のセンスアンプ中のあるノード（センスノード）の電圧が上昇する。一方、選択フィンガＦＧＲ０中の、オフしている選択セルトランジスタＭＴを有するストリングＳＴＲと接続されているセンスアンプでは、センスノードの電圧は上昇しない。この電圧の上昇の有無が、センスアンプにより検出され、選択フィンガＦＧＲ０中の選択ワード線ＷＬと接続されているセルトランジスタＭＴにより保持されているデータが判別される。

一方、非選択フィンガＦＧＲ１では、時刻ｔ４の時点でもチャネルは容量結合によって依然電圧ＶＲＥＡＤである。電圧ＶＲＥＡＤは、ソース線ＳＬの電圧ＶＢＬ＋ＶＳＲＣより高い。このため、例えば、フィンガＦＧＲ１ではダイオード接続のバイアス状態のトランジスタＳＳＴを介してセル電流Ｉｃｅｌｌは流れず、また、チャネルはフローティング状態に維持される。なお、仮に時刻ｔ４の時点でフィンガＦＧＲ１のチャネルの電圧が電圧ＶＢＬ＋ＶＳＲＣより低くても、ソース線ＳＬからの電流の流入によりフィンガＦＧＲ１のチャネルの電圧が電圧ＶＢＬ＋ＶＳＲＣより高くなった時点でフィンガＦＧＲ１ではトランジスタＳＳＴはオフする。この結果、フィンガＦＧＲ１のチャネルはフローティング状態になる。
（第１実施形態の効果）
以上記述されたように、第１実施形態の半導体記憶装置によれば、ワード線ＷＬのための配線層ＷＣが２つのフィンガＦＧＲに亘っている。これは、１つのフィンガＦＧＲに亘っている図９の比較例と異なる。第１実施形態と比較例とで１つのフィンガＦＧＲ中のストリングＳＴＲの数が同じであるなら、第１実施形態の配線層ＷＣの面積は、比較例でのワード線のための配線層３０４の面積より大きい。このため、第１実施形態のワード線ＷＬは、比較例でのワード線よりも小さな抵抗を有する。このことは、ワード線ＷＬの充電に要する電力を削減し得、第１実施形態の半導体記憶装置による消費電力を減じ得る。

また、第１実施形態によれば、ワード線ＷＬと同様に、配線層ＳＳＣおよび配線層ＳＳｂＣも２つのフィンガＦＧＲに亘っている。これにより、導電層ＷＣを２つのフィンガＦＧＲで共有しつつ配線ＳＳＣおよびＳＳｂＣをフィンガＦＧＲに独立させるためのプロセスを回避して、半導体記憶装置１００の製造コストを抑制できる。また、プラグＣＰ１の数の減少を通じて、チップ面積の抑制が可能である。さらに、選択ゲート線ＳＧＬならびにＳＧＳｂＬの抵抗が低下し、半導体記憶装置１００の性能が向上し得る。

しかしながら、２つのフィンガＦＧＲが配線層ＳＳＣおよびＳＳｂＣを単に共有しただけでは、このような２つのフィンガＦＧＲをソース線ＳＬに独立して電気的に接続することができない。以下、このことについて説明する。

まず、第１実施形態との比較として、図９に示されているように、フィンガ３０１ごとに独立してソース側の選択ゲート線３０２を制御できれば、非選択フィンガ３０１ｂのストリング３０３をフローティング状態にできる。フローティング状態のストリング３０３のチャネルの電位は、ワード線３０４の電位の上昇とともに上昇する。このため、ワード線３０４の充電が容易である。また、非選択フィンガ３０１ｂのストリング３０３のチャネルとワード線３０４との間の電位差は実質的にゼロである。よって、このような電位差がある場合に生じ得るリードディスターブが回避されることが可能である。

一方、２つのフィンガＦＧＲが配線層ＳＳＣおよびＳＳｂＣを共有していると、読み出しの際のトランジスタＳＳＴ０のオンにより、フィンガＦＧＲ１もソース線ＳＬに電気的に接続される。このため、プリチャージされたビット線ＢＬからソース線ＳＬにセル電流Ｉｃｅｌｌが流れる構成であると、フィンガＦＧＲ１のストリングＳＴＲのチャネルはフローティング状態にならない。よって、ワード線ＷＬに容量が付加されることになり、ワード線ＷＬの充電のための電流が増大する。さらに、フィンガＦＧＲ１のストリングＳＴＲのチャネルとワード線ＷＬとの間の電位差により、誤書き込み、リードディスターブ、セルトランジスタＭＴへのダメージが生じ得る。

そこで、第１実施形態の半導体記憶装置１００での読み出しではソース線ＳＬからビット線ＢＬにセル電流Ｉｃｅｌｌが流れるように構成されている。具体的には以下の通りである。

すなわち、まず、時刻ｔ１において、トランジスタＳＤＴ０はオンしているため、フィンガＦＧＲ０のチャネルはビット線ＢＬに接続されている。一方、トランジスタトランジスタＳＤＴ１およびトランジスタＳＳＴ１はオフであるため、フィンガＦＧＲ１のチャネルはフローティング状態である。すなわち、ワード線ＷＬにフィンガＦＧＲ１のチャネルの分の容量が付加されておらず、ワード線ＷＬに付加される容量が低減される。

また、時刻ｔ４において、トランジスタＳＤＴ０はオンしており、トランジスタＳＳＴ０は、ダイオード接続のバイアス状態である。すなわち、ソース線ＳＬの電位をビット線ＢＬの電位より高くすることにより、セル電流ＩｃｅｌｌがフィンガＦＧＲ０中を流れることが可能である。一方、トランジスタＳＤＴ１はオフしており、トランジスタＳＳＴ１もダイオード接続状態である。すなわち、フィンガＦＧＲ１中をセル電流Ｉｃｅｌｌは流れない。

したがって、配線層ＷＣを複数のフィンガＦＧＲで共有してもデータの読み出しと非選択フィンガをフローティング状態にすることを両立できる。すなわち、選択フィンガＦＧＲ０での読み出しが可能なままで、非選択フィンガＦＧＲ１をフローティング状態にできる。このため、読み出しのためのフィンガＦＧＲの選択と、配線層ＷＣの共有化によるワード線ＷＬの駆動のための電流の消費の量の減少および非選択フィンガＦＧＲ１のストリングＳＴＲのチャネルとワード線ＷＬとの間の電圧の印加の抑制が可能である。

また、時刻ｔ２において、選択ワード線ＷＬにも電圧ＶＲＥＡＤが印加される。例えば選択セルトランジスタＭＴのうちの幾つかは、その閾値電圧によっては、時刻ｔ３で読み出し電圧Ｖｃｇｒｖを受け取ってもオンしない。このようなセルトランジスタＭＴを含んだストリングＳＴＲでは、電圧Ｖｃｇｒｖを受け取るセルトランジスタＭＴよりもトランジスタＳＳＴの側のセルトランジスタＭＴのチャネルが、ゲートにおいて電圧ＶＲＥＡＤを受け取ることにより、電圧ＶＲＥＡＤへとブーストされる。この結果、ストリングＳＴＲ中のチャネルの電位が一様に、対応するビット線ＢＬと同じ電位にならない。このような状況が選択ワード線ＷＬに短時間電圧ＶＲＥＡＤを印加することで回避されて、ストリングＳＴＲ中のチャネルの電位が一様にされることが可能である。また、選択ワード線ＷＬへの電圧ＶＲＥＡＤの印加により、読み出し電圧Ｖｃｇｒｖの印加の前に、選択フィンガＦＧＲ０のストリングＳＴＲのチャネル中の余計な電子をチャネルから追い出すことが可能である。例えば書き込み後に長時間経過してから読み出しが行われる時点で、電子の拡散の結果、チャネル中に意図されない形で電子が分布している場合がある。そこで、選択ワード線ＷＬへの電圧ＶＲＥＡＤの印加を通じて選択フィンガＦＧＲ０中の全てのセルトランジスタＭＴがオンされて、選択フィンガＦＧＲ０のチャネル中の、読み出し対象のセルトランジスタＭＴよりも基板ｓｕｂの側の部分の電子がビット線ＢＬへと追い出される。
（その他）
その他、選択ゲートトランジスタＳＳＴおよびＳＳＴｂの閾値電圧は、例えば、その電荷蓄積膜ＣＩ中の電子の量で調整されることが可能であることが知られている。この調整の機序は、セルトランジスタＭＴでのデータの書き込みのための電荷蓄積膜ＣＩへの電子の注入と同じである。そのためのトランジスタＳＳＴおよび／またはＳＳＴｂへの書き込みコマンド（以下、ＳＳＴ書き込みコマンドと称される）が知られている。半導体記憶装置１００は、ＳＳＴ書き込みコマンドを認識および実行できる。

ＳＳＴ書き込みコマンドは、トランジスタＳＳＴおよび／またはＳＳＴｂの電荷蓄積膜ＣＩ中への電子を指示する。ＳＳＴ書き込みコマンドは、書き込み対象のトランジスタＳＳＴおよび／またはＳＳＴｂのアドレスを示す信号を伴う。半導体記憶装置１００がＳＳＴ書き込みコマンドおよび対象のアドレスを示す信号を受け取ると、シーケンサ１４０は、コアドライバ１６０、ロウデコーダ１１２を制御して、指示されたトランジスタＳＳＴ／およびまたはＳＳＴｂの電荷蓄積膜ＣＩに電子を注入する。

（第２実施形態）
第２実施形態は、第１実施形態に基づく。

ワード線ＷＬおよび選択ゲート線ＳＧＳＬならびにＳＧＳｂＬは、第１実施形態のように２つのフィンガＦＧＲではなく、３つ以上のフィンガＦＧＲに亘っていてもよい。第２実施形態は、そのような例に関する。図１０に示されているように、ワード線ＷＬ（配線層ＷＣ）、選択ゲート線ＳＧＳＬ（配線層ＳＳＣ）ならびに選択ゲート線ＳＧＳｂＬ（配線層ＳＳｂＣ）は、３つのフィンガＦＧＲ０、ＦＧＲ１、およびＦＧＲ２に亘っている。同様に、別のワード線ＷＬおよび選択ゲート線ＳＧＳＬならびにＳＧＳｂＬは、別の３つのフィンガＦＧＲ３、ＦＧＲ４、およびＦＧＲ５に亘っている。

一方、選択ゲート線ＳＧＤＬ（配線層ＳＤ）は、フィンガＦＧＲごとに独立している。この点は、第１実施形態と同じである。

ワード線ＷＬおよび選択ゲート線ＳＧＳＬならびにＳＧＳｂＬを共有する３つのフィンガＦＧＲの各組の間に、コンタクトプラグＣＰ１および拡散層ｎｄが位置する。

第２実施形態での読み出しの際の電圧の印加については、第１実施形態でのものと同じである。

さらに、ワード線ＷＬ（配線層ＷＣ）、選択ゲート線ＳＧＳＬ（配線層ＳＳＣ）ならびに選択ゲート線ＳＧＳｂＬ（配線層ＳＳｂＣ）は、４つ以上のフィンガＦＧＲに亘っていてもよい。

第２実施形態によっても、第１実施形態と同じく、ワード線ＷＬのための配線層ＷＣ、選択ゲート線ＳＧＳＬのための配線ＳＳＣ、選択ゲート線ＳＧＳｂＬのための配線ＳＳｂＣが複数のフィンガに亘っており、ワード線ＷＬの電位上昇の間選択フィンガＦＧＲのトランジスタＳＳＴはオフに維持され、セル電流Ｉｃｅｌｌはソース線ＳＬからビット線ＢＬに向かって流され、セル電流Ｉｃｅｌｌが流れる間、選択フィンガＦＧＲのトランジスタＳＳＴはダイオード接続状態にされる。このため、第１実施形態と同じ利点を得られる。さらに、第２実施形態のように、配線層ＷＣが亘るフィンガの数を第１実施形態より多くすることにより、配線層ＷＣの抵抗がより減じられることが可能である。

（第３実施形態）
第３実施形態は、第１実施形態に基づいており、セルアレイの構造の点で第１実施形態と異なる。

図１１〜図１３に示されているように、基板ｓｕｂ上に絶縁膜２１が設けられている。絶縁膜２１上には、例えば４つのフィン型構造２４（２４−０〜２４−３）が設けられている。フィン型構造２４は、Ｄ２軸に沿って延び、Ｄ１軸に沿って間隔を有する。Ｄ１軸およびＤ２軸は、例えば基板ｓｕｂと平行であり、基板ｓｕｂに垂直なＤ３軸に直交する。Ｄ１軸およびＤ２軸は互いに直交する。

各フィン型構造２４は、交互に積層された絶縁膜２２（２２−１〜２２−４）および半導体膜２３（２３−１〜２３−３）を含む。各半導体膜２３は、半導体柱ＳＰと同様に、１つのストリングＳＴＲのためのチャネル領域を提供する。そして、１つのフィン型構造２４中の半導体膜２３の組は、図４の構造の１つのフィンガＦＧＲ中の半導体柱ＳＰの組に相当する。したがって、図１１〜図１３の構造は、４つのフィンガＦＧＲ（ＦＧＲ０〜ＦＧＲ３）を示している。

各フィン型構造２４の上面上および側面上には、トンネル絶縁膜ＴＩ２、絶縁性の電荷蓄積膜ＣＩ２、ブロック絶縁膜ＢＩ２、および導電性の配線層ＷＣ２の組が設けられている。トンネル絶縁膜ＴＩ２、電荷蓄積膜ＣＩ２、ブロック絶縁膜ＢＩ２、および配線層ＷＣ２の組は、Ｄ１軸に沿って延びる帯状の形状を有し、Ｄ２軸に沿って相互に間隔を有し、各フィン型構造２４の側面および上面を覆う。すなわち、トンネル絶縁膜ＴＩ２、電荷蓄積膜ＣＩ２、ブロック絶縁膜ＢＩ２、および配線層ＷＣ２の１つの組は、４つのフィンガＦＧＲ０〜ＦＧＲ３に亘っている。

各トンネル絶縁膜ＴＩ２は、Ｄ１軸に沿って延びるとともに、各フィン型構造２４の上面および側面を覆う。各トンネル絶縁膜ＴＩ２の上に、このトンネル絶縁膜ＴＩ２に沿って１つの電荷蓄積膜ＣＩ２が設けられている。各電荷蓄積膜ＣＩ２の上に、この電荷蓄積膜ＣＩ２に沿って、１つのブロック絶縁膜ＢＩ２が設けられている。各ブロック絶縁膜ＢＩ２の上に、このブロック絶縁膜ＢＩ２に沿って、１つの配線層ＷＣ２が設けられている。

Ｄ２軸に沿って最も手前の配線層ＷＣ２は、選択ゲート線ＳＧＳＬとして機能する。選択ゲート線ＳＧＳＬのための各配線層ＷＣ２と半導体膜２３とに囲まれた領域は、選択ゲートトランジスタＳＳＴとして機能する。選択ゲート線ＳＧＳＬとして機能する配線層ＷＣ２よりもＤ２軸に沿って奥の複数（図１４では４つ）の配線層ＷＣ２は、ワード線ＷＬ（ＷＬ０〜ＷＬ３）として機能する。ワード線ＷＬための各配線層ＷＣ２と半導体膜２３とに囲まれた領域はセルトランジスタＭＴとして機能する。

Ｄ２軸に沿って最も奥の配線層ＷＣ２（ワード線ＷＬ４のための配線層ＷＣ２）のさらに奥にも、トンネル絶縁膜ＴＩ２、電荷蓄積膜ＣＩ２、ブロック絶縁膜ＢＩ２の組が設けられ、ブロック絶縁膜ＢＩ２上に、複数の導電膜ＷＣ３が設けられている。各導電膜ＷＣ３は、１つのフィンガＦＧＲの上面および側面を、トンネル絶縁膜ＴＩ２、電荷蓄積膜ＣＩ２、ブロック絶縁膜ＢＩ２を介して覆う。したがって、導電膜ＷＣ３は、フィンガＦＧＲごとに独立している。各導電膜ＷＣ３は、選択ゲート線ＳＧＤＬとして機能する。各導電膜ＷＣ３とフィン型構造２４とに囲まれた領域は、選択ゲートトランジスタＳＤＴとして機能する。

選択ゲート線ＳＧＳＬのための配線層ＷＣ２の、ワード線ＷＬ１のための配線層ＷＣ２と反対側には、コンタクトプラグＣＰ２が設けられている。１つのコンタクトプラグＣＰ２が、１つのフィン型構造２４の上面に設けられている。各コンタクトプラグＣＰ２は、対応するフィン型構造２４の中を通って、このフィン型構造２４中の全ての半導体膜２３と接している。各コンタクトプラグＣＰ２の上端はみな、ソース線ＳＬと接続されている。

フィン型構造２４−０〜２４−３は、一端において相互に接続されている。半導体膜２３−１の上面は、コンタクトプラグＣＰ１０を介して、ビット線ＢＬ０と接続されている。半導体膜２３−２の上面は、コンタクトプラグＣＰ１１を介して、ビット線ＢＬ１と接続されている。半導体膜２３−３の上面は、コンタクトプラグＣＰ１２を介して、ビット線ＢＬ２と接続されている。

図１１〜図１３に示されている構造によっても、図３に示されているセルアレイ１１１と同様の構造が実現されることが可能である。ただし、以下の幾つかの点で、図３の回路図と異なる。まず、第３実施形態では、選択ゲートトランジスタＳＳＴｂは設けられておらず、選択ゲートトランジスタＳＳＴがソース線ＳＬに直接接続されている。また、図１１〜図１３は、１つのストリングが４つのセルトランジスタＭＴを含む例を示している。また、図１１〜図１３は、４つのフィンガＦＧＲが選択ゲート線ＳＧＳＬを共有する例を示している。

読み出しの間の各ノードへの電圧の印加については、第１実施形態と同じである。よって、第３実施形態によっても、第１実施形態と同じ利点を得られる。

その他、各実施形態において、以下の事項が適用されることが可能である。

多値レベルの読み出し動作（リード）において、Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０Ｖ〜０．５５Ｖの間である。これに限定されることなく、０．１Ｖ〜０．２４Ｖ、０．２１Ｖ〜０．３１Ｖ、０．３１Ｖ〜０．４Ｖ、０．４Ｖ〜０．５Ｖ、および０．５Ｖ〜０．５５Ｖのいずれかの間にしてもよい。

Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば１．５Ｖ〜２．３Ｖの間である。これに限定されることなく、１．７５Ｖ〜１．８Ｖ、１．８Ｖ〜１．９５Ｖ、１．９５Ｖ〜２．１Ｖ、および２．１Ｖ〜２．３Ｖのいずれかの間にしてもよい。

Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば３．０Ｖ〜４．０Ｖの間である。これに限定されることなく、３．０Ｖ〜３．２Ｖ、３．２Ｖ〜３．４Ｖ、３．４Ｖ〜３．５Ｖ、３．５Ｖ〜３．７Ｖ、および３．７Ｖ〜４．０Ｖのいずれかの間にしてもよい。

読み出し動作の時間（ｔＲ）としては、例えば２５μｓ〜３８μｓ、３８μｓ〜７０μｓ、および７０μｓ〜８０μｓのいずれかの間にしてもよい。

書き込み動作は、プログラム動作およびベリファイ動作を含む。書き込み動作では、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３．７Ｖ〜１４．３Ｖの間である。これに限定されることなく、例えば１３．７Ｖ〜１４．０Ｖ、および１４．０Ｖ〜１４．７Ｖのいずれかの間としてもよい。

奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧とを変えてもよい。

プログラム動作をＩＳＰＰ（Incremental Step Pulse Program）方式としたとき、ステップアップの電圧として、例えば０．５Ｖ程度が挙げられる。

非選択のワード線に印加される電圧としては、例えば７．０Ｖ〜７．３Ｖの間としてもよい。この場合に限定されることなく、例えば７．３Ｖ〜８．４Ｖの間としてもよく、７．０Ｖ以下としてもよい。

非選択のワード線が奇数番目のワード線であるか、または偶数番目のワード線であるかによって印加するパス電圧を変えてもよい。

書き込み動作の時間（tProg）としては、例えば１７００μｓ〜１８００μｓ、１８００μｓ〜１９００μｓ、および１９００μｓ〜２０００μｓのいずれかの間にしてもよい。

消去動作では、半導体基板上部に形成され、かつ、メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２Ｖ〜１３．７Ｖの間である。この場合に限定されることなく、例えば１３．７Ｖ〜１４．８Ｖ、１４．８Ｖ〜１９．０Ｖ, １９．０〜１９．８Ｖ、および１９．８Ｖ〜２１Ｖのいずれかの間であってもよい。

消去動作の時間（tErase）としては、例えば３０００μｓ〜４０００μｓ、４０００μｓ〜５０００μｓ、および４０００μｓ〜９０００μｓのいずれかの間にしてもよい。

メモリセルは、半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有する。この電荷蓄積層は、膜厚が２〜３ｎｍのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造であってもよい。また、ポリシリコンにはＲｕなどの金属が添加されていてもよい。電荷蓄積層上には、絶縁膜が形成される。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜とに挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有する。Ｈｉｇｈ−ｋ膜としては、ＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚は、Ｈｉｇｈ−ｋ膜の膜厚よりも厚くしてもよい。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成される。ここで、仕事関数調整用の材料は、ＴａＯなどの金属酸化膜、またはＴａＮなどの金属窒化膜である。制御電極としては、Ｗなどを用いてもよい。

また、メモリセル間にはエアギャップを形成することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

ＭＴ セルトランジスタ、ＳＤＴ、ＳＳＴ、ＳＳＴｂ 選択ゲートトランジスタ、ＣＳ…セルセット、ＢＬＫ ブロック、ＦＧＲ フィンガ、ＳＧＤＬ、ＳＧＳＬ、ＳＧＳｂＬ 選択ゲート線、ＷＬ ワード線、ＳＧＤ、ＳＧＳ、ＳＧＳｂ ＳＧ線、ＣＧ ＣＧ線、ＳＤＣ、ＷＣ、ＳＳＣ、ＳＳｂＣ 配線層。

Claims (5)

1. ビット線と接続された第１トランジスタと、ソース線と接続された第２トランジスタと、前記第１および第２トランジスタの間で直列接続された第１セルトランジスタと、を具備する第１ストリングと、
   前記ビット線と接続された第３トランジスタと、前記ソース線と接続された第４トランジスタと、前記第３および第４トランジスタの間で直列接続された第２セルトランジスタと、を具備する第２ストリングと、
   を具備し、
   読み出しのとき、前記第１セルトランジスタのゲートへの電圧の印加の開始の時点で前記第４トランジスタはオフされており、前記ビット線に印加される電圧より高い電圧が前記ソース線に印加されている間前記第２トランジスタのゲートは前記ソース線に印加されている電圧を印加される、
   ことを特徴とする半導体記憶装置。
2. 前記第１セルトランジスタの１つのゲートおよび前記第２セルトランジスタの１つのゲートは、１つの導電層からなる、
   ことを特徴とする、請求項１に記載の半導体記憶装置。
3. 前記ソース線は、前記第１セルトランジスタのゲートへの読み出し電圧の印加の後に、前記ビット線に印加される電圧より高い電圧を印加され、前記第２トランジスタのゲートのゲートは前記ソース線に印加される電圧を印加される、
   ことを特徴とする、請求項１に記載の半導体記憶装置。
4. 読み出しのとき、前記第１トランジスタはオンされ、前記第３トランジスタはオフに維持される、
   ことを特徴とする、請求項１に記載の半導体記憶装置。
5. 前記第２トランジスタのゲートおよび前記第４トランジスタのゲートは、１つの導電層からなる、
   ことを特徴とする、請求項１に記載の半導体記憶装置。