JP2024039264A - メモリデバイス - Google Patents

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Abstract

【課題】メモリデバイスの信頼性を向上する。【解決手段】実施形態のメモリデバイスは、基板の表面に対して垂直な第１の方向において前記基板の上方に設けられた導電層と、前記第１の方向に延び、前記基板の表面に対して平行な第２の方向において前記導電層に隣り合い、強誘電体層を含むピラーと、前記第３の導電層と前記ピラーとの間に設けられた強誘電体トランジスタを含むメモリセルと、前記メモリセルの読み出しシーケンスにおいて、前記メモリセルに読み出しパルスを供給する回路と、を含む。読み出しパルスは、第１の期間において第１の電圧値Ｖ１１を有し、第１の期間Ｔ１の後の第２の期間Ｔ２において第１の電圧値Ｖ１１と同じ極性でかつ前記第１の電圧値Ｖ１１の絶対値より小さな絶対値の第２の電圧値Ｖ１２を有する。【選択図】 図１２

Description

本発明の実施形態は、メモリデバイスに関する。
強誘電体の分極特性を利用してデータを記憶するメモリデバイスが、提案されている。
特許第７００５３９８号明細書 米国特許出願公開第２０２１／０３７６１５４号明細書 米国特許第１０，１２７，９６４号明細書
メモリデバイスの信頼性を向上する。
実施形態のメモリデバイスは、基板の表面に対して垂直な第１の方向において前記基板の上方に設けられた第１の導電層と、前記第１の導電層と前記基板との間に設けられた第２の導電層と、前記第１の導電層と前記第２の導電層との間に設けられた第３の導電層と、前記第１の方向に延び、前記基板の表面に対して平行な第２の方向において前記第１乃至第３の導電層に隣り合い、強誘電体層を含むピラーと、前記第１の導電層と前記ピラーとの間に設けられた第１のトランジスタと、前記第２の導電層と前記ピラーとの間に設けられた第２のトランジスタと、前記第３の導電層と前記ピラーとの間に設けられた強誘電体トランジスタを含むメモリセルと、前記メモリセルの読み出しシーケンスにおいて、前記メモリセルに読み出しパルスを供給する回路と、を含み、前記読み出しパルスは、第１の期間において第１の電圧値を有し、前記第１の期間の後の第２の期間において前記第１の電圧値と同じ極性でかつ前記第１の電圧値の絶対値より小さな絶対値の第２の電圧値を有する。
第１の実施形態のメモリデバイスの構成例を示すブロック図。 第１の実施形態のメモリデバイスのメモリセルアレイの構成例を示す回路図。 第１の実施形態のメモリデバイスのメモリセルアレイの構造例を示す断面図。 第１の実施形態のメモリデバイスのメモリセルの構造例を示す上面図。 第１の実施形態のメモリデバイスのメモリセルの構成例を示す断面図。 第１の実施形態のメモリデバイスの動作原理を説明するための図。 第１の実施形態のメモリデバイスの動作原理を説明するための図。 第１の実施形態のメモリデバイスの動作原理を説明するための図。 第１の実施形態のメモリデバイスの消去シーケンスを説明するための図。 第１の実施形態のメモリデバイスの書き込みシーケンスを説明するための図。 第１の実施形態のメモリデバイスの読み出しシーケンスを説明するための図。 第１の実施形態のメモリデバイスの読み出しシーケンスを説明するための図。 第１の実施形態のメモリデバイスの読み出しシーケンスを説明するための図。 第２の実施形態のメモリデバイスの読み出しシーケンスを説明するための図。 第２の実施形態のメモリデバイスの読み出しシーケンスを説明するための図。 第２の実施形態のメモリデバイスの読み出しシーケンスを説明するための図。 第３の実施形態のメモリデバイスの読み出しシーケンスを説明するための図。 第４の実施形態のメモリデバイスの読み出しシーケンスを説明するための図。
図１乃至図１８を参照して、実施形態のメモリデバイスについて、説明する。
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号を付された構成要素（例えば、回路、配線、各種の電圧及び信号など）が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
（実施形態）
（１）第１の実施形態
図１乃至図１３を参照して、第１の実施形態のメモリデバイスについて、説明する。
（ａ）構成例
図１乃至図５を参照して、本実施形態のメモリデバイス１の構成例について、説明する。
図１は、本実施形態のメモリデバイス１の構成例を説明するためのブロック図である。
図１に示されるように、本実施形態のメモリデバイス１は、メモリコントローラ２に電気的に結合される。
メモリコントローラ２は、コマンドＣＭＤ、アドレスＡＤＤ及び各種の制御信号ＣＮＴを本実施形態のメモリデバイス１に送る。
メモリデバイス１は、コマンドＣＭＤ、アドレスＡＤＤ及び各種の制御信号ＣＮＴを受ける。データＤＡＴは、メモリデバイス１とメモリコントローラ２との間で、転送される。以下において、書き込みシーケンス時に、メモリコントローラ２からメモリデバイス１に転送されるデータＤＡＴは、書き込みデータとよばれる。書き込みデータＤＡＴは、メモリデバイス１内に書き込まれる。読み出しシーケンス時に、メモリデバイス１からメモリコントローラ２に転送されるデータＤＡＴは、読み出しデータとよばれる。読み出しデータＤＡＴはメモリデバイス１から読み出される。
本実施形態のメモリデバイス１は、例えば、メモリセルアレイ１００、コマンドレジスタ１１０、アドレスレジスタ１２０、ロウ制御回路１４０、センスアンプ回路１５０、ドライバ回路１６０、及びシーケンサ１９０を含む。
メモリセルアレイ１００は、データを記憶する。メモリセルアレイ１００内に、複数のビット線及び複数のワード線が設けられる。メモリセルアレイ１００は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、複数のメモリセルの集合である。各メモリセルは、１つのビット線と１つのワード線とに関連付けられている。メモリセルアレイ１００の構成は後述される。
コマンドレジスタ１１０は、メモリコントローラ２からのコマンドＣＭＤを保持する。コマンドＣＭＤは、例えば、シーケンサ１９０に読み出しシーケンス、書き込みシーケンス、及び消去シーケンス等を実行させる命令を含んでいる。
アドレスレジスタ１２０は、メモリコントローラ２からのアドレスＡＤＤを保持する。アドレスＡＤＤは、例えば、ブロックアドレス、ページアドレス（ワード線アドレス）、及びカラムアドレスを含んでいる。例えば、ブロックアドレス、ページアドレス、及びカラムアドレスは、ブロックＢＬＫ、ワード線、及びビット線の選択にそれぞれ使用される。以下において、ブロックアドレスに基づいて選択されたブロックは、選択ブロックとよばれる。ページアドレスに基づいて選択されたワード線は、選択ワード線とよばれる。
ロウ制御回路１４０は、メモリセルアレイ１００のロウに関する動作を制御する。ロウ制御回路１４０は、アドレスレジスタ１２０内のブロックアドレスに基づいて、メモリセルアレイ１００内の１つのブロックＢＬＫを選択する。ロウ制御回路１４０は、例えば、選択ワード線に対応する配線に印加された電圧を、選択ブロックＢＬＫ内の選択ワード線に転送する。
センスアンプ回路１５０は、メモリセルアレイ１００のカラムに関する動作を制御する。センスアンプ回路１５０は、書き込みシーケンスにおいて、メモリコントローラ２からの書き込みデータＤＡＴに応じて、メモリセルアレイ１００内に設けられたビット線ＢＬのそれぞれに電圧を印加する。センスアンプ回路１５０は、読み出しシーケンスにおいて、ビット線ＢＬの電位（又は、電流の発生の有無）に基づいてメモリセルＭＣに記憶されたデータを判定する。センスアンプ回路１５０は、この判定結果に基づいたデータを、読み出しデータとしてメモリコントローラ２に転送する。
ドライバ回路１６０は、読み出しシーケンス、書き込みシーケンス、消去シーケンス等で使用される電圧を、メモリセルアレイ１００に供給する。ドライバ回路１６０は、アドレスレジスタ１２０内のアドレスに基づいて、例えば、ワード線に対応する配線及びビット線に対応する配線などに所定の電圧を、印加する。
ドライバ回路１６０は、実行される各動作シーケンスにおいて、読み出し回路（読み出しドライバともよばれる）、書き込み回路（書き込みドライバともよばれる）及び消去回路（消去ドライバともよばれる）として、機能する。
シーケンサ１９０は、メモリデバイス１全体の動作を制御する。例えば、シーケンサ１９０は、コマンドレジスタ１１０内のコマンドＣＭＤに基づいて各回路を制御する。
例えば、メモリデバイス１とメモリコントローラ２との間の通信は、ＮＡＮＤインターフェイス規格によってサポートされている。
尚、メモリデバイス１は、入出力回路（図示せず）及び電圧生成回路（図示せず）などをさらに含んでいてもよい。入出力回路は、メモリデバイス１とメモリコントローラ２との間における、メモリデバイス１側のインターフェイス回路として機能する。電圧生成回路は、メモリデバイス１の各種の動作のための複数の電圧を、生成する。
＜メモリセルアレイ＞
図２は、本実施形態のメモリデバイスのメモリセルアレイの構成例を示す回路図である。
図２において、メモリセルアレイ１００に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫが抽出されて示されている。
図２に示されるように、ブロックＢＬＫは、例えば、４つのストリングユニットＳＵ０，ＳＵ１，ＳＵ２，ＳＵ３を含む。各ストリングユニットＳＵ（ＳＵ０，ＳＵ１，ＳＵ２，ＳＵ３）は、複数のメモリセルストリングＭＳを含む。複数のメモリセルストリングＭＳのそれぞれは、複数のビット線ＢＬ０，ＢＬ１，・・・，ＢＬｍ－１（ｍは１以上の整数）のうち対応する１つに接続されている。
各メモリセルストリングＭＳは、複数のメモリセルＭＣ０，ＭＣ１，・・・，ＭＣｎ－１（ｎは１以上の整数）、及びセレクトトランジスタＳＴ１，ＳＴ２を含んでいる。
例えば、ｎ個のメモリセルＭＣ（ＭＣ０，ＭＣ１，ＭＣ２，ＭＣ３，・・・，ＭＣｎ－２，ＭＣｎ－１）が、各メモリセルストリングＭＳ内に設けられている。
メモリセルＭＣは、１ビット以上のデータを実質的に不揮発に記憶できる。
セレクトトランジスタＳＴ１，ＳＴ２のそれぞれは、各種の動作時におけるストリングユニットＳＵの選択に使用される。例えば、各セレクトトランジスタＳＴ１は、１つ以上のトランジスタを含んでもよい。例えば、各セレクトトランジスタＳＴ２は、１つ以上のトランジスタを含んでもよい。
各メモリセルストリングＭＳにおいて、複数のメモリセルＭＣは、セレクトトランジスタＳＴ１のソースとセレクトトランジスタＳＴ２のドレインとの間に直列接続される。同一のブロックＢＬＫ内の各メモリセルＭＣ０，ＭＣ１，ＭＣ２，ＭＣ３，・・・，ＭＣｎ－２，ＭＣｎ－１のゲートは、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，・・・，ＷＬｎ－２，ＷＬｎ－１のうち対応する１つに接続される。
各メモリセルストリングＭＳにおいて、セレクトトランジスタＳＴ１の一方の端子（ここでは、ドレイン）は、複数のビット線ＢＬ０，ＢＬ１，・・・，ＢＬｍ－１のうち対応する１つに接続される。
セレクトトランジスタＳＴ１の一方の端子（ここでは、ソース）は、直列接続されたメモリセルＭＣ０，・・・，ＭＣｎ－１の一端に接続される。
セレクトトランジスタＳＴ１のゲートのそれぞれは、複数のセレクトゲート線ＳＧＤのうち対応する１つに接続される。
ストリングユニットＳＵ０内のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０に接続される。ストリングユニットＳＵ１内のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ１に接続される。ストリングユニットＳＵ２内のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ２に接続される。ストリングユニットＳＵ３内のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ３にそれぞれ接続される。
セレクトトランジスタＳＴ２の一方の端子（ここでは、ドレイン）は、直列接続されたメモリセルＭＣ０，・・・，ＭＣｎ－１の他端に接続される。セレクトトランジスタＳＴ２の他方の端子（ここでは、ソース）は、ソース線ＳＬに接続される。同一のブロックＢＬＫ内の複数のセレクトトランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続される。
例えば、複数のセレクトトランジスタＳＴ２のゲートのそれぞれは、１つのセレクトゲート線ＳＧＳに共通に接続される。但し、複数のセレクトゲート線ＳＧＳが、ストリングユニットＳＵ毎に独立に設けられてもよい。
上述のメモリセルアレイ１００の回路構成において、複数のブロックＢＬＫ間で同一カラムに対応するセレクトトランジスタＳＴ１のドレインは、同じビット線ＢＬに接続される。ソース線ＳＬは、例えば、複数のブロックＢＬＫ間で共通に接続される。
複数のストリングユニットＳＵ間で同一のカラムに対応するセレクトトランジスタＳＴ１のドレインは、同じビット線ＢＬに接続される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルＭＣは、例えば、セルユニットＣＵとよばれる。
例えば、１つのセルユニットＣＵは、メモリセルＭＣの各々が１ビットのデータを記憶する場合に、１ページ分のデータを記憶することが可能である。メモリセルＭＣの各々が２ビットのデータを記憶する場合に、１つのセルユニットＣＵは、２ページ分のデータを記憶することが可能である。
本実施形態において、メモリセルＭＣは、強誘電体トランジスタ（ＦｅＦＥＴ：ferroelectric field effect transistor）である。強誘電体トランジスタの閾値電圧は、強誘電体トランジスタの強誘電体層の自発分極の向きに応じて、変化する。
本実施形態のメモリデバイス１は、自発分極の向きに応じた強誘電体トランジスタＭＣの閾値電圧の変化とデータとの関連付けによって、データを記憶する。
本実施形態において、メモリセルＭＣは、強誘電体トランジスタＭＣともよばれる。
本実施形態において、強誘電体トランジスタをメモリセルＭＣに用いたメモリデバイスは、強誘電体メモリともよばれる。
図３は、本実施形態のメモリデバイス１のメモリセルアレイ１００の構造例を示す断面図である。
図３において、図示の明瞭化のため、基板の上面を覆う絶縁層（層間絶縁膜）は、省略されている。
図３に示されるように、メモリセルＭＣは、基板４０の上面（Ｘ－Ｙ面）上に、２次元に配列されている。メモリセルＭＣは、基板４０の上面に対して垂直な方向（Ｚ方向）に、配列されている。
このように、本実施形態において、メモリデバイス１は、３次元構造のメモリセルアレイ１００を有する。
例えば、基板４０は、半導体基板（例えば、シリコン基板）である。
基板４０は、半導体層４１を含む。半導体層４１は、付与されるべき導電型に応じたドーパント（不純物）を含む。例えば、半導体層４１は、ｐ型の半導体層である。半導体層は、所定の濃度のｐ型ドーパント（例えば、ホウ素）を含む。
半導体層４１は、例えば、半導体基板４０内に設けられたウェル領域である。
複数の半導体領域４４，４５は、半導体層４１内に設けられている。半導体領域４４，４５のそれぞれは、付与されるべき導電型に応じたｎ型又はｐ型のドーパント（不純物）を含む。
例えば、半導体領域４４は、ｎ型の半導体領域（拡散層）である。ｎ型の半導体領域４４は、所定の濃度のｎ型ドーパント（例えば、リン又はヒ素）を含む。
半導体領域４４は、コンタクトプラグ７０を介して、配線（例えば、金属層）７１に接続されている。コンタクトプラグ７０は、半導体領域４４上に設けられている。コンタクトプラグ７０は、Ｚ方向に延びる。配線７１は、Ｚ方向における半導体層４１の上方に設けられている。配線７１は、ソース線ＳＬとして機能する。
例えば、半導体領域４５は、ｐ型の半導体領域（拡散層）である。ｐ型の半導体領域４５は、所定の濃度のｐ型ドーパントを含む。
半導体領域４５は、コンタクトプラグ７４を介して、配線（例えば、金属層）７５に接続されている。コンタクトプラグ７４は、半導体領域４５上に設けられている。コンタクトプラグ７４は、Ｚ方向に延びる。配線７５は、Ｚ方向における半導体層４１の上方に設けられている。配線７５は、ウェル配線ＣＰＷＥＬＬとして機能する。配線７５を介した半導体層４１に対する電圧の印加によって、半導体層４１の電位が、制御され得る。
複数の導電層５１，５３，５５が、Ｚ方向において半導体層４１上に積層されている。絶縁層（図示せず）が、Ｚ方向に隣り合う導電層５３，５５間に設けられている。
導電層５１は、Ｚ方向における基板４０の上方において、Ｙ方向に配列されている。導電層５１は、Ｘ－Ｙ平面に広がる板状の構造を有する。導電層５１は、ソース側セレクトゲート線ＳＧＳとして機能する。導電層５１は、例えば、複数のストリングユニットＳＵ（ＳＵ０，ＳＵ１，ＳＵ２，ＳＵ３）に共通化されている。
複数の導電層５５は、Ｚ方向における導電層５３の上方において、Ｙ方向に配列されている。各導電層５５は、Ｘ方向に延在する。各導電層５５は、ドレイン側セレクトゲート線ＳＧＤ（ＳＧＤ０，ＳＧＤ１，ＳＧＤ２，ＳＧＤ３）として機能する。各導電層５５は、例えば、ストリングユニットＳＵ（ＳＵ０，ＳＵ１，ＳＵ２，ＳＵ３）ごとに、互いに分離されている。
複数の導電層５３は、Ｚ方向における基板４０の上方に、積層されている。複数の導電層５３は、Ｚ方向における導電層５１と導電層５５との間の空間において、Ｚ方向に並んでいる。各導電層５３は、例えば、Ｘ－Ｙ平面に広がる板状の構造を有する。各導電層５３は、ワード線ＷＬとして機能する。導電層５３は、ブロックＢＬＫ内の複数のストリングユニットＳＵにまたがる。
複数のピラー６０が、導電層５１，５３，５５（及び図示されない絶縁層）を含む積層体５００内に、設けられている。各ピラー６０は、Ｚ方向に延びる。ピラー６０は、複数の導電層５１，５３，５５を貫通する。ピラー６０の側面（Ｚ方向に沿う面）は、各導電層５１，５３，５５に対向する。
ピラー６０のＺ方向における下端（底部）は、半導体層４１に接触する。ピラー６０のＺ方向における上端（上部）は、コンタクトプラグ７９を介して、配線（例えば、金属層）７８に接続される。配線７８は、Ｙ方向に延びる。配線７８は、ビット線ＢＬとして機能する。例えば、Ｙ方向に並ぶ複数のピラー６０は、１つの配線（ビット線）７８に共通に接続されている。
ピラー６０は、半導体層６１、絶縁層６３、強誘電体層６５及びコア層６９を含む。本実施形態において、強誘電体層６５を含むピラー６０は、メモリピラーとよばれる。
コア層６９は、Ｚ方向に沿って延在する柱状の構造を有する。例えば、コア層６９の上端は、最上層の配線７８が設けられた領域と導電層５５が設けられた領域との間の領域内に、配置されている。コア層６９の下端は、半導体層６１に接触する。コア層６９は、例えば、二酸化シリコン（ＳｉＯ２）等の絶縁体を含む。
半導体層６１は、コア層６９と絶縁層６３との間、及び、コア層６９と半導体層４１との間に設けられている。半導体層６１の下端は、コア層６９の下端と半導体層４１の上面との間に設けられている。半導体層６１は、半導体層４１に直接接触した部分を有する。これによって、半導体層６１は、半導体層４１と電気的に接続される。例えば、半導体層６１は、コア層６９を覆っている。半導体層６１は、円筒状（又は楕円筒状）の構造を有する。半導体層６１は、例えば、シリコンを含む層（例えば、ポリシリコン層又はアモルファスシリコン層）である。
絶縁層６３は、強誘電体層６５と半導体層６１との間に設けられている。絶縁層６３は、半導体層６１の側面（Ｚ方向に沿う面）を覆っている。絶縁層６３は、例えば、酸化シリコンを含む層である。
強誘電体層６５は、導電層５１，５３，５５と絶縁層６３との間に設けられている。強誘電体層６５の側面（Ｚ方向に沿う面）は、導電層５１，５３，５５に対向する。
強誘電体層６５は、例えば、酸化ハフニウムを含む層である。シリコン、アルミニウム、バリウム、ジルコニウム、ガドリニウム、ランタン、ストロンチウム及びイットリウムのうち少なくとも１つが添加された酸化ハフニウム層が、強誘電体層６５に用いられてもよい。
強誘電体層６５は、自発分極特性を有する。
導電層５３とメモリピラー６０との交差部における強誘電体層６５を含む部分が、メモリセル（強誘電体トランジスタ）ＭＣとして、機能する。
導電層５１とメモリピラー６０との交差部における部分が、セレクトトランジスタＳＴ２として、機能する。
導電層５５とメモリピラー６０との交差部における部分が、セレクトトランジスタＳＴ１として、機能する。
図４及び図５は、本実施形態のメモリデバイス１における、メモリセルＭＣの構造例を説明するための図である。図４は、本実施形態における、メモリセルＭＣの平面構造を説明するための上面図である。図５は、本実施形態における、メモリセルＭＣの断面構造を説明するための断面図である。
図４及び図５に示されるように、メモリピラー６０は、円柱状（又は楕円柱状）の構造を有する。
コア層６９は、Ｚ方向に延びる円柱状（又は楕円柱状）の構造を有する。
半導体層６１は、Ｚ方向に延在する円筒状（又は、楕円筒状）の構造を有する。
絶縁層６３は、導電層５３と半導体層６１との間に設けられている。絶縁層６３は、円筒状（又は楕円筒状）の構造を有する。円筒状の絶縁層６３は、半導体層６１の側面（Ｚ方向に沿う面）を覆う。
強誘電体層６５は、導電層５３と絶縁層６３との間に設けられている。強誘電体層６５は、円筒状（又は、楕円筒状）の構造を有する。円柱状の強誘電体層６５は、絶縁層６３を介して、半導体層６１の側面を覆う。
上述のように、本実施形態において、メモリセルＭＣは、強誘電体トランジスタである。
絶縁層６３及び強誘電体層６５を含む積層膜は、強誘電体トランジスタＭＣのゲート絶縁膜として機能する。但し、絶縁層６３のみがゲート絶縁膜として扱われ、強誘電体層６５がメモリ層として扱われてもよい。絶縁層６３は、異なる材料からなる複数の層を含む積層膜でもよいし、ある１つの材料の単層膜でもよい。絶縁層６３は、界面層ともよばれる。
導電層５３は、強誘電体メモリ１のワード線ＷＬであるとともに、強誘電体トランジスタＭＣのゲート電極として機能する。導電層５３は、Ｚ方向において絶縁層８９間に設けられている。
導電層５３は、例えば、金属層（例えば、タングステン層）と導電性化合物層（例えば、窒化チタン層）との積層膜である。この場合において、導電性化合物層（図示せず）が、金属層（図示せず）と絶縁層８９との間、及び、金属層と強誘電体層６５との間に設けられている。
強誘電体トランジスタＭＣのチャネル領域ＣＨＮは、半導体層６１内に設けられている。強誘電体トランジスタＭＣのチャネル領域ＣＨＮは、強誘電体層６５及び絶縁層６３を介して導電層５３に対向する。強誘電体トランジスタＭＣの２つのソース／ドレイン領域（Ｓ／Ｄ）は、チャネル領域ＣＨＮを介して、Ｚ方向に並ぶ。
このように、強誘電体トランジスタＭＣは、縦型トランジスタである。それゆえ、メモリセルとしての強誘電体トランジスタＭＣの電流経路は、Ｚ方向に沿う。
セレクトトランジスタＳＴ（ＳＴ１，ＳＴ２）は、強誘電体トランジスタＭＣと実質的に同じ構造を有する。但し、セレクトトランジスタＳＴの構造は、強誘電体トランジスタＭＣの構造と異なってもよい。例えば、セレクトトランジスタＳＴは、強誘電体層（メモリ層）を有さない構造でもよい。
尚、図３の構造のメモリセルアレイ１００は、周知の技術の製造方法によって、形成される。
本実施形態のメモリデバイス１において、強誘電体トランジスタの分極特性によって、強誘電体トランジスタＭＣが、メモリセルＭＣとして用いられる。
＜メモリセルの動作原理＞
図６乃至図８を参照して、強誘電体トランジスタＭＣのメモリセルとしての動作原理を説明する。
図６及び図７は、メモリセルとしての強誘電体トランジスタＭＣの特性を説明するための模式図である。
図６は、強誘電体トランジスタＭＣの分極特性を示すグラフである。図６のグラフの横軸は、強誘電体トランジスタＭＣのゲート－ソース間の電圧Ｖｇを示す。図６のグラフの縦軸は、強誘電体トランジスタＭＣの強誘電体層６５の自発分極率Ｐを示す。
図７は、強誘電体層６５の自発分極の状態に応じた、強誘電体トランジスタＭＣの状態を模式的に示す図である。
図６に示されるように、電圧Ｖｇと自発分極率Ｐとの関係において、強誘電体層６５は、ヒステリシス曲線で示される特性を有する。
電圧Ｖｇが強誘電体トランジスタＭＣのゲート（ワード線）に印加された場合、電界が強誘電体層６５内に発生する。発生した電界の影響によって、強誘電体層６５内の結晶格子内に配置されたイオンの位置が変化する。これによって、分極が、強誘電体層６５内に発生する。
自発分極率（分極量ともよばれる）は、強誘電体層６５の自発分極の度合いを示す。自発分極率は、強誘電体層６５と強誘電体層６５に接する他の層（ここでは、絶縁層６３）との境界領域において、強誘電体層６５に発生する単位面積当たりの表面電荷量のうち、自発分極に由来する電荷の量に応じる。
例えば、電圧Ｖｇが０Ｖであり、強誘電体層６５の自発分極率が負の値Ｐａである場合（図６の“Ｑ０”における状態）、図７の（ａ）に示されるように、自発分極ｐｌｚ１における正の自発分極電荷が、導電層（ゲート）５３側に発生し、負の自発分極電荷が、半導体層６１（チャネル領域）側に発生する。以下において、正の自発分極電荷が導電層側に発生している状態は、アップ状態とよばれる。
強誘電体層６５が負の自発分極率を有している状態で、強誘電体トランジスタＭＣに印加される電圧Ｖｇが０Ｖから或る正の電圧値“Ｖ１”に増加された場合（図６の“Ｑ１”における状態）、強誘電体層６５の自発分極は、ほとんど反転しない。この場合において、強誘電体層６５の自発分極率Ｐの大きさは、ほとんど変化しない。
電圧Ｖｇの電圧値が、Ｖ１から正の電圧値“Ｖ２”に増加された場合（図６の“Ｑ２”における状態）、図７の（ｂ）に示されるように、強誘電体層６５の自発分極ｐｌｚ２の向きが、負の自発分極（以下では、負の自発分極状態ともよばれる）ｐｌｚ１に対して、部分的に反転する。これによって、強誘電体層６５の自発分極率Ｐが、ある値Ｐ１まで急峻に増加する。
尚、自発分極の向きが一度反転すると、自発分極の向きが反転した状態は、電圧Ｖｇの電圧値がＶ２から０Ｖに戻されたとしても、維持される。それゆえ、電圧Ｖｇが、状態Ａ２における電圧値Ｖ２から０Ｖに低下されたとしても、状態Ｑａのように、自発分極率Ｐは、値Ｐａより高い値Ｐｂとなる。
電圧Ｖｇの電圧値が、Ｖ２から正の電圧値“Ｖ３”に増加された場合（図６の“Ｑ３”における状態）、強誘電体層６５の自発分極の反転が進行し、自発分極率Ｐは、負の値Ｐ１から正の値Ｐ２まで増加する。
上述のように、自発分極の反転状態は、維持される。それゆえ、電圧Ｖｇの電圧値が、状態Ｑ３におけるＶ３から０Ｖに低下された場合（図６の“Ｑｂ”における状態）、自発分極率Ｐは、値Ｐｂより高い値Ｐｃとなる。
電圧Ｖｇの電圧値が、Ｖ３から正の電圧値Ｖ４に増加された場合（図６の“Ｑ４”における状態）、図７の（ｃ）に示されるように、強誘電体層６５の自発分極ｐｌｚ２の向きは、ほぼすべて反転する。この場合において、自発分極率Ｐは、正の値Ｐ３まで増加し、例えば、飽和状態となる。
電圧Ｖｇの電圧値がＶ４から０Ｖまで低下された場合、電圧Ｖｇが０Ｖであったとしても、強誘電体層６５は、正の値Ｐｄの自発分極率を有し、正の自発分極率を有する状態Ｑｃを維持する。
自発分極ｐｌｚ２において、負の自発分極電荷が、導電層（ゲート）５３側に発生し、正の自発分極電荷が、半導体層６１（チャネル領域）側に発生する。以下において、負の自発電極電荷が導電層側に発生している状態は、ダウン状態とよばれる。
このように、正の電圧値を有する電圧Ｖｇが、負の自発分極率を有する強誘電体層６５に対して印加された場合、強誘電体層６５の自発分極率は、負の値から正の値側へ変わる。
強誘電体層６５が正の自発分極率を有する場合、正の自発分極率に応じた大きさの正の電圧が、強誘電体トランジスタＭＣのゲート（導電層５３）とチャネル領域（半導体層６１）との間に印加された状態となる。
この結果として、強誘電体層６５が正の自発分極率を有する場合の強誘電体トランジスタＭＣの閾値電圧の値は、強誘電体層６５が負の自発分極率を有する場合の強誘電体トランジスタＭＣの閾値電圧の値に比較して、低下する。
電圧Ｖｇの電圧値が、０Ｖから負の電圧値“Ｖ５”まで低下された場合（図６の“Ｑ５”における状態）、強誘電体層６５の自発分極の向きは、正の分極方向から負の分極方向に反転する。
これによって、強誘電体トランジスタＭＣの強誘電体層６５の自発分極率は、正の値から負の値に変わる。この時、強誘電体層６５の自発分極率は、負の値で飽和する。
このように、強誘電体トランジスタＭＣに対する負の極性の電圧Ｖｇの印加によって、強誘電体層６５の自発分極率は、正の値から負の値に変わる。
強誘電体層６５の自発分極率が正の値から負の値に変化した後、電圧Ｖｇの電圧値がＶ５から０Ｖまで増加された場合、強誘電体層６５の自発分極率は、負の値（例えば、分極率Ｐａ）を維持する。
以上のように、強誘電体層６５の自発分極率の変化に応じて、強誘電体トランジスタＭＣの閾値電圧は、変化する。変化された閾値電圧の大きさは、強誘電体層６５の自発分極の方向を変える電圧値を有する電圧の印加まで、維持される。
強誘電体トランジスタがメモリセルＭＣとして用いられる場合、自発分極率に応じて変化する強誘電体トランジスタＭＣの複数の閾値電圧を記憶すべきデータと関連付けることができる。
それゆえ、強誘電体トランジスタＭＣは、データを不揮発に記憶するメモリセルＭＣとして、メモリデバイス１に適用され得る。
＜閾値電圧とデータとの関係＞
図８は、メモリセルＭＣとしての強誘電体トランジスタＭＣの閾値電圧とデータとの関係を説明するための図である。図８の（ａ）及び（ｂ）のそれぞれにおいて、グラフの横軸は、強誘電体トランジスタＭＣの閾値電圧Ｖｔｈに対応し、グラフの縦軸は、強誘電体トランジスタＭＣの存在確率に対応する。
図８の（ａ）は、メモリセルＭＣとしての強誘電体トランジスタＭＣが１ビットのデータを記憶する場合における、“０”及び“１”データと強誘電体トランジスタＭＣの閾値電圧Ｖｔｈとの関係を示すグラフである。１ビットのデータを記憶するメモリセル（強誘電体トランジスタ）ＭＣは、ＳＬＣ（Single level cell）とよばれる。
図８の（ａ）の場合、例えば、或る電圧レベルＶＲより高い電圧値の閾値電圧を有する強誘電体トランジスタＭＣの状態（データ保持状態）は、消去状態（又はＥｒ状態）とよばれる。或る電圧レベルＶＲより低い電圧値の閾値電圧を有する強誘電体トランジスタＭＣの状態は、プログラム状態（又はＡ状態）とよばれる。
例えば、強誘電体トランジスタＭＣの消去状態は、強誘電体トランジスタＭＣの強誘電体層６５の自発分極率が負の値を有する状態（例えば、図６の“Ｑ０”の状態）に相当する。強誘電体トランジスタＭＣのプログラム状態は、強誘電体トランジスタＭＣの強誘電体層６５の自発分極率が正の値を有する状態（例えば、図６の“Ｑｃ”の状態）に相当する。
この場合において、例えば、Ｅｒ状態の閾値電圧分布Ｄ１ａは、図６の自発分極率Ｐａの強誘電体層６５を含む強誘電体トランジスタＭＣの集合に相当する。Ａ状態の閾値電圧分布Ｄ２ａは、図６の自発分極率Ｐｄの強誘電体層６５を含む強誘電体トランジスタＭＣの集合に相当する。
例えば、“０”データが、閾値電圧分布Ｄ１ａに属するＥｒ状態の強誘電体トランジスタＭＣに関連づけられる。“１”データが、閾値電圧分布Ｄ２ｂに属するＡ状態の強誘電体トランジスタＭＣに関連付けられる。
上述のように、負の電圧値（例えば、電圧Ｖ５）のゲート－ソース間電圧ＶｇがメモリセルＭＣに印加された場合、メモリセルとしての強誘電体トランジスタＭＣは、消去状態に設定される。
正の電圧値（例えば、電圧Ｖ４）のゲート－ソース間電圧ＶｇがメモリセルＭＣに印加された場合、メモリセルとしての強誘電体トランジスタＭＣは、プログラム状態に設定される。
以下において、強誘電体トランジスタＭＣのデータ保持状態を消去状態に設定するための電圧パルスは、消去パルスとよばれる。消去パルスは、負の電圧値を有する。
強誘電体トランジスタＭＣのデータ保持状態をプログラム状態に設定するための電圧パルスは、書き込みパルス（又はプログラムパルス）とよばれる。書き込みパルスは、正の電圧値を有する。
複数の閾値電圧分布を区別するために、隣り合う閾値電圧分布Ｄ１ａ，Ｄ２ａ間に設けられた電圧値（例えば、図８の（ａ）の電圧レベルＶＲ）は、読み出しレベルとよばれる。
１つ以上の読み出しレベルＶＲを含む読み出しパルスが、強誘電体トランジスタＭＣに記憶されたデータの読み出し時に、強誘電体トランジスタＭＣのゲートに印加される。
読み出しレベルＶＲの印加によって、強誘電体トランジスタＭＣがオンした場合、強誘電体トランジスタＭＣは、読み出しレベルＶＲ以下の閾値電圧を有する。読み出しレベルＶＲの印加によって、強誘電体トランジスタＭＣがオフした場合、強誘電体トランジスタＭＣは、読み出しレベルＶＲより高い閾値電圧を有する。
強誘電体トランジスタＭＣのオン／オフに応じた信号の検知によって、強誘電体トランジスタＭＣが記憶しているデータが、読み出される。
電圧レベル（以下では、読み出しパス電圧とよばれる）ＶＲＥＡＤが、消去状態の閾値電圧分布Ｄ１ａより高い電圧レベルに、設けられている。強誘電体トランジスタＭＣに対する電圧レベルＶＲＥＡＤの印加によって、強誘電体トランジスタＭＣは、記憶しているデータに依存せずに、オンする。
図８の（ｂ）は、メモリセルＭＣが２ビットのデータを記憶する場合における、“００”、“０１”、“１０”及び“１１”のデータと、強誘電体トランジスタＭＣの閾値電圧との関係を示すグラフである。２ビットのデータを記憶するメモリセルＭＣは、ＭＬＣ（Multi level cell）とよばれる。
図８の（ｂ）の場合、２ビットデータを記憶する強誘電体トランジスタＭＣは、記憶するデータに応じて、１つの消去状態（Ｅｒ状態）及び３つのプログラム状態（Ａ状態、Ｂ状態及びＣ状態）のうちいずれか１つの状態を有し得る。
例えば、Ｅｒ状態の閾値電圧分布Ｄ１ｂは、図６の自発分極率Ｐａの強誘電体層６５を含む強誘電体トランジスタＭＣの集合に相当する。Ａ状態の閾値電圧分布Ｄ２ｂは、図６の自発分極率Ｐｂの強誘電体層６５を含む強誘電体トランジスタＭＣの集合に相当する。Ｂ状態の閾値電圧分布Ｄ３ｂは、図６の自発分極率Ｐｃの強誘電体層６５を含む強誘電体トランジスタＭＣの集合に相当する。Ｃ状態の閾値電圧分布Ｄ４ｂは、図６の自発分極率Ｐｄの強誘電体層６５を含む強誘電体トランジスタＭＣの集合に相当する。
例えば、“００”データが、消去状態の閾値電圧分布（Ｅｒ状態の分布）Ｄ１ｂの強誘電体トランジスタＭＣに関連付けられる。 “１０”データが、４つの閾値電圧分布のうち最も低い閾値電圧分布（Ｃ状態の分布）Ｄ４ｂの強誘電体トランジスタＭＣに関連付けられる。“０１”データが、消去状態の閾値電圧分布Ｄ１ｂの隣りの閾値電圧分布（Ａ状態の分布）Ｄ２ｂの強誘電体トランジスタＭＣに関連付けられる。“１１”データが、閾値電圧分布Ｄ４ｂと閾値電圧分布（Ｂ状態の分布）Ｄ２ｂとの間の閾値電圧分布Ｄ３ｂの強誘電体トランジスタＭＣに関連付けられている。
隣り合う２つの閾値電圧分布間のそれぞれに、読み出しレベルＶＡＲ，ＶＢＲ，ＶＣＲが設けられている。
読み出しレベルＶＡＲの印加によって、強誘電体トランジスタＭＣの閾値電圧が、消去状態（Ｅｒ状態）に属する値であるかプログラム状態（Ａ状態、Ｂ状態及びＣ状態）に属する値であるか判別される。
読み出しレベルＶＣＲの印加によって、強誘電体トランジスタＭＣの閾値電圧が、Ｃ状態に属する値であるか、Ｂ状態、Ａ状態又はＥｒ状態に属する値であるか判別される。
読み出しレベルＶＢＲの印加によって、強誘電体トランジスタＭＣの閾値電圧が、Ａ状態又はＥｒ状態に属する値であるか、Ｂ状態又はＣ状態に属する値であるか判別される。
例えば、読み出しレベルＶＡＲ，ＶＣＲの印加によって、２ビットのデータのうち下位ビットのデータが読み出される。例えば、読み出しレベルＶＢＲの印加によって、２ビットのデータのうち上位ビットのデータが読み出される。
このように、強誘電体トランジスタが、メモリセルＭＣとして、メモリデバイス１に適用され得る。これによって、強誘電体メモリが、提供される。
（ｂ）動作例
図９乃至図１２を参照して、本実施形態のメモリデバイス（強誘電体メモリ）の動作例について、説明する。
以下において、動作の対象のメモリセル（強誘電体トランジスタ）ＭＣは、選択セルとよばれる。選択セルを含むメモリセルストリング（動作の対象のメモリセルストリング）は、選択ストリングとよばれる。選択ストリングを含むストリングユニット（動作の対象のストリングユニット）は、選択ストリングユニットとよばれる。選択ストリングユニットを含むブロック（動作の対象のブロック）は、選択ブロックとよばれる。
また、選択セル以外のメモリセルは、非選択セルとよばれる。選択ストリング以外のメモリセルストリングは、非選択ストリングとよばれる。選択ストリングユニット以外のストリングユニットは、非選択ストリングユニットとよばれる。選択ブロック以外のブロックは、非選択ブロックとよばれる。
以下において、説明の簡略化のため、１ビットのデータを記憶するメモリセル（ＳＬＣ）に対する各種の動作シーケンスが、例示されている。
（ｂ－１）消去シーケンス
図９を参照して、本実施形態のメモリデバイス１の消去シーケンスについて、説明する。
図９は、本実施形態のメモリデバイス１の消去シーケンスに用いられる、消去パルス（消去電圧）を示す波形図である。図９において、グラフの横軸は時間に対応し、グラフの縦軸は電圧値に対応する。
消去シーケンスの実行時、メモリコントローラ２は、メモリデバイス１に、消去コマンドＣＭＤ及びアドレス（選択アドレス）ＡＤＤを送る。
本実施形態のメモリデバイス１は、消去コマンドＣＭＤに基づいて、アドレスＡＤＤに示されるメモリセルアレイ１００内の領域に対して、消去シーケンスを実行する。
消去シーケンス時において、データの消去対象のメモリセルＭＣを含むストリングユニットＳＵ及びブロックＢＬＫが、選択状態にそれぞれ設定される。
例えば、消去シーケンスにおける消去動作は、１つのブロック単位で実行される。
ブロック単位の消去シーケンス時において、ドライバ回路１６０は、シーケンサ１９０の制御によって、各種の電圧を、メモリセルアレイ１００内の複数の配線ＷＬ，ＳＧＳ，ＳＧＤ，ＢＬ，ＳＬのそれぞれに、供給する。
ドライバ回路１６０は、正の電圧値を有する電圧をセレクトゲート線ＳＧＤ，ＳＧＳのそれぞれに印加する。これによって、セレクトトランジスタＳＴ１，ＳＴ２は、オンする。
この後、ドライバ回路１６０は、図９の消去パルスＶＥＲＡを、メモリセルＭＣに供給する。
図９に示されるように、消去パルスＶＥＲＡは、負の極性の電圧である。例えば、消去パルスＶＥＲＡは、矩形状のパルス波形を有する。消去パルスＶＥＲＡは、負の電圧値Ｖ１９を有する。
消去パルスＶＥＲＡのような、強誘電体トランジスタＭＣに対する負の極性の電圧は、強誘電体トランジスタＭＣのチャネル領域（半導体層６１）側の電位が、強誘電体トランジスタＭＣのゲート電極（導電層５３）側の電位より高くなる状態の電圧である。
負の極性の電圧がメモリセルＭＣに印加される場合、ドライバ回路１６０は、メモリピラー６０の電位をワード線ＷＬ（導電層５３）の電位より高くする。
例えば、ドライバ回路１６０は、ビット線ＢＬ及びソース線ＳＬに正の電圧値を有する電圧を印加する。以下において、ビット線ＢＬに印加された電圧は、ビット線電圧とよばれ、ソース線ＳＬに印加された電圧は、ソース線電圧とよばれる。
ドライバ回路１６０は、選択ブロックＢＬＫ内の全てのワード線ＷＬに、０Ｖの電圧、又は、ビット線電圧及びソース線電圧より小さい（低い）正の極性の電圧を、印加する。
これによって、負の極性の消去パルスＶＥＲＡが、選択セルＭＣのそれぞれに印加される。例えば、消去パルスＶＥＲＡは、ワード線ＷＬとビット線ＢＬとの間の電位差に応じた電圧値を有する。
例えば、ドライバ回路１６０は、ビット線電圧及びソース線電圧の供給期間の制御によって、消去パルスＶＥＲＡのパルス幅（電圧供給期間）を制御する。
消去パルスＶＥＲＡの供給によって、選択セルである強誘電体トランジスタＭＣは、消去状態に設定される。
この後、消去パルスＶＥＲＡの供給が、停止される。
ドライバ回路１６０は、ビット線ＢＬ及びソース線ＳＬに、０Ｖの電圧を印加する。ドライバ回路１６０は、ワード線ＷＬに、０Ｖの電圧を印加する。
消去パルスＶＥＲＡの供給が停止された後、０Ｖの電圧が、セレクトゲート線ＳＧＤ，ＳＧＳに印加される。これによって、セレクトトランジスタＳＴ１，ＳＴ２は、オフする。
以上のように、本実施形態のメモリデバイス１において、消去シーケンスが、完了する。
尚、本実施形態のメモリデバイス１の消去シーケンスにおいて、消去パルスＶＥＲＡの供給の後に、消去ベリファイが、実行されてもよい。また、消去シーケンスは、ブロックより小さい単位、例えば、ページ単位（１本のワード線単位）で、実行されてもよい。
（ｂ－２）書き込みシーケンス
図１０を参照して、本実施形態のメモリデバイス１の書き込みシーケンスについて、説明する。
図１０は、本実施形態のメモリデバイス１の書き込みシーケンスに用いられる、書き込みパルス（書き込み電圧）を示す波形図である。図１０において、グラフの横軸は時間に対応し、グラフの縦軸は電圧値に対応する。
書き込みシーケンスの実行時、メモリコントローラ２は、メモリデバイス１に、書き込みコマンドＣＭＤ、アドレスＡＤＤ及び書き込みデータＤＡＴを送る。
本実施形態のメモリデバイス１は、書き込みコマンドＣＭＤに基づいて、アドレスＡＤＤに示されるメモリセルアレイ１００内の領域に対して、書き込みシーケンスを実行する。
書き込みシーケンス時において、データの書き込み対象のメモリセルＭＣを含むストリングユニットＳＵ及びブロックＢＬＫが、選択状態にそれぞれ設定される。
例えば、書き込みシーケンスにおけるプログラム動作は、ページ単位で実行される。
書き込みシーケンス時において、ドライバ回路１６０は、シーケンサ１９０の制御によって、各種の電圧を、メモリセルアレイ１００内の複数の配線ＷＬ，ＳＧＤ，ＳＧＳ，ＢＬ，ＳＬのそれぞれに、供給する。
ドライバ回路１６０は、或る電圧値の電圧を、ビット線ＢＬ及びソース線ＳＬを印加する。
ドライバ回路１６０は、選択されたセレクトゲート線ＳＧＤに、正の電圧値を有する電圧を、印加する。これによって、選択されたセレクトゲート線ＳＧＤに接続されたセレクトトランジスタＳＴ１は、オンする。
ドライバ回路１６０は、非選択のセレクトゲート線ＳＧＤに、或る電圧値を有する電圧（例えば、グランド電圧）を印加する。これによって、非選択のセレクトゲート線ＳＧＤに接続されたセレクトトランジスタＳＴ１は、オフする。
ドライバ回路１６０は、セレクトゲート線ＳＧＳに、０Ｖ又は正の電圧値を有する電圧を印加する。例えば、セレクトトランジスタＳＴ２は、オフする。
ドライバ回路１６０は、正の電圧値を有する電圧（非選択電圧又は書き込みパス電圧とよばれる）を、非選択の複数のワード線ＷＬに印加する。
ドライバ回路１６０は、書き込みシーケンスのプログラム動作を実行する。
ドライバ回路１６０は、図１０の書き込みパルスＶＷＲを、選択ワード線ＷＬに接続されたメモリセルＭＣに供給する。
図１０に示されるように、書き込みパルスＶＷＲは、正の極性の電圧である。例えば、書き込みパルスＶＷＲは、矩形状のパルス波形を有する。書き込みパルスＶＷＲは、正の電圧値Ｖ１０を有する。
書き込みパルスＶＷＲのような、強誘電体トランジスタＭＣに対する正の極性の電圧は、強誘電体トランジスタＭＣのゲート電極（導電層５３）側の電位が、強誘電体トランジスタＭＣのチャネル領域（半導体層６１）側の電位より高くなる状態の電圧である。
正の極性の電圧が、選択ワード線ＷＬに接続された選択セルＭＣに印加される場合、ドライバ回路１６０は、選択ワード線ＷＬの電位をメモリピラー６０の電位より高くする。
例えば、ドライバ回路１６０は、０Ｖのビット線電圧をビット線ＢＬに印加する。０Ｖの電圧が、オン状態のセレクトトランジスタＳＴ１を介して、メモリピラー６０に印加される。
ドライバ回路１６０は、ビット線電圧より大きい正の電圧値の電圧を、選択ワード線ＷＬに印加する。
これによって、正の極性の書き込みパルスＶＷＲが、選択セルＭＣのそれぞれに印加される。書き込みパルスＶＷＲは、ワード線ＷＬとビット線ＢＬとの間の電位差に応じた電圧値Ｖ１０を有する。
例えば、ドライバ回路１６０は、ワード線ＷＬに対する電圧の供給期間の制御によって、書き込みパルスＶＷＲのパルス幅（電圧供給期間）を制御する。
この後、書き込みパルスＶＷＲの供給が、停止される。
ドライバ回路１６０は、ビット線ＢＬ及びソース線ＳＬに、０Ｖの電圧を印加する。ドライバ回路１６０は、複数のワード線ＷＬに、０Ｖの電圧を印加する。
書き込みパルスＶＷＲの供給が停止された後、０Ｖの電圧が、選択されたセレクトゲート線ＳＧＤ，ＳＧＳに印加される。これによって、セレクトトランジスタＳＴ１，ＳＴ２は、オフする。
例えば、ドライバ回路１６０は、プログラム動作後において、書き込みシーケンスのベリファイ動作を行う。ベリファイ動作によって、プログラム動作後の選択セルＭＣの閾値電圧の大きさが、検証される。
図１０に示されるように、正の電圧値を有する電圧（ベリファイパルス）ＶＶＦＹが、選択セルＭＣに供給される。
ドライバ回路１６０は、正の電圧値を有する電圧を、ビット線に印加する。
ドライバ回路１６０は、正の電圧値を有する電圧を、選択されたセレクトゲート線ＳＧＤ，ＳＧＳに印加する。これによって、セレクトトランジスタＳＴ１，ＳＴ２は、オンする。
ベリファイ動作時において、ドライバ回路１６０は、正の電圧値を有する電圧を、非選択のワード線ＷＬに印加する。これによって、非選択セルは、オンする。
ドライバ回路１６０は、正の電圧値を有する電圧を、選択ワード線ＷＬに印加する。これによって、ベリファイパルスＶＶＦＹが、選択セルＭＣのゲート－チャネル間に、印加される。例えば、ベリファイパルスＶＶＦＹの電圧値は、各閾値電圧分布の下限値に応じた値を有する。
ベリファイ電圧ＶＶＦＹの印加時、選択セルＭＣの閾値電圧がベリファイパルスＶＶＦＹより大きいか否かに応じて、選択セルＭＣは、オン又はオフする。
選択セルＭＣの閾値電圧がベリファイパルスＶＶＦＹより大きい場合、選択セルＭＣは、オフする。
選択セルＭＣの閾値電圧がベリファイパルスＶＶＦＹ以下である場合、選択セルＭＣは、オンする。
ベリファイ電圧ＶＶＦＹの印加に対する選択セルＭＣのオン／オフの結果に基づいて、選択セルＭＣが、記憶すべきデータに応じた閾値電圧を有しているか否か判定される。
この後、ベリファイパルスＶＶＦＹの供給が、停止される。
ドライバ回路１６０は、ビット線ＢＬ及びソース線ＳＬに、０Ｖの電圧を印加する。ドライバ回路１６０は、複数のワード線ＷＬに、０Ｖの電圧を印加する。
ベリファイパルスＶＶＦＹの供給が停止された後、０Ｖの電圧が、セレクトゲート線ＳＧＤ，ＳＧＳに印加される。これによって、セレクトトランジスタＳＴ１，ＳＴ２は、オフする。
ベリファイ動作の結果に基づいて、書き込みパルスＶＷＲが再度印加されるべきか否かが、決定される。
例えば、選択セルＭＣの閾値電圧が、記憶すべきデータに応じた値に達するまで、プログラム動作及びベリファイ動作が、繰り返し実行される。
ベリファイ動作によって、選択セルの閾値電圧が記憶すべきデータに応じた値に達したと判定された場合、書き込みシーケンスは、完了する。
（ｂ－３）読み出しシーケンス
図１１及び図１２を参照して、本実施形態のメモリデバイス１の読み出しシーケンスについて、説明する。
図１１は、本実施形態のメモリデバイス１の読み出しシーケンスにおける、各配線の電位状態（印加電圧）を説明するための模式図である。
図１２は、本実施形態のメモリデバイス１の読み出しシーケンスに用いられる、読み出しパルス（読み出し電圧）を示す波形図である。図１２において、グラフの横軸は時間に対応し、グラフの縦軸は電圧値に対応する。
読み出しシーケンスの実行時、メモリコントローラ２は、メモリデバイス１に、読み出しコマンドＣＭＤ及びアドレスＡＤＤを送る。
本実施形態のメモリデバイス１は、読み出しコマンドＣＭＤに基づいて、アドレスＡＤＤに示されるメモリセルアレイ１００内の領域に対して、読み出しシーケンスを実行する。
読み出しシーケンス時において、データの読み出し対象の選択セルＭＣを含むストリングユニットＳＵ及びブロックＢＬＫが、選択状態にそれぞれ設定される。
読み出しシーケンスは、ページ単位で実行される。
図１１に示されるように、ドライバ回路１６０は、ビット線電圧ＶＢＬを、ビット線ＢＬに印加する。読み出しシーケンスがページ単位（セルユニット単位）で実行される場合、選択ストリングユニットＳＵ－Ｓ内の選択ページに属する複数のビット線ＢＬが、ビット線電圧ＶＢＬの印加によって、選択状態に設定される。ビット線電圧ＶＢＬは、正の電圧値を有する。例えば、ビット線電圧ＶＢＬの電圧値は、０．５Ｖ程度である。
尚、データの読み出し方式に応じて、全てのビット線ＢＬのうち所定の本数のビット線ＢＬのみが、選択状態に設定される場合もある。
ドライバ回路１６０は、ソース線電圧ＶＳＬを、ソース線ＳＬ（及び半導体層４１）に印加する。ソース線電圧ＶＳＬの電圧値は、例えば、グランド電圧（０Ｖ）である。
ドライバ回路１６０は、電圧Ｖｏｎを、選択ストリングユニットＳＵ－Ｓのドレイン側セレクトゲート線ＳＧＤ－Ｓに印加する。選択電圧Ｖｏｎとビット線電圧ＶＢＬとの間の電位差は、ビット線ＢＬに接続されたドレイン側セレクトトランジスタＳＴ１がオンすることが可能な電位差に設定される。例えば、選択電圧Ｖｏｎの電圧値は、３Ｖ程度である。
これによって、選択されたドレイン側セレクトゲート線ＳＧＤ－Ｓに接続された複数のセレクトトランジスタＳＴ１は、オンする。
選択されたドレイン側セレクトゲート線ＳＧＤ－Ｓに対応する選択ストリングＭＳ－Ｓは、オン状態のセレクトトランジスタＳＴ１を介して、ビット線ＢＬに電気的に接続される。
ドライバ回路１６０は、電圧Ｖｏｎを、ソース側セレクトゲート線ＳＧＳに印加する。これによって、セレクトゲート線ＳＧＳに接続されたセレクトトランジスタＳＴ２は、オンする。
ソース側セレクトゲート線ＳＧＳに接続された選択ストリングＭＳ－Ｓは、オン状態のセレクトトランジスタＳＴ２を介して、ソース線ＳＬ（及び半導体層４１）に電気的に接続される。
ドライバ回路１６０は、電圧Ｖｏｆｆを、非選択ストリングユニットＳＵ－Ｕの非選択のドレイン側セレクトゲート線ＳＧＤ－Ｕに印加する。電圧Ｖｏｆｆは、例えば、０Ｖである。
これによって、非選択のドレイン側セレクトゲート線ＳＧＤ－Ｕに接続されたセレクトトランジスタＳＴ１は、オフする。
非選択のドレイン側セレクトゲート線ＳＧＤ－Ｕに接続された非選択ストリングＭＳ－Ｕは、オフ状態のセレクトトランジスタＳＴ１によって、ビット線ＢＬから電気的に分離される。
このように、本実施形態のメモリデバイス１は、選択ブロックにおいて、ドレイン側及びソース側のセレクトゲート線ＳＧＤ，ＳＧＳの電位の制御によって、１つ以上の選択セルＭＣ－Ｓを含むグループ（選択ページ）が属するストリングユニットＳＵ－Ｓを、選択的に活性化できる。
選択ブロック内において、非選択電圧ＶＵＳＥＬが、非選択ワード線ＷＬ－Ｕに印加される。これによって、非選択電圧ＶＵＳＥＬと電圧ＶＢＬとの間の電位差に基づいて、読み出しパス電圧ＶＲＥＡＤが、非選択ワード線ＷＬ－Ｕに接続された非選択セルＭＣ－Ｕのチャネル－ゲート間に印加される。それゆえ、非選択セルＭＣ－Ｕは、記憶しているデータに依存せずにオンする。
ドライバ回路１６０は、図１２の読み出しパルスＶＲＤを、選択セルＭＣ－Ｓに供給する。読み出しパルスＶＲＤは、選択セルＭＣ－Ｓのゲートとチャネル（メモリピラー６０）との間に印加される。
図１２に示されるように、本実施形態のメモリデバイス１において、読み出しパルスＶＲＤは、２つの電圧値Ｖ１１，Ｖ１２を含む階段状のパルス波形を有する。
読み出しパルスＶＲＤは、時刻ｔａから時刻ｔｂまでの第１の期間Ｔ１において、第１の電圧値Ｖ１１を有する。
期間Ｔ１において、ドライバ回路１６０は、正の電圧値Ｖａを有する電圧ＶＷＬを、選択ワード線ＷＬ－Ｓに印加する。これによって、選択ワード線電圧ＶＷＬの電位が、電圧値Ｖａに設定される。電圧値Ｖａは、例えば、４Ｖ程度である。
期間Ｔ１において、電圧値Ｖａとビット線電圧ＶＢＬとの間の電位差が、電圧値Ｖ１１に相当する。
読み出しパルスＶＲＤは、第１の期間Ｔ１の後、時刻ｔｂから時刻ｔｃまでの第２の期間Ｔ２において、第１の電圧値Ｖ１１と異なる第２の電圧値Ｖ１２を有する。
本実施形態において、電圧値Ｖ１２の絶対値は、電圧値Ｖ１１の絶対値より小さい。電圧値Ｖ１１の絶対値は、電圧値Ｖ１２の絶対値より高く、書き込みパルスＶＷＲの電圧値Ｖ１０の絶対値より小さい。
ドライバ回路１６０は、時刻ｔｂにおいて、選択ワード線電圧ＶＷＬの電圧値を、電圧値Ｖａから電圧値Ｖｂへ変える。ワード線ＷＬの電位（電圧値）が、電圧値Ｖａから電圧値Ｖｂに下がる。これによって、選択ワード線電圧ＶＷＬが、電圧値Ｖｂに設定される。電圧値Ｖｂは、例えば、１．５Ｖ程度である。
期間Ｔ２において、電圧値Ｖｂとビット線電圧ＶＢＬとの間の電位差が、電圧値Ｖ１２に相当する。
このように、期間Ｔ２において、電圧値Ｖ１２の読み出しパルスＶＲＤが、選択セルＭＣのゲートとチャネルとの間に印加される。
期間Ｔ１は、期間Ｔ２より短い。期間Ｔ１は、書き込みパルスＶＷＲの供給期間（パルス幅）Ｔ０より短い。但し、期間Ｔ１は、期間Ｔ２と同じでもよい。
電圧値Ｖ１１の大きさ及び期間Ｔ１の長さは、上記の関係を満たす範囲において、適宜設定される。
傾向としては、電圧値Ｖ１１を大きくすると、期間Ｔ１の長さは、短縮できる。
尚、時刻ｔａは、読み出しパルスＶＲＤの立ち上りエッジのタイミングに対応する。時刻ｔｂは、読み出しパルスＶＲＤの電圧値の変化のタイミングに対応する。時刻ｔｃは、読み出しパルスＶＲＤの立下りエッジのタイミングに対応する。
以下において、読み出しパルスＶＲＤが電圧値Ｖ１１を有する期間Ｔ１は、弱プログラム期間ともよばれる。読み出しパルスＶＲＤが電圧値Ｖ１２を有する期間Ｔ２は、センス期間ともよばれる。
期間Ｔ２において、読み出しパルスＶＷＲの電圧値Ｖ１２は、１ビットデータを記憶するメモリセルＭＣに関して、図８の２つの閾値電圧分布Ｄ１ａ，Ｄ２ａ間の電圧値（例えば、電圧値ＶＲ）に設定されている。
選択セルＭＣ－Ｓの閾値電圧が、電圧値Ｖ１２以下である場合、選択セルＭＣ－Ｓは、オンする。この場合において、ビット線ＢＬが、オン状態の選択セルＭＣ－Ｓ（及び、オン状態の非選択セルＭＣ－Ｕ、及びオン状態のセレクトトランジスタＳＴ１，ＳＴ２）を介して、ソース線ＳＬに電気的に接続される。この結果として、セル電流Ｉｃｅｌｌが、選択ストリングＭＳ－Ｓを介して、ビット線ＢＬとソース線ＳＬとの間に流れる。
選択セルＭＣ－Ｓの閾値電圧が、電圧値Ｖ１２より高い場合、選択セルＭＣ－Ｓは、オフする。この場合において、ビット線ＢＬは、オフ状態の選択セルＭＣ－Ｓによって、ソース線ＳＬから電気的に分離される。この結果として、セル電流Ｉｃｅｌｌは、ビット線ＢＬとソース線ＳＬとの間に流れない。
センスアンプ回路１５０は、セル電流Ｉｃｅｌｌの発生の有無をセンスする。センスアンプ回路１５０は、センス結果に応じた信号（セル信号）を増幅する。
センスアンプ回路１５０は、セル信号のセンス結果に基づいて、選択セルＭＣ－Ｓ内のデータを判定する。センスアンプ回路１５０は、判定結果に基づく信号を、選択セルＭＣ－Ｓ内のデータとして、出力する。
これによって、選択セルＭＣ－Ｓからの読み出しデータが、メモリデバイス１からメモリコントローラ２へ転送される。
尚、センスアンプ回路１５０は、セル電流に応じたビット線ＢＬの電位の変動の検知結果に基づいて、選択セルＭＣ－Ｓ内のデータを判定してもよい。
センス結果の取得の後、読み出しパルスＶＲＤの供給は、停止される。
ドライバ回路１６０は、０Ｖの電圧を、選択及び非選択のワード線ＷＬに印加する。ドライバ回路１６０は、０Ｖの電圧を、ビット線ＢＬ及びソース線ＳＬに印加する。この後、ドライバ回路１６０は、０Ｖの電圧を、選択及び非選択のセレクトゲート線ＳＧＤ，ＳＧＳに印加する。
読み出しシーケンス時、非選択状態のブロックＢＬＫにおいて、非選択のワード線ＷＬの電位の状態は、フローティング状態に設定される。非選択状態のブロックＢＬＫのストリングユニットＳＵにおいて、電圧Ｖｏｆｆが、ドレイン側及びソース側セレクトゲート線ＳＧＤ，ＳＧＳに印加される。これによって、読み出しシーケンス時、非選択状態のブロックＢＬＫ内のメモリセルストリングＭＳは、ビット線ＢＬ及びソース線ＳＬから電気的に分離される。
以上のように、本実施形態のメモリデバイス１の読み出しシーケンスが、完了する。
尚、本実施形態において、読み出しパルスＶＲＤと同じパルス形状の電圧パルスが、書き込みシーケンスのベリファイパルスＶＶＦＹに用いられてもよい。
（ｃ）メカニズム
図１３を参照して、本実施形態のメモリデバイス１の読み出しシーケンスのメカニズムについて、説明する。
図１３は、本実施形態のメモリデバイス１における、読み出しシーケンス（読み出し動作）のメカニズムを説明するための模式図である。
図１３の（ａ）、（ｂ）及び（ｃ）に示されるように、強誘電体層６５は、複数の自発分極（電気双極子）ｐｌｚ（ｐｌｚ１，ｐｌｚ２）を含む。
上述のように、強誘電体層６５内の自発分極ｐｌｚの向きは、メモリセルＭＣの記憶しているデータに応じた向きに揃う。但し、複数の自発分極ｐｌｚは、特性のばらつきを有する。例えば、強誘電体層６５は、記憶しているデータに応じた自発分極の向きと異なる向きを有する少数の自発分極を含む場合がある。
それゆえ、強誘電体層６５の分極は、複数の自発分極ｐｌｚ１，ｐｌｚ２の分極状態の全体的な傾向として現れる。
図１３の（ａ）に示されるように、或る強誘電体トランジスタ（選択セル）ＭＣは、消去状態に対応するデータを記憶している。
消去状態の強誘電体トランジスタＭＣにおいて、強誘電体層６５は、アップ状態の複数の自発分極ｐｌｚ１を含む。
アップ状態の自発分極ｐｌｚ１に起因して、正孔９０が、強誘電体層６５と絶縁層６３との間に蓄積される。この正孔９０の蓄積によって、消去状態の強誘電体トランジスタＭＣの閾値電圧が、低下する。
図１３の（ｂ）に示されるように、読み出しシーケンスにおいて、図１２のパルス波形を有する読み出しパルスＶＲＤが、強誘電体層６５を含む強誘電体トランジスタＭＣに、印加される。
読み出しパルスＶＲＤの期間Ｔ１において、電圧値Ｖ１１の電圧パルスＶＲＤが、強誘電体トランジスタＭＣのゲート－チャネル間に印加される。電圧値Ｖ１１の絶対値は、電圧値Ｖ１０の絶対値より小さく、電圧値Ｖ１２の絶対値より大きい。電圧値Ｖ１１は、強誘電体層６５内の複数の自発分極ｐｌｚ１のうち比較的低い分極反転閾値電圧を有する自発分極の反転が生じ得る正の電圧値であることが望ましい。
消去状態の強誘電体トランジスタＭＣにおいて、強誘電体層６５の複数の自発分極ｐｌｚのうち分極反転閾値の低い自発分極ｐｌｚｘに関して、その自発分極ｐｌｚｘが、電圧値Ｖ１１の電圧の印加によって、反転する。これによって、分極反転閾値の低い自発分極において、アップ状態の自発分極ｐｌｚ１が、ダウン状態の自発分極ｐｌｚ２に変わる。
尚、読み出しパルスＶＲＤによる強誘電体層６５におけるアップ状態からダウン状態への分極の変化は、分極反転閾値の低い自発分極に対する部分的なものであって、強誘電体トランジスタＭＣは、消去状態を維持する。
ダウン状態の自発分極ｐｌｚ２を含む領域（自発分極が反転した領域）において、電子トラップが、強誘電体層６５と絶縁層（界面層）６３との間に、一時的に発生する。この結果として、電子９９が、強誘電体層６５と絶縁層６３との間に蓄積される。
図１２の時刻ｔｂにおいて、読み出しパルスＶＲＤの電圧値は、電圧値Ｖ１１から電圧値Ｖ１２に低下する。
電圧値Ｖ１２の電圧が印加されている期間Ｔ２において、電子９９は、デトラップされること無しに、強誘電体層６５と絶縁層６３との間に蓄積され続けている。
蓄積された電子９９の影響によって、消去状態の強誘電体トランジスタＭＣの閾値電圧は、一時的に上昇する。これによって、消去状態の強誘電体トランジスタＭＣの意図しない閾値電圧の低下が、防止される。
期間Ｔ２において、一時的に閾値電圧が上昇している強誘電体トランジスタＭＣのセル信号（電流の発生の有無）が、センスアンプ回路１５０によってセンスされる。
この結果として、センスされたセル信号は、消去状態の強誘電体トランジスタＭＣにおける意図しない閾値電圧の低下の影響を受けない。
時刻ｔｃにおいて読み出しパルスＶＲＤの印加が停止された後、強誘電体層６５と絶縁層６３との間の電子９９は、デトラップされる。これによって、電子９９は、強誘電体層６５と絶縁層６３との間の界面から半導体層６１に放出される。
例えば、読み出しパルスＶＲＤの印加の停止によって、反転された自発分極ｐｌｚｘは、ダウン状態からアップ状態へ戻る。
このように、強誘電体トランジスタＭＣの閾値電圧の一時的な上昇によって、メモリセルの読み出しマージンは、向上できる。
尚、プログラム状態の強誘電体トランジスタＭＣにおいて、強誘電体層６５の複数の自発分極ｐｌｚの大多数は、ダウン状態である。
それゆえ、プログラム状態の強誘電体トランジスタＭＣにおいて、電圧値Ｖ１１の電圧の印加によって、強誘電体層６５内のごく少数の自発分極がアップ状態からダウン状態に変化したとしても、自発分極の反転による電子トラップの影響は、小さい。
したがって、図１２のパルス形状の読み出しパルスＶＲＤが、プログラム状態の強誘電体トランジスタＭＣに印加された場合、プログラム状態に対応したデータが、電圧値Ｖ１１の電圧の印加に起因する影響なしに、その強誘電体トランジスタＭＣから読み出され得る。
（ｄ）まとめ
強誘電体トランジスタ（ＦｅＦＥＴ）をメモリセルに用いた強誘電体メモリにおいて、データの記憶は、消去シーケンス及び書き込みシーケンスからなる書き込みサイクルによって、実行される。
書き込みサイクルの回数が、増加すると、消去状態の強誘電体トランジスタの閾値電圧が低下する現象が、生じる。
強誘電体メモリにおいて、メモリデバイスの読み出しマージンは、消去状態の強誘電体トランジスタの閾値電圧とプログラム状態の強誘電体トランジスタの閾値電圧との差から決定される
それゆえ、消去状態の強誘電体トランジスタの閾値電圧が低下した場合、読み出しマージンが、劣化する。
本実施形態において、読み出しパルスＶＲＤは、第１の電圧値Ｖ１１と、第１の電圧値Ｖ１１より低い（小さい）第２の電圧値Ｖ１２とを含む。
消去状態の強誘電体トランジスタＭＣの閾値電圧は、電圧値Ｖ１１の電圧の印加によって、消去状態を維持しつつ、強誘電体トランジスタＭＣからのセル信号のセンス期間中において一時的に上昇する。
この結果として、本実施形態のメモリデバイス１は、読み出しマージンの劣化を、抑制できる。
したがって、本実施形態のメモリデバイスは、信頼性を向上できる。
（２）第２の実施形態
図１４乃至図１６を参照して、第２の実施形態のメモリデバイスについて、説明する。
第１の電圧値と第２の電圧値とを含む読み出しパルスＶＲＤは、第１の実施形態の強誘電体メモリのメカニズムと異なるメカニズムによって動作する強誘電体メモリに、供給されてもよい。
本実施形態のメモリデバイス１は、強誘電体トランジスタＭＣの強誘電体層６５の反強誘電特性を利用する。
図１４は、本実施形態のメモリデバイス１の読み出しシーケンスに用いられる、読み出しパルス（読み出し電圧）を示す波形図である。図１４において、グラフの横軸は時間に対応し、グラフの縦軸は電圧値に対応する。
図１４に示されるように、本実施形態において、負の極性の読み出しパルスＶＲＤｎが、読み出しシーケンス時において、選択セルＭＣに供給される。
読み出しパルスＶＲＤｎは、第１の電圧値Ｖ１１ｎ及び第２の電圧値Ｖ１２ｎを含む。
電圧値Ｖ１１ｎ及び電圧値Ｖ１２ｎのそれぞれは、負の電圧値を有する。電圧値Ｖ１１ｎは、電圧値Ｖ１２ｎより低い。電圧値Ｖ１１ｎの絶対値は、電圧値Ｖ１２ｎの絶対値より大きい。
例えば、電圧値Ｖ１１ｎの絶対値は、消去パルスＶＥＲＡの電圧値Ｖ１９の絶対値より小さい。
読み出しパルスＶＲＤｎの期間Ｔ１において、電圧値Ｖ１１ｎが、選択セルＭＣのゲート－チャネル間に印加される。読み出しパルスＶＲＤｎの期間Ｔ２において、電圧値Ｖ１２ｎが、選択セルＭＣのゲート－チャネル間に印加される。
上述の消去パルスＶＥＲＡの極性と同じ極性の電圧パルスが強誘電体トランジスタＭＣに印加されている状態において、消去状態の強誘電体トランジスタＭＣにおける実効電界は、プログラム状態の強誘電体トランジスタにおける実効電界より大きい。
図１５は、本実施形態のメモリデバイス１のメカニズムを説明するための模式図である。
図１５に示されるように、反強誘電特性を有する強誘電体トランジスタＭＣにおいて、強誘電体層６５ｚは、或る濃度のジルコニウムを、二酸化ハフニウム中に含む。
図１５の（ａ）に示されるように、消去状態の強誘電体トランジスタＭＣにおける強誘電体層６５ｚの分極の或るモデルとして、正孔９０が、自発分極ｐｌｚ１の影響によって、強誘電体層６５ｚと絶縁層６３の間に蓄積される。蓄積された正孔９０によって、消去状態の強誘電体トランジスタＭＣの閾値電圧は、低下する。
図１５の（ｂ）に示されるように、本実施形態において、第１の電圧値Ｖ１１ｎを有する電圧パルスＶＲＤｎの印加時において、反強誘電相９５が、強誘電体層６５ｚ内に形成される。反強誘電相９５において、互いに異なる分極状態の２つの自発分極ｐｌｚ１，ｐｌｚ２が、反平行に隣り合う。
反強誘電相９５が形成された領域において、正孔９０は、強誘電体層６５ｚと絶縁層６３との間の部分から離脱する。それゆえ、反強誘電相９５を含む消去状態の強誘電体トランジスタＭＣにおいて、過剰な正孔（ホールトラップ）９０が、強誘電体層６５ｚと絶縁層６３との間に生じにくくなる。
この結果として、消去状態の強誘電体トランジスタＭＣの意図しない閾値電圧の低下は、抑制される。
図１５の（ｃ）に示されるように、電圧値Ｖ１２ｎを有する電圧パルスＶＲＤｎの印加時において、反強誘電相９５は、強誘電体層６５ｚ内において維持される。反強誘電相９５が維持された状態において、強誘電体トランジスタＭＣのセル信号が、センスされる。
それゆえ、センスされたセル信号は、消去状態の強誘電体トランジスタＭＣにおける意図しない閾値電圧の低下の影響を受けない。
図１６は、本実施形態のメモリデバイス１の読み出しシーケンスにおける、各配線の電位状態（印加電圧）を説明するための模式図である。
図１６に示されるように、本実施形態において、セレクトトランジスタＳＴ１ｚ，ＳＴ２ｚは、ｐチャネル型の電界効果トランジスタである。
本実施形態のメモリデバイス１の読み出しシーケンスにおいて、各配線に対する電圧の印加の順序は、第１の実施形態のメモリデバイス１の読み出しシーケンスと実質的に同じである。但し、本実施形態において、配線に印加される電圧（電位）の大きさが、第１の実施形態のメモリデバイス１の読み出しシーケンス（図１２参照）と異なる。
読み出しシーケンスにおいて、ドライバ回路１６０は、ビット線電圧ＶＢＬｚを、ビット線ＢＬに供給する。ビット線電圧ＶＢＬｚは、正の電圧値を有する。例えば、ビット線電圧ＶＢＬｚの電圧値は、５Ｖ程度である。
ドライバ回路１６０は、ソース線電圧ＶＳＬｚを、ソース線ＳＬに供給する。例えば、ソース線電圧ＶＳＬｚは、ビット線電圧ＶＢＬｚより小さい電圧値を有する。
ドライバ回路１６０は、電圧Ｖｏｎｚを、選択されたセレクトゲート線ＳＧＤ－Ｓに、供給する。電圧Ｖｏｎｚは、ビット線電圧ＶＢＬｚより小さい正の電圧値を有する。例えば、電圧Ｖｏｎｚの電圧値は、２Ｖ程度である。
これによって、選択されたストリングユニットＳＵ－Ｓにおいて、ｐチャネル型のセレクトトランジスタＳＴ１ｚは、オンする。
ドライバ回路１６０は、電圧Ｖｏｆｆｚを、非選択のセレクトゲート線ＳＧＤ－Ｕに供給する。電圧Ｖｏｆｆｚは、例えば、ビット線電圧ＶＢＬｚと実質的に同じ電圧値を有する。例えば、電圧Ｖｏｆｆｚの電圧値は、５Ｖ程度である。
これによって、非選択のストリングユニットＳＵ－Ｕにおいて、ｐチャネル型のセレクトトランジスタＳＴ１ｚは、オフする。
ドライバ回路１６０は、電圧Ｖｏｎｚを、セレクトゲート線ＳＧＳに供給する。電圧Ｖｏｎｚは、ソース線電圧ＶＳＬｚより小さい正の電圧値を有する。
これによって、セレクトトランジスタＳＴ２ｚは、オンする。
ドライバ回路１６０は、非選択のワード線ＷＬ－Ｕに、非選択電圧ＶＵＳＥＬｚを印加する。非選択電圧ＶＵＳＥＬｚは、正の電圧値を有する。非選択電圧ＶＵＳＥＬｚの電圧値は、例えば、２Ｖ程度である。
これによって、非選択ワード線ＷＬ－Ｕに接続された非選択セルは、オンする。
ドライバ回路１６０は、時刻ｔａにおいて、電圧値Ｖａｚを、選択ワード線ＷＬ－Ｓに供給する。電圧値Ｖａｚは、ビット線電圧ＶＢＬｚより小さい正の電圧値を有する。例えば、電圧値Ｖａｚは、１Ｖ程度である。
これによって、負の極性の電圧パルスが、読み出しパルスＶＲＤｎとして、選択セルＭＣ－Ｓのゲート－チャネル間に印加される。
電圧値Ｖ１１ｎは、ビット線電圧ＶＢＬｚと電圧値Ｖａｚとの間の電位差に対応する。例えば、電圧値Ｖ１１ｎは、－４Ｖ程度である。
図１５を用いて説明したように、負極性の電圧パルスの印加によって、反強誘電相９５が、強誘電体層６５ｚ内に生じる。
これによって、強誘電体層６５内において、正孔９０の発生が、抑制される。
この結果として、本実施形態において、強誘電体層６５ｚ内に形成された反強誘電相９５によって、選択セルの強誘電体トランジスタＭＣ－Ｓの閾値電圧が、一時的に上昇する。
期間Ｔ１の経過の後、時刻ｔｂにおいて、ドライバ回路１６０は、選択ワード線ＷＬ－Ｓの電位を、電圧値Ｖａｚから電圧値Ｖｂｚに変える。電圧値Ｖｂｚは、電圧値Ｖａｚより高く、電圧ＶＢＬｚより低い正の電圧値を有する。電圧値Ｖｂｚは、例えば、３．５Ｖ程度である。
負の極性の電圧パルスＶＲＤｎが、選択セルＭＣ－Ｓのゲート－チャネル間に印加される。電圧パルスＶＲＤｎの印加中において、反強誘電相９５は、強誘電体層６５内に維持される。
電圧値Ｖ１２ｎは、ビット線電圧ＶＢＬｚと電圧値Ｖｂｚとの間の電位差に対応する。例えば、電圧値Ｖ１１ｎは、－１．５Ｖ程度である。
期間Ｔ２において、選択セルＭＣ－Ｓがオンしている場合、キャリアとしての正孔が、セル電流Ｉｃｅｌｌとして、ビット線ＢＬからソース線ＳＬに移動する。
第１の実施形態と同様に、センスアンプ回路１５０は、期間Ｔ２において、選択セルＭＣ－Ｓのオン／オフに応じた電流の発生の有無を、センスする。
これによって、センスアンプ回路１５０は、選択セルＭＣ－Ｓ内のデータを判別する。
センス結果の取得の後、読み出しパルスＶＲＤの供給は、停止される。時刻ｔｃにおいて、ドライバ回路１６０は、０Ｖの電圧を、選択ワード線ＷＬ－Ｓに供給する。また、ドライバ回路１６０は、０Ｖの電圧を、セレクトゲート線ＳＧＤ，ＳＧＳ、非選択のワード線ＷＬ－Ｕ、ビット線ＢＬ及びソース線ＳＬに供給する。
以上のように、本実施形態のメモリデバイスの読み出しシーケンスが、完了する。
本実施形態において、メモリデバイス１の書き込みシーケンス及び消去シーケンスは、第１の実施形態の各シーケンスと、実質的に同じである。それゆえ、本実施形態において、書き込みシーケンス及び消去シーケンスの説明は、省略される。但し、本実施形態の書き込みシーケンス又は消去シーケンスに用いられる電圧パルスの極性が、第１の実施形態において用いられる電圧パルスの極性と異なってもよい。
本実施形態のメモリデバイス１において、２つの電圧値Ｖ１１ｎ，Ｖ１２ｎを有する負極性の読み出しパルスＶＲＤｎが、選択セルＭＣ－Ｓに供給される。
本実施形態において、比較的大きい絶対値を有する電圧値Ｖ１１ｎの印加によって、反強誘電相９５が、強誘電体層６５内に形成される。反強誘電相９５によって、強誘電体層６５内における過剰な正孔の発生が、抑制される。これによって、消去状態の強誘電体トランジスタＭＣの閾値電圧が、一時的に上昇する。
この結果として、本実施形態のメモリデバイス１は、読み出しマージンを改善できる。
本実施形態のメモリデバイス１のように、反強誘電特性が強誘電体トランジスタＭＣの動作に寄与する場合、分極反転閾値電圧が低下され、書き込みサイクル耐性が良好になる。
以上のように、本実施形態のメモリデバイス１は、信頼性を向上できる。
（３）第３の実施形態
図１７を参照して、第３の実施形態のメモリデバイスについて、説明する。
図１７は、本実施形態のメモリデバイス１の読み出しシーケンスを、説明するための模式図である。
図１７に示されるように、読み出しシーケンスにおいて、読み出しパルスＶＲＤの供給の後、読み出しパルスＶＲＤの極性と異なる極性の電圧パルスＶＷＥが、選択セルＭＣ－Ｓに供給される。
例えば、正の極性を有する電圧パルスＶＲＤが選択セルＭＣ－Ｓに供給された場合、読み出しシーケンスにおいて、負の極性を有する電圧パルスＶＷＥが、読み出しパルスＶＲＤの供給後に、選択セルＭＣ－Ｓに供給される。電圧パルスＶＷＥは、負の電圧値Ｖ１８を有する。
負の極性の電圧パルス（以下では、弱消去パルスとよばれる）ＶＷＥの電圧値Ｖ１８の絶対値は、消去パルスＶＥＲＡの電圧値Ｖ１９の絶対値より小さい。
以下において、負の極性を有する電圧パルスＶＷＥの供給は、弱消去動作とよばれる。
例えば、弱消去パルスＶＷＥの供給期間（パルス幅）は、消去パルスＶＥＲの供給期間以下である。
弱消去パルスＶＷＥの供給は、読み出しパルスＶＲＤの供給によるセル信号のセンス結果が、消去状態の強誘電体トランジスタＭＣに応じた値である場合に、実行される。
セル信号のセンス結果が、プログラム状態の強誘電体トランジスタＭＣに応じた値である場合、プログラム状態の強誘電体トランジスタＭＣに対する弱消去パルスＶＷＥの供給は、読み出しパルスＶＲＤの供給の後、実行されない。
例えば、各ビット線ＢＬの電位の制御によって、弱消去パルスＶＷＥの供給が、メモリセルＭＣごとに制御され得る。
弱消去動作時、より小さい正の電圧が、プログラム状態の強誘電体トランジスタＭＣが接続されたビット線ＢＬに、印加される。これによって、プログラム状態の強誘電体トランジスタＭＣのゲート－チャネル間の電位差の絶対値は、弱消去パルスＶＷＥの電圧値Ｖ１８の絶対値より小さくなる。その結果として、自発分極の反転（データの弱消去）は、プログラム状態の強誘電体トランジスタＭＣに生じない。
本実施形態において、弱消去パルスＶＷＥの供給は、消去状態の強誘電体層６５内の或る自発分極ｐｌｚにおけるダウン状態からアップ状態への分極の再反転（復元）、及び、強誘電体トランジスタＭＣ内に蓄積（トラップ）された電子の放出を、生じさせる。
これによって、本実施形態において、消去状態の強誘電体層６５は、読み出しパルスＶＲＤの供給前の状態に、戻される。
以上のように、本実施形態のメモリデバイスは、メモリデバイスの信頼性を向上できる。
（４）第４の実施形態
図１８を参照して、第４の実施形態のメモリデバイスについて、説明する。
消去状態の強誘電体トランジスタＭＣの閾値電圧の低下量は、書き込みサイクルの回数に応じて、変化する。
或る傾向として、書き込みサイクルの回数の増加に応じて、消去状態の強誘電体トランジスタＭＣの閾値電圧の低下量は、大きくなる。
書き込みサイクルの回数に応じて、読み出しパルスＶＲＤの電圧値Ｖ１１の大きさが、調整されてもよい。
図１８は、本実施形態のメモリデバイス１における、書き込みサイクルに応じた読み出しパルスＶＲＤの波形を示す図である。
図１８に示されるように、読み出しシーケンスの設定の初期状態において、読み出しパルスＶＲＤは、電圧値Ｖ１１を有する。
メモリデバイス１の使用に応じて、書き込みサイクルが増加すると、読み出しパルスＶＲＤの電圧値Ｖ１１の大きさが、増大される。
例えば、ｊ回（ｊは、１より大きい自然数）の書き込みサイクルが実行されたメモリデバイス１において、読み出しパルスＶＲＤｊは、期間Ｔ１において電圧値Ｖ１１ｊを有する。電圧値Ｖ１１ｊは、電圧値Ｖ１１より大きい（高い）。
例えば、ｋ回（ｋは、ｊより大きい自然数）の書き込みサイクルが実行されたメモリデバイス１において、読み出しパルスＶＲＤは、期間Ｔ１において電圧値Ｖ１１ｋを有する。電圧値Ｖ１１ｋは、電圧値Ｖ１１ｊより大きい。
但し、電圧値Ｖ１１ｊ，Ｖ１１ｋは、書き込みパルスＶＷＲの電圧値Ｖ０より小さい。
尚、各読み出しパルスＶＲＤ０，ＶＲＤｊ，ＶＲＤｋにおいて、期間Ｔ１の長さは、同じである。各読み出しパルスＶＲＤ０，ＶＲＤｊ，ＶＲＤｋにおいて、電圧値Ｖ２の大きさは、同じである。また、各読み出しパルスＶＲＤ０，ＶＲＤｊ，ＶＲＤｋにおいて、期間Ｔ２の長さは、同じである。但し、期間Ｔ１の長さは、各読み出しパルスＶＲＤ０，ＶＲＤｊ、ＶＲＤｋにおける電圧値Ｖ１１の増大に応じて、変化されてもよい。
このように、読み出しパルスＶＲＤの電圧値Ｖ１１，Ｖ１１ｊ，Ｖ１１ｋの増大によって、書き込みサイクルに応じた消去状態の強誘電体トランジスタＭＣの閾値電圧の意図しない低下の影響が、抑制される。
以上のように、本実施形態のメモリデバイス１は、メモリデバイスの信頼性を向上できる。
（５） その他
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１：メモリデバイス、ＭＣ：強誘電体トランジスタ（メモリセル）、５５：導電層、６０：ピラー、６１：半導体層、６３：絶縁層、６５：強誘電体層、１６０：ドライバ回路。

Claims (20)

  1. 基板の表面に対して垂直な第１の方向において前記基板の上方に設けられた第１の導電層と、
    前記第１の導電層と前記基板との間に設けられた第２の導電層と、
    前記第１の導電層と前記第２の導電層との間に設けられた第３の導電層と、
    前記第１の方向に延び、前記基板の表面に対して平行な第２の方向において前記第１乃至第３の導電層に隣り合い、強誘電体層を含むピラーと、
    前記第１の導電層と前記ピラーとの間に設けられた第１のトランジスタと、
    前記第２の導電層と前記ピラーとの間に設けられた第２のトランジスタと、
    前記第３の導電層と前記ピラーとの間に設けられた強誘電体トランジスタを含むメモリセルと、
    前記メモリセルの読み出しシーケンスにおいて、前記メモリセルに読み出しパルスを供給する回路と、
    を具備し、
    前記読み出しパルスは、
    第１の期間において第１の電圧値を有し、
    前記第１の期間の後の第２の期間において前記第１の電圧値と同じ極性でかつ前記第１の電圧値の絶対値より小さな絶対値の第２の電圧値を有する、
    メモリデバイス。
  2. 前記読み出しパルスは、前記強誘電体トランジスタのゲートとチャネルとの間に印加される電圧パルスである、
    請求項１に記載のメモリデバイス。
  3. 前記読み出しパルスは、正の極性を有する、
    請求項１のメモリデバイス。
  4. 前記回路は、書き込みシーケンスにおいて、正の極性の第３の電圧値を有する書き込みパルスを、前記メモリセルに供給し、
    前記第１の電圧値の絶対値は、前記第３の電圧値の絶対値より小さい、
    請求項３に記載のメモリデバイス。
  5. 前記回路は、
    前記第１の導電層に、第１の正電圧を印加し、
    前記ピラーに、前記第１の正電圧より小さい第２の正電圧を印加する、
    請求項３に記載のメモリデバイス。
  6. 前記読み出しパルスは、負の極性を有する、
    請求項１に記載のメモリデバイス。
  7. 前記回路は、消去シーケンスにおいて、負の極性の第４の電圧値を有する消去パルスを、前記メモリセルに供給し、
    前記第１の電圧値の絶対値は、前記第４の電圧値の絶対値より小さい、
    請求項６に記載のメモリデバイス。
  8. 前記回路は、
    前記第１の導電層に、第３の正電圧を印加し、
    前記ピラーに、前記第３の正電圧より大きい第４の正電圧を印加する、
    請求項６に記載のメモリデバイス。
  9. 消去シーケンスにおいて、
    前記回路は、第１の極性の消去パルスを、前記メモリセルに供給し、
    前記読み出しシーケンスにおいて、
    前記回路は、前記第１の極性と異なる第２の極性の前記読み出しパルスの印加の後、前記第１の極性の第１のパルスを、前記メモリセルに供給し、
    前記第１のパルスの電圧値の絶対値は、前記消去パルスの電圧値の絶対値より小さい、
    請求項１に記載のメモリデバイス。
  10. 第１の書き込みサイクル前の前記読み出しシーケンスにおいて、前記読み出しパルスは、前記第１の電圧値を有し、
    前記第１の書き込みサイクル後の前記読み出しシーケンスにおいて、前記読み出しパルスは、前記第１の電圧値の絶対値より大きな絶対値の第５の電圧値を有する、
    請求項１に記載のメモリデバイス。
  11. 基板の表面に対して垂直な第１の方向において前記基板の上方に設けられた第１の導電層と、
    前記第１の導電層と前記基板との間に設けられた第２の導電層と、
    前記第１の導電層と前記第２の導電層との間に設けられた第３の導電層と、
    前記第１の方向に延び、前記基板の表面に対して平行な第２の方向において前記第１乃至第３の導電層に隣り合い、酸化ハフニウムを含むピラーと、
    前記第１の導電層と前記ピラーとの間に設けられた第１のトランジスタと、
    前記第２の導電層と前記ピラーとの間に設けられた第２のトランジスタと、
    前記第３の導電層と前記ピラーとの間に設けられた強誘電体トランジスタを含むメモリセルと、
    前記メモリセルの読み出しシーケンスにおいて、前記メモリセルに読み出しパルスを供給する回路と、
    を具備し、
    前記読み出しパルスは、
    第１の期間において第１の電圧値を有し、
    前記第１の期間の後の第２の期間において前記第１の電圧値と同じ極性でかつ前記第１の電圧値の絶対値より小さな絶対値の第２の電圧値を有する、
    メモリデバイス。
  12. 前記読み出しパルスは、正の極性を有する、
    請求項１１のメモリデバイス。
  13. 前記回路は、書き込みシーケンスにおいて、正の極性の第３の電圧値を有する書き込みパルスを、前記メモリセルに供給し、
    前記第１の電圧値の絶対値は、前記第３の電圧値の絶対値より小さい、
    請求項１２に記載のメモリデバイス。
  14. 前記回路は、
    前記第１の導電層に、第１の正電圧を印加し、
    前記ピラーに、前記第１の正電圧より小さい第２の正電圧を印加する、
    請求項１２に記載のメモリデバイス。
  15. 前記読み出しパルスは、負の極性を有する、
    請求項１１に記載のメモリデバイス。
  16. 前記回路は、消去シーケンスにおいて、負の極性の第４の電圧値を有する消去パルスを、前記メモリセルに供給し、
    前記第１の電圧値の絶対値は、前記第４の電圧値の絶対値より小さい、
    請求項１５に記載のメモリデバイス。
  17. 前記回路は、
    前記第１の導電層に、第３の正電圧を印加し、
    前記ピラーに、前記第３の正電圧より大きい第４の正電圧を印加する、
    請求項１５に記載のメモリデバイス。
  18. 前記酸化ハフニウムは、ジルコニウムを含む、
    請求項１５に記載のメモリデバイス。
  19. 消去シーケンスにおいて、
    前記回路は、第１の極性の消去パルスを、前記メモリセルに供給し、
    前記読み出しシーケンスにおいて、
    前記回路は、前記第１の極性と異なる第２の極性の前記読み出しパルスの印加の後、前記第１の極性の第１のパルスを、前記メモリセルに供給し、
    前記第１のパルスの電圧値の絶対値は、前記消去パルスの電圧値の絶対値より小さい、
    請求項１１に記載のメモリデバイス。
  20. 第１の書き込みサイクル前の前記読み出しシーケンスにおいて、前記読み出しパルスは、前記第１の電圧値を有し、
    前記第１の書き込みサイクル後の前記読み出しシーケンスにおいて、前記読み出しパルスは、前記第１の電圧値の絶対値より大きな絶対値の第５の電圧値を有する、
    請求項１１に記載のメモリデバイス。
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