KR20190113079A - 복수의 수직 채널 구조체들을 갖는 3차원 메모리 장치 - Google Patents

복수의 수직 채널 구조체들을 갖는 3차원 메모리 장치 Download PDF

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Abstract

복수의 수직 채널 구조체들을 갖는 3차원 메모리 장치가 개시된다. 3차원 메모리 장치는 기판에 대해 수직 방향으로 배치된 제1 수직 채널 구조체들을 포함하는 제1 메모리 블록, 수직 방향으로 제1 수직 채널 구조체들의 상부에 배치된 제2 수직 채널 구조체들과 제1 수평 방향으로 연장되고 수직 방향으로 적층된 제1 및 제2 스트링 선택 라인들을 포함하는 제2 메모리 블록, 그리고 제1 및 제2 메모리 블록들의 사이에서 제1 수평 방향으로 연장되고 제1 및 제2 메모리 블록들에 의해 공유되는 비트 라인을 포함하고, 제2 메모리 블록은 비트 라인과 제1 스트링 선택 라인에 연결되고, 서로 다른 문턱 전압들을 갖는 제1 및 제2 스트링 선택 트랜지스터들을 더 포함한다.

Description

복수의 수직 채널 구조체들을 갖는 3차원 메모리 장치{3-Dimensional Memory device having a plurality vertical channel structures}
본 개시의 기술적 사상은 메모리 장치에 관한 것이며, 더욱 상세하게는, 복수의 수직 채널 구조체들을 갖는 3차원 메모리 장치에 관한 것이다.
메모리 장치는 데이터를 저장하는데 사용되며, 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다. 비휘발성 메모리 장치의 일 예로서, 플래시 메모리 장치는 휴대폰, 디지털 카메라, 휴대용 정보 단말기(PDA), 이동식 컴퓨터 장치, 고정식 컴퓨터 장치 및 기타 장치에서 사용될 수 있다. 최근 정보 통신 장치의 다기능화에 따라 메모리 장치의 대용량화 및 고집적화가 요구되고 있다.
본 개시의 기술적 사상은 저 비용으로 메모리의 저장 용량 및 집적도를 향상시킬 수 있는 3차원 메모리 장치를 제공한다.
본 개시의 기술적 사상에 따른 3차원 메모리 장치는, 기판에 대해 수직 방향으로 배치된 제1 수직 채널 구조체들을 포함하는 제1 메모리 블록, 상기 수직 방향으로 상기 제1 수직 채널 구조체들의 상부에 배치된 제2 수직 채널 구조체들, 및 제1 수평 방향으로 연장되고 상기 수직 방향으로 적층된 제1 및 제2 스트링 선택 라인들을 포함하는 제2 메모리 블록, 및 상기 제1 및 제2 메모리 블록들의 사이에서 상기 제1 수평 방향으로 연장되고, 상기 제1 및 제2 메모리 블록들에 의해 공유되는 비트 라인을 포함하고, 상기 제2 메모리 블록은, 상기 비트 라인 및 상기 제1 스트링 선택 라인에 연결되고, 서로 다른 문턱 전압들을 갖는 제1 및 제2 스트링 선택 트랜지스터들을 더 포함한다.
또한, 본 개시의 다른 기술적 사상에 따른 3차원 메모리 장치는, 기판에 대해 수직 방향으로 배치된 제1 수직 채널 구조체들을 포함하는 제1 메모리 블록, 상기 수직 방향으로 상기 제1 수직 채널 구조체들의 상부에 배치된 제2 수직 채널 구조체들을 포함하는 제2 메모리 블록, 및 상기 제1 및 제2 메모리 블록들의 사이에서 상기 제1 수평 방향으로 연장되고, 상기 제1 및 제2 메모리 블록들에 의해 공유되는 비트 라인을 포함하고, 상기 제1 메모리 블록은, 제2 수평 방향으로 연장되고 상기 비트 라인의 하부에 배치된 제1 상부 스트링 선택 라인, 상기 제2 수평 방향으로 연장되고 상기 상부 스트링 선택 라인의 하부에 배치된 제1 하부 스트링 선택 라인, 상기 제1 상부 스트링 선택 라인에 연결되고 제1 문턱 전압을 갖는 제1 상부 스트링 선택 트랜지스터, 및 상기 제1 하부 스트링 선택 라인에 연결되고, 상기 제1 문턱 전압보다 낮은 제2 문턱 전압을 갖는 제1 하부 스트링 선택 트랜지스터를 더 포함한다.
또한, 본 개시의 다른 기술적 사상에 따른 3차원 메모리 장치는, 기판에 대해 수직 방향으로 배치된 제1 수직 채널 구조체들을 포함하는 제1 메모리 블록, 상기 수직 방향으로 상기 제1 메모리 블록의 상부에 배치되고 제1 수평 방향으로 연장된 제1 비트 라인, 상기 수직 방향으로 상기 제1 비트 라인의 상부에 배치된 제2 수직 채널 구조체들을 포함하는 제2 메모리 블록, 상기 수직 방향으로 상기 제2 메모리 블록의 상부에 배치되고 상기 제1 수평 방향으로 연장된 제1 공통 소스 라인, 및 상기 수직 방향으로 상기 제1 공통 소스 라인의 상부에 배치된 제3 수직 채널 구조체들, 상기 제1 수평 방향으로 연장되고 상기 수직 방향으로 적층된 복수의 그라운드 선택 라인들, 및 상기 복수의 그라운드 선택 라인들 중 하나와 상기 제1 공통 소스 라인에 연결되고 서로 다른 문턱 전압들을 갖는 복수의 그라운드 선택 트랜지스터들을 포함하는 제3 메모리 블록을 포함하고, 상기 제1 및 제2 메모리 블록들은 상기 제1 비트 라인을 공유하고, 상기 제2 및 제3 메모리 블록들은 상기 제1 공통 소스 라인을 공유한다.
본 개시의 기술적 사상에 따른 3차원 메모리 장치는, 제1 수직 채널 구조체들을 포함하는 제1 메모리 블록과 제2 수직 채널 구조체들을 포함하는 제2 메모리 블록을 포함하며, 제2 수직 채널 구조체들은 제1 수직 채널 구조체들에 대해 수직 방향으로 배치됨으로써, 3차원 메모리 장치의 저장 용량 및 집적도를 향상시킬 수 있다. 이때, 제1 및 제2 수직 채널 구조체들은 일정 길이 이하로 형성됨에 따라, 제1 및 제2 수직 채널 구조체들의 채널 저항이 크게 증가하지 않을 수 있고, 이로써, 메모리 셀에 흐르는 전류가 센싱을 위한 최소 전류 이하로 감소하는 것을 방지할 수 있다.
또한, 본 개시의 기술적 사상에 따르면, 제1 메모리 블록과 제2 메모리 블록은 비트 라인을 공유함으로써, 제1 메모리 블록에 연결되는 비트 라인을 형성하기 위한 제1 공정과 제2 메모리 블록에 연결되는 비트 라인을 형성하기 위한 제2 공정을 각각 수행하지 않아도 되며, 이에 따라, 공정 비용을 감소시킬 수 있다.
도 1은 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 2는 본 개시의 일 실시예에 따라, 도 1의 메모리 셀 어레이를 나타낸다.
도 3은 본 개시의 일 실시예에 따른 하부 메모리 블록의 일 예를 나타내는 사시도이다.
도 4는 본 개시의 일 실시예에 따른 제1 및 제2 메모리 블록들을 예시적으로 나타내는 회로도이다.
도 5는 본 개시의 일 실시예에 따른 3차원 메모리 장치를 나타내는 단면도이다.
도 6은 도 5의 3차원 메모리 장치의 등가 회로도를 나타낸다.
도 7a 및 도 7b는 본 개시의 일 실시예에 따라, 도 5의 제1 및 제2 메모리 블록들에 대한 독출 바이어스 조건을 예시적으로 각각 나타낸다.
도 8은 도 7b의 독출 바이어스 조건을 나타내는 그래프이다.
도 9는 도 8의 독출 바이어스 조건에 따라, 제2 메모리 블록에 대한 독출 동작을 예시적으로 나타낸다.
도 10a 및 도 10b는 본 개시의 일 실시예에 따라, 도 5의 제1 및 제2 메모리 블록들에 대한 소거 바이어스 조건의 일 예를 각각 나타낸다.
도 11은 도 10b의 소거 바이어스 조건을 나타내는 그래프이다.
도 12a 및 도 12b는 본 개시의 일 실시예에 따라, 도 5의 제1 및 제2 메모리 블록들에 대한 소거 바이어스 조건의 다른 예를 각각 나타낸다.
도 13은 도 12a 및 도 12b의 소거 바이어스 조건을 나타내는 그래프이다.
도 14a 및 도 14b는 본 개시의 일 실시예에 따라, 도 5의 제1 및 제2 메모리 블록들에 대한 프로그램 바이어스 조건을 각각 예시적으로 나타낸다.
도 15는 본 개시의 일 실시예에 따른 3차원 메모리 장치를 나타내는 단면도이다.
도 16은 도 15의 3차원 메모리 장치의 일 구현 예를 나타낸다.
도 17은 도 16의 3차원 메모리 장치에 대한 독출 바이어스 조건을 예시적으로 나타낸다.
도 18은 본 개시의 일 실시예에 따른 3차원 메모리 장치를 나타내는 단면도이다.
도 19는 본 개시의 일 실시예에 따른 3차원 메모리 장치를 나타내는 단면도이다.
도 20은 본 개시의 일 실시예에 따른 3차원 메모리 장치를 나타내는 단면도이다.
도 21은 본 개시의 실시예들에 따른 3차원 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시 예에 대해 상세히 설명한다.
도 1은 본 개시의 일 실시예에 따른 메모리 장치(100)를 나타내는 블록도이다.
도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 제어 로직(120), 전압 생성부(130), 로우 디코더(140) 및 페이지 버퍼부(150)를 포함할 수 있다. 도 1에는 도시되지 않았으나, 메모리 장치(100)는 데이터 입출력 회로 또는 입출력 인터페이스 등을 더 포함할 수 있다.
메모리 셀 어레이(110)는 비트 라인들(BL)을 통해 페이지 버퍼부(150)에 연결될 수 있고, 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(140)에 연결될 수 있다. 메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함할 수 있고, 예를 들어, 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 예로 하여 본 개시의 실시예들을 상술하기로 한다. 그러나, 본 발명은 이에 한정되지 않고, 일부 실시예들에서, 복수의 메모리 셀들은 ReRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
도 2는 본 개시의 일 실시예에 따라, 도 1의 메모리 셀 어레이(110)를 나타낸다.
도 2를 참조하면, 메모리 셀 어레이(110)는 하부 메모리 블록들(BLKa_1 내지 BLKa_k) 및 상부 메모리 블록들(BLKb_1 내지 BLKb_k)을 포함할 수 있다. 여기서, k는 임의의 자연수에 대응할 수 있고, 실시예들에 따라 다양하게 변경될 수 있다. 상부 메모리 블록들(BLKb_1 내지 BLKb_k)은 하부 메모리 블록들(BLKa_1 내지 BLKa_k)의 상부에 수직 방향(vertical direction)(VD)으로 배치될 수 있다. 하부 메모리 블록들(BLKa_1 내지 BLKa_k) 및 상부 메모리 블록들(BLKb_1 내지 BLKb_k) 각각은 3차원 구조를 가질 수 있고, 이에 따라, 메모리 셀 어레이(110)는 "3차원 메모리 셀 어레이"라고 지칭할 수 있고, 메모리 장치(100)는 "3차원 메모리 장치"라고 지칭할 수 있다.
하부 메모리 블록들(BLKa_1 내지 BLKa_k) 및 상부 메모리 블록들(BLKb_1 내지 BLKb_k) 각각은 복수의 수직 채널 구조체들을 포함할 수 있다. 복수의 수직 채널 구조체들은 복수의 낸드 스트링들에 대응할 수 있고, 각 낸드 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있으며, 메모리 셀은 전하 트랩층을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 본 명세서에 인용 형식으로 결합된다.
다시 도 1을 참조하면, 제어 로직(120)은 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로, 메모리 셀 어레이(110)에 데이터를 프로그램, 메모리 셀 어레이(110)로부터 데이터를 독출, 또는 메모리 셀 어레이(110)에 저장된 데이터를 소거하기 위한 각종 제어 신호, 예를 들어, 전압 제어 신호(CTRL_vol), 로우 어드레스(X-ADDR) 및 칼럼 어드레스(Y-ADDR)를 출력할 수 있다. 이로써, 제어 로직(120)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.
전압 생성부(130)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(110)에 대한 프로그램, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성부(130)는 워드 라인 전압(VWL), 예를 들어, 프로그램 전압, 독출 전압, 패스 전압, 소거 검증 전압 또는 프로그램 검증 전압 등을 생성할 수 있다. 또한, 전압 생성부(130)는 전압 제어 신호(CTRL_vol)를 기초로 하여 스트링 선택 라인 전압 및 그라운드 선택 라인 전압을 더 생성할 수 있다.
로우 디코더(140)는 로우 어드레스(X-ADDR)에 응답하여, 하부 메모리 블록들(BLKa_1 내지 BLKa_k) 및 상부 메모리 블록들(BLKb_1 내지 BLKb_k) 중 하나를 선택할 수 있고, 선택된 메모리 블록의 워드 라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다. 페이지 버퍼부(150)는 칼럼 어드레스(Y-ADDR)에 응답하여 비트 라인들(BL) 중 일부 비트 라인을 선택할 수 있다. 구체적으로, 페이지 버퍼부(150)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작한다.
도 3은 본 개시의 일 실시예에 따른 하부 메모리 블록의 일 예(BLKa')를 나타내는 사시도이다. 예를 들어, 하부 메모리 블록(BLKa')은 도 2의 하부 메모리 블록들(BLKa_1 내지 BLKa_k) 중 하나에 대응할 수 있다.
도 3을 참조하면, 하부 메모리 블록(BLKa')은 기판(SUB)에 대해 수직 방향(VD)으로 형성되어 있다. 기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가지며, 기판(SUB) 상에 제2 수평 방향(horizontal direction)(HD2)을 따라 신장되고 제2 도전형(예를 들어, n타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공된다. 인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에 절연막들(IL)이 제공되며, 절연막들(IL)은 제1 수평 방향(HD1)을 따라 특정 거리만큼 이격된다. 예를 들어, 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 수평 방향(HD1)을 따라 순차적으로 배치되며 수직 방향(VD)을 따라 절연막들(IL)을 관통하는 필라들(pillars) 또는 수직 채널 구조체들(vertical channel structures)(VC)이 제공된다. 예를 들어, 각 수직 채널 구조체(VC)의 표면층(S)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 수직 채널 구조체(VC)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다. 각 수직 채널 구조체(VC)에서 채널 홀의 사이즈는 기판(SUB)쪽으로 갈수록 작아질 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 수직 채널 구조체들(VC) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(CS)이 제공된다. 전하 저장층(CS)은 터널링 절연층, 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에, 그라운드 선택 라인(GSL), 하부 스트링 선택 라인(SSLd), 상부 스트링 선택 라인(SSLu) 및 워드 라인들(WL1 내지 WL8)과 같은 게이트 전극(GE)이 제공된다. 복수의 수직 채널 구조체들(VC) 상에는 드레인 컨택들(DR)이 각각 제공된다. 드레인 컨택들(DR) 상에, 제1 수평 방향(HD1)으로 신장되고 제2 수평 방향(HD2)을 따라 특정 거리만큼 이격되어 배치된 비트 라인들(BL1 내지 BL3)이 제공된다.
수직 채널 구조체(VC)의 길이를 증가시킬수록 수직 방향(VD)으로 적층되는 워드 라인들의 개수를 증가시킬 수 있고, 이로써, 수직 방향(VD)으로 더 많은 메모리 셀들을 배치할 수 있으므로, 메모리 장치(100)의 저장 용량 및 집적도가 향상될 수 있다. 그러나, 수직 채널 구조체(VC)의 길이가 증가함에 따라 채널 저항도 증가할 수 있고, 이에 따라, 메모리 셀에 흐르는 전류가 감소할 수 있다. 이때, 메모리 셀에 흐르는 전류가 센싱을 위한 최소 전류에 가깝게 되어 더 이상 센싱을 할 수 없게 되는 문제점이 발생할 수 있다.
그러나, 본 개시의 실시예들에 따르면, 수직 채널 구조체(VC)의 길이를 임계 길이 이하로 제한하고, 수직 채널 구조체(VC)를 형성하기 위한 에칭 공정을 반복적으로 수행함으로써, 수직 채널 구조체들(VC)을 수직 방향으로 배치할 수 있다. 이에 따라, 채널 저항의 증가 없이 메모리 장치(100)의 저장 용량 및 집적도를 향상시킬 수 있다. 예를 들어, 도 2의 하부 메모리 블록(BLKa_1)은 제1 수직 채널 구조체들을 포함하고, 상부 메모리 블록(BLKb_1)은 제1 수직 채널 구조체들에 대해 수직 방향으로 배치된 제2 수직 채널 구조체들을 포함할 수 있다. 이때, 하부 메모리 블록(BLKa_1)과 상부 메모리 블록(BLKb_1)은 비트 라인을 공유할 수 있고, 이에 따라, 공정 비용을 줄일 수 있다.
도 4는 본 개시의 일 실시예에 따른 제1 및 제2 메모리 블록들(BLKa, BLKb)을 예시적으로 나타내는 회로도이다.
도 4를 참조하면, 제1 메모리 블록(BLKa)의 도 2의 하부 메모리 블록들(BLKa_1 내지 BLKa_k) 중 하나에 대응할 수 있고, 제2 메모리 블록(BKLb)은 도 2의 상부 메모리 블록들(BLKb_1 내지 BLKb_k) 중 하나로서, 제1 메모리 블록(BLKa)의 상부에 수직 방향으로 배치된 메모리 블록에 대응할 수 있다.
제1 메모리 블록(BLKa)은 낸드 스트링들(NS1a 내지 NS4a)을 포함하는 복수의 하부 낸드 스트링들, 워드 라인들(WL1a 내지 WLna), 제1 내지 제4 그라운드 선택 라인들(GSL1a 내지 GSL4a), 제1 내지 제4 하부 스트링 선택 라인들(SSL1da 내지 SSL4da), 제1 내지 제4 상부 스트링 선택 라인들(SSL1ua 내지 SSL4ua) 및 공통 소스 라인(CSLa)을 포함할 수 있다. 여기서, n은 임의의 자연수일 수 있고, 실시예에 따라 다양하게 변경될 수 있다. 일 실시예에서, 제1 내지 제4 그라운드 선택 라인들(GSL1a 내지 GSL4a)은 선형으로 형성될 수 있다. 일 실시예에서, 제1 내지 제4 그라운드 선택 라인들(GSL1a 내지 GSL4a)은 판형으로 형성될 수도 있다
일부 실시예들에서, 제1 메모리 블록(BLKa)에서, 동일 레벨에 배치된 그라운드 선택 라인들(GSL1a 내지 GSL4a)은 서로 전기적으로 연결될 수 있다. 또한, 일부 실시예들에서, 제1 메모리 블록(BLKa)은 제1 내지 제4 상부 스트링 선택 라인들(SSL1ua 내지 SSL4ua) 또는 제1 내지 제4 하부 스트링 선택 라인들(SSL1da 내지 SSL4da) 중 하나를 포함할 수도 있다. 또한, 일부 실시예들에서, 제1 메모리 블록들(BLKa)은 제1 내지 제4 하부 스트링 선택 라인들(SSL1da 내지 SSL4da)의 하부에 적어도 하나의 더미 워드 라인을 더 포함할 수 있다.
제2 메모리 블록(BLKb)은 낸드 스트링들(NS1b 내지 NS4b)을 포함하는 복수의 상부 낸드 스트링들, 워드 라인들(WL1b 내지 WLmb), 제1 내지 제4 그라운드 선택 라인들(GSL1b 내지 GSL4b), 제1 내지 제4 스트링 선택 라인들(SSL1b 내지 SSL4b) 및 공통 소스 라인(CSLb)을 포함할 수 있다. 여기서, m은 임의의 자연수일 수 있고, 실시예에 따라 다양하게 변경될 수 있다. 일 실시예에서, 제1 내지 제4 그라운드 선택 라인들(GSL1b 내지 GSL4b)은 선형으로 형성될 수 있다. 일 실시예에서, 제1 내지 제4 그라운드 선택 라인들(GSL1b 내지 GSL4b)은 판형으로 형성될 수도 있다.
일 실시예에서, m은 n보다 낮을 수 있고, 이에 따라, 제2 메모리 블록(BLKb)은 제1 메모리 블록(BLKa)보다 적은 개수의 워드 라인들을 포함할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예들에서, m은 n과 동일할 수 있고, 이에 따라, 제1 및 제2 메모리 블록들(BLKa, BLKb)은 같은 개수의 워드 라인들을 포함할 수 있다. 일부 실시예들에서, 제2 메모리 블록(BLKb)에서, 동일 레벨에 배치된 제1 내지 제4 그라운드 선택 라인들(GSL1b 내지 GSL4b)은 서로 전기적으로 연결될 수 있다. 또한, 일부 실시예들에서, 제2 메모리 블록들(BLKb)은 제1 내지 제4 스트링 선택 라인들(SSL1b 내지 SSL4b)의 상부에 적어도 하나의 더미 워드 라인을 더 포함할 수 있다.
제1 메모리 블록(BLKa)에 포함된 하부 낸드 스트링들은 제1 및 제2 비트 라인들(BL1, BL2)에 연결되고, 제2 메모리 블록(BLKb)에 포함된 상부 낸드 스트링들도 제1 및 제2 비트 라인들(BL1, BL2)에 연결될 수 있다. 이에 따라, 제1 및 제2 메모리 블록들(BLKa, BLKb)은 제1 및 제2 비트 라인들(BL1, BL2)을 공유할 수 있다. 구체적으로, 낸드 스트링(NS1a)의 양단은 제1 비트 라인(BL1)과 공통 소스 라인(CSLa)에 각각 연결될 수 있고, 낸드 스트링(NS1b)의 양단은 공통 소스 라인(CSLb)과 제1 비트 라인(BL1)에 각각 연결될 수 있다.
도 5는 본 개시의 일 실시예에 따른 3차원 메모리 장치(200)를 나타내는 단면도이다.
도 5를 참조하면, 3차원 메모리 장치(200)는 제1 및 제2 메모리 블록들(BLKa, BLKb) 및 비트 라인(BL)을 포함할 수 있다. 비트 라인(BL)은 제1 메모리 블록(BLKa)과 제2 메모리 블록(BLKb)의 사이에 배치되고, 제1 수평 방향(HD1)으로 연장될 수 있다. 제1 및 제2 메모리 블록들(BLKa, BLKb)은 비트 라인(BL)과 전기적으로 연결될 수 있고, 이에 따라, 제1 및 제2 메모리 블록들(BLKa, BLKb)은 비트 라인(BL)을 공유할 수 있다. 예를 들어, 제1 및 제2 메모리 블록들(BLKa, BLKb)은 도 4의 제1 및 제2 메모리 블록들(BLKa, BLKb)에 각각 대응할 수 있고, 비트 라인(BL)은 도 4의 제1 비트 라인(BL1)에 대응할 수 있다.
제1 메모리 블록(BLKa)은 기판(SUB) 상에 배치되고, 기판(SUB)의 상부에서 수직 방향(VD)으로 연장된 제1 수직 채널 구조체들(VC1a 내지 VC4a)을 포함할 수 있다. 또한, 제1 메모리 블록(BLKa)은 공통 소스 라인(CSLa), 제1 내지 제4 그라운드 선택 라인들(GSL1a 내지 GSL4a), 워드 라인들(WL1a 내지 WLna), 제1 내지 제4 하부 스트링 선택 라인들(SSL1da 내지 SSL4da) 및 제1 내지 제4 상부 스트링 선택 라인들(SSL1ua 내지 SSL4ua)을 포함할 수 있다. 워드 라인들(WL1a 내지 WLna)은 제1 수평 방향(HD1)으로 연장될 수 있다. 제1 내지 제4 그라운드 선택 라인들(GSL1a 내지 GSL4a), 제1 내지 제4 하부 스트링 선택 라인들(SSL1da 내지 SSL4da) 및 제1 내지 제4 상부 스트링 선택 라인들(SSL1ua 내지 SSL4ua)은 제2 수평 방향(HD2)으로 연장될 수 있다.
제2 메모리 블록(BLKb)은 제1 메모리 블록(BLKa)에 대해 수직 방향(VD)으로 배치되고, 비트 라인(BL)의 상부에서 수직 방향(VD)으로 연장된 제2 수직 채널 구조체들(VC1b 내지 VC4b)을 포함할 수 있다. 또한, 제2 메모리 블록(BLKb)은 공통 소스 라인(CSLb), 제1 내지 제4 그라운드 선택 라인들(GSL1b 내지 GSL4b), 워드 라인들(WL1b 내지 WLmb), 제1 내지 제4 스트링 선택 라인들(SSL1b 내지 SSL4b)을 포함할 수 있다. 공통 소스 라인(CSLb), 워드 라인들(WL1b 내지 WLmb) 및 제1 내지 제4 스트링 선택 라인들(SSL1b 내지 SSL4b)은 제1 수평 방향(HD1)으로 연장될 수 있다. 제1 내지 제4 그라운드 선택 라인들(GSL1b 내지 GSL4b)은 제2 수평 방향(HD2)으로 연장될 수 있다. 예를 들어, 제2 수직 채널 구조체(VC2b)에 대응하는 낸드 스트링(도 6의 NS2b)가 선택될 수 있고, 이에 대한 구체적인 동작은 도 9를 참조하여 상술하기로 한다. 일 실시예에서, 공통 소스 라인(CSLb)은 선형으로 형성될 수 있다. 일 실시예에서, 공통 소스 라인(CSLb)은 판형으로 형성될 수도 있다. 그러나, 본 발명은 이에 한정되지 않으며, 공통 소스 라인(CSLb)의 구조는 다양하게 변경될 수 있다.
도 6은 도 5의 3차원 메모리 장치(200)의 등가 회로도를 나타낸다.
도 5 및 도 6을 함께 참조하면, 제1 메모리 블록(BLKa)은 낸드 스트링들(NS1a 내지 NS4a)을 포함하고, 낸드 스트링들(NS1a 내지 NS4a)은 제1 수직 채널 구조체들(VC1a 내지 VC4a)에 각각 대응한다. 예를 들어, 낸드 스트링(NS1a)은 제1 그라운드 선택 라인(GSL1a)에 연결된 그라운드 선택 트랜지스터(GST1a), 워드 라인들(WL1a 내지 WLna)에 각각 연결된 복수의 메모리 셀들(MCs), 제1 하부 스트링 선택 라인(SSL1da)에 연결된 하부 스트링 선택 트랜지스터(SST1d) 및 제1 상부 스트링 선택 라인(SSL1ua)에 연결된 상부 스트링 선택 트랜지스터(SST1u)를 포함할 수 있다.
제2 메모리 블록(BLKb)은 낸드 스트링들(NS1b 내지 NS4b)을 포함하고, 낸드 스트링들(NS1b 내지 NS4b)은 제2 수직 채널 구조체들(VC1b 내지 VC4b)에 각각 대응한다. 예를 들어, 낸드 스트링(NS1b)은 제1 내지 제4 스트링 선택 라인들(SSL1b 내지 SSL4b)에 각각 연결된 제1 내지 제4 스트링 선택 트랜지스터들(SST11 내지 SST14), 워드 라인들(WL1b 내지 WLmb)에 각각 연결된 복수의 메모리 셀들(MCs) 및 제1 그라운드 선택 라인(GSL1b)에 연결된 그라운드 선택 트랜지스터(GST1b)를 포함할 수 있다.
일 실시예에서, 제1 내지 제4 하부 스트링 선택 라인들(SSL1da 내지 SSL4da) 및 제1 내지 제4 상부 스트링 선택 라인들(SSL1ua 내지 SSL4ua) 각각은 일반적인 라인 형상으로 배치될 수 있다. 이에 따라, 제1 메모리 블록(BLKa)에서, 동일 레벨에 배치된 제1 내지 제4 하부 스트링 선택 트랜지스터들(SST1d 내지 SST4d)은 제1 내지 제4 하부 스트링 선택 라인들(SSL1da 내지 SSL4da)에 각각 연결될 수 있고, 동일 레벨에 배치된 제1 내지 제4 상부 스트링 선택 트랜지스터들(SST1u 내지 SST4u)은 제1 내지 제4 상부 스트링 선택 라인들(SSL1ua 내지 SSL4ua)에 각각 연결될 수 있다. 따라서, 제1 내지 제4 하부 스트링 선택 라인들(SSL1da 내지 SSL4da) 및 제1 내지 제4 상부 스트링 선택 라인들(SSL1ua 내지 SSL4ua)에 인가되는 전압들을 제어함으로써, 낸드 스트링들(NS1a 내지 NS4a) 중 하나를 선택할 수 있다.
일 실시예에서, 제1 내지 제4 하부 스트링 선택 트랜지스터들(SST1d 내지 SST4d) 및 제1 내지 제4 상부 스트링 선택 트랜지스터들(SST1u 내지 SST4u)은 제1 메모리 블록(BLKa)의 상단에 배치되므로, 비트 라인(BL)의 형성 공정 이전에 형성될 수 있다. 이에 따라, 제1 내지 제4 하부 스트링 선택 트랜지스터들(SST1d 내지 SST4d) 및 제1 내지 제4 상부 스트링 선택 트랜지스터들(SST1u 내지 SST4u)의 문턱 전압들은, 비트 라인(BL)의 형성 공정 이전에, 이온 임플란트 공정을 통해 조절될 수 있다.
일 실시예에서, 제1 내지 제4 상부 스트링 선택 트랜지스터들(SST1u 내지 SST4u)의 문턱 전압들은 제1 내지 제4 하부 스트링 선택 트랜지스터들(SST1d 내지 SST4d)의 문턱 전압들보다 높을 수 있다. 이에 따라, 예를 들어, 낸드 스트링(NS1a)에 대한 프로그램 동작 시에, 제1 상부 스트링 선택 트랜지스터(SST1u)는 강하게 턴온되지 않을 수 있다. 따라서, 제1 수직 채널 구조체(VC1a)의 채널 전압이 양호하게 부스팅될 수 있으므로, 프로그램 효율성을 향상시킬 수 있다.
일 실시예에서, 제1 내지 제4 스트링 선택 라인들(SSL1b 내지 SSL4b) 각각은 판형으로 배치될 수 있고, 이에 따라, 동일 레벨에 배치된 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 그러므로, 제2 메모리 블록(BLKb)에서는, 제1 내지 제4 스트링 선택 라인들(SSL1b 내지 SSL4b)에 인가되는 전압들을 제어하는 것만으로는 제2 낸드 스트링들(NS1b 내지 NS4b) 중 하나를 선택할 수 없다. 본 실시예에 따르면, 제1 내지 제4 스트링 선택 라인들(SSL1b 내지 SSL4b)에 인가되는 전압들 및 제1 내지 제4 스트링 선택 트랜지스터들(SST11 내지 SST44)의 문턱 전압들을 조절함으로써, 낸드 스트링들(NS1b 내지 NS4b) 중 하나를 선택할 수 있다.
구체적으로, 제2 메모리 블록(BLKb)에서, 동일 레벨에 배치된 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 공통으로 연결될 수 있고, 동일 레벨에 배치된 스트링 선택 트랜지스터들의 문턱 전압들은 서로 다를 수 있다. 구체적으로, 제1 스트링 선택 라인(SSL1b)에 연결된 제1 스트링 선택 트랜지스터들(SST11 내지 SST41)의 문턱 전압들 중 적어도 하나는 다른 문턱 전압과 다를 수 있다. 예를 들어, 제1 스트링 선택 트랜지스터(SST11)는 제1 문턱 전압(Vth1)을 가질 수 있고, 제1 스트링 선택 트랜지스터들(SST21 내지 SST41)은 제1 문턱 전압(Vth1)보다 낮은 제2 문턱 전압(Vth2)을 가질 수 있다. 예를 들어, 제2 문턱 전압(Vth2)은 소거 전압에 대응할 수 있다.
또한, 제2 메모리 블록(BLKb)에서, 하나의 낸드 스트링에 포함된 스트링 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 각각 연결될 수 있고, 하나의 낸드 스트링에 포함된 스트링 선택 트랜지스터들의 문턱 전압들은 서로 다를 수 있다. 구체적으로, 낸드 스트링(NS1b)에 포함된 제1 내지 제4 스트링 선택 트랜지스터들(SST11 내지 SST14)의 문턱 전압들 중 적어도 하나는 다른 문턱 전압과 다를 수 있다. 예를 들어, 제1 스트링 선택 트랜지스터(SST11)는 제1 문턱 전압(Vth1)을 가질 수 있고, 제2 내지 제4 스트링 선택 트랜지스터들(SST12 내지 SST14)은 제1 문턱 전압(Vth1)보다 낮은 제2 문턱 전압(Vth2)을 가질 수 있다. 예를 들어, 제2 문턱 전압(Vth2)은 소거 전압에 대응할 수 있다.
일 실시예에서, 제1 내지 제4 스트링 선택 트랜지스터들(SST11 내지 SST44)은 제2 메모리 블록(BLKb)의 하단에 배치되므로, 이온 임플란트 공정을 통한 문턱 전압의 조절이 용이하지 않을 수 있다. 이에 따라, 제1 내지 제4 스트링 선택 트랜지스터들(SST11 내지 SST44)의 문턱 전압들은, 프로그램을 통해 전기적으로 조절될 수 있다. 예를 들어, 제1 내지 제4 스트링 선택 트랜지스터들(SST11, SST22, SST33, SST44)은 제1 문턱 전압(Vth1)을 갖도록 프로그램되고, 나머지 스트링 선택 트랜지스터들(SST21 내지 SST41, SST12, SST32, SST42, SST13, SST23, SST32, SST14 내지 SST34)은 소거될 수 있다.
일 실시예에서, 제2 메모리 블록(BLKb)에 포함된 스트링 선택 트랜지스터들(SST11 내지 SST44)의 개수는 제1 메모리 블록(BLKa)에 포함된 스트링 선택 트랜지스터들(SST1d 내지 SST4d, SST1u 내지 SST4u)의 개수보다 많을 수 있다. 스트링 선택 트랜지스터들(SST1d 내지 SST4d, SST1u 내지 SST4u)은 제1 수직 채널 구조체들(VC1a 내지 VC4a)의 상단에 배치되고, 스트링 선택 트랜지스터들(SST11 내지 SST44)은 제2 수직 채널 구조체들(VC1b 내지 VC4b)의 하단에 배치되므로, 스트링 선택 트랜지스터들(SST11 내지 SST44)에 대응하는 채널 홀의 사이즈는 스트링 선택 트랜지스터들(SST1d 내지 SST4d, SST1u 내지 SST4u)에 대응하는 채널 홀의 사이즈보다 작을 수 있다. 채널 홀의 사이즈가 작을수록 인접한 스트링 선택 라인들 사이의 커플링이 증가할 수 있으므로, 이러한 커플링을 제어하기 위해, 제2 메모리 블록(BLKb)은 제1 메모리 블록(BLKa)보다 많은 개수의 스트링 선택 트랜지스터들(SST11 내지 SST44)을 포함할 수 있다.
일 실시예에서, 제2 메모리 블록(BLKb)에 포함된 그라운드 선택 트랜지스터들(GST1b 내지 GST4b)의 개수는 제1 메모리 블록(BLKa)에 포함된 그라운드 선택 트랜지스터들(GST1a 내지 GST4a)의 개수와 동일할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예들에서, 제2 메모리 블록(BLKb)에 포함된 그라운드 선택 트랜지스터들(GST1b 내지 GST4b)의 개수가 제1 메모리 블록(BLKa)에 포함된 그라운드 선택 트랜지스터들(GST1a 내지 GST4a)의 개수보다 많을 수도 있다. 그라운드 선택 트랜지스터들(GST1a 내지 GST4a)은 제1 수직 채널 구조체들(VC1a 내지 VC4a)의 하단에 배치되고, 그라운드 선택 트랜지스터들(GST1b 내지 GST4b)은 제2 수직 채널 구조체들(VC1b 내지 VC4b)의 상단에 배치되므로, 그라운드 선택 트랜지스터들(GST1a 내지 GST4a)에 대응하는 채널 홀의 사이즈는 그라운드 선택 트랜지스터들(GST1b 내지 GST4b)에 대응하는 채널 홀의 사이즈보다 작을 수 있다. 일 실시예에서, 제2 메모리 블록(BLKb)에 포함된 워드 라인들(WL1b 내지 WLmb)의 개수는 제1 메모리 블록(BLKa)에 포함된 워드 라인들(WL1a 내지 WLna)의 개수보다 많을 수 있다.
도 7a는 본 개시의 일 실시예에 따라, 도 5의 제1 메모리 블록(BLKa)에 대한 독출 바이어스 조건을 예시적으로 나타낸다.
도 7a를 참조하면, 제1 메모리 블록(BLKa)에 대한 독출 동작을 수행하기 위해서는, 선택된 그라운드 선택 라인에 인가되는 전압(V_GSLa_sel)은 그라운드 선택 트랜지스터를 턴온시키기 위한 독출 바이어스 전압(Vread)일 수 있다. 선택된 하부 스트링 선택 라인에 인가되는 전압(V_SSLda_sel) 및 선택된 상부 스트링 선택 라인에 인가되는 전압(V_SSLua_sel)은 하부 그라운드 선택 트랜지스터 및 상부 그라운드 선택 트랜지스터를 턴온시키기 위한 제1 바이어스 전압(V1)이고, 비 선택된 하부 스트링 선택 라인에 인가되는 전압(V_SSLda_unsel) 및 비 선택된 상부 스트링 선택 라인에 인가되는 전압(V_SSLua_unsel)은 제1 바이어스 전압(V1)보다 낮은 제2 바이어스 전압(V2)일 수 있다. 선택된 워드 라인에 인가되는 전압(V_WLa_sel)은 선택 전압(Vsel)이고, 비 선택된 워드 라인에 인가되는 전압(V_WLa_unsel)은 선택 전압(Vsel)보다 높은 독출 바이어스 전압(Vread)일 수 있다.
도 7b는 본 개시의 일 실시예에 따라, 도 5의 제2 메모리 블록(BLKb)에 대한 독출 바이어스 조건을 예시적으로 나타낸다. 도 8은 도 7b의 독출 바이어스 조건을 나타내는 그래프이다.
도 7b 및 도 8을 함께 참조하면, 제2 메모리 블록(BLKb)에 대한 독출 동작을 수행하기 위해서는, 선택된 그라운드 선택 라인에 인가되는 전압(V_GSLb_sel)은 그라운드 선택 트랜지스터를 턴온시키기 위한 독출 바이어스 전압(Vread)일 수 있다. 선택된 워드 라인에 인가되는 전압(V_WLb_sel)은 선택 전압(Vsel)이고, 비 선택된 워드 라인에 인가되는 전압(V_WLb_unsel)은 선택 전압(Vsel)보다 높은 독출 바이어스 전압(Vread)일 수 있다.
선택된 스트링 선택 라인에 인가되는 전압(V_SSLb_sel)은 제1 문턱 전압(Vth1)보다 높은 제1 바이어스 전압(V1)일 수 있다. 예를 들어, 제1 문턱 전압(Vth1)은 2 V이고, 제1 바이어스 전압(V1)은 4 내지 6 V일 수 있다. 비 선택된 스트링 선택 라인에 인가되는 전압(V_SSLb_unsel)은 제2 문턱 전압(Vth2)보다 높고 제1 문턱 전압(Vth1)보다 낮은 제2 바이어스 전압(V2)일 수 있다. 예를 들어, 제2 문턱 전압(Vth2)은 -2 V이고, 제2 바이어스 전압(V2)은 0 V일 수 있다.
제1 및 제2 바이어스 전압들(V1, V2)은 모두 제2 문턱 전압(Vth2)보다 높으므로, 제2 문턱 전압(Vth2)을 갖는 스트링 선택 트랜지스터들(SST21 내지 SST41, SST12, SST32, SST42, SST13, SST23, SST43, SST14 내지 SST34)은 모두 턴온될 수 있다. 그러나, 제2 바이어스 전압(V2)은 제1 문턱 전압(Vth1)보다 낮으므로, 제1 문턱 전압(Vth1)을 갖는 스트링 선택 트랜지스터들(SST11, SST22, SST33, SST44) 중 제1 바이어스 전압(V1)이 인가되는 스트링 선택 트랜지스터만 턴온될 수 있다.
도 9는 도 8의 독출 바이어스 조건에 따라, 제2 메모리 블록(BLKb)에 대한 독출 동작을 예시적으로 나타낸다.
도 9를 참조하면, 제2 메모리 블록(BLKb)에서 제2 수직 채널 구조체(VC2b)에 대응하는 낸드 스트링(NS2b)에 포함된 메모리 셀(MC1)에 대한 독출 동작을 수행하는 경우에 대해 설명하기로 한다. 이때, 선택된 그라운드 선택 라인은 제2 그라운드 선택 라인(GSL2b)이고, 선택된 워드 라인은 워드 라인(WL1b)이며, 다른 워드 라인들은 비 선택된다. 또한, 선택된 스트링 선택 라인은 제2 스트링 선택 라인(SSL2b)이고, 제1, 제3 및 제4 스트링 선택 라인들(SSL1b, SSL3b, SSL4b)은 비 선택된다.
이때, 선택된 제2 스트링 선택 라인(SSL2b)에 제1 바이어스 전압(V1)이 인가되므로, 제2 스트링 선택 라인(SSL2b)에 공통으로 연결된 제2 스트링 선택 트랜지스터들(SST12 내지 SST42)은 모두 턴온될 수 있다. 한편, 비 선택된 제1, 제3 및 제4 스트링 선택 라인들(SSL1b, SSL3b, SSL4b)에 제2 바이어스 전압(V2)이 인가되므로, 제1 문턱 전압(Vth1)을 갖는 제1, 제3 및 제4 스트링 선택 트랜지스터들(SST11, SST33, SST44)이 턴오프된다. 이에 따라, 제2 메모리 블록(BLKb)에 포함된 낸드 스트링들(NS1b 내지 NS4b) 중 낸드 스트링(NS2b)을 선택할 수 있다.
도 10a는 본 개시의 일 실시예에 따라, 도 5의 제1 메모리 블록(BLKa)에 대한 소거 바이어스 조건의 일 예를 나타낸다.
도 10a를 참조하면, 제1 메모리 블록(BLKa)에 대한 소거 동작을 수행하기 위해, 기판(SUB)에 인가되는 전압(V_SUB), 다시 말해, 기판(SUB)은 활성 영역, 예를 들어, P웰 영역에 인가되는 전압은 소거 전압(Vers)일 수 있고, 예를 들어, 20 V일 수 있다. 또한, 워드 라인들에 인가되는 전압(V_WLa)은 워드 라인 소거 전압(Vwe)일 수 있고, 예를 들어, 0 V일 수 있다. 이때, 그라운드 선택 라인들(GSLa), 하부 스트링 선택 라인들(SSLda), 상부 스트링 선택 라인들(SSLua) 및 비트 라인(BL)은 모두 플로팅될 수 있다. 이와 같이, 제1 메모리 블록(BLKa)은 기판(SUB)에 인가되는 전압에 의한 벌크 소거 현상에 의해 소거될 수 있다.
도 10b는 본 개시의 일 실시예에 따라, 도 5의 제2 메모리 블록(BLKb)에 대한 소거 바이어스 조건의 일 예를 나타낸다. 도 11은 도 10b의 소거 바이어스 조건을 나타내는 그래프이다.
도 10b 및 도 11을 함께 참조하면, 제2 메모리 블록(BLKb)에 대한 소거 동작을 수행하기 위해, 공통 소스 라인(CSLb)에 인가되는 공통 소스 라인 전압(V_CSLb)은 제1 시간(t1)에서 GIDL 전압(Vgidl)으로 상승하고, 제2 시간(t2) 내지 제3 시간(t3) 동안 GIDL 전압(Vgidl)을 유지할 수 있다. 예를 들어, GIDL 전압(Vgidl)은 8 V일 수 있다. 이어서, 공통 소스 라인 전압(V_CLSb)은 제3 시간(t3)에 소거 전압(Vers)으로 상승하고, 제4 시간(t4) 내지 제5 시간(t5) 동안 소거 전압(Vers)을 유지할 수 있다. 예를 들어, 소거 전압(Vers)은 20 V일 수 있다. 이어서, 공통 소스 라인 전압(V_CSLb)은 제5 시간(t5)에 예를 들어, 0 V로 하강할 수 있다.
공통 소스 라인 전압(V_CSLb)이 GIDL 전압(Vgidl)을 유지할 때, 그라운드 선택 트랜지스터(예를 들어, 도 6의 GST1b 내지 GST4b)의 소스 에지에서 정공들이 발생되고, 이에 따라, 낸드 스트링들(예를 들어, 도 6의 NS1b 내지 NS4b)의 공통 소스 라인(CSLb) 말단으로부터 채널이 충전되게 된다. GIDL 전압(Vgidl)은 GIDL(Gate Induced Drain Leakage)을 생성하기 위한 최소 전압 이상의 전압 레벨을 가질 수 있다. 공통 소스 라인 전압(V_CSLb)이 소거 전압(Vers)으로 상승될 때, 채널의 충전은 공통 소스 라인(CSLb) 말단으로부터 계속된다.
한편, 그라운드 선택 라인(GSLb)에 인가되는 그라운드 선택 라인 전압(V_GSLb)은 제3 시간(t3)에 바이어스 전압(Vbias)으로 상승하고, 제4 시간(t4) 내지 제5 시간(t5) 동안 바이어스 전압(Vbias)을 유지할 수 있다. 이때, 바이어스 전압(Vbias)은 소거 전압(Vers)보다 소정 전압만큼 낮은 전압 레벨을 가질 수 있다. 예를 들어, 바이어스 전압(Vbias)은 12 V일 수 있다. 이어서, 그라운드 선택 라인 전압(V_GSLb)은 제5 시간(t5)에 예를 들어, 0 V로 하강할 수 있다.
제2 시간(t2) 내지 제3 시간(t3) 동안, 공통 소스 라인 전압(V_CSLb)이 GIDL 전압(Vgidl)을 유지하고, 그라운드 선택 라인 전압(V_GSLb)이 0 V일 수 있다. 이때, 전자-정공 쌍들이 공통 소스 라인(CSLb) 접합부 가까이에서 발생될 것이다. 전자들은 고전압이 인가되는 공통 소스 라인(CSLb) 말단에서 모일 것이고, 정공들은 채널로 드리프트(drift)하여 채널을 충전할 수 있고, 이에 따라, 채널은 GIDL 전압(Vgidl)에 가깝게 부스팅될 수 있다. 제4 시간(t4) 내지 제5 시간(t5) 동안, 공통 소스 라인 전압(V_CSLb)이 소거 전압(Vers)을 유지하고, 그라운드 선택 라인 전압(V_GSLb)이 바이어스 전압(Vbias)을 유지할 수 있다. 이때, 전자-정공 쌍들이 계속 발생될 것이고, 채널은 더 높은 전위로 충전될 수 있다.
또한, 워드 라인들에 인가되는 전압(V_WLb)은 워드 라인 소거 전압(Vwe)일 수 있고, 예를 들어, 0 V일 수 있다. 이때, 스트링 선택 라인들(SSLb) 및 비트 라인(BL)은 모두 플로팅될 수 있다. 이와 같이, 제2 메모리 블록(BLKb)은 공통 소스 라인(CSLb)에 인가되는 전압에 의한 GIDL 현상에 의해 소거될 수 있다.
도 12a는 본 개시의 일 실시예에 따라, 도 5의 제1 메모리 블록(BLKa)에 대한 소거 바이어스 조건의 다른 예를 나타낸다. 도 13은 도 12a 및 도 12b의 소거 바이어스 조건을 나타내는 그래프이다.
도 12a 및 도 13을 함께 참조하면, 제1 메모리 블록(BLKa)에 대한 소거 동작을 수행하기 위해, 비트 라인(BL)에 인가되는 비트 라인 전압(V_BL)은 제1 시간(t1)에서 GIDL 전압(Vgidl)으로 상승하고, 제2 시간(t2) 내지 제3 시간(t3) 동안 GIDL 전압(Vgidl)을 유지할 수 있다. 이어서, 비트 라인 전압(V_BL)은 제3 시간(t3)에 소거 전압(Vers)으로 상승하고, 제4 시간(t4) 내지 제5 시간(t5) 동안 소거 전압(Vers)을 유지할 수 있다. 이어서, 비트 라인 전압(V_BL)은 제5 시간(t5)에 예를 들어, 0 V로 하강할 수 있다. 비트 라인 전압(V_BL)이 GIDL 전압(Vgidl)을 유지할 때, 스트링 선택 트랜지스터(예를 들어, 도 6의 SST1u 내지 SST4u)의 드레인 에지에서 정공들이 발생되고, 이에 따라, 낸드 스트링들(예를 들어, 도 6의 NS1a 내지 NS4a)의 비트 라인(BL) 말단으로부터 채널이 충전되게 된다. 비트 라인 전압(V_BL)이 소거 전압(Vers)으로 상승될 때, 채널의 충전은 비트 라인(BL) 말단으로부터 계속된다.
한편, 스트링 선택 라인(SSLua, SSLda)에 인가되는 스트링 선택 라인 전압(V_SSLua, V_SSLda)은 제3 시간(t3)에 바이어스 전압(Vbias)으로 상승하고, 제4 시간(t4) 내지 제5 시간(t5) 동안 바이어스 전압(Vbias)을 유지할 수 있다. 이때, 바이어스 전압(Vbias)은 소거 전압(Vers)보다 소정 전압만큼 낮은 전압 레벨을 가질 수 있다. 이어서, 스트링 선택 라인 전압(V_SSLua, V_SSLda)은 제5 시간(t5)에 예를 들어, 0 V로 하강할 수 있다.
제2 시간(t2) 내지 제3 시간(t3) 동안, 비트 전압(V_BL)이 GIDL 전압(Vgidl)을 유지하고, 스트링 선택 라인 전압(V_SSLua, V_SSLda)이 0 V일 수 있다. 이때, 전자-정공 쌍들이 비트 라인(BL) 접합부 가까이에서 발생될 것이다. 전자들은 고전압이 인가되는 비트 라인(BL) 말단에서 모일 것이고, 정공들은 채널로 드리프트하여 채널을 충전할 수 있고, 이에 따라, 채널은 GIDL 전압(Vgidl)에 가깝게 부스팅될 수 있다. 제4 시간(t4) 내지 제5 시간(t5) 동안, 비트 라인 전압(V_BL)이 소거 전압(Vers)을 유지하고, 스트링 선택 라인 전압(V_SSLua, V_SSLda)이 바이어스 전압(Vbias)을 유지할 수 있다. 이때, 전자-정공 쌍들이 계속 발생될 것이고, 채널은 더 높은 전위로 충전될 수 있다.
또한, 워드 라인들에 인가되는 전압(V_WLa)은 워드 라인 소거 전압(Vwe)일 수 있고, 예를 들어, 0 V일 수 있다. 이때, 그라운드 선택 라인들(GSLa) 및 공통 소스 라인(CSLa)은 모두 플로팅될 수 있다. 이와 같이, 제1 메모리 블록(BLKa)은 비트 라인(BL)에 인가되는 전압에 의한 GIDL 현상에 의해 소거될 수 있다.
도 12a의 실시예에 따르면, 비트 라인(BL)에 소거 전압(Vers)을 인가함으로써, 제1 메모리 블록(BLKa)에 대해 GIDL 현상에 의한 소거를 수행할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예들에서, 비트 라인(BL) 및 공통 소스 라인(CSLa)에 소거 전압(Vers)을 인가함으로써, 제1 메모리 블록(BLKa)에 대해 GIDL 현상에 의한 소거를 수행할 수 있다. 이때, 비트 라인(BL) 및 공통 소스 라인(CSLa)에 인가되는 전압은 GIDL 전압(Vgidl)으로 상승하여 GIDL 전압(Vgidl)을 유지하고, 이어서, 소거 전압(Vers)으로 상승하여 소거 전압(Vers)을 유지할 수 있다. 이때, 그라운드 선택 라인(GSLa) 및 스트링 선택 라인(SSLua, SSLda)에는 바이어스 전압(Vbias)이 인가될 수 있다.
도 12b는 본 개시의 일 실시예에 따라, 도 5의 제2 메모리 블록(BLKb)에 대한 소거 바이어스 조건의 다른 예를 나타낸다.
도 12b 및 도 13을 함께 참조하면, 제2 메모리 블록(BLKb)에 대한 소거 동작을 수행하기 위해, 비트 라인(BL)에 인가되는 전압(V_BL)은 제1 시간(t1)에서 GIDL 전압(Vgidl)으로 상승하고, 제2 시간(t2) 내지 제3 시간(t3) 동안 GIDL 전압(Vgidl)을 유지할 수 있다. 이어서, 비트 라인 전압(V_BL)은 제3 시간(t3)에 소거 전압(Vers)으로 상승하고, 제4 시간(t4) 내지 제5 시간(t5) 동안 소거 전압(Vers)을 유지할 수 있다. 비트 라인 전압(V_BL)이 GIDL 전압(Vgidl)을 유지할 때, 스트링 선택 트랜지스터(예를 들어, 도 6의 SST11 내지 SST41)의 드레인 에지에서 정공들이 발생되고, 이에 따라, 낸드 스트링들(예를 들어, 도 6의 NS1b 내지 NS4b)의 비트 라인(BL) 말단으로부터 채널이 충전되게 된다. 비트 라인 전압(V_BL)이 소거 전압(Vers)으로 상승될 때, 채널의 충전은 비트 라인(BL) 말단으로부터 계속된다.
한편, 스트링 선택 라인(SSLb)에 인가되는 스트링 선택 라인 전압(V_SSLb)은 제3 시간(t3)에 바이어스 전압(Vbias)으로 상승하고, 제4 시간(t4) 내지 제5 시간(t5) 동안 바이어스 전압(Vbias)을 유지할 수 있다. 또한, 워드 라인들에 인가되는 전압(V_WLb)은 워드 라인 소거 전압(Vwe)일 수 있고, 예를 들어, 0 V일 수 있다. 이때, 그라운드 선택 라인들(GSLb) 및 공통 소스 라인(CSLb)은 모두 플로팅될 수 있다. 이와 같이, 제2 메모리 블록(BLKb)은 비트 라인(BL)에 인가되는 전압에 의한 GIDL 현상에 의해 소거될 수 있다.
도 12b의 실시예에 따르면, 비트 라인(BL)에 소거 전압(Vers)을 인가함으로써, 제2 메모리 블록(BLKb)에 대해 GIDL 현상에 의한 소거를 수행할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예들에서, 비트 라인(BL) 및 공통 소스 라인(CSLb)에 소거 전압(Vers)을 인가함으로써, 제2 메모리 블록(BLKb)에 대해 GIDL 현상에 의한 소거를 수행할 수 있다. 이때, 비트 라인(BL) 및 공통 소스 라인(CSLb)에 인가되는 전압은 GIDL 전압(Vgidl)으로 상승하여 GIDL 전압(Vgidl)을 유지하고, 이어서, 소거 전압(Vers)으로 상승하여 소거 전압(Vers)을 유지할 수 있다. 이때, 그라운드 선택 라인(GSLb) 및 스트링 선택 라인(SSLb)에는 바이어스 전압(Vbias)이 인가될 수 있다.
도 14a는 본 개시의 일 실시예에 따라, 도 5의 제1 메모리 블록(BLKa)에 대한 프로그램 바이어스 조건을 예시적으로 나타낸다.
도 14a를 참조하면, 제1 메모리 블록(BLKa)에 대한 프로그램 동작을 수행하기 위해, 공통 소스 라인(CSLa)에 인가되는 전압(V_CSLa)은 제1 공통 소스 선택 전압(Vca)일 수 있고, 제1 공통 소스 선택 전압(Vca)은 예를 들어, 2 V일 수 있다. 또한, 그라운드 선택 라인(GSLa)에 인가되는 전압(V_GSLa)은 제1 그라운드 선택 전압(Vga)일 수 있고, 제1 그라운드 선택 전압(Vga)은 예를 들어, 0.3 V일 수 있다.
선택된 하부 스트링 선택 라인에 인가되는 전압(V_SSLda_sel) 및 선택된 상부 스트링 선택 라인에 인가되는 전압(V_SSLua_sel)은 제1 바이어스 전압(V1)이고, 비 선택된 하부 스트링 선택 라인에 인가되는 전압(V_SSLda_unsel) 및 비 선택된 상부 스트링 선택 라인에 인가되는 전압(V_SSLua_unsel)은 제1 바이어스 전압(V1)보다 낮은 제2 바이어스 전압(V2)일 수 있다. 또한, 비트 라인(BL)에 인가되는 전압(V_BL)은 0 V이고, 선택된 워드 라인에 인가되는 전압(V_WLa_sel)은 프로그램 전압(Vpgm)이고, 비 선택된 워드 라인들에 인가되는 전압(V_WLa_unsel)은 패스 전압(Vpass)일 수 있다.
일 실시예에서, 제1 메모리 블록(BLKa)에 포함된 메모리 셀들은, 비트 라인(BL)에서 기판(SUB)의 방향으로 프로그램될 수 있다. 제1 수직 채널 구조체들(VC1a 내지 VC4a) 각각의 채널 홀의 사이즈는 비트 라인(BL)에서 기판(SUB)의 방향으로 좁아질 수 있다. 이때, 채널 홀의 사이즈가 큰 메모리 셀에서 채널 홀의 사이즈가 작은 메모리 셀의 순서대로 프로그램될 수 있다. 다시 말해, 제1 메모리 블록(BLKa)에 포함된 메모리 셀들은, 비트 라인(BL)에 가까운 메모리 셀부터 비트 라인(BL)에서 먼 메모리 셀의 순서로 프로그램될 수 있다. 예를 들어, 낸드 스트링(NS1a)의 경우, 제1 하부 스트링 선택 라인(SSL1da)에서 제1 그라운드 선택 라인(GSL1a)의 방향으로 메모리 셀들이 순차적으로 프로그램될 수 있다.
도 14b는 본 개시의 일 실시예에 따라, 도 5의 제2 메모리 블록(BLKb)에 대한 프로그램 바이어스 조건을 예시적으로 나타낸다.
도 14b를 참조하면, 제2 메모리 블록(BLKb)에 대한 프로그램 동작을 수행하기 위해, 공통 소스 라인(CSLb)에 인가되는 전압(V_CSLb)은 제2 공통 소스 선택 전압(Vcb)일 수 있다. 제2 공통 소스 선택 전압(Vcb)은 제1 공통 소스 선택 전압(Vca)보다 낮을 수 있고, 예를 들어, 0 V일 수 있다. 또한, 그라운드 선택 라인(GSLb)에 인가되는 전압(V_GSLb)은 제2 그라운드 선택 전압(Vgb)일 수 있다. 제2 그라운드 선택 전압(Vgb)은 제1 그라운드 선택 전압(Vga)보다 낮을 수 있고, 예를 들어, 0 V일 수 있다.
선택된 스트링 선택 라인에 인가되는 전압(V_SSLb_sel)은 제1 바이어스 전압(V1)이고, 비 선택된 스트링 선택 라인에 인가되는 전압(V_SSLb_unsel)은 제1 바이어스 전압(V1)보다 낮은 제2 바이어스 전압(V2)일 수 있다. 또한, 비트 라인(BL)에 인가되는 전압(V_BL)은 0 V이고, 선택된 워드 라인에 인가되는 전압(V_WLb_sel)은 프로그램 전압(Vpgm)이고, 비 선택된 워드 라인들에 인가되는 전압(V_WLb_unsel)은 패스 전압(Vpass)일 수 있다.
일 실시예에서, 제2 메모리 블록(BLKb)에 포함된 메모리 셀들은, 공통 소스 라인(CSLb)에서 비트 라인(BL)의 방향으로 프로그램될 수 있다. 제2 수직 채널 구조체들(VC1b 내지 VC4b) 각각의 채널 홀의 사이즈는 공통 소스 라인(CSLb)에서 비트 라인(BL)의 방향으로 좁아질 수 있다. 이때, 채널 홀의 사이즈가 큰 메모리 셀에서 채널 홀의 사이즈가 작은 메모리 셀의 순서대로 프로그램될 수 있다. 다시 말해, 제2 메모리 블록(BLKb)에 포함된 메모리 셀들은, 비트 라인(BL)에서 먼 메모리 셀부터 비트 라인(BL)에 가까운 메모리 셀의 순서로 프로그램될 수 있다.
도 15는 본 개시의 일 실시예에 따른 3차원 메모리 장치(300)를 나타내는 단면도이다.
도 15를 참조하면, 3차원 메모리 장치(300)는 제1 및 제2 메모리 블록들(BLKa, BLKb1) 및 비트 라인(BL)을 포함할 수 있다. 본 실시예에 따른 3차원 메모리 장치(300)는 도 5의 3차원 메모리 장치(200)의 변형 실시예에 대응할 수 있다. 예를 들어, 제1 메모리 블록(BLKa)은 도 5의 제1 메모리 블록(BLKa)에 대응할 수 있고, 제2 메모리 블록(BLKb1)은 도 5의 제2 메모리 블록(BLKb)의 변형 예에 대응할 수 있다. 도 5 내지 도 14b를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.
구체적으로, 제2 메모리 블록(BLKb1)은 도 5의 제2 메모리 블록(BLKb)에 비해 글로벌 스트링 선택 라인(GSSL1)을 더 포함할 수 있다. 글로벌 스트링 선택 라인(GSSL1)은 제1 수평 방향(HD1)으로 연장될 수 있다. 일 실시예에서, 글로벌 스트링 선택 라인(GSSL1)의 제1 수평 방향(HD1)에 따른 길이는, 제1 내지 제4 스트링 선택 라인들(SSL1b 내지 SSL4b)의 제1 수평 방향(HD1)에 따른 길이보다 짧을 수 있다.
도 16은 도 15의 3차원 메모리 장치의 일 구현 예(300')를 나타낸다. 도 16에서는 편의상 3차원 메모리 장치(300')에 포함된 상부 메모리 블록들의 일부 구성 요소만을 도시하기로 한다.
도 16을 참조하면, 3차원 메모리 장치(300')는 제2 메모리 블록(BLKb1) 및 제3 메모리 블록(BLKb1')을 포함할 수 있다. 제2 및 제3 메모리 블록들(BLKb1, BLKb1')은 제1 수평 방향(HD1)으로 인접하게 배치될 수 있다. 제2 메모리 블록(BLKb1)은 제1 수평 방향(HD1)으로 연장되는 글로벌 스트링 선택 라인(GSSL1)을 포함하고, 제3 메모리 블록(BLKb1')은 제1 수평 방향(HD1)으로 연장되는 글로벌 스트링 선택 라인(GSSL2)을 포함할 수 있다. 제1 내지 제4 스트링 선택 라인들(SSL1b 내지 SSL4b)은 제2 및 제3 메모리 블록들(BLKb1, BLKb1')에 걸쳐서 제1 수평 방향(HD1)으로 연장될 수 있다.
이와 같이, 제2 및 제3 메모리 블록들(BLKb1, BLKb1')은 글로벌 스트링 선택 라인들(GSSL1, GSSL2)을 각각 포함함으로써, 3차원 메모리 장치(300')에 포함되는 로컬 스트링 선택 라인들, 즉, 제1 내지 제4 스트링 선택 라인들(SSL1b 내지 SSL4b)의 개수를 줄일 수 있고, 이에 따라, 제1 내지 제4 스트링 선택 라인들(SSL1b 내지 SSL4b)에 대한 코딩 량을 감소시킬 수 있다.
도 17은 도 16의 3차원 메모리 장치(300')에 대한 독출 바이어스 조건을 예시적으로 나타낸다.
도 17을 참조하면, 제2 메모리 블록(BLKb1)에 대한 독출 바이어스 조건과 제3 메모리 블록(BLKb1')에 대한 독출 바이어스 조건에서, 선택된 워드 라인에 인가되는 전압(V_WLb_sel), 비 선택된 워드 라인에 인가되는 전압(V_WLb_unsel), 선택된 스트링 선택 라인에 인가되는 전압(V_SSLb_sel) 및 비 선택된 스트링 선택 라인에 인가되는 전압(V_SSLb_unsel)은 동일할 수 있다.
제2 메모리 블록(BLKb1)에 대한 독출 동작을 수행할 경우, 글로벌 스트링 선택 라인(GSSL1)에 인가되는 전압(V_GSSL1)은 턴온 전압(Von)이고, 글로벌 스트링 선택 라인(GSSL2)에 인가되는 전압(V_GSSL2)은 턴오프 전압(Voff)일 수 있다. 한편, 제3 메모리 블록(BLKb1')에 대한 독출 동작을 수행할 경우, 글로벌 스트링 선택 라인(GSSL1)에 인가되는 전압(V_GSSL1)은 턴오프 전압(Voff)이고, 글로벌 스트링 선택 라인(GSSL2)에 인가되는 전압(V_GSSL2)은 턴온 전압(Von)일 수 있다. 이와 같이, 본 실시예에 따르면, 글로벌 스트링 선택 라인들(GSSL1, GSSL2)에 인가되는 전압을 제어함으로써 제1 수평 방향(HD1)으로 인접한 제2 및 제3 메모리 블록들(BLKb1, BLKb1')에 대한 독출 동작을 선택적으로 수행할 수 있다.
도 18은 본 개시의 일 실시예에 따른 3차원 메모리 장치(400)를 나타내는 단면도이다.
도 18을 참조하면, 3차원 메모리 장치(400)는 제1 및 제2 메모리 블록들(BLKa, BLKb2) 및 비트 라인(BL)을 포함할 수 있다. 본 실시예에 따른 3차원 메모리 장치(400)는 도 5의 3차원 메모리 장치(200)의 변형 실시예에 대응할 수 있다. 예를 들어, 제1 메모리 블록(BLKa)은 도 5의 제1 메모리 블록(BLKa)에 대응할 수 있고, 제2 메모리 블록(BLKb2)은 도 5의 제2 메모리 블록(BLKb)의 변형 예에 대응할 수 있다. 도 5 내지 도 14b를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.
구체적으로, 제2 메모리 블록(BLKb2)은 제1 내지 제4 하부 스트링 선택 라인들(SSL1db 내지 SSL4db) 및 제1 내지 제4 상부 스트링 선택 라인들(SSL1ub 내지 SSL4ub)을 포함할 수 있다. 제1 내지 제4 상부 스트링 선택 라인들(SSL1ub 내지 SSL4ub)은 제2 수평 방향(HD2)으로 연장될 수 있고, 일반적인 라인 형상으로 배치될 수 있다. 또한, 제1 내지 제4 하부 스트링 선택 라인들(SSL1db 내지 SSL4db)도 제2 수평 방향(HD2)으로 연장될 수 있고, 일반적인 라인 형상으로 배치될 수 있다.
일 실시예에서, 제1 내지 제4 상부 스트링 선택 라인들(SSL1ub 내지 SSL4ub)에 각각 연결된 상부 스트링 선택 트랜지스터들의 문턱 전압은, 제1 내지 제4 하부 스트링 선택 라인들(SSL1db 내지 SSL4db)에 각각 연결된 하부 스트링 선택 트랜지스터들의 문턱 전압보다 높을 수 있다. 이에 따라, 예를 들어, 제2 수직 채널 구조체(VC1b)에 대응하는 낸드 스트링에 대한 프로그램 동작 시에, 비트 라인(BL)에 인접한 상부 스트링 선택 트랜지스터는 강하게 턴온되지 않을 수 있다. 따라서, 제2 수직 채널 구조체(VC1b)의 채널 전압이 양호하게 부스팅될 수 있으므로, 프로그램 효율성을 향상시킬 수 있다.
도 19는 본 개시의 일 실시예에 따른 3차원 메모리 장치(500)를 나타내는 단면도이다.
도 19를 참조하면, 3차원 메모리 장치(500)는 제1 및 제2 메모리 블록들(BLKa1, BLKb) 및 비트 라인(BL)을 포함할 수 있다. 본 실시예에 따른 3차원 메모리 장치(500)는 도 5의 3차원 메모리 장치(200)의 변형 실시예에 대응할 수 있다. 예를 들어, 제1 메모리 블록(BLKa1)은 도 5의 제1 메모리 블록(BLKa)의 변형 예에 대응할 수 있고, 제2 메모리 블록(BLKb)은 도 5의 제2 메모리 블록(BLKb)에 대응할 수 있다. 도 5 내지 도 14b를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.
구체적으로, 제1 메모리 블록(BLKa1)은 제1 내지 제4 스트링 선택 라인들(SSL1a 내지 SSL4a)을 포함할 수 있다. 제1 내지 제4 스트링 선택 라인들(SSL1a 내지 SSL4a)은 제1 수평 방향(HD1)으로 연장될 수 있고, 수직 방향(VD)으로 평행하게 배치될 수 있다. 일 실시예에서, 제1 내지 제4 스트링 선택 라인들(SSL1a 내지 SSL4a)은 판형으로 배치될 수 있다. 이에 따라, 제1 메모리 블록(BLKa1)에서, 동일 레벨에 배치된 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다.
구체적으로, 제1 메모리 블록(BLKa1)에서, 동일 레벨에 배치된 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 공통으로 연결될 수 있고, 동일 레벨에 배치된 스트링 선택 트랜지스터들의 문턱 전압들은 서로 다를 수 있다. 구체적으로, 제1 스트링 선택 라인(SSL1a)에 연결된 스트링 선택 트랜지스터들의 문턱 전압들 중 적어도 하나는 다른 문턱 전압과 다를 수 있다. 예를 들어, 제1 스트링 선택 라인(SSL1a)에 연결된 스트링 선택 트랜지스터들 중, 제1 수직 채널 구조체(VC1a)에 배치된 스트링 선택 트랜지스터는 제1 문턱 전압(Vth1)을 가질 수 있고, 제2 내지 제4 수직 채널 구조체들(VC2a 내지 VC4a)에 각각 배치된 스트링 선택 트랜지스터들은 제1 문턱 전압(Vth1)보다 낮은 제2 문턱 전압(Vth2)을 가질 수 있다. 예를 들어, 제2 문턱 전압(Vth2)은 소거 전압에 대응할 수 있다.
또한, 제1 메모리 블록(BLKa1)에서, 하나의 낸드 스트링에 포함된 스트링 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 각각 연결될 수 있고, 하나의 낸드 스트링에 포함된 스트링 선택 트랜지스터들의 문턱 전압들은 서로 다를 수 있다. 구체적으로, 제1 수직 채널 구조체(VC1a)에 배치된 스트링 선택 트랜지스터들의 문턱 전압들 중 적어도 하나는 다른 문턱 전압과 다를 수 있다. 예를 들어, 제1 스트링 선택 라인(SSL1a)에 연결된 스트링 선택 트랜지스터는 제1 문턱 전압(Vth1)을 가질 수 있고, 제2 내지 제4 스트링 선택 라인들(SSL2a 내지 SSL4a)에 각각 연결된 스트링 선택 트랜지스터들은 제1 문턱 전압(Vth1)보다 낮은 제2 문턱 전압(Vth2)을 가질 수 있다. 예를 들어, 제2 문턱 전압(Vth2)은 소거 전압에 대응할 수 있다.
이에 따라, 제1 내지 제4 스트링 선택 라인들(SSL1a 내지 SSL4a)에 인가되는 전압들 및 제1 내지 제4 스트링 선택 라인들(SSL1a 내지 SSL4a)에 연결된 스트링 선택 트랜지스터들의 문턱 전압들을 조절함으로써, 제1 수직 채널 구조체들(VC1a 내지 VC4a) 중 하나를 선택할 수 있다. 또한, 일부 실시예들에서, 제1 메모리 블록(BLKa1)은 글로벌 스트링 선택 라인을 더 포함할 수 있다. 예를 들어, 글로벌 스트링 선택 라인은 비트 라인(BL)과 제1 스트링 선택 라인(SSL1a)의 사이에 배치될 수 있고, 제1 수평 방향(HD1)으로 연장될 수 있다.
도 20은 본 개시의 일 실시예에 따른 3차원 메모리 장치(600)를 나타내는 단면도이다.
도 20을 참조하면, 3차원 메모리 장치(600)는 수직 방향(VD)으로 배치된 제1 내지 제4 메모리 블록들(BLKa, BLKb, BLKc, BLKd)을 포함할 수 있다. 예를 들어, 제1 및 제2 메모리 블록들(BLKa, BLKb)은 도 5의 제1 및 제2 메모리 블록들(BLKa, BLKb)에 각각 대응할 수 있다. 도 5 내지 도 14b를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.
또한, 3차원 메모리 장치(600)는 제1 수평 방향(HD1)으로 연장된 비트 라인들(BLa, BLb) 및 제1 수평 방향(HD1)으로 연장된 공통 소스 라인들(CSLb, CSLc)을 더 포함할 수 있다. 비트 라인(BLa)은 제1 및 제2 메모리 블록들(BLKa, BLKb) 사이에 배치되고, 제1 및 제2 메모리 블록들(BLKa, BLKb)은 비트 라인(BLa)을 공유할 수 있다. 비트 라인(BLb)은 제3 및 제4 메모리 블록들(BLKc, BLKd) 사이에 배치되고, 제3 및 제4 메모리 블록들(BLKc, BLKd)은 비트 라인(BLb)을 공유할 수 있다. 공통 소스 라인(CSLb)은 제2 및 제3 메모리 블록들(BLKb, BLKc) 사이에 배치되고, 제2 및 제3 메모리 블록들(BLKb, BLKc)은 공통 소스 라인(CSLb)을 공유할 수 있다.
제3 메모리 블록(BLKc)은 수직 방향(VD)으로 연장된 제3 수직 채널 구조체들(VC1c 내지 VC4c)을 포함할 수 있다. 또한, 제3 메모리 블록(BLKc)은 제1 내지 제4 그라운드 선택 라인들(GSL1c 내지 GSL4c), 워드 라인들(WLc), 제1 내지 제4 하부 스트링 선택 라인들(SSL1dc 내지 SSL4dc) 및 제1 내지 제4 상부 스트링 선택 라인들(SSL1uc 내지 SSL4uc)을 포함할 수 있다. 제1 내지 제4 그라운드 선택 라인들(GSL1c 내지 GSL4c) 및 워드 라인들(WLc)은 제1 수평 방향(HD1)으로 연장될 수 있고, 제1 내지 제4 하부 스트링 선택 라인들(SSL1dc 내지 SSL4dc) 및 제1 내지 제4 상부 스트링 선택 라인들(SSL1uc 내지 SSL4uc)은 제2 수평 방향(HD2)으로 연장될 수 있다.
구체적으로, 제3 메모리 블록(BLKc)에서, 동일 레벨에 배치된 그라운드 선택 트랜지스터들은 하나의 그라운드 선택 라인에 공통으로 연결될 수 있고, 동일 레벨에 배치된 그라운드 선택 트랜지스터들의 문턱 전압들은 서로 다를 수 있다. 구체적으로, 제1 그라운드 선택 라인(GSL1c)에 연결된 그라운드 선택 트랜지스터들의 문턱 전압들 중 적어도 하나는 다른 문턱 전압과 다를 수 있다. 예를 들어, 제1 그라운드 선택 라인(GSL1c)에 연결된 그라운드 선택 트랜지스터들 중, 제3 수직 채널 구조체(VC1c)에 배치된 스트링 선택 트랜지스터는 제1 문턱 전압(Vth1)을 가질 수 있고, 제2 내지 제4 수직 채널 구조체들(VC2c 내지 VC4c)에 각각 배치된 그라운드 선택 트랜지스터들은 제1 문턱 전압(Vth1)보다 낮은 제2 문턱 전압(Vth2)을 가질 수 있다. 예를 들어, 제2 문턱 전압(Vth2)은 소거 전압에 대응할 수 있다.
또한, 제3 메모리 블록(BLKc)에서, 하나의 낸드 스트링에 포함된 그라운드선택 트랜지스터들은 서로 다른 그라운드 선택 라인들에 각각 연결될 수 있고, 하나의 낸드 스트링에 포함된 그라운드 선택 트랜지스터들의 문턱 전압들은 서로 다를 수 있다. 구체적으로, 제3 수직 채널 구조체(VC1c)에 배치된 그라운드 선택 트랜지스터들의 문턱 전압들 중 적어도 하나는 다른 문턱 전압과 다를 수 있다. 예를 들어, 제1 그라운드 선택 라인(GSL1c)에 연결된 그라운드 선택 트랜지스터는 제1 문턱 전압(Vth1)을 가질 수 있고, 제2 내지 제4 그라운드 선택 라인들(GSL2c 내지 GSL4c)에 각각 연결된 그라운드 선택 트랜지스터들은 제1 문턱 전압(Vth1)보다 낮은 제2 문턱 전압(Vth2)을 가질 수 있다. 예를 들어, 제2 문턱 전압(Vth2)은 소거 전압에 대응할 수 있다.
이에 따라, 제1 내지 제4 그라운드 선택 라인들(GSL1c 내지 GSL4c)에 인가되는 전압들 및 제1 내지 제4 그라운드 선택 라인들(GSL1c 내지 GSL4c)에 연결된 그라운드 선택 트랜지스터들의 문턱 전압들을 조절함으로써, 제3 수직 채널 구조체들(VC1c 내지 VC4c) 중 하나를 선택할 수 있다. 또한, 일부 실시예들에서, 제3 메모리 블록(BLKc)은 글로벌 그라운드 선택 라인을 더 포함할 수 있다. 예를 들어, 글로벌 그라운드 선택 라인은 공통 소스 라인(CSLb)과 제1 그라운드 선택 라인(GSL1c)의 사이에 배치될 수 있고, 제1 수평 방향(HD1)으로 연장될 수 있다.
제4 메모리 블록(BLKd)은 수직 방향(VD)으로 연장된 제4 수직 채널 구조체들(VC1d 내지 VC4d)을 포함할 수 있다. 또한, 제4 메모리 블록(BLKd)은 제1 내지 제4 그라운드 선택 라인들(GSL1d 내지 GSL4d), 워드 라인들(WLd) 및 제1 내지 제4 스트링 선택 라인들(SSL1d 내지 SSL4d)을 포함할 수 있다. 워드 라인들(WLd) 및 제1 내지 제4 스트링 선택 라인들(SSL1d 내지 SSL4d)은 제1 수평 방향(HD1)으로 연장될 수 있고, 제1 내지 제4 그라운드 선택 라인들(GSL1d 내지 GSL4d)은 제2 수평 방향(HD2)으로 연장될 수 있다.
구체적으로, 제4 메모리 블록(BLKd)에서, 동일 레벨에 배치된 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 공통으로 연결될 수 있고, 동일 레벨에 배치된 스트링 선택 트랜지스터들의 문턱 전압들은 서로 다를 수 있다. 구체적으로, 제1 스트링 선택 라인(SSL1d)에 연결된 스트링 선택 트랜지스터들의 문턱 전압들 중 적어도 하나는 다른 문턱 전압과 다를 수 있다. 예를 들어, 제1 스트링 선택 라인(SSL1d)에 연결된 스트링 선택 트랜지스터들 중, 제4 수직 채널 구조체(VC1d)에 배치된 스트링 선택 트랜지스터는 제1 문턱 전압(Vth1)을 가질 수 있고, 제2 내지 제4 수직 채널 구조체들(VC2d 내지 VC4d)에 각각 배치된 스트링 선택 트랜지스터들은 제1 문턱 전압(Vth1)보다 낮은 제2 문턱 전압(Vth2)을 가질 수 있다. 예를 들어, 제2 문턱 전압(Vth2)은 소거 전압에 대응할 수 있다.
또한, 제4 메모리 블록(BLKd)에서, 하나의 낸드 스트링에 포함된 스트링 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 각각 연결될 수 있고, 하나의 낸드 스트링에 포함된 스트링 선택 트랜지스터들의 문턱 전압들은 서로 다를 수 있다. 구체적으로, 제4 수직 채널 구조체(VC1d)에 배치된 스트링 선택 트랜지스터들의 문턱 전압들 중 적어도 하나는 다른 문턱 전압과 다를 수 있다. 예를 들어, 제1 스트링 선택 라인(SSL1d)에 연결된 스트링 선택 트랜지스터는 제1 문턱 전압(Vth1)을 가질 수 있고, 제2 내지 제4 스트링 선택 라인들(SSL2d 내지 SSL4d)에 각각 연결된 스트링 선택 트랜지스터들은 제1 문턱 전압(Vth1)보다 낮은 제2 문턱 전압(Vth2)을 가질 수 있다. 예를 들어, 제2 문턱 전압(Vth2)은 소거 전압에 대응할 수 있다.
이에 따라, 제1 내지 제4 스트링 선택 라인들(SSL1d 내지 SSL4d)에 인가되는 전압들 및 제1 내지 제4 스트링 선택 라인들(SSL1d 내지 SSL4d)에 연결된 스트링 선택 트랜지스터들의 문턱 전압들을 조절함으로써, 제4 수직 채널 구조체들(VC1d 내지 VC4d) 중 하나를 선택할 수 있다. 또한, 일부 실시예들에서, 제4 메모리 블록(BLKd)은 글로벌 스트링 선택 라인을 더 포함할 수 있다. 예를 들어, 글로벌 스트링 선택 라인은 비트 라인(BLb)과 제1 스트링 선택 라인(SSL1d)의 사이에 배치될 수 있고, 제1 수평 방향(HD1)으로 연장될 수 있다.
도 21은 본 개시의 실시예들에 따른 3차원 메모리 장치를 SSD 시스템(1000)에 적용한 예를 나타내는 블록도이다.
도 21을 참조하면, SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함할 수 있다. SSD(1200)는 신호 커넥터를 통해 호스트(1100)와 신호를 주고 받으며, 전원 커넥터를 통해 전원을 입력 받는다. SSD(1200)는 SSD 컨트롤러(1210), 보조 전원 장치(1220) 및 메모리 장치들(1230, 1240, 1250)을 포함할 수 있다. 메모리 장치들(1230, 1240, 1250)은 도 1 내지 도 20을 참조하여 상술된 3차원 메모리 장치들을 이용하여 구현될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 기판에 대해 수직 방향으로 배치된 제1 수직 채널 구조체들을 포함하는 제1 메모리 블록;
    상기 수직 방향으로 상기 제1 수직 채널 구조체들의 상부에 배치된 제2 수직 채널 구조체들, 및 제1 수평 방향으로 연장되고 상기 수직 방향으로 적층된 제1 및 제2 스트링 선택 라인들을 포함하는 제2 메모리 블록; 및
    상기 제1 및 제2 메모리 블록들의 사이에서 상기 제1 수평 방향으로 연장되고, 상기 제1 및 제2 메모리 블록들에 의해 공유되는 비트 라인을 포함하고,
    상기 제2 메모리 블록은, 상기 비트 라인 및 상기 제1 스트링 선택 라인에 연결되고, 서로 다른 문턱 전압들을 갖는 제1 및 제2 스트링 선택 트랜지스터들을 더 포함하는 것을 특징으로 하는 3차원 메모리 장치.
  2. 제1항에 있어서,
    상기 제2 메모리 블록은,
    상기 비트 라인 및 상기 제2 스트링 선택 라인에 연결되고, 상기 제1 스트링 선택 트랜지스터에 대해 상기 수직 방향으로 배치된 제3 스트링 선택 트랜지스터를 더 포함하고,
    상기 제1 및 제3 스트링 선택 트랜지스터들은 서로 다른 문턱 전압들을 갖는 것을 특징으로 하는 3차원 메모리 장치.
  3. 제2항에 있어서,
    상기 제2 메모리 블록은,
    상기 비트 라인 및 상기 제2 스트링 선택 라인에 연결되고, 상기 제2 스트링 선택 트랜지스터에 대해 상기 수직 방향으로 배치된 제4 스트링 선택 트랜지스터를 더 포함하고,
    상기 제1 및 제4 스트링 선택 트랜지스터들은 제1 문턱 전압을 갖고,
    상기 제2 및 제3 스트링 선택 트랜지스터들은 상기 제1 문턱 전압보다 낮은 제2 문턱 전압을 갖는 것을 특징으로 하는 3차원 메모리 장치.
  4. 제3항에 있어서,
    상기 제1 스트링 선택 라인에 연결된 상기 제1 및 제2 스트링 선택 트랜지스터들 중 하나를 선택하도록, 상기 제1 스트링 선택 라인에는 상기 제1 문턱 전압보다 높은 제1 바이어스 전압이 인가되고, 상기 제2 스트링 선택 라인에는 상기 제2 문턱 전압보다 높고 상기 제1 문턱 전압보다 낮은 제2 바이어스 전압이 인가되는 것을 특징으로 하는 3차원 메모리 장치.
  5. 제1항에 있어서,
    상기 제1 메모리 블록은, 제2 수평 방향으로 연장되고 상기 제1 수평 방향으로 평행하게 배치된 복수의 스트링 선택 라인들을 더 포함하는 것을 특징으로 하는 3차원 메모리 장치.
  6. 제1항에 있어서,
    상기 제1 메모리 블록은,
    상기 비트 라인에 상기 수직 방향으로 인접하게 배치되고, 제2 수평 방향으로 연장된 상부 스트링 선택 라인; 및
    상기 상부 스트링 선택 라인에 상기 수직 방향으로 인접하게 배치되고, 상기 제2 수평 방향으로 연장된 하부 스트링 선택 라인을 더 포함하고,
    상기 상부 스트링 선택 라인은 상기 하부 스트링 선택 라인보다 상기 비트 라인에 더 가까운 것을 특징으로 하는 3차원 메모리 장치.
  7. 제6항에 있어서,
    상기 제1 메모리 블록은,
    상기 상부 스트링 선택 라인에 연결되고, 제1 문턱 전압을 갖는 상부 스트링 선택 트랜지스터; 및
    상기 하부 스트링 선택 라인에 연결되고, 상기 제1 문턱 전압보다 낮은 제2 문턱 전압을 갖는 하부 스트링 선택 트랜지스터를 더 포함하는 것을 특징으로 하는 3차원 메모리 장치.
  8. 제1항에 있어서,
    상기 제1 메모리 블록은, 상기 제1 수평 방향으로 연장되고 상기 수직 방향으로 적층된 복수의 스트링 선택 라인들을 더 포함하는 것을 특징으로 하는 3차원 메모리 장치.
  9. 제1항에 있어서,
    상기 제2 메모리 블록은,
    상기 제1 및 제2 스트링 선택 라인들과 상기 비트 라인 사이에 배치되는 제1 글로벌 스트링 선택 라인을 더 포함하고,
    상기 3차원 메모리 장치는,
    상기 제2 메모리 블록에 대해 상기 제1 수평 방향으로 배치되며, 상기 제1 글로벌 스트링 선택 라인과 동일 레벨에 배치되는 제2 글로벌 스트링 선택 라인을 포함하는 제3 메모리 블록을 더 포함하고,
    상기 제1 및 제2 스트링 선택 라인들은 상기 제2 및 제3 메모리 블록들에 걸쳐서 연장되는 것을 특징으로 하는 3차원 메모리 장치.
  10. 제1항에 있어서,
    상기 제1 메모리 블록에 포함된 메모리 셀들은, 상기 비트 라인에서 가까운 메모리 셀부터 상기 비트 라인에서 먼 메모리 셀의 순서로 프로그램되는 것을 특징으로 하는 3차원 메모리 장치.
  11. 제1항에 있어서,
    상기 제2 메모리 블록에 포함된 메모리 셀들은, 상기 비트 라인에 먼 메모리 셀부터 상기 비트 라인에 가까운 메모리 셀의 순서로 프로그램되는 것을 특징으로 하는 3차원 메모리 장치.
  12. 제1항에 있어서,
    상기 제1 메모리 블록은 상기 기판 상에 배치되고,
    상기 제2 메모리 블록은 상기 비트 라인의 상부에 배치되며,
    상기 제2 메모리 블록은,
    상기 제2 수직 채널 구조체들에 공통으로 연결되고, 상기 제1 수평 방향으로 연장되는 제2 공통 소스 라인을 더 포함하는 것을 특징으로 하는 3차원 메모리 장치.
  13. 제12항에 있어서,
    상기 제1 메모리 블록에 포함된 메모리 셀들은, 상기 기판에 소거 전압을 인가함으로써 소거되고,
    상기 제2 메모리 블록에 포함된 메모리 셀들은, 상기 제2 공통 소스 라인에 상기 소거 전압을 인가함으로써 소거되는 것을 특징으로 하는 3차원 메모리 장치.
  14. 제12항에 있어서,
    상기 제1 및 제2 메모리 블록들에 포함된 메모리 셀들은, 상기 비트 라인에 소거 전압을 인가함으로써 소거되는 것을 특징으로 하는 3차원 메모리 장치.
  15. 제12항에 있어서,
    상기 제1 메모리 블록은, 상기 기판의 상부에서 상기 제2 수평 방향으로 연장된 제1 그라운드 선택 라인을 더 포함하고,
    상기 제2 메모리 블록은, 상기 제2 공통 소스 라인의 하부에서 상기 제2 수평 방향으로 연장된 제2 그라운드 선택 라인을 더 포함하고,
    상기 제2 메모리 블록에 대한 프로그램 동작 시 상기 제2 그라운드 선택 라인에 인가되는 제2 그라운드 선택 전압은, 상기 제1 메모리 블록에 대한 프로그램 동작 시 상기 제1 그라운드 선택 라인에 인가되는 제1 그라운드 선택 전압보다 낮은 것을 특징으로 하는 3차원 메모리 장치.
  16. 제12항에 있어서,
    상기 제1 메모리 블록은, 상기 기판 상에서 상기 제2 수평 방향으로 연장된 제1 공통 소스 라인을 더 포함하고,
    상기 제2 메모리 블록에 대한 프로그램 동작 시 상기 제2 공통 소스 라인에 인가되는 제2 공통 소스 선택 전압은, 상기 제1 메모리 블록에 대한 프로그램 동작 시 상기 제1 공통 소스 라인에 인가되는 제1 공통 소스 선택 전압보다 낮은 것을 특징으로 하는 3차원 메모리 장치.
  17. 제1항에 있어서,
    상기 제1 및 제2 스트링 선택 라인들은 판(plate) 형으로 형성된 것을 특징으로 하는 3차원 메모리 장치.
  18. 기판에 대해 수직 방향으로 배치된 제1 수직 채널 구조체들을 포함하는 제1 메모리 블록;
    상기 수직 방향으로 상기 제1 수직 채널 구조체들의 상부에 배치된 제2 수직 채널 구조체들을 포함하는 제2 메모리 블록; 및
    상기 제1 및 제2 메모리 블록들의 사이에서 상기 제1 수평 방향으로 연장되고, 상기 제1 및 제2 메모리 블록들에 의해 공유되는 비트 라인을 포함하고,
    상기 제1 메모리 블록은,
    제2 수평 방향으로 연장되고 상기 비트 라인의 하부에 배치된 제1 상부 스트링 선택 라인;
    상기 제2 수평 방향으로 연장되고 상기 상부 스트링 선택 라인의 하부에 배치된 제1 하부 스트링 선택 라인;
    상기 제1 상부 스트링 선택 라인에 연결되고 제1 문턱 전압을 갖는 제1 상부 스트링 선택 트랜지스터; 및
    상기 제1 하부 스트링 선택 라인에 연결되고, 상기 제1 문턱 전압보다 낮은 제2 문턱 전압을 갖는 제1 하부 스트링 선택 트랜지스터를 더 포함하는 것을 특징으로 하는 3차원 메모리 장치.
  19. 제18항에 있어서,
    상기 제2 메모리 블록은,
    상기 제2 수평 방향으로 연장되고 상기 비트 라인의 상부에 배치된 제2 상부 스트링 선택 라인;
    상기 제2 수평 방향으로 연장되고 상기 제2 상부 스트링 선택 라인의 상부에 배치된 제2 하부 스트링 선택 라인;
    상기 제2 상부 스트링 선택 라인에 연결되고 제3 문턱 전압을 갖는 제2 상부 스트링 선택 트랜지스터; 및
    상기 제2 하부 스트링 선택 라인에 연결되고, 상기 제3 문턱 전압보다 낮은 제4 문턱 전압을 갖는 제2 하부 스트링 선택 트랜지스터를 더 포함하는 것을 특징으로 하는 3차원 메모리 장치.
  20. 기판에 대해 수직 방향으로 배치된 제1 수직 채널 구조체들을 포함하는 제1 메모리 블록;
    상기 수직 방향으로 상기 제1 메모리 블록의 상부에 배치되고 제1 수평 방향으로 연장된 제1 비트 라인;
    상기 수직 방향으로 상기 제1 비트 라인의 상부에 배치된 제2 수직 채널 구조체들을 포함하는 제2 메모리 블록;
    상기 수직 방향으로 상기 제2 메모리 블록의 상부에 배치되고 상기 제1 수평 방향으로 연장된 제1 공통 소스 라인; 및
    상기 수직 방향으로 상기 제1 공통 소스 라인의 상부에 배치된 제3 수직 채널 구조체들, 상기 제1 수평 방향으로 연장되고 상기 수직 방향으로 적층된 복수의 그라운드 선택 라인들, 및 상기 복수의 그라운드 선택 라인들 중 하나와 상기 제1 공통 소스 라인에 연결되고 서로 다른 문턱 전압들을 갖는 복수의 그라운드 선택 트랜지스터들을 포함하는 제3 메모리 블록을 포함하고,
    상기 제1 및 제2 메모리 블록들은 상기 제1 비트 라인을 공유하고,
    상기 제2 및 제3 메모리 블록들은 상기 제1 공통 소스 라인을 공유하는 것을 특징으로 하는 3차원 메모리 장치.
KR1020180035268A 2018-03-27 2018-03-27 복수의 수직 채널 구조체들을 갖는 3차원 메모리 장치 KR102617353B1 (ko)

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