CN108598080B - 三维闪存器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种三维闪存器件及其制造方法，涉及半导体技术领域。该制造方法包括：提供半导体结构，该半导体结构包括：衬底；在该衬底上的第一绝缘物层；在该第一绝缘物层上的鳍片结构，该鳍片结构包括：在第一绝缘物层上交替堆叠的第一栅极层和第二绝缘物层；分别在鳍片结构的两侧面上的第三绝缘物层，其中，该第一绝缘物层、该第二绝缘物层和该第三绝缘物层包围第一栅极层；以及覆盖在鳍片结构和第三绝缘物层上的至少一个沟道层；以及沿着鳍片结构的延伸方向刻蚀沟道层、第二绝缘物层和第一栅极层以形成沟槽，其中，该沟槽将沟道层、第二绝缘物层和第一栅极层分别分成相对的两部分。本发明提高了三维闪存单元的位密度。

Description

三维闪存器件及其制造方法
技术领域
本发明涉及半导体技术领域，特别涉及一种三维闪存器件及其制造方法，更具体地，涉及一种VSAT(Vertical Stacked Array Transistor，垂直堆叠阵列晶体管)及其制造方法。
背景技术
3D(三维)NAND闪存器件被认为是一种最有前景的闪存器件，它有利于进一步缩小NAND闪存器件的尺寸。与2D(二维)NAND闪存器件比较，3D NAND闪存器件通过堆积多层结构可以增加存储密度，所以它受光刻和器件尺寸的限制较小。根据电流的流向，3D NAND闪存器件可以分成立式沟道NAND和立式栅极NAND。目前，3D NAND闪存器件有P-BiCS(Pipe-shaped Bit Cost Scalable，管形比特值可调)闪存器件、TCAT(Terabit Cell ArrayTransistor，太比特单元阵列晶体管)、VSAT等。
目前，VSAT的存储单元的密度较低，在一些情况下并不能满足存储需求。此外，VSAT采用先栅极(Gate First)工艺，而先栅极工艺不能采用金属栅极，因此VSAT的阈值电压比较高，而且由于现有的位线电流(即沟道电流)沿着沟道先向上流动，再向下流动(构成倒“U”型)，这限制了堆叠的可扩展性。
发明内容
本发明的发明人发现上述现有技术中存在问题，并因此针对所述问题中的至少一个问题提出了一种新的技术方案。
根据本发明的第一方面，提供了一种三维闪存器件的制造方法，包括：提供半导体结构，所述半导体结构包括：衬底；在所述衬底上的第一绝缘物层；在所述第一绝缘物层上的鳍片结构，所述鳍片结构包括：在所述第一绝缘物层上交替堆叠的第一栅极层和第二绝缘物层；分别在所述鳍片结构的两侧面上的第三绝缘物层，其中，所述第一绝缘物层、所述第二绝缘物层和所述第三绝缘物层包围所述第一栅极层；以及覆盖在所述鳍片结构和所述第三绝缘物层上的至少一个沟道层；以及沿着所述鳍片结构的延伸方向刻蚀所述沟道层、所述第二绝缘物层和所述第一栅极层以形成沟槽，其中，所述沟槽将所述沟道层、所述第二绝缘物层和所述第一栅极层分别分成相对的两部分。
在一个实施例中，在形成所述沟槽的过程中，所述沟槽在内部侧面分别相对地露出所述第一栅极层；所述方法还包括：去除所述第一栅极层以形成多个凹槽；以及在每个所述凹槽中形成第二栅极层。
在一个实施例中，所述第二栅极层为金属栅极层。
在一个实施例中，所述金属栅极层的材料包括钨。
在一个实施例中，在每个所述凹槽中形成第二栅极层的步骤包括：在所述沟槽中沉积第二栅极材料层，所述第二栅极材料层填充所述多个凹槽；以及对所述第二栅极材料层执行刻蚀，以去除所述第二栅极材料层的在每个所述凹槽之外的部分，使得在每个凹槽内剩余一部分第二栅极材料层，并且剩余的各部分第二栅极材料层互相不连接，从而在每个所述凹槽中形成第二栅极层。
在一个实施例中，在提供半导体结构的过程中，在所述鳍片结构的两侧分别形成有在所述第一绝缘物层上的凹陷；在形成所述沟槽之前，所述方法还包括：形成填充所述凹陷的牺牲层，所述牺牲层覆盖所述沟道层；以及对所述牺牲层执行平坦化以露出所述沟道层的上表面；以及在形成所述第二栅极层之后，所述方法还包括：去除所述牺牲层。
在一个实施例中，所述牺牲层的材料包括不含氮的碳。
在一个实施例中，所述第一栅极层的材料包括多晶硅；其中，通过湿法刻蚀去除所述第一栅极层。
在一个实施例中，在提供半导体结构的步骤中，所述鳍片结构包括：交替堆叠的多个所述第一栅极层和多个所述第二绝缘物层，其中，所述多个第一栅极层中的一个第一栅极层处在所述鳍片结构的底部，所述多个第二绝缘物层中的一个第二绝缘物层处在所述鳍片结构的顶部；其中，所述沟道层覆盖在所述第三绝缘物层和处于所述鳍片结构顶部的第二绝缘物层上。
在一个实施例中，所述沟道层的材料包括多晶硅；所述第一绝缘物层的材料包括二氧化硅；所述第二绝缘物层和所述第三绝缘物层的材料分别包括氮化硅。
在一个实施例中，提供半导体结构的步骤包括：提供衬底结构，所述衬底结构包括：衬底和在所述衬底上的第一绝缘物层；在所述第一绝缘物层上形成多层膜结构，所述多层膜结构包括交替堆叠的多个第一栅极层和多个第二绝缘物层，其中，所述多个第一栅极层中的一个第一栅极层处在所述多层膜结构的底部，所述多个第二绝缘物层中的一个第二绝缘物层处在所述多层膜结构的顶部；刻蚀所述多层膜结构以形成鳍片结构，所述鳍片结构两侧形成露出所述第一绝缘物层的凹陷；分别在所述鳍片结构的两侧面上形成第三绝缘物层；以及形成覆盖在所述鳍片结构、所述第三绝缘物层和被露出的所述第一绝缘物层上的沟道材料层；以及刻蚀所述沟道材料层以形成至少一个沟道层。
本发明的上述制造方法将沟道层、第二绝缘物层和第一栅极层分别分成相对的两部分，从而增加三维闪存器件的位密度，可以降低单位面积的成本。再者，将沟道层等分成两部分后，沟道电流可以沿一个方向流动，不再受现有的倒“U”型沟道限制，增加了堆叠的可扩展性。
进一步地，本发明的上述制造方法通过将原来的第一栅极层换成金属栅极层，从而可以提高阈值电压，并且可以减小沟道电阻，从而降低功率消耗，提高器件性能。
根据本发明的第二方面，提供了一种三维闪存器件，包括：衬底；在所述衬底上的第一绝缘物层；在所述第一绝缘物层上的鳍片结构，所述鳍片结构包括：在所述第一绝缘物层上交替堆叠的栅极层和第二绝缘物层；分别在所述鳍片结构的两侧面上的第三绝缘物层，其中，所述第一绝缘物层、所述第二绝缘物层和所述第三绝缘物层包围所述栅极层；覆盖在所述鳍片结构和所述第三绝缘物层上的至少一个沟道层；以及沿着所述鳍片结构的延伸方向将所述沟道层、所述第二绝缘物层和所述栅极层分别分成相对的两部分的沟槽。
在一个实施例中，其中，所述沟槽在内部侧面分别相对地露出所述栅极层。
在一个实施例中，所述栅极层为金属栅极层。
在一个实施例中，所述金属栅极层的材料包括钨。
在一个实施例中，所述鳍片结构包括：交替堆叠的多个所述栅极层和多个所述第二绝缘物层，其中，所述多个栅极层中的一个栅极层处在所述鳍片结构的底部，所述多个第二绝缘物层中的一个第二绝缘物层处在所述鳍片结构的顶部；其中，所述沟道层覆盖在所述第三绝缘物层和处于所述鳍片结构顶部的第二绝缘物层上。
在一个实施例中，所述沟道层的材料包括多晶硅；所述第一绝缘物层的材料包括二氧化硅；所述第二绝缘物层和所述第三绝缘物层的材料分别包括氮化硅。
在上述实施例中，相比现有的VSAT，本发明的上述三维闪存器件的位密度更大，可以降低单位面积的成本。再者，将沟道层等分成两部分后，沟道电流可以沿一个方向流动，不再受现有的倒“U”型沟道限制，增加了堆叠的可扩展性。
进一步地，本发明的上述三维闪存器件的栅极采用金属栅极层，从而可以提高阈值电压，并且可以减小沟道电阻，从而降低功率消耗，提高器件性能。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1是示出根据本发明一个实施例的三维闪存器件的制造方法的流程图。
图2是示意性地示出根据本发明一个实施例的三维闪存器件的制造过程一个阶段的结构的立体图。
图3是示意性地示出根据本发明一个实施例的三维闪存器件的制造过程一个阶段的结构的立体图。
图4是示意性地示出根据本发明一个实施例的三维闪存器件的制造过程一个阶段的结构的立体图。
图5是示意性地示出根据本发明一个实施例的三维闪存器件的制造过程一个阶段的结构的立体图。
图6是示意性地示出根据本发明一个实施例的三维闪存器件的制造过程一个阶段的结构的立体图。
图7是示意性地示出根据本发明一个实施例的三维闪存器件的制造过程一个阶段的结构的横截面图。
图8是示意性地示出根据本发明一个实施例的三维闪存器件的制造过程一个阶段的结构的横截面图。
图9是示意性地示出根据本发明一个实施例的三维闪存器件的制造过程一个阶段的结构的横截面图。
图10是示意性地示出根据本发明一个实施例的三维闪存器件的制造过程一个阶段的结构的横截面图。
图11是示意性地示出根据本发明一个实施例的三维闪存器件的制造过程一个阶段的结构的横截面图。
图12是示意性地示出根据本发明一个实施例的三维闪存器件的制造过程一个阶段的结构的横截面图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
图1是示出根据本发明一个实施例的三维闪存器件的制造方法的流程图。
在步骤S102，提供半导体结构，该半导体结构包括：衬底；在该衬底上的第一绝缘物层；在该第一绝缘物层上的鳍片结构，该鳍片结构包括：在第一绝缘物层上交替堆叠的第一栅极层和第二绝缘物层；分别在该鳍片结构的两侧面上的第三绝缘物层，其中，该第一绝缘物层、该第二绝缘物层和该第三绝缘物层包围第一栅极层；以及覆盖在鳍片结构和第三绝缘物层上的至少一个沟道层。
需要说明的是，这里的术语“交替堆叠”是指两种材料层互相交替地堆叠在一起。例如在第一个第一栅极层上形成第一个第二绝缘物层，然后在该第一个第二绝缘物层上形成第二个第一栅极层，然后在该第二个栅极层形成第二个第二绝缘物层，以此类推，从而使得第一绝缘物层和第二绝缘物层交替堆叠。
在一个实施例中，该沟道层的材料可以包括多晶硅。该第一绝缘物层的材料可以包括二氧化硅。该第二绝缘物层和该第三绝缘物层的材料分别可以包括氮化硅。在一个实施例中，该第一栅极层的材料可以包括多晶硅。
在步骤S104，沿着鳍片结构的延伸方向刻蚀沟道层、第二绝缘物层和第一栅极层以形成沟槽，其中，该沟槽将沟道层、第二绝缘物层和第一栅极层分别分成相对的两部分。在该过程中，该沟槽在内部侧面分别相对地露出第一栅极层。
上述实施例提供了一种三维闪存器件(例如VSAT)的制造方法。在该方法中，通过沿着鳍片结构的延伸方向形成该沟槽，从而将沟道层、第二绝缘物层和第一栅极层分别分成相对的两部分，这样可以增加三维闪存单元的位密度，例如将三维闪存单元的位密度加倍，降低了单位面积的成本(the bit cost)。再者，将沟道层等分成两部分后，沟道电流可以沿一个方向流动(例如向上流动或向下流动)，不再受现有的倒“U”型沟道限制，增加了堆叠的可扩展性。
在本发明的实施例中，上述制造方法还可以包括：去除第一栅极层以形成多个凹槽；以及在每个凹槽中形成第二栅极层。通过该实施例的方法，可以更换三维闪存器件的栅极，尤其是VSAT的栅极。例如，第二栅极层可以为金属栅极层。该金属栅极层的材料例如可以包括钨。因此，可以将三维闪存器件中原来的多晶硅材料的第一栅极层换为金属栅极层，从而可以降低阈值电压，此外，该金属栅极层可以减小沟道电阻，从而降低功率消耗，提高器件性能。
在一个实施例中，在提供半导体结构的过程中，在鳍片结构的两侧分别形成有在第一绝缘物层上的凹陷。在形成所述沟槽之前，所述方法还可以包括：形成填充该凹陷的牺牲层，该牺牲层覆盖沟道层；以及对该牺牲层执行平坦化以露出沟道层的上表面。在形成第二栅极层之后，所述方法还可以包括：去除牺牲层。在该实施例中，通过形成填充凹陷的牺牲层，从而便于执行后续的刻蚀、去除等工艺步骤，为上述制造方法提高方便。
图2至图6是示意性地示出根据本发明一个实施例的三维闪存器件的制造过程若干阶段的结构的立体图。图7至图12是示意性地示出根据本发明一个实施例的三维闪存器件的制造过程若干阶段的结构的横截面图。其中，图7至图12的横截面是沿着图6中的线A-A’方向截取的。下面结合图2至图12详细描述根据本发明一个实施例的三维闪存器件的制造过程。
首先，提供半导体结构。关于该提供半导体结构的步骤，可以参考图2至图6所示。
如图2所示，提供衬底结构，该衬底结构可以包括：衬底21和在该衬底21上的第一绝缘物层22。该衬底可以为硅衬底。该第一绝缘物层的材料可以为二氧化硅。如图2所示，该衬底21可以包括位于水平位置的第一衬底部分211和与该第一衬底部分211垂直的第二衬底部分212。该第一绝缘物层22形成在该衬底21上。相应地，该第一绝缘物层可以包括在第一衬底部分211上的第一部分221和与第一部分221垂直的第二部分222。
接下来，还是如图2所示，在第一绝缘物层22上形成多层膜结构。该多层膜结构包括交替堆叠的多个第一栅极层23和多个第二绝缘物层24。例如该第一栅极层23的材料可以为掺杂的多晶硅，该第二绝缘物层的材料可以为氮化硅。如图2所示，所述多个第一栅极层23中的一个第一栅极层处在多层膜结构的底部。并且处在该多层膜结构底部的该第一栅极层位于第一绝缘物层22的上表面上。如图2所示，所述多个第二绝缘物层中的一个第二绝缘物层处在多层膜结构的顶部。
接下来，如图3所示，(例如通过光刻和干法刻蚀工艺)刻蚀所述多层膜结构以形成鳍片结构30，该鳍片结构30两侧形成露出第一绝缘物层22的凹陷31。如图3所示，该鳍片结构可以包括：在第一绝缘物层22的第一部分221上的第一鳍片部分301、与第一鳍片部分301垂直的第二鳍片部分302、以及在第二鳍片部分302顶部的第三鳍片部分303。
接下来，可选地，如图4所示，例如通过对鳍片结构执行平坦化(例如CMP(ChemicalMechanical Planarization，化学机械平坦化))以去除第三鳍片部分，从而露出各个第一栅极层的上表面，便于后续工艺中在每个第一栅极层上连接字线。
接下来，如图5所示，例如通过沉积工艺分别在鳍片结构30的两侧面上形成第三绝缘物层44。例如该第三绝缘物层的材料可以为氮化硅。可选地，该第三绝缘物层还可以形成在第一绝缘物层的被露出部分(即凹陷的底部)上以及处在鳍片结构顶部的第二绝缘物层的上表面上(图中均未示出)。该第三绝缘物层例如可以作为栅极电介质层。
接下来，还是如图5所示，形成覆盖在鳍片结构30、第三绝缘物层44和被露出的第一绝缘物层22上的沟道材料层45。例如该沟道材料层可以为多晶硅。
接下来，如图6所示，(例如通过光刻和刻蚀工艺)刻蚀该沟道材料层以形成至少一个沟道层45。需要说明的是，虽然图6中示出了两个沟道层，但是本领域技术人员应该明白，该沟道层的数量可以并不仅是两个，还可以其他数量例如三个、四个等，因此本发明的范围并不仅限于图中所示出的沟道层的数量。
至此，形成了根据本发明一个实施例的半导体结构。
如图6所示，该半导体结构可以包括衬底21和在该衬底21上的第一绝缘物层22。该半导体结构还可以包括：在该第一绝缘物层22上的鳍片结构30。该鳍片结构30可以包括：在第一绝缘物层22上交替堆叠的第一栅极层23和第二绝缘物层24。该半导体结构还可以包括：分别在该鳍片结构30的两侧面上的第三绝缘物层44。其中，该第一绝缘物层22、该第二绝缘物层24和该第三绝缘物层44包围第一栅极层23。该半导体结构还可以包括：覆盖在鳍片结构30和第三绝缘物层44上的至少一个沟道层45。这里，每一个沟道层45以及其下的鳍片结构可以对应一个闪存单元。
在一个实施例中，如图6所示，在该提供半导体结构的步骤中，该鳍片结构30可以包括：交替堆叠的多个第一栅极层23和多个第二绝缘物层24。其中，所述多个第一栅极层23中的一个第一栅极层处在该鳍片结构30的底部，所述多个第二绝缘物层中的一个第二绝缘物层处在该鳍片结构30的顶部。其中，沟道层45覆盖在第三绝缘物层44和处于该鳍片结构30顶部的第二绝缘物层上。
需要说明的是，这里沟道层覆盖在第三绝缘物层和处于该鳍片结构顶部的第二绝缘物层上还可以包括这样的情况：例如如前所述，第三绝缘物层可以覆盖在处于该鳍片结构顶部的第二绝缘物层上，则沟道层可以直接覆盖在第三绝缘物层上，从而相当于间接覆盖在处于该鳍片结构顶部的第二绝缘物层上。
接下来，如图7所示，例如通过沉积工艺形成填充凹陷31的牺牲层56，该牺牲层56覆盖沟道层45。然后对该牺牲层56执行平坦化(例如CMP(Chemical MechanicalPlanarization，化学机械平坦化))以露出沟道层45的上表面。例如，该牺牲层56的材料可以包括不含氮的碳(Nitrogen free Carbon，简称为NFC)或者其他牺牲材料。
接下来，如图8所示，沿着鳍片结构30的延伸方向刻蚀沟道层44、第二绝缘物层24和第一栅极层23以形成沟槽67，从而将沟道层44、每个第二绝缘物层24和每个第一栅极层23分别分成相对的两部分。该沟槽67在内部侧面分别相对地露出第一栅极层23。例如可以通过字线切割(Word Line cut，简称为W/L cut)工艺对沟道层44、第二绝缘物层24和第一栅极层23执行刻蚀，从而形成沟槽67。
接下来，如图9所示，去除第一栅极层23以形成多个凹槽78。例如，可以通过湿法刻蚀去除该第一栅极层23。
接下来，在每个凹槽78中形成第二栅极层80。例如该第二栅极层的材料包括诸如钨的金属。
可选地，在每个凹槽中形成第二栅极层的步骤可以包括：如图10所示，在沟槽67中沉积第二栅极材料层80，该第二栅极材料层80填充所述多个凹槽78。
可选地，在每个凹槽中形成第二栅极层的步骤还可以包括：如图11所示，对第二栅极材料层80执行刻蚀，以去除该第二栅极材料层的在每个凹槽78之外的部分，使得在每个凹槽78内剩余一部分第二栅极材料层80，并且剩余的各部分第二栅极材料层80互相不连接，从而在每个凹槽78中形成第二栅极层80。
接下来，如图12所示，例如通过灰化(ash)工艺去除牺牲层56。
至此，提供了根据本发明一个实施例的三维闪存器件的制造方法。通过该制造方法，将原来的每个闪存单元分成两个，从而将提高了位密度，降低了单位面积的成本。再者，将沟道层等分成两部分后，沟道电流可以沿一个方向流动(例如向上流动或向下流动)，不再受现有的倒“U”型沟道限制，增加了堆叠的可扩展性。
进一步地，该三维闪存器件的制造方法中，可以将原来的多晶硅栅极(即第一栅极层)换成金属栅极层，因而可以降低阈值电压，此外，该金属栅极层可以减小沟道电阻，从而降低功率消耗，提高器件性能。
由本发明的制造方法，还形成了一种三维闪存器件。如图12所示，该三维闪存器件可以包括：衬底21和在该衬底21上的第一绝缘物层22。例如，该衬底可以为硅衬底，该第一绝缘物层22的材料可以包括二氧化硅。
如图12所示，该三维闪存器件还可以包括：在第一绝缘物层22上的鳍片结构。该鳍片结构可以包括：在第一绝缘物层22上交替堆叠的栅极层80和第二绝缘物层24。在一个实施例中，该栅极层80可以为金属栅极层。例如，该金属栅极层的材料可以包括钨等。该第二绝缘物层24的材料例如可以包括氮化硅。
在一些实施例中，如图12所示，该鳍片结构可以包括：交替堆叠的多个栅极层80和多个第二绝缘物层24。其中，所述多个栅极层80中的一个栅极层处在该鳍片结构的底部(其中，处在该底部的栅极层位于第一绝缘物层22的上表面上)，所述多个第二绝缘物层24中的一个第二绝缘物层处在该鳍片结构的顶部。
如图12所示，该三维闪存器件还可以包括：分别在鳍片结构的两侧面上的第三绝缘物层44。其中，该第一绝缘物层22、第二绝缘物层24和第三绝缘物层44包围栅极层80。例如，该第三绝缘物层44的材料可以包括氮化硅。
如图12所示，该三维闪存器件还可以包括：覆盖在鳍片结构和第三绝缘物层44上的至少一个沟道层45。例如，该沟道层45覆盖在第三绝缘物层44和处于鳍片结构顶部的第二绝缘物层24上。例如，该沟道层45的材料可以包括多晶硅。
如图12所示，该三维闪存器件还可以包括：沿着鳍片结构的延伸方向将沟道层45、第二绝缘物层24和栅极层80分别分成相对的两部分的沟槽67。该沟槽67在内部侧面分别相对地露出栅极层80。
本发明实施例的上述三维闪存器件可以用作VSAT。该三维闪存器件相比现有的VSAT，闪存单元的数量增加，从而增加了位密度(例如位密度加倍)，降低了单位面积的成本。再者，将沟道层等分成两部分后，沟道电流可以沿一个方向流动(例如向上流动或向下流动)，不再受现有的倒“U”型沟道限制，增加了堆叠的可扩展性。进一步地，该三维闪存器件的栅极采用金属栅极，相比现有VSAT中采用的多晶硅栅极，本发明的三维闪存器件的阈值电压降低，功率消耗也降低，从而提高了器件性能。
至此，已经详细描述了根据本发明的制造三维闪存器件的方法和所形成的三维闪存器件。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (16)

1.一种三维闪存器件的制造方法，其特征在于，包括：
提供半导体结构，所述半导体结构包括：衬底；在所述衬底上的第一绝缘物层；在所述第一绝缘物层上的鳍片结构，所述鳍片结构包括：在所述第一绝缘物层上交替堆叠的第一栅极层和第二绝缘物层；分别在所述鳍片结构的两侧面上的第三绝缘物层，其中，所述第一绝缘物层、所述第二绝缘物层和所述第三绝缘物层包围所述第一栅极层；以及覆盖在所述鳍片结构和所述第三绝缘物层上的至少一个沟道层；
沿着所述鳍片结构的延伸方向刻蚀所述沟道层、所述第二绝缘物层和所述第一栅极层以形成沟槽，其中，所述沟槽将所述沟道层、所述第二绝缘物层和所述第一栅极层分别分成相对的两部分，所述沟槽在内部侧面分别相对地露出所述第一栅极层；
去除所述第一栅极层以形成多个凹槽；以及
在每个所述凹槽中形成第二栅极层。
2.根据权利要求1所述的方法，其特征在于，
所述第二栅极层为金属栅极层。
3.根据权利要求2所述的方法，其特征在于，
所述金属栅极层的材料包括钨。
4.根据权利要求1所述的方法，其特征在于，在每个所述凹槽中形成第二栅极层的步骤包括：
在所述沟槽中沉积第二栅极材料层，所述第二栅极材料层填充所述多个凹槽；以及
对所述第二栅极材料层执行刻蚀，以去除所述第二栅极材料层的在每个所述凹槽之外的部分，使得在每个凹槽内剩余一部分第二栅极材料层，并且剩余的各部分第二栅极材料层互相不连接，从而在每个所述凹槽中形成第二栅极层。
5.根据权利要求1所述的方法，其特征在于，
在提供半导体结构的过程中，在所述鳍片结构的两侧分别形成有在所述第一绝缘物层上的凹陷；
在形成所述沟槽之前，所述方法还包括：形成填充所述凹陷的牺牲层，所述牺牲层覆盖所述沟道层；以及对所述牺牲层执行平坦化以露出所述沟道层的上表面；以及
在形成所述第二栅极层之后，所述方法还包括：去除所述牺牲层。
6.根据权利要求5所述的方法，其特征在于，
所述牺牲层的材料包括不含氮的碳。
7.根据权利要求1所述的方法，其特征在于，
所述第一栅极层的材料包括多晶硅；
其中，通过湿法刻蚀去除所述第一栅极层。
8.根据权利要求1所述的方法，其特征在于，
在提供半导体结构的步骤中，所述鳍片结构包括：交替堆叠的多个所述第一栅极层和多个所述第二绝缘物层，其中，所述多个第一栅极层中的一个第一栅极层处在所述鳍片结构的底部，所述多个第二绝缘物层中的一个第二绝缘物层处在所述鳍片结构的顶部；
其中，所述沟道层覆盖在所述第三绝缘物层和处于所述鳍片结构顶部的第二绝缘物层上。
9.根据权利要求1所述的方法，其特征在于，
所述沟道层的材料包括多晶硅；
所述第一绝缘物层的材料包括二氧化硅；
所述第二绝缘物层和所述第三绝缘物层的材料分别包括氮化硅。
10.根据权利要求1所述的方法，其特征在于，提供半导体结构的步骤包括：
提供衬底结构，所述衬底结构包括：衬底和在所述衬底上的第一绝缘物层；
在所述第一绝缘物层上形成多层膜结构，所述多层膜结构包括交替堆叠的多个第一栅极层和多个第二绝缘物层，其中，所述多个第一栅极层中的一个第一栅极层处在所述多层膜结构的底部，所述多个第二绝缘物层中的一个第二绝缘物层处在所述多层膜结构的顶部；
刻蚀所述多层膜结构以形成鳍片结构，所述鳍片结构两侧形成露出所述第一绝缘物层的凹陷；
分别在所述鳍片结构的两侧面上形成第三绝缘物层；以及
形成覆盖在所述鳍片结构、所述第三绝缘物层和被露出的所述第一绝缘物层上的沟道材料层；以及
刻蚀所述沟道材料层以形成至少一个沟道层。
11.一种三维闪存器件，其特征在于，包括：
衬底；
在所述衬底上的第一绝缘物层；
在所述第一绝缘物层上的鳍片结构，所述鳍片结构包括：在所述第一绝缘物层上交替堆叠的栅极层和第二绝缘物层；
分别在所述鳍片结构的两侧面上的第三绝缘物层，其中，所述第一绝缘物层、所述第二绝缘物层和所述第三绝缘物层包围所述栅极层；
覆盖在所述鳍片结构和所述第三绝缘物层上的至少一个沟道层；以及
沿着所述鳍片结构的延伸方向将所述沟道层、所述第二绝缘物层和所述栅极层分别分成相对的两部分的沟槽。
12.根据权利要求11所述的三维闪存器件，其特征在于，
其中，所述沟槽在内部侧面分别相对地露出所述栅极层。
13.根据权利要求11所述的三维闪存器件，其特征在于，
所述栅极层为金属栅极层。
14.根据权利要求13所述的三维闪存器件，其特征在于，
所述金属栅极层的材料包括钨。
15.根据权利要求11所述的三维闪存器件，其特征在于，
所述鳍片结构包括：交替堆叠的多个所述栅极层和多个所述第二绝缘物层，其中，所述多个栅极层中的一个栅极层处在所述鳍片结构的底部，所述多个第二绝缘物层中的一个第二绝缘物层处在所述鳍片结构的顶部；
其中，所述沟道层覆盖在所述第三绝缘物层和处于所述鳍片结构顶部的第二绝缘物层上。
16.根据权利要求11所述的三维闪存器件，其特征在于，
所述沟道层的材料包括多晶硅；
所述第一绝缘物层的材料包括二氧化硅；
所述第二绝缘物层和所述第三绝缘物层的材料分别包括氮化硅。
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