CN105448840A - 半导体结构的形成方法 - Google Patents
半导体结构的形成方法 Download PDFInfo
- Publication number
- CN105448840A CN105448840A CN201410431686.XA CN201410431686A CN105448840A CN 105448840 A CN105448840 A CN 105448840A CN 201410431686 A CN201410431686 A CN 201410431686A CN 105448840 A CN105448840 A CN 105448840A
- Authority
- CN
- China
- Prior art keywords
- layer
- groove
- opening
- formation
- composite bed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
一种半导体结构的形成方法，包括：提供衬底，衬底内具有凹槽，凹槽包括位于凹槽中心的阵列区、以及位于阵列区周围的外围区；在凹槽的底部和侧壁表面形成复合层，复合层包括交错重叠的若干层绝缘层和若干层牺牲层，且复合层的顶层和底层均为绝缘层；在凹槽的阵列区内形成若干沟道插塞，沟道插塞贯穿复合层；在形成沟道插塞之后，去除凹槽阵列区的牺牲层，在相邻绝缘层之间形成若干第一开口；在第一开口内形成栅极结构；在形成沟道插塞之后，去除凹槽外围区的牺牲层，在相邻绝缘层之间形成若干第二开口；在第二开口内形成导电结构，衬底和绝缘层表面暴露出导电结构的顶部表面。所形成的半导体结构形貌良好、性能稳定。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。
背景技术
近年来，闪存(flashmemory)存储器的发展尤为迅速。闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的位密度(bitdensity)，同时减少位成本(bitcost)，提出了一种三维与非门(3DNAND)的闪存存储器。
请参考图1，图1是现有的三维与非门的闪存存储单元的结构示意图，包括：衬底100；位于所述衬底100表面的隔离层103；位于隔离层103表面的底层选择栅104；位于所述底层选择栅104上的若干层重叠的控制栅107；位于所述控制栅107上的顶层选择栅109；位于相邻两排重叠设置的底层选择栅104、控制栅107和顶层选择栅109之间的衬底内的源线掺杂区120；贯穿所述顶层选择栅109、控制栅107、底层选择栅104和隔离层103的沟道通孔(未标示)；位于所述沟道通孔侧壁表面的沟道层113；位于所述沟道通孔内的沟道层113表面的绝缘层115，所述绝缘层115填充满所述沟道通孔；位于所述若干沟道层113顶部表面的若干位线111；位于各层控制栅107表面的若干字线插塞117；位于若干字线插塞117顶部的若干字线119。
需要说明的是，相邻的底层选择栅104、控制栅107、顶层选择栅109和位线111之间均具有介质层相互隔离，而图1为忽略所述介质层的结构示意图。
然而，现有的三维与非门的闪存存储单元的制造工艺复杂，且体积较大，会降低芯片的空间利用率。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，所形成的半导体结构形貌良好、性能稳定。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底内具有凹槽，所述凹槽包括位于所述凹槽中心的阵列区、以及位于所述阵列区周围的外围区；在所述凹槽的底部和侧壁表面形成复合层，所述复合层包括交错重叠的若干层绝缘层和若干层牺牲层，且所述复合层的顶层和底层均为绝缘层；在所述凹槽的阵列区内形成若干沟道插塞，所述沟道插塞贯穿所述复合层；在形成所述沟道插塞之后，去除所述凹槽阵列区的牺牲层，在相邻绝缘层之间形成若干第一开口；在所述第一开口内形成栅极结构；在形成所述沟道插塞之后，去除所述凹槽外围区的牺牲层，在相邻绝缘层之间形成若干第二开口；在所述第二开口内形成导电结构，所述衬底和绝缘层表面暴露出所述导电结构的顶部表面。
可选的，所述第二开口的形成工艺包括：在所述复合层表面形成第二掩膜层，所述第二掩膜层暴露出凹槽外围区的复合层表面；以所述第二掩膜层为掩膜，采用各向同性的刻蚀工艺刻蚀所述牺牲层，去除所述未被第二掩膜层覆盖的牺牲层，在所述绝缘层之间形成若干第二开口。
可选的，所述第二掩膜层暴露出所述凹槽外围区内的部分复合层表面；以所述第二掩膜层为掩膜，采用各向同性的刻蚀工艺刻蚀所述牺牲层，去除未被第二掩膜层覆盖的牺牲层，在凹槽外围区的部分绝缘层之间形成第二开口；在所述第二开口内形成导电层；在形成所述导电层之后，在所述凹槽外围区未形成导电层的区域内，重复所述形成第二掩膜层、去除牺牲层并形成第二开口、以及在所述第二开口内形成导电层的工艺步骤，直至完全去除所述凹槽外围区的牺牲层，并在所述凹槽外围区的若干层绝缘层之间形成若干导电结构。
可选的，所述第一开口的形成工艺包括：在所述复合层表面形成第一掩膜层，所述第一掩膜层暴露出凹槽阵列区的复合层表面；以所述第一掩膜层为掩膜，采用各向同性的刻蚀工艺刻蚀所述牺牲层，去除未被第一掩膜层覆盖的牺牲层，在所述绝缘层之间形成若干第一开口。
可选的，所述第一掩膜层暴露出所述凹槽阵列区内的部分复合层表面；以所述第一掩膜层为掩膜，采用各向同性的刻蚀工艺刻蚀所述牺牲层，去除未被第一掩膜层覆盖的牺牲层，在凹槽阵列区的部分绝缘层之间形成第一开口；在形成填充满所述第一开口的栅极结构之后，在所述凹槽阵列区未形成栅极结构的区域内，重复所述形成第一掩膜层、去除牺牲层并形成第一开口、以及在所述第一开口内形成栅极结构的工艺步骤，直至完全去除所述凹槽阵列区的牺牲层，并在所述凹槽阵列区的若干层绝缘层之间形成若干栅极结构。
可选的，还包括：在形成第一开口和第二开口之前，在所述复合层内形成暴露出凹槽底部表面的沟槽。
可选的，所述沟槽的数量为1个或若干个。
可选的，当所述沟槽的数量大于1时，所述若干沟槽平行排列，且所述沟槽两侧的复合层内分别具有1个或若干个沟道插塞。
可选的，所述导电结构的形成工艺包括：采用沉积工艺在所述绝缘层的顶部表面和侧壁表面、所述第二开口的内壁表面、以及所述沟槽底部表面形成填充满所述第二开口的导电层。
可选的，所述导电结构的形成工艺还包括：刻蚀去除所述绝缘层侧壁表面和所述沟槽底部表面的导电层。
可选的，所述栅极结构包括：位于所述第一开口内壁表面、以及所述沟道插塞表面的栅介质层；位于所述栅介质层表面的栅极层，所述栅极层填充满所述第一开口。
可选的，所述栅极结构的形成工艺包括：采用沉积工艺在所述绝缘层的顶部表面和侧壁表面、所述第一开口的内壁表面、以及所述沟槽底部表面形成栅介质膜；在所述栅介质膜表面形成填充满所述第一开口的栅极膜；刻蚀去除所述绝缘层侧壁表面和所述沟槽底部表面的栅极膜和栅介质膜，在所述第一开口内形成栅介质层和栅极层。
可选的，所述沟道插塞的形成工艺包括：在所述凹槽阵列区的复合层内形成若干暴露出凹槽底部表面的通孔；在所述通孔的侧壁表面形成沟道层；在所述沟道层表面形成填充满所述通孔的介质层。
可选的，所述复合层的形成工艺包括：在所述衬底表面、以及凹槽的侧壁和底部表面沉积绝缘膜；在所述绝缘膜表面沉积牺牲膜；在所述牺牲膜表面重复沉积绝缘膜和牺牲膜的工艺步骤，直至填充满所述凹槽为止，形成复合膜，且所述复合膜的顶部表面为绝缘膜；对所述复合膜进行平坦化，直至暴露出衬底表面为止，在所述凹槽内形成复合层。
可选的，还包括：在所述复合膜表面形成停止层，所述平坦化工艺停止于所述凹槽内的停止层表面；在所述平坦化工艺暴露出所述凹槽内的停止层之后，去除所述绝缘层表面的停止层。
可选的，所述平坦化工艺为化学机械抛光工艺。
可选的，所述衬底包括：半导体基底、以及位于所述半导体基底表面的器件层，所述器件层内包括位于半导体基底表面的器件结构、以及包围所述器件结构的介质层。
可选的，还包括：在形成所述栅极结构之后，在所述沟道插塞的顶部形成若干平行排列的位线；在形成所述导电结构之后，在所述凹槽外围区的导电结构顶部形成若干平行排列的字线，且每一字线与一层导电结构相连接。
可选的，所述绝缘层的层数为2层～130层；所述牺牲层的数量为2层～130层。
可选的，在所述第一开口内形成栅极结构之后，去除所述凹槽外围区的牺牲层；或者，在所述第二开口内形成导电结构之后，去除所述凹槽阵列区的牺牲层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的形成方法中，在衬底内的凹槽底部和侧壁表面形成复合层，所述复合层包括交错重叠的若干层绝缘层和若干层牺牲层；在所述凹槽的阵列区内形成若干贯穿复合才的沟道插塞之后，去除所述凹槽阵列区的牺牲层，在相邻绝缘层之间形成若干第一开口，并在所述第一开口内形成栅极结构；之后，去除所述凹槽外围区的牺牲层，在相邻绝缘层之间形成若干第二开口，并在所述第二开口内形成导电结构。由于能够在凹槽阵列区形成栅极结构之后，再去除凹槽外围区的牺牲层，因此所述外围区若干层重叠的绝缘层具有阵列区的栅极结构进行支撑；或者，能够在凹槽的外围区形成导电结构之后，再去除所述凹槽阵列区的牺牲层，因此所述绝缘层能够由外围区的导电结构进行支撑。由此能够防止悬空的绝缘层发生断裂或坍塌，从而保证了所形成的半导体器件的形貌良好、性能稳定、可靠性提高。
进一步，所述第二开口的形成工艺包括：在所述凹槽外围区的复合层表面形成第二掩膜层；以所述第二掩膜层为掩膜刻蚀去除未被第二掩膜层覆盖的牺牲层，以形成第二开口。而且，所述第二掩膜层覆盖所述凹槽外围区内的部分复合层表面；以所述第二掩膜层为掩膜刻蚀去除未被第二掩膜层覆盖的牺牲层，并在所形成的第二开口内形成导电层；由于仅去除了外围区的部分牺牲层，因此在形成所述第二开口之后，呈悬空状态的绝缘层面积较小，使得所述绝缘层更为稳定，所述悬空的绝缘层难以发生断裂或坍塌，从而保证了所形成的半导体器件的形貌良好、性能稳定。后续再于所述凹槽外围区未形成导电层的区域内，重复上述形成第二掩膜层、去除牺牲层并形成第二开口、以及在所述第二开口内形成导电层的工艺步骤，即能够完全去除所述凹槽外围区的牺牲层，在绝缘层之间形成导电结构；由于每一次去除牺牲层后，悬空的绝缘层面积较小，从而能够防止所述绝缘层发生坍塌或断裂。
进一步，所述第一开口的形成工艺包括：在所述凹槽阵列区的复合层表面形成第一掩膜层；以所述第一掩膜层为掩膜刻蚀去除未被第一掩膜层覆盖的牺牲层，以形成第一开口。而且，所述第一掩膜层覆盖所述凹槽阵列区内的部分复合层表面；以所述第一掩膜层为掩膜刻蚀去除未被第一掩膜层覆盖的牺牲层，并在所形成第一开口内形成栅极结构；由于仅去除了阵列区的部分牺牲层，因此在形成所述第一开口之后，呈悬空状态的绝缘层面积较小，使得所述绝缘层更为稳定，所述悬空的绝缘层难以发生断裂或坍塌，从而保证了所形成的半导体器件的形貌良好、性能稳定。后续再于所述凹槽阵列区未形成栅极结构的区域内，重复上述形成第一掩膜层、去除牺牲层并形成第一开口、以及在所述第一开口内形成栅极结构的工艺步骤，即能够完全去除所述凹槽阵列区的牺牲层，在绝缘层之间形成栅极结构；由于每一次去除牺牲层后，悬空的绝缘层面积较小，从而能够防止所述绝缘层发生坍塌或断裂。
附图说明
图1是现有的三维与非门的闪存存储单元的结构示意图；
图2和图3是本发明一实施例的三维与非门闪存存储单元的形成过程的剖面结构示意图；
图4至图14是本发明另一实施例的半导体结构的形成过程的剖面结示意图。
具体实施方式
如背景技术所述，现有的三维与非门的闪存存储单元的制造工艺复杂，且体积较大，会降低芯片的空间利用率。
经过研究发现，请继续参考图1，在所述三维与非门的闪存存储单元的结构中，除了位于衬底100表面的底层选择栅104、控制栅107、顶层选择栅109、以及沟道通孔内的沟道层113之外，还需要在每一层底层选择栅104、控制栅107或顶层选择栅109表面形成一根或多根字线插塞117，而所述字线插塞117的顶部表面需要形成若干字线119，而每一根字线119需要通过所述字线插塞117与一层底层选择栅104、控制栅107或顶层选择栅109相连接，因此，所述字线119的数量与所述底层选择栅104、控制栅107和顶层选择栅109的数量一致。由于每一层底层选择栅104、控制栅107和顶层选择栅109表面均需要形成字线插塞117，所需形成的字线插塞117的数量较多、密度较大，而且，随着三维与非门的闪存存储单元尺寸的缩小，所需形成的字线插塞的117的直径较小，导致形成所述字线插塞117的工艺难度增大。
为了避免形成大量、且排布密度较高的字线插塞114，本发明一实施例提出了一种三维与非门闪存存储单元的形成方法，如图2和图3所示。
请参考图2，包括：提供衬底200，所述衬底200内具有凹槽(未标示)，所述凹槽包括位于所述凹槽中心的阵列区201、以及位于所述阵列区201周围的外围区202；在所述凹槽的底部和侧壁表面形成复合层203，所述复合层203包括交错重叠的若干层绝缘层230和若干层牺牲层231，且所述复合层203的顶层和底层均为绝缘层230；在所述凹槽的阵列区201内形成若干沟道插塞204，所述沟道插塞204贯穿所述复合层203。
请参考图3，在形成所述沟道插塞204之后，去除所述凹槽内的牺牲层231，在相邻绝缘层230之间形成若干第二开口205。
后续在所述第二开口205内形成栅极结构，即能够形成三维的与非门晶体管阵列。所述栅极结构包括位于所述第二开口205内壁表面和沟道插塞204表面的栅介质层、以及位于所述栅介质层表面的栅极层。其中，所述栅介质层的材料为高K介质材料，所述栅极层的材料为金属；由于在所述凹槽的外围区内，所述若干层重叠的栅极结构位于所述凹槽的侧壁表面，所述部分栅极结构垂直于凹槽底部表面，且所述衬底200表面和位于顶层的绝缘层230表面暴露出所述栅极层的顶部表面；由于所述栅极层的材料为金属，因此，能够在所述栅极层的顶部直接形成字线，即以外围区202的栅极层作为连接阵列区栅极结构的电互连结构，避免了额外在各层栅极结构表面形成导电插塞的步骤，能够使制造工艺简化，而且有利于所形成的三维与非门闪存存储单元的尺寸缩小。
然而，如图3所示，在去除所述牺牲层231之后，若干层绝缘层230除了与所述沟道插塞204相连接的部分进行支撑之外，所述绝缘层230的其余部分均呈悬空状态，而大面积悬空的所述绝缘层230容易发生断裂或坍塌，导致绝缘层230之间的第二开口205形貌被破坏，对后续于第二开口205内形成栅极结构造成影响，容易造成所形成的三维与非门闪存存储单元的性能变差、甚至失效。
为了解决上述问题，本发明提出一种半导体结构的形成方法。其中，在衬底内的凹槽底部和侧壁表面形成复合层，所述复合层包括交错重叠的若干层绝缘层和若干层牺牲层；在所述凹槽的阵列区内形成若干贯穿复合才的沟道插塞之后，去除所述凹槽阵列区的牺牲层，在相邻绝缘层之间形成若干第一开口，并在所述第一开口内形成栅极结构；之后，去除所述凹槽外围区的牺牲层，在相邻绝缘层之间形成若干第二开口，并在所述第二开口内形成导电结构。由于能够在凹槽阵列区形成栅极结构之后，再去除凹槽外围区的牺牲层，因此所述外围区若干层重叠的绝缘层具有阵列区的栅极结构进行支撑；或者，能够在凹槽的外围区形成导电结构之后，再去除所述凹槽阵列区的牺牲层，因此所述绝缘层能够由外围区的导电结构进行支撑。由此能够防止悬空的绝缘层发生断裂或坍塌，从而保证了所形成的半导体器件的形貌良好、性能稳定、可靠性提高。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图14是本发明实施例的半导体结构的形成过程的剖面结示意图。
请参考图4，提供衬底300，所述衬底300内具有凹槽310，所述凹槽310包括位于所述凹槽310中心的阵列区311、以及位于所述阵列区311周围的外围区312。
在本实施例中，所述衬底300包括：半导体基底320、以及位于所述半导体基底320表面的器件层321，所述器件层321内包括位于半导体基底320表面的器件结构322、以及包围所述器件结构322的介质层323。
所述半导体基底320为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)。
所述器件层321内形成有器件结构322，在本实施例中，所述器件结构322包括晶体管的栅极结构，且所述栅极结构两侧的半导体基底320内具有源漏区，而源漏区和栅极结构两侧的半导体基底320内具有浅沟槽隔离结构。所述介质层323覆盖于所述半导体基底320和器件结构322表面，用于使所述器件结构电隔离，所述介质层323的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料、超低K介质材料中的一种或多种。
在本实施例中，所述凹槽310贯穿所述介质层323，且所述凹槽310的底部低于所述半导体基底320的表面，所述凹槽310用于形成三维与非门晶体管阵列，所述三维与非门晶体管阵列用于形成三维与非门闪存存储单元。由于所述三维与非门晶体管阵列形成于所述衬底300的凹槽310内，能够减小所述三维与非门晶体管阵列占据的衬底300表面的空间体积，而且后续形成的复合层中，后续形成的若干层重叠的导电结构能够位于所述凹槽310的侧壁表面，所述导电结构暴露出的顶部表面能够直接形成字线，避免了额外在后续形成的栅极结构表面形成导电插塞的步骤，使所述三维与非门晶体管阵列的形成工艺得到简化。
所述凹槽310的深度大于或等于后续形成的复合层厚度。所述凹槽310的形成工艺包括：在器件层321表面形成图形化的掩膜层；以所述图形化的掩膜层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述介质层323和半导体基底320，形成凹槽310；在形成凹槽310之后，去除所述掩膜层。
在所述凹槽310内，所述阵列区311后续用于形成若干垂直于凹槽310底部表面的沟道插塞，所述外围区312用于形成若干层重叠的导电结构，且所述导电结构的一部分位于凹槽310的侧壁表面，所述部分导电结构垂直于凹槽310的底部表面，能够用于在阵列区311所形成的栅极结构与后续形成的字线之间进行电连接。
在另一实施例中，所述衬底300仅为半导体基底，所述硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，所述凹槽形成于所述半导体基底内。
请参考图5，在所述衬底300表面、以及凹槽310(如图4所示)的侧壁和底部表面沉积绝缘膜331；在所述绝缘膜331表面沉积牺牲膜332；在所述牺牲膜332表面重复沉积绝缘膜331和牺牲膜332的工艺步骤，直至填充满所述凹槽310为止，形成复合膜330，且所述复合膜330的顶部表面为绝缘膜331。
所述复合膜330用于形成复合层，所述绝缘膜331用于形成绝缘层，所述绝缘层用于在后续重叠的栅极结构之间进行电隔离，所述牺牲膜332用于形成牺牲层，所述牺牲层为后续形成的栅极结构占据空间。
所述绝缘膜331和牺牲膜332的材料不同，所述绝缘膜331和牺牲膜332之间具有较高的刻蚀选择性，在后续去除牺牲层时，对绝缘层的损伤较小，以保证所述绝缘层的尺寸精确、形貌良好，从而使后续形成于绝缘层之间栅极结构尺寸精确、形貌良好。此外，所述牺牲膜332需要选用易于被去除，且经过刻蚀工艺之后不易产生副产物残留的材料；所述绝缘膜331的材料为氧化硅，所述牺牲膜332的材料为氮化硅、多晶硅或硅锗；在本实施例中，所述绝缘膜331的材料为氧化硅，所述牺牲膜332的材料为氮化硅。
所述绝缘膜331的厚度为10纳米～100纳米；所述牺牲膜332的厚度为10纳米～100纳米。所述绝缘膜331的层数为2层～130层，所述牺牲膜332的数量为2层～130层，在所述复合膜330内，所述绝缘膜331和牺牲膜332的总层数为4层～260层；其中，由于后续以栅极结构替代所述牺牲膜332，因此，所述牺牲膜332的层数决定了后续形成的栅极结构的层数。在本实施例中，图5示出了4层牺牲膜332、以及5层绝缘膜331。
在另一实施例中，还能够在所述复合膜330表面形成停止层，所述停止层用于定义后续平坦化工艺的停止位置，所述停止层的材料与所述绝缘膜331的材料不同。
请参考图6，对所述复合膜330(如图5所示)进行平坦化，直至暴露出衬底300表面为止，在所述凹槽310(如图4所示)内形成复合层330a。
在所述平坦化工艺之后，所形成的复合层330a包括交错重叠的若干层绝缘层331a和若干层牺牲层332a，且所述复合层330a的顶层和底层均为绝缘层331a。其中，所述阵列区311的牺牲层332a用于为后续形成的栅极结构占据空间，所述外围区312的牺牲层332a用于为后续形成的导电结构占据空间，而所述绝缘层331a用于在相邻两层栅极结构之间或导电结构之间进行电隔离。
在本实施例中，所述平坦化工艺为化学机械抛光工艺，所述化学机械抛光工艺进行至暴露出器件层321内的介质层323表面为止。在一实施例中，所述复合膜330表面还形成由停止层，所述化学机械抛光工艺停止于所述凹槽310内的停止层表面，并且在化学机械抛光工艺之后，以过抛光工艺或刻蚀工艺去除所述绝缘层331a表面的停止层。
在所述凹槽310的阵列区311内，若干层重叠的牺牲层332a位于所述凹槽310底部表面，后续以栅极结构替代所述牺牲层332a，能够在凹槽310的阵列区311底部表面形成若干层重叠的栅极结构；在所述凹槽310的外围区312内，若干层重叠的牺牲层332a位于凹槽310的侧壁表面，即所述外围区312的牺牲层332a垂直于凹槽310的底部表面，后续以导电结构替代所述牺牲层332a之后，能够在凹槽310的外围区312形成于各层栅极结构连接导电结构，且所述导电结构的一部分垂直于凹槽310的底部表面，后续能够直接在所述导电结构的顶部形成字线，从而避免了额外形成于各层栅极结构连接的导电插塞，简化了工艺步骤，且减小了所形成的三维与非门晶体管阵列的空间尺寸。
请参考图7，在所述凹槽310(如图4所示)的阵列区311内形成若干沟道插塞340，所述沟道插塞340贯穿所述复合层330a。
所述沟道插塞340的形成工艺包括：在所述凹槽310阵列区311的复合层330a内形成若干暴露出凹槽310底部表面的通孔；在所述通孔的侧壁表面形成沟道层341；在所述沟道层341表面形成填充满所述通孔的介质层342。所述沟道插塞340的数量大于或等于1个，且当所述沟道插塞340的数量大于1时，所述沟道插塞呈矩形阵列排列。
所述沟道层341作为后续形成的与非门晶体管的沟道区，所述沟道层341的材料为半导体材料，所述半导体材料包括多晶硅、碳化硅、硅锗或锗；所述介质层342用于填充所述通孔，所述介质层342的材料为氧化硅、氮化硅、氮氧化硅或碳氧化硅。
所述通孔的形成工艺包括：在所述复合层330a表面形成图形化的掩膜层，所述图形化的掩膜层暴露出部分凹槽310阵列区311的复合层330a表面；以所述掩膜层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述复合层，直至暴露出凹槽310底部表面为止，形成所述通孔。本实施例中，所述平坦化工艺为化学机械抛光工艺。
所述沟道层341和介质层342的形成工艺包括：在所述复合层330a表面、衬底300表面和通孔的侧壁和底部表面形成沟道膜；在所述沟道膜表面形成填充满通孔的介质膜；平坦化所述介质膜和沟道膜，直至暴露出所述复合层330a和衬底300表面为止，形成介质层342和沟道层341。
在一实施例中，在对所述介质膜和沟道膜进行平坦化工艺之后，回刻蚀部分所述介质层342和沟道层341，在复合层330a内形成开口；在所述开口内形成半导体层，后续形成于所述复合层330a的位线位于所述半导体层表面，所述半导体层用于与所述位线接触，且所述半导体层内还能够掺杂P型或N型离子。
请参考图8，图8是图7沿AA’方向的剖面结构示意图，在所述复合层330a内形成暴露出凹槽310(如图4所示)底部表面的沟槽350。
所述沟槽350的数量为1个或若干个；且当所述沟槽350的数量大于1时，所述若干沟槽350平行排列，且所述沟槽350两侧的复合层330a内分别具有1个或若干个沟道插塞340。
在形成所述沟槽350之后，对所述沟槽350底部的半导体基底320掺杂P型离子或N型离子，在所述沟槽350底部的半导体基底320内形成源线掺杂区，后续在所述源线掺杂区表面形成电互连结构，即能够对所述源线掺杂区施加偏压。
所述沟槽350能够在形成所述通孔的同时形成，还能够在形成所述沟道插塞340之后形成；所述沟槽350的形成工艺包括：在所述复合层330a表面形成图形化的掩膜层，所述图形化的掩膜层暴露出部分复合层330a表面；以所述掩膜层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述复合层，直至暴露出凹槽310底部表面为止，形成所述沟槽350。
请参考图9，在形成所述沟道插塞340之后，去除所述凹槽310(如图4所示)阵列区311的牺牲层332a，在相邻绝缘层331a之间形成若干第一开口361。
所述第一开口361用于形成栅极结构，在去除所述牺牲层332a之后，能够暴露出相邻绝缘层331a之间的沟道层341表面，则后续形成的栅极结构包围所述沟道层341的表面，使所述沟道层341与所述栅极结构相接触的部分能够形成沟道区。
本实施例中，所述第一开口361通过一次刻蚀工艺形成，所述第一开口361的形成工艺包括：在所述复合层330a表面形成第一掩膜层，所述第一掩膜层完全暴露出凹槽310阵列区311的复合层330a表面；以所述第一掩膜层为掩膜，采用各向同性的刻蚀工艺刻蚀所述牺牲层332a，去除未被第一掩膜层覆盖的牺牲层332a，在所述绝缘层331a之间形成若干第一开口361。
所述各向同性的刻蚀工艺为湿法刻蚀工艺或干法刻蚀工艺，所述各向同性的刻蚀工艺在各方向上均具有较高的刻蚀速率，从而能够以平行于衬底300表面的方向对相邻两层绝缘层331a之间的牺牲层332a进行刻蚀。
在本实施例中，所述牺牲层332a的材料为氮化硅；当所述各向同性的刻蚀工艺为湿法刻蚀工艺时，所述湿法刻蚀的刻蚀液包括磷酸；当所述各向同性的刻蚀工艺为干法刻蚀工艺时，所述干法刻蚀工艺包括：刻蚀气体包括CF4、CHF3、C4F8、C4F6、CH2F2中的一种或多种，功率小于100瓦，偏置电压小于10伏。
由于在所述凹槽310的阵列区311内具有沟道插塞340支撑，而所述凹槽310的外围区312内具有未被去除的牺牲层332a支撑，因此，仅通过一次刻蚀工艺去除阵列区311的牺牲层332a之后，呈悬空状态的若干层重叠的绝缘层331a发生断裂或坍塌的风险较低，而仅进行一次刻蚀工艺能够简化工艺、减少工艺时间和成本。
请参考图10，在所述第一开口361(如图9所示)内形成栅极结构381。
所述栅极结构381包括：位于所述第一开口361内壁表面、以及所述沟道插塞340表面的栅介质层；位于所述栅介质层表面的栅极层，所述栅极层填充满所述第一开口361。本实施例中，所述栅介质层的材料为高K介质材料，所述栅极层的材料为金属，所述金属为铜、钨或铝。
所述栅极结构381的形成工艺包括：采用沉积工艺在所述绝缘层331a的顶部表面和侧壁表面、所述第一开口361的内壁表面、以及所述沟槽350(如图8所示)底部表面形成栅介质膜；在所述栅介质膜表面形成填充满所述第一开口361的栅极膜。在本实施例中，所述复合层330a内还形成有沟槽350，所述栅极膜和栅介质膜还会形成于所述沟槽的绝缘层331a侧壁表面和沟槽350的底部表面，因此，需要采用刻蚀工艺去除所述绝缘层331a侧壁表面和所述沟槽350底部表面的栅极膜和栅介质膜，从而在所述第一开口361内形成栅介质层和栅极层。
在另一实施例中，所述第一掩膜层暴露出所述凹槽310(如图4所示)阵列区311内的部分复合层330a表面；以所述第一掩膜层为掩膜，采用各向同性的刻蚀工艺刻蚀所述牺牲层332a，去除未被第一掩膜层覆盖的牺牲层332a，在凹槽310阵列区311的部分绝缘层331a之间形成第一开口；在形成填充满所述第一开口的栅极结构之后，在所述凹槽310阵列区311未形成栅极结构的区域内，重复所述形成第一掩膜层、去除牺牲层332a并形成第一开口、以及在所述第一开口内形成栅极结构的工艺步骤，直至完全去除所述凹槽310阵列区311的牺牲层332a，并在所述凹槽310阵列区311的若干层绝缘层331a之间形成若干栅极结构。
请参考图11，在形成栅极结构381之后，在所述复合层330a表面形成第二掩膜层372，所述第二掩膜层372暴露出所述凹槽310(如图4所示)外围区312内的部分复合层330a表面。
所述第二掩膜层372作为后续刻蚀凹槽310外围区312内部分牺牲层332a的掩膜。所述第二掩膜层272的材料为氧化硅、氮化硅、氮氧化硅、碳氧化硅、无定形碳中的一种或多种；所述第二掩膜层272的形成工艺包括：在所述复合层330a和衬底300表面形成第二掩膜；在所述第二掩膜表面形成图形化的光刻胶层；以所述图形化的光刻胶层为刻蚀所述第二掩膜，直至暴露出复合层330a和衬底300表面为止，形成第二掩膜层272。
请参考图12，以所述第二掩膜层372为掩膜，采用各向同性的刻蚀工艺刻蚀所述牺牲层332a，去除未被第二掩膜层372覆盖的牺牲层332a，在凹槽310(如图4所示)外围区312的部分绝缘层311a之间形成第二开口362。
所述第二开口362内用于形成导电层，后续重复一次或多次形成第二开口和在第二开口内形成导电层的步骤之后，若干导电层能够构成导电结构。由于在凹槽310阵列区311的栅极结构381中，栅极层的材料为金属，而在去除外围区312的牺牲层332a之后，能够暴露出所述栅极层的侧壁表面，使得所述导电结构能够与所述栅极层相接触，后续在所述复合层330a和衬底300的表面形成与所述导电结构顶部连接的位线之后，所述位线能够与所述栅极层电连接。
所述各向同性的刻蚀工艺为湿法刻蚀工艺或干法刻蚀工艺；在本实施例中，所述牺牲层332a的材料为氮化硅；当所述各向同性的刻蚀工艺为湿法刻蚀工艺时，所述湿法刻蚀的刻蚀液包括磷酸；当所述各向同性的刻蚀工艺为干法刻蚀工艺时，所述干法刻蚀工艺包括：刻蚀气体包括CF4、CHF3、C4F8、C4F6、CH2F2中的一种或多种，功率小于100瓦，偏置电压小于10伏。
由于在所述凹槽310的阵列区311内具有栅极结构381支撑，而所述凹槽310的外围区312内具有未被去除的牺牲层332a支撑，因此，在去除外围区312的部分牺牲层332a之后，呈悬空状态的若干层重叠的绝缘层331a的面积较小，能够避免所述绝缘层331a发生坍塌或断裂，有利于保证后续形成于第二开口362内的导电层形貌良好、尺寸精确。
请参考图13，在所述第二开口362(如图12所示)内形成导电层382；
所述导电层382的材料为金属，所述金属为铜、钨、铝、钛、氮化钛、钽、氮化钽中的一种或多种；形成所述导电层382的工艺为化学气相沉积工艺、物理气相沉积工艺、电镀工艺或化学镀工艺，所形成的导电层382位于所述绝缘层331a的顶部表面和侧壁表面和所述第二开口362的内壁表面，且所述导电层382填充满所述第二开口362。
在本实施例中，所述复合层330a内还形成有暴露出凹槽310(如图4所示)底部的沟槽350(如图8所示)，因此，所形成的导电层还会位于所述沟槽350底部表面。在形成所述导电层382之后，还需要采用刻蚀工艺去除所述绝缘层331a侧壁表面和所述沟槽350底部表面的导电层382。
请参考图14，在形成所述导电层382之后，在所述凹槽310(如图4所示)外围区312未形成导电层382的区域内，重复如图11至图13所述的形成第二掩膜层、去除牺牲层并形成第二开口、以及在所述第二开口内形成导电层的工艺步骤，直至完全去除所述凹槽310外围区312的牺牲层332a，并在所述凹槽310外围区312的若干层绝缘层331a之间形成若干导电结构382a，所述衬底300和绝缘层331a表面暴露出所述导电结构382a的顶部表面。
重复形成第二掩膜层、去除牺牲层并形成第二开口、以及在所述第二开口内形成导电层的工艺步骤一次或多次，由于一次均仅去除凹槽310外围区312的部分牺牲层332a，使得呈悬空状的绝缘层332a的面积较小，能够避免所述绝缘层332a发生断裂或坍塌，后续于第二开口内形成的导电层形貌良好、尺寸精确。所述形成第二掩膜层、去除第二开口、以及形成导电层的工艺如图11至图13所述，在此不再赘述。
所形成的导电结构382a的一端与阵列区311内的栅极结构381相连接，从而使所述导电结构382a能够与栅极结构381内的栅极层电连接；而所述导电结构382a的另一端沿所述凹槽310的侧壁延伸至复合层330a的表面，使所述复合层330a和衬底300表面能够暴露出所述导电结构382a的顶部；所述导电结构382的顶部表面能够直接形成位线，从而使避免了额外形成大量与栅极结构连接的导电插塞，使形成所述三维与非门晶体管阵列的工艺步骤简化，并且有利于使所形成的三维与非门晶体管阵列占用的空间体积缩小。
在一实施例中，凹槽外围区的牺牲层仅通过一次刻蚀工艺去除，由于所述外围区呈悬空状态的绝缘层一端由阵列区的栅极结构支撑，也能够绝缘层发生断裂或坍塌的风险降低，而仅通过一次刻蚀工艺去除外围区的牺牲层，能够简化工艺步骤。所述形成第二开口的工艺包括：在所述复合层表面形成第二掩膜层，所述第二掩膜层完全暴露出所述凹槽外围区的复合层表面；以所述第二掩膜层为掩膜，采用各向同性的刻蚀工艺刻蚀所述牺牲层，去除所述未被第二掩膜层覆盖的牺牲层，在所述绝缘层之间形成若干第二开口。
在另一实施例中，还能够在形成沟道插塞340之后，先去除凹槽310外围区312的牺牲层332a，在外围区312的绝缘层331a之间形成导电结构之后，再去除所述凹槽310阵列区311的牺牲层332a，并在阵列区311的绝缘层331a之间形成栅极结构。
在形成所述栅极结构381之后，在所述沟道插塞340的顶部形成若干平行排列的位线；在形成所述导电结构382a之后，在所述凹槽310外围区312的导电结构382a顶部形成若干平行排列的字线，且每一字线与一层导电结构382a相连接。
本实施例中，在衬底内的凹槽底部和侧壁表面形成复合层，所述复合层包括交错重叠的若干层绝缘层和若干层牺牲层；在所述凹槽的阵列区内形成若干贯穿复合才的沟道插塞之后，去除所述凹槽阵列区的牺牲层，在相邻绝缘层之间形成若干第一开口，并在所述第一开口内形成栅极结构；之后，去除所述凹槽外围区的牺牲层，在相邻绝缘层之间形成若干第二开口，并在所述第二开口内形成导电结构。由于能够在凹槽阵列区形成栅极结构之后，再去除凹槽外围区的牺牲层，因此所述外围区若干层重叠的绝缘层具有阵列区的栅极结构进行支撑；或者，能够在凹槽的外围区形成导电结构之后，再去除所述凹槽阵列区的牺牲层，因此所述绝缘层能够由外围区的导电结构进行支撑。由此能够防止悬空的绝缘层发生断裂或坍塌，从而保证了所形成的半导体器件的形貌良好、性能稳定、可靠性提高。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底内具有凹槽，所述凹槽包括位于所述凹槽中心的阵列区、以及位于所述阵列区周围的外围区；
在所述凹槽的底部和侧壁表面形成复合层，所述复合层包括交错重叠的若干层绝缘层和若干层牺牲层，且所述复合层的顶层和底层均为绝缘层；
在所述凹槽的阵列区内形成若干沟道插塞，所述沟道插塞贯穿所述复合层；
在形成所述沟道插塞之后，去除所述凹槽阵列区的牺牲层，在相邻绝缘层之间形成若干第一开口；
在所述第一开口内形成栅极结构；
在形成所述沟道插塞之后，去除所述凹槽外围区的牺牲层，在相邻绝缘层之间形成若干第二开口；
在所述第二开口内形成导电结构，所述衬底和绝缘层表面暴露出所述导电结构的顶部表面。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二开口的形成工艺包括：在所述复合层表面形成第二掩膜层，所述第二掩膜层暴露出凹槽外围区的复合层表面；以所述第二掩膜层为掩膜，采用各向同性的刻蚀工艺刻蚀所述牺牲层，去除所述未被第二掩膜层覆盖的牺牲层，在所述绝缘层之间形成若干第二开口。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第二掩膜层暴露出所述凹槽外围区内的部分复合层表面；以所述第二掩膜层为掩膜，采用各向同性的刻蚀工艺刻蚀所述牺牲层，去除未被第二掩膜层覆盖的牺牲层，在凹槽外围区的部分绝缘层之间形成第二开口；在所述第二开口内形成导电层；在形成所述导电层之后，在所述凹槽外围区未形成导电层的区域内，重复所述形成第二掩膜层、去除牺牲层并形成第二开口、以及在所述第二开口内形成导电层的工艺步骤，直至完全去除所述凹槽外围区的牺牲层，并在所述凹槽外围区的若干层绝缘层之间形成若干导电结构。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一开口的形成工艺包括：在所述复合层表面形成第一掩膜层，所述第一掩膜层暴露出凹槽阵列区的复合层表面；以所述第一掩膜层为掩膜，采用各向同性的刻蚀工艺刻蚀所述牺牲层，去除未被第一掩膜层覆盖的牺牲层，在所述绝缘层之间形成若干第一开口。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述第一掩膜层暴露出所述凹槽阵列区内的部分复合层表面；以所述第一掩膜层为掩膜，采用各向同性的刻蚀工艺刻蚀所述牺牲层，去除未被第一掩膜层覆盖的牺牲层，在凹槽阵列区的部分绝缘层之间形成第一开口；在形成填充满所述第一开口的栅极结构之后，在所述凹槽阵列区未形成栅极结构的区域内，重复所述形成第一掩膜层、去除牺牲层并形成第一开口、以及在所述第一开口内形成栅极结构的工艺步骤，直至完全去除所述凹槽阵列区的牺牲层，并在所述凹槽阵列区的若干层绝缘层之间形成若干栅极结构。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在形成第一开口和第二开口之前，在所述复合层内形成暴露出凹槽底部表面的沟槽。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述沟槽的数量为1个或若干个。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，当所述沟槽的数量大于1时，所述若干沟槽平行排列，且所述沟槽两侧的复合层内分别具有1个或若干个沟道插塞。
9.如权利要求6所述的半导体结构的形成方法，其特征在于，所述导电结构的形成工艺包括：采用沉积工艺在所述绝缘层的顶部表面和侧壁表面、所述第二开口的内壁表面、以及所述沟槽底部表面形成填充满所述第二开口的导电层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述导电结构的形成工艺还包括：刻蚀去除所述绝缘层侧壁表面和所述沟槽底部表面的导电层。
11.如权利要求6所述的半导体结构的形成方法，其特征在于，所述栅极结构包括：位于所述第一开口内壁表面、以及所述沟道插塞表面的栅介质层；位于所述栅介质层表面的栅极层，所述栅极层填充满所述第一开口。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述栅极结构的形成工艺包括：采用沉积工艺在所述绝缘层的顶部表面和侧壁表面、所述第一开口的内壁表面、以及所述沟槽底部表面形成栅介质膜；在所述栅介质膜表面形成填充满所述第一开口的栅极膜；刻蚀去除所述绝缘层侧壁表面和所述沟槽底部表面的栅极膜和栅介质膜，在所述第一开口内形成栅介质层和栅极层。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述沟道插塞的形成工艺包括：在所述凹槽阵列区的复合层内形成若干暴露出凹槽底部表面的通孔；在所述通孔的侧壁表面形成沟道层；在所述沟道层表面形成填充满所述通孔的介质层。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述复合层的形成工艺包括：在所述衬底表面、以及凹槽的侧壁和底部表面沉积绝缘膜；在所述绝缘膜表面沉积牺牲膜；在所述牺牲膜表面重复沉积绝缘膜和牺牲膜的工艺步骤，直至填充满所述凹槽为止，形成复合膜，且所述复合膜的顶部表面为绝缘膜；对所述复合膜进行平坦化，直至暴露出衬底表面为止，在所述凹槽内形成复合层。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，还包括：在所述复合膜表面形成停止层，所述平坦化工艺停止于所述凹槽内的停止层表面；在所述平坦化工艺暴露出所述凹槽内的停止层之后，去除所述绝缘层表面的停止层。
16.如权利要求14所述的半导体结构的形成方法，其特征在于，所述平坦化工艺为化学机械抛光工艺。
17.如权利要求1所述的半导体结构的形成方法，其特征在于，所述衬底包括：半导体基底、以及位于所述半导体基底表面的器件层，所述器件层内包括位于半导体基底表面的器件结构、以及包围所述器件结构的介质层。
18.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在形成所述栅极结构之后，在所述沟道插塞的顶部形成若干平行排列的位线；在形成所述导电结构之后，在所述凹槽外围区的导电结构顶部形成若干平行排列的字线，且每一字线与一层导电结构相连接。
19.如权利要求1所述的半导体结构的形成方法，其特征在于，所述绝缘层的层数为2层～130层；所述牺牲层的数量为2层～130层。
20.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述第一开口内形成栅极结构之后，去除所述凹槽外围区的牺牲层；或者，在所述第二开口内形成导电结构之后，去除所述凹槽阵列区的牺牲层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410431686.XA CN105448840B (zh) | 2014-08-28 | 2014-08-28 | 半导体结构的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410431686.XA CN105448840B (zh) | 2014-08-28 | 2014-08-28 | 半导体结构的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105448840A true CN105448840A (zh) | 2016-03-30 |
| CN105448840B CN105448840B (zh) | 2019-01-22 |
Family
ID=55558878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410431686.XA Active CN105448840B (zh) | 2014-08-28 | 2014-08-28 | 半导体结构的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105448840B (zh) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107302004A (zh) * | 2016-04-05 | 2017-10-27 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN107482012A (zh) * | 2017-08-31 | 2017-12-15 | 长江存储科技有限责任公司 | 三维存储器及其制作方法 |
| CN108598080A (zh) * | 2017-03-13 | 2018-09-28 | 中芯国际集成电路制造(上海)有限公司 | 三维闪存器件及其制造方法 |
| CN111180462A (zh) * | 2018-11-09 | 2020-05-19 | 爱思开海力士有限公司 | 存储器装置以及制造该存储器装置的方法 |
| CN113035870A (zh) * | 2021-03-01 | 2021-06-25 | 长鑫存储技术有限公司 | 半导体结构的制造方法 |
| CN113644066A (zh) * | 2020-04-27 | 2021-11-12 | 长鑫存储技术有限公司 | 半导体结构及其形成方法、存储器及其形成方法 |
| WO2022033126A1 (zh) * | 2020-08-14 | 2022-02-17 | 长鑫存储技术有限公司 | 一种半导体器件及其制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110227141A1 (en) * | 2010-03-16 | 2011-09-22 | Samsung Electroncis Co., Ltd. | Non-volatile memory devices having vertical channel structures and related fabrication methods |
| US20130017629A1 (en) * | 2011-07-11 | 2013-01-17 | Samsung Electronics Co., Ltd. | Methods of manufacturing three-dimensional semiconductor devices |
| CN103681680A (zh) * | 2012-08-31 | 2014-03-26 | 爱思开海力士有限公司 | 半导体器件及其制造方法 |
-
2014
- 2014-08-28 CN CN201410431686.XA patent/CN105448840B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110227141A1 (en) * | 2010-03-16 | 2011-09-22 | Samsung Electroncis Co., Ltd. | Non-volatile memory devices having vertical channel structures and related fabrication methods |
| US20130017629A1 (en) * | 2011-07-11 | 2013-01-17 | Samsung Electronics Co., Ltd. | Methods of manufacturing three-dimensional semiconductor devices |
| CN103681680A (zh) * | 2012-08-31 | 2014-03-26 | 爱思开海力士有限公司 | 半导体器件及其制造方法 |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107302004B (zh) * | 2016-04-05 | 2020-04-07 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN107302004A (zh) * | 2016-04-05 | 2017-10-27 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN108598080B (zh) * | 2017-03-13 | 2020-12-18 | 中芯国际集成电路制造(上海)有限公司 | 三维闪存器件及其制造方法 |
| CN108598080A (zh) * | 2017-03-13 | 2018-09-28 | 中芯国际集成电路制造(上海)有限公司 | 三维闪存器件及其制造方法 |
| US10734397B2 (en) | 2017-08-31 | 2020-08-04 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory devices and fabricating methods thereof |
| CN110896667A (zh) * | 2017-08-31 | 2020-03-20 | 长江存储科技有限责任公司 | 三维存储器件及其制作方法 |
| WO2019042036A1 (en) * | 2017-08-31 | 2019-03-07 | Yangtze Memory Technologies Co., Ltd. | THREE DIMENSIONAL MEMORY DEVICES AND METHODS OF MAKING SAME |
| CN107482012B (zh) * | 2017-08-31 | 2018-07-27 | 长江存储科技有限责任公司 | 三维存储器及其制作方法 |
| CN107482012A (zh) * | 2017-08-31 | 2017-12-15 | 长江存储科技有限责任公司 | 三维存储器及其制作方法 |
| CN110896667B (zh) * | 2017-08-31 | 2021-03-23 | 长江存储科技有限责任公司 | 三维存储器件及其制作方法 |
| CN111180462A (zh) * | 2018-11-09 | 2020-05-19 | 爱思开海力士有限公司 | 存储器装置以及制造该存储器装置的方法 |
| CN111180462B (zh) * | 2018-11-09 | 2023-10-24 | 爱思开海力士有限公司 | 存储器装置以及制造该存储器装置的方法 |
| CN113644066A (zh) * | 2020-04-27 | 2021-11-12 | 长鑫存储技术有限公司 | 半导体结构及其形成方法、存储器及其形成方法 |
| CN113644066B (zh) * | 2020-04-27 | 2023-09-29 | 长鑫存储技术有限公司 | 半导体结构及其形成方法、存储器及其形成方法 |
| WO2022033126A1 (zh) * | 2020-08-14 | 2022-02-17 | 长鑫存储技术有限公司 | 一种半导体器件及其制备方法 |
| CN113035870A (zh) * | 2021-03-01 | 2021-06-25 | 长鑫存储技术有限公司 | 半导体结构的制造方法 |
| CN113035870B (zh) * | 2021-03-01 | 2022-06-24 | 长鑫存储技术有限公司 | 半导体结构的制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN105448840B (zh) | 2019-01-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN106876397B (zh) | 三维存储器及其形成方法 | |
| US10418374B2 (en) | Vertical memory devices | |
| CN109786387B (zh) | 存储器及其形成方法、存储器的存储单元的选择方法 | |
| KR102528754B1 (ko) | 메모리 장치 및 그 형성 방법 | |
| CN105448840A (zh) | 半导体结构的形成方法 | |
| CN109390285B (zh) | 接触结构及其制作方法 | |
| US7670909B2 (en) | Method for fabricating semiconductor device with vertical channel transistor | |
| CN110707083B (zh) | 半导体存储装置及其形成方法 | |
| KR102120163B1 (ko) | 셀형 플로팅 게이트 테스트 구조물 | |
| US8643076B2 (en) | Non-volatile memory device and method for fabricating the same | |
| KR101892709B1 (ko) | 감소된 라인저항을 갖는 수직형 게이트 소자 | |
| US20160133630A1 (en) | Vertical memory devices and methods of manufacturing the same | |
| CN106206445B (zh) | 存储器结构的形成方法 | |
| CN105448841A (zh) | 半导体结构的形成方法 | |
| CN110061001B (zh) | 半导体元件及其制作方法 | |
| US11430800B2 (en) | Vertical semiconductor devices | |
| JP2022539668A (ja) | 半導体デバイス | |
| CN111312720A (zh) | 垂直半导体器件 | |
| CN112466888A (zh) | 半导体器件结构中多晶硅材料填充及3d nand存储器制备方法 | |
| US8217449B2 (en) | Semiconductor device and method for forming the same | |
| US9640432B2 (en) | Memory device structure and fabricating method thereof | |
| CN105789179A (zh) | 动态随机存取存储器的有源区接触窗及其制造方法 | |
| KR20120128518A (ko) | 반도체 소자의 제조 방법 | |
| US8334556B2 (en) | DRAM semiconductor device with pad electrode | |
| US9276001B2 (en) | Semiconductor device and method for manufacturing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |