KR101892709B1 - 감소된 라인저항을 갖는 수직형 게이트 소자 - Google Patents
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Abstract
본 발명에 따른 반도체 소자는 주표면을 갖는 기판과, 제 1 도전영역, 제 2 도전영역 및 상기 제 1 도전영역과 상기 제 2 도전영역 사이에 구비되는 채널영역을 정의하며, 상기 기판의 주표면에 대하여 수직으로 연장된 제 1 필라와, 상기 제 1 필라의 상기 채널영역 상부에 구비되는 제 1 게이트와, 상기 제 1 필라의 하부에 제 1 방향으로 연장되고, 상기 제 1 게이트에 제 1 컨트롤 시그널을 제공하는 매립 워드라인 및 상기 제 1 컨트롤 시그널이 상기 매립 워드라인을 통하여 상기 제 1 게이트에 인가되도록 제 1 게이트와 매립 워드라인을 연결하는 제 1 인터포저를 포함하는 것을 특징으로 한다.
Description
본 발명은 수직형 게이트를 갖는 반도체 소자 및 그 형성 방법에 관한 것이다.
지난 수년동안, 반도체 소자는 놀라운 발전과 개발을 지속해왔다. MOS(Metal-Oxide-Semiconductor) 트랜지스터의 사이즈는 매 2년마다 2배로 감소되어 1/2로 줄어든다. 게이트 길이(또는 게이트 사이즈)는 반도체 소자 스케일링을 위한 매우 중요한 파라미터중에 하나이다. 작아지는 게이트 길이는 패킹 밀도를 높이고, 소자특성을 빠르게 한다. 이는 낮은 전압에서 동작을 가능하게 한다. 트랜지스터의 계속된 스케일링은 최신의 정보 기술에 폭발적인 성장을 가능하게 한다.
현재, 20nm의 게이트 길이를 갖는 반도체 소자가 만들어지고 있다. 머지않아 게이트 길이는 훨씬 더 줄어들 것이고, 10nm에 근접하게 될 것이다. 그러나, 단지 소자의 사이즈가 줄어듦에 기반한 이러한 스케일링은 영원히 지속될수 없다.
고밀도의 칩을 필요로하기 때문에 DRAM 산업이 게이트의 스케일링에 앞장서왔다. 플래너 방향으로 사이즈의 감소가 한계에 다다랐기 때문에 현재 DRAM 제조사들은 수직방향으로 소자의 스케일링을 시험하고 있다. 개발되고 있는 수직형 게이트 트랜지스터의 예는 수직형 서라운딩 게이트 트랜지스터(VSGT)이다. VSGT는 반도체 필라를 갖는 전형적인 MOSFET(Metal-Oxide-Semiconductor Field effect transistor)이다. 소스, 드레인과 채널이 수직방향을 따라 필라에 정의된다. 게이트는 필라의 채널영역 주위를 둘러싼다. 그래서 그 이름은 수직형 서라운딩 게이트 트랜지스터이다.
다른 이점 중에서, 수직형 게이트는 현재의 8F2 또는 6F2의 셀 디자인과 비교했을 때, 훨씬 감소된 메모리 셀 디자인인 4F2의 사용을 가능하게 한다. 여기서 F는 반도체 소자 패턴의 최소선폭을 일컫는다. 수직형 트랜지스터 기술의 컴팩트 셀 디자인은 고집적으로 패키지된 반도체 소자의 구현을 가능하게 한다. 그러나, 수직형 트랜지스터 기술이 대량생산에 도입되는 것은 많은 문제를 해결해야할 지 모른다. 이러한 문제 중 하나는 셀 사이즈 감소를 위해서 게이트를 얇게 형성하면서 워드 라인 저항을 상대적으로 낮게 유지해야 하는 것이다.
본 발명은 수직형 채널 트랜지스터를 갖는 반도체 소자 및 그 형성 방법에 관한 것으로, 보다 구체적으로는 필라 상부에 형성된 게이트로부터 이격된 워드라인을 포함하는 반도체 소자 및 그 형성 방법에 관한 것이다.
본 발명에 따른 반도체 소자는 주표면을 갖는 기판과, 제 1 도전영역, 제 2 도전영역 및 상기 제 1 도전영역과 상기 제 2 도전영역 사이에 구비되는 채널영역을 정의하며, 상기 기판의 주표면에 대하여 수직으로 연장된 제 1 필라와, 상기 제 1 필라의 상기 채널영역 상부에 구비되는 제 1 게이트와, 상기 제 1 필라의 하부에 제 1 방향으로 연장되고, 상기 제 1 게이트에 제 1 컨트롤 시그널을 제공하는 매립 워드라인 및 상기 제 1 컨트롤 시그널이 상기 매립 워드라인을 통하여 상기 제 1 게이트에 인가되도록 상기 제 1 게이트와 상기 매립 워드라인을 연결하는 제 1 인터포저를 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 인터포저와 상기 제 1 게이트는 서로 다른 전도성을 갖는 것을 특징으로 한다.
그리고, 상기 제 1 인터포저는 상기 매립 워드라인과 연결되는 제 1 부분, 상기 제 1 게이트와 연결되는 제 2 부분을 포함하되, 상기 제 1 부분과 상기 제 2 부분은 상기 매립 워드라인과 상기 제 1 게이트 사이에서 상기 제 1 컨트롤 시그널용 신호 경로를 제공하기 위해 서로 연결되는 것을 특징으로 한다.
그리고, 상기 제 1 인터포저의 상기 제 1 부분과 상기 제 2 부분은 서로 다른 공정에 의해 형성되는 것을 특징으로 한다.
그리고, 상기 제 1 인터포저의 상기 제 1 부분과 상기 제 2 부분은 서로 다른 전도성을 갖는 것을 특징으로 한다.
그리고, 상기 제 1 인터포저의 상기 제 1 부분과 상기 제 2 부분은 동일한 전도성을 갖는 것을 특징으로 한다.
그리고, 상기 기판의 주표면에 대해 수직으로 연장되고, 제 1 도전영역 및 제 2 도전영역, 상기 제 1 도전영역 및 상기 제 2 도전영역 사이에 구비되는 채널영역을 포함하는 제 2 필라와, 상기 제 2 필라의 채널 영역 상부에 구비되는 제 2 게이트와, 상기 제 2 컨트롤 시그널이 상기 매립 워드라인을 통하여 상기 제 2 게이트에 인가되도록 상기 제 2 게이트와 상기 매립 워드라인을 연결하는 제 2 인터포저를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 인터포저의 상기 제 2 부분은 상기 제 1 필라와 상기 제 2 필라의 상기 제 1 게이트와 상기 제 2 게이트에 연결되는 것을 특징으로 한다.
그리고, 상기 제 1 게이트는 상기 제 1 필라의 채널영역에서 상기 제 1 필라를 감싸는 것을 특징으로 한다.
그리고, 상기 제 1 게이트는 상기 제 1 필라의 적어도 한 면 또는 두 면 상에 구비되는 것을 특징으로 한다.
그리고, 상기 제 1 게이트와 상기 제 2 게이트는 각각 제 1 도전물질을 포함하고, 상기 제 1 인터포저는 상기 제 1 도전물질과 상이한 제 2 도전물질을 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 도전물질은 티타늄 질화물이고, 상기 제 2 도전물질은 텅스텐인 것을 특징으로 한다.
그리고, 상기 제 1 필라 하부로 제 2 방향으로 연장되며, 제 1 필라의 상기 제 2 도전영역과 연결되는 매립 비트라인을 더 포함하되, 상기 제 2 방향은 상기 제 1 방향과 달라서 상기 매립 워드라인과 상기 매립 비트라인이 다른 방향으로 연장되고, 오버랩 영역을 정의하는 것을 특징으로 한다.
그리고, 상기 매립 워드라인은 수직길이와 측면길이를 가지되, 상기 수직길이는 상기 측면길이보다 큰 것을 특징으로 한다.
그리고, 상기 매립 워드라인의 측면길이에 대한 수직길이의 비는 1.5 또는 1.5보다 큰 것을 특징으로 한다.
그리고, 상기 제 1 인터포저는 상기 제 1 필라 및 상기 제 2 필라 사이에 정의된 공간에 구비되고, 상기 제 1 게이트 및 상기 제 2 게이트 각각은 티타늄 질화물을 포함하며, 상기 제 1 인터포저 및 상기 제 2 인터포저는 각각 텅스텐을 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 필라의 저부로 상기 제 2 방향으로 연장되되, 상기 제 2 필라의 제 2 도전영역과 연결되는 제 2 매립 비트라인을 더 포함하되, 상기 제 2 방향은 상기 제 1 방향과 달라서 매립 워드라인과 상기 제 2 매립 비트라인은 서로 다른 방향으로 연장되고, 제 2 오버랩 영역을 정의하는 것을 특징으로 한다.
그리고, 상기 제 1 인터포저는 상기 매립 워드라인과 연결되도록 상기 제 1 매립 비트라인과 상기 제 2 매립 비트라인 사이에 정의된 공간을 통해 연장되는 것을 특징으로 한다.
그리고, 상기 기판의 주표면에 대하여 수직하게 연장되고, 제 1 도전영역 및 제 2 도전영역, 상기 제 1 도전영역 및 상기 제 2 도전영역 사이에 구비되는 채널영역을 포함하는 제 3 필라 및 상기 제 3 필라의 상기 채널영역에 구비되는 제 3 게이트를 더 포함하되, 상기 제 1 인터포저는 상기 제 1 필라 및 상기 제 2 필라 사이에 정의된 제 1 공간내에 구비되고, 상기 제 2 인터포저는 상기 제 2 필라 및 상기 제 3 필라 사이에 정의된 공간에 내에 구비되는 것을 특징으로 한다.
그리고, 상기 소자는 4F2 수치를 갖는 것을 특징으로 한다.
그리고, 상기 제 1 필라 하부에 상기 제 2 방향으로 연장되고, 상기 제 2 필라의 상기 제 2 도전영역에 연결되는 제 1 매립 비트라인을 더 포함하되, 상기 제 2 방향은 상기 제 1 방향과 달라서 상기 매립 워드라인과 상기 제 1 매립 비트라인은 서로 다른 방향으로 연장되어 제 1 오버랩 영역을 정의하고, 상기 제 2 필라 하부에 상기 제 2 방향으로 연장되고, 상기 제 2 필라의 상기 제 2 도전영역에 연결되는 제 2 매립 비트라인을 더 포함하되, 상기 제 2 방향은 상기 제 1 방향과 달라서 상기 매립 워드라인과 상기 제 2 매립 비트라인은 서로 다른 방향으로 연장되고 제 2 오버랩 영역을 정의하고, 상기 제 3 필라 하부에 상기 제 2 방향으로 연장되고, 상기 제 3 필라의 상기 제 2 도전영역에 연결되는 제 3 매립 비트라인을 더 포함하되, 상기 제 2 방향은 상기 제 1 방향과 달라서 상기 매립 워드라인과 상기 제 3 매립 워드라인은 서로 다른 방향으로 연장되고 제 3 오버랩 영역을 정의하고, 상기 제 1 매립 비트라인과 상기 제 2 매립 비트라인은 이들 사이의 공간을 정의하고, 상기 제 1 인터포저는 상기 제 1 매립 비트라인과 상기 제 2 매립 비트라인 사이에 정의된 공간을 통하여 상기 제 1 매립 비트라인과 상기 제 2 매립 비트라인 저부에 구비되는 매립 워드라인과 연결되며, 상기 제 2 매립 비트라인 및 상기 제 3 매립 비트라인은 이들 사이의 공간을 정의하고, 상기 제 2 인터포저는 상기 제 2 매립 비트라인과 상기 제 3 매립 비트라인 사이에 정의된 공간을 통하여 제 2 매립 비트라인과 상기 제 3 매립 비트라인 저부에 구비되는 매립 워드라인과 연결되는 것을 특징으로 한다.
그리고, 상기 제 1 매립 비트라인, 상기 제 2 매립 비트라인 및 상기 제 3 매립 비트라인과 상기 제 1 필라, 상기 제 2 필라 및 상기 제 3 필라 사이에 구비되는 도핑된 실리콘 레이어를 포함하는 것을 특징으로 한다.
그리고, 상기 소자는 디램소자인 것을 특징으로 한다.
그리고, 상기 매립 워드라인은 제 1 기판에 형성되고, 상기 제 1 매립 비트라인, 상기 제 2 매립 비트라인 및 상기 제 3 매립 비트라인은 제 2 기판에 형성되되, 상기 제 1 기판과 상기 제 2 기판은 상기 제 1 필라, 상기 제 2 필라 및 상기 제 3 필라가 구비된 상기 기판의 상기 주표면을 정의하기 위해 접착된 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 소자는 제 1 방향으로 연장되며, 서로 평행하게 구비되는 다수의 제 1 도전라인과, 상기 제 1 도전라인 상부에 서로 평행하게 구비되며, 제 2 방향으로 연장되는 다수의 제 2 도전라인과, 상기 제 1 도전라인 및 상기 제 2 도전라인 상에 구비되며, 제 1 도전영역 및 제 2 도전영역, 상기 제 1 도전영역 및 상기 제 2 도전영역 사이에 구비되는 채널영역을 각각 정의하는 다수의 필라와, 상기 각각의 필라의 상기 채널영역 상에 구비되는 다수의 게이트 및 제 1 컨트롤 시그널이 상기 제 1 도전라인에서 하나 또는 그 이상의 상기 게이트로 인가되도록 상기 제 1 도전라인과 하나 또는 그 이상의 게이트를 연결하는 다수의 인터포저를 포함하는 것을 특징으로 한다.
그리고, 상기 게이트는 제 1 도전물질을 포함하고, 상기 인터포저는 제 1 도전물질과 상이한 제 2 도전물질을 포함하는 것을 특징으로 한다.
그리고, 상기 각각의 인터포저는 셀 어레이에서 동일한 열(row)방향으로 인접한 두개의 필라로부터 공간에 구비되는 것을 특징으로 한다.
그리고, 상기 게이트는 티타늄 질화물을 포함하고, 상기 인터포저는 텅스텐을 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 도전라인은 매립 워드라인이고, 상기 제 2 도전라인은 매립 비트라인이며, 상기 각 매립 워드라인은 수직길이와 측면길이를 갖고, 상기 수직길이는 상기 측면길이보다 큰 것을 포함하는 것을 특징으로 한다.
그리고, 상기 매립 워드라인의 측면길이에 대한 수평길이의 비는 1.5 또는 1.5 보다 큰 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따른 반도체 소자는 주표면을 갖는 기판과 상기 기판의 주표면에 대하여 수직으로 연장되고, 제 1 도전영역, 제 2 도전영역 및 상기 제 1 도전영역과 상기 제 2 도전영역 사이에 구비되는 채널영역을 정의하는 제 1 필라와, 상기 제 1 필라의 채널영역에 구비되는 제 1 게이트와, 상기 기판의 주표면에 대하여 수직으로 연장되고, 제 1 도전영역, 제 2 도전영역 및 상기 제 1 도전영역과 상기 제 2 도전영역 사이에 구비되는 채널영역을 정의하는 제 2 필라와, 상기 제 2 필라의 채널영역에 구비되는 제 2 게이트와, 상기 제 1 필라 및 상기 제 2 필라 저부에 제 1 방향으로 연장되고, 상기 제 1 게이트에 제 1 컨트롤 시그널을 인가하도록 구비되는 제 1 매립 워드라인과, 상기 제 1 매립 워드라인을 통하여 상기 제 1 컨트롤 시그널이 상기 제 1 게이트에 인가되도록 상기 제 1 매립 워드라인과 연결되는 제 1 인터포저와, 상기 제 1 필라 및 상기 제 2 필라 저부에 상기 제 1 매립 워드라인과 평행하도록 연장되며, 상기 제 2 게이트에 제 2 컨트롤 시그널을 인가하도록 구비되는 제 2 매립 워드라인 및 상기 제 2 매립 워드라인을 통하여 상기 제 2 컨트롤 시그널이 상기 제 2 게이트에 인가되도록 상기 제 2 매립 워드라인과 연결되는 제 2 인터포저를 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 형성 방법은 물질층 상부에 제 1 방향으로 연장되는 매립 워드라인을 형성하는 단계와, 상기 매립 워드라인 상부에서 상기 매립 워드라인과 적어도 한 층의 절연막으로 이격되고, 상기 제 1 방향과 상이한 제 2 방향으로 연장되는 매립 비트라인을 형성하는 단계와, 상기 매립 워드라인과 상기 매립 비트라인 사이에 수직으로 연장되며, 제 1 도전영역, 제 2 도전영역 및 상기 제 1 도전영역과 상기 제 2 도전영역 사이에 구비되는 채널영역을 정의하는 필라를 형성하는 단계와, 상기 필라 상부에 게이트 절연막을 형성하는 단계와, 상기 필라의 채널 영역의 상기 게이트 절연막 상부에 게이트를 형성하는 단계 및 상기 매립 워드라인을 통하여 제 1 컨트롤 시그널이 상기 게이트로 인가되도록 상기 게이트와 상기 매립 워드라인을 연결하는 인터포저를 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 물질층은 제 1 기판이고, 상기 매립 워드라인은 상기 제 1 기판에 형성되고, 상기 매립 비트라인은 제 2 기판에 형성되는 것을 포함하고, 결합된 기판을 얻기 위해 상기 제 1 기판과 상기 제 2 기판을 접착시키는 단계를 더 포함하되, 상기 결합된 기판의 주표면에 상기 필라가 형성되는 것을 특징으로 한다.
그리고, 상기 게이트 절연막 상에 게이트 물질을 형성하는 단계와, 상기 게이트 물질 상부에 절연막을 형성하는 단계와, 상기 절연막으로 상기 게이트 물질의 저부가 덮히는동안 상기 게이트 물질의 상부가 노출되도록 상기 절연막을 식각하는 단계와, 게이트를 정의하는 상기 게이트 물질의 저부를 남겨 상기 게이트 물질의 상부를 식각하는 단계와, 상기 매립 워드라인의 일부가 노출되도록 상기 절연막을 식각하는 단계와, 상기 매립 워드라인의 노출부분과 연결되도록 제 1 도전물질을 증착하는 단계 및 상기 게이트와 연결되도록 상기 제 1 도전물질 상부에 제 2 도전물질을 증착하는 단계를 포함하되, 상기 제 1 도전물질 및 상기 제 2 도전물질은 인터포저를 정의하는 것을 특징으로 한다.
그리고, 상기 게이트 물질 상부에 절연막을 증착하기 이전 상기 게이트 물질 상부에 절연막을 형성하는 단계를 더 포함하되, 상기 절연막은 SOD(spin on dielectric)을 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 도전물질 및 상기 제 2 도전물질은 텅스텐을 포함하는 것을 특징으로 한다.
그리고, 상기 게이트 물질은 티타늄 질화물을 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 도전물질 및 상기 제 2 도전물질은 서로 다른 도전물질을 포함하는 것을 특징으로 한다.
본 발명은 트렌지스터의 게이트로부터 이격되도록 매립 워드라인이 구비되는데, 매립 워드라인은 필라 하부에 위치하기 때문에 워드라인과 인접한 도전구성물(예를들면 필라 구조물 상부에 구비된 캐패시터)사이에 기생 캐패시턴스는 게이트 콘택 라인으로서 필라의 중앙부에 형성된 워드라인을 갖는 수직형 게이트 소자에 비하여 감소될 수 있다. 또한, 저장전극 콘택과 워드라인 사이에 돌발적인 브릿지의 발생을 방지할 수 있다. 게다가, 매립 비트라인이 필라 구조물이 형성되기 이전에 형성되기 때문에, 매립 비트라인의 형성 과정에서 필라의 쓰러짐이 감소될 수 있다.
도 1은 복수의 뱅크를 갖는 메모리 소자(예를들어 DRAM)를 나타낸 도면.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 워드라인의 형성 방법을 나타낸 도면들.
도 2d는 도 2a 내지 도 2c의 방법을 사용하여 제 1 기판 상에 형성된 워드라인을 형성된 후의 결과물을 나타낸 사시도.
도 3a 및 도 3b는 본 발명의 실시예에 따른 비트라인의 형성 방법을 나타낸 도면들.
도 3c는 도 3a 내지 도 3b의 방법을 이용하여 제 2 기판상에 형성된 비트라인을 형성된 후의 결과물을 나타낸 사시도.
도 4a 내지 도 4l은 본 발명의 실시예에 따른 수직형 게이트 트랜지스터, 매립 비트라인 및 매립 워드라인을 갖는 반도체 소자의 형성 방법을 나타낸 도면들.
도 5a는 본 발명의 실시예에 따라 게이트 물질이 식각된 필라를 나타낸 사시도.
도 5b는 본 발명의 실시예에 따른 에치백 단계 이후 제 1 도전물질과 게이트를 포함하는 필라를 나타낸 사시도.
도 5c는 본 발명의 실시예에 따른 CMP/에치백 단계 이후 상부 인터포저(interposer)와 제 1 인터포저, 게이트를 포함하는 필라를 나타낸 사시도.
도 5d는 본 발명의 실시예에 따라 상부 인터포저를 형성한 후의 셀 영역을 나타낸 평면도.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 워드라인의 형성 방법을 나타낸 도면들.
도 2d는 도 2a 내지 도 2c의 방법을 사용하여 제 1 기판 상에 형성된 워드라인을 형성된 후의 결과물을 나타낸 사시도.
도 3a 및 도 3b는 본 발명의 실시예에 따른 비트라인의 형성 방법을 나타낸 도면들.
도 3c는 도 3a 내지 도 3b의 방법을 이용하여 제 2 기판상에 형성된 비트라인을 형성된 후의 결과물을 나타낸 사시도.
도 4a 내지 도 4l은 본 발명의 실시예에 따른 수직형 게이트 트랜지스터, 매립 비트라인 및 매립 워드라인을 갖는 반도체 소자의 형성 방법을 나타낸 도면들.
도 5a는 본 발명의 실시예에 따라 게이트 물질이 식각된 필라를 나타낸 사시도.
도 5b는 본 발명의 실시예에 따른 에치백 단계 이후 제 1 도전물질과 게이트를 포함하는 필라를 나타낸 사시도.
도 5c는 본 발명의 실시예에 따른 CMP/에치백 단계 이후 상부 인터포저(interposer)와 제 1 인터포저, 게이트를 포함하는 필라를 나타낸 사시도.
도 5d는 본 발명의 실시예에 따라 상부 인터포저를 형성한 후의 셀 영역을 나타낸 평면도.
본 발명은 수직형 게이트 트랜지스터를 포함하는 반도체 소자 및 그 형성 방법에 관한 것으로, 보다 구체적으로는 워드라인과 게이트가 서로 이격되어 형성된 반도체 소자 및 그 형성 방법에 관한 것이다. 본 발명의 반도체 소자는 메모리 소자 및 비메모리 소자를 포함하고, 본 발명은 특히 어떠한 반도체 소자 형태에 한정되지 않는다.
본 발명은 수직 트랜지스터를 정의하는 필라 하부에 워드라인이 제공된다. 게이트 커낵터(connector)(또는 인터포저(interposer))는 워드라인을 필라에 형성된 상응하는 게이트에 연결하는데 사용된다. 게이트와 워드라인이 서로 이격되어 형성되기 때문에 셀 사이즈가 감소하고 필라가 가까워짐에 따라 워드라인의 두께는 감소될 필요가 없다. 따라서, 필라가 가깝게 놓여도 워드라인은 감당할 정도의 워드라인의 저항을 유지할 수 있는 충분한 두께로 형성될 수 있다. 비트라인(또는 매립 비트라인)과 워드라인(또는 매립 워드라인)은 필라하부에 제공된다. 비트라인은 제 1 기판에 형성되고 워드라인은 제 2 기판에 형성된다. 제 1 기판과 제 2 기판은 결합된 기판 결과물에 매립 비트라인과 매립 워드라인을 형성하기 위하여 서로 결합되어 있다. 그 후 필라는 매립 비트라인 및 매립 워드라인 상부에 반도체 물질이 식각되어 형성된다.
도 1은 복수의 뱅크(102)를 갖는 메모리 소자(100), 예를들어 DRAM을 나타낸 도면이다. 각 뱅크(102)는 하나 또는 이보다 더 많은 셀 영역(또는 매트, 104) 및 하나 또는 이보다 더 많은 주변회로 영역(106)을 포함한다. 메모리 셀은 셀 영역(104)내의 컬럼(108)과 로우(110) 어레이 내에 형성된다. 컨트롤 회로는 주변회로 영역(106)에서 제공된 메모리 셀을 액세스(access)하는데 사용된다. 구현에 있어서, 메모리 소자(100)는 8개의 뱅크(102)를 포함하고, 각 뱅크(102)는 주변회로 영역(106)에 의해 분리된 네 개의 셀 영역(104)을 포함한다.
컬럼(108)은 비트라인에 대응되고, 로우(110)는 워드라인에 대응된다. 비트라인은 셀 영역(104)의 아래부터 위까지 실질적으로 연장된 도전성의 라인 패턴이다. 워드 라인은 셀 영역의 일측에서 타측(예를들어, 셀 영역의 오른쪽에서부터 왼쪽)으로 측면으로 실질적으로 연장된 도전성의 라인패턴이다. 비트라인과 워드라인의 교차점에는 메모리 셀의 어드레스가 정의된다. 여기서, 비트라인과 워드라인과 관련된 "교차점"은 소자의 동작을 불가능하게 만들기 때문에 두 라인 사이의 물리적 콘택을 의미하는 것이 아니라는 것을 당업자는 용이하게 이해할 수 있다. 바람직하게는 "교차점"은 상부에서 보았을 때 비트라인과 워드라인이 교차(또는 오버랩)하는 것을 나타낸다.
디램에서 메모리 셀은 데이터 비트 당 하나의 트랜지스터와 하나의 캐패시터로 이루어진 전하 축적 셀이다. 트랜지스터는 저장되어야 하는 정보에 따라 캐패시터로부터 전하를 방전시키거나 저장시키기 위해 턴 온/오프된다. 워드라인은 트랜지스터의 동작을 컨트롤 하기 위해서 컨트롤 시그널(또는 전압 시그널)을 트랜스터의 게이트에 인가된다. 전형적으로 셀 영역에서 동일한 로우(row)의 게이트는 동일한 워드라인의 일부로 형성된다. 따라서, 일반적인 디램 소자에서 워드라인은 "게이트 콘택 라인"이라고 지칭된다.
이 워드라인(또는 게이트 콘택 라인)은 업체들로부터 현재 개발되고 있는 수직형 트랜지스터 소자에서도 찾아볼 수 있다. 이러한 소자에서 워드라인은 측면으로 연장되고, 동일한 열(row)에서 필라 주위 또는 위에 형성된다. 필라의 주위 또는 위에 형성된 워드라인의 게이트부는 트랜지스터의 게이트를 정의한다. 필라 사이에 구비된 워드라인의 연결부는 게이트를 연결한다. 인접한 필라 사이의 거리는 반도체 소자의 크기가 줄어듦에 따라 감소되고, 워드라인의 두께도 이웃하는 게이트 사이의 브릿지를 방지하기 위하여 감소될 필요가 있다. 이는 워드라인의 게이트부가 필라에 형성되고 필라가 가까워 짐에 따라 인접한 게이트와 가까워지기 때문에 발생되는 우려이다. 그러나, 브릿지를 방지하기 위해 워드라인을 얇게 만드는 것은 워드라인 저항 증가를 초래한다. 워드라인은 전형적으로 셀 영역에서 실질적으로 전체 측면으로 연장되기 때문에 워드라인 저항의 증가는 소자 동작 속도와 구동 전류에 심각한 영향을 미친다. 그렇지만, 동작 속도의 감소를 상쇄시키기 위해 높은 전압을 사용하는 것은 더 많은 전력을 요구하게 되고, 그로 인해 더 많은 문제를 발생시킨다.
도 2a 내지 도 2c는 본 발명의 실시예 따른 워드라인의 형성 방법을 나타낸 도면들이다. 도 2a에 도시된 바와 같이, 제 1 반도체 기판(200)이 구비된다. 이때, 제 1 반도체 기판(200)은 실리콘 기판이지만 다른 타입 예를 들면 실리콘 게르마늄 기판일 수도 있다. 제 1 반도체 기판(200) 상부에 절연막(202)을 형성한다. 이때, 절연막(202)은 산화막을 포함하고, 화학적 기상 증착 방법(Chemical vapor deposition method, CVD) 또는 다른 적합한 공정으로 형성될 수 있다. 절연막(202) 상부에 스핀 코팅으로 균일한 두께로 감광막(204)을 형성한 후, 감광막(204)은 감광막을 빛에 노출시켜 패터닝된다. 감광막 마스크(204')는 감광막 마스크에 의해 노출된 절연막(202)을 식각하는데 사용된다. 포지티브 감광막의 경우 빛에 의해 노출된 부분이 현상액에 의해 용해되어 제거된다. 네거티브 감광막의 경우 노출되지 않은 부분이 용해되고 제거된다.
도 2b에 도시된 바와 같이, 감광막 마스크(204')를 식각마스크로 절연막(202)을 식각한다. 절연막 패턴(202')은 워드라인이 형성될 다수의 리세스(206)를 정의한다. 본 발명의 리세스(206)는 셀 영역의 일측에서 타측으로 연장된 라인 패턴을 가지며, 그 안에 형성될 워드라인의 형태에 대응되도록 형성된다.
도 2c에 도시된 바와 같이, 도전물질(208)을 절연막 패턴(202') 상부 및 리세스(206) 내부에 증착한다. 본 발명의 도전물질(208)은 워드라인의 저항을 낮게 유지하게 위하여 상대적으로 낮은 저항을 갖는 금속으로 되어있다. 워드라인은 셀 영역의 일측에서부터 타측으로 연장된다. 워드라인은 메모리 셀 어레이에서 로우(row)를 정의하고, 그들에 상응하는 로우(도 1b의 110 참조)의 메모리 셀의 게이트 시그널에 컨트롤 시그널을 인가하는데 사용된다. 워드라인 저항이 너무 높으면, 인가된 전압이 워드라인에 의해 많이 소모되고, 열의 형태로 소멸된다. 높은 전압은 더 많은 전력소비, 더 많은 열 생성을 야기시키고 이는 매우 작은 사이즈로의 소자의 스케일 다운을 방해한다. 그러므로, 워드라인의 저항을 낮게 유지하는 것은 고밀도의 반도체 소자를 제조하는데 매우 중요하다.
본 발명의 도전물질(208)은 텅스텐이고, 화학 기상 증착 방법으로 절연막 패턴(202') 상부에 증착된다. 화학 기상 증착 방법으로 텅스텐을 형성하는 경우 매우 좋은 갭필 특성을 가지기 때문에 반도체 공정에서 일반적으로 금속 물질로 사용된다. 이외에도 알루미늄, 구리 또는 상대적으로 낮은 저항을 갖는 금속물질이라면 도전물질(208)로 사용될 수 있다. 또한 도전물질(208)은 폴리실리콘 또는 비금속 물질도 포함한다.
도전물질(208)은 평탄화되어 리세스(206) 내에서 다수의 워드라인(208')을 정의한다. 본 발명에 있어서, 화학 기계적 연마공정(CMP)이 워드라인(208')을 형성하기 위해 사용된다. 워드라인(208') 상부에 질화막(210)을 형성한다. 산화막(212)은 질화막(210) 상부에 형성된다. 이들 질화막(210)과 산화막(212)은 워드라인(208') 상부에 형성되어 워드라인(208')의 산화를 방지하는 보호막 역할을 한다. 본 발명에 따르면 산화막 또는 질화막 이외의 다른 물질이 보호막(또는 배리어 막)으로 사용될 수 있다. 예를들면 탄탈늄 질화막은 도전물질로 구리가 사용되는 경우 워드라인(208') 주위에서 배리어 막으로 사용될 수 있다.
도 2d는 워드라인이 도 2a 내지 도 2c의 방법으로 워드라인이 제 1 기판에 형성된 이후 결과물(220)을 나타낸 사시도이다. 후술하겠지만, 본 실시에서, 워드라인(208')은 결과적으로 매립 워드라인으로 변환된다. 매립 워드라인은 측면길이(224)보다 큰 수직길이(222)를 갖는다. 왜냐하면 필라 밀도에 의해 수직길이(222)가 측면길이(224)보다 적게 영향을 받기 때문이다.
도 3a 및 도 3b는 본 발명의 실시예에 따라 비트라인의 형성 방법을 나타낸 도면들이다. 도 3a에 도시된 바와 같이, 제 2 기판(250)이 구비된다. 제 2 기판(250)은 실리콘 기판을 포함하지만 다른 타입, 예를들면 실리콘 게르마늄 기판을 포함할 수도 있다. 제 2 기판(250) 상부에 도핑된 폴리실리콘(252)의 얇은층을 형성한다. 도핑된 폴리실리콘(252)은 결과적으로 비트라인 정션을 형성하기 위해 사용된다.
도핑된 폴리실리콘(252) 상부에 도전물질(254)을 증착한다. 도전물질(254)은 비트라인을 형성하기 위해 사용되기 때문에 상대적으로 낮은 저항을 갖는 물질로 이루어진 것이 바람직하다. 도전물질(254)은 텅스텐을 포함한다. 다른 실시예로 도전물질(254)은 알루미늄, 구리 또는 상대적으로 낮은 저항을 갖는 다른 금속을 갖는 물질이 사용될 수 있다. 폴리실리콘 또는 비금속 물질도 도전물질(254)에 포함되거나 사용될 수 있다.
감광막(256)을 스핀코팅을 통하여 균일한 두께로 도전물질(254) 상부에 형성한다. 감광막(256)은 감광막을 빛에 노출시켜 패터닝되어 감광막 마스크(256')가 형성된다.
도 3b에 도시된 바와 같이, 감광막 마스크(256')는 복수의 비트라인(254') 및 복수의 비트라인 정션(252')을 형성하기 위해 도전물질(254) 및 도핑된 폴리실리콘(252)의 일부를 식각하는 데 사용된다. 비트라인(254')과 비트라인 정션(252')은 셀 영역의 상단부에서 하단부로 연장된 라인패턴이다. 따라서, 워드라인과 같이 비트라인 저항을 낮게 유지하는 것은 고집적 반도체 소자에서 중요하다. 비트라인은 디램과 같은 메모리 소자에서 메모리 셀 어레의 컬럼을 정의한다. 여기서, 셀 영역에 대한 상부, 하부, 왼쪽, 오른쪽은 사용되는 방향에 따라 서로 교환가능하게 사용될 수 있다.
산화막(258)은 비트라인(254') 상부에 형성하고, 인접한 비트라인으로부터 정의되는 공간을 매립한다. 화학 기계적 연마 공정을 통해 돌출된 산화막(258)을 제거하고, 산화막(258)이 비트라인(254')과 동일한 높이를 갖도록 한다. 비트라인(254')은 다마신 공정으로 형성될 수 있으며, 이는 비트라인 물질은 산화막(258)으로부터 정의된 리세스 내에 증착하고 이후, 돌출된 비트라인 물질을 제거하는 것이다.
산화막(260)은 비트라인(254') 및 산화막(258) 상부에 형성된다. 본 발명에 따르면 산화막(260)은 매립 워드라인과 매립 비트라인을 형성하기 위해 제 1 기판과 제 2 기판의 접착을 용이하게 하는데 사용된다. 그러나 기판을 서로 접착시킬 필요가 없으면 산화막(260)은 형성되지 않을 수 있다.
도 3c에 도시된 바와 같이, 도 3a 내지 도 3b와 관련된 공정으로 제 2 기판(250) 상에 비트라인이 형성된 이후 결과물(270)을 나타낸 사시도이다. 후술하겠지만, 비트라인(254')은 결과적으로 매립 비트라인으로 변환된다. 매립 비트라인은 측면길이(274)보다 큰 수직길이(272)를 갖는다. 왜냐하면 필라 밀도에 의해 수직길이(272)가 측면길이(274)보다 적게 영향을 받기 때문이다.
도 4a 내지 도 4l은 본 발명의 실시예에 따른 수직형 게이트 트랜지스터, 매립 비트라인 및 매립 워드라인을 갖는 반도체 소자의 형성 방법을 나타낸 도면들이다. 이는 측면방향 즉, 셀 영역에서 연장된 워드라인을 따르는 방향으로 기판을 자른 부분의 단면도를 나타낸다.
도 4a 내지 도 4l에서 매립 비트라인과 매립 워드라인은 도 2d 및 도 3c에 도시된 바와 같이 두개의 분리된 기판(기판(220)과 기판(270))이 접착됨으로써 형성된다. 당업자들은 접착 기술을 사용하지 않는 일반적인 제조 공정으로도 도 4a 내지 도 4l에서 매립 워드라인과 매립 비트라인을 형성하는 방법을 알 수 있을 것이다.
도 4a에 도시된 바와 같이, 본 발명에 따라 제 1 기판(402) 및 제 2 기판(403)이 서로 접착된 기판(400)을 포함한다. 제 1 기판(402)은 도 2d의 기판(220)에 대응되고, 제 2 기판(403)은 도 3c의 기판(270)에 대응된다. 제 1 기판과(402)과 제 2 기판(403)은 접착되어 매립 비트라인과 매립 워드라인이 서로 오버랩되어 메모리 셀 어레이에서 컬럼과 로우를 형성한다.
제 1 기판(402)은 하부 레이어(404), 하부 레이어(404) 상부의 매립 산화막(405)과, 매립 산화막(405) 상부의 매립 워드라인(406)을 포함한다. 하부 레이어(404)는 실리콘 물질이고, 도 2a의 기판(200)에 대응된다. 도 4a에는 제 1 기판(402)에 하나의 매립 워드라인만이 도시되어 있지만, 매립 워드라인(406)과 평행하게 연장되는 복수의 매립 워드라인이 포함된다. 매립 워드라인(406)은 셀 영역의 일측에서 타측으로 연장된다. 매립 워드라인(406)은 메모리 셀에서 로우를 정의하고, 메모리 셀의 게이트에 컨트롤 시그널을 제공하기 위해 구성되어 있다.
매립 워드라인(406)은 매립되거나 일반적인 소자와 달리 메모리 셀의 게이트로부터 이격되어 형성된다. 따라서, 매립 워드라인(406)은 셀 사이즈가 감소되고, 필라가 가까워지더라도, 워드라인의 저항을 낮게 유지하기 위해 충분한 두께로 형성될 수 있다. 추가적으로 필라상부의 게이트는 인접한 필라 사이에서 브릿지를 방지하기 위하여 얇게 형성된다.
매립 워드라인(406)은 폴리실리콘이나 비금속보다 낮은 저항을 갖는 순금속 예를 들면 텅스텐, 알루미늄 또는 구리를 포함한다. 매립 워드라인(406)은 본질적으로 순수한 금속 예를들면 텅스텐, 알루미늄, 구리 등과 같은 금속으로 이루어진다. 다른 실시예로서 매립 워드라인(406)은 폴리실리콘, 합금, 또는 다른 도전물질을 포함한다. 매립 워드라인(406)은 게이트로부터 이격되어 형성되기 때문에 측면방향 또는 수직방향 또는 모든방향에서 충분한 두께로 형성되어 워드라인 저항을 통제할 수 있다. 매립 워드라인(406)은 필라 밀도에 의한 영향으로 수직방향이 측면방향보다 영향을 덜 받기 때문에 측면길이보다 큰 수직길이를 갖는다. 측면길이에 대한 수직길이의 비율은 1, 1.5, 2, 2.5, 3, 3.5, 4 또는 더 높다.
질화막(408)은 인접한 물질로부터 매립 워드라인(406)을 분리하거나 산화되는 것으로부터 매립 워드라인(406)을 보호하기 위해 매립 워드라인(406) 상부에 형성된다. 접착을 위한 적합한 물질을 갖는 본딩 레이어(410, 예를들면 산화막)는 질화막(408) 상부에 구비된다. 본딩 레이어(410)는 본 발명에서 기판(402) 및 기판(403)을 접착하기 위해 사용된다.
제 2 기판(403)은 제 1 기판(402)의 본딩 레이어(410)와 접착된 본딩 레이어(412, 예를들면 산화막)을 포함한다. 이 두 레이어는 함께 놓여지고, 공지된 접착 공정으로 서로 접착된다. 접착 공정은 직접 접착, 플라즈마 활성 접착, 양극 접착(anodic bonding), 반응 접착(reactive bonding), 열 압착(thermocompression bonding) 등을 포함한다. 본딩 레이어(410, 412)에 사용된 물질은 사용되는 접착 공정에 다라 다양해진다. 특정 접착 공정에서는 두개의 레이어 대신에 하나의 본딩 레이어가 사용될 수 있다.
복수의 매립 비트라인(414)은 본딩 레이어(412) 상부에 구비되고, 절연막(418, 예를들면 산화막) 내에 정의된다. 매립 비트라인(414)은 최종적으로 트랜지스터가 형성되는 필라 저부에 형성되거나 매립된다. 매립 워드라인(406)과 매립 비트라인(414)는 셀 사이즈가 감소하거나 필라가 서로 가까워져도 낮은 비트라인 저항을 유지할 수 있는 충분한 두께를 갖는다.
매립 비트라인(414)은 폴리실리콘 또는 비금속보다 낮은 저항을 갖는 순금속 예를들면 텅스텐, 알루미늄 도는 구리를 포함한다. 매립 비트라인(414)은 본질적으로 순수한 금속 예를들면 텅스텐, 알루미늄 또는 구리와 같은 금속으로 이루어진다. 다른 실시예로서 매립 비트라인(414)은 폴리실리콘, 합금 또는 다른 도전물질을 포함한다. 매립 비트라인(414)은 필라 저부에 형성되기 때문에 측면방향 또는 수직방향 또는 모든방향으로 충분한 두께로 형성되어 비트라인 저항을 통제할 수 있다. 매립 비트라인(414)은 필라 밀도에 의한 영향으로 수직방향이 측면방향보다 영향을 덜 받기 때문에 측면길이보다 큰 수직길이를 갖는다. 측면길이에 대한 수직길이의 비율은 1, 1.5, 2, 2.5, 3, 3.5, 4 또는 더 높다.
복수의 도전부(416, 또는 도전막)는 각각 매립 비트라인(414) 상에 구비된다. 복수의 도전부(416)는 매립 비트라인(414)의 누설전류를 줄이기 위한 라이너 폴리실리콘이다. 기판(400)의 일측(primary side)에 매립 비트라인(414) 및 도전부(416) 상부에 반도체물질(420)이 구비된다. 반도체 물질(420)은 수직형 게이트 트랜지스터를 위한 필라를 형성하기 위해 사용된다. 반도체 물질(420)은 실리콘을 포함하지만 공정에 따라 실리콘 게르마늄 또는 다른 물질을 포함할 수 있다. 하드마스크(422)는 이어지는 필라 패터닝 공정을 위하여 반도체 물질(420) 상부에 증착된다.
도 4b는 본 발명에 따른 필라 구조의 형성 방법을 나타낸 도면이다. 하드마스크(422)는 마스크(미도시)를 이용하여 패터닝된다. 반도체 물질(420)은 기판(400)이 일측에서 복수의 필라(424)를 형성하기 위해 하드마스크 패턴(422')을 이용하여 식각된다. 메모리 셀은 이하에서 설명된 것과 같이 일측에 형성된다. 필라(424)의 수직길이(424a, 또는 필라높이)는 100nm 내지 200nm를 가지며, 측면길이(424b, 또는 필라 폭)은 10nm 내지 50nm를 갖는다. 필라높이는 정션 깊이에 따라 부분적으로 달라질 수 있다. 필라(424) 사이의 거리(425)는 10nm 내지 50nm를 갖는다. 측면길이(424b)와 필라 사이의 거리(425)는 실질적으로 동일하고, 반도체 소자의 단위 사이즈(feature size, F)를 나타낸다.
게이트 절연막(426)은 필라(424) 상부에 균일(conformal)하게 형성한다. 게이트 절연막(426)은 실리콘 산화물(SiO2), 하프늄 규산염(HfSiO)을 포함하며, 방법에 따라 다른 적합한 절연물질을 포함할 수 있다. 게이트 절연막(426)은 1nm 내지 6nm의 두께로 형성된다.
도 4c에 도시된 바와 같이, 게이트 물질(428)은 절연막(418) 및 게이트 유저전막(426) 상부에 형성된다. 인접한 필라 사이의 거리가 극도로 작아짐에 따라 게이트 물질(428)은 게이트 절연막(426) 상부에 균일(conformal)한 코팅으로 얇은 두께로 형성되도록 증착이 조절될 수 있는 물질이어야 한다. 게이트 물질은 티타늄 질화물이고, 방법에 따라 다른 도전물질을 포함할 수 있다. 티타늄 질화물은 물리적 기상 증착법(Physical vapor deposition method, PVD) 또는 화학적 기상 증착법을 이용하여 게이트 절연막(426)에 증착될 수 있다. 게이트 물질은 10nm이하의 두께로 형성되고, 바람직하게는 5nm 또는 3nm 이하의 두께로 형성될 수 있다.
절연막(418) 상에 구비된 게이트 물질(428)의 하부는 컬럼(또는 매립 비트라인)이 서로 다른 게이트 물질(428)를 분리시키기 위해 식각된다. 비등방성 식각 예를들면, 반응이온 식각방법이 게이트 물질(428)의 저부를 제거하기 위해 사용된다. 이때, 하드마스크 패턴(422') 상에 구비된 게이트 물질(428)도 제거된다. 따라서, 게이트 물질(428)은 필라(424)와 하드마스크 패턴(422')의 측벽에(on the sidewalls)만 남는다. 여기서, 'on'은 문법의 문맥을 요구하지 않는한, 물질사이의 물리적인 접촉을 필요로하는 것은 아니다.
도 5a는 본 발명에 따라 게이트 물질(428)이 식각된 필라를 나타낸 사시도이다. 필라는 로우(502)방향과 컬럼(504)방향으로 배열된다. 게이트 물질(428)의 하부는 필라 컬럼(504)을 전기적으로 분리되기 위해 제거된다. 그래서 매립 비트라인은 필라 컬럼(504)을 따로 컨트롤하기 위해 사용될 수 있다(도 4c 참조). 필라 로우(502)와 필라 컬럼(504)은 메모리 셀에서 로우와 컬럼을 정의한다.
다시 도 4c를 참조하면, 제 1 SOD막(430)은 필라(424) 상부 및 필라(424)로부터 정의된 공간내에 증착된다. SOD막는 유동가능하며, 무기질 폴리머로서 절연물질로 사용된다. SOD는 낮은 절연상수를 가지므로 부분 갭필 물질로 사용되고, 소자의 성능에 불리하게 영향을 주는 크로스톡 및 전하의 축적을 최소화한다.
SOD막은 어닐링하여 경화시킨다. 빠른 열처리(rapid thermal processing, RTP)는 SOD막을 어닐링하는데 사용된다. 빠른 열처리는 고온(1200℃ 또는 그 이상)으로 수초(several seconds) 또는 그보다 적은 시간에 기판을 가열하고, 이후 천천히 냉각하는 것을 포함한다. 제 1 SOD막(430)이 한번 경화되면, 제 1 SOD(430)의 초과된 양은 하드마스크 패턴(422')의 표면과 동일한 높이가 되도록 제 1 SOD(430)에 화학적 평탄화 식각 공정을 수행하여 제거한다. SOD막 증착이전에 배리어 또는 보호막으로써 게이트 물질(428) 상에 질화물 또는 적합한 물질을 형성할 수 있다.
도 4d에 도시된 바와 같이, 제 1 SOD막(430)을 게이트 물질(428)의 상부(432)가 노출되도록 에치백한다. 습식식각은 원하는 SOD막의 양을 제거하기 위한 시간동안 수행되는 것이 바람직하다. 습식식각은 식각액이 담긴 용기에 기판을 담금으로써 액체 상태의 에천트(etchant)을 사용한다.
도 4e에 도시된 바와 같이, 게이트 물질(428)의 노출된 상부(432)를 식각한다. 게이트 물질(428)의 나머지 하부(433)는 필라(424)를 사용하여 형성된 트랜지스터의 게이트를 정의한다. 이하에서는, 게이트 물질(428)의 나머지 하부는 게이트(433)로 언급될 수 있다. 게이트 물질(428)은 티타늄 질화물(TiN)이고 게이트 절연막(426)은 실리콘 산화물(SiO2)이다. 티타늄 질화물은 실리콘 산화물보다 높은 식각선택비를 가져 건식식각으로 식각된다. 사용되는 에천트(를들면 Cl2, N2), 유동률, 바이어스 파워, 반응압력과 기타 다른 식각 파라미터는 식각선택비를 조절하기 위하여 조정될 수 있다. 바이어스 파워는 TiN의 SiO2에 대한 실리콘 산화막보다 식각선택비를 증가되도록 조정될 수 있다(예를들면, 30W 또는 그 이하, 20W 또는 그 이하, 10W 또는 그 이하로 줄인다). 높은 식각선택비는 티타늄질화막의 상부(432)가 하부의 게이트 절연막(426)의 손실 또는 식각없이 제거되어야 하기 때문에 중요하다. 이는 게이트 절연막(426)이 30Å 또는 그 이하로 얇게 형성되기 때문이다.
도 4f에 도시된 바와 같이, 제 2 SOD막(434)는 제 1 SOD막(430)의 식각으로부터 형성된 공간을 갭필하고, 게이트(433)의 상부(432)에 형성된다. 제 2 SOD막(434)은 어닐링을 수행하여 경화된다. 제 2 SOD막(434)의 초과된 양은 하드마스크 패턴(422')의 표면과 동일한 높이가 되도록 제 2 SOD(434)에 화학적 기계적 연마 공정과 같은 공정을 수행하여 제거한다. 질화물과 같은 보호막(미도시)은 제 2 SOD막(434) 증착 이전에 게이트 절연막(426) 상부에 형성될 수 있다. 보호막은 이어지는 인터포저 식각공정이 수행되는 동안 필라와 게이트 절연막을 보호하는데 사용될 수 있다.
도 4g에 도시된 바와 같이, 제 2 SOD막(434) 상부에 인터포저(interposer) 영역을 정의하는 인터포저 마스크(미도시)를 형성한다. 인터포져는 게이트와 매립 비트라인(406)을 연결하는 게이트 연결부이다. 그래서, 게이트로부터 분리되어 형성된 매립 워드라인(406)은 게이트에 컨트롤 시그널을 보낼 수 있다. 인터포저 마스크는 매립 워드라인(406)과 마찬가지로 매립 비트라인(414)과 교차하고, 측면으로 연장된 라인 패턴이다. 인터포저 마스크와 매립 워드라인은 매립 비트라인(414)에 대하여 직교한다. 제 1 SOD막(430) 및 제 2 SOD막(434)의 노출된 부분은 오프닝영역(436)을 정의하기 위해 식각된다. 이후, 오픈영역(436)에 인터포저가 형성된다. 질화막(408)은 식각정지막으로 사용된다. SOD막의 식각이 질화막에서 완벽히 멈추기 어려워 질화막(408)에 홈(438)이 형성된다.
도 4h에 도시된 바와 같이, 절연막(439)은 필라 구조물(440) 상부에 균일하게(conformally) 형성된다. 필라 구조물(440)은 필라(424)와, 게이트 절연막(426)과, 게이트(433)와 하드마스크 패턴(422')을 포함한다. 절연막(439)은 질화물을 포함한다. 절연막(439)은 이전단계에서 제 2 SOD막(434) 및 제 1 SOD막(430)을 식각함으로써 정의된 오픈영역에 인터포저용 도전물질을 증착할 때, 게이트(433) 상부에 구비되어 게이트(433)와 매립 비트라인(414) 사이의 전기적 쇼트를 방지한다. 절연막(439)은 박막 균일도를 좋게 하기 위하여 플라즈마 화학적 기상 증착 방법 (PECVD) 또는 저압 기상 증착 방법(LPCVD)을 이용하여 형성한다.
매립 워드라인(406)에 구비된 절연막(439)의 저부는 식각되어 오직 필라 구조물(440)의 측벽에만 남아있는다. 여기서 사용되는 "필라 구조물"의 용어는 필라와 같은 형상을 갖는 어떤 구조물에도 일컬을 수 있다. 따라서, 필라 구조물(440)의 측벽에 남아있는 절연막(439)은 새로운 필라 구조물의 일부를 포함한다.
매립 워드라인(406)이 노출된 부분(441)은 매립 워드라인(406)의 표면에서 멈추도록 하는 식각 공정은 완벽히 조절되기 어렵기 때문에 작은 홈을 가질 수 있다. 비등방성 식각 예를들면 반응 이온 식각은 절연막(439)의 저부를 제거하는데 사용된다.
인터포저용 제 1 도전물질은 오픈영역(436)에 구비되고 증착된다. 제 1 도전물질은 홀과 비아를 매립하는 우수한 특성을 가지는 텅스텐을 포함한다. 텅스텐은 화학적 기상 증착 방법으로 텅스텐 헥사플루오라이드(WF6)를 이용하여 증착된다.
제 1 도전물질은 그 높이에 맞게 에치백되어 게이트(433)의 상부가 이후 공정에서 노출될 수 있다. 식각 공정은 플루오르가 첨가된 가스 플라즈마 예를들어 SF6, CF4, CBrF3 및 CHF3, 산소와 결합된 반응 이온 식각 공정이 사용된다. 식각된 후 남아있는 제 1 도전물질은 후속 공정에서 식각마스크로 사용된다. 텅스텐(442')은 게이트(433)와 매립 워드라인(406)을 연결하기 위한 다른 도전물질과 함께 사용되기 때문에 '하부 인터포저'로 나타낸다(이하에서는 하부 인터포져(442', 제 1 인터포저)로 표기함).
하부 인터포저(442')의 높이를 조절하기 위한 식각공정은 증착 공정이 원하는 높이로 조절될 수 있다면 생략가능하다. 제 1 도전물질은 텅스텐(알루미늄) 또는 비금속(도핑된 폴리실리콘)외에 다른 금속을 포함한다.
도 5b는 본 발명에 따른 에치백 공정 이후, 게이트(433)와 하부 인터포저(442')가 포함된 필라 구조물을 나타낸 사시도이다. 절연막(439)은 하부 인터포저(442')를 보다 잘 도시하기 위해 도시되지 않는다. 하부 인터포저(442')는 게이트 커넥터 저부를 나타낸다. 게이트(433)는 대응되는 필라(424)의 저부를 감싼다. 따라서, 필라(424)와 게이트(433)는 써라운딩 게이트 트랜지스터(VSGT)를 정의한다. 게이트(433)는 필라(424)의 일측에 구비되거나, 필라의 양측에 구비되거나, 완전히 감싸지 않은 상태로 필라(424)의 양측 또는 그 이상의 측면에 구비될 수 있다.
도 4j에 도시된 바와 같이, 하부 인터포저(442')에 의해 커버되지 않는 필라 구조물에 형성된 절연막(439)은 식각된다. 식각공정은 필라(424)에 구비된 게이트 절연막, 게이트 물질과 같은 하부 레이어가 손실되지 않고 조심스럽게 선택되도록 사용한다. 왜냐하면, 이와 같은 하부 레이어의 손실은 반도체 소자의 안정성을 위태롭게 하기 때문이다. 따라서, 식각공정은 하부 인터포저(442'), 게이트 절연막(426), 게이트 물질(428)과 절연막(439)을 위해 사용되는 물질들을 고려하여 선택되어야 한다. 게이트 절연막(426), 게이트 물질(428), 절연막(439), 제 1 도전물질은 각각 실리콘 산화물, 티타늄 질화물, 실리콘 질화물, 텅스텐이고, 식각공정은 인산용액(H3PO4)을 이용한 세정공정이다. 인산용액은 티타늄 질화막을 포함하는 게이트(433)와 게이트 산화막(426)을 손상하지 않도록 절연막(439)을 식각하는데 사용된다. 절연막(439)이 제거되어 게이트(433)의 상부(444)가 노출된다.
도 4k에 도시된 바와 같이, 제 2 도전물질은 하부 인터포저(442') 상부에 증착되고, 게이트 상부(444)와 연결된다. 제 2 도전물질은 텅스텐을 포함하고, 제 1 도전물질과 동일한 물질을 포함한다. 따라서, 제 1 도전물질과 제 2 도전물질의 경계는 도시하지 않는다. 다른 실시예로 제 1 도전물질과 제 2 도전물질이 다른 물질로 사용될 수 있다. 제 2 도전물질은 알루미늄, 폴리실리콘 또는 다른 적합한 도전물질을 포함할 수 있다.
제 2 도전물질의 초과된 양은 화학적 기계적 연마 공정이나 에치백 공정을 사용하여 제거된다. 제 2 도전물질이 식각된 결과물(446')은 상부 인터포저 또는 상부 게이트 커넥터를 나타낸다(이하, 상부 인터포저(446')은 '제 2 인터포저'라 한다). 상부 인터포저(446', 제 2 인터포저)와 하부 인터포저(442')는 매립 워드라인(406)과 게이트(433)를 전기적으로 연결하기 위해 병합된다. 상부 인터포저(446')의 저부는 하부 인터포저(442')의 상부와 연결되고, 및 상부 인터포저(446')의 측면은 게이트(433)의 상부(444)와 연결된다. 상부 인터포저(446')와 하부 인터포저(442')는 공정에 따라 동일한 도전물질이 사용될 수도 있고, 사용되지 않을 수 있다. 편의상, 상부 인터포저 및 하부 인터포저는 종합적 또는 개별적으로 '게이트 커넥터' 또는 '인터포저'로서 나타낸다.
도 5c는 본 발명에 따른 화학적 기계적 연마 공정 또는 에치백 공정 이후 상부 인터포저(446'), 하부 인터포저(442') 및 게이트(433)을 포함하는 필라 구조물을 나타낸 사시도이다. 절연막(439)은 상부 인터포저(446')와 하부 인터포저(442')를 보다 잘 도시하기 위해 도시하지 않는다.
도 4l에 도시된 바와 같이, 질화막(450)을 게이트 상부(444), 게이트 절연막(426) 및 상부 인터포저(446') 상에 균일하게(conformally) 형성한다. 질화막(450)은 게이트(433)와 상부 인터포저(446')를 보호하거나 산화를 방지하기 위해 형성된다. 질화막(450)은 상대적으로 얇게 형성되기 때문에 다수의 홀이 필라 구조물 사이에 매립되지 않은채 남아있을 수 있다. 제 3 SOD막(452)은 이 홀들을 매립하기 위해 증착된다. 제 3 SOD막(452)은 경화되고 화학적 기계적 연마 공정에 의해 초과된 양은 제거된다. 결과물 표면(454)은 후속 공정을 위한 기판(400)을 준비하기 위해 실질적으로 평면이다. 복수의 캐패시터는 메모리 셀의 전하를 저장하기 위해 표면(454)의 상부에 형성된다. 다른 반도체 구성은 공정에 따라 표면(454) 상에 또는 그 상부에 형성된다.
도 5d는 본 발명에 따라 상부 인터포저(446')가 형성된 이후 셀 영역(510)의 평면도이다. 셀 영역(510)은 최소선폭(F)의 각기 두배인 셀의 폭(512)과 길이(518)을 갖는 4F2 배열을 도시한다. 따라서, 2F*2F 또는 4F2이다. 복수의 매립 워드라인(516)은 일방향(예를들면 제 1 방향)으로 연장된다. 복수의 비트라인(518)은 매립 워드라인(516)의 방향과 직교하는 타방향(예를들면 제 2 방향)으로 연장된다. 복수의 수직형 게이트(520)는 복수의 필라(522) 상에 형성된다. 복수의 하부 인터포저(524)는 매립 워드라인(516) 상에 형성되고, 매립 비트라인(518)과 전기적으로 연결을 제공한다. 복수의 상부 인터포저(526)는 하부 인터포저(524) 상에 구비되고, 수직형 게이트(520)와 전기적으로 연결을 제공한다. 따라서, 하부 인터포저(524)와 상부 인터포저(526)는 수직형 게이트(520)과 매립 워드라인(516)사이에 전기적 연결을 제공한다. 하부 인터포저(524) 및 상부 인터포저(526) 각 쌍은 인접한 두개의 수직형 게이트(520)와 연결된다.
본 발명은 디램 디바이스와 관련되어 있다. 캐패시터(도 4l의 표면(454)에 형성된), 필라 구조물, 매립 비트라인과 매립 워드라인은 메모리 소자에서 메모리 셀을 정의한다. 또한, 복수의 메모리 셀 어레이는 기판의 주어진 영역에서 보다 많은 메모리 셀을 집적시키기 위해 수평방향으로 적층된다.
본 발명은 트렌지스터의 게이트로부터 이격되도록 매립 워드라인이 구비된다. 매립 워드라인은 필라 하부에 위치하기 때문에 워드라인과 인접한 도전구성물(예를들면 필라 구조물 상부에 구비된 캐패시터)사이에 기생 캐패시턴스는 게이트 콘택 라인으로서 필라의 중앙부에 형성된 워드라인을 갖는 수직형 게이트 소자에 비하여 감소될 수 있다. 또한, 저장전극 콘택과 워드라인 사이에 돌발적인 브릿지의 발생을 방지할 수 있다. 게다가, 매립 비트라인이 필라 구조물이 형성되기 이전에 형성되기 때문에, 매립 비트라인의 형성 과정에서 필라의 쓰러짐이 감소될 수 있다. 본 발명은 이 외에도 다른 잇점과 장점을 제공한다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
Claims (38)
- 주표면을 갖는 기판;
제 1 도전영역, 제 2 도전영역 및 상기 제 1 도전영역과 상기 제 2 도전영역 사이에 구비되는 채널영역을 정의하며, 상기 기판의 주표면에 대하여 수직으로 연장된 제 1 필라;
상기 제 1 필라의 상기 채널영역 상부에 구비되는 제 1 게이트;
상기 제 1 필라의 하부에 제 1 방향으로 연장되고, 상기 제 1 게이트에 제 1 컨트롤 시그널을 제공하는 매립 워드라인; 및
상기 제 1 컨트롤 시그널이 상기 매립 워드라인을 통하여 상기 제 1 게이트에 인가되도록 상기 제 1 게이트와 상기 매립 워드라인을 연결하는 제 1 인터포저를 포함하는 것을 특징으로 하는 반도체 소자. - ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서,
상기 제 1 인터포저와 상기 제 1 게이트는 서로 다른 전도성을 갖는 것을 특징으로 하는 반도체 소자. - ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서,
상기 제 1 인터포저는 상기 매립 워드라인과 연결되는 제 1 부분, 상기 제 1 게이트와 연결되는 제 2 부분을 포함하되, 상기 제 1 부분과 상기 제 2 부분은 상기 매립 워드라인과 상기 제 1 게이트 사이에서 상기 제 1 컨트롤 시그널용 신호 경로를 제공하기 위해 서로 연결되는 것을 특징으로 하는 반도체 소자. - ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈청구항 3에 있어서,
상기 제 1 인터포저의 상기 제 1 부분과 상기 제 2 부분은 서로 다른 공정에 의해 형성되는 것을 특징으로 하는 반도체 소자. - ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈청구항 4에 있어서,
상기 제 1 인터포저의 상기 제 1 부분과 상기 제 2 부분은 서로 다른 전도성을 갖는 것을 특징으로 하는 반도체 소자. - ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈청구항 4에 있어서,
상기 제 1 인터포저의 상기 제 1 부분과 상기 제 2 부분은 동일한 전도성을 갖는 것을 특징으로 하는 반도체 소자. - ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈청구항 3에 있어서,
상기 기판의 주표면에 대해 수직으로 연장되고, 제 1 도전영역 및 제 2 도전영역, 상기 제 1 도전영역 및 상기 제 2 도전영역 사이에 구비되는 채널영역을 포함하는 제 2 필라;
상기 제 2 필라의 채널 영역 상부에 구비되는 제 2 게이트; 및
제 2 컨트롤 시그널이 상기 매립 워드라인을 통하여 상기 제 2 게이트에 인가되도록 상기 제 2 게이트와 상기 매립 워드라인을 연결하는 제 2 인터포저를 더 포함하는 것을 특징으로 하는 반도체 소자. - ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈청구항 7에 있어서,
상기 제 1 인터포저의 상기 제 2 부분은 상기 제 1 필라와 상기 제 2 필라의 상기 제 1 게이트와 상기 제 2 게이트에 연결되는 것을 특징으로 하는 반도체 소자. - ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈청구항 7에 있어서,
상기 제 1 게이트는 상기 제 1 필라의 채널영역에서 상기 제 1 필라를 감싸는 것을 특징으로 하는 반도체 소자. - ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈청구항 7에 있어서,
상기 제 1 게이트는 상기 제 1 필라의 적어도 한 면 또는 두 면 상에 구비되는 것을 특징으로 하는 반도체 소자. - ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈청구항 7에 있어서,
상기 제 1 게이트와 상기 제 2 게이트는 각각 제 1 도전물질을 포함하고, 상기 제 1 인터포저는 상기 제 1 도전물질과 상이한 제 2 도전물질을 포함하는 것을 특징으로 하는 반도체 소자. - ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈청구항 11에 있어서,
상기 제 1 도전물질은 티타늄 질화물이고, 상기 제 2 도전물질은 텅스텐인 것을 특징으로 하는 반도체 소자. - ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈청구항 7에 있어서,
상기 제 1 필라 하부로 제 2 방향으로 연장되며, 제 1 필라의 상기 제 2 도전영역과 연결되는 제 1 매립 비트라인을 더 포함하되, 상기 제 2 방향은 상기 제 1 방향과 달라서 상기 매립 워드라인과 상기 제 1 매립 비트라인이 다른 방향으로 연장되고, 제 1 오버랩 영역을 정의하는 것을 특징으로 하는 반도체 소자. - ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈청구항 7에 있어서,
상기 매립 워드라인은 수직길이와 측면길이를 가지되, 상기 수직길이는 상기 측면길이보다 큰 것을 특징으로 하는 반도체 소자. - ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈청구항 14에 있어서,
상기 매립 워드라인의 측면길이에 대한 수직길이의 비는 1.5 또는 1.5보다 큰 것을 특징으로 하는 반도체 소자. - ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈청구항 14에 있어서,
상기 제 1 인터포저는 상기 제 1 필라 및 상기 제 2 필라 사이에 정의된 공간에 구비되고, 상기 제 1 게이트 및 상기 제 2 게이트 각각은 티타늄 질화물을 포함하며, 상기 제 1 인터포저 및 상기 제 2 인터포저는 각각 텅스텐을 포함하는 것을 특징으로 하는 반도체 소자. - ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈청구항 13에 있어서,
상기 제 2 필라의 저부로 상기 제 2 방향으로 연장되되, 상기 제 2 필라의 제 2 도전영역과 연결되는 제 2 매립 비트라인을 더 포함하되, 상기 제 2 방향은 상기 제 1 방향과 달라서 매립 워드라인과 상기 제 2 매립 비트라인은 서로 다른 방향으로 연장되고, 제 2 오버랩 영역을 정의하는 것을 특징으로 하는 반도체 소자. - ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈청구항 17에 있어서,
상기 제 1 인터포저는 상기 매립 워드라인과 연결되도록 상기 제 1 매립 비트라인과 상기 제 2 매립 비트라인 사이에 정의된 공간을 통해 연장되는 것을 특징으로 하는 반도체 소자. - ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈청구항 7에 있어서,
상기 기판의 주표면에 대하여 수직하게 연장되고, 제 1 도전영역 및 제 2 도전영역, 상기 제 1 도전영역 및 상기 제 2 도전영역 사이에 구비되는 채널영역을 포함하는 제 3 필라; 및
상기 제 3 필라의 상기 채널영역에 구비되는 제 3 게이트를 더 포함하되,
상기 제 1 인터포저는 상기 제 1 필라 및 상기 제 2 필라 사이에 정의된 제 1 공간내에 구비되고, 상기 제 2 인터포저는 상기 제 2 필라 및 상기 제 3 필라 사이에 정의된 공간에 내에 구비되는 것을 특징으로 하는 반도체 소자. - 삭제
- ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈청구항 19에 있어서,
상기 제 1 필라 하부에 제 2 방향으로 연장되고, 상기 제 2 필라의 상기 제 2 도전영역에 연결되는 제 1 매립 비트라인을 더 포함하되, 상기 제 2 방향은 상기 제 1 방향과 달라서 상기 매립 워드라인과 상기 제 1 매립 비트라인은 서로 다른 방향으로 연장되어 제 1 오버랩 영역을 정의하고,
상기 제 2 필라 하부에 상기 제 2 방향으로 연장되고, 상기 제 2 필라의 상기 제 2 도전영역에 연결되는 제 2 매립 비트라인을 더 포함하되, 상기 제 2 방향은 상기 제 1 방향과 달라서 상기 매립 워드라인과 상기 제 2 매립 비트라인은 서로 다른 방향으로 연장되고 제 2 오버랩 영역을 정의하고,
상기 제 3 필라 하부에 상기 제 2 방향으로 연장되고, 상기 제 3 필라의 상기 제 2 도전영역에 연결되는 제 3 매립 비트라인을 더 포함하되, 상기 제 2 방향은 상기 제 1 방향과 달라서 상기 매립 워드라인과 상기 제 3 매립 워드라인은 서로 다른 방향으로 연장되고 제 3 오버랩 영역을 정의하고,
상기 제 1 매립 비트라인과 상기 제 2 매립 비트라인은 이들 사이의 공간을 정의하고, 상기 제 1 인터포저는 상기 제 1 매립 비트라인과 상기 제 2 매립 비트라인 사이에 정의된 공간을 통하여 상기 제 1 매립 비트라인과 상기 제 2 매립 비트라인 저부에 구비되는 매립 워드라인과 연결되며,
상기 제 2 매립 비트라인 및 상기 제 3 매립 비트라인은 이들 사이의 공간을 정의하고, 상기 제 2 인터포저는 상기 제 2 매립 비트라인과 상기 제 3 매립 비트라인 사이에 정의된 공간을 통하여 제 2 매립 비트라인과 상기 제 3 매립 비트라인 저부에 구비되는 매립 워드라인과 연결되는 것을 특징으로 하는 반도체 소자. - ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈청구항 21에 있어서,
상기 제 1 매립 비트라인, 상기 제 2 매립 비트라인 및 상기 제 3 매립 비트라인과 상기 제 1 필라, 상기 제 2 필라 및 상기 제 3 필라 사이에 구비되는 도핑된 실리콘 레이어를 포함하는 것을 특징으로 하는 반도체 소자. - ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈청구항 21에 있어서,
상기 소자는 디램소자인 것을 특징으로 하는 반도체 소자. - ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈청구항 21에 있어서,
상기 매립 워드라인은 제 1 기판에 형성되고, 상기 제 1 매립 비트라인, 상기 제 2 매립 비트라인 및 상기 제 3 매립 비트라인은 제 2 기판에 형성되되, 상기 제 1 기판과 상기 제 2 기판은 상기 제 1 필라, 상기 제 2 필라 및 상기 제 3 필라가 구비된 상기 기판의 상기 주표면을 정의하기 위해 접착된 것을 특징으로 하는 반도체 소자. - 제 1 방향으로 연장되며, 서로 평행하게 구비되는 다수의 제 1 도전라인;
상기 제 1 도전라인 상부에 서로 평행하게 구비되며, 제 2 방향으로 연장되는 다수의 제 2 도전라인;
상기 제 1 도전라인 및 상기 제 2 도전라인 상에 구비되며, 제 1 도전영역 및 제 2 도전영역, 상기 제 1 도전영역 및 상기 제 2 도전영역 사이에 구비되는 채널영역을 각각 정의하는 다수의 필라;
상기 각각의 필라의 상기 채널영역 상에 구비되는 다수의 게이트; 및
제 1 컨트롤 시그널이 상기 제 1 도전라인에서 하나 또는 그 이상의 상기 게이트로 인가되도록 상기 제 1 도전라인과 하나 또는 그 이상의 게이트를 연결하는 다수의 인터포저를 포함하는 것을 특징으로 하는 반도체 소자. - ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈청구항 25에 있어서,
상기 게이트는 제 1 도전물질을 포함하고, 상기 인터포저는 제 1 도전물질과 상이한 제 2 도전물질을 포함하는 것을 특징으로 하는 반도체 소자. - ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈청구항 25에 있어서,
상기 각각의 인터포저는 셀 어레이에서 동일한 열(row)방향으로 인접한 두개의 필라로부터 공간에 구비되는 것을 특징으로 하는 반도체 소자. - ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈청구항 25에 있어서,
상기 게이트는 티타늄 질화물을 포함하고, 상기 인터포저는 텅스텐을 포함하는 것을 특징으로 하는 반도체 소자. - ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈청구항 25에 있어서,
상기 제 1 도전라인은 매립 워드라인이고, 상기 제 2 도전라인은 매립 비트라인이며, 상기 각 매립 워드라인은 수직길이와 측면길이를 갖고, 상기 수직길이는 상기 측면길이보다 큰 것을 포함하는 것을 특징으로 하는 반도체 소자. - ◈청구항 30은(는) 설정등록료 납부시 포기되었습니다.◈청구항 29에 있어서,
상기 매립 워드라인의 측면길이에 대한 수평길이의 비는 1.5 또는 1.5 보다 큰 것을 특징으로 하는 반도체 소자. - 주표면을 갖는 기판;
상기 기판의 주표면에 대하여 수직으로 연장되고, 제 1 도전영역, 제 2 도전영역 및 상기 제 1 도전영역과 상기 제 2 도전영역 사이에 구비되는 채널영역을 정의하는 제 1 필라;
상기 제 1 필라의 채널영역에 구비되는 제 1 게이트;
상기 기판의 주표면에 대하여 수직으로 연장되고, 제 1 도전영역, 제 2 도전영역 및 상기 제 1 도전영역과 상기 제 2 도전영역 사이에 구비되는 채널영역을 정의하는 제 2 필라;
상기 제 2 필라의 채널영역에 구비되는 제 2 게이트;
상기 제 1 필라 및 상기 제 2 필라 저부에 제 1 방향으로 연장되고, 상기 제 1 게이트에 제 1 컨트롤 시그널을 인가하도록 구비되는 제 1 매립 워드라인;
상기 제 1 매립 워드라인을 통하여 상기 제 1 컨트롤 시그널이 상기 제 1 게이트에 인가되도록 상기 제 1 매립 워드라인과 연결되는 제 1 인터포저;
상기 제 1 필라 및 상기 제 2 필라 저부에 상기 제 1 매립 워드라인과 평행하도록 연장되며, 상기 제 2 게이트에 제 2 컨트롤 시그널을 인가하도록 구비되는 제 2 매립 워드라인; 및
상기 제 2 매립 워드라인을 통하여 상기 제 2 컨트롤 시그널이 상기 제 2 게이트에 인가되도록 상기 제 2 매립 워드라인과 연결되는 제 2 인터포저를 포함하는 것을 특징으로 하는 반도체 소자. - 물질층 상부에 제 1 방향으로 연장되는 매립 워드라인을 형성하는 단계;
상기 매립 워드라인 상부에서 상기 매립 워드라인과 적어도 한 층의 절연막으로 이격되고, 상기 제 1 방향과 상이한 제 2 방향으로 연장되는 매립 비트라인을 형성하는 단계;
상기 매립 워드라인과 상기 매립 비트라인 사이에 수직으로 연장되며, 제 1 도전영역, 제 2 도전영역 및 상기 제 1 도전영역과 상기 제 2 도전영역 사이에 구비되는 채널영역을 정의하는 필라를 형성하는 단계;
상기 필라 상부에 게이트 절연막을 형성하는 단계;
상기 필라의 채널 영역의 상기 게이트 절연막 상부에 게이트를 형성하는 단계; 및
상기 매립 워드라인을 통하여 제 1 컨트롤 시그널이 상기 게이트로 인가되도록 상기 게이트와 상기 매립 워드라인을 연결하는 인터포저를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - ◈청구항 33은(는) 설정등록료 납부시 포기되었습니다.◈청구항 32에 있어서,
상기 물질층은 제 1 기판이고, 상기 매립 워드라인은 상기 제 1 기판에 형성되고, 상기 매립 비트라인은 제 2 기판에 형성되는 것을 포함하고,
결합된 기판을 얻기 위해 상기 제 1 기판과 상기 제 2 기판을 접착시키는 단계를 더 포함하되, 상기 결합된 기판의 주표면에 상기 필라가 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법. - ◈청구항 34은(는) 설정등록료 납부시 포기되었습니다.◈청구항 32에 있어서,
상기 게이트 절연막 상에 게이트 물질을 형성하는 단계;
상기 게이트 물질 상부에 절연막을 형성하는 단계;
상기 절연막으로 상기 게이트 물질의 저부가 덮히는동안 상기 게이트 물질의 상부가 노출되도록 상기 절연막을 식각하는 단계;
게이트를 정의하는 상기 게이트 물질의 저부를 남겨 상기 게이트 물질의 상부를 식각하는 단계;
상기 매립 워드라인의 일부가 노출되도록 상기 절연막을 식각하는 단계;
상기 매립 워드라인의 노출부분과 연결되도록 제 1 도전물질을 증착하는 단계; 및
상기 게이트와 연결되도록 상기 제 1 도전물질 상부에 제 2 도전물질을 증착하는 단계를 포함하되,
상기 제 1 도전물질 및 상기 제 2 도전물질은 인터포저를 정의하는 것을 특징으로 하는 반도체 소자의 형성 방법. - ◈청구항 35은(는) 설정등록료 납부시 포기되었습니다.◈청구항 34에 있어서,
상기 게이트 물질 상부에 절연막을 증착하기 이전 상기 게이트 물질 상부에 절연막을 형성하는 단계를 더 포함하되,
상기 절연막은 SOD(spin on dielectric)을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - ◈청구항 36은(는) 설정등록료 납부시 포기되었습니다.◈청구항 35에 있어서,
상기 제 1 도전물질 및 상기 제 2 도전물질은 텅스텐을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - ◈청구항 37은(는) 설정등록료 납부시 포기되었습니다.◈청구항 36에 있어서,
상기 게이트 물질은 티타늄 질화물을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - ◈청구항 38은(는) 설정등록료 납부시 포기되었습니다.◈청구항 35에 있어서,
상기 제 1 도전물질 및 상기 제 2 도전물질은 서로 다른 도전물질을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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