KR101096274B1 - 편측 콘택을 포함하는 수직형 트랜지스터 형성 방법 - Google Patents

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Abstract

반도체 기판에 트렌치들에 의해 제1 및 제2측면들을 가지는 벽체(wall)들을 형성하고, 제1 및 제2측면을 덮는 제1라이너(liner), 벽체의 하단부 상의 제1라이너의 일부를 노출하는 제2라이너, 제2라이너에 의해 노출된 제1라이너 부분을 덮 는 제3라이너를 형성한다. 트렌치를 채우는 희생층을 형성하고, 제1측면 인근에 위치하는 제3라이너의 상단부들을 선택적으로 노출하는 식각 배리어(etch barrier)를 형성한 후, 제3라이너 부분을 선택적으로 제거하여 홈을 형성한다. 홈에 의해 노출된 제1라이너 부분을 선택적으로 제거하여 벽체의 하단부의 제1표면 일부를 노출하고, 이 부분에 접촉하는 매몰 비트라인(bit line)을 형성하는 편측 콘택(one side contact)을 포함하는 수직형 트랜지스터 형성 방법을 제시한다.

Description

편측 콘택을 포함하는 수직형 트랜지스터 형성 방법{Method for forming vertical transistor including one side contact}
본 발명은 반도체 소자에 관한 것으로, 특히 비트 라인(bit line)과 정션(junction)이 접촉하는 편측 콘택(one side contact)을 포함하는 수직형 트랜지스터 형성 방법에 관한 것이다.
반도체 소자의 집적도가 증가됨에 따라 제한된 기판 면적 내에 보다 많은 수의 트랜지스터(transitor)와 같은 단위 소자를 집적하기 위한 노력들이 많이 수행되고 있다. 디램(DRAM) 소자와 같은 메모리(memory) 소자의 경우, 데이터(data)의 입출력을 위해 하나의 트랜지스터(Tr)와 하나의 커패시터(capacitor)가 단위 메모리 셀(memory cell unit)을 구성하고 있다. 이때, 하나의 셀이 차지하는 평면적을 줄이기 위해서, 트랜지스터를 기판에 수직한 채널(channel)을 가지는 수직형 트랜지스터 구조를 구현하고자 시도되고 있다.
수직형 트랜지스터 구조는 수직한 채널이 형성되는 활성 필라(active pillar)를 기판에 구비하고, 채널 아래의 기판 부분에 불순물을 이온주입(ion implantation)하여 정션(junction)을 형성 하고, 이러한 정션이 드레인(drain) 및 비트 라인(bit line)의 역할을 하는 구조로 고려될 수 있다. 이때, 활성 필라의 상단에는 드레인에 대응되는 소스(source)가 구비되고, 이러한 소스 상측으로 커패시터가 연결되어 디램 셀이 구성될 수 있다.
이러한 수직형 트랜지스터의 구조에서 비트 라인이 드레인 정션으로 역할하기 위해서, 활성 필라의 하단에 인접하는 반도체 기판 부분에 활성 필라의 하단을 감싸는 형상의 도핑된 불순물층으로 구비될 수 있다. 비트 라인이 불순물의 도핑에 의한 불순물층으로 구비되므로, 도핑된 실리콘(Si)이 상당히 높은 저항을 나타내므로 비트 라인은 상당히 높은 저항을 나타내게 되어 비트 라인 저항 감소를 구현하기 어렵다. 또한, 비트 라인의 드레인 정션 부분이 활성 필라의 하단부를 감싸는 형상을 가지게 구비되므로, 이웃하는 다른 활성 필라 주위에 형성된 다른 비트 라인과의 이격 간격을 확보하기가 어렵다. 비트 라인과 이웃하는 비트 라인 사이의 이격 간격이 좁아 비트 라인들 사이에 기생 커패시턴스(parastic capacitance)가 증가되므로, 데이터를 독출할 때 비트 라인의 센싱(sensing) 감도가 저하될 수 있다. 이러한 기생 커패시턴스를 억제하기 위해서, 비트 라인과 이웃하는 다른 비트 라인 사이의 이격 거리를 보다 크게 확보할 수 있는 방법이 요구된다. 반도체 소자의 집적도가 증가됨에 따라, 메모리 셀이 차지하는 기판 표면적이 크게 감소되고 있어, 이러한 비트 라인과 비트 라인 사이의 거리를 확보하기가 어렵다.
본 발명은 측벽 상에 수직형 트랜지스터가 집적되게 돌출된 활성 벽체(wall)들의 마주보는 두 측벽 벽면들 중 어느 한 벽면의 일부분을 정션(junction) 부분으로 노출하고, 정션 부분이 매몰 비트 라인과 접촉하게 하는 편측 콘택을 포함하는 수직형 트랜지스터 형성 방법을 제시하고자 한다.
본 발명의 일 관점에 따르면, 반도체 기판에 트렌치들에 의해 제1 및 제2측면들을 가지는 벽체(wall)들을 형성하는 단계; 상기 제1 및 제2측면을 덮는 제1라이너(liner)를 형성하는 단계; 상기 벽체의 하단부 상의 상기 제1라이너의 일부를 노출하는 제2라이너를 상기 제1라이너 상에 형성하는 단계; 상기 제2라이너에 의해 노출된 상기 제1라이너 부분을 덮고 상기 제2라이너를 덮게 연장되는 제3라이너를 형성하는 단계; 상기 제3라이너 상에 상기 트렌치를 채우는 희생층을 형성하는 단계; 상기 벽체들 및 상기 희생층 상에 상기 제1측면 인근에 위치하는 상기 제1 내지 제3라이너의 상단부들을 선택적으로 노출하는 식각 배리어(etch barrier)를 형성하는 단계; 상기 식각 배리어에 의해 노출된 상기 제3라이너 부분을 선택적으로 제거하여 상기 제2라이너에 노출된 상기 제1라이너 부분을 노출하는 홈을 형성하는 단계; 상기 홈에 의해 노출된 상기 제1라이너 부분을 선택적으로 제거하여 상기 벽체의 하단부의 제1표면 일부를 노출하는 단계; 및 상기 노출된 상기 제1표면 부분에 접촉하는 매몰 비트라인(bit line)을 형성하는 단계를 포함하는 편측 콘택을 포함하는 수직형 트랜지스터 형성 방법을 제시한다.
본 발명의 다른 일 관점은, 반도체 기판에 트렌치들에 의해 제1 및 제2측면들을 가지는 벽체(wall)들을 형성하는 단계; 상기 벽체의 제1 및 제2측면 및 상기 트렌치의 바닥을 덮는 제1라이너(liner)를 형성하는 단계; 상기 트렌치들의 바닥 부분을 채워 상기 제1 및 제2측면 상의 상기 제1라이너의 일부를 노출하는 매몰층을 형성하는 단계; 상기 매몰층 및 상기 노출된 제1라이너 부분을 덮는 제2라이너를 형성하는 단계; 상기 제2라이너를 이방성 식각하여 상기 매몰층 및 상기 제1라이너의 상단 측면 일부를 노출하는 단계; 상기 매몰층을 리세스하여 상기 제2라이너의 하단으로부터 상기 매몰층 표면을 하측으로 이격시켜 상기 제1라이너 하단 일부를 노출시키는 단계; 상기 제2라이너에 의해 노출된 상기 제1라이너 상단 및 하단 부분을 덮고 상기 제2라이너를 덮게 연장되는 제3라이너를 형성하는 단계; 상기 제3라이너 상에 상기 트렌치를 채우는 희생층을 형성하는 단계; 상기 벽체들 및 상기 희생층 상에 상기 제1측면 인근에 위치하는 상기 제1 및 제3라이너의 상단부들을 선택적으로 노출하는 식각 배리어(etch barrier)를 형성하는 단계; 상기 식각 배리어에 의해 노출된 상기 제3라이너 부분을 선택적으로 제거하여 상기 제2라이너에 노출된 상기 제1라이너 부분을 노출하는 홈을 형성하는 단계; 상기 홈에 의해 노출된 상기 제1라이너 부분을 선택적으로 제거하여 상기 벽체의 하단부의 제1표면 일부를 노출하는 단계; 및 상기 노출된 상기 제1표면 부분에 접촉하는 매몰 비트라인(bit line)을 형성하는 단계를 포함하는 편측 콘택을 포함하는 수직형 트랜지스터 형성 방법을 제시한다.
상기 벽체들을 형성하는 단계는 상기 반도체 기판 상에 반복되는 라인(line)들의 하드 마스크(hard mask)를 형성하는 단계; 및 상기 하드 마스크에 의해 노출된 상기 반도체 기판 부분을 선택적으로 식각하여 상기 트렌치들을 형성하는 단계를 포함할 수 있다.
상기 식각 배리어는 상기 하드 마스크가 상기 트렌치에 일부 부분적으로 중첩되게 시프트(shift)한 형상을 가지게 형성될 수 있다.
상기 제2라이너를 형성하는 단계는 상기 트렌치들의 바닥 부분을 채워 상기 제1 및 제2측면 상의 상기 제1라이너의 일부를 노출하는 매몰층을 형성하는 단계; 상기 매몰층 상에 상기 노출된 제1라이너 부분을 덮는 상기 제2라이너를 형성하는 단계; 및 상기 매몰층을 리세스하여 상기 제2라이너의 하단으로부터 상기 매몰층 표면을 하측으로 이격시켜 상기 제1라이너 일부를 노출시키는 단계를 포함하여 형성될 수 있다.
상기 매몰 비트라인(bit line)을 형성하는 단계는 상기 노출된 상기 제1표면 부분에 불순물을 도핑(doping)하여 매몰 정션(junction)을 형성하는 단계; 및 상기 매몰 정션에 접촉하는 매몰 비트라인(bit line)을 상기 트렌치 바닥 부분에 형성하는 단계를 포함할 수 있다.
상기 매몰 정션을 형성하는 단계는 상기 노출된 상기 제1표면 부분에 접촉하는 불순물이 도핑된 도핑 매개층을 상기 트렌치 바닥 부분에 형성하는 단계; 및 상기 도핑 매개층에 열처리를 수행하여 상기 도핑된 불순물이 상기 제1표면 부분 아래로 확산되도록 하여 상기 매몰 정션을 형성하는 단계를 포함할 수 있다.
상기 매몰 비트라인을 형성하는 단계는 상기 도핑 매개층 상에 금속층을 증착하는 단계를 포함하거나 또는 상기 도핑 매개층을 제거하는 단계; 및 상기 도핑 매개층의 제거에 의해 노출되는 상기 매몰 정션에 접촉하게 금속층을 증착하는 단계를 포함할 수 있다.
상기 매몰 정션을 형성하는 단계는 상기 희생층 및 잔류하는 상기 제3라이너를 제거하여 상기 제2라이너를 노출하는 단계; 및 상기 제2 및 제1라이너에 노출된 상기 노출된 상기 제1표면 부분 상에 비소 또는 인의 플라즈마(plasma)를 제공하는 플라즈마 도핑을 수행하여 상기 매몰 정션을 형성하는 단계를 포함할 수 있다.
상기 벽체를 다수의 활성 기둥들로 분할하는 분할 트렌치(trech)들을 상기 매몰 비트라인에 교차하게 형성하는 단계; 상기 분할 트렌치에 노출된 상기 활성 기둥의 측면에 게이트 유전층을 형성하는 단계; 상기 분할 트렌치들 내에 상기 매몰 비트라인에 교차하는 게이트들을 형성하는 단계; 및 상기 활성 기둥의 상부 단부에 상기 매몰 정션에 대응되는 상측 정션을 형성하는 단계를 더 포함하는 편측 콘택을 포함하는 수직형 트랜지스터 형성 방법을 제시한다.
본 발명에 따르면, 측벽 상에 수직형 트랜지스터가 집적되게 돌출된 활성 벽체(wall)들의 마주보는 두 측벽 벽면들 중 어느 한 벽면의 일부분을 정션(junction) 부분으로 선택적으로 노출하고, 이를 통해 정션과 매몰 비트 라인이 접촉하게 하는 편측 콘택(one side contact)을 포함하는 수직형 트랜지스터 형성 방법을 제시할 수 있다.
도 1 내지 도 15는 본 발명의 실시예에 따른 편측 콘택(one side contact)을 포함하는 수직형 트랜지스터 형성 방법을 보여주는 도면들이다.
도 16 내지 도 21은 본 발명의 실시예에 따른 편측 콘택(one side contact)을 포함하는 수직형 트랜지스터 형성 방법의 변형예들을 보여주는 도면들이다.
도 1을 참조하면, 반도체 기판(100) 상에 식각 마스크(etch mask)로 이용될 하드 마스크(hard mask: 210)을 형성한다. 하드 마스크(210)는 DRAM 소자의 경우 비트 라인(bit line)이 길게 연장되는 방향으로 길게 연장되는 반복되는 라인(line) 형상으로 형성될 수 있다. 하드 마스크(210)는 수직한 채널이 형성될 활성 영역을 포함하는 벽체(wall body: 101)를 설정하는 제1트렌치(110)를 형성하는 식각 과정에서 식각 마스크로 이용될 수 있다. 하드 마스크(210)는 반도체 기판(100)을 이루는 반도체 물질인 실리콘(silicon)과 식각 선택비를 가지는 실리콘 질화물(Si3N4)을 포함하여 형성될 수 있다. 하드 마스크(210)는 500Å 내지 3000Å 두께로 형성될 수 있다.
도 2를 참조하면, 하드 마스크(210)에 의해 노출된 반도체 기판(100) 부분을 선택적으로 식각하여 활성 영역을 포함하는 벽체(101)를 담장 형상으로 기판(100) 표면으로부터 수직하게 돌기되는 형상으로 설정하는 제1트렌치(110)를 형성한다. 제1트렌치(110)에 의해서 활성 영역을 포함하는 벽체(101)들은 상호 마주보게 형성되며, 제1트렌치(110)의 측벽은 이러한 벽체(101)의 제1측면(113) 및 제2측면(115)가 마주보는 형상으로 이루어진다.
도 3을 참조하면, 벽체(101)의 측면들(113, 115) 및 제1트렌치(110)의 바닥 표면을 덮는 제1라이너(liner: 310)를 형성한다. 제1라이너(310)는 후속 과정에서 제1측면(113)의 하측 일부 영역을 선택적으로 노출하는 열림부(opening)을 가지는 편측콘택 마스크(one side contact mask)를 형성하기 위해 도입된다. 본 발명의 실시예에 따른 수직형 트랜지스터는 DRAM 소자의 메모리 셀(memory cell)을 구성하기 위해 도입될 때, 벽체(101)의 활성 영역의 측부에 게이트(gate)를 구비하고 활성 영역의 하측에 매몰 정션(buride junction), 예컨대 드레인(drain)을 구비하고, 매몰 정션에 대응되는 활성 영역의 상단 단부에 상측 정션, 예컨대 소스(source)를 구비하게 구성된다. 이에 따라, 매몰 정션에는 제1트렌치(110)의 바닥 부분에 매몰되는 매몰 비트라인이 접촉 연결되게 되며, 매몰 비트라인은 매몰 비트라인 정션인 매몰 정션과 제1측면(113)에서만 접촉하는 편측콘택으로 접촉하게 구성된다. 이러한 편측콘택을 구현하기 위해서, 제1측면(113)의 일부 영역만 노출시키는 열림부를 가지는 편측콘택 마스크가 요구된다.
제1라이너(310)는 실리콘 산화물(SiO2)을 포함하는 층을 증착하거나 열산화하여 형성할 수 있다. 경우에 따라 제1라이너(310)는 실리콘 질화막으로 형성될 수도 있으며, 대략 10Å 내지 200Å 두께로 형성될 수 있다. 제1라이너(310)는 제1트렌치(110)의 바닥 부분을 메우게 형성되는 매몰 비트 라인과 벽체(101)의 활성 영역의 격리 절연을 위한 층으로 도입될 수 있다. 제1라이너(310) 상에 제1트렌치(110)을 채우는 매몰층(330)을 형성한다. 매몰층(330)은 제1라이너(310)와 식각 선택비를 가지는 물질층, 예컨대, 폴리 실리콘(poly silicon)층을 증착하여 형성될 수 있다. 경우에 따라, 매몰층(330)은 실리콘 산화물 또는 티타늄 질화물(TiN)을 포함하여 형성될 수 있다.
매몰층(330)을 증착한 후 식각 과정으로 제1리세스(recess)하여 제1트렌치(110)의 바닥 부분에 위치하게 한다. 이때, 제1리세스는 제1트렌치(110) 내의 제1깊이(D1)에 리세스된 매몰층(330)의 상측 표면이 위치하게 수행된다. 이러한 제1깊이(D1)는 벽체(101)의 활성 영역에 수직형 트랜지스터의 드레인(drain)으로 이용될 매몰정션(buried junction)가 위치할 위치에 맞춰 설정된다. 매몰층(330)이 제1리세스될 때, 제1라이너 부분 또한 리세스될 수 있지만, 식각 선택비를 가질 수 있으므로, 매몰층(330)의 제1리세스에 의해 노출되는 제1라이너 부분을 선택적으로 식각하는 과정을 추가 수행할 수 있다. 이러한 제1라이너의 식각에 의해 벽체(101)의 측면이 노출될 수 있지만, 제1라이너 부분의 두께를 줄이게 식각이 수행될 수도 있다.
도 4를 참조하면, 매몰층(330) 및 매몰층(330)에 의해 노출되는 제1라이너(310) 부분 상에 제2라이너(350)를 위한 층을 증착하고, 스페이서 식각(spacer etch)와 같은 이방성 건식 식각을 수행하여 매몰층(330)의 상측 표면을 노출시켜, 제1라이너(310) 부분을 덮는 제2라이너(350)를 형성한다. 제2라이너(350)는 제1라이너(311)와 식각 선택비를 가지는 물질, 예컨대, 실리콘 산화물과 식각 선택비를 가지는 실리콘 질화물을 10Å 내지 200Å 두께로 증착한 후 이방성 식각하여 스페이서(spacer) 형태를 가지게 형성될 수 있다. 경우에 따라 제2라이너(350)는 실리콘 산화물을 포함하여 형성될 수도 있다.
도 5를 참조하면, 매몰층(330)을 제2리세스하여 제2깊이(D2)까지 표면이 내려가게 한다. 이에 따라, 제2리세스된 매몰층(331)에 의해 제1라이너(310)의 일부가 D3의 폭만큼 노출되게 된다. 제1라이너(310)의 노출되는 부분(D3)은, 정션이 형성될 벽체(101)의 활성 영역 부분을 노출하게 후속 과정에서 편측 식각될 부분이다. 따라서, 제1라이너(310)의 노출되는 부분(D3)는 결국 수직형 트랜지스터의 드레인에 해당되는 정션의 폭을 설정하게 된다. 제1라이너(310), 제2라이너(350) 및 매몰층(331)은 이러한 정션이 형성될 활성 영역(101) 부분의 범위를 설정하는 마스크(mask)의 역할을 하게 된다.
도 6을 참조하면, 제2라이너(350) 및 제1라이너(310)의 노출 부분(D3)을 덮는 제3라이너(370)를 형성한다. 제3라이너(370)는 마주 보는 두 활성 영역의 벽체(101)들 중 어느 하나의 벽체(101)의 측면(113)에 위치하는 부분이 선택적으로 식각되어, 즉, 편측 식각되어, 제1라이너(310)의 노출 부분(D3)을 선택적으로 노출시키게 도입된다. 이때, 제2라이너(350)는 활성 영역의 측벽을 가리는 마스크로 유지되어야 하므로, 제3라이너(370)는 제2라이너(350)와 식각 선택비를 가지는 물질, 예컨대, 티타늄 질화물(TiN)을 포함하여 형성될 수 있다. TIN층을 증착하고, 이방성 식각하여 스페이서 형태로 제3라이너(370)를 형성한다. 경우에 따라 제3라이너(370)은 제1 및 제2라이너(310, 350), 매몰층(331) 등과 식각 선택비를 가지는 물질로서 폴리실리콘 또는 실리콘 산화물을 포함하여 형성될 수도 있다. 이때, 제3라이너(370)는 10Å 내지 150Å 두께로 형성될 수 있다.
도 7을 참조하면, 제3라이너(370) 및 매몰층(331) 상에 제1트렌치(110)을 채우는 희생층(390)을 형성한다. 희생층(390)은 제1트렌치(110)의 양측으로 위치하는 두 제3라이너(370) 부분들 중 어느 하나를 선택하여 노출시켜 식각하는 편측 식각 과정에서, 선택되지 않은 제3라이너(370) 부분이 식각되지 않게 마스크하는 역할을 한다. 따라서, 희생층(390)은 제3라이너(370)와 식각 선택비를 가질 수 있는 물질, 예컨대, 실리콘 산화물을 증착하고, 이를 에치 백(etch back) 또는 화학기계적연마(CMP)로 평탄화하여 형성될 수 있다. 경우에 따라 희생층(390)은 실리콘을 포함하여 형성될 수 있다.
도 8 및 도 9를 참조하면, 벽체(101)들 상측의 하드 마스크(210) 및 희생층(390) 상에, 벽체(101)의 제1측면(113) 인근에 위치하는 제1, 제2 및 제3라이너(310, 350, 370)의 상단부들을 선택적으로 노출하는 식각 배리어(etch barrier: 230)를 형성한다. 식각 배리어(230)는 제1측면(113)에 인근하게 위치하는 제1, 제2 및 제3라이너(310, 350, 370)의 상단부들을 노출하고, 제1측면(113)에 대향되는 제2측면(115)에 인근하게 위치하는 마주보는 제1, 제2 및 제3라이너(310, 350, 370)의 다른 상단부들은 차폐하는 패턴으로 형성된다. 이러한 식각 배리어(230)는 하드 마스크(210) 및 희생층(390)을 덮는 배리어층을 형성한 후, 제1측면(113)의 경계 부분을 노출하게 배리어층을 선택적으로 식각하여 형성될 수 있다.
이때, 식각 배리어(230)는 도 9에 제시된 바와 같이 하드 마스크(210)가 측 방향으로 S1 만큼 이동된 형상으로 형성될 수 있으며, 이 경우 하드 마스크(210)를 패터닝하는 데 사용된 포토마스크(photo mask)가 S1 만큼 측 방향으로 이동시켜 식각 배리어(230)를 선택적으로 노광 및 식각하는 과정에 사용할 수 있다. 식각 배리어(230)는 하드 마스크(210)가 제1트렌치(110)에 부분적으로 중첩되게 시프트(shift)한 형상으로 설정될 수 있다. 이에 따라, 동일한 포토마스크를 이용하여 하드 마스크(210) 및 식각 배리어(230)을 선택적으로 노광 및 식각하는 리소그래피(lithography) 과정을 수행할 수 있어, 추가의 포토마스크 제작을 생략할 수 있다.
식각 배리어(230)를 형성하는 과정에서 하드 마스크(210)의 손상을 억제하기 위해서, 식각 배리어(230)는 실리콘 질화물의 하드 마스크(210)와 식각 선택비를 가지는 물질, 예컨대, 실리콘이나 실리콘 산화물을 50Å 내지 300Å 두께로 증착하여 형성될 수 있다. 후속 과정에서 희생층(390)을 이루는 실리콘 산화물이 식각 제거될 때, 식각 배리어(230) 또한 함께 제거될 수 있게 유도하기 위해서, 식각 배리어(230)는 실리콘 산화물을 포함하여 형성될 수 있다. 식각 배리어(230)가 희생층(390)의 제거 시 함께 제거될 수 있으므로, 식각 배리어(230)의 후속 제거를 위한 별도의 추가 식각 과정이 생략될 수 있다.
도 10을 참조하면, 식각 배리어(230)에 의해 노출된 제3라이너(370) 부분을 선택적으로 식각 제거한다. 식각 배리어(230)이 선택된 제1측면(113) 상의 하나의 제3라이너(370) 부분만을 노출하고 반대측의 제2측면(115) 상의 다른 제3라이너(370) 부분은 차폐하고 있으므로, 노출된 제3라이너(370) 부분만이 식각 제거되는 편측 식각이 수행되게 된다. 제3라이너(370)가 TiN을 포함하여 형성될 때, 황산(H2SO4)과 과산화수소(H2O2)의 혼합 용액과 같은 습식 에천트(etchant)를 이용한 습식 식각으로 제3라이너(370)를 선택적으로 제거할 수 있다. 이에 따라, 희생층(390)과 제2라이너(350) 사이 계면에 홈(371) 형태의 열린 통로가 형성되고, 이러한 열린 홈(371)의 통로 바닥 부분에 제1라이너(310) 부분이 노출된다. 홈(371)에 의해 노출된 부분은 제2라이너(350) 및 매몰층(331)에 의해 노출된 부분(도 5의 D2)이다. 홈(371)이 형성되게 제3라이너(370) 부분을 제거한 후, 이에 노출된 제1라이너(310) 부분을 선택적으로 식각하여 제거함으로써, 정션이 형성될 활성 영역 부분을 여는 열림부(opening: 410)가 형성된다.
도 11을 참조하면, 제3라이너(370) 부분을 선택적으로 제거한 후, 희생층(390)을 제거하는 식각 과정을 수행한다. 희생층(390)을 제거하는 과정에서 제1라이너(310)의 노출 부분이 함께 제거되도록, 희생층(390)과 제1라이너(310)가 실질적으로 동일한 물질, 예컨대 실리콘 산화물을 포함하여 형성될 수 있다. 이러한 경우, 열림부(410)를 형성하는 별도의 식각 과정이 생략될 수 있다. 또한, 식각 배리어(230)는 희생층(390)가 대등한 실리콘 산화물을 포함하여 형성되므로, 희생층(390)을 제거를 위한 습식 산화물 에천트에 의해 함께 제거될 수 있다.
희생층(390)을 식각 제거한 후, 반대측의 제2측면(115) 상에 잔류하는 제3라이너(370) 부분 또한 식각 제거한다. 이후에, 제1트렌치(110) 바닥에 위치하고 있던 매몰층(331) 또한 선택적으로 제거된다. 이때, 매몰층(331)이 후속 비트 라인의 일부로 이용될 수 있는 금속층이나 도전층으로 형성될 경우, 잔류되어 비트 라인의 일부로 이용될 수도 있다. 제1트렌치(110) 바닥에 잔류하는 제1라이너(310) 및 제2라이너(350)가 제1측면(113)의 하단부를 여는 오프닝(410)을 구성하여, 매몰 정션을 형성하기 위한 편측 콘택 마스크(one side contact mask)가 이루어진다. 열림부(410)는 벽체(101)의 활성 영역의 하측 부분에 위치하며, 매몰 비트라인이 형성되는 위치를 고려하여 제1트렌치(110)의 바닥에서 일정 거리 이격된 위치에 위치한다.
도 12를 참조하면, 열림부(410)를 통해 불순물을 도핑(doping)하여 비트 라인에 접속될 매몰 정션(510)을 형성한다. 이러한 매몰 정션(510)은 비트 라인과의 접촉하는 콘택 정션(contact junction)으로 이용되며, 수직형 트랜지스터의 드레인으로 이용될 수도 있다. 매몰정션(510)은 불순물의 도핑에 의해서 형성되며, 매몰정션(510)에 접촉되는 매몰 비트라인과의 접촉 저항 감소를 위해 상당히 높은 도핑 농도가 요구된다. 그럼에도 불구하고, 매몰 정션(510)이 드레인으로 작용하기 위해서 요구되는 수준의 깊이(또는 거리)로 확산된 확산 프로파일을 가지는 것이 요구된다. 예컨대, 반대측의 제2측면(115)와 매몰 정션(510)의 프로파일 바닥이 D4 만큼 이격되어 채널 아래의 활성 영역 부분과 하부의 반도체 기판(100)이 차단되지 않고 연결되는 바디 타이드 구조(body tied structure)가 구현될 수 있다. 이에 따라, 채널에서 발생되는 홀(hole) 전하들이 이러한 이격 부분으로 반도체 기판(100) 쪽으로 빠져나올 수 있어, 홀 전하들의 파일업(file up)을 유효하게 억제할 수 있다. 즉, 플로팅 바디 효과(floating body effect)를 유효하게 억제할 수 있다.
불순물 도핑은 다양한 방법으로 수행될 수 있으며, 제1트렌치(110)를 불순물이 도핑된 폴리 실리콘층과 같은 도핑 매개층(500)을 증착하고, 어닐링(annealing)을 통해 불순물을 제1표면(113) 아래로 확산시켜 정션(510)을 형성할 수 있다. 도핑 매개층(500)으로 비소(As) 또는 인(P)이 도핑된 폴리실리콘층을 증착하고, 급속열처리(RTA)를 수행하여 매몰 정션(510)을 불순물 확산으로 형성할 수 있다. 이때, 폴리실리콘층을 먼저 증착하고, 리세스하여 그 두께를 줄인 후 비소나 인을 이온주입(ion implantation)하여 불순물을 도핑할 수 있다.
도 13을 참조하면, 매몰 정션(510)을 형성한 후, 매몰 정션(510)에 접촉하는매몰 비트라인(600)을 형성한다. 도핑 매개층(500)을 선택적으로 제거한 후, 제1트렌치(110) 내에 비트 라인 도전층, 예컨대, 티타늄 질화물(TiN)층과 같은 금속층(630)을 증착하고 리세스하여 매몰 비트라인(600)을 형성한다. 금속층(630)은 TiN층이나 텅스텐(W)층을 포함할 수 있다. 금속층(630)과 매몰정션(510)의 계면에는 티타늄실리사이드(TiSix)와 같은 실리사이드(slicide)층이나, 금속층(630)이 텅스텐(W)으로 이루어질 때 계면에 티타늄(Ti) 및 티타늄 질화물(TiN)의 복합층이 계면층(610)으로 도입될 수 있다. 매몰 비트 라인(600)은 열림부(410)를 통해 매몰 정션(510)과 접촉하고, 이때, 활성 영역을 기준으로 고려할 때 한쪽 측벽 방향으로만 접촉이 이루어지는 편측콘택이 구현된다.
한편, 매몰 비트 라인(600)은 도 12의 도핑 매개층(500) 상에 금속층을 증착하여, 도핑 매개층(500)을 비트 라인의 일부로 이용하여 형성될 수도 있다. 이때, 도핑 매개층(500)이 도핑된 폴리실리콘층을 포함하여 형성되므로, 저항 감소를 위해 텅스텐(W)과 같은 낮은 저항의 금속층을 추가로 증착함으로써, 비트 라인을 형성할 수 있다.
도 14를 참조하면, 편측콘택을 이루는 매몰 비트라인(600)을 형성한 후, 매몰 비트라인(600)을 절연하는 제1절연층(710)을 제1트렌치(110) 내에 형성한다. 제1절연층(710)은 실리콘질화물(Si3N4)층을 포함하여 형성될 수 있다. 제1절연층(710) 상에 제1트렌치(110)을 채우는 제2절연층(720)을 폴리실라잔(polysilazane)과 같은 스핀온유전층(SOD: Spin On Dielectric)을 도포하고, 열처리로 치밀화(densification)하여 형성될 수 있다. 이때, SOD층 상에 고밀도플라즈마 산화물(HDP oxide)층을 더 형성하여, SOD층을 고정하는 층으로 이용할 수 있다. 즉, 제2절연층(720)은 SOD층과 HDP 산화물층의 이중층으로 형성될 수 있다.
이후에, 활성 영역을 포함하는 벽체(101)의 긴 담장 형상을 가로질러 분할하는 분할 트렌치로서 제2트렌치(116)를 형성하여 벽체(101)를 셀(cell) 단위로 분리시켜 활성 기둥(active pillar: 111)들을 형성한다. 제2트렌치(116)는 매몰 비트라인(600)과 교차되게 형성되며, 도 15에 제시된 바와 같이, 워드라인(word line)으로 이용될 게이트(gate: 750)가 형성될 활성 기둥(111)의 측면을 노출하게 형성된다. 이때, 제2트렌치(116)의 바닥에는 매몰 비트라인(600)이 노출되지 않게 제1절연층(710) 또는 제2절연층(720)의 일부가 잔류할 수 있다. 제2트렌치(116)에 의해 노출된 활성 기둥(111)의 측면은 제1측면(113) 및 제2측면(115)과 교차되는 면방향을 가지며 형성된다. 이러한 노출되는 측면 상에 열산화 등을 수행하여 게이트 유전층(751)을 형성한다.
제3트렌치(116) 내의 게이트 유전층(751) 상에 워드라인으로 이용되는 게이트(750)을 형성한다. 이때, 게이트(750)는 게이트 유전층(751) 상에 측방향으로 부착된 형상으로 형성되고, 텅스텐층과 같은 금속층을 포함하여 형성될 수 있다. 이때, 마주보는 두 측면 상에 각각 분리된 게이트(750)들이 형성되게 게이트(750)를 위한 층을 증착한 후 제2트렌치(116) 바닥이 노출되게 이방성 건식 식각하는 과정이 도입될 수 있다. 이러한 건식 식각 과정으로 게이트(750)가 각각의 활성 기둥(111)들이 부착된 형태가 되게 노드(node) 분리될 수 있다. 텅스텐층과 게이트 유전층(751)의 계면에는 접착층으로 티타늄/티타늄질화물층이 도입될 수 있다. 게이트(750)는 매몰 비트라인(600)과 교차되는 방향으로 연장되게 형성된다. 게이트(750)를 위한 층을 증착하고 리세스하여 활성 기둥(111)을 상측 단부의 측면을 노출한 후, 활성 기둥(111)의 상측 단부에 제1 및 제2불순물과 동일한 도전형의 불순물 예컨대, 인(P)을 도핑하여 소스(source)로 상측 정션(530)을 형성한다. 이와 같이 수직형 트랜지스터가 구성될 수 있으며, 소스의 상측 정션(530)에 연결되게 커패시터가 집적되어 디램(DRAM) 메모리 셀이 구성될 수 있다.
본 발명의 실시예에 따른 편측 콘택을 포함하는 수직형 트랜지스터 형성 방법은 식각 배리어(230)가 제3라이너(370) 부분을 노출하는 열림 마진(open margin)을 보다 넓게 확보하기 위해서 변형될 수 있다. 예컨대, 제3라이너(370) 상단부가 하드 마스크(210)에 보다 근접하게 위치하도록 유도함으로써, 식각 배리어(230)가 형성될 때의 오버레이 마진(overlay margin)을 보다 넓게 확보할 수 있다. 반도체 소자의 디자인 룰(desing rule)이 감소되어 제1트렌치(110)의 폭이 보다 감소되어도, 제1트렌치(110)의 제1측면(113)과 제2측면(115) 상에 위치하는 마주보는 제3라이너(370)의 두 상단부들 간의 이격 간격을 보다 넓게 확보할 수 있어, 제1측면(113) 상에 위치하는 하나의 제3라이너(370)의 상단부만 선택적으로 노출하게 식각 배리어(230)를 형성할 때의 열림 마진을 보다 넓게 확보할 수 있다.
도 4를 참조하면, 도 1 내지 도 4를 참조하여 설명한 바와 마찬가지로, 제2라이너(350)를 형성한 후, 도 16에 제시된 바와 같이, 제2라이너(350)를 이방성 식각하여 제1라이너(310)의 상단 측면 일부를 노출하게, 제2라이너(350)의 상단 일부를 식각 제거한다. 도 4를 참조하여 설명한 바와 같이, 제2라이너(350)는 매몰층(330) 및 매몰층(330)에 의해 노출되는 제1라이너(310) 부분 상에 제2라이너(350)를 위한 층을 증착하고, 스페이서 식각(spacer etch)와 같은 이방성 건식 식각을 수행하여 매몰층(330)의 상측 표면을 노출시켜, 제1라이너(310) 부분을 덮게 형성된다. 이때, 스페이서 식각을 추가적으로 더 수행하면, 제2라이너(350)의 상단부가 계속 식각되고, 이에 따라, 제1라이너(310)의 상단부의 측면을 노출하는 제3라이너(도 16의 351)이 형성된다. 이때, 식각을 계속 추가 수행하는 정도에 따라, 제1라이너(310)의 상단부의 측면이 노출되는 폭(311)이 달라지며, 이때, 노출되는 폭(311)이 대략 100Å 이상이 되도록 제2라이너(351)를 추가 식각한다.
도 17을 참조하면, 도 5를 참조하여 설명한 바와 같이, 매몰층(330)을 제2리세스하여 제2깊이(D2)까지 표면이 내려가게 한다. 이에 따라, 제2리세스된 매몰층(331)에 의해 제1라이너(310)의 하단부의 일부가 노출된다. 제2라이너(351)는 제1라이너(310)의 상단부 일부와 하단 일부를 노출하게 형성된다. 이후에, 도 6을 참조하여 설명한 바와 마찬가지로, 제3라이너(373)를 형성한다. 이때, 제3라이너(373)는 제2라이너(351)에 의해 노출된 제1라이너(310)의 상단부 및 하단부를 덮게 형성된다. 연후에, 도 7을 참조하여 설명한 바와 마찬가지로 희생층(391)을 형성한다. 제2라이너(351)가 제1라이너(310)의 상단부의 측면 일부를 노출하게 형성되므로, 제3라이너(373)는 제1라이너(310)의 상단 측면에 직접 접촉하게 형성된다. 따라서, 벽체(101)의 제1측면(113)과 제2측면(115) 각각 상에 형성된 제3라이너(373)의 두 상단부는 보다 넓은 이격 간격을 가지며 상호 떨어져 위치하게 된다.
제3라이너(373)의 마주보는 두 상단부들이 보다 넓은 이격 간격을 가지며 떨어진 위치에 위치하게 되므로, 도 18에 제시된 바와 같이 식각 배리어(230)를 형성할 때, 식각 배리어(230)가 제1측면(113) 상의 제3라이너(373)의 상단부만 선택적으로 노출하게 희생층(391) 및 하드 마스크(210) 상에 중첩되게 형성될 때, 중첩 마진이 보다 넓게 확보될 수 있다. 식각 배리어(230)의 패턴 측벽이 마주보는 두 제3라이너(373)의 상단부들 사이의 희생층(391) 부분에 위치하게 식각 배리어(230)가 패터닝되어야 하는 데, 희생층(391) 부분의 폭이 미세할 경우 정확한 위치에 중첩되게 위치하도록 식각 배리어(230)를 형성하기가 어렵다. 도 18에 제시된 바와 같이, 제2라이너(351)의 상단부가 노출되지 않고 제3라이너(373)의 아래에 매몰되므로, 희생층(391)의 폭은 도 8에 제시된 경우보다 제2라이너(350)의 폭의 2배 만큼 넓어지게 된다. 따라서, 식각 배리어(230)가 보다 넓은 희생층(391) 부분에 중첩되게 위치하기가 보다 용이해질 수 있어, 식각 배리어(230)의 중첩 마진을 보다 넓게 확보할 수 있다.
도 19를 참조하면, 도 10을 참조하여 설명한 바와 마찬가지로, 식각 배리어(230)에 노출된 제3라이너(373) 부분을 선택적으로 제거하여 홈(372)을 형성하고, 열림부(410)를 형성한다. 연후에, 도 11을 참조하여 설명한 바와 같이 희생층(391) 및 잔류하는 제3라이너(373) 부분을 제거하고, 도 20에 제시된 바와 같이, 매몰 정션(510) 및 매몰 비트 라인(600)을, 도 12 및 도 13을 참조하여 설명한 바와 마찬가지로 형성할 수 있다. 이후에, 도 14 및 도 15를 참조하여 설명한 바와 같이 수직형 트랜지스터 구조를 형성할 수 있다.
한편, 도 12에 제시된 바와 같이 매몰 정션(510)을 형성할 때 도핑 매개층(도 12의 500)을 도입하지 않고, 열림부(도 11의 410)를 통해 불순물을 직접적으로 제1표면(113)의 노출 부분 내측으로 확산시킬 수 있다. 도 21을 참조하면, 열림부(410)에 노출된 제1표면(113) 부분에 비소 또는 인의 플라즈마(plasma: 550)를 제공하는 플라즈마 도핑(plasma doping)을 수행하여, 플라즈마(550)로부터 비소 또는 인과 같은 불순물이 제1표면(113)의 노출 부분 내측의 활성 영역 부분으로 확산되도록 유도할 수 있다. 이에 따라, 매몰 정션(511)이 플라즈마 도핑으로 형성될 수 있다.
100...반도체 기판 101...활성 영역의 벽체(wall body)
230...식각 배리어 310, 350, 370...라이너(liner)들
410...콘택 열림부 510...매몰 정션(buried junction)
600...매몰 비트 라인.

Claims (20)

  1. 반도체 기판에 트렌치들에 의해 제1 및 제2측면들을 가지는 벽체(wall)들을 형성하는 단계;
    상기 제1 및 제2측면을 덮는 제1라이너(liner)를 형성하는 단계;
    상기 벽체의 하단부 상의 상기 제1라이너의 일부를 노출하는 제2라이너를 상기 제1라이너 상에 형성하는 단계;
    상기 제2라이너에 의해 노출된 상기 제1라이너 부분을 덮고 상기 제2라이너를 덮게 연장되는 제3라이너를 형성하는 단계;
    상기 제3라이너 상에 상기 트렌치를 채우는 희생층을 형성하는 단계;
    상기 벽체들 및 상기 희생층 상에 상기 제1측면 인근에 위치하는 상기 제1 내지 제3라이너의 상단부들을 선택적으로 노출하는 식각 배리어(etch barrier)를 형성하는 단계;
    상기 식각 배리어에 의해 노출된 상기 제3라이너 부분을 선택적으로 제거하여 상기 제2라이너에 노출된 상기 제1라이너 부분을 노출하는 홈을 형성하는 단계;
    상기 홈에 의해 노출된 상기 제1라이너 부분을 선택적으로 제거하여 상기 벽체의 하단부의 제1표면 일부를 노출하는 단계; 및
    상기 노출된 상기 제1표면 부분에 접촉하는 매몰 비트라인(bit line)을 형성하는 단계를 포함하는 편측 콘택을 포함하는 수직형 트랜지스터 형성 방법.
  2. 제1항에 있어서,
    상기 벽체들을 형성하는 단계는
    상기 반도체 기판 상에 반복되는 라인(line)들의 하드 마스크(hard mask)를 형성하는 단계; 및
    상기 하드 마스크에 의해 노출된 상기 반도체 기판 부분을 선택적으로 식각하여 상기 트렌치들을 형성하는 단계를 포함하는 편측 콘택을 포함하는 수직형 트랜지스터 형성 방법.
  3. 제2항에 있어서,
    상기 식각 배리어는
    상기 하드 마스크가 상기 트렌치에 일부 부분적으로 중첩되게 시프트(shift)한 형상을 가지게 형성되는 편측 콘택을 포함하는 수직형 트랜지스터 형성 방법.
  4. 제2항에 있어서,
    상기 식각 배리어는
    실리콘 또는 실리콘 산화물을 포함하여 형성되는 편측 콘택을 포함하는 수직형 트랜지스터 형성 방법.
  5. 제2항에 있어서,
    상기 식각 배리어는
    실리콘 산화물을 포함하여 형성되고,
    상기 하드 마스크는
    실리콘 질화물을 포함하여 형성되는 편측 콘택을 포함하는 수직형 트랜지스터 형성 방법.
  6. 제1항에 있어서,
    상기 제1, 제2 및 제3라이너는
    상호 간에 식각 선택비를 가지게 실리콘 산화물, 실리콘 질화물, 폴리실리콘 또는 티타늄 질화물(TiN)을 포함하여 형성되는 편측 콘택을 포함하는 수직형 트랜지스터 형성 방법.
  7. 제6항에 있어서,
    상기 제1 및 제2라이너는
    상호 간에 식각 선택비를 가지고 상기 제3라이너에 대해 식각 선택비를 가지게 실리콘 산화물 또는 실리콘 질화물을 포함하여 형성되는 편측 콘택을 포함하는 수직형 트랜지스터 형성 방법.
  8. 제6항에 있어서,
    상기 제3라이너는
    상기 제1 및 제2라이너에 대해 식각 선택비를 가지게 폴리실리콘 또는 티타늄 질화물을 포함하여 형성되는 편측 콘택을 포함하는 수직형 트랜지스터 형성 방법.
  9. 제1항에 있어서,
    상기 제2라이너를 형성하는 단계는
    상기 트렌치들의 바닥 부분을 채워 상기 제1 및 제2측면 상의 상기 제1라이너의 일부를 노출하는 매몰층을 형성하는 단계;
    상기 매몰층 상에 상기 노출된 제1라이너 부분을 덮는 상기 제2라이너를 형성하는 단계; 및
    상기 매몰층을 리세스하여 상기 제2라이너의 하단으로부터 상기 매몰층 표면을 하측으로 이격시켜 상기 제1라이너 일부를 노출시키는 단계를 포함하는 편측 콘택을 포함하는 수직형 트랜지스터 형성 방법.
  10. 제9항에 있어서,
    상기 매몰층은
    상기 제1 내지 제3라이너들과 식각 선택비를 가지게 폴리실리콘, 실리콘 산화물 또는 티타늄 질화물을 포함하여 형성되는 편측 콘택을 포함하는 수직형 트랜지스터 형성 방법.
  11. 제1항에 있어서,
    상기 매몰 비트라인(bit line)을 형성하는 단계는
    상기 노출된 상기 제1표면 부분에 불순물을 도핑(doping)하여 매몰 정션(junction)을 형성하는 단계; 및
    상기 매몰 정션에 접촉하는 매몰 비트라인(bit line)을 상기 트렌치 바닥 부분에 형성하는 단계를 포함하는 편측 콘택을 포함하는 수직형 트랜지스터 형성 방법.
  12. 제11항에 있어서,
    상기 매몰 정션을 형성하는 단계는
    상기 노출된 상기 제1표면 부분에 접촉하는 불순물이 도핑된 도핑 매개층을 상기 트렌치 바닥 부분에 형성하는 단계; 및
    상기 도핑 매개층에 열처리를 수행하여 상기 도핑된 불순물이 상기 제1표면 부분 아래로 확산되도록 하여 상기 매몰 정션을 형성하는 단계를 포함하는 편측 콘택을 포함하는 수직형 트랜지스터 형성 방법.
  13. 제12항에 있어서,
    상기 도핑 매개층은
    상기 불순물로서 인(P) 또는 비소(As)가 도핑된 폴리실리콘층을 포함하여 형성되거나,
    상기 폴리실리콘층을 증착하고 리세스(recess)한 후 상기 인 또는 비소를 이온주입하여 형성되는 편측 콘택을 포함하는 수직형 트랜지스터 형성 방법.
  14. 제12항에 있어서,
    상기 매몰 비트라인을 형성하는 단계는
    상기 도핑 매개층 상에 금속층을 증착하는 단계를 포함하거나
    또는 상기 도핑 매개층을 제거하는 단계; 및
    상기 도핑 매개층의 제거에 의해 노출되는 상기 매몰 정션에 접촉하게 금속층을 증착하는 단계를 포함하는 편측 콘택을 포함하는 수직형 트랜지스터 형성 방법.
  15. 제11항에 있어서,
    상기 매몰 정션을 형성하는 단계는
    상기 희생층 및 잔류하는 상기 제3라이너를 제거하여 상기 제2라이너를 노출하는 단계; 및
    상기 제2 및 제1라이너에 노출된 상기 노출된 상기 제1표면 부분 상에 비소 또는 인의 플라즈마(plasma)를 제공하는 플라즈마 도핑을 수행하여 상기 매몰 정션을 형성하는 단계를 포함하는 편측 콘택을 포함하는 수직형 트랜지스터 형성 방법.
  16. 제1항에 있어서,
    상기 벽체를 다수의 활성 기둥들로 분할하는 분할 트렌치(trech)들을 상기 매몰 비트라인에 교차하게 형성하는 단계;
    상기 분할 트렌치에 노출된 상기 활성 기둥의 측면에 게이트 유전층을 형성하는 단계;
    상기 분할 트렌치들 내에 상기 매몰 비트라인에 교차하는 게이트들을 형성하는 단계; 및
    상기 활성 기둥의 상부 단부에 상기 매몰 정션에 대응되는 상측 정션을 형성하는 단계를 더 포함하는 편측 콘택을 포함하는 수직형 트랜지스터 형성 방법.
  17. 반도체 기판에 트렌치들에 의해 제1 및 제2측면들을 가지는 벽체(wall)들을 형성하는 단계;
    상기 벽체의 제1 및 제2측면 및 상기 트렌치의 바닥을 덮는 제1라이너(liner)를 형성하는 단계;
    상기 트렌치들의 바닥 부분을 채워 상기 제1 및 제2측면 상의 상기 제1라이너의 일부를 노출하는 매몰층을 형성하는 단계;
    상기 매몰층 및 상기 노출된 제1라이너 부분을 덮는 제2라이너를 형성하는 단계;
    상기 제2라이너를 이방성 식각하여 상기 매몰층 및 상기 제1라이너의 상단 측면 일부를 노출하는 단계;
    상기 매몰층을 리세스하여 상기 제2라이너의 하단으로부터 상기 매몰층 표면을 하측으로 이격시켜 상기 제1라이너 하단 일부를 노출시키는 단계;
    상기 제2라이너에 의해 노출된 상기 제1라이너 상단 및 하단 부분을 덮고 상기 제2라이너를 덮게 연장되는 제3라이너를 형성하는 단계;
    상기 제3라이너 상에 상기 트렌치를 채우는 희생층을 형성하는 단계;
    상기 벽체들 및 상기 희생층 상에 상기 제1측면 인근에 위치하는 상기 제1 및 제3라이너의 상단부들을 선택적으로 노출하는 식각 배리어(etch barrier)를 형성하는 단계;
    상기 식각 배리어에 의해 노출된 상기 제3라이너 부분을 선택적으로 제거하여 상기 제2라이너에 노출된 상기 제1라이너 부분을 노출하는 홈을 형성하는 단계;
    상기 홈에 의해 노출된 상기 제1라이너 부분을 선택적으로 제거하여 상기 벽체의 하단부의 제1표면 일부를 노출하는 단계; 및
    상기 노출된 상기 제1표면 부분에 접촉하는 매몰 비트라인(bit line)을 형성하는 단계를 포함하는 편측 콘택을 포함하는 수직형 트랜지스터 형성 방법.
  18. 제17항에 있어서,
    상기 벽체들을 형성하는 단계는
    상기 반도체 기판 상에 반복되는 라인(line)들의 하드 마스크(hard mask)를 형성하는 단계; 및
    상기 하드 마스크에 의해 노출된 상기 반도체 기판 부분을 선택적으로 식각하여 상기 트렌치들을 형성하는 단계를 포함하는 편측 콘택을 포함하는 수직형 트랜지스터 형성 방법.
  19. 제17항에 있어서,
    상기 식각 배리어는
    상기 하드 마스크가 상기 트렌치에 일부 부분적으로 중첩되게 시프트(shift)한 형상을 가지게 형성되는 편측 콘택을 포함하는 수직형 트랜지스터 형성 방법.
  20. 제17항에 있어서,
    상기 식각 배리어 및 상기 희생층은 각각 실리콘 산화물을 포함하여 형성되고
    상기 하드 마스크는 실리콘 질화물을 포함하여 형성되는 편측 콘택을 포함하는 수직형 트랜지스터 형성 방법.
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