KR101094399B1 - 매립비트라인을 구비한 반도체장치 및 그 제조 방법 - Google Patents

매립비트라인을 구비한 반도체장치 및 그 제조 방법 Download PDF

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Abstract

본 발명은 매립비트라인의 저항을 감소시킬 수 있고 공정 난이도를 낮게 할 수 있는 반도체장치 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 반도체기판을 식각하여 복수의 트렌치를 형성하는 단계; 상기 트렌치를 일부 매립하는 매립비트라인을 형성하는 단계; 상기 매립비트라인 상부를 갭필하는 도전막을 형성하는 단계; 상기 도전막과 반도체기판을 동시에 식각하여 복수의 활성필라를 형성하는 단계; 각각의 상기 활성필라를 에워싸는 복수의 수직게이트를 형성하는 단계; 및 이웃하는 상기 수직게이트들을 서로 연결시키는 워드라인을 형성하는 단계를 포함하고, 상술한 본 발명은 트렌치 내부를 매립하는 형태로 매립비트라인을 형성하므로써 단면적이 증가함에 따라 매립비트라인의 저항을 감소시킬 수 있는 효과가 있고, 또한, 매립비트라인을 먼저 형성한 후에 후속 공정에서 활성필라, 수직게이트 및 워드라인을 형성함에 따라 공정 난이도도 낮아지며, 공정이 단순화되는 효과가 있다.
수직게이트, 매립비트라인, 워드라인, 활성필라

Description

매립비트라인을 구비한 반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH BURIED BITLINE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 매립비트라인을 구비한 반도체장치 및 그 제조 방법에 관한 것이다.
최근에 집적도 향상을 위해 40nm 이하급 메모리 장치(Memory device)가 요구되고 있다. 8F2(F:minimum feature size) 또는 6F2의 셀아키텍쳐(cell architecture) 형태에서 사용하는 플라나 트랜지스터(Planar transistor) 또는 리세스드 게이트 트랜지스터(Recessed Gate Taransistor)의 경우에는 40nm 이하로 스케일링(scaling) 하기가 매우 어렵다. 따라서 동일 스케일링에서 집적도를 1.5∼2 배 향상시킬 수 있는 4F2 셀아키텍쳐를 갖는 셀(Cell)이 요구되고 있으며, 그에 따라 수직게이트 공정(Vertical Gate process)이 제안되었다.
수직게이트 공정이란, 반도체 기판 상에서 수직으로 연장된 활성필라(Active pillar)의 주위를 감싸는 환형(Surround type) 게이트전극('수직게이트'라 약칭함)을 형성하고, 수직게이트를 중심으로 하여 활성필라의 상부와 하부에 각각 소스영역과 드레인 영역을 형성하는 공정이다. 이와 같이, 수직게이트 공정을 적용함으로써 채널이 수직으로 형성되고, 이에 따라 트랜지스터의 면적을 감소시키더라도 채널 길이에 구애받지 않는다.
위와 같은 수직게이트 공정을 이용하여 메모리셀은 고집적화를 위해 매립비트라인(Buried Bitline)을 갖고, 매립비트라인은 도펀트의 이온주입에 의해 형성하고 있다.
그러나, 메모리 장치가 소형화 될 경우 도펀트 이온주입만으로는 매립비트라인의 저항을 감소시키는데 한계가 있어 장치의 특성 저하를 가져오게 된다.
이에 최근에 매립비트라인을 제조하는 방법으로서 금속실리사이드화(Metal Silidation) 방법이 제안된 바 있다.
그러나, 상술한 종래기술은 다음과 같은 문제가 있다.
금속실리사이드화 방법은 이웃하는 비트라인을 서로 분리시키기 위해 후속으로 실리사이드화된 부분을 각 셀에 맞게 절단해주어야 한다. 이처럼 절단하게 되면 콘택 단면적이 줄어 저항 값이 증가하고, 또한 금속실리사이드화가 활성필라 사이의 표면부터 진행되기 때문에 수직게이트와 거리가 짧아 브릿지(Bridge)가 발생할 가능성이 높다.
상술한 종래기술은 활성필라를 먼저 형성하고 나중에 비트라인을 형성한다. 이러한 방법은 비트라인이 활성필라 이후에 형성되기 때문에 저항 측면에서 불리하 다.
따라서, 수직게이트 공정을 이용하면서도 비트라인 공정시 단면적 감소에 따른 저항 문제 및 공정 난이도를 해결할 수 있는 방법이 필요하다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 매립비트라인의 저항을 감소시킬 수 있고 공정 난이도를 낮게 할 수 있는 반도체장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 반도체기판을 식각하여 복수의 트렌치를 형성하는 단계; 상기 트렌치를 포함한 반도체기판 상에 배리어막을 형성하는 단계; 상기 배리어막 상에 상기 트렌치를 매립할때까지 금속막을 형성하는 단계; 상기 금속막을 에치백하여 매립비트라인을 형성하는 단계; 상기 매립비트라인의 표면까지 상기 배리어막을 에치백하는 단계; 상기 매립비트라인 및 배리어막의 상부를 갭필하는 도전막을 형성하는 단계; 상기 도전막과 반도체기판을 동시에 식각하여 복수의 활성필라를 형성하는 단계; 및 각각의 상기 활성필라를 에워싸는 복수의 수직게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 반도체기판을 식각하여 복수의 트렌치를 형성하는 단계; 상기 트렌치를 일부 매립하는 매립비트라인을 형성하는 단계; 상기 매립비트라인 상부를 갭필하는 도전막을 형성하는 단계; 상기 도전막과 반도체기판을 동시에 식각하여 복수의 활성필라를 형성하는 단계; 각각의 상기 활성필라를 에워싸는 복수의 수직게이트를 형성하는 단계; 및 이웃하는 상기 수직게이트들을 서로 연결시키는 워드라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체장치는 반도체기판; 상기 반도체기판 내에 형성된 복수의 트렌치; 각각의 상기 트렌치를 일부 매립하는 복수의 매립비트라인; 상기 매립비트라인 상부에 형성된 복수의 활성필라; 각각의 상기 활성필라를 에워싸는 복수의 수직게이트; 및 상기 복수의 수직게이트를 서로 연결하는 워드라인을 포함하는 것을 특징으로 한다.
상술한 본 발명은 트렌치 내부를 매립하는 형태로 매립비트라인을 형성하므로써 단면적이 증가함에 따라 매립비트라인의 저항을 감소시킬 수 있는 효과가 있다.
또한, 매립비트라인을 먼저 형성한 후에 후속 공정에서 활성필라, 수직게이트 및 워드라인을 형성함에 따라 공정 난이도도 낮아지며, 공정이 단순화되는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 반도체장치의 구조를 도시한 평면도이고, 도 2a는 도 1의 A-A'선 및 B-B'선에 따른 단면도이다. 도 2b는 반도체장치의 구조 를 도시한 사시도이다.
도 1, 도 2a 및 도 2b를 참조하면, 반도체기판(11A) 내에 형성된 복수의 트렌치(12) 내부를 일부 매립하는 복수의 매립비트라인(14)이 형성되어 있다. 매립비트라인(14)은 금속막을 포함한다. 매립비트라인(14)과 반도체기판(11A)의 접촉 계면에는 확산방지 역할을 하는 배리어막(13A)이 형성되어 있다. 배리어막(13A)은 티타늄막(Ti)과 티타늄질화막(TiN)이 적층된 물질일 수 있다.
매립비트라인(14) 상부에는 복수의 활성필라(16)가 형성되어 있다. 각각의 활성필라(16)는 매립비트라인(14) 상부를 갭필하는 제1활성필라(15B)와 제1활성필라(15B) 양측벽에 형성된 제2활성필라(11B)로 이루어진다. 후술하겠지만, 제2활성필라(11B)는 반도체기판(11A)을 식각하여 형성된 구조물이고, 제1활성필라(15B)는 실리콘에피택셜막이다. 활성필라(16) 외측의 반도체기판(11A) 상에는 층간절연막(17)이 형성되어 있다. 매립비트라인(14)과 제1활성필라(15B) 사이에는 도전막(15A)이 형성되고, 도전막(15A)은 제1활성필라(15B)와 동일한 물질이다. 도전막(15A)에 의해 활성필라(16)와 매립비트라인(14)이 전기적으로 연결된다.
각각의 매립비트라인(14) 상부에 복수의 활성필라(16)가 위치한다. 즉, 서로 일정 간격을 갖고 이격되는 복수의 활성필라(16)가 각각의 매립비트라인(14) 상부에 형성된다. 이에 따라 활성필라(16)는 매트릭스 배열을 갖는다.
각각의 활성필라(16)의 외벽은 수직게이트(19)가 에워쌓고 있으며, 수직게이트(19)와 활성필라(16) 사이에는 게이트절연막(18)이 형성된다.
이웃한 수직게이트(19)들은 워드라인(20)에 의해 서로 연결된다. 워드라 인(20)은 층간절연막(17)에 의해 매립비트라인(14)과 절연되며, 워드라인(20)과 매립비트라인(14)은 서로 수직방향으로 교차하여 배열된다. 워드라인(20)은 금속막을 포함한다. 예컨대, 워드라인(20)은 WSix, TiN, W, Al, Cu, Au 및 Ru로 이루어진 그룹 중에서 선택된 어느 하나를 포함한다.
도 3a 내지 도 3h는 도 1의 A-A'선 및 B-B'선에 따른 공정단면도이고, 도 4a 내지 도 4h는 공정사시도이다. 이하, 도 3a 내지 도 3h 및 도 4a 내지 도 4h를 참조하여 제조 방법을 설명하기로 한다.
도 3a 및 도 4a에 도시된 바와 같이, 반도체기판(11)을 일정 깊이 식각하여 트렌치(12)를 형성한다. 반도체기판(11)은 실리콘기판을 포함할 수 있다. 트렌치(12)를 형성하기 위해 하드마스크막(미도시)을 이용하여 반도체기판(11)을 식각할 수 있다. 트렌치(12)는 라인 형태(Line type)로 형성한다. 트렌치(12) 형성을 위한 반도체기판(11)의 식각은 비등방성(Anisotropic) 건식식각을 이용하며, 실리콘기판인 경우 Cl2 또는 HBr 가스를 단독으로 사용하거나, 또는 Cl2와 HBr 가스의 혼합가스를 이용하여 식각한다. 트렌치(12)의 깊이는 후속의 매립비트라인의 높이에 따라 다르지만, 적어도 5000Å 이상의 깊이로 형성한다.
도 3b 및 도 4b에 도시된 바와 같이, 트렌치(12)를 포함한 반도체기판(11)의 표면 상에 배리어막(13)을 형성한다. 여기서, 배리어막(13)은 티타늄막(Ti)과 티타늄질화막(TiN)을 적층하여 형성할 수 있다. 다른 실시예에서는 배리어막(13)을 형성하지 않고 질화막을 이용하여 스페이서절연막을 형성할 수도 있다.
이어서, 배리어막(13) 상에 트렌치(12)를 갭필할때까지 금속막을 형성한 후 에치백하여 트렌치를 일부 매립하는 매립비트라인(14)을 형성한다. 여기서, 매립비트라인(14)으로 사용되는 금속막은 텅스텐막을 포함할 수 있다.
도 3c 및 도 4c에 도시된 바와 같이, 매립비트라인(14)을 제외한 트렌치의 측벽 및 반도체기판 상의 배리어막을 선택적으로 제거한다. 이는 에치백을 이용하며, 이에 따라 배리어막(13A)은 트렌치(12) 내부에서 매립비트라인(14)과 반도체기판(11)의 접촉계면에만 잔류한다. 이하, 배리어막이 제거된 트렌치의 측벽을 설명의 편의상 '상부측벽(Top sidewall)'이라 약칭하기로 한다.
도 3d 및 도 4d에 도시된 바와 같이, 매립비트라인(14) 상부를 갭필하는 도전막(15)을 형성한다. 도전막(15)은 에피택셜성장(Epitaxial growth)을 통해 매립비트라인(14) 상부를 갭필한다. 이때, 에피택셜성장은 트렌치(12)의 상부측벽에서 측면방향으로 성장이 이루어지며, 반도체기판(11)이 실리콘기판이므로, 실리콘에피택셜성장이 이루어진다.
위와 같은 에피택셜성장을 통해 매립비트라인(14) 상부를 갭필하는 도전막(15)이 성장되며, 도전막(15)은 실리콘에피택셜막을 포함한다.
도 3e 및 도 4e에 도시된 바와 같이, 반도체기판(11)과 도전막(15)을 동시에 식각하여 서로 분리되는 복수의 활성영역(16)을 형성한다. 이때, 활성영역(16)은 원통형의 필라 구조이다. 이하, 활성영역(16)을 '활성필라(16)'라고 약칭하기로 한다.
활성필라(16)는 제1활성필라(15B)와 제2활성필라(11B)로 이루어진 원통형 필 라 형태이다. 제1활성필라(15B)는 도전막(15)을 식각하여 형성된 것이고, 제2활성필라(11B)는 반도체기판(11)을 식각하여 형성된 것이다. 따라서, 제1활성필라(15B)는 실리콘에피택셜막이고, 제2활성필라(11B)는 실리콘막이므로, 활성필라(16)는 그 재질이 실리콘막이라 할 수 있다. 활성필라(16)는 평면상으로 볼 때 복수개의 활성필라(16)가 매트릭스 배열을 갖는다.
활성필라(16)를 형성하기 위해 감광막패턴(도시 생략)을 이용하여 반도체기판(11)을 식각하며, 그 식각 깊이는 적어도 매립비트라인(14)의 상부 표면보다는 높게 한다. 이에 따라, 매립비트라인(14) 상부에는 도전막(15A)이 일정 두께를 갖고 잔류할 수 있고, 반도체기판(11A)은 그 높이가 낮아질 수 있다. 도전막(15A)은 제1활성필라(15B)의 상부에 연결되는 일체형의 라인패턴이 된다. 도전막(15A)에 의해 활성영역으로 기능하는 활성필라(16)가 매립비트라인(14)과 전기적으로 연결된다.
도 3f 및 도 4f에 도시된 바와 같이, 활성필라(16) 사이를 갭필하는 층간절연막(17)을 형성한 후, 에치백 공정 및 습식식각을 순차적으로 진행하여 리세스시킨다. 층간절연막(17)은 갭필 특성이 우수한 BPSG(Boro Phosphorous Silicate Glass)막으로 형성할 수 있다. 층간절연막(17)은 활성필라(16) 외측의 반도체기판(11A) 및 도전막(15A)의 표면을 덮는다.
도 3g 및 도 4g에 도시된 바와 같이, 활성필라(16)의 측벽에 게이트절연막(18)을 형성한다. 게이트절연막(18)은 실리콘산화막을 포함할 수 있으며, 게이트절연막(18)은 증착공정 또는 산화공정에 의해 50Å 두께로 형성될 수 있다.
이어서, 게이트로 사용될 도전막을 증착한 후 에치백하여 수직게이트(19)를 형성한다. 수직게이트(19)로 사용된 도전막은 금속막 또는 폴리실리콘막을 포함한다. 수직게이트(19)는 활성필라(16)를 에워싸는 환형의 형태이다.
도 3h 및 도 4h에 도시된 바와 같이, 이웃하는 수직게이트(19)들을 서로 연결시켜주는 워드라인(20)을 형성한다. 워드라인(20)은 금속막을 포함한다. 예를 들어, 워드라인(20)은 WSi, TiN, W, Al, Cu, Au 및 Ru로 이루어진 그룹 중에서 선택된 어느 하나를 포함할 수 있다. 워드라인(20)은 매립비트라인(14)과는 수직으로 교차하는 형태로 배열되며, 층간절연막(17)에 의해 매립비트라인(14)과 워드라인(20)이 절연된다.
워드라인(20)을 형성하는 방법은 다음과 같다.
먼저, 수직게이트(19)를 포함한 전면에 워드라인으로 사용되는 금속막을 형성한 후 금속막을 일부 에치백한다. 이어서, 매립비트라인(14)과 교차하는 방향으로 에치백된 금속막을 식각하여 워드라인(20)을 형성한다.
상술한 바에 따르면, 본 발명은 트렌치(12) 내부를 매립하는 형태로 매립비트라인(14)을 형성하므로써 매립비트라인(14)의 단면적이 증가하여 저항을 감소시킬 수 있다.
또한, 매립비트라인(14)을 먼저 형성한 후에 후속 공정에서 활성필라(16), 수직게이트(19) 및 워드라인(20)을 형성한다. 이에 따라, 매립비트라인(14)의 공정 난이도가 낮아진다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명의 실시예에 따른 반도체장치의 구조를 도시한 평면도.
도 2a는 도 1의 A-A'선 및 B-B'선에 따른 단면도.
도 2b는 반도체장치의 구조를 도시한 사시도.
도 3a 내지 도 3h는 도 1의 A-A'선 및 B-B'선에 따른 공정단면도.
도 4a 내지 도 4h는 공정 사시도.
* 도면의 주요 부분에 대한 부호의 설명
11A : 반도체기판 12 : 트렌치
13A : 배리어막 14 : 매립비트라인
15A : 도전막 15B : 제1활성필라
11B : 제2활성필라 16 : 활성필라
17 : 층간절연막 18 : 게이트절연막
19 : 수직게이트 20 : 워드라인

Claims (20)

  1. 반도체기판을 식각하여 복수의 트렌치를 형성하는 단계;
    상기 트렌치를 포함한 반도체기판 상에 배리어막을 형성하는 단계;
    상기 배리어막 상에 상기 트렌치를 매립할때까지 금속막을 형성하는 단계;
    상기 금속막을 에치백하여 매립비트라인을 형성하는 단계;
    상기 매립비트라인의 표면까지 상기 배리어막을 에치백하는 단계;
    상기 매립비트라인 및 배리어막의 상부를 갭필하는 도전막을 형성하는 단계;
    상기 도전막과 반도체기판을 동시에 식각하여 복수의 활성필라를 형성하는 단계; 및
    각각의 상기 활성필라를 에워싸는 복수의 수직게이트를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 제1항에 있어서,
    상기 금속막은 텅스텐막을 포함하는 반도체장치 제조 방법.
  3. 제1항에 있어서,
    상기 배리어막은 티타늄막과 티타늄질화막을 적층하여 형성하는 반도체장치 제조 방법.
  4. 반도체기판을 식각하여 복수의 트렌치를 형성하는 단계;
    상기 트렌치 내부를 일부 매립하는 매립비트라인을 형성하는 단계;
    상기 매립비트라인 상부를 갭필하는 도전막을 형성하는 단계;
    상기 도전막과 반도체기판을 동시에 식각하여 복수의 활성필라를 형성하는 단계;
    각각의 상기 활성필라를 에워싸는 복수의 수직게이트를 형성하는 단계; 및
    이웃하는 상기 수직게이트들을 서로 연결시키는 워드라인을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  5. 제4항에 있어서,
    각각의 상기 매립비트라인 상부에 상기 복수의 활성필라를 형성하는 반도체장치 제조 방법.
  6. 제4항에 있어서,
    상기 매립비트라인을 형성하는 단계는,
    상기 트렌치를 매립할때까지 상기 반도체기판의 전면에 금속막을 증착하는 단계; 및
    상기 금속막을 에치백하는 단계
    를 포함하는 반도체장치 제조 방법.
  7. 제4항에 있어서,
    상기 매립비트라인을 형성하는 단계는,
    상기 트렌치를 포함한 반도체기판 상에 배리어막을 형성하는 단계;
    상기 배리어막 상에 상기 트렌치를 매립할때까지 금속막을 형성하는 단계;
    상기 금속막을 에치백하여 매립비트라인을 형성하는 단계; 및
    상기 매립비트라인의 표면까지 상기 배리어막을 에치백하는 단계
    를 포함하는 반도체장치 제조 방법.
  8. 제6항 또는 제7항에 있어서,
    상기 금속막은 텅스텐막을 포함하는 반도체장치 제조 방법.
  9. 제4항에 있어서,
    상기 도전막을 형성하는 단계는,
    상기 매립비트라인에 의해 노출된 상기 트렌치의 양쪽 측벽에서 에피택셜성장을 진행하는 반도체장치 제조 방법.
  10. 제4항에 있어서,
    상기 도전막은 실리콘에피택셜막을 포함하는 반도체장치 제조 방법.
  11. 제4항에 있어서,
    상기 수직게이트를 형성하는 단계는,
    상기 활성필라를 포함한 전면에 게이트도전막을 형성하는 단계; 및
    상기 게이트도전막을 에치백하는 단계
    를 포함하는 반도체장치 제조 방법.
  12. 제11항에 있어서,
    상기 게이트도전막은 금속막 또는 폴리실리콘막을 포함하는 반도체장치 제조 방법.
  13. 제4항에 있어서,
    상기 워드라인을 형성하는 단계는,
    상기 수직게이트를 포함한 전면에 금속막을 형성하는 단계;
    상기 금속막을 에치백하는 단계; 및
    상기 에치백된 금속막을 상기 매립비트라인과 교차하는 방향으로 식각하는 단계
    를 포함하는 반도체장치 제조 방법.
  14. 제4항에 있어서,
    상기 수직게이트를 형성하는 단계 이전에,
    상기 활성필라를 포함한 전면에 층간절연막을 형성하는 단계; 및
    에치백 및 습식식각을 순차적으로 진행하여 상기 층간절연막을 리세스시키는 단계
    를 더 포함하는 반도체장치 제조 방법.
  15. 반도체기판;
    상기 반도체기판 내에 형성된 복수의 트렌치;
    각각의 상기 트렌치를 일부 매립하는 복수의 매립비트라인;
    상기 매립비트라인 상부에 형성된 복수의 활성필라;
    각각의 상기 활성필라를 에워싸는 복수의 수직게이트; 및
    상기 복수의 수직게이트를 서로 연결하는 워드라인
    을 포함하는 반도체장치.
  16. 제15항에 있어서,
    상기 매립비트라인과 워드라인은 수직방향으로 교차하는 형태를 갖는 반도체장치.
  17. 제15항에 있어서,
    상기 복수의 활성필라는, 각각의 상기 매립비트라인 상부에 형성된 반도체장치.
  18. 제15항에 있어서,
    상기 활성필라는,
    상기 매립비트라인과 전기적으로 연결된 제1활성필라와 상기 제1활성필라 양측벽에 형성된 제2활성필라로 이루어진 반도체장치.
  19. 제18항에 있어서,
    상기 제1활성필라는 실리콘에피택셜막이고, 상기 제2활성필라는 상기 반도체기판과 동일한 물질인 반도체장치.
  20. 제15항에 있어서,
    상기 매립비트라인과 워드라인은 금속막을 포함하는 반도체장치.
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