KR20090067594A - 수직채널트랜지스터를 구비한 반도체소자 및 그 제조 방법 - Google Patents

수직채널트랜지스터를 구비한 반도체소자 및 그 제조 방법 Download PDF

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KR20090067594A
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조흥재
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Abstract

본 발명은 워드라인의 전체 저항을 감소시켜 고속 동작을 구현할 수 있는 수직트랜지스터를 구비하는 반도체소자 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 기판 상에 복수의 필라를 형성하는 단계; 상기 필라의 외벽을 에워싸는 환형 게이트전극을 형성하는 단계; 상기 필라 사이의 기판 내에 매립되는 비트라인을 형성하는 단계; 및 상기 게이트전극의 외벽 일부와 접촉하면서 연장되는 형태를 갖고 상기 비트라인과 교차하는 워드라인을 형성하는 단계를 포함하고, 본 발명은 워드라인의 형태가 금속막으로만 형성되도록 하여 금속막-금속막 형태의 워드라인을 형성하므로써 워드라인의 전체저항을 효과적으로 낮출 수 있고, 이로써 고속소자의 동작특성을 구현하는데 유리하다.
수직채널트랜지스터, 워드라인, 금속막, 시트저항, 전체저항

Description

수직채널트랜지스터를 구비한 반도체소자 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH VERTICAL CHANNEL TRANSISTOR AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체소자 제조 기술에 관한 것으로, 특히 수직채널 트랜지스터 및 그 제조 방법에 관한 것이다.
최근에 집적도 향상을 위해 40nm 이하급 메모리 소자가 요구되고 있는데, 8F2(F:minimum feature size) 또는 6F2 셀아키텍쳐(cell architecture) 형태에서 사용하는 플라나(Planar) 또는 리세스드 게이트 트랜지스터(Recessed Gate Taransistor)의 경우에는 40nm 이하로 스케일링(scaling) 하기가 매우 어려운 문제가 있다. 따라서 동일 스케일링에서 집적도를 1.5∼2 배 향상시킬 수 있는 4F2 셀아키텍쳐를 갖는 DRAM 소자가 요구되고 있으며, 그에 따라 수직채널 트랜지스터(Vertical channel transistor)가 제안되었다.
수직 채널 트랜지스터는 반도체 기판 상에서 수직으로 연장된 기둥형 활성영역(Active pillar)의 주위를 감싸는 환형(Surround type) 게이트전극을 형성하고, 게이트 전극을 중심으로 하여 기둥형 활성영역의 상부와 하부에 각각 소스영역과 드레인 영역을 형성함으로써 채널이 수직으로 형성되는 트랜지스터이다. 그러므로, 트랜지스터의 면적을 감소시키더라도 채널 길이에 구애받지 않는다.
도 1a은 종래기술에 따른 수직채널트랜지스터를 구비한 반도체소자의 구조를 도시한 단면도이고, 도 1b는 종래기술에 따른 반도체소자의 구조를 도시한 평면도이다.
도 1a를 참조하면, 기판(11) 상에 바디필라(12), 헤드필라(13), 버퍼막패턴(14), 하드마스크막패턴(15) 및 캡핑막(16)을 포함하는 복수의 필라구조물(100)이 형성된다.
그리고, 바디필라(12)의 외벽을 게이트절연막(17)과 게이트전극(18)이 에워싸고 있으며, 기판(11)내에는 매립형 비트라인(19)이 형성되어 있다. 이웃하는 비트라인(19)을 분리시키는 트렌치(19A) 내부에 층간절연막(20)이 매립되어 있다.
그리고, 워드라인(21)은 게이트전극(18)에 연결되면서 비트라인(19)과 교차하는 방향으로 형성되어 있다.
위와 같은 종래기술은 게이트전극(18)으로 폴리실리콘막을 사용하고, 워드라인(21)은 금속막을 사용한다. 따라서, 종래기술은 워드라인과 게이트전극이 직렬로 연결되는 형태가 됨에 따라 워드라인에 흐르는 전류가 워드라인(21)으로 사용된 금속막은 물론 게이트전극(18)으로 사용된 폴리실리콘막에 의해 영향을 받는다.
그러나, 종래기술은 워드라인에 흐르는 전류가 넓은 면적의 워드라인(21)에서만 흐르는 것이 아니라 넓은 면적의 워드라인(21)과 좁은 면적의 게이트전극(18) 을 동시에 통과할 수 밖에 없다(도 1b의 I1, I2). 따라서, 워드라인(21)의 전체 시트저항(Rs)은 좁은 면적의 게이트전극(18)에 의해 급격히 높아지고, 이에 따라 고속 동작을 구현하기 어렵다.
또한, 종래기술은 필라구조물이 원형의 형태를 가짐에 따라 이웃하는 워드라인간 간격이 매우 좁아져서 접촉에 의한 숏트(Short) 가능성이 매우 높다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 워드라인의 전체 저항을 감소시켜 고속 동작을 구현할 수 있는 수직트랜지스터를 구비하는 반도체소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 이웃하는 워드라인간의 간격을 넓게 하여 숏트를 방지할 수 있는 수직트랜지스터를 구비하는 반도체소자 및 그 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자는 기판 상에서 제1방향과 상기 제1방향과 수직으로 교차하는 제2방향으로 서로 이격되어 배열된 복수의 타원형 필라; 상기 필라 각각의 외벽을 에워싸는 환형 게이트전극; 및 상기 게이트전극의 모든 외벽과 접촉하면서 상기 제1방향으로 연장된 형태를 갖는 워드라인을 포함하는 것을 특징으로 하고, 상기 필라는 상기 제2방향측보다 상기 제1방향측의 길이가 더 긴 타원형태이며, 상기 필라의 제2방향측의 길이는 상기 워드라인의 폭보다 더 작은 것을 특징으로 하고, 상기 워드라인은 금속막을 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체소자의 제조 방법은 기판 상에 제1방향과 상기 제1방향과 수직으로 교차하는 제2방향으로 서로 이격되어 배열된 복수의 타원형 필라 를 형성하는 단계; 상기 필라 각각의 외벽을 에워싸는 환형의 게이트전극을 형성하는 단계; 및 상기 게이트전극의 모든 외벽과 접촉하면서 상기 제1방향으로 배열된 복수의 필라를 연결하도록 연장된 형태를 갖는 워드라인을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 워드라인을 형성하는 단계는 상기 필라 사이를 갭필하는 층간절연막을 형성하는 단계; 상기 층간절연막을 일부 식각하여 상기 제1방향으로 배열된 복수의 필라를 동시에 오픈시키는 라인형태의 트렌치를 형성하는 단계; 및 상기 트렌치 내부에 금속막을 매립하는 단계를 포함하는 것을 특징으로 한다.
본 발명은 워드라인의 형태가 금속막으로만 형성되도록 하여 금속막-금속막 형태의 워드라인을 형성하므로써 워드라인의 전체저항을 효과적으로 낮출 수 있고, 이로써 고속소자의 동작특성을 구현하는데 유리하다.
또한, 본 발명은 워드라인 방향으로 타원형태의 필라가 형성되기 때문에 인접한 원드라인 간의 간격이 넓어지게 되어 인접한 워드라인간의 숏트페일 확률이 적게 됨에 따라 공정마진이 향상되는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a는 본 발명의 실시예에 따른 반도체소자의 사시도이고, 도 2b는 본 발명의 실시예에 따른 반도체소자의 평면도이다.
도 2a 및 도 2b를 참조하면, 기판(31A) 상에 제1방향과 제1방향과 수직으로 교차하는 제2방향으로 서로 이격되어 배열된 복수의 타원형 필라구조물(101)이 형성되어 있다. 여기서, 제1방향으로 워드라인 방향이고, 제2방향은 비트라인 방향이다. 필라구조물(101)은 제2방향측보다 제1방향측의 길이가 더 긴 타원 형태이며, 필라구조물의 제2방향측의 길이는 워드라인의 폭보다 더 작다. 그리고, 필라구조물(101)의 하부 외벽을 게이트절연막(37)과 게이트전극(38)이 에워싸고 있으며, 기판(31A) 내에는 불순물 주입에 의해 매립형 비트라인(39A, 39B)이 형성되어 있다. 여기서, 비트라인(39A, 398B)은 제2방향으로 배열된 필라구조물(101) 사이의 기판(31A) 내에 형성되어 워드라인(46)과 수직으로 교차된다. 그리고, 워드라인(46)은 게이트전극(38)의 모든 외벽과 접촉하면서 연장된 형태를 갖고, 기판(31A) 내에 형성된 비트라인(39A, 39B)과는 교차하는 방향으로 형성되어 있다.
먼저, 게이트전극(38)으로는 폴리실리콘막을 사용하고, 워드라인(46)은 금속막을 사용한다. 워드라인(46)은 W, Al, Cu, Au 및 Ru로 이루어진 그룹 중에서 선택된 어느 하나를 포함하고, 게이트전극(38)과 워드라인(46) 사이에 형성된 장벽금속을 더 포함할 수 있다. 장벽금속은 WN, WSiN, TaN, Ti 및 WSix로 이루어진 그룹 중에서 선택된 어느 하나를 포함할 수 있다.
그리고, 필라구조물(101)은 바디필라(Body pillar)와 바디필라 상에 형성되면서 바디필라보다 더 큰 폭을 갖는 헤드필라(Head pillar), 그리고 캡핑막으로 이루어진 형태를 가질 수 있다(후속 도 3d 참조). 여기서, 바디필라와 헤드필라는 활성영역으로 기능한다. 그리고, 필라구조물(101)은 매트릭스 형태로 소정 간격 이격되어 형성될 수 있다. 따라서, 게이트전극(38)은 바디필라의 외벽을 에워싸는 환형 형태일 수 있다.
도 2a 및 도 2b에서, 워드라인(46)은 게이트전극(38)을 에워싸면서 연장된 형태가 된다. 즉, 워드라인(46)의 형태는 워드라인 방향으로 타원형태로 이루어진 필라구조물(101)의 형태에 의하여 금속막-금속막 연결구조가 된다.
이처럼, 워드라인(46)이 게이트전극(38)을 에워싸도록 형성하면, 워드라인(46)과 게이트전극(38)이 직렬로 연결되는 형태가 되지 않기 때문에, 워드라인(46)에 흐르는 전류가 워드라인(46)으로 사용된 금속막에 의해서 대부분 영향을 받는다.
결국, 워드라인(46)의 전체 저항이 워드라인(46)으로 사용된 금속막에 의해서 영향을 받으므로 워드라인(46)의 전체 저항을 종래기술보다 10배 낮게 얻을 수 있다. 즉, 종래기술에서는 워드라인의 전체저항이 금속막인 워드라인과 폴리실리콘막인 게이트전극의 연결에 의해 영향을 받았으나, 본 발명은 금속막으로 된 워드라인(46)에 의해서 대부분 영향을 받으므로, 워드라인의 전체저항을 낮출 수 있다. 이에 따라, 고속 동작을 구현하기가 용이하다.
한편, 게이트전극(38)의 형태가 평면상으로 타원(Oval) 형태가 되도록 하므 로써 워드라인(46)의 폭은 종래기술과 동일하게 형성할 수 있다. 여기서, 게이트전극(38)의 형태가 타원형태가 되는 것은 후술하겠지만 필라의 형태를 타원형태로 형성하므로써 가능하다.
또한, 본 발명에서 필라구조물(101)의 단축의 폭은 워드라인(46)보다 작고, 종래기술의 필라구조물(원형)보다 단축의 폭이 감소된다. 따라서, 필라구조물의 단축의 폭이 감소하므로 이웃한 워드라인간의 간격이 넓어지게 되어 이웃한 워드라인간 숏트를 방지할 수 있다.
도 3a 내지 도 3i는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다. 이하, 도 2b의 X-X'선에 따른 단면과 Y-Y'선에 따른 단면을 동시에 도시하였다.
도 3a에 도시된 바와 같이, 기판(31) 상에 버퍼막패턴(32)과 하드마스크패턴(33)을 형성한다. 버퍼막패턴(32)은 실리콘산화막(SiO2)으로서, 열산화 방식으로 형성할 수 있고, 50∼150Å 두께로 형성할 수 있다. 하드마스크패턴(33)은 버퍼막패턴(32) 및 기판(31)과 식각선택비를 갖는 물질, 예를 들어 실리콘질화막(Si3N4) 또는 탄화실리콘막(SiC)으로 형성할 수 있으며, 그 두께는 2000Å으로 할 수 있다.
여기서, 하드마스크패턴(33)은 감광막패턴(34)을 이용한 식각공정에 의해 형성되며, 그 평면 형태는 타원형태이다. 즉, 타원형태로 패터닝된 감광막패턴(34)을 식각장벽으로 하드마스크막과 버퍼막을 식각하여 하드마스크패턴(33)과 버퍼막패턴(32)을 형성하므로, 하드마스크패턴(33)의 형태는 감광막패턴(34)의 타원형태가 전사된다. 여기서, 감광막패턴(34)은 필라 형성을 위한 마스크(Mask)라 일컫는다. 감광막패턴(34)은 평면상으로 볼 때 X축과 Y축을 갖되 Y축의 길이가 더 긴 타원형태이다.
도 4는 종래기술과 본 발명의 실시예에 따른 필라 형성을 위한 마스크공정후의 에어리얼 이미지(arial image)를 비교한 도면이다.
도 4를 참조하면, 종래기술에서는 필라가 원형(circle)의 형태를 갖도록 하고, 본 발명에서는 타원(Oval) 형태를 갖도록 한다. 따라서, 본 발명은 필라간 Y축 간격(S11)이 종래기술(S1)보다 더 작아지고, 필라간 X축 간격(S21)이 종래기술(S2)보다 더 넓어진다. 이처럼, 필라간 X축 간격(좌우간격)을 넓게 하면, 후속의 워드라인간 간격을 넓게 할 수 있어 워드라인간의 숏트를 방지할 수 있다.
다음으로, 하드마스크패턴(33)을 식각장벽으로 하여 기판(31)을 일정 깊이(1100Å) 식각하는 1차 식각(이하 '1차 필라식각'이라고 약칭함)을 진행한다. 이와 같은 1차 필라식각에 의해 활성영역으로 기능하는 헤드필라(Head Pillar, 35A)가 형성된다. 바람직하게, 헤드 필라(35A) 형성을 위한 기판(31)의 식각은 비등방성(Anisotropic) 건식식각이며, Cl2 또는 HBr 가스를 단독으로 사용하거나, 또는 Cl2와 HBr 가스의 혼합가스를 이용하여 식각한다. 점선으로 도시된 것처럼, 기판(31) 식각시 감광막패턴(34)은 소모되어 잔류하지 않을 수 있다.
위와 같이, 타원형태로 패터닝된 감광막패턴(34)을 이용하여 하드마스크패턴(33)을 형성하고, 타원형태의 하드마스크패턴(33)을 이용하여 기판을 식각하여 헤드필라(35A)를 형성하므로, 헤드필라(35A)의 평면 형태는 타원형태가 된다.
도 3b에 도시된 바와 같이, 전면에 캡핑막(Capping layer, 36)을 형성한다. 이때, 캡핑막(36)은 질화막을 단독으로 사용하거나 또는 산화막과 질화막을 순차적으로 증착할 수 있다. 산화막은 실리콘산화막(SiO2)일 수 있고, 질화막은 실리콘질화막(Si3N4)일 수 있다. 이어서, 직진성의 식각공정, 예컨대 에치백(Etchback)을 진행하여 헤드필라(35A)의 측벽에 캡핑막(36)을 잔류시키고, 헤드필라(35A) 사이의 기판(31) 표면을 노출시킨다. 여기서, 직진성의 식각공정에 의해 캡핑막(36)은 하드마스크패턴(33)과 버퍼막패턴(32)의 측벽에도 잔류한다. 상술한 캡핑막(36)은 헤드필라(35A)의 측벽을 후속 공정으로부터 보호하는 캡핑막(Capping layer) 역할을 하는데, 두께는 50∼100Å으로 할 수 있다.
다음으로, 캡핑막(36) 및 하드마스크패턴(33)을 식각장벽으로 하여 캡핑막(36) 형성후 노출되어 있는 기판(31)을 일정 깊이(2000Å) 식각하는 2차 필라식각을 진행한다. 이때, 2차 필라식각은 직진성 식각을 이용하고, 이로써 헤드필라(35A) 아래에 바디필라(Body pillar, 35B)가 형성된다. 바디필라(35B)는 1차 필라식각시의 헤드필라(35A)보다 그 높이가 더 높을 수 있다. 바람직하게, 바디필라(35B) 형성을 위한 기판(31)의 2차 필라식각은 비등방성 건식식각이며, Cl2 또는 HBr 가스를 단독으로 사용하거나, 또는 Cl2와 HBr 가스의 혼합가스를 이용하여 식각한다. 한편, 바디필라(35B) 형성후 기판은 도면부호 '31A'가 된다.
위와 같이 2차 필라식각이 완료된 후에 기판(31A) 상에 일정 높이의 바디필 라(35B)가 구축되며, 바디필라(35B)또한 타원형태가 된다.
도 3c에 도시된 바와 같이, 바디필라(35B)의 측벽을 등방성 식각하는 3차 필라식각을 진행한다. 이때, 등방성식각을 적용하는 3차 필라식각은 습식식각(Wet etch) 또는 화학적건식식각(Chemical Dry Etch; CDE) 방식을 이용한다.
위와 같은 등방성식각 공정을 필라 트리밍(Phillar Trimming) 공정이라고 하며, 등방성식각이 진행되는 부분은 바디필라(35B)의 노출된 측벽에서만 150Å 정도진행되며 캡핑막(36)에 의해 커버링(Covering)되어 있는 헤드필라(35A)는 식각되지 않는다.
따라서, 등방성식각까지 진행된 바디필라(35C)와 바디필라 상부의 헤드필라(35A)는 T형 필라 구조가 되며, 바디필라(35C)는 후속 게이트전극이 에워싸는 부분이고, 캡핑막(36)에 의해 커버링된 헤드필라(35A)는 후속 스토리지노드가 수직으로 연결될 부분이다.
전술한 바와 같은 일련의 식각공정에 의해 헤드필라(35A) 및 바디필라(35C)를 포함하는 필라구조물(101)이 형성된다. 즉, 필라구조물(101)은 바디필라(35C), 헤드필라(35A), 헤드필라(35A) 상부의 버퍼막패턴(32), 버퍼막패턴(32) 상부의 하드마스크막패턴(33), 헤드필라(35A), 버퍼막패턴(32) 및 하드마스크패턴(33)의 측벽을 커버링하는 캡핑막(36)을 포함한다. 그리고, 필라구조물(101)의 전체 형태는 장축과 단축을 갖는 타원형태의 필라가 된다. 후술하겠지만, 필라구조물의 단축의 폭은 워드라인보다 작고, 종래기술의 필라구조물보다 단축의 폭이 감소된다. 따라서, 필라구조물의 단축의 폭이 감소하므로 워드라인의 폭을 그만큼 감소시킬 수 있 으므로 이웃한 워드라인간의 간격이 넓어지게 되어 공정마진이 향상된다.
도 3d에 도시된 바와 같이, 기판(31A)과 바디필라(35C)의 노출된 표면 상에 게이트절연막(37)을 형성한다. 게이트절연막(37)은 실리콘산화막을 포함할 수 있으며, 게이트절연막(37)은 증착공정 또는 산화공정에 의해 50Å 두께로 형성될 수 있다.
이어서, 게이트절연막(37)이 형성된 바디필라(35C)의 측벽을 감싸는 환형 게이트전극(38)을 형성한다. 게이트전극(38)은 기판(31A) 전면에 도전층을 증착한 후 필라구조물(101) 사이 기판(31A) 상부의 게이트절연막(37)이 노출될때까지 에치백(Etchback)하여 얻어진다. 게이트전극(38)으로는 N형 불순물이 도핑된 폴리실리콘막 또는 P형 불순물이 도핑된 폴리실리콘막이 이용될 수 있다.
도 3e에 도시된 바와 같이, 필라구조물(101) 사이의 기판(31A)에 불순물, 예컨대 인(P) 또는 비소(As)를 이온주입하여 기판(31A) 내에 불순물영역(39)을 형성한다. 이때, 불순물영역(39)은 매립형 비트라인이 형성될 영역이다.
이어서, 필라구조물(101) 사이를 갭필(Gapfill)하도록 전면에 제1층간절연막(40)을 형성한다. 이때, 제1층간절연막(40)은 갭필 특성이 우수한 BPSG막으로 형성하고, 제1층간절연막(40) 형성후에는 표면 단차 제거를 위해 하드마스크패턴(33)의 표면이 드러날때까지 CMP(Chemical Mechanical Polishing)와 같은 평탄화 공정이 진행될 수 있다.
도 3f에 도시된 바와 같이, Y-Y'방향으로 배열된 필라구조물(101) 사이를 노출시키는 라인-스페이스(line-space) 형태의 제1포토레지스트패턴(41)을 형성한다. 이때, 제1포토레지스트패턴(41)에 의해 X-X' 방향으로 배열된 필라구조물(101)의 상부는 덮이게 된다.
이어서, 제1포토레지스트패턴(41)을 이용하여 제1층간절연막(40)과 게이트절연막(37)을 식각하고, 연속해서 불순물영역(39)이 분리되는 깊이까지 기판(31A)을 식각하여 제1트렌치(42)를 형성한다.
이와 같이, 제1트렌치(42)에 의해 불순물영역(39)은 분리되어 비트라인(39A, 39B)이 되고, 기판(31A) 내에 매립된 형태를 가지므로 매립형 비트라인(Buried Bitline)이라고 한다. 게이트절연막(37)은 게이트절연막 역할을 함과 동시에 게이트전극(38)과 분리된 비트라인(39A, 39B)을 전기적으로 절연시키는 역할도 한다. 아울러, 분리된 비트라인(39A, 39B)은 게이트전극(38)에 대해 수직인 형상을 갖고, 비트라인(39A, 39B)은 Y-Y' 방향에 대해 수직으로 교차하는 배열을 갖는다.
도 3g에 도시된 바와 같이, 제1포토레지스트패턴(41)을 제거한 후에 제1트렌치(42)를 갭필하도록 전면에 제2층간절연막(43)을 증착한다. 여기서, 제2층간절연막(43)은 갭필특성이 우수한 BPSG막일 수 있으며, 제2층간절연막(43)은 이웃한 필라(35C) 사이 및 이웃한 비트라인(39A, 39B)간 절연막 역할을 한다.
이어서, 필라구조물(101)의 표면이 드러나도록 제2층간절연막(43)을 평탄화시킨다.
도 3h에 도시된 바와 같이, Y-Y'방향이 노출되도록 패터닝된 라인-스페이스(line-space) 형태의 제2포토레지스트패턴(44)을 형성한다. 이때, 제2포토레지스트패턴(44)에 의해 Y-Y' 방향에서 필라구조물(101)의 상부면(하드마스크막패턴)이 노출됨과 동시에 필라구조물(101) 사이의 제1 및 제2층간절연막(40, 43) 표면이 노출된다.
아울러, 제2포토레지스트패턴(44)은 X-X' 방향에서는 필라구조물(101) 사이에 형성한다. 일예로, 제3포토레지스트패턴(44)은 후속의 제2트렌치(워드라인이 형성될 공간)를 정의하는 패턴으로서, 필라구조물(101) 사이의 중앙에 정렬시킨다.
이어서, 제2포토레지스트패턴(44)을 이용한 부분 식각을 진행하여 필라구조물(101) 사이를 일부 채우도록 예컨대, 게이트전극(38)의 최상부 표면보다 낮게 제1층간절연막(40A)과 제2층간절연막(43A)을 잔류시킨다. 이때, 부분식각은 건식식각을 이용한다. 따라서, X-X' 방향에서는 제1층간절연막(40)이 부분식각되어 제1층간절연막(40B)이 필라구조물(101) 사이에 존재하게 되고, Y-Y'방향에서는 제1층간절연막(40)과 제2층간절연막(43)이 동시에 부분식각되어 필라구조물 사이를 일부 매립하는 형태로 제1층간절연막(40A)과 제2층간절연막(43A)이 잔류한다.
위와 같은 부분식각에 의해 게이트전극(38)의 외벽 상부 부분이 노출되는 제2트렌치(45)가 형성되는데, 예컨대, 제2트렌치(45)는 게이트전극(38)의 2/3 정도를 노출시킨다.
도 3i에 도시된 바와 같이, 제2포토레지스트패턴(44)을 제거한 후에 제2트렌치(45)의 일부에 매립되어 게이트전극(38)과 전기적으로 연결되는 워드라인(46)을 형성한다. 이때, 워드라인(46)은 금속막 증착 후 리세스식각(예, 에치백)하여 형성하며, 워드라인(46)의 높이는 게이트전극(38)을 노출시키지 않는 높이가 되도록 조절한다. 바람직하게, 워드라인(46)으로 사용되는 금속막은 W, Al, Cu, Au 및 Ru로 이루어진 그룹 중에서 선택된 어느 하나로서, 증착 방법은 ALD, PVD 또는 CVD을 이용할 수 있다.
이와 같이 형성된 워드라인(46)은 게이트전극(38)의 노출된 외벽을 에워싸면서 연장된 형태를 가지며, 매립형의 비트라인(39A, 39B)과는 수직으로 교차하는 형태로 배열된다.
상술한 실시예에 따르면, 워드라인의 전체 저항이 워드라인으로 사용된 금속막에 의해서 대부분 영향을 받으므로 워드라인의 전체 저항을 종래기술보다 10배 낮게 얻을 수 있다. 즉, 종래기술에서는 워드라인의 전체저항이 금속막인 워드라인과 폴리실리콘막인 게이트전극의 연결에 의해 영향을 받았으나, 본 발명은 금속막으로 된 워드라인에 의해서 대부분 영향을 받으므로, 워드라인의 전체저항을 낮출 수 있다.
또한, 본 발명에서 필라구조물의 단축의 폭은 워드라인보다 작고, 종래기술의 필라구조물보다 단축의 폭이 감소된다. 따라서, 종래기술과 본 발명에서 워드라인의 폭이 동일하다고 가정할 때, 필라구조물의 단축의 폭이 감소하므로 이웃한 워드라인간의 간격이 넓어지게 되어 공정마진이 향상된다.
본 발명은 DRAM 외에도 플래시(Flash), SONOS, TANOS 와 같은 비휘발성메모리(non-volatile memory)에서 수직 채널 트랜지스터를 형성하는 경우에도 적용이 가능하다.
도 1a은 종래기술에 따른 수직채널트랜지스터를 구비한 반도체소자의 구조를 도시한 단면도.
도 1b는 종래기술에 따른 반도체소자의 평면도.
도 2a는 본 발명의 실시예에 따른 반도체소자의 사시도.
도 2b는 본 발명의 실시예에 따른 반도체소자의 평면도.
도 3a 내지 도 3i는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도.
도 4는 종래기술과 본 발명의 실시예에 따른 필라 형성을 위한 마스크공정후의 에어리얼 이미지(arial image)를 비교한 도면.
* 도면의 주요 부분에 대한 부호의 설명
31A : 기판 33 : 하드마스크패턴
37 : 게이트절연막 38 : 게이트전극
39A, 39B : 매립형 비트라인 46 : 워드라인
101 : 필라구조물

Claims (20)

  1. 기판 상에서 제1방향과 상기 제1방향과 수직으로 교차하는 제2방향으로 서로 이격되어 배열된 복수의 타원형 필라;
    상기 필라 각각의 외벽을 에워싸는 환형 게이트전극; 및
    상기 게이트전극의 모든 외벽과 접촉하면서 상기 제1방향으로 연장된 형태를 갖는 워드라인
    을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 필라는 상기 제2방향측보다 상기 제1방향측의 길이가 더 긴 타원형태이며, 상기 필라의 제2방향측의 길이는 상기 워드라인의 폭보다 더 작은 반도체소자.
  3. 제1항에 있어서,
    상기 워드라인은 금속막을 포함하는 반도체소자.
  4. 제3항에 있어서,
    상기 워드라인은 W, Al, Cu, Au 및 Ru로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 반도체소자.
  5. 제1항에 있어서,
    상기 게이트전극과 워드라인 사이에 형성된 장벽금속(Barrier metal)을 더 포함하는 반도체소자.
  6. 제5항에 있어서,
    상기 장벽금속은 WN, WSiN, TaN, Ti 및 텅스텐실리사이드로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 반도체소자.
  7. 제1항에 있어서,
    상기 워드라인과 교차하는 상기 제2방향으로 배열되면서 상기 필라 사이의 기판 내에 매립되어 형성된 비트라인을 더 포함하는 반도체소자.
  8. 제7항에 있어서,
    상기 비트라인은 불순물 주입에 의해 형성된 불순물 영역인 반도체소자.
  9. 제7항에 있어서,
    상기 비트라인은 상기 게이트전극과 필라 사이 및 상기 기판 상에 형성된 게이트절연막에 의해 절연되는 반도체소자.
  10. 제1항에 있어서,
    상기 필라는 바디필라(Body pillar)와 상기 바디필라 상에 형성되면서 상기 바디필라보다 더 큰 폭을 갖는 헤드필라(Head pillar)로 이루어진 형태를 갖고, 상기 게이트전극은 상기 바디필라의 외벽을 에워싸는 형태인 반도체소자.
  11. 기판 상에 제1방향과 상기 제1방향과 수직으로 교차하는 제2방향으로 서로 이격되어 배열된 복수의 타원형 필라를 형성하는 단계;
    상기 필라 각각의 외벽을 에워싸는 환형의 게이트전극을 형성하는 단계;
    상기 게이트전극의 모든 외벽과 접촉하면서 상기 제1방향으로 배열된 복수의 필라를 연결하도록 연장된 형태를 갖는 워드라인을 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  12. 제11항에 있어서,
    상기 워드라인을 형성하는 단계는,
    상기 필라 사이를 갭필하는 층간절연막을 형성하는 단계;
    상기 층간절연막을 일부 식각하여 상기 제1방향으로 배열된 복수의 필라를 동시에 오픈시키는 라인형태의 트렌치를 형성하는 단계; 및
    상기 트렌치 내부에 금속막을 매립하는 단계
    를 포함하는 반도체소자의 제조 방법.
  13. 제12항에 있어서,
    상기 트렌치를 형성하는 단계는,
    상기 제1방향과 교차하는 제2방향으로 배열된 필라 사이의 층간절연막 상에 감광막패턴을 형성한 후에 진행하는 반도체소자의 제조 방법.
  14. 제13항에 있어서,
    상기 감광막패턴은 상기 제2방향으로 배열된 필라 사이의 중앙에 위치하는 라인 형태의 패턴을 이용하는 반도체소자의 제조 방법.
  15. 제11항 또는 제12항에 있어서,
    상기 워드라인은 W, Al, Cu, Au 및 Ru로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 반도체소자의 제조 방법.
  16. 제11항에 있어서,
    상기 워드라인을 형성하기 전에,
    상기 제2방향으로 배열된 필라 사이의 기판 내에 상기 워드라인과 교차하는 비트라인을 형성하는 단계를 더 포함하는 반도체소자의 제조 방법.
  17. 제16항에 있어서,
    상기 비트라인을 형성하는 단계는,
    상기 제2방향으로 배열된 필라 사이의 기판내에 불순물을 주입하여 상기 비트라인으로 사용될 불순물 영역을 형성하는 단계;
    상기 불순물영역을 분리시키는 트렌치를 형성하는 단계; 및
    상기 트렌치 내부에 절연막을 갭필하는 단계
    를 포함하는 반도체소자의 제조 방법.
  18. 제11항에 있어서,
    상기 필라는 바디필라(Body pillar)와 상기 바디필라 상에 형성되면서 상기 바디필라보다 더 큰 폭을 갖는 헤드필라(Head pillar)로 이루어진 형태를 갖고, 상기 게이트전극은 상기 바디필라의 외벽을 에워싸는 형태인 반도체소자의 제조 방법.
  19. 제18항에 있어서,
    상기 필라를 형성하는 단계는,
    상기 기판 상에 하드마스크패턴을 형성하는 단계;
    상기 하드마스크패턴을 식각장벽으로 상기 기판을 1차 식각하여 상기 헤드필라를 형성하는 단계;
    상기 헤드필라의 측벽에 캡핑막을 형성하는 단계;
    상기 캡핑막을 식각장벽으로 상기 기판을 2차 식각하여 상기 바디필라를 형성하는 단계; 및
    상기 바디필라의 측벽을 소정 폭만큼 측면 방향으로 3차 식각하는 단계
    를 포함하는 반도체소자의 제조 방법.
  20. 제19항에 있어서,
    상기 1차 및 2차 식각은 비등방성식각으로 진행하고, 상기 3차 식각은 등방성식각으로 진행하는 반도체소자의 제조 방법.
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