CN115707246A - 半导体装置和制造该半导体装置的方法 - Google Patents

半导体装置和制造该半导体装置的方法 Download PDF

Info

Publication number
CN115707246A
CN115707246A CN202210672026.5A CN202210672026A CN115707246A CN 115707246 A CN115707246 A CN 115707246A CN 202210672026 A CN202210672026 A CN 202210672026A CN 115707246 A CN115707246 A CN 115707246A
Authority
CN
China
Prior art keywords
layer
contact
dielectric layer
forming
bit line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210672026.5A
Other languages
English (en)
Inventor
朴庆敏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN115707246A publication Critical patent/CN115707246A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

本公开涉及半导体装置和制造该半导体装置的方法。一种制造半导体装置的方法包括：在基板上方形成层叠体；在层叠体中形成沟道结构，所述沟道结构包括穿透层叠体的沟道层；在层叠体和沟道结构上方形成接触级介电层；形成穿透接触级介电层的接触孔；在接触孔中形成接触插塞，所述接触插塞联接到沟道结构的沟道层；使接触插塞凹陷以使接触插塞的上表面形成为低于接触级介电层的上表面；在凹陷接触插塞上方形成包括间隔物层的位线级介电层；蚀刻位线级介电层以形成暴露凹陷接触插塞的沟槽；以及在一个或更多个所述沟槽中形成位线。

Description

半导体装置和制造该半导体装置的方法
技术领域
本发明的示例性实施方式涉及半导体装置，更具体地，涉及一种垂直半导体装置和制造垂直半导体装置的方法。
背景技术
随着最近信息和通信装置配备有多种功能，半导体装置需要具有大容量和高集成度。随着用于高度集成的半导体装置的尺寸缩小，包括在半导体装置中的用于半导体装置的操作和电连接的操作电路和/或互连件的结构变得越来越复杂。因此，需要开发一种以改进的集成度具有优异的电特性的半导体装置。
发明内容
根据实施方式，一种制造半导体装置的方法可包括以下步骤：在基板上方形成层叠体；在层叠体中形成沟道结构，所述沟道结构包括穿透层叠体的沟道层；在层叠体和沟道结构上方形成接触级介电层；形成穿透接触级介电层的接触孔；在接触孔中形成接触插塞，所述接触插塞联接到沟道结构的沟道层；使接触插塞凹陷以使接触插塞的上表面形成为低于接触级介电层的上表面；在凹陷接触插塞上方形成包括间隔物层的位线级介电层；蚀刻位线级介电层以形成暴露凹陷接触插塞的沟槽；以及在一个或更多个沟槽中形成位线。
根据实施方式，一种半导体装置可包括：存储器单元层叠物，其包括彼此交替地层叠的介电层和栅电极，该存储器单元层叠物被定位在基板上方；多个沟道结构，各个沟道结构包括穿透存储器单元层叠物的沟道层；接触级介电层，其形成在沟道结构上方并且包括暴露各个沟道结构的接触孔；接触插塞，其分别通过接触孔联接到沟道层并且具有比接触级介电层的上表面低的上表面；位线级介电层，其形成在凹陷接触插塞上方；以及多条位线，其形成在位线级介电层中，其中，位线级介电层包括与位线底部的侧壁接触的间隔物层。
附图说明
图1是示出根据本发明的实施方式的半导体装置的示意性结构的横截面图。
图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I、图2J、图2K和图2L是示出根据本发明的实施方式的半导体装置的制造方法的横截面图。
图3A、图3B、图3C、图3D、图3E、图3F、图3G和图3H是示出图2J所示的形成初步沟槽50’的方法的横截面图。
具体实施方式
下面将参照附图更详细地描述实施方式。然而，实施方式可按照不同的形式具体实现，不应被解释为限于本文所阐述的实施方式。贯穿本公开，相似的标号贯穿各种附图和实施方式表示相似的部分。
附图未必按比例，在一些情况下，比例可能被夸大以便清楚地示出实施方式的特征。当第一层被称为在第二层“上”或在基板“上”时，不仅表示第一层直接形成在第二层或基板上的情况，而且表示在第一层与第二层或基板之间存在第三层的情况。将理解，当元件或层被称为“连接到”或“联接到”另一元件、结构或层等时，它可直接连接或联接到另一元件、结构或层等，或者可存在中间元件、结构或层等。相反，当元件被称为“直接连接到”或“直接联接到”另一元件、结构或层等时，不存在中间元件或层。
本公开的实施方式可涉及一种能够确保接触裕度的半导体装置和制造该半导体装置的方法。
图1是示出根据实施方式的半导体装置的示意性结构的横截面图。
参照图1，半导体装置100可包括设置在基板101上方的存储器单元层叠物110。半导体装置100可包括垂直NAND。
基板101可包括硅基板、单晶硅基板、多晶硅基板、非晶硅基板、硅锗基板、单晶硅锗基板、多晶硅锗基板、碳掺杂硅基板、其组合或其多层。基板101可包括诸如锗的其它半导体材料。基板101可包括III/V族半导体基板，例如，诸如GaAs的化合物半导体基板。基板101可包括绝缘体上硅(SOI)基板。尽管未示出，外围电路晶体管可形成在基板101上方。
在存储器单元层叠物110中，介电层111和栅电极112可垂直地交替层叠。存储器单元层叠物110还可包括穿透介电层111和栅电极112的多个沟道结构113。沟道结构113可包括存储器层114和沟道层115。存储器层114可包括ONO结构。ONO结构可包括氧化物、氮化物和氧化物的层叠物。存储器层114可包括阻挡层、电荷捕获层和隧道介电层的层叠物。阻挡层和隧道介电层可包括氧化物，电荷捕获层可包括氮化物。沟道层115可包括多晶硅层。根据另一实施方式，阻挡层可包括高k材料，该高k材料可包括氧化铝或氧化铪。沟道层115可具有拥有内部空间的圆柱形状。存储器层114可围绕沟道层115的外壁。沟道结构113还可包括芯介电层116。沟道层115的内部空间可由芯介电层116完全填充。芯介电层116可包括氧化硅或氮化硅。联接到沟道层115的上端的导电焊盘117可进一步形成在芯介电层117上方。
栅电极112可围绕沟道结构113。沟道结构113可垂直穿透介电层111和栅电极112。沟道结构113可被称为“垂直沟道结构”或“柱沟道结构”。
接触级介电层120可形成在导电焊盘117上方。可形成穿透接触级介电层120的接触插塞125。接触孔125H可形成在接触级介电层120中，并且接触插塞125可形成在接触孔中。各个接触插塞125可联接到各个沟道层115。接触插塞125的上表面可低于接触级介电层120的上表面，并且具有这种形状的接触插塞125可被称为“凹陷接触插塞”。接触插塞125可穿透接触级介电层120，并且各个接触插塞125可电连接到导电焊盘117和沟道层115。接触级介电层120可包括第一层间介电层121、第一蚀刻停止层122、第二层间介电层123和第二蚀刻停止层124。
位线级介电层130可形成在接触级介电层120上方，并且多条位线133A和133B可形成在位线级介电层130中。位线级介电层130可包括间隔物层131和第三层间介电层132。位线133A和133B可通过双构图工艺来形成。对于形成位线133A和133B的方法，可参考图2A至图2J。间隔物层131可覆盖接触插塞125的上表面边缘。间隔物层131可包括氮化硅。接触插塞125的上表面可被定位在比第二蚀刻停止层124的上表面低的高度。换言之，接触插塞125的上表面可凹陷为低于第二蚀刻停止层124的上表面。
位线133A和133B可分别形成在沟槽T1和T2中。沟槽T1和T2彼此横向设置并且包括暴露接触插塞125的第一沟槽T1以及第一沟槽T1之间的第二沟槽T2。例如，至少三个第二沟槽T2可被定位在邻近的第一沟槽T1之间。第一沟槽T1和第二沟槽T2可通过间隔物层131彼此分离。第一沟槽T1的底表面可被定位在比第二沟槽T2的底表面低的高度。
位线133A和133B的线宽可小于接触插塞125的线宽。例如，接触插塞125的线宽可大约是位线133A和133B的线宽的三倍大。为了描述方便起见，与接触插塞125接触的位线133A可被简称为“第一位线133A”或“有源位线”，不与接触插塞125接触的位线133B可被简称为“第二位线133B”或“通过位线”。三条第二位线133B可定位在邻近的第一位线133A之间。尽管未示出，第二位线133B也可联接到其它接触插塞(未示出)。
第一位线133A和第二位线133B的底部(即，位线接触部分)可自对准到间隔物层131。第一位线133A和接触插塞125可彼此直接接触。换言之，在第一位线133A和第二位线133B与接触插塞125之间可能不形成附加位线接触插塞。
第二蚀刻停止层124可被间隔物层131覆盖。第二蚀刻停止层124和间隔物层131可包括相同的材料。间隔物层131可包括倒圆部分，并且间隔物层131的倒圆部分可覆盖接触插塞125上方的第二蚀刻停止层124的边缘。间隔物层131的倒圆部分可接触第一位线133A的位线接触部分。
如上所述，接触插塞125和沟道结构113可直接联接。附加接触插塞可能未定位在接触插塞125和沟道结构113之间。接触插塞125可具有包括一个接触插塞125的单接触结构而非多个接触插塞的多层结构。
由于接触插塞125具有比位线133A和133B更大的线宽，所以接触插塞125和沟道结构113之间的接触面积可增加，从而改进接触电阻。
作为比较示例，当接触插塞125的线宽小于位线133A和133B的线宽时，接触插塞125和沟道结构113之间的接触面积可减小，因此增加接触电阻。另外，接触插塞125和沟道结构113的交叠裕度可减小。
根据实施方式，由于在接触插塞125和沟道结构113之间未形成附加接触插塞，所以工艺可简化。
图2A至图2L是示出根据实施方式的半导体装置的制造方法的横截面图。
参照图2A，可在基板11上方形成层叠体20’。基板11可包括硅基板、单晶硅基板、多晶硅基板、非晶硅基板、硅锗基板、单晶硅锗基板、多晶硅锗基板、碳掺杂硅基板、其组合或其多层。基板11可包括诸如锗的其它半导体材料。基板11可包括III/V族半导体基板，例如，诸如GaAs的化合物半导体基板。基板11可包括绝缘体上硅(SOI)基板。尽管未示出，外围电路晶体管可形成在基板11上方。
层叠体20’可包括介电层21和牺牲层22A。在层叠体20’中，介电层21和牺牲层22A可交替地层叠。介电层21和牺牲层22A可从基板11的表面垂直交替。介电层21和牺牲层22A可由不同的材料形成。牺牲层22A可相对于介电层21具有蚀刻选择性。介电层21可以是氧化硅，牺牲层22A可以是氮化硅。最上的介电层21可比其它介电层21更厚。介电层21和牺牲层22A可通过化学气相沉积(CVD)或原子层沉积(ALD)来形成。
尽管未示出，在形成层叠体20’之后，可在要形成层叠体20’的焊盘部分的区域中形成阶梯结构(未示出)。
随后，可在层叠体20’中形成沟道开口23。沟道开口23可垂直穿透层叠体20’。
参照图2B，可在沟道开口23中形成沟道结构24。沟道结构24可从基板11垂直延伸。沟道结构24可包括存储器层25和沟道层26。存储器层25可形成在沟道开口23的侧壁上并且围绕沟道层26的外壁。存储器层25可以是至少包括电荷捕获层的层叠物。例如，在存储器层25中，阻挡层、电荷捕获层和隧道介电层可依次层叠。存储器层25可包括氧化硅、氮化硅和氧化硅的层叠物，其中，氮化硅可用作电荷捕获层。沟道层26可包括硅(例如，多晶硅)。存储器层25可包括ONO结构，并且ONO结构可包括氧化物、氮化物和氧化物的层叠物。根据另一实施方式，存储器层25的阻挡层可包括高k材料，并且该高k材料可包括氧化铝或氧化铪。沟道层26可具有拥有内部空间的圆柱形状。存储器层25可围绕沟道层26的外壁。
沟道结构24还可包括芯介电层27以及在芯介电层27上方的导电焊盘28。芯介电层27可部分地填充沟道层26的内部，并且导电焊盘28可被定位在芯介电层27上方。导电焊盘28可接触沟道层26的上内壁。芯介电层27可包括氧化硅。导电焊盘28可包括多晶硅，例如掺杂有杂质的多晶硅。
参照图2C，可选择性地去除层叠体20’的部分(例如，牺牲层22A)。结果，可在介电层21之间形成横向凹陷22’。横向凹陷22’可被称为横向气隙。横向凹陷22’和介电层21可交替地层叠。当牺牲层22A包括氮化硅时，可通过包括磷酸(H3PO4)的化学物质来去除牺牲层22A。
参照图2D，可形成栅电极22。栅电极22可分别填充横向凹陷22’。沟道结构24、介电层21和栅电极22可形成存储器单元层叠物20。在存储器单元层叠物20中，介电层21和栅电极22可交替地层叠，并且多个沟道结构24可穿透介电层21和栅电极22。
栅电极22可包括低电阻材料。栅电极22可以是基于金属的材料。栅电极22可包括金属、金属硅化物、金属氮化物或其组合。例如，金属可包括镍、钴、铂、钛、钽或钨。金属硅化物可包括硅化镍、硅化钴、硅化铂、硅化钛、硅化钽或硅化钨。栅电极22可包括氮化钛和钨。
参照图2E，可在存储器单元层叠物20上方形成接触级介电层30。接触级介电层30可具有包括多个介电层的多层级结构。例如，接触级介电层30可包括第一层间介电层31、第一蚀刻停止层32、第二层间介电层33和第二蚀刻停止层34。第一层间介电层31和第二层间介电层33可由氧化硅形成，并且第一蚀刻停止层32和第二蚀刻停止层34可由氮化硅形成。根据另一实施方式，第一层间介电层31和第二层间介电层33可包括含碳氧化硅，第一蚀刻停止层32和第二蚀刻停止层34可包括含碳氮化硅。
随后，可在接触级介电层30中形成接触孔35。可通过蚀刻接触级介电层30来形成接触孔35，并且接触孔35可穿透接触级介电层30。接触孔35可暴露导电焊盘28的一部分。接触孔35可暴露沟道结构24的沟道层26。
参照图2F，可形成填充接触孔35的接触插塞36。接触插塞36可包括金属、金属氮化物或其组合。接触插塞36可包括屏障层37和插塞材料38。屏障层37可以是氮化钛，插塞材料38可以是钨。接触插塞36可电连接到导电焊盘28和沟道层26。
参照图2G，接触插塞36的上表面可凹陷。结果，可在接触插塞36上方形成凹陷部分39。由于凹陷部分39，接触插塞36的上表面可被定位在比第二蚀刻停止层34的上表面更低的高度。以下，接触插塞36可被简单称为凹陷接触插塞36。
参照图2H和图2I，可在凹陷接触插塞36上方形成位线级介电层40。位线级介电层40可具有包括多个介电层的多层级结构。例如，可通过形成间隔物层41，然后在间隔物层41上方形成第三层间介电层42来形成位线级介电层40。间隔物层41可以是氮化硅，第三层间介电层42可以是氧化硅。根据另一实施方式，第三层间介电层42可包括含碳氧化硅，间隔物层41可包括含碳氮化硅。
间隔物层41可覆盖凹陷接触插塞36的上表面和第二蚀刻停止层34的上表面。间隔物层41可包括多个倒圆部分41R，并且倒圆部分41R可覆盖提供凹陷部分(图2G中的39)的第二蚀刻停止层34的边缘。间隔物层41的倒圆部分41R可部分地填充图2G的凹陷部分39。
参照图2J和图2K，可在位线级介电层40中形成多个沟槽50。沟槽50可以是提供要形成位线的空间的特征，并且沟槽50的一部分可暴露凹陷接触插塞36的表面。沟槽50的其它部分可暴露第二蚀刻停止层34的表面。
可执行双构图以形成沟槽50。沟槽50可被称为镶嵌图案。
形成沟槽50的工艺可包括：通过蚀刻第三层间介电层42来形成初步沟槽50’(参见图2J)；以及蚀刻初步沟槽50’下方的间隔物层41(参见图2K)以便形成沟槽50。如上所述，可通过依次蚀刻第三层间介电层42和间隔物层41来形成沟槽50。用于形成初步沟槽50’的双构图工艺将参照图3A至图3H来描述。
间隔物层41可在用于形成初步沟槽50’的蚀刻工艺期间用作蚀刻停止层。
参照图2L，可形成填充沟槽50的位线51。位线51可包括金属、金属氮化物或其组合。位线51可包括氮化钛和钨。位线51可仅由钨形成。
以下，将描述形成沟槽50和位线51的方法。为了描述方便起见，将省略存储器单元层叠物20和基板11。
图3A至图3H是示出形成图2J所示的初步沟槽50’的方法的横截面图。
参照图3A，可在位线级介电层40上方形成第一硬掩模层43。第一硬掩模层43可相对于第三层间介电层42具有蚀刻选择性。第一硬掩模层43可包括多晶硅。
可在第一硬掩模层43上方形成第二硬掩模层44。第二硬掩模层44可相对于第一硬掩模层43和第三层间介电层42具有蚀刻选择性。第二硬掩模层44可包括非晶碳层。
可在第二硬掩模层44上方形成第三硬掩模层45。第三硬掩模层45可相对于第二硬掩模层44、第一硬掩模层43和第三层间介电层42具有蚀刻选择性。第三硬掩模层45可包括氮氧化硅。第三硬掩模层45也可被称为抗反射层。
随后，可在第三硬掩模层45上方形成掩模层46。掩模层46可包括光刻胶图案。掩模层46可在一个方向上延伸较长。例如，掩模层46可以是线形的光刻胶图案。
参照图3B，可使用掩模层46来蚀刻第三硬掩模层45。结果，可在第二硬掩模层44上方形成第三硬掩模层图案45P。第三硬掩模层图案45P可在一个方向上延伸较长。
参照图3C，可使用掩模层46和第三硬掩模层图案45P来蚀刻第二硬掩模层44。结果，可在第一硬掩模层43上方形成第二硬掩模层图案44P。第二硬掩模层图案44P可在一个方向上延伸较长。第二硬掩模层图案44P可以是非晶碳层图案。
随后，可去除掩模层46。
根据另一实施方式，在掩模层46被去除之后，可使用第三硬掩模层图案45P作为蚀刻屏障来蚀刻第二硬掩模层44。
参照图3D，在第三硬掩模层图案45P被去除之后，可在第二硬掩模层图案44P上方形成牺牲间隔物层47A。牺牲间隔物层47A可包括氧化硅。
参照图3E，可形成牺牲间隔物47。可执行牺牲间隔物层47A的回蚀工艺以形成牺牲间隔物47。牺牲间隔物47可形成在第二硬掩模层图案44P的两个侧壁上。可形成牺牲间隔物47之间的空间(即，第一间隙G1)。
参照图3F，可去除第二硬掩模层图案44P。结果，可在牺牲间隔物47中形成第二间隙G2。多个第一间隙G1和多个第二间隙G2可横向设置。第一间隙G1和第二间隙G2可交替地横向定位。第一间隙G1和第二间隙G2可具有相同的线宽。
参照图3G，可使用牺牲间隔物47作为蚀刻屏障来蚀刻第一硬掩模层43。结果，可形成第一硬掩模层图案43P。第一硬掩模层图案43P可包括多个沟槽型开口43H。
参照图3H，可使用第一硬掩模层图案43P作为蚀刻屏障来蚀刻第三层间介电层42。结果，可形成初步沟槽50’。用于形成初步沟槽50’的蚀刻工艺可在间隔物层41上停止。
随后，参照图2K，可蚀刻初步沟槽50’下方的间隔物层41。结果，可形成沟槽50。
随后，可去除第一硬掩模层图案43P。
随后，参照图2L，可形成填充沟槽50的位线51。位线51可包括屏障层、种子层和金属层的层叠物。位线51可包括铜。
根据实施方式，用于将垂直沟道结构联接到位线的工艺可简化。
根据实施方式，可使用间隔物层来确保接触插塞和位线之间的接触面积。
相关申请的交叉引用
本申请要求2021年8月12日提交的韩国专利申请号10-2021-0106582的优先权，其完整公开通过引用并入本文。

Claims (20)

1.一种制造半导体装置的方法，该方法包括以下步骤：
在基板上方形成层叠体；
在所述层叠体中形成沟道结构，所述沟道结构包括穿透所述层叠体的沟道层；
在所述层叠体和所述沟道结构上方形成接触级介电层；
形成穿透所述接触级介电层的接触孔；
在所述接触孔中形成接触插塞，所述接触插塞联接到所述沟道结构的所述沟道层；
使所述接触插塞凹陷以使所述接触插塞的上表面形成为低于所述接触级介电层的上表面；
在凹陷接触插塞上方形成包括间隔物层的位线级介电层；
蚀刻所述位线级介电层以形成暴露所述凹陷接触插塞的沟槽；以及
在一个或更多个所述沟槽中形成位线。
2.根据权利要求1所述的方法，其中，所述间隔物层包括分别覆盖所述凹陷接触插塞的上表面的倒圆部分。
3.根据权利要求2所述的方法，其中，所述间隔物层的所述倒圆部分分别与所述位线的底部的侧壁接触。
4.根据权利要求1所述的方法，其中，所述间隔物层包括氮化硅。
5.根据权利要求1所述的方法，其中，在所述层叠体上方形成所述接触级介电层的步骤包括：
在所述沟道结构上方形成第一蚀刻停止层；
在所述第一蚀刻停止层上方形成层间介电层；以及
在所述层间介电层上方形成第二蚀刻停止层。
6.根据权利要求1所述的方法，其中，形成所述沟槽的步骤包括：
在所述位线级介电层上方形成第一硬掩模层；
在所述第一硬掩模层上方形成第二硬掩模层；
蚀刻所述第二硬掩模层以形成第二硬掩模层图案；
在所述第二硬掩模层图案的侧壁上形成牺牲间隔物；
通过使用所述牺牲间隔物作为蚀刻屏障来蚀刻所述第一硬掩模层，以在所述位线级介电层上方形成多个第一硬掩模层图案；以及
通过使用所述第一硬掩模层图案作为蚀刻屏障来蚀刻所述位线级介电层。
7.根据权利要求6所述的方法，其中，通过氧化硅的沉积和回蚀工艺来形成所述牺牲间隔物。
8.根据权利要求6所述的方法，其中，所述第一硬掩模层包括多晶硅，并且所述第二硬掩模层包括非晶碳层。
9.根据权利要求1所述的方法，其中，在形成所述沟槽的步骤中，
所述沟槽彼此横向布置，并且
所述沟槽包括暴露所述接触插塞的第一沟槽以及在所述第一沟槽之间的第二沟槽。
10.根据权利要求9所述的方法，其中，所述第一沟槽和所述第二沟槽通过所述间隔物层彼此隔离。
11.根据权利要求9所述的方法，其中，所述第一沟槽的底表面被定位在比所述第二沟槽的底表面更低的高度。
12.一种半导体装置，该半导体装置包括：
存储器单元层叠物，该存储器单元层叠物包括彼此交替地层叠的介电层和栅电极，该存储器单元层叠物被定位在基板上方；
多个沟道结构，各个沟道结构包括穿透所述存储器单元层叠物的沟道层；
接触级介电层，该接触级介电层形成在所述沟道结构上方并且包括暴露各个所述沟道结构的接触孔；
接触插塞，所述接触插塞分别通过所述接触孔联接到所述沟道层，并且具有比所述接触级介电层的上表面低的上表面；
位线级介电层，该位线级介电层形成在凹陷的所述接触插塞上方；以及
多条位线，所述多条位线形成在所述位线级介电层中，
其中，所述位线级介电层包括与所述位线的底部的侧壁接触的间隔物层。
13.根据权利要求12所述的半导体装置，其中，所述间隔物层覆盖凹陷的所述接触插塞的上表面的部分。
14.根据权利要求12所述的半导体装置，其中，所述间隔物层包括氮化硅。
15.根据权利要求12所述的半导体装置，其中，所述位线的所述底部自对准到所述间隔物层。
16.根据权利要求12所述的半导体装置，其中，所述位线和所述接触插塞彼此直接接触。
17.根据权利要求12所述的半导体装置，其中，所述接触级介电层包括：
第一层间介电层；
在所述第一层间介电层上方的第一蚀刻停止层；
在所述第一蚀刻停止层上方的第二层间介电层；以及
在所述第二层间介电层上方的第二蚀刻停止层，
其中，所述第二蚀刻停止层被所述间隔物层覆盖。
18.根据权利要求17所述的半导体装置，其中，所述第二蚀刻停止层和所述间隔物层包括相同的材料。
19.根据权利要求12所述的半导体装置，其中，凹陷的所述接触插塞包括氮化钛和钨。
20.根据权利要求12所述的半导体装置，其中，凹陷的所述接触插塞具有比所述位线的宽度更大的宽度。
CN202210672026.5A 2021-08-12 2022-06-15 半导体装置和制造该半导体装置的方法 Pending CN115707246A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2021-0106582 2021-08-12
KR1020210106582A KR20230024605A (ko) 2021-08-12 2021-08-12 수직형 반도체 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
CN115707246A true CN115707246A (zh) 2023-02-17

Family

ID=85178244

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210672026.5A Pending CN115707246A (zh) 2021-08-12 2022-06-15 半导体装置和制造该半导体装置的方法

Country Status (3)

Country Link
US (1) US20230047679A1 (zh)
KR (1) KR20230024605A (zh)
CN (1) CN115707246A (zh)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009135328A (ja) * 2007-11-30 2009-06-18 Toshiba Corp 不揮発性半導体記憶装置
US10128261B2 (en) * 2010-06-30 2018-11-13 Sandisk Technologies Llc Cobalt-containing conductive layers for control gate electrodes in a memory structure
US9449983B2 (en) * 2013-12-19 2016-09-20 Sandisk Technologies Llc Three dimensional NAND device with channel located on three sides of lower select gate and method of making thereof
JP2015170643A (ja) * 2014-03-05 2015-09-28 株式会社東芝 不揮発性半導体記憶装置
US9515085B2 (en) * 2014-09-26 2016-12-06 Sandisk Technologies Llc Vertical memory device with bit line air gap
US9711524B2 (en) * 2015-01-13 2017-07-18 Sandisk Technologies Llc Three-dimensional memory device containing plural select gate transistors having different characteristics and method of making thereof
KR20170053030A (ko) * 2015-11-05 2017-05-15 에스케이하이닉스 주식회사 3차원 반도체 장치 및 이의 제조방법
JP2019165089A (ja) * 2018-03-19 2019-09-26 東芝メモリ株式会社 半導体装置

Also Published As

Publication number Publication date
US20230047679A1 (en) 2023-02-16
KR20230024605A (ko) 2023-02-21

Similar Documents

Publication Publication Date Title
US10748923B2 (en) Vertical memory devices and methods of manufacturing the same
CN110718502B (zh) 具有气隙的半导体器件以及用于制造其的方法
KR102705036B1 (ko) 반도체 메모리 장치
US10854622B2 (en) Vertical memory devices and methods of manufacturing the same
US11121134B2 (en) Semiconductor device and method of fabricating the same
EP3420591B1 (en) Through-memory-level via structures between staircase regions in a three-dimensional memory device and method of making thereof
KR102156104B1 (ko) 3차원 메모리 디바이스를 위한 관통-메모리-레벨 비아 구조물들
KR102332359B1 (ko) 수직형 메모리 장치
CN111373534B (zh) 包含多层级漏极选择栅极隔离的三维存储器装置及其制造方法
US9953985B2 (en) Method of manufacturing integrated circuit device
KR20150057226A (ko) 수직형 메모리 장치 및 그 제조 방법
CN110797345A (zh) 垂直存储器件
US20090170261A1 (en) Method for manufacturing semiconductor device having 4f2 transistor
US20220059561A1 (en) Vertical semiconductor device and method for fabricating the same
CN112563282A (zh) 半导体装置
US11587940B2 (en) Three-dimensional semiconductor memory devices
CN115497942A (zh) 半导体器件以及制造该半导体器件的方法
CN112447588A (zh) 集成电路装置
CN113437070B (zh) 半导体装置及其形成方法
CN111373533B (zh) 含有氢扩散阻挡结构的三维存储器装置及其制造方法
US20230047679A1 (en) Semiconductor device and method for fabricating the semiconductor device
US11647627B2 (en) Integrated circuit device
US12035527B2 (en) Semiconductor device and method for fabricating the same
US20220216230A1 (en) Semiconductor device and method for fabricating the same
US20240074165A1 (en) Semiconductor device and method for fabricating the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination