KR102332359B1 - 수직형 메모리 장치 - Google Patents

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KR102332359B1 KR1020150069447A KR20150069447A KR102332359B1 KR 102332359 B1 KR102332359 B1 KR 102332359B1 KR 1020150069447 A KR1020150069447 A KR 1020150069447A KR 20150069447 A KR20150069447 A KR 20150069447A KR 102332359 B1 KR102332359 B1 KR 102332359B1
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임종흔
정원봉
쿄지 카나모리
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Abstract

수직형 메모리 장치는 기판, 기판 상에서 수직 방향으로 연장하며 저부에 수평 방향으로 분기되는 돌출부를 포함하는 채널, 돌출부 및 기판을 연결시키는 반도체 패턴, 및 채널의 돌출부 및 반도체 패턴의 상부에 배치되어 채널을 감싸며 수직 방향으로 서로 이격되어 적층되는 게이트 라인들을 포함한다. 돌출부 및 반도체 패턴에 의해 채널 및 기판 사이의 연결이 구현될 수 있다.

Description

수직형 메모리 장치{VERTICAL MEMORY DEVICES}
본 발명은 수직형 메모리 장치에 관한 것이다. 보다 상세하게는, 본 발명은 수직 방향으로 돌출된 채널을 포함하는 수직형 메모리 장치에 관한 것이다.
최근, 메모리 장치의 고집적화를 위해 기판 표면으로부터 수직하게 메모리 셀들이 적층되는 수직형 메모리 장치가 개발되고 있다. 상기 수직형 메모리 장치에서는 기판 상면에서 수직하게 돌출된 기둥 또는 실린더 형상의 채널이 구비되며 상기 채널에 접하는 복수의 게이트 라인들 및 절연막들이 적층될 수 있다.
상기 수직형 메모리 장치의 용량을 보다 높이기 위해, 수직 방향으로 더 많은 상기 게이트 라인들 및 절연막들을 적층시킬 수 있으나, 이에 따라 더 높은 공정 신뢰성이 요구될 수 있다.
본 발명의 일 과제는 높은 기계적, 구조적 신뢰성을 갖는 수직형 메모리 장치를 제공하는 것이다.
본 발명의 일 과제는 높은 기계적, 구조적 신뢰성을 갖는 수직형 메모리 장치의 제조 방법을 제공하는 것이다.
그러나, 본 발명이 해결하고자 하는 과제는 상술한 과제들에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다
상기 본 발명의 일 과제를 달성하기 위한 수직형 메모리 장치는 기판, 상기 기판 상에서 수직 방향으로 연장하며 저부에 수평 방향으로 분기되는 돌출부를 포함하는 채널, 상기 돌출부 및 상기 기판을 연결시키는 반도체 패턴, 및 상기 채널의 상기 돌출부 및 상기 반도체 패턴의 상부에 배치되며, 상기 채널을 감싸며 상기 수직 방향으로 서로 이격되어 적층되는 게이트 라인들을 포함한다.
예시적인 실시예들에 있어서, 상기 반도체 패턴은 폴리실리콘, 비정질 실리콘 및 단결정 실리콘 중 적어도 하나를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 패턴은 상기 돌출부와 접촉하는 수평 반도체 패턴, 및 상기 기판의 상면으로부터 돌출되어 상기 수평 반도체 패턴과 접촉하는 수직 반도체 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 수직 반도체 패턴의 상부에 형성된 불순물 영역을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 수평 반도체 패턴 및 상기 수직 반도체 패턴은 일체로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 수직 반도체 패턴은 상기 기판의 상부에 부분적으로 매립될 수 있다.
예시적인 실시예들에 있어서, 상기 돌출부는 상기 수직 방향으로 서로 이격된 제1 돌출부 및 제2 돌출부를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 수평 반도체 패턴은 상기 제1 돌출부 및 상기 제2 돌출부와 각각 접촉하는 제1 수평 반도체 패턴 및 제2 수평 반도체 패턴을 포함할 수 있다. 상기 수직 반도체 패턴은 상기 제1 수평 반도체 패턴 및 상기 제2 수평 반도체 패턴과 함께 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 제2 수평 반도체 패턴과 인접한 상기 수직 반도체 패턴 상부에 형성된 불순물 영역을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 채널의 외측벽 상에 형성된 유전막 구조물을 더 포함할 수 있다. 상기 유전막 구조물의 일부는 상기 채널 및 상기 돌출부의 저면을 커버할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 기판의 상면 상에 형성된 하부 절연막을 더 포함할 수 있다. 상기 유전막 구조물의 상기 일부는 상기 하부 절연막 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 유전막 구조물의 상기 일부는 상기 하부 절연막을 관통하여 상기 기판의 상기 상면과 접촉할 수 있다. 상기 채널은 상기 기판의 상기 상면과 상기 유전막 구조물에 의해 물리적으로 이격될 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 수직형 메모리 장치는 기판, 상기 기판 상에 교대로 반복적으로 적층된 층간 절연막 패턴들 및 게이트 라인들, 상기 층간 절연막 패턴들 및 상기 게이트 라인들을 수직 방향으로 관통하며 상기 기판과 상기 수직 방향으로 이격된 채널들, 및 각각의 상기 채널들과 상기 기판을 수평 방향으로 연결시키는 반도체 패턴을 포함한다.
예시적인 실시예들에 있어서, 각각의 상기 채널들은 상기 채널의 저부로부터 상기 수평 방향으로 확장되는 돌출부를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 패턴은 상기 돌출부와 접촉하는 수평 반도체 패턴, 및 상기 기판으로부터 상기 수직 방향으로 연장되어 상기 수평 반도체 패턴과 접촉하는 수직 반도체 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 기판의 상면 상에 배치되며 상기 채널 및 상기 돌출부를 지지하는 하부 절연막 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 수평 반도체 패턴은 상기 하부 절연막 패턴 및 상기 층간 절연막 패턴들 중 최하층의 층간 절연막 패턴 사이에 배치될 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 수직형 메모리 장치는 기판, 상기 기판 상에 배치되는 복수의 하부 절연막 패턴들, 각각의 상기 하부 절연막 패턴들 상에 배치되며 교대로 반복적으로 적층된 게이트 라인들 및 층간 절연막 패턴들, 상기 게이트 라인들 및 상기 층간 절연막 패턴들을 수직 방향으로 관통하는 채널 및 상기 채널의 저부로부터 수평방향으로 확장된 돌출부를 포함하는 게이트 라인 구조체, 상기 층간 절연막 패턴들 중 최하층의 층간 절연막 패턴 및 상기 하부 절연막 패턴들 사이에 배치되어 상기 돌출부와 접촉하는 수평 반도체 패턴, 및 이웃하는 상기 하부 절연막 패턴들 사이에서 상기 기판의 상면으로부터 돌출되어 상기 수평 반도체 패턴과 접촉하는 수직 반도체 패턴을 포함한다.
예시적인 실시예들에 있어서, 상기 수평 반도체 패턴 및 상기 수직 반도체 패턴은 동일한 반도체 물질을 포함하며, 일체로 연결될 수 있다.
예시적인 실시예들에 있어서, 복수의 상기 채널들이 상기 게이트 라인 구조체에 포함될 수 있다. 상기 수평 반도체 패턴은 복수의 상기 돌출부들과 접촉하며 연장될 수 있다.
전술한 예시적인 실시예들에 따르면, 수직형 메모리 장치에 포함되는 수직 채널은 상기 수직 채널 저부에서 수평 방향으로 분기되는 적어도 일 이상의 돌출부를 포함할 수 있다. 상기 돌출부를 통해 상기 수직 채널 및 기판과의 연결을 구현할 수 있다. 따라서, 상기 수직 채널 및 상기 기판을 접촉 또는 연결 시키기 위한 예를 들면, 에치-백 공정을 생략할 수 있으므로, 공정의 용이성 및 동작 신뢰성이 향상된 상기 수직형 메모리 장치를 제조할 수 있다.
도 1은 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 단면도이다.
도 2는 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 단면도이다.
도 3 내지 도 15는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 16 내지 도 20은 일부 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 21 내지 도 26은 일부 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 27 내지 도 32는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 33은 일부 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 단면도이다.
도 34는 일부 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 단면도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 단면도이다.
도 1에서, 기판 상면으로부터 실질적으로 수직하게 돌출되는 방향을 제1 방향으로 정의한다. 상기 기판 상면에 평행하면서 서로 교차하는 두 방향을 각각 제2 방향 및 제3 방향으로 정의한다. 예를 들면, 상기 제2 방향 및 상기 제3 방향은 실질적으로 서로 수직하게 교차할 수 있다. 도면상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하게 적용될 수 있다.
도 1을 참조하면, 상기 수직형 메모리 장치는 기판(100)의 상면 상에 형성된 하부 절연막 패턴(113), 하부 절연막 패턴(113) 상에서 상기 제1 방향으로 연장하며 채널(153), 유전막 구조물(150) 및 제1 매립막 패턴(157)을 포함하는 수직 채널 구조체, 및 상기 수직 채널 구조체를 감싸며 상기 제1 방향을 따라 이격되어 적층되는 게이트 라인들(180)을 포함할 수 있다. 채널(153) 저부에는 상기 제2 방향으로 분기된 돌출부(158)가 형성되며, 상기 제2 방향을 따라 인접하는 돌출부들(158)은 반도체 패턴들(170, 103)을 통해 기판(100)과 연결될 수 있다.
기판(100)은 예를 들어 실리콘, 게르마늄과 같은 반도체 물질을 포함할 수 있다. 일부 실시예들에 있어서, 기판(100)은 단결정 실리콘을 포함할 수 있다. 예를 들면, 기판(100)은 상기 수직형 메모리 장치의 p형 웰(well)을 포함할 수 있다.
복수의 하부 절연막 패턴들(113)이 기판(100) 상에 소정의 간격으로 상기 제2 방향을 따라 배열될 수 있다. 예시적인 실시예들에 따르면, 하부 절연막 패턴(113)은 실리콘 산화물 계열의 절연 물질을 포함할 수 있다.
채널(153), 유전막 구조물(150) 및 제1 매립막 패턴(157)을 포함하는 상기 수직 채널 구조체는 하부 절연막 패턴(113)의 상면으로부터 상기 제1 방향으로 연장될 수 있다.
채널(153)은 내부가 빈 실린더(cylinder) 형상 혹은 컵(cup) 형상을 가질 수 있다. 채널(153)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 p형 불순물을 포함할 수도 있다.
예시적인 실시예들에 따르면, 채널(153)의 상기 저부에는 수평 방향, 예를 들면 상기 제2 방향으로 확장된 돌출부(158)가 형성될 수 있다. 돌출부(158)는 채널(153)과 일체로 연결된 단일 부재로서 제공되며, 채널(153)과 실질적으로 동일한 물질을 포함할 수 있다. 예를 들면, 돌출부(158)는 채널(153)의 상기 저부의 주위를 감싸는 링 혹은 플레이트 형상을 가질 수 있다. 도 1에 도시된 바와 같이, 수직 단면 상에서 돌출부(158)는 채널(153)의 양 측 방향으로 확장되는 구조를 가질 수 있다.
유전막 구조물(150)은 채널(153)의 외측벽 상에 형성되며, 실질적으로 스트로우(straw) 형상을 가질 수 있다. 예시적인 실시예들에 따르면, 유전막 구조물(150) 역시 상술한 채널(153)의 구조에 따라 상기 제2 방향으로 분기된 돌출부를 포함할 수 있다. 유전막 구조물(150)의 일부는 하부 절연막 패턴(113)의 상기 상면 상에 형성되어 채널(153) 및 돌출부(158)의 저면과 접촉할 수 있다.
유전막 구조물(150)은 구체적으로 도시하지는 않았으나, 채널(153)의 상기 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블로킹막을 포함할 수 있다. 상기 블로킹막은 실리콘 산화물, 또는 하프늄 산화물 혹은 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있다. 상기 전하 저장막은 실리콘 질화물과 같은 질화물 또는 금속 산화물을 포함할 수 있으며, 상기 터널 절연막은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 예를 들어, 상기 블로킹 막, 상기 전하 저장막 및 상기 터널 절연막의 적층 구조는 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 구조를 가질 수 있다.
채널(153)의 내부 공간에는 실질적으로 필라(pillar) 형상을 갖는 제1 매립막 패턴(157)이 형성될 수 있다. 제1 매립막 패턴(157)은 실리콘 산화물과 같은 절연물질을 포함할 수 있다. 일 실시예에 있어서, 채널(153)은 필라 혹은 속이 찬 원기둥 형상을 가질 수도 있으며, 이 경우 제1 매립막 패턴(157)은 생략될 수 있다.
예시적인 실시예들에 따르면, 하부 절연막 패턴(113)의 상기 상면 상에는 채널(153)의 돌출부(158)의 측면과 접촉하는 수평 반도체 패턴(170)이 배치될 수 있다. 수평 반도체 패턴(170)은 폴리실리콘, 비정질 실리콘과 같은 반도체 물질을 포함할 수 있다. 수평 반도체 패턴(170)은 유전막 구조물(150)의 상기 돌출부의 측면과도 접촉할 수 있다.
도 1에 도시된 바와 같이, 하나의 하부 절연막 패턴(113)의 양 측부에 수평 반도체 패턴(170)이 배치될 수 있다. 일부 실시예들에 있어서, 수평 반도체 패턴(170)은 하부 절연막 패턴(113)과 함께 상기 제3 방향으로 연장될 수 있다.
상기 제2 방향으로 인접하는 하부 절연막 패턴들(113)에 의해 수평 반도체 패턴들(170)도 상기 제2 방향으로 서로 이격될 수 있다. 예시적인 실시예들에 따르면, 수직 반도체 패턴(103)이 인접하는 하부 절연막 패턴들(113) 사이 및 수평 반도체 패턴들(170) 사이에 형성될 수 있다.
수직 반도체 패턴(103)은 기판(100)의 상기 상면으로부터 돌출되어 이웃하는 수평 반도체 패턴들(170)의 측면들과 접촉할 수 있다. 수직 반도체 패턴(103)은 단결정 실리콘 또는 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 따라서, 상기 수직형 메모리 장치의 바디(body)로 제공되는 기판(100)과 채널(153)과의 연결이 돌출부(158) 및 반도체 패턴들(170, 103)에 의해 구현될 수 있다. 수직 반도체 패턴(103)은 상기 제3 방향으로 연장하는 라인 패턴 형상을 가질 수 있다.
일부 실시예들에 있어서, 수직 반도체 패턴(103)의 상부에는 불순물 영역(105)이 형성될 수 있다. 불순물 영역(105)은 예를 들면, n형 불순물을 포함할 수 있다. 일 실시예에 있어서, 불순물 영역(105)은 상기 제3 방향으로 연장하며, 상기 수직형 메모리 장치의 공통 소스 라인(Common Source Line: CSL)으로 제공될 수 있다. 일 실시예에 있어서, 불순물 영역(105)은 상기 제3 방향으로 연장하는 수직 반도체 패턴(103)의 일부에 형성된 섬(island) 형상을 가질 수도 있다.
일부 실시예들에 있어서, 유전막 구조물(150), 채널(153) 및 제1 매립막 패턴(157) 상에는 패드(190)가 형성될 수 있다. 예를 들면, 패드(190)는 유전막 구조물(150), 채널(153) 및 제1 매립막 패턴(157)을 상부에서 캡핑(capping)하는 형상을 가질 수 있다.
패드(190)는 예를 들면, 비트 라인과 전기적으로 연결되며, 채널(153) 내로 전하를 이동시키는 소스/드레인으로 기능할 수 있다. 패드(190)는 폴리실리콘 또는 단결정 실리콘을 포함할 수 있으며, 인(P), 비소(As) 등과 같은 n형 불순물을 더 포함할 수도 있다.
복수의 패드들(190)이 상기 제3 방향으로 배열되어 패드 열이 정의될 수 있으며, 복수의 상기 패드 열들이 상기 제2 방향을 따라 배열될 수 있다. 유전막 구조물(150), 채널(153) 및 제1 매립막 패턴(157)을 포함하는 상기 수직 채널 구조체 역시 패드(130)의 배열에 따라 배치될 수 있다. 예를 들면, 복수의 상기 수직 채널 구조체들이 상기 제3 방향으로 배열되어 채널 열이 정의될 수 있으며, 상기 제2 방향을 따라 복수의 상기 채널 열들이 배치될 수 있다.
게이트 라인들(180, 예를 들면 180a 내지 180f)은 유전막 구조물(150)의 외측벽 상에 형성되어 상기 제1 방향을 따라 서로 이격되도록 적층될 수 있다. 예시적인 실시예들에 따르면, 각 게이트 라인(180)은 적어도 일 이상의 채널 열에 포함된 채널들(153) 또는 상기 수직 채널 구조체들을 부분적으로 둘러싸면서 상기 제3 방향으로 연장될 수 있다.
일부 실시예들에 있어서, 게이트 라인들(180)은 기판(100)의 상기 상면으로부터 상기 제1 방향을 따라 길이 혹은 너비가 감소하는 형상으로 적층될 수 있다. 예를 들면, 게이트 라인들(180)은 상기 제1 방향을 따라 피라미드 형상 또는 계단 형상으로 적층되며, 각 층의 게이트 라인(180)은 상기 제3 방향으로 돌출되는 계단부를 포함할 수 있다.
게이트 라인들(180)은 그라운드 선택 라인(Ground Selection Line: GSL), 워드 라인(word line) 및 스트링 선택 라인(String Selection Line: SSL)을 포함할 수 있다. 예를 들면, 최하층의 게이트 라인(180a)은 상기 GSL로 제공될 수 있으며, 최상층의 게이트 라인(180f)은 상기 SSL로 제공될 수 있다. 상기 GSL 및 SSL 사이의 게이트 라인들(180b 내지 180e)은 상기 워드 라인으로 제공될 수 있다. 도 1에 도시된 상기 GSL, SSL 및 워드 라인들의 적층 수는 단지 예시적인 것이며, 상기 수직형 메모리 장치의 회로 설계 디자인 및/또는 상기 수직형 메모리 장치의 용량 또는 집적도를 고려하여 16개 층, 24개 층, 32개 층, 48개 층 등과 같은 고층 구조로 적층될 수도 있다.
게이트 라인(180)은 금속 혹은 금속 질화물을 포함할 수 있다. 예를 들어, 게이트 라인(180)은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항이 낮은 금속 혹은 금속 질화물을 포함할 수 있다. 일부 실시예들에 있어서, 게이트 라인(180)은 금속 질화물을 포함하는 배리어막 및 금속막이 적층된 다층막 구조를 가질 수 있다.
상기 제1 방향을 따라 인접하는 게이트 라인들(180) 사이에는 층간 절연막 패턴들(136, 예를 들면 136a 내지 136g)이 구비될 수 있다. 일부 실시예들에 있어서, 최하층의 층간 절연막 패턴(136a)는 유전막 구조물(150)의 상기 돌출부 및 수평 반도체 패턴(170)의 상면 상에 배치될 수 있다.
층간 절연막 패턴(136)은 실리콘 산화물(SiO2), 실리콘 산탄화물(SiOC) 혹은 실리콘 산불화물(SiOF)과 같은 산화물 계열의 물질을 포함할 수 있다. 층간 절연막 패턴들(136)에 의해 게이트 라인들(150)이 상기 제1 방향으로 서로 절연될 수 있다. 상술한 바와 같이, 층간 절연막 패턴들(136)은 게이트 라인들(180)과 실질적으로 동일하거나 유사한 피라미드 형상 또는 계단 형상으로 상기 제1 방향을 따라 적층될 수 있다.
수직 반도체 패턴(103) 또는 불순물 영역(105) 상에는 제2 매립막 패턴(185)이 배치될 수 있다. 제2 매립막 패턴(185)은 상기 제1 방향으로 게이트 라인들(180) 및 층간 절연막 패턴들(136)을 관통할 수 있다. 또한, 제2 매립막 패턴(185)은 상기 제3 방향으로 연장되는 펜스(fence) 형상을 가질 수 있다.
제2 매립막 패턴(185)은 실질적으로 게이트 라인 컷(cut) 패턴으로 제공될 수 있다. 이에 따라, 제2 매립막 패턴(185)에 의해 서로 분리되며 게이트 라인들(180), 층간 절연막 패턴들(136) 및 게이트 라인들(180)에 의해 둘러싸인 상기 채널 열을 포함하는 복수의 게이트 라인 구조체들이 정의될 수 있다.
일부 실시예들에 있어서, 최상의 층간 절연막 패턴(136g) 상에는 배선 구조물이 배치될 수 있다. 상기 배선 구조물은 패드(190)와 전기적으로 연결되는 상기 비트 라인 및, 각 층의 게이트 라인(180)의 상기 계단부들과 전기적으로 연결되는 게이트 라인 배선을 포함할 수 있다. 일부 실시예들에 있어서, 상기 게이트 라인 배선 및 상기 계단부들을 서로 연결시키는 콘택들이 더 형성될 수 있다.
도 2는 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 단면도이다. 도 2에 도시된 수직형 메모리 장치는 도 1에 도시된 수직형 메모리 장치와 수직 채널 구조체를 제외하고는 실질적으로 동일하거나 유사한 구성 및/또는 구조를 가질 수 있다. 따라서, 중복되는 구성 및 구조에 대한 상세한 설명은 생략되며, 동일하거나 유사한 구성에 대해서는 동일하거나 유사한 참조 부호가 사용된다.
도 2를 참조하면, 상기 수직 채널 구조체는 유전막 구조물(152), 채널(154) 및 제1 매립막 패턴(156)을 포함할 수 있다.
채널(154)은 기판(100) 상에 형성된 하부 절연막 패턴(114)의 상면으로부터 상기 제1 방향으로 연장하며 게이트 라인들(180) 및 층간 절연막 패턴들(136)을 관통할 수 있다. 도 1을 참조로 설명한 바와 같이, 채널(154)은 채널(154)의 저부에서 상기 제2 방향으로 분기되는 돌출부를 포함할 수 있다. 예시적인 실시예들에 따르면, 상기 돌출부는 서로 이격되어 적층된 복층 구조를 가질 수 있다. 일부 실시예들에 있어서, 도 2에 도시된 바와 같이, 상기 돌출부는 제1 돌출부(158a) 및 제2 돌출부(158b)를 포함할 수 있다.
제1 돌출부(158a)는 하부 절연막 패턴(114) 상에 배치되어 제1 수평 반도체 패턴(170a)의 측면과 접촉할 수 있다. 제2 돌출부(158b)는 분리막 패턴(124) 상에 배치되어 제2 수평 반도체 패턴(170b)의 측면과 접촉할 수 있다.
제1 돌출부(158a) 및 제2 돌출부(158b)는 분리막 패턴(124)에 의해 상기 제1 방향으로 서로 이격될 수 있다. 제1 수평 반도체 패턴(170a) 및 제2 수평 반도체 패턴(170b) 역시 분리막 패턴(124)에 의해 상기 제1 방향으로 서로 이격될 수 있다. 예들 들면, 분리막 패턴(124)은 제1 수평 반도체 패턴(170a)의 상면 및 제2 수평 반도체 패턴(170b)의 저면과 접촉할 수 있다. 일부 실시예들에 있어서, 분리막 패턴(124)은 실리콘 산화물 계열의 절연 물질을 포함할 수 있다.
제1 수평 반도체 패턴(170a) 및 제2 수평 반도체 패턴(170b)은 각각 제1 하부 갭(166a) 및 제2 하부 갭(166b) 내에 형성될 수 있다.
상기 제2 방향으로 인접한 하부 절연막 패턴들(114) 사이에서는 기판(100) 상면으로부터 수직 반도체 패턴(102)이 돌출될 수 있다. 수직 반도체 패턴(102)은 제1 및 제2 수평 반도체 패턴들(170a, 170b)의 측면들과 접촉할 수 있다. 수직 반도체 패턴(102)은 분리막 패턴(124)의 일 측면과도 접촉할 수 있다.
수직 반도체 패턴(102)의 상부에는 불순물 영역(106)이 형성될 수 있다. 일부 실시예들에 있어서, 불순물 영역(106)은 이웃하는 제2 수평 반도체 패턴들(170b)의 측면들과 접촉할 수 있다.
유전막 구조물(152)은 채널(154)의 외측벽 상에 형성될 수 있다. 유전막 구조물(152)의 일부는 하부 절연막 패턴(114)의 상면 상에 형성되어 제1 돌출부(158a)의 저면과 접촉할 수 있다. 유전막 구조물(152)의 일부는 채널(154)의 상기 저부를 감싸며 및 분리막 패턴(124)의 측부를 부분적으로 감싸는 형상을 가질 수 있다. 채널(154)의 상기 저부는 분리막 패턴(124)을 관통하는 형상을 가질 수 있다.
상술한 예시적인 실시예들에 따르면, 채널(154)은 제1 및 제2 돌출부들(158a, 158b), 수평 반도체 패턴들(170a, 170b) 및 수직 반도체 패턴(102)을 통해 기판(100)과 연결될 수 있다.
일부 실시예들에 있어서, 제2 돌출부(158b)는 제2 수평 반도체 패턴(170b)을 통해 CSL로 제공되는 불순물 영역(106)과 연결될 수 있다. 따라서, 제2 돌출부(158a)를 통해 전자의 이동 경로가 구현될 수 있다. 제1 돌출부(158a)는 제1 수평 반도체 패턴(170a) 및 수직 반도체 패턴(102)을 통해 기판(100)과 연결되어 정공의 이동 경로가 제공될 수 있다.
상술한 바와 같이, 돌출부들을 복층 구조로 설계하여 상기 전자 및 정공의 이동 경로들을 분리시킬 수 있다. 따라서, 상기 수직형 메모리 장치의 동작 신뢰성이 보다 향상될 수 있다.
도 3 내지 도 15는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 예를 들면, 도 3 내지 도 15는 도 1에 도시된 수직형 메모리 장치의 제조 방법을 도시하고 있다.
도 3을 참조하면, 기판(100) 상에 하부 절연막(110) 및 하부 희생막(120)을 형성하고, 하부 희생막(120) 상에 층간 절연막들(132, 예를 들면 132a 내지 132g) 및 희생막들(134, 예를 들면 134a 내지 134f)을 교대로 반복적으로 적층할 수 있다.
예시적인 실시예들에 따르면, 기판(100)으로서 단결정 실리콘, 게르마늄 등과 반도체 물질을 포함하는 반도체 기판을 사용할 수 있다. 하부 절연막(110)은 예를 들면, 실리콘 산화물 계열의 절연 물질을 포함하도록 형성될 수 있다. 하부 희생막(120)은 폴리실리콘 또는 비정질 실리콘과 같은 실리콘(Si) 화합물을 포함하도록 형성될 수 있다.
층간 절연막들(132)은 실리콘 산화물, 실리콘 탄산화물 혹은 실리콘 산불화물과 같은 산화물 계열의 물질을 사용하여 형성될 수 있다. 희생막들(134)은 층간 절연막(132)에 대해 식각 선택비를 가지며, 습식 식각 공정에 의해 용이하게 제거될 수 있는 물질을 사용하여 형성될 수 있다. 예를 들어, 희생막들(134)은 실리콘 질화물(SiN) 또는 실리콘 붕질화물(SiBN)과 같은 질화물 계열의 물질을 사용하여 형성될 수 있다. 교대로 반복 적층된 층간 절연막들(132) 및 희생막들(134)에 의해 하부 희생막(120) 상에 몰드 구조물이 정의될 수 있다.
하부 절연막(110), 하부 희생막(120), 층간 절연막(132) 및 희생막(134)은 화학 기상 증착 공정(Chemical Vapor Deposition: CVD) 공정, 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 고밀도 플라즈마-화학 기상 증착 공정(High Density Plasma Chemical Vapor Deposition: HDP-CVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 또는 스퍼터링(sputtering) 공정 중 적어도 하나의 공정을 이용하여 형성될 수 있다. 일 실시예에 있어서, 하부 절연막(110)은 기판(100) 상면에 대해 열 산화 공정을 수행하여 형성될 수도 있다.
도 4를 참조하면, 상기 몰드 구조물 및 하부 희생막(120)을 관통하는 채널 홀(140)을 형성할 수 있다.
예시적인 실시예들에 따르면, 최상층의 층간 절연막(132g) 상에 하드 마스크(도시되지 않음)를 형성할 수 있다. 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 층간 절연막들(132) 및 희생막들(134)을 식각하고, 추가적으로 하부 희생막(120)을 식각하여 채널 홀(140)을 형성할 수 있다. 채널 홀(140)은 기판(100)의 상면으로부터 상기 제1 방향으로 연장되며, 채널 홀(140)에 의해 하부 절연막(110)의 상면이 노출될 수 있다.
상기 하드 마스크는 예를 들면, 실리콘 계열 또는 탄소 계열의 스핀-온 하드 마스크(Spin on Hard Mask: SOH) 물질 또는 포토레지스트 물질을 사용하여 형성될 수 있다. 채널 홀(140) 형성 후, 상기 하드 마스크는 애싱(ashing) 및/또는 스트립(strip) 공정을 통해 제거될 수 있다.
복수의 채널 홀들(140)이 상기 제3 방향을 따라 형성되어 채널 홀 열이 정의될 수 있으며, 복수의 상기 채널 홀 열들이 상기 제2 방향을 따라 형성될 수 있다.
도 5를 참조하면, 채널 홀(140) 저부를 통해 노출되는 하부 희생막(120)을 부분적으로 식각하여 리세스(145)를 형성할 수 있다.
예시적인 실시예들에 따르면, 하부 희생막(120)에 대한 상기 식각 공정은 예를 들면, 염소(Cl2) 가스를 이용한 기상 식각(Gas Phase Etching: GPE) 공정을 포함할 수 있다. 상기 염소 가스가 채널 홀(140)을 통해 주입되어 채널 홀(140)의 상기 저부를 통해 노출되는 하부 희생막(120) 부분이 제거될 수 있다.
일부 실시예들에 있어서, 리세스(145)는 채널 홀(140)의 상기 저부로부터 원형으로 확장될 수 있다. 하부 절연막(110) 상에 잔류하는 하부 희생막(120) 부분은 상기 몰드 구조물을 지탱하는 지지 패턴으로 제공될 수 있다.
도 6을 참조하면, 채널 홀(140) 및 리세스(145) 내에 유전막 구조물(150), 채널(153) 및 제1 매립막 패턴(157)을 형성할 수 있다.
예시적인 실시예들에 따르면, 최상층의 층간 절연막(132g)의 표면, 및 채널 홀(140) 및 리세스(145)의 내벽을 따라 순차적으로 유전막, 채널 막 및 제1 매립막을 형성할 수 있다. 이후, 최상층의 층간 절연막(132g)의 상면이 노출될 때까지 상기 유전막, 채널 막 및 제1 매립막의 상부들을 CMP 공정을 통해 평탄화 할 수 있다. 이에 따라, 채널 홀(140) 및 리세스(145)를 채우는 유전막 구조물(150), 채널(153) 및 제1 매립막 패턴(157)이 형성될 수 있다.
상기 유전막은 블로킹 막, 전하 저장막 및 터널 절연막을 순차적으로 적층하여 형성될 수 있다. 상기 블로킹 막은 실리콘 산화물과 같은 산화물을 사용하여 형성될 수 있고, 상기 전하 저장막은 실리콘 질화물과 같은 질화물 또는 금속 산화물을 사용하여 형성될 수 있으며, 상기 터널 절연막은 실리콘 산화물과 같은 산화물을 사용하여 형성될 수 있다. 일부 실시예들에 따르면, 상기 유전막은 ONO 구조를 갖도록 형성될 수 있다. 상기 블로킹막, 전하 저장막 및 터널 절연막들은 각각 CVD 공정, PECVD 공정 또는 ALD 공정 등을 통해 형성될 수 있다.
상기 채널막은 선택적으로 불순물이 도핑된 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성될 수 있다. 한편, 폴리실리콘 혹은 비정질 실리콘을 사용하여 상기 채널막을 형성한 후 열처리 또는 레이저 빔 조사에 의해 이를 단결정 실리콘으로 전환시킬 수도 있다. 상기 제1 매립막은 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질을 사용하여 형성될 수 있다. 상기 채널막 및 상기 제1 매립막은 예를 들면, CVD 공정, PECVD 공정, 스퍼터링 공정 또는 ALD 공정 등을 이용하여 형성될 수 있다.
일부 실시예들에 있어서, 유전막 구조물(150)은 채널 홀(140) 및 리세스(145)의 상기 내벽을 실질적으로 전체적으로 커버할 수 있다. 채널(153)은 유전막 구조물(150)의 내측벽 상에 형성되어 리세스(145)를 실질적으로 완전히 채우며, 채널 홀(140)을 부분적으로 채울 수 있다. 제1 매립막 패턴(157)은 채널 홀(140)의 나머지 부분을 채울 수 있다.
예시적인 실시예들에 따르면, 리세스(145) 내에 형성된 채널(153) 부분은 돌출부(158)로 정의될 수 있다. 돌출부(158)는 채널(153)과 일체로 연결되어 상기 제2 방향으로 확장되는 형상을 가질 수 있다.
일 실시예에 있어서, 채널(153)에 의해 채널 홀(140)이 실질적으로 완전히 충진될 수도 있으며, 이 경우 제1 매립막 패턴(157)의 형성은 생략될 수 있다.
상술한 공정에 의해 각 채널 홀(140) 내부에는 채널 홀(140)의 측벽으로부터 순차적으로 적층된 유전막 구조물(150), 채널(153) 및 제1 매립막 패턴(157)을 포함하는 수직 채널 구조체가 형성될 수 있다. 상술한 채널 홀들(140)의 배열에 대응하여, 복수의 상기 수직 채널 구조체들이 상기 제3 방향으로 배열되어 채널 열이 정의될 수 있으며, 복수의 상기 채널 열들이 상기 제2 방향을 따라 배열될 수 있다.
도 7을 참조하면, 상기 몰드 구조물, 하부 희생막(120) 및 하부 절연막(110)을 관통하는 개구부(160)를 형성할 수 있다.
예를 들면, 상기 제2 방향으로 인접하는 일부 상기 채널 열들 사이의 최상층의 층간 절연막(132g) 을 부분적으로 노출시키는 하드 마스크(도시되지 않음)를 형성할 수 있다. 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 층간 절연막들(132), 희생막들(134), 하부 희생막(120) 및 하부 절연막(110)을 식각하여 개구부(160)가 형성될 수 있다. 상기 하드 마스크는 예를 들면, 포토레지스트 혹은 SOH 물질을 사용하여 형성되며, 개구부(160) 형성 후에 애싱 및/또는 스트립 공정을 통해 제거될 수 있다.
예시적인 실시예들에 따르면, 개구부(160)는 상기 제3 방향으로 연장되며, 복수의 개구부들(160)이 상기 제2 방향을 따라 형성될 수 있다. 개구부(160)의 저면을 통해 기판(100)의 상면이 노출될 수 있다.
상기 제2 방향으로 이웃하는 개구부들(160) 사이에는 소정의 개수의 상기 채널 열들이 포함될 수 있다. 개구부(160)에 의해 상기 몰드 구조물이 절단되어 복수의 구조물들로 분리될 수 있다.
도 7에 도시된 바와 같이, 개구부(160)가 형성됨에 따라, 층간 절연막들(132) 및 희생막들(134)은 각각 층간 절연막 패턴들(136, 예를 들면 136a 내지 136g) 및 희생막 패턴들(138, 예를 들면 138a 내지 138f)로 변환될 수 있다. 또한, 하부 희생막(120) 및 하부 절연막(110)은 각각 복수의 하부 희생막 패턴들(123) 및 하부 절연막 패턴들(113)로 분리될 수 있다.
각 층의 층간 절연막 패턴들(136) 및 희생막 패턴들(138)은 상기 제3 방향을 따라 상기 채널 열을 둘러싸며 연장되는 플레이트 형상을 가질 수 있다. 하부 희생막 패턴(123)은 상기 채널 열에 포함된 돌출부들(158)을 둘러싸며 상기 제3 방향으로 연장될 수 있다. 하부 절연막 패턴(113)은 상기 제3 방향으로 연장하며 상기 채널 열, 하부 희생막 패턴(123) 및 개구부(160)에 의해 분리된 상기 몰드 구조물의 지지체로 제공될 수 있다.
도 8을 참조하면, 개구부(160)를 통해 측벽이 노출된 하부 희생막 패턴(123)을 제거할 수 있다.
예시적인 실시예들에 따르면, 하부 희생막 패턴(123)은 염소 가스와 같은 반응 가스를 사용하는 GPE 공정을 통해 선택적으로 제거될 수 있다. 하부 희생막 패턴(123)이 제거된 공간은 제1 갭(165)으로 정의될 수 있다. 제1 갭(165)에 의해 리세스(145)의 상기 내벽 상에 형성된 유전막 구조물(150) 부분이 노출될 수 있다.
도 9를 참조하면, 제1 갭(165)에 의해 노출된 유전막 구조물(150) 부분을 제거할 수 있다. 예시적인 실시예들에 따르면, 개구부(160) 및 제1 갭(165)을 통해 산 용액 및/또는 히드록사이드 용액과 같은 식각액이 공급되는 습식 식각 공정을 통해 유전막 구조물(150)을 부분적으로 제거할 수 있다.
예시적인 실시예들에 따르면, 유전막 구조물(150)이 제1 갭(165) 내에서 식각됨에 따라, 제1 갭(165)을 통해 돌출부(158)의 측면이 노출될 수 있다.
도 10을 참조하면, 제1 갭(165)을 채우며 돌출부(158)의 노출된 상기 측면과 접촉하는 수평 반도체 패턴(170)을 형성할 수 있다.
예시적인 실시예들에 따르면, 제1 갭(165)을 완전히 채우며 개구부(160)를 적어도 부분적으로 채우는 반도체막을 형성할 수 있다. 이후, 상기 반도체막을 개구부(160)를 따라 식각함으로써 각 리세스(165)를 채우는 수평 반도체 패턴(170)을 형성할 수 있다. 상기 반도체막은 폴리실리콘 또는 비정질 실리콘을 사용하여 예를 들면, 스퍼터링 공정 또는 ALD 공정을 통해 형성될 수 있다.
수평 반도체 패턴(170)은 채널(153)의 돌출부(158)와 접촉하며 상기 제3 방향으로 연장될 수 있다. 수평 반도체 패턴(170)은 상기 채널 열에 포함된 복수의 돌출부들(158)과 접촉할 수 있다. 상기 제2 방향으로 이웃하는 수평 반도체 패턴들(170)은 개구부(160)에 의해 분리될 수 있다.
도 11을 참조하면, 개구부(160)의 저부를 채우는 수직 반도체 패턴(103)을 형성할 수 있다.
예시적인 실시예들에 따르면, 수직 반도체 패턴(103)은 개구부(160)에 의해 노출된 기판(100)의 상기 상면을 씨드(seed)로 사용하는 선택적 에피택셜 성장(Selective Epitaxial Growth: SEG)을 통해 형성될 수 있다. 이와는 달리, 개구부(160)의 상기 저부를 채우는 비정질 실리콘막을 형성한 후, 상기 비정질 실리콘막 상에 레이저 에피택셜 성장(Laser Epitaxial Growth: LEG) 공정 또는 고상 에피택시(Solid Phase Epitaxi: SPE) 공정을 수행하여 수직 반도체 패턴(103)을 형성할 수도 있다.
수직 반도체 패턴(103)은 상기 제3 방향으로 연장하는 라인 패턴 형상을 가질 수 있다. 또한, 수직 반도체 패턴(103)은 이웃하는 하부 절연막 패턴들(113) 사이 및 이웃하는 수평 반도체 패턴들(170) 사이의 공간을 채우며, 상기 제1 방향으로 기판(100)의 상기 상면으로부터 돌출될 수 있다. 이웃하는 수평 반도체 패턴들(170)은 수직 반도체 패턴(103)과 접촉할 수 있다. 이에 따라, 채널(153)과 기판(100) 사이의 연결이 돌출부(158), 수평 반도체 패턴(170) 및 수직 반도체 패턴(103)을 포함하는 연결 반도체 구조물에 의해 구현될 수 있다.
일부 실시예들에 있어서, 수직 반도체 패턴(103) 및 수평 반도체 패턴(170)의 상면들은 실질적으로 동일 평면 상에서 위치할 수 있다. 일부 실시예들에 있어서, 수직 반도체 패턴(103)의 상면은 최하층의 층간 절연막 패턴(136a)의 상면 및 수평 반도체 패턴(170)의 상면 사이에 위치할 수 있다.
도 12를 참조하면, 예를 들면 n형 불순물을 개구부(160)를 통해 주입하여 수직 반도체 패턴(103) 상부에 불순물 영역(105)을 형성할 수 있다.
일부 실시예들에 있어서, 불순물 영역(105)은 상기 제3 방향으로 연장하며, 상기 수직형 메모리 장치의 CSL로 제공될 수 있다. 불순물 영역(105)은 인접하는 2개의 수평 반도체 패턴들(170)과 접촉하며 연장될 수 있다.
일부 실시예들에 있어서, 불순물 영역(105)은 수직 반도체 패턴(103)의 상기 상부의 특정 영역에 형성된 섬 형상을 가질 수도 있다.
도 13을 참조하면, 개구부(160)에 의해 측벽이 노출된 희생막 패턴들(138)을 제거할 수 있다. 예시적인 실시예들에 따르면, 희생막 패턴(138)은 실리콘 질화물에 식각 선택비를 갖는 식각액이 사용되는 습식 식각 공정을 통해 제거될 수 있다. 예를 들면, 상기 식각액으로서 인산 및/또는 황산과 같은 산성 용액을 사용할 수 있다.
희생막 패턴들(138)이 제거됨에 따라, 각 층의 층간 절연막 패턴들(136) 사이에 제2 갭(175)이 형성되며, 제2 갭(175)에 의해 유전막 구조물(150)의 외측벽이 일부 노출될 수 있다.
도 14를 참조하면, 각 층의 제2 갭(175) 내부에 게이트 라인들(180, 예를 들면 180a 내지 180f)를 형성할 수 있다. 이에 따라, 각 층의 희생막(134) 또는 희생막 패턴(138)은 게이트 라인(180)으로 치환될 수 있다.
예시적인 실시예들에 따르면, 노출된 유전막 구조물(150)의 상기 외측벽들, 층간 절연막 패턴들(136)의 표면들, 수직 반도체 패턴(103)의 상면및 상기 수직 채널 구조체의 상면을 따라 게이트 전극막을 형성할 수 있다. 상기 게이트 전극막은 제2 갭들(175)을 완전히 채우며, 개구부(160)를 부분적으로 채우도록 형성될 수 있다.
상기 게이트 전극막은 금속 혹은 금속 질화물을 사용하여 형성될 수 있다. 예를 들어, 상기 게이트 전극막은 텅스텐, 알루미늄, 구리, 티타늄, 탄탈륨과 같은 금속 또는 상기 금속의 질화물을 사용하여 형성될 수 있다. 일 실시예에 따르면, 상기 게이트 전극막은 금속 질화물을 포함하는 배리어막 및 금속을 포함하는 금속막이 적층된 다층막으로 형성될 수 있다. 상기 게이트 전극막은 CVD 공정, PECVD 공정, ALD 공정, PVD 공정 또는 스퍼터링 공정 등을 이용하여 형성될 수 있다.
일 실시예에 있어서, 상기 게이트 전극막을 형성하기 전에 제2 갭들(175)의 내벽들 및 층간 절연막 패턴들(136)의 상기 표면들을 따라, 예를 들면 실리콘 산화물 혹은 금속 산화물을 사용하여 추가 블로킹막(도시되지 않음)을 더 형성할 수도 있다.
이후, 상기 게이트 전극막을 부분적으로 제거하여 각 층의 제2 갭(175) 내부에 게이트 라인(180)을 형성할 수 있다.
예를 들면, 상기 게이트 전극막의 상부를 CMP 공정을 통해 최상층의 층간 절연막 패턴(136g) 의 상면이 노출될 때까지 평탄화할 수 있다. 이후, 개구부(160) 내부 및 수직 반도체 패턴(103)의 상기 상면 상에 형성된 상기 게이트 전극막 부분을 식각함으로써 게이트 라인들(180)을 형성할 수 있다. 상기 게이트 전극막은 예를 들면, 과산화수소(H2O2)를 포함하는 습식 식각 공정을 통해 부분적으로 식각될 수 있다.
게이트 라인들(180)은 기판(100)으로부터 상기 제1 방향을 따라 순차적으로 이격되어 형성된 GSL, 워드 라인 및 SSL을 포함할 수 있다. 예를 들면, 최하층의 게이트 라인(180a) 및 최상층의 게이트 라인(180f)은 각각 상기 GSL 및 SSL로 제공될 수 있다. 상기 GSL 및 SSL 사이의 게이트 라인들(예를 들면, 180b 내지 180e)은 상기 워드 라인으로 제공될 수 있다. 상기 GSL, 워드 라인 및 SSL의 층 수는 상기 수직형 메모리 장치의 집적도를 고려하여 적절히 조절될 수 있다.
각 층의 게이트 라인(180)은 소정의 개수의 상기 채널 열들을 감싸며 연장될 수 있다. 상기 채널 열, 상기 채널 열을 감싸며 상기 제1 방향으로 교대로 적층된 게이트 라인들(180) 및 층간 절연막 패턴들(136)에 의해 게이트 라인 구조체가 정의될 수 있다. 복수의 상기 게이트 라인 구조체들이 개구부(160)에 의해 분리되어 상기 제2 방향을 따라 배열될 수 있다.
도 15를 참조하면, 개구부(160)를 채우는 제2 매립막 패턴(185)을 형성할 수 있다.
예를 들면, 최상층의 층간 절연막 패턴(136g) 및 수직 반도체 패턴(103) 상에 개구부들(160)을 채우는 제2 매립막을 형성하고, 상기 제2 매립막 상부를 최상층의 층간 절연막 패턴(136g)이 노출될 때까지 에치-백 공정 및/또는 CMP 공정 등을 통해 평탄화함으로써 제2 매립막 패턴(185)을 형성할 수 있다. 상기 제2 매립막은 실리콘 산화물과 같은 절연물질을 사용하여 형성될 수 있다.
제2 매립막 패턴(185)은 상기 제3 방향으로 연장되는 펜스 형상을 가질 수 있다. 제2 매립막 패턴(185)은 게이트 라인 컷 패턴으로 제공될 수 있다.
일부 실시예들에 있어서, 상기 수직 채널 구조체의 상부를 캡핑하는 패드(190)를 더 형성할 수 있다. 예를 들면, 유전막 구조물(150), 채널(153) 및 제1 매립막 패턴(157)의 상부를 에치-백 공정을 통해 제거하여 오목부를 형성할 수 있다. 이후, 상기 오목부를 채우는 패드막을 제1 매립막 패턴(157), 채널(153), 유전막 구조물(150) 및 최상층의 층간 절연막(136g) 상에 형성할 수 있다. CMP 공정을 통해 최상층의 층간 절연막(136g)의 상기 상면이 노출될 때까지 상기 패드막을 평탄화하여 패드(190)를 형성할 수 있다. 상기 패드막은 폴리실리콘 또는 예를 들면 n형 불순물이 도핑된 폴리실리콘을 사용하여 형성될 수 있다.
일부 실시예들에 있어서, 패드(190)는 도 6을 참조로 설명한 공정에 의해 상기 수직 채널 구조체를 형성한 후, 도 7을 참조로 설명한 개구부(160)의 형성 전에 형성될 수도 있다.
이후, 패드(190)와 전기적으로 연결되는 비트 라인 및 게이트 라인(180)과 연결되는 게이트 라인 배선을 포함하는 배선 구조물을 더 형성할 수도 있다.
상술한 예시적인 실시예들에 따르면, 채널(153)의 상기 저부로부터 분기되는 돌출부(158)를 형성하고, 돌출부(158)와 접촉하는 수평 반도체 패턴(170)을 형성할 수 있다. 기판(100)으로부터는 수직 반도체 패턴(103)을 성장시켜 수평 반도체 패턴(170)과 접촉시킴으로써 채널(153)과 기판(100)의 연결을 구현할 수 있다.
비교예에 있어서, 기판(100)과 채널(153)의 연결을 구현하기 위해 채널 홀(140) 저면에 형성된 유전막 구조물(150) 부분을 에치-백 공정을 통해 제거할 수 있다. 그러나, 채널 홀(140)의 종횡비가 증가할수록 또는 게이트 라인들(180)의 적층 수가 증가할수록 상기 에치-백 공정이 용이하지 않다. 또한 상기 에치-백 공정에 의해 채널 홀(140)의 측벽이 손상되어 전체 공정의 수율이 악화될 수 있다.
그러나, 예시적인 실시예들에 따르면 유전막 구조물(150)에 대한 상기 에치-백 공정을 생략하고 채널(153)의 측부를 통해 기판(100)과의 연결을 구현할 수 있다. 따라서, 상기 에치-백 공정에 의한 불량 발생을 제거하고 공정 신뢰성을 향상시킬 수 있다.
도 16 내지 도 20은 일부 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3 내지 도 15를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들에 대한 상세한 설명은 생략된다.
도 16을 참조하면, 도 3 내지 도 7을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 개구부(160a)에 의해 분리되는 하부 절연막 패턴들(113) 및 하부 희생막 패턴들(123)이 형성되며, 각 하부 희생막 패턴(123) 상에는 층간 절연막 패턴들(136) 및 희생막 패턴들(138)이 교대로 적층된 몰드 구조물이 형성될 수 있다. 유전막 구조물(150), 채널(153) 및 제1 매립막 패턴(157)을 포함하는 수직 채널 구조체가 상기 몰드 구조물을 관통하도록 형성될 수 있다. 유전막 구조물(150) 및 채널(153)은 상기 수직 채널 구조체의 저부에서 상기 제2 방향으로 분기될 수 있다. 이에 따라, 채널(153)은 상기 제2 방향으로 확장된 돌출부(158)를 포함할 수 있다.
예시적인 실시예들에 따르면, 개구부(160a)는 기판(100)의 상부까지 관통하도록 연장될 수 있다.
도 17을 참조하면, 도 8 및 도 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다. 이에 따라, 개구부(160a)를 통해 노출된 하부 희생막 패턴들(123)을 제거하여 제1 갭(165)을 형성할 수 있다. 이어서, 제1 갭(165)을 통해 노출된 유전막 구조물(150)의 측부를 제거하여 돌출부(158)를 노출시킬 수 있다.
도 18을 참조하면, 개구부(160a)를 부분적으로 채우며, 제1 갭(165)을 실질적으로 완전히 채우는 반도체막(171)을 형성할 수 있다. 반도체막(171)은 최상층의 층간 절연막 패턴(136g) 및 상기 수직 채널 구조체의 상면들, 및 개구부(160a)의 측벽을 따라 형성되며 개구부(160a)의 저부를 채울 수 있다.
예시적인 실시예들에 따르면, 반도체막(171)은 폴리실리콘 또는 비정질 실리콘을 사용하여 ALD 공정 또는 스퍼터링 공정을 통해 형성될 수 있다.
도 19를 참조하면, 예를 들면 에치-백 공정을 통해 반도체막(171)의 상부 및 개구부(160a)의 측벽 상에 형성된 반도체막(171) 부분을 제거할 수 있다. 이에 따라, 개구부(160a)의 상기 저부를 채우며, 제1 갭(165)을 실질적으로 완전히 채우는 반도체 패턴(173)이 형성될 수 있다.
상술한 바와 같이 개구부(160a)가 기판(100)의 상기 상부까지 연장되어 개구부(160a)의 깊이가 확장될 수 있다. 이에 따라, 상기 에치-백 공정을 통해 제거되는 반도체막(171) 부분의 길이가 조절될 수 있다. 따라서, 반도체 패턴(173)이 최하층의 층간 절연막 패턴(136a)의 아래에 위치하도록 조절될 수 있다.
예시적인 실시예들에 따르면, 개구부(160a)의 상기 저부를 채우는 반도체 패턴(173) 부분은 수직 반도체 패턴(173b)으로 정의될 수 있다. 제1 갭(165)을 채우는 반도체 패턴(173) 부분은 수평 반도체 패턴(173a)로 정의될 수 있다. 도 19에 도시된 바와 같이, 수직 반도체 패턴(173b)은 기판(100)의 상기 상부에 부분적으로 매립된 형상을 가질 수 있다.
수평 반도체 패턴(173a) 및 수직 반도체 패턴(173b) 일체로 연결되어 반도체 패턴(173)이 형성될 수 있으며, 반도체 패턴(173) 및 돌출부(178)에 의해 채널(153) 및 기판(100)의 연결이 구현될 수 있다. 따라서, 별도의 SEG 공정이 생략되고 실질적으로 단일 증착 공정을 통해 수평 반도체 패턴(173a) 및 수직 반도체 패턴(173b)을 동시에 형성할 수 있다.
도 20을 참조하면, 도 12 내지 도 15를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 이온 주입 공정을 통해 반도체 패턴(173) 또는 수직 반도체 패턴(173b)의 상부에 불순물 영역(107)을 형성할 수 있다. 이후, 희생막 패턴들(138)을 게이트 라인들(180)로 치환하고, 개구부(160a) 내부에 제2 매립막 패턴(185)을 형성할 수 있다. 상기 수직 채널 구조체 상부에는 패드(190)가 더 형성될 수 있다.
도 21 내지 도 26은 일부 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 3 내지 도 15를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들에 대한 상세한 설명은 생략된다.
도 21을 참조하면, 도 3 내지 도 7을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 개구부(160)에 의해 분리되는 하부 절연막 패턴들(113) 및 하부 희생막 패턴들(123)이 형성되며, 각 하부 희생막 패턴(123) 상에는 층간 절연막 패턴들(136) 및 희생막 패턴들(138)이 교대로 적층된 몰드 구조물이 형성될 수 있다. 유전막 구조물(150), 채널(153) 및 제1 매립막 패턴(157)을 포함하는 수직 채널 구조체가 상기 몰드 구조물을 관통하도록 형성될 수 있다. 유전막 구조물(150) 및 채널(153)은 상기 수직 채널 구조체의 저부에서 상기 제2 방향으로 분기될 수 있다. 이에 따라, 채널(153)은 상기 제2 방향으로 확장된 돌출부(158)를 포함할 수 있다.
도 22를 참조하면, 개구부(160)를 통해 노출된 층간 절연막 패턴들(136) 및 희생막 패턴들(138)의 측벽들 상에 스페이서(163)를 형성할 수 있다.
예시적인 실시예들에 따르면, 스텝-커버리지(step-coverage) 특성이 조절된 증착 공정을 통해 최상층의 층간 절연막 패턴(136g) 및 상기 수직 채널 구조체의 상면들, 및 개구부(160)를 통해 노출된 상기 몰드 구조물의 측벽 상에 선택적으로 실리콘 질화물을 포함하는 스페이서 막을 형성할 수 있다. 이후, CMP 공정을 통해 상기 스페이서 막의 상부를 평탄화하여 스페이서(163)를 형성할 수 있다. 스페이서(163)는 하부 희생막 패턴(123)의 측벽 상에는 실질적으로 연장되지 않을 수 있다.
도 23을 참조하면, 도 8 및 도 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다. 이에 따라, 개구부(160)를 통해 노출된 하부 희생막 패턴들(123)을 제거하여 제1 갭(165)을 형성할 수 있다. 이어서, 제1 갭(165)을 통해 노출된 유전막 구조물(150)의 측부를 제거하여 돌출부(158)를 노출시킬 수 있다.
예시적인 실시예들에 따르면, 하부 희생막 패턴(123) 및 유전막 구조물(150)의 제거를 위한 식각 공정 시, 스페이서(163)에 의해 상기 몰드 구조물이 손상되는 것을 방지할 수 있다.
도 24를 참조하면, 도 10을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 통해 제1 갭(165)을 채우며 돌출부(158)와 접촉하는 수평 반도체 패턴(170)을 형성할 수 있다.
도 25를 참조하면, 도 11 및 도 12를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 통해 기판(100) 상면으로부터 돌출되며 인접하는 수평 반도체 패턴들(170)과 접촉하는 수직 반도체 패턴(103)을 형성할 수 있다. 수직 반도체 패턴(103) 상부에는 불순물 영역(105)이 형성될 수 있다.
이후, 도 13을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 통해 희생막 패턴들(138)을 제거하여, 제2 갭들(175)을 형성할 수 있다. 희생막 패턴(138)과 실질적으로 동일하거나 유사한 실리콘 질화물을 포함하는 스페이서(163) 역시 희생막 패턴들(138)과 함께 제거될 수 있다.
도 26을 참조하면, 도 14 및 도 15를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 각 층의 제2 갭(175) 내부에 게이트 라인들(180)이 형성되며, 개구부(160) 내부에 제2 매립막 패턴(185)이 형성될 수 있다. 상기 수직 채널 구조체 상부에는 패드(190)가 더 형성될 수 있다.
도 27 내지 도 32는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 예를 들면, 도 27 내지 도 32는 도 2에 도시된 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3 내지 도 15를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들에 대한 상세한 설명은 생략된다.
도 27을 참조하면, 기판(100) 상에 하부 절연막(110), 제1 하부 희생막(121a), 분리막(122) 및 제2 하부 희생막(121b)을 형성할 수 있다. 제2 하부 희생막(121b) 상에는 층간 절연막들(132) 및 희생막들(134)을 교대로 반복적으로 적층하여 몰드 구조물을 형성할 수 있다.
하부 절연막(110) 및 분리막(122)은 실리콘 산화물을 포함하도록 형성될 수 있다. 제1 및 제2 하부 희생막들(121a, 121b)은 폴리실리콘 또는 비정질 실리콘과 같은 실리콘 화합물을 포함하도록 형성될 수 있다.
도 28을 참조하면, 도 4 및 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 상기 몰드 구조물, 제2 하부 희생막(121b), 분리막(122) 및 제1 하부 희생막(121a)을 상기 제1 방향으로 순차적으로 관통하는 채널 홀(142)을 형성할 수 있다. 이후, GPE 공정을 통해 채널 홀(162)을 통해 노출된 제1 및 제2 하부 희생막들(121a, 121b)을 부분적으로 제거하여 제1 리세스(146a) 및 제2 리세스(146b)를 형성할 수 있다. 제1 및 제2 리세스들(146a, 146b)은 분리막(122)에 의해 상기 제1 방향으로 서로 이격될 수 있다.
도 29를 참조하면, 도 6을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 통해 채널 홀(142) 및 리세스들(146a, 146b)을 채우며, 유전막 구조물(152), 채널(154) 및 제1 매립막 패턴(156)을 포함하는 수직 채널 구조체를 형성할 수 있다.
유전막 구조물(152)은 채널 홀(142), 제1 리세스(146a) 및 제2 리세스(146b)의 내벽들을 따라 컨포멀하게 형성될 수 있다. 채널(154)은 제1 및 제2 리세스들(146a, 146b)을 채우며, 채널 홀(142)을 부분적으로 채울 수 있다. 제1 매립막 패턴(156)은 채널 홀(142)의 나머지 부분을 채울 수 있다.
예시적인 실시예들에 따르면, 제1 리세스(146a) 및 제2 리세스(146b)에 형성된 채널(154) 부분들은 각각 제1 돌출부(158a) 및 제2 돌출부(158b)로 정의될 수 있다.
이후, 도 7을 참조로 설명한 공정과 실질적으로 유사한 공정을 통해 개구부(162)를 형성할 수 있다.
개구부(162)가 형성됨에 따라, 층간 절연막들(132) 및 희생막들(134)은 층간 절연막 패턴들(136) 및 희생막 패턴들(138)로 변환될 수 있다. 또한, 개구부(162) 형성에 의해 제2 하부 희생막(121b), 분리막(122) 및 제1 하부 희생막(121a)은 각각 제2 하부 희생막 패턴(123b), 분리막 패턴(124) 및 제1 하부 희생막 패턴(123a)으로 변환될 수 있다.
도 30을 참조하면, 도 8 및 도 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
예시적인 실시예들에 따르면, GPE 공정을 통해 제1 및 제2 하부 희생막 패턴들(123a, 123b)를 제거하여 제1 하부 갭(166a) 및 제2 하부 갭(166b)을 형성할 수 있다. 이후, 습식 식각 공정을 통해 제1 하부 갭(166a) 및 제2 하부 갭(166b)을 통해 노출된 유전막 구조물 부분들을 제거할 수 있다. 이에 따라, 제1 하부 갭(166a) 및 제2 하부 갭(166b)에 의해 각각 제1 돌출부(158a) 및 제2 돌출부(158b)의 측면이 노출될 수 있다.
일부 실시예들에 있어서, 상기 GPE 공정 및/또는 습식 식각 공정 수행 전에 도 22를 참조로 설명한 바와 같이 개구부(162)를 통해 노출된 상기 몰드 구조물의 측벽 상에 스페이서를 더 형성할 수도 있다.
도 31을 참조하면, 도 10 내지 도 12를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행할 수 있다.
예시적인 실시예들에 따르면, 제1 하부 갭(166a) 및 제2 하부 갭(166b) 내부에 각각 각각 제1 돌출부(158a) 및 제2 돌출부(158b)와 접촉하는 제1 수평 반도체 패턴(170a) 및 제2 수평 반도체 패턴(170b)를 형성할 수 있다. 이후, 개구부(162)를 통해 노출된 기판(100) 상면으로부터 SEG 공정에 의해 수직 반도체 패턴(102)을 형성할 수 있다. 수직 반도체 패턴(102)은 제1 방향으로 돌출되며 제1 수평 반도체 패턴(170a) 및 제2 수평 반도체 패턴(170b)과 접촉할 수 있다. 수직 반도체 패턴(102)의 상부에는 불순물 영역(106)을 형성할 수 있다.
일부 실시예들에 있어서, 도 18 및 도 19를 참조로 설명한 바와 같이 상기 SEG 공정을 생략하고 증착 공정을 통해 제1 수평 반도체 패턴(170a), 제2 수평 반도체 패턴(170b) 및 수직 반도체 패턴(102)을 형성할 수도 있다. 이 경우, 제1 수평 반도체 패턴(170a), 제2 수평 반도체 패턴(170b) 및 수직 반도체 패턴(102)은 일체로 연결된 단일 부재로서 제공될 수 있다. 또한, 수직 반도체 패턴(102)은 기판(100) 상부에 부분적으로 매립될 수 있다.
도 32를 참조하면, 도 13 내지 도 15를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
예를 들면, 희생막 패턴들(138)을 게이트 라인들로(180) 치환하고, 개구부(162)를 채우는 제2 매립막 패턴(185)을 형성할 수 있다. 상기 수직 채널 구조체 상부에는 패드(190)가 더 형성될 수 있다.
도 33은 일부 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 단면도이다. 도 33에 도시된 수직형 메모리 장치는 수직 채널 구조체의 구조 또는 형상을 제외하고는 도 1에 도시된 수직형 메모리 장치와 실질적으로 동일하거나 유사한 구조 및/또는 구성을 가질 수 있다. 따라서 중복되는 구조 및/또는 구성에 대한 상세한 설명은 생략되며, 동일하거나 유사한 구성에 대해서는 동일하거나 유사한 참조 부호가 사용된다.
도 33을 참조하면, 상기 수직 채널 구조체는 유전막 구조물(150a), 채널(153a) 및 제1 매립막 패턴(157a)을 포함할 수 있다. 상기 수직 채널 구조체는 하부 절연막 패턴(113)을 관통하며 기판(100) 상면과 접촉할 수 있다.
예시적인 실시예들에 따르면, 유전막 구조물(150a)의 저부는 돌출부(158)를 포함하는 채널(153a)의 저부를 지탱하며 기판(100)의 상기 상면과 접촉할 수 있다. 채널(153a)은 유전막 구조물(150a)의 상기 저부 상에 형성되어 기판(100)의 상기 상면과 직접 접촉하지 않을 수 있다. 채널(153a)과 기판(100)의 연결은 도 1에서도 설명한 바와 같이, 돌출부(158), 수평 반도체 패턴(170) 및 수직 반도체 패턴(103)을 통해 구현될 수 있다.
예를 들면, 도 4를 참조로 설명한 채널 홀(140) 형성 시 하부 절연막(110) 부분도 식각되어 기판(100)의 상기 상면이 노출될 수 있다. 이에 따라, 도 33에 도시된 바와 같이 유전막 구조물(150a)의 상기 저부가 기판(100)의 상기 상면과 접촉하도록 형성될 수 있다.
도 34는 일부 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 단면도이다. 도 34에 도시된 수직형 메모리 장치는 수직 채널 구조체의 구조 및/또는 형상을 제외하고는 도 2에 도시된 수직형 메모리 장치와 실질적으로 동일하거나 유사한 구조 및/또는 구성을 가질 수 있다. 따라서 중복되는 구조 및/또는 구성에 대한 상세한 설명은 생략되며, 동일하거나 유사한 구성에 대해서는 동일하거나 유사한 참조 부호가 사용된다.
도 34를 참조하면, 상기 수직 채널 구조체는 유전막 구조물(152a), 채널(154a) 및 제1 매립막 패턴(156a)을 포함할 수 있다. 상기 수직 채널 구조체는 분리막 패턴(124) 및 하부 절연막 패턴(114)을 관통하며 기판(100) 상면과 접촉할 수 있다.
예시적인 실시예들에 따르면, 유전막 구조물(152a)의 저부는 제1 돌출부(158a)를 포함하는 채널(154a)의 저부를 지탱하며 기판(100)의 상기 상면과 접촉할 수 있다. 채널(154a)은 유전막 구조물(152a)의 상기 저부 상에 형성되어 기판(100)의 상기 상면과 직접 접촉하지 않을 수 있다. 채널(154a)과 기판(100)의 연결은 도 2에서도 설명한 바와 같이, 제1 및 제2 돌출부(158a, 158b), 제1 및 제2 수평 반도체 패턴들(170a, 170b) 및 수직 반도체 패턴(102)을 통해 구현될 수 있다.
예를 들면, 도 28을 참조로 설명한 채널 홀(142) 형성 시 하부 절연막(110) 부분도 함께 식각되어 기판(100)의 상기 상면이 노출될 수 있다. 이에 따라, 도 34에 도시된 바와 같이 유전막 구조물(152a)의 저부가 기판(100)의 상기 상면과 접촉하도록 형성될 수 있다.
전술한 예시적인 실시예들에 따른 수직형 메모리 장치 및 이의 제조 방법은 예를 들면, 20층, 30층 또는 40층 이상의 고층 계단 구조를 포함하는 3차원 반도체 장치에 적용되어 전기적, 기계적 신뢰성을 향상시킬 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판
102, 103, 173b: 수직 반도체 패턴
105, 106, 107: 불순물 영역 110: 하부 절연막
113, 114: 하부 절연막 패턴 120: 하부 희생막
121a: 제1 하부 희생막 121b: 제2 하부 희생막
122: 분리막 123: 하부 희생막 패턴
123a: 제1 하부 희생막 패턴 123b: 제2 하부 희생막 패턴
124: 분리막 패턴 132: 층간 절연막
134: 희생막 136: 층간 절연막 패턴
138: 희생막 패턴 140, 142: 채널 홀
145: 리세스 146a: 제1 리세스
146b: 제2 리세스 153, 153a, 154, 154a: 채널
150, 150a, 152, 152a: 유전막 구조물
156, 156a, 157, 157a: 제1 매립막 패턴
158: 돌출부 158a: 제1 돌출부
158b: 제2 돌출부 160, 160a: 개구부
163: 스페이서 165: 제1 갭
166a: 제1 하부 갭 166b: 제2 하부 갭
170, 173a: 수평 반도체 패턴 170a: 제1 수평 반도체 패턴
170b: 제2 수평 반도체 패턴 171: 반도체막
173: 반도체 패턴 175: 제2 갭
180: 게이트 라인 185: 제2 매립막 패턴
190: 패드

Claims (10)

  1. 기판;
    상기 기판 상에서 수직 방향으로 연장하며 저부에 수평 방향으로 분기되는 돌출부를 포함하는 채널;
    상기 돌출부 및 상기 기판을 연결시키는 반도체 패턴; 및
    상기 채널의 상기 돌출부 및 상기 반도체 패턴의 상부에 배치되며, 상기 채널을 감싸며 상기 수직 방향으로 서로 이격되어 적층되는 게이트 라인들을 포함하고,
    상기 반도체 패턴은,
    상기 돌출부와 접촉하는 수평 반도체 패턴; 및
    상기 기판의 상면으로부터 돌출되어 상기 수평 반도체 패턴과 접촉하는 수직 반도체 패턴을 포함하는 수직형 메모리 장치.
  2. 제1항에 있어서, 상기 반도체 패턴은 폴리실리콘, 비정질 실리콘 및 단결정 실리콘 중 적어도 하나를 포함하는 수직형 메모리 장치.
  3. 삭제
  4. 제1항에 있어서, 상기 수직 반도체 패턴의 상부에 형성된 불순물 영역을 더 포함하는 수직형 메모리 장치.
  5. 제1항에 있어서, 상기 수평 반도체 패턴 및 상기 수직 반도체 패턴은 일체로 연결된 수직형 메모리 장치.
  6. 제5항에 있어서, 상기 수직 반도체 패턴은 상기 기판의 상부에 부분적으로 매립된 수직형 메모리 장치.
  7. 제1항에 있어서, 상기 돌출부는 상기 수직 방향으로 서로 이격된 제1 돌출부 및 제2 돌출부를 포함하는 수직형 메모리 장치.
  8. 제7항에 있어서, 상기 수평 반도체 패턴은 상기 제1 돌출부 및 상기 제2 돌출부와 각각 접촉하는 제1 수평 반도체 패턴 및 제2 수평 반도체 패턴을 포함하며,
    상기 수직 반도체 패턴은 상기 제1 수평 반도체 패턴 및 상기 제2 수평 반도체 패턴과 함께 접촉하는 수직형 메모리 장치.
  9. 제8항에 있어서, 상기 제2 수평 반도체 패턴과 인접한 상기 수직 반도체 패턴 상부에 형성된 불순물 영역을 더 포함하는 수직형 메모리 장치.
  10. 제1항에 있어서, 상기 채널의 외측벽 상에 형성된 유전막 구조물을 더 포함하며,
    상기 유전막 구조물의 일부는 상기 채널 및 상기 돌출부의 저면을 커버하는 수직형 메모리 장치.
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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102485088B1 (ko) 2015-11-10 2023-01-05 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US10074666B2 (en) 2017-01-09 2018-09-11 Sandisk Technologies Llc Three-dimensional memory device with enhanced mechanical stability semiconductor pedestal and method of making thereof
KR102649162B1 (ko) 2017-02-27 2024-03-20 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102332346B1 (ko) * 2017-04-10 2021-12-01 삼성전자주식회사 3차원 반도체 메모리 장치 및 그의 제조 방법
KR102333021B1 (ko) * 2017-04-24 2021-12-01 삼성전자주식회사 반도체 장치
US10224340B2 (en) * 2017-06-19 2019-03-05 Sandisk Technologies Llc Three-dimensional memory device having discrete direct source strap contacts and method of making thereof
KR102380820B1 (ko) * 2017-06-21 2022-03-31 삼성전자주식회사 수직형 메모리 장치
KR102370618B1 (ko) 2017-06-21 2022-03-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP6969935B2 (ja) * 2017-08-28 2021-11-24 キオクシア株式会社 半導体装置及びその製造方法
KR102452612B1 (ko) * 2017-09-11 2022-10-11 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR102521282B1 (ko) * 2017-10-12 2023-04-14 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102549967B1 (ko) * 2017-11-21 2023-06-30 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
JP2019125673A (ja) * 2018-01-16 2019-07-25 東芝メモリ株式会社 半導体記憶装置及びその駆動方法
KR102624170B1 (ko) 2018-04-30 2024-01-12 삼성전자주식회사 3차원 반도체 메모리 장치
KR102624619B1 (ko) 2018-04-30 2024-01-15 삼성전자주식회사 3차원 반도체 메모리 장치
KR102519012B1 (ko) * 2018-07-09 2023-04-10 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20200065688A (ko) * 2018-11-30 2020-06-09 삼성전자주식회사 수직형 메모리 장치
US10784273B2 (en) * 2019-01-18 2020-09-22 Micron Technology, Inc. Memory arrays and methods used in forming a memory array
US11177269B2 (en) 2019-02-15 2021-11-16 Micron Technology, Inc. Memory arrays and methods used in forming a memory array
US11244956B2 (en) 2019-04-11 2022-02-08 SK Hynix Inc. Vertical semiconductor device and method for fabricating the vertical semiconductor device
US10923498B2 (en) * 2019-04-25 2021-02-16 Sandisk Technologies Llc Three-dimensional memory device containing direct source contact structure and methods for making the same
KR20200129594A (ko) 2019-05-09 2020-11-18 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR20200141807A (ko) 2019-06-11 2020-12-21 삼성전자주식회사 수직형 반도체 장치 및 그의 제조 방법
KR20210015218A (ko) 2019-08-01 2021-02-10 삼성전자주식회사 수직형 메모리 장치
CN111771281B (zh) * 2020-01-17 2021-07-20 长江存储科技有限责任公司 三维存储器件及其制作方法
US11139386B2 (en) 2020-03-03 2021-10-05 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11121145B1 (en) 2020-03-03 2021-09-14 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
CN111788687B (zh) 2020-04-14 2021-09-14 长江存储科技有限责任公司 用于形成三维存储器件的方法
CN111801802B (zh) * 2020-04-14 2021-08-27 长江存储科技有限责任公司 三维存储器件
WO2021217358A1 (en) * 2020-04-27 2021-11-04 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and method for forming thereof
US11251190B2 (en) 2020-05-13 2022-02-15 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
TWI746071B (zh) * 2020-05-27 2021-11-11 大陸商長江存儲科技有限責任公司 3d記憶體裝置
US11444099B2 (en) * 2020-07-07 2022-09-13 Micron Technology, Inc. Microelectronic devices with lower recessed conductive structures and related systems

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110194357A1 (en) 2010-02-09 2011-08-11 Samsung Electronics Co., Ltd. Nonvolatile memory devices, operating methods thereof and memory systems including the same
US20110298038A1 (en) 2010-06-03 2011-12-08 Samsung Electronics Co., Ltd. Three dimensional semiconductor device
US20140087534A1 (en) 2010-06-03 2014-03-27 Byeong-In Choe Methods of manufacturing vertical structure nonvolatile memory devices
US20150076580A1 (en) 2013-09-15 2015-03-19 SanDisk Technologies, Inc. Method of integrating select gate source and memory hole for three-dimensional non-volatile memory device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4675996B2 (ja) 2008-09-10 2011-04-27 株式会社東芝 不揮発性半導体記憶装置
KR101585616B1 (ko) * 2009-12-16 2016-01-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101137929B1 (ko) 2010-05-31 2012-05-09 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR101763420B1 (ko) 2010-09-16 2017-08-01 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
KR101149619B1 (ko) 2010-11-19 2012-05-25 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR101916222B1 (ko) 2011-04-29 2018-11-08 삼성전자 주식회사 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR101797630B1 (ko) 2011-07-06 2017-11-15 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 제조 방법
KR102054258B1 (ko) * 2013-02-06 2019-12-10 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110194357A1 (en) 2010-02-09 2011-08-11 Samsung Electronics Co., Ltd. Nonvolatile memory devices, operating methods thereof and memory systems including the same
US20110298038A1 (en) 2010-06-03 2011-12-08 Samsung Electronics Co., Ltd. Three dimensional semiconductor device
US20140087534A1 (en) 2010-06-03 2014-03-27 Byeong-In Choe Methods of manufacturing vertical structure nonvolatile memory devices
US20150076580A1 (en) 2013-09-15 2015-03-19 SanDisk Technologies, Inc. Method of integrating select gate source and memory hole for three-dimensional non-volatile memory device

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