KR20200129594A - 수직형 메모리 장치 및 그 제조 방법 - Google Patents

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서유진
이병일
강수빈
구지모
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삼성전자주식회사
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Abstract

수직형 메모리 장치는, 기판 상에 형성되어 상기 기판 상면에 수직한 제1 방향으로 각각 연장된 채널들, 상기 기판 상면에 평행한 제2 방향으로 연장되어 상기 채널들의 외측벽들을 커버함으로써 상기 채널들을 서로 연결하는 채널 연결 패턴, 상기 채널 연결 패턴 상에 형성되어 상기 제1 방향으로 서로 이격되도록 적층되며, 상기 제2 방향으로 각각 연장되어 상기 채널들을 둘러싸는 게이트 전극들, 및 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로의 상기 채널 연결 패턴의 말단 측벽 상에 상기 제3 방향을 따라 순차적으로 적층되고 서로 다른 물질을 포함하는 식각 저지 패턴 및 블로킹 패턴을 구비한다.

Description

수직형 메모리 장치 및 그 제조 방법{VERTICAL MEMORY DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 수직형 메모리 장치 및 그 제조 방법에 관한 것이다.
VNAND flash memory 장치의 제조 방법에서, 기판과 및 몰드 사이에 희생막을 형성하고, 상기 몰드 및 희생막을 관통하는 채널을 형성한 후, 상기 몰드 및 희생막을 관통하는 개구를 형성하고, 상기 개구에 의해 노출된 상기 희생막을 제거하여 갭을 형성한 다음 상기 갭을 폴리실리콘 막으로 채움으로써 상기 채널들을 서로 연결하는 방법이 개발되었다. 이때, 상기 폴리실리콘 막이 상기 갭을 모두 채우지 못하여, 상기 폴리실리콘 막 내에 보이드가 발생할 수 있다.
본 발명의 일 과제는 우수한 전기적 특성을 갖는 수직형 메모리 장치를 제공하는 것이다.
본 발명의 다른 과제는 우수한 전기적 특성을 갖는 수직형 메모리 장치의 제조 방법을 제공하는 것이다.
상술한 본 발명의 일 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 메모리 장치는, 기판 상에 형성되어 상기 기판 상면에 수직한 제1 방향으로 각각 연장된 채널들, 상기 기판 상면에 평행한 제2 방향으로 연장되어 상기 채널들의 외측벽들을 커버함으로써 상기 채널들을 서로 연결하는 채널 연결 패턴, 상기 채널 연결 패턴 상에 형성되어 상기 제1 방향으로 서로 이격되도록 적층되며, 상기 제2 방향으로 각각 연장되어 상기 채널들을 둘러싸는 게이트 전극들, 및 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로의 상기 채널 연결 패턴의 말단 측벽 상에 상기 제3 방향을 따라 순차적으로 적층되고 서로 다른 물질을 포함하는 식각 저지 패턴 및 블로킹 패턴을 구비할 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 다른 예시적인 실시예들에 따른 수직형 메모리 장치는, 기판 상에 형성된 채널 연결 패턴, 상기 채널 연결 패턴 상에 형성되어 상기 기판 상면에 수직한 제1 방향으로 서로 이격되도록 순차적으로 적층되며, 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들, 상기 게이트 전극들 및 상기 채널 연결 패턴을 관통하도록 상기 기판 상에 상기 제1 방향으로 연장된 채널, 및 상기 기판과 상기 채널 연결 패턴 사이 및 상기 채널과 상기 채널 연결 패턴 사이에 형성되며, 실리콘 및 불순물을 포함하는 시드 패턴을 구비할 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는, 제1 영역 및 이를 둘러싸는 제2 영역을 포함하는 기판의 상기 제1 영역 상에 형성되어 상기 기판 상면에 수직한 제1 방향으로 각각 연장된 채널들, 상기 기판 상면에 평행한 제2 방향을 따라 상기 기판의 제1 영역 상에 연장되어 상기 채널들의 외측벽들을 커버함으로써 상기 채널들을 서로 연결하는 채널 연결 패턴, 상기 채널 연결 패턴과 실질적으로 동일한 높이에서 상기 기판의 제2 영역 상에 상기 제2 방향으로 연장되며, 상기 제1 방향으로 순차적으로 적층된 제1 내지 제3 희생막들을 포함하는 희생막 구조물, 상기 채널 연결 패턴 및 상기 희생막 구조물 상에 형성된 지지막, 및 상기 지지막 상에 상기 제1 방향으로 서로 이격되도록 적층되며, 상기 제2 방향으로 각각 연장되어 상기 채널들을 둘러싸는 게이트 전극들을 포함할 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는, 메모리 셀들이 형성되는 셀 영역, 및 이를 둘러싸며 상기 메모리 셀들에 신호를 인가하기 위한 콘택 플러그들이 형성되는 연장 영역을 포함하는 기판의 상면에 수직한 제1 방향으로 상기 기판의 셀 영역 상에 각각 연장된 채널들, 상기 기판의 셀 영역 상에 형성되어 상기 채널들의 외측벽들을 커버함으로써 상기 채널들을 서로 연결하는 채널 연결 패턴, 상기 기판의 셀 및 연장 영역들 상에서 상기 제1 방향으로 서로 이격되도록 적층되며 각각이 상기 채널들을 둘러싸는 게이트 전극들을 포함하는 게이트 전극 구조물, 상기 게이트 전극 구조물 및 상기 채널 연결 패턴을 관통하여 상기 기판 상면에 접촉하며, 상기 기판 상면에 평행한 제2 방향으로 연장되어 상기 게이트 전극 구조물 및 상기 채널 연결 패턴을 각각 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로 분리시키는 CSL, 및 상기 제3 방향으로의 상기 CSL의 측벽 상에 형성된 스페이서를 포함할 수 있으며, 상기 기판의 셀 영역 상에서 상기 스페이서의 상기 제3 방향으로의 최대폭은 상기 기판의 연장 영역 상에서 상기 스페이서의 상기 제3 방향으로의 최대폭보다 클 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는, 기판의 상면에 수직한 제1 방향으로 상기 기판 상에 각각 연장된 채널들, 상기 기판 상에 형성되어 상기 채널들의 외측벽들을 커버함으로써 상기 채널들을 서로 연결하는 채널 연결 패턴, 상기 기판 상에 상기 제1 방향으로 서로 이격되도록 적층되며 각각이 상기 채널들을 둘러싸는 게이트 전극들을 포함하는 게이트 전극 구조물, 상기 게이트 전극 구조물 및 상기 채널 연결 패턴을 관통하여 상기 기판 상면에 접촉하며, 상기 기판 상면에 평행한 제2 방향으로 연장되어 상기 게이트 전극 구조물 및 상기 채널 연결 패턴을 각각 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로 분리시키는 CSL을 포함할 수 있으며, 상기 채널 연결 패턴과 상기 CSL 사이에는 상기 제3 방향을 따라 순차적으로 적층되어 각각 실리콘 산화물, 금속 산화물 및 실리콘 산화물을 포함하는 식각 저지 패턴, 블로킹 패턴 및 스페이서가 형성될 수 있다.
상술한 본 발명의 다른 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법에서, 기판 상에 희생막 구조물 및 지지막을 순차적으로 형성하고, 상기 지지막 상에 절연막 및 희생막을 교대로 반복적으로 적층하고, 상기 희생막 구조물, 상기 지지막, 상기 절연막들 및 상기 희생막들을 관통하여 상기 기판 상면에 접촉하는 채널을 형성하고, 상기 절연막들, 상기 희생막들 및 상기 지지막을 관통하여 상기 희생막 구조물의 적어도 일부를 노출시키는 제1 개구를 형성하고, 상기 제1 개구에 의해 노출된 상기 희생막 구조물의 일부를 제거하여 상기 지지막의 저면 일부를 노출시키는 제1 갭을 형성하고, 상기 노출된 지지막 저면 일부를 산화시킨 후 이를 제거하고, 상기 희생막 구조물을 제거하여 상기 채널의 외측벽을 노출시키는 제2 갭을 형성하고, 상기 제2 갭을 부분적으로 채워 상기 채널을 감싸며 상기 기판 상면 일부를 노출시키는 채널 연결 패턴을 형성하고, 상기 노출된 기판 상면 및 상기 채널 연결 패턴의 측벽을 산화시켜 식각 저지 패턴을 형성하고, 상기 희생막을 제거하여 제3 갭을 형성하고, 상기 제3 갭을 채우는 게이트 전극을 형성할 수 있다.
상술한 본 발명의 다른 과제를 달성하기 위하여, 다른 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법에서, 기판 상에 희생막 구조물 및 지지막을 순차적으로 형성하고, 상기 지지막 상에 절연막 및 희생막을 교대로 반복적으로 적층하고, 상기 희생막 구조물, 상기 지지막, 상기 절연막들 및 상기 희생막들을 관통하여 상기 기판 상면에 접촉하는 채널을 형성하고, 상기 절연막들, 상기 희생막들 및 상기 지지막을 관통하여 상기 희생막 구조물의 적어도 일부를 노출시키는 개구를 형성하고, 상기 개구에 의해 노출된 상기 희생막 구조물의 일부를 제거하여 상기 지지막의 저면 일부를 노출시키는 제1 갭을 형성하고, 상기 노출된 지지막 저면 일부를 제거하고, 상기 희생막 구조물을 제거하여 상기 채널의 외측벽을 노출시키는 제2 갭을 형성하고, 상기 제2 갭에 의해 노출된 상기 기판 상면, 상기 지지막 저면 및 상기 채널 외측벽 상에 비정질 실리콘 및 탄소, 질소 및 산소를 포함하는 시드막을 형성하고, 상기 제2 갭을 부분적으로 채워 상기 채널을 감싸며 상기 기판 상면에 형성된 상기 시드막의 일부를 노출시키는 채널 연결 패턴을 형성하고, 상기 희생막을 제거하여 제3 갭을 형성하고, 상기 제3 갭을 채우는 게이트 전극을 형성할 수 있다.
상술한 본 발명의 다른 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법에서, 기판 상에 희생막 구조물을 형성하고, 상기 희생막 구조물 상에 절연막 및 희생막을 교대로 반복적으로 적층하고, 상기 희생막 구조물, 상기 절연막들 및 상기 희생막들을 관통하여 상기 기판 상면에 접촉하는 채널을 형성하고, 상기 절연막들 및 상기 희생막들을 관통하여 상기 희생막 구조물의 적어도 일부를 노출시키는 개구를 형성하고, 상기 개구에 의해 노출된 상기 희생막 구조물을 제거하여 상기 기판 상면 및 상기 채널의 외측벽을 노출시키는 제1 갭을 형성하고, 상기 제1 갭에 의해 노출된 상기 기판 상면 및 상기 채널 외측벽 상에 비정질 실리콘 및 탄소, 질소 및 산소를 포함하는 시드막을 형성하고, 상기 제2 갭을 부분적으로 채워 상기 채널을 감싸며 상기 기판 상면에 형성된 상기 시드막의 일부를 노출시키는 채널 연결 패턴을 형성하고, 상기 노출된 시드막 부분을 제거하여 상기 기판 상면을 노출시키고, 상기 노출된 기판 상면 및 상기 채널 연결 패턴의 측벽을 산화시켜 식각 저지 패턴을 형성하고, 상기 희생막을 제거하여 제3 갭을 형성하고, 상기 제3 갭을 채우는 게이트 전극을 형성할 수 있다.
예시적인 실시예들에 따른 수직형 메모리 장치에서, 채널 연결 패턴 내에 에어 갭이 각 CSL들로부터 멀리 떨어져 형성될 수 있으며, 이에 따라 상기 에어 갭 내에 금속 성분이 침투하여 특성이 열화되는 것이 방지될 수 있다. 또한, 시드 패턴 및 식각 저지 패턴에 의해 상기 채널 연결 패턴에 인접한 기판 상부가 각종 공정 시 손상되는 것이 방지되어, 개선된 특성을 가질 수 있다.
도 1 내지 도 7은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도들 및 단면도들이다.
도 8 내지 도 44는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 45a 및 45b는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도들로서, 도 45b는 도 45a의 Y 영역에 대한 확대 단면도이다.
도 49a 및 49b는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도들로서, 도 49b는 도 49a의 Y 영역에 대한 확대 단면도이다.
도 50 내지 도 52는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 53a, 53b 및 54는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도들이다.
도 55 내지 도 61은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 62a, 62b 및 63은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도들이다.
도 64는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도이다.
도 65 및 66은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 예시적인 실시예들에 따른 수직형 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명한다. 이하에서는, 기판 상면에 수직한 방향을 제1 방향으로 정의하고, 상기 기판 상면에 평행하고 서로 교차하는 2 방향들을 각각 제2 및 제3 방향들로 정의한다. 예시적인 실시예들에 있어서, 상기 제2 및 제3 방향들은 서로 직교할 수 있다.
도 1 내지 도 7은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1 및 2는 평면도들이며, 도 3 내지 도 7은 단면도들이다.
이때, 도 3은 도 2의 A-A'선을 따라 절단한 단면도이고, 도 4는 도 1의 C-C'선을 따라 절단한 단면도이며, 도 5a는 도 1의 E-E'선을 따라 절단한 단면도이고, 도 6은 도 1의 F-F'선을 따라 절단한 단면도이며, 도 7은 도 1의 G-G'선을 따라 절단한 단면도이다. 한편, 도 2 내지 도 5a, 및 도 6 내지 도 7은 도 1에 도시된 X 영역에 대한 도면들이고, 도 5b 및 5c는 도 5a에 도시된 각각 Y 및 Z 영역들에 대한 확대 단면도들이다.
도 1 내지 도 7을 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 형성되어 상기 제1 방향으로 각각 연장된 채널들(260), 채널들(260)의 외측벽들을 커버함으로써 채널들(260)을 서로 연결하는 채널 연결 패턴(375), 채널 연결 패턴(375) 상에 형성되어 상기 제1 방향으로 서로 이격되도록 적층되며 각각이 채널들(260)을 둘러싸는 게이트 전극들(422, 424, 426)을 포함하는 게이트 전극 구조물, 기판(100) 상에 상기 제2 방향으로 연장되어 게이트 전극들(422, 424, 426) 및 채널 연결 패턴(375)을 각각 상기 제3 방향으로 분리시키는 제1 및 제2 공통 소스 라인들(CSL)(440, 450), 및 상기 제3 방향으로의 채널 연결 패턴(375)의 말단 측벽 상에 상기 제3 방향을 따라 순차적으로 적층된 제1 식각 저지 패턴(390) 및 제2 블로킹 패턴(415)을 포함할 수 있다.
또한, 상기 수직형 메모리 장치는 기판(100) 상부에 형성된 불순물 영역(105), 채널 연결 패턴(375)과 게이트 전극들(422, 424, 426) 중 최하층에 형성된 제1 게이트 전극(422) 사이에 형성된 지지막(150), 기판(100) 상면에 접촉하고 지지막(150)에 연결된 지지 패턴들(152, 154, 156)을 포함하는 지지 패턴 구조물, 채널 연결 패턴(375)과 기판(100) 상면, 지지막(150) 저면 혹은 각 채널들(260)의 외측벽 사이에 형성된 시드 패턴(365), 기판(100) 상에 형성된 제1 내지 제3 희생막들(110, 120, 130)을 포함하는 희생막 구조물, 게이트 전극들(422, 424, 426) 사이에 형성된 절연 패턴(175), 각 채널들(260)의 외측벽 및 저면을 커버하는 전하 저장 구조물(250), 각 채널들(260)이 정의하는 공간을 채우는 충전 패턴(270), 각 채널들(260), 충전 패턴(270) 및 전하 저장 구조물(250) 상에 형성된 패드(280), 제1 내지 제3 분리막들(190, 290, 460), 제1 및 제2 도전성 연결부들(455, 465), 각 제1 및 제2 CSL들(440, 450) 및 제3 분리막(460)의 측벽에 형성된 제2 스페이서(430), 상기 게이트 전극 구조물 상에 순차적으로 적층된 제1 내지 제3 층간 절연막들(200, 300, 470), 제2 및 제3 층간 절연막들(300, 470)을 관통하여 패드(280) 상면에 접촉하는 제1 콘택 플러그(480), 제1 내지 제3 층간 절연막들(200, 300, 470) 및 절연 패턴(175)을 관통하여 각 게이트 전극들(422, 424, 426) 상면에 접촉하는 제2 콘택 플러그(490), 및 제1 및 제2 콘택 플러그들(480, 490)에 각각 전기적으로 연결되는 비트 라인(도시되지 않음) 및 상부 배선들(도시되지 않음)을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
기판(100)은 메모리 셀들이 형성되는 제1 영역(I), 및 제1 영역(I)을 둘러싸며 상기 메모리 셀들에 전기적인 신호를 인가하기 위한 제2 콘택 플러그들(490)이 형성되는 제2 영역(II)을 포함할 수 있다. 이때, 제1 및 제2 영역들(I, II)은 각각 셀 영역 및 연장 영역으로 지칭될 수도 있다.
채널(260)은 기판(100)의 제1 영역(I) 상에 형성되어 예를 들어, 컵 형상을 가질 수 있으며, 그 외측벽은 전하 저장 구조물(250)에 의해 커버되고, 내부에 정의되는 공간은 충전 패턴(270)이 채울 수 있다. 채널(260)은 예를 들어, 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있으며, 충전 패턴(270)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 채널(260)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 채널 어레이가 정의될 수 있다. 이때, 상기 제3 방향으로 서로 이웃하는 제1 및 제2 CSL들(440, 450) 사이에 형성된 하나의 상기 게이트 전극 구조물이 둘러싸는 채널들(260)을 포함하는 상기 채널 어레이는 채널 연결 패턴(375)에 의해 서로 연결될 수 있다.
전하 저장 구조물(250)은 채널(260)의 대부분의 외측벽을 커버하며 상기 게이트 전극 구조물을 관통하는 상부와, 채널(260)의 저면을 커버하며 기판(100) 상부에 형성된 하부를 포함할 수 있다. 즉, 전하 저장 구조물(250)의 상부 및 하부는 채널(260)의 하부 외측벽에 접촉하는 채널 연결 패턴(375) 부분에 의해 상기 제1 방향으로 서로 이격될 수 있다. 이때, 전하 저장 구조물(250) 상부의 저면 및 하부의 상면은 채널 연결 패턴(375)에 각각 접촉할 수 있다.
전하 저장 구조물(250)은 채널(260)의 외측벽으로부터 기판(100) 상면에 평행한 수평 방향을 따라 순차적으로 적층된 터널 절연 패턴(240), 전하 저장 패턴(230), 및 제1 블로킹 패턴(220)을 포함할 수 있다. 예를 들어, 터널 절연 패턴(240), 전하 저장 패턴(230), 및 제1 블로킹 패턴(220)은 각각 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물, 및 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 전하 저장 구조물(250) 상부에 포함된 터널 절연 패턴(240) 및 전하 저장 패턴(230)의 저면은 전하 저장 구조물(250) 상부에 포함된 제1 블로킹 패턴(220)의 저면보다 높을 수 있다. 일 실시예에 있어서, 전하 저장 구조물(250) 상부에 포함된 제1 블로킹 패턴(220)의 저면은 채널(260)의 외측벽으로부터 상기 수평 방향으로 멀어질수록 점차 낮아질 수 있다.
패드(280)는 채널(260), 전하 저장 구조물(250) 및 충전 패턴(270) 상에 형성될 수 있으며, 이에 따라 채널(260)에 연결될 수 있다. 패드(280)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
채널 연결 패턴(375)은 기판(100)의 제1 영역(I) 상에 형성되어 상기 제2 방향으로 연장될 수 있으며, 각 제1 및 제2 CSL들(440, 450) 및 이의 상기 제3 방향으로의 양 측벽들을 커버하는 제2 스페이서(430)에 의해 상기 제3 방향으로 서로 분리된 복수의 채널 연결 패턴들(375)이 기판(100) 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제3 방향으로의 채널 연결 패턴(375)의 말단 측벽은 상기 제3 방향으로의 채널 연결 패턴(375)의 중심부를 향해 함몰될(recessed) 수 있다.
예시적인 실시예들에 있어서, 상기 제3 방향으로의 채널 연결 패턴(375)의 말단 측벽은 상기 제1 방향으로의 가운데 부분을 지나는 가상의 직선(S)을 중심으로 상부와 하부가 대칭적이지 않은 형상을 가질 수 있다. 이때, 채널들(260) 중 어느 한 채널(260)로부터 상기 제3 방향을 따라 채널 연결 패턴(375) 말단 측벽의 상부에 이르는 제1 거리(D1)는 채널(260)로부터 상기 제3 방향을 따라 채널 연결 패턴(375) 말단 측벽의 하부에 이르는 제2 거리(D2)보다 작을 수 있다.
채널 연결 패턴(375)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 채널 연결 패턴(375)은 내부에 에어 갭(380)을 가질 수 있다. 하지만, 에어 갭(380)은 각 제1 및 제2 CSL들(440, 450)에 인접한 부분, 예를 들어, 상기 말단부 내에는 형성되지 않을 수 있으며, 각 제1 및 제2 CSL들(440, 450)로부터 멀리 떨어진 부분에만 형성될 수 있다.
상기 게이트 전극 구조물은 상기 제1 방향을 따라 서로 이격된 복수 개의 층들에 각각 형성된 게이트 전극들(422, 424, 426)을 포함할 수 있으며, 이들 사이에는 절연 패턴(175)이 형성될 수 있다. 절연 패턴(175)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 게이트 전극 구조물은 기판(100) 상면으로부터 상기 제1 방향을 따라 순차적으로 적층된 하나 이상의 제1 게이트 전극(422), 복수의 제2 게이트 전극들(424), 및 하나 이상의 제3 게이트 전극(426)을 포함할 수 있다. 상기 게이트 전극 구조물은 상기 제2 방향으로 연장된 각 제1 및 제2 CSL들(440, 450) 및/또는 제3 분리막(460)과 이들의 상기 제3 방향으로의 양 측벽들을 커버하는 제2 스페이서(430)에 의해 상기 제3 방향으로 서로 이격되도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극 구조물은 기판(100)의 제2 영역(II) 상에서 상기 제1 방향을 따라 상층으로 갈수록 상기 제2 방향으로의 길이가 점차 감소하는 계단 구조물을 형성할 수 있다. 이때, 상기 계단 구조물의 각 계단들은 순차적으로 적층된 게이트 전극 및 그 상부에 형성된 절연 패턴(175)을 포함할 수 있다.
각 제1 내지 제3 게이트 전극들(422, 424, 426)은 게이트 도전 패턴 및 이의 표면을 커버하는 게이트 배리어 패턴을 포함할 수 있다. 이때, 상기 게이트 도전 패턴은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함할 수 있으며, 상기 게이트 배리어 패턴은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다.
각 제1 및 제2 CSL들(440, 450)은 상기 제2 방향으로 연장되어 이의 측벽을 커버하는 제2 스페이서(430)와 함께 각 게이트 전극들(422, 424, 426)을 상기 제3 방향으로 서로 분리시킬 수 있다. 제1 CSL(440)은 기판(100)의 제1 및 제2 영역들(I, II) 상에서 끊어짐 없이 상기 제2 방향으로 연장될 수 있으나, 제2 CSL(450)은 기판(100)의 제1 및 제2 영역들(I, II) 상에서 상기 제2 방향으로 연장되되 제2 영역(II) 상에서 부분적으로 절단될 수 있다.
일 실시예에 있어서, 제2 CSL(450)이 절단된 부분은 상기 제1 방향으로 따라 제1 분리막(190)에 오버랩될 수 있으며, 상기 절단된 부분에 대응하는 게이트 전극은 상기 제3 방향으로 서로 분리되지 않을 수 있다. 이때, 상기 게이트 전극이 분리되지 않고 서로 연결된 부분을 제1 도전성 연결부(455)로 지칭하기로 한다.
한편, 제1 분리막(190)은 기판(100)의 제2 영역(II) 상에서 제1 게이트 전극(422)을 관통하여 이를 상기 제2 방향으로 분리시킬 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 제1 분리막(190)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
제3 분리막(460)은 기판(100)의 제2 영역(II) 상에서 상기 제3 방향으로 서로 인접하는 제1 및 제2 CSL들(440, 450) 사이에 상기 제2 방향으로 연장되어 이의 측벽을 커버하는 제2 스페이서(430)와 함께 각 게이트 전극들(422, 424, 426)을 상기 제3 방향으로 분리시킬 수 있다. 예시적인 실시예들에 있어서, 제3 분리막(460)은 제2 CSL(450)과 유사하게, 상기 제2 방향으로 연장되되 절단된 부분이 존재할 수 있으며, 이에 대응하는 게이트 전극이 서로 분리되지 않고 연결되는 부분을 제2 도전성 연결부(465)로 지칭하기로 한다.
한편, 제2 분리막(290)은 하나의 채널 연결 패턴(375)에 의해 서로 연결된 채널들(260)이 구성하는 하나의 채널 블록 내에서 상기 제2 방향으로 연장되도록 형성될 수 있으며, 일부 채널들(260)의 상부를 관통할 수 있다.
도 19를 함께 참조하면, 제2 분리막(290)은 채널들(260) 상부뿐만 아니라, 제1 층간 절연막(200), 제3 게이트 전극(426), 및 상부의 2개의 층들에 형성된 절연 패턴들(175)을 관통할 수 있으며, 그 아래 1개의 층에 형성된 절연 패턴(175)도 부분적으로 관통할 수 있다. 이때, 제2 분리막(290)은 기판(100)의 제1 영역(I) 상에서 상기 제2 방향으로 연장될 뿐만 아니라, 기판(100)의 제2 영역(II) 상의 상기 계단 구조물의 상층 2개의 계단 층들을 관통할 수 있도록 상기 제2 방향으로 더 연장될 수 있다.
각 제1 및 제2 CSL들(440, 450) 및 제3 분리막(460)은 예를 들어, 텅스텐, 구리, 알루미늄과 같은 금속을 포함할 수 있다.
각 제1 및 제2 CSL들(440, 450) 및 제3 분리막(460)의 상기 제3 방향으로의 측벽은 제2 스페이서(430)에 의해 커버될 수 있으며, 이에 따라 인접하는 게이트 전극들(422, 424, 426)과 절연될 수 있다. 제2 스페이서(430)는 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
불순물 영역(105)은 각 제1 및 제2 CSL들(440, 450) 및 제3 분리막(460)의 저면과 접촉하는 기판(100) 상부에 형성될 수 있다. 불순물 영역(105)은 예를 들어, n형 불순물이 도핑된 단결정 실리콘을 포함할 수 있다. 불순물 영역(105)이 형성됨에 따라서, 각 제1 및 제2 CSL들(440, 450) 및 제3 분리막(460)과 기판(100) 상부 사이의 접촉 저항을 감소시킬 수 있다.
지지막(150)은 기판(100)의 각 제1 및 제2 영역들(I, II) 상에서 상기 제2 방향으로 연장될 수 있으며, 기판(100)의 제1 영역(I) 상에서는 채널 연결 패턴(375) 상에 형성될 수 있고, 기판(100)의 제2 영역(II) 상에서는 상기 희생막 구조물 상에 형성될 수 있다. 상기 희생막 구조물은 기판(100)의 제2 영역(II) 상면에 상기 제1 방향으로 순차적으로 적층된 제1 내지 제3 희생막들(110, 120, 130)을 포함할 수 있다. 이때, 제1 내지 제3 희생막들(110, 120, 130)은 각각 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물, 및 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 지지막(150)의 상기 제3 방향으로의 말단의 저면은 나머지 부분의 저면보다 높을 수 있다.
상기 지지 패턴 구조물은 지지막(150)에 연결될 수 있으며, 기판(100)의 제1 영역(I) 상에서는 채널 연결 패턴(375)과 대향할 수 있고, 기판(100)의 제2 영역(II) 상에서는 상기 희생막 구조물과 대향하여 이의 측벽에 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 지지 패턴 구조물은 기판(100)의 제1 영역(I) 상에 형성된 제1 지지 패턴(152), 기판(100)의 제1 및 제2 영역들(I, II) 사이의 경계에 형성되어 상기 제3 방향으로 연장된 제2 지지 패턴(154), 및 기판(100)의 제2 영역(II) 상에 형성되어 제2 지지 패턴(154)으로부터 상기 제2 방향으로 연장된 제3 지지 패턴(156)을 포함할 수 있다.
이때, 제1 지지 패턴(152)은 상기 제2 방향으로 서로 이격되도록 복수 개로 형성될 수 있고, 각 제1 지지 패턴들(152)은 예를 들어 상기 제3 방향으로의 지지막(150) 말단에 연결될 수 있다. 또한, 제3 지지 패턴(156)은 상기 제3 방향으로 서로 이격되도록 복수 개로 형성될 수 있다. 이에 따라, 기판(100)의 제2 영역(II) 상에서 상기 제3 방향으로 서로 이웃하는 제3 지지 패턴들(156) 사이에는 상기 희생막 구조물이 형성될 수 있으며, 그 측벽은 제3 지지 패턴들(156)의 측벽과 접촉할 수 있다.
지지막(150)은 불순물이 도핑된 폴리실리콘 혹은 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있으며, 상기 지지 패턴 구조물은 이와 실질적으로 동일한 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 각 제1 내지 제2 CSL들(440, 450) 및 제3 분리막(460)은 지지막(150) 또는 상기 지지 패턴 구조물을 관통하여, 이들을 각각 상기 제3 방향으로 분리시킬 수 있다.
예시적인 실시예들에 있어서, 채널 연결 패턴(375)의 상기 제3 방향으로의 말단의 측벽이 그 중심을 향해 함몰되는 것에 대응하여, 이에 대향하는 제2 스페이서(430)의 측벽 부분은 채널 연결 패턴(375)의 중심을 향해 돌출될 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 전극(422)의 저면보다 낮은 높이에서, 상면에서 보았을 때 지지막(150)을 관통하는 각 제1 및 제2 CSL들(440, 450) 부분의 측벽을 커버하는 제2 스페이서(430)의 상기 제3 방향으로의 최대폭, 즉 제1 폭(W1)은 상면에서 보았을 때 제1 내지 제3 지지 패턴들(152, 154, 156)을 관통하는 각 제1 및 제2 CSL들(440, 450) 부분의 측벽을 커버하는 제2 스페이서(430)의 상기 제3 방향으로의 최대폭 즉, 제2 폭(W2)보다 클 수 있다. 이에 따라, 기판(100)의 제1 영역(I) 상에서 제2 스페이서(430)의 상기 제3 방향으로의 최대폭은 기판(100)의 제2 영역(II) 상에서 제2 스페이서(430)의 상기 제3 방향으로의 최대폭보다 클 수 있다.
한편, 상면에서 보았을 때 제1 내지 제3 지지 패턴들(152, 154, 156)을 관통하는 각 제1 및 제2 CSL들(440, 450) 부분의 측벽을 커버하는 제2 스페이서(430)의 저면은 상면에서 보았을 때 지지막(150)을 관통하는 각 제1 및 제2 CSL들(440, 450) 부분의 측벽을 커버하는 제2 스페이서(430)의 저면보다 기판(100) 상면에 대해 깊은 위치에 형성될 수 있다.
이에 따라, 예시적인 실시예들에 있어서, 기판(100)의 제1 영역(I) 상에서 제2 스페이서(430)의 저면은 기판(100) 상면에 대한 깊이가 변동할 수 있으며, 기판(100)의 제2 영역(II) 상에서 제2 스페이서(430)의 저면은 기판(100) 상면에 대한 깊이가 일정할 수 있다.
제1 식각 저지 패턴(390) 및 제2 블로킹 패턴(415)은 채널 연결 패턴(375)의 상기 제3 방향으로의 말단 측벽과 제2 스페이서(430) 사이에 상기 제3 방향을 따라 순차적으로 적층될 수 있다. 또한 이들은 기판(100) 상면과 제2 스페이서(430) 사이, 지지막(150)의 일부 저면 및 측벽과 제2 스페이서(430) 사이, 및 상기 지지 패턴 구조물의 측벽과 제2 스페이서(430) 사이에도 형성될 수 있다. 예시적인 실시예들에 있어서, 각 제1 식각 저지 패턴(390) 및 제2 블로킹 패턴(415)은 컨포멀하게 형성될 수 있으며, 제1 내지 제2 CSL들(440, 450) 또는 제3 분리막(460)에 의해 각각 상기 제3 방향으로 분리될 수 있다.
채널 연결 패턴(375)의 상기 제3 방향으로 말단 측벽 및 이에 인접하는 지지막(150) 저면 부분의 형상에 따라서, 제1 식각 저지 패턴(390)은 채널 연결 패턴(375)의 상기 제3 방향으로의 중심을 향해 볼록한 제1 부분(P1), 및 제1 부분(P1) 상하부들에 상기 제1 방향으로 각각 연장된 제2 및 제3 부분들(P2, P3)을 포함할 수 있다. 이때, 하나의 채널(260)로부터 제1 식각 저지 패턴(390)의 제2 부분(P2)에 이르는 거리는 상기 채널(260)로부터 제1 식각 저지 패턴(390)의 제3 부분(P3)에 이르는 거리보다 작을 수 있다.
제1 식각 저지 패턴(390)은 예를 들어, 실리콘 산화물을 포함할 수 있으며, 제2 블로킹 패턴(415)은 예를 들어, 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있다.
한편, 제2 블로킹 패턴(415)은 각 게이트 전극들(422, 424, 426) 상하면 및 일부 측벽도 커버할 수 있다.
시드 패턴(365)은 실리콘 및 불순물을 포함할 수 있다. 이때, 상기 불순물은 예를 들어, 탄소, 질소 및 산소를 포함할 수 있다.
제1 내지 제3 층간 절연막들(200, 300, 470)은 각각 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 이에 따라 이들은 서로 병합될 수도 있다.
제1 콘택 플러그(480)는 패드(280) 상에 형성될 수 있으며, 상기 비트 라인으로부터 인가되는 전압에 의해 전류가 제1 콘택 플러그(480) 및 패드(280)을 통해 채널(260)로 흐를 수 있다. 제2 콘택 플러그(490)는 기판(100)의 제2 영역(II) 상에 형성되어 각 게이트 전극들(422, 424, 426)에 신호를 인가할 수 있다.
상기 수직형 메모리 장치에서 채널들(260)을 서로 연결하는 채널 연결 패턴(375) 내에는 에어 갭(380)이 형성될 수 있으나, 이는 제2 스페이서(430)에 인접한 영역에는 형성되지 않고 이로부터 이격되어 형성될 수 있다. 이에 따라, 에어 갭(380) 내에 금속 성분 등이 침투하여 특성을 저하시키는 것이 방지될 수 있다. 또한, 채널 연결 패턴(375)과 기판(100), 지지막(150) 혹은 채널(260) 사이에 형성된 시드 패턴(365)에 의해서, 채널 연결 패턴(375) 형성 시 이들의 결정성 차이에 의해 에어 갭(380)이 확장되는 것이 방지될 수 있다. 또한, 기판(100) 상면 및 채널 연결 패턴(375)의 측벽에 형성된 제1 식각 저지 패턴(390)에 의해서, 게이트 전극들(422, 424, 426) 형성을 위한 식각 공정 시 이들이 손상되는 것이 방지될 수 있다. 상기 특징들에 대해서는 이후 도 8 내지 도 44를 참조로 설명되는 수직형 메모리 장치 제조 방법에서 보다 자세히 설명하도록 한다.
도 8 내지 도 44는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 8, 10, 14, 18, 20, 30, 32 및 40은 평면도들이고, 도 9, 11-13, 15-17, 19, 21-29, 31, 33 및 41-44는 단면도들이다. 이때, 상기 도면들은 모두 도 1에 도시된 X 영역에 대한 도면들이다.
도 9, 12, 15-16, 21, 23, 26, 28, 33, 35, 38 및 41은 각 대응하는 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 11은 대응하는 평면도의 B-B'선을 따라 절단한 단면도이며, 도 13 및 17은 각 대응하는 평면도들의 C-C'선을 따라 절단한 단면도들이고, 도 19는 대응하는 평면도의 D-D'선을 따라 절단한 단면도이며, 도 22, 24, 25, 27, 29, 31, 34, 36, 37, 39 및 42는 각 대응하는 평면도들의 E-E'선을 따라 절단한 단면도들이고, 도 43은 대응하는 평면도의 F-F'선을 따라 절단한 단면도이며, 도 44는 대응하는 평면도의 G-G'선을 따라 절단한 단면도이다.
도 8 및 9를 참조하면, 기판(100) 상에 제1 내지 제3 희생막들(110, 120, 130)을 순차적으로 적층하고, 제1 내지 제3 희생막들(110, 120, 130)을 부분적으로 제거하여 기판(100)의 상면을 각각 노출시키는 제1 내지 제3 개구들(142, 144, 146)을 형성한 후, 이들을 각각 적어도 부분적으로 채우는 지지막(150)을 기판(100) 및 제3 희생막(130) 상에 형성할 수 있다.
기판(100)에는 예를 들어, n형의 불순물이 도핑될 수 있다.
제1 및 제3 희생막들(110, 130)은 각각 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제2 희생막(120)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 지지막(150)은 제1 내지 제3 희생막들(110, 120, 130)에 대해 식각 선택비를 갖는 물질, 예를 들어, n형의 불순물이 도핑된 폴리실리콘 혹은 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있다. 다만, 지지막(150)은 먼저 비정질 실리콘을 증착한 후, 별도의 열처리 공정을 수행하거나 혹은 이후 다른 막들의 증착 공정에서 발생하는 열에 의해 결정화되어, 폴리실리콘을 포함하도록 형성될 수도 있다.
예시적인 실시예들에 있어서, 제1 개구(142)는 기판(100)의 제1 영역(I) 상에서 상기 제2 방향을 따라 복수 개로 형성될 수 있으며, 또한 이들은 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 제2 개구(144)는 기판(100)의 제1 및 제2 영역들(I, II)의 경계 영역 상에서 상기 제3 방향으로 연장될 수 있으며, 제3 개구(144)는 기판(100)의 제2 영역(II) 상에서 제2 개구(144)에 연결되어 이로부터 상기 제2 방향으로 연장될 수 있다. 이때, 제2 개구(144)는 상기 제3 방향으로 서로 이격되도록 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제2 방향으로 배치된 제1 개구들(142)은 상기 제2 방향으로 연장된 제3 개구(146)와 얼라인될 수 있다.
지지막(150)은 일정한 두께로 형성될 수 있으며, 이에 따라 각 제1 내지 제3 개구들(142, 144, 146) 내에 형성된 지지막(150) 부분 상에는 제1 리세스가 형성될 수 있다. 이하에서는, 제1 내지 제3 개구들(142, 144, 146) 내에 형성된 지지막(150) 부분들을 각각 제1 내지 제3 지지 패턴들(152, 154, 156)로 지칭하기로 한다.
이후, 상기 제1 리세스들을 채우는 절연막(170)을 지지막(150) 상에 형성한 후, 그 상부를 평탄화할 수 있다. 절연막(170)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 통해 수행될 수 있다.
도 10 및 11을 참조하면, 절연막(170) 상에 제4 희생막(180)을 형성한 후, 기판(100)의 제2 영역(II) 상에 형성된 제4 희생막(180)의 일부를 관통하는 제1 분리막(190)을 형성할 수 있다.
제1 분리막(190)은 제4 희생막(180)을 부분적으로 제거하여 이를 관통하는 제4 개구를 형성한 후, 이를 채우도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 분리막(190)은 상기 제3 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 이후 형성되는 제1 도전성 연결부(455, 도 40 참조)에 상기 제1 방향으로 오버랩되는 위치에 형성될 수 있다. 일 실시예에 있어서, 제1 분리막(190)은 제3 분리 패턴(156)에 상기 제1 방향으로 오버랩될 수 있다.
제4 희생막(180)은 절연막(170)에 대해 높은 식각 선택비를 갖는 물질, 예를 들어 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 제1 분리막(190)은 제4 희생막(180)에 대해 높은 식각 선택비를 갖는 절연 물질, 예를 들어 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 12 및 13을 참조하면, 제4 희생막(180) 상에 절연막(170) 및 제4 희생막(180)을 상기 제1 방향을 따라 교대로 반복적으로 적층할 수 있으며, 이에 따라 기판(100) 상에 몰드막이 형성될 수 있다.
이후, 최상층에 형성된 절연막(170)을 부분적으로 커버하는 포토레지스트 패턴(도시되지 않음)을 최상층 절연막(170) 상에 형성한 후, 이를 식각 마스크로 사용하여 최상층 절연막(170) 및 그 하부의 최상층 제4 희생막(180)을 식각한다. 이에 따라, 최상층 제4 희생막(180) 하부에 형성된 절연막(170)의 일부가 노출될 수 있다. 상기 포토레지스트 패턴의 면적을 일정한 비율로 축소시키는 트리밍 공정을 수행한 후, 이를 식각 마스크로 사용하여 최상층 절연막(170), 최상층 제4 희생막(180), 상기 노출된 절연막(170), 및 그 하부의 제4 희생막(180)을 다시 식각할 수 있다. 상기 트리밍 공정 및 상기 식각 공정을 반복적으로 수행함으로써, 순차적으로 적층된 제4 희생막(180) 및 절연막(170)으로 각각 구성되는 복수 개의 계단들을 포함하는 계단 구조물이 기판(100)의 제2 영역(II) 상에 형성될 수 있으며, 기판(100)의 제1 및 제2 영역들(I, II) 상에는 상기 계단 구조물을 포함하는 몰드가 형성될 수 있다.
도 14 및 15를 참조하면, 최상층 절연막(170) 상에 제1 층간 절연막(200)을 형성한 후, 건식 식각 공정을 통해 제1 층간 절연막(200) 및 상기 몰드를 관통하여 기판(100) 상면을 노출시키는 채널 홀(210)을 형성할 수 있다.
제1 층간 절연막(200)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 건식 식각 공정은 채널 홀(210)이 기판(100)의 상면을 노출시킬 때까지 수행될 수 있으며, 나아가 채널 홀(210)은 기판(100)의 상부 일부까지 관통하도록 형성될 수 있다. 채널 홀(210)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 채널 홀 어레이가 정의될 수 있다.
도 16 및 17을 참조하면, 채널 홀(210) 내에 전하 저장 구조물(250), 채널(260), 충전 패턴(270), 및 패드(280)를 형성할 수 있다.
구체적으로, 채널 홀(210)의 측벽, 채널 홀(210)에 의해 노출된 상기 기판(100) 상면, 및 제1 층간 절연막(200)의 상면에 전하 저장 구조물 막 및 채널막을 순차적으로 형성하고, 상기 채널막 상에 채널 홀(210)의 나머지 부분을 채우는 충전막을 형성한 후, 상기 제1 층간 절연막(200) 상면이 노출될 때까지 상기 충전막, 상기 채널막, 및 상기 전하 저장 구조물 막을 평탄화할 수 있다.
상기 평탄화 공정에 의해서, 채널 홀(210)의 측벽 및 기판(100)의 상면에 순차적으로 적층되며 각각 컵 형상을 갖는 전하 저장 구조물(250) 및 채널(260)이 형성될 수 있으며, 채널(260)이 형성하는 내부 공간을 충전 패턴(270)이 채울 수 있다.
한편, 채널(260)이 형성되는 채널 홀(210)이 상기 채널 홀 어레이를 정의함에 따라, 채널 홀(210) 내에 형성되는 채널(260) 역시 이에 대응하여 채널 어레이를 정의할 수 있다.
예시적인 실시예들에 있어서, 전하 저장 구조물(250)은 순차적으로 적층된 제1 블로킹 패턴(220), 전하 저장 패턴(230), 및 터널 절연 패턴(240)을 포함할 수 있다. 예를 들어, 제1 블로킹 패턴(220), 전하 저장 패턴(230), 및 터널 절연 패턴(240)은 각각 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물, 및 실리콘 산화물과 같은 산화물을 포함할 수 있다.
또한, 채널(260)은 예를 들어, 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있으며, 충전 패턴(270)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 충전 패턴(270), 채널(260), 및 전하 저장 구조물(250)의 상부를 제거하여 제2 리세스를 형성하고, 상기 제2 리세스를 채우는 패드막을 제1 층간 절연막(200) 상에 형성한 후, 상기 제1 층간 절연막(200)의 상면이 노출될 때까지 상기 패드막을 평탄화함으로써, 패드(280)를 형성할 수 있다. 패드(280)는 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
도 18 및 19를 참조하면, 제4 희생막들(180) 및 절연막들(170)의 일부를 관통하는 제2 분리막(290)을 형성할 수 있다.
제2 분리막(290)은 제1 층간 절연막(200) 상에 식각 마스크(도시되지 않음)를 형성하고 이를 사용하여 하부의 제1 층간 절연막(200), 절연막들(170)의 일부 및 제4 희생막들(180)의 일부를 식각함으로써, 이들을 관통하는 제5 개구를 형성한 후, 이를 채우도록 형성될 수 있다.
일 실시예에 있어서, 제2 분리막(290)은 일부 채널들(260)의 상부를 관통할 수 있다. 또한, 제2 분리막(290)은 채널들(260) 상부뿐만 아니라, 제1 층간 절연막(200), 상부 2개의 층들에 형성된 제4 희생막들(180), 및 상부의 2개의 층들에 형성된 절연막들(170)을 관통할 수 있으며, 그 아래 1개의 층에 형성된 절연막(170)도 부분적으로 관통할 수 있다. 이때, 제2 분리막(290)은 기판(100)의 제1 및 제2 영역들(I, II) 상에서 상기 제2 방향으로 연장될 수 있으며, 상기 계단 구조물의 상층 2개의 계단들을 관통할 수 있다. 이에 따라, 제2 분리막(290)에 의해서 상부 2개의 층들에 형성된 제4 희생막들(180)이 상기 제3 방향을 따라 서로 분리될 수 있다.
도 20 내지 도 22를 참조하면, 제1 층간 절연막(200) 및 패드(280) 상에 제2 층간 절연막(300)을 형성한 후, 건식 식각 공정을 통해 제1 및 제2 층간 절연막들(200, 300) 및 상기 몰드를 각각 부분적으로 관통하는 제6 내지 제8 개구들(310, 320, 330)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 건식 식각 공정은 각 제6 내지 제8 개구들(310, 320, 330)이 지지막(150) 혹은 제1 내지 제3 지지 패턴들(152, 154, 156)의 상면을 노출시킬 때까지 수행될 수 있으며, 나아가 이들의 상부 일부까지 관통하도록 형성될 수 있다. 각 제6 내지 제8 개구들(310, 320, 330)이 형성됨에 따라서, 이들의 측벽에 의해 상기 몰드에 포함된 절연막(170) 및 제4 희생막(180)이 노출될 수 있다.
예시적인 실시예들에 있어서, 각 제6 내지 제8 개구들(310, 320, 330)은 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 이때, 각 제6 내지 제8 개구들(310, 320, 330)은 기판(100)의 제2 영역(II) 상에서 제3 지지 패턴(156)의 상면을 노출시킬 수 있으며, 각 제6 및 제7 개구들(310, 320)은 기판(100)의 제1 영역(I) 상에서 제1 지지 패턴(152)을 노출시킬 수 있고, 제8 개구(330)는 상기 제2 방향으로 제2 분리막(290)과 얼라인될 수 있다.
각 제6 내지 제8 개구들(310, 320, 330)이 형성됨에 따라서, 절연막(170)은 상기 제2 방향으로 연장되는 절연 패턴(175)으로 변환될 수 있으며, 제4 희생막(180)은 상기 제2 방향으로 연장되는 제4 희생 패턴(185)으로 변환될 수 있다.
예시적인 실시예들에 있어서, 제6 개구(310)는 기판(100)의 제1 및 제2 영역들(I, II) 상에서 상기 제2 방향으로 끊어짐 없이 연장될 수 있으나, 제7 개구(320)는 기판(100)의 제2 영역(II) 상에서 부분적으로 절단될 수 있다. 이에 따라, 제7 개구(320)의 상기 제3 방향으로의 양 측에서 상기 제2 방향으로 연장되는 각 제4 희생 패턴(185) 부분들은 기판(100)의 제2 영역(II) 상에서 서로 연결될 수 있다. 예시적인 실시예들에 있어서, 제7 개구(320)의 상기 절단부 즉, 제4 희생 패턴들(185)을 서로 연결하는 연결부는 상기 계단 구조물에 포함된 상부로부터 제3 층의 제4 희생 패턴(185) 및 제1 분리막(190)과 상기 제1 방향으로 오버랩될 수 있다.
예시적인 실시예들에 있어서, 제8 개구(330)는 기판(100)의 제2 영역(II) 상에서 연속적이지 않고 부분적으로 절단될 수 있으며, 이에 따라 상기 제2 방향으로 서로 분리된 복수 개의 제8 개구들(330)이 형성될 수 있다.
도 23 및 24를 참조하면, 각 제6 내지 제8 개구들(310, 320, 330)의 측벽 및 제2 층간 절연막(300) 상에 제1 스페이서 막을 형성한 후, 이방성 식각 공정을 통해 각 제6 내지 제8 개구들(310, 320, 330)의 저면에 형성된 부분을 제거하여 제1 스페이서(320)를 형성할 수 있으며, 이에 따라 지지막(150) 및 제1 내지 제3 지지 패턴들(152, 154, 156) 상면이 부분적으로 노출될 수 있다.
이후, 상기 노출된 지지막(150) 및 제1 내지 제3 지지 패턴들(152, 154, 156) 부분 및 그 하부의 제2 및 제3 희생막들(120, 130) 부분을 제거함으로써 제6 내지 제8 개구들(310, 320, 330)을 하부로 확장하여 각각 제9 내지 제11 개구들(315, 325, 335, 도 30 참조)을 형성할 수 있다. 이때, 각 제9 및 제10 개구들(315, 325)은 기판(100)의 제1 영역(I) 상에서 제1 희생막(110)의 상면을 노출시킬 수 있으며, 각 제9 내지 제11 개구들(315, 325, 335)은 기판(100)의 제1 영역(I)의 가장자리 및 제2 영역(II) 상에서 기판(100) 상면을 노출시킬 수 있다. 각 제9 및 제10 개구들(315, 325)은 제1 희생막(110)의 상면을 노출시킬 뿐만 아니라, 제1 희생막(110)의 상부 일부까지도 관통할 수 있다. 또한, 각 제9 내지 제11 개구들(315, 325, 335)은 기판(100)의 상면을 노출시킬 뿐만 아니라, 기판(100)의 상부 일부까지도 관통할 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서(320)는 예를 들어, 불순물이 도핑되지 않은 비정질 실리콘 혹은 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있다. 다만, 제1 스페이서(320)가 불순물이 도핑되지 않은 비정질 실리콘을 포함하는 경우, 이후 다른 막들의 증착 공정에서 발생하는 열에 의해 결정화되어 폴리실리콘을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제9 내지 제11 개구들(315, 325, 335)을 형성할 때 이들의 측벽 상에는 제1 스페이서(320)가 형성되어 있으므로, 이들이 하부로 확장되어 형성된 부분 즉, 각 제9 내지 제11 개구들(315, 325, 335)의 하부는 각 제6 내지 제8 개구들(310, 320, 330)의 폭 즉, 각 제9 내지 제11 개구들(315, 325, 335)의 상부의 폭보다 작을 수 있다.
또한, 제2 및 제3 희생막들(120, 130)을 부분적으로 제거할 때, 각 제6 내지 제8 개구들(310, 320, 330)의 측벽은 제1 스페이서(320)에 의해 커버되므로, 상기 몰드에 포함된 절연 패턴(175) 및 제4 희생 패턴(185)은 제거되지 않을 수 있다.
이하에서는, 제9 내지 제11 개구들(315, 325, 335)에 대해 모두 설명하지 않고 대표적으로 제9 개구(315)에 대해서만 설명하지만, 특별한 경우를 제외하고는, 제9 개구(315)에 대한 설명은 나머지 제10 개구(325) 및/또는 제11 개구(335)에 대해서도 적용될 수 있다.
도 25를 참조하면, 제9 개구(315)에 의해 노출된 제1 및 제3 희생막들(110, 130)을 부분적으로 제거하여, 제1 갭들(330)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 갭들(330)은 제1 및 제3 희생막들(110, 130) 중에서 제9 개구(315)의 측벽에 인접한 부분만 제거하여 형성할 수 있으며, 예를 들어 불산(HF)을 사용한 습식 식각 공정 혹은 불화수소(HF)를 사용한 건식 식각 공정을 통해 제거될 수 있다.
제1 갭들(330)이 형성됨에 따라서, 제9 개구(315)에 인접한 지지막(150) 하부 및 기판(100) 상부가 노출될 수 있다.
예시적인 실시예들에 있어서, 제9 개구(315)에 의해 제3 희생막(130)은 부분적으로 제거되었지만 제1 희생막(110)은 거의 제거되지 않았으므로, 제1 및 제3 희생막들(110, 130)을 각각 제거하여 형성되는 상하부의 제1 갭들(330)은 상기 제3 방향으로 서로 다른 폭을 가질 수 있다. 즉, 상부의 제1 갭(330)은 하부의 제1 갭(330)에 비해 상기 제3 방향으로의 폭이 더 클 수 있다. 이에 따라, 상부의 제1 갭(330)으로부터 채널(260) 혹은 전하 저장 구조물(250)에 이르는 거리는 하부의 제1 갭(330) 으로부터 채널(260) 혹은 전하 저장 구조물(250)에 이르는 거리보다 작을 수 있다.
도 26 및 27을 참조하면, 예를 들어, 습식 산화 공정을 수행하여 실리콘을 포함하는 막들을 산화시킬 수 있다. 이에 따라, 제9 개구(315) 및 제1 갭들(330)에 의해 노출된 기판(100) 상부, 제1 내지 제3 지지 패턴들(152, 154, 156) 상부 및 지지막(150) 하부와, 제1 스페이서(320)의 표면이 산화될 수 있으며, 이들 산화된 부분들은 제5 희생 패턴(340)으로 변환될 수 있다.
도 28 및 29를 참조하면, 제5 희생 패턴(340) 및 제1 및 제3 희생막들(110, 130)을 제거한 후, 제2 희생막(120)을 제거함으로써 제2 갭(350)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제5 희생 패턴(340) 및 제1 내지 제3 희생막들(110, 120, 130)은 예를 들어, 불산(HF)을 사용한 습식 식각 공정을 통해 제거될 수 있으며, 제2 희생막(120)은 예를 들어, 인산(H3PO4)을 사용하는 습식 식각 공정에 의해 제거될 수 있다.
제5 희생 패턴(340) 및 제1 내지 제3 희생막들(110, 120, 130)을 제거하여 제2 갭(350)을 형성할 때, 이에 의해 노출되는 전하 저장 구조물(250) 부분이 함께 제거되어 채널(260)의 외측벽이 노출될 수 있으며, 전하 저장 구조물(250)은 상기 몰드를 관통하여 채널(260)의 대부분의 외측벽을 커버하는 상부와, 채널(260)의 저면을 커버하며 기판(100) 상부에 형성된 하부로 분리될 수 있다.
예시적인 실시예들에 있어서, 제2 갭(350)은 채널(260)의 외측벽에 인접하는 부분의 상면이 지지막(150)의 저면보다 높아질 수 있으며, 또한 채널(260)의 외측벽에 인접하는 부분의 저면이 기판(100) 상면보다 낮아질 수 있다.
예시적인 실시예들에 있어서, 전하 저장 구조물(250) 상부의 저면 및 하부의 상면은 일정한 높이를 갖지 않을 수 있다. 구체적으로, 전하 저장 구조물(250) 상부에 포함된 터널 절연 패턴(240) 및 전하 저장 패턴(230)의 저면은 전하 저장 구조물(250) 상부에 포함된 제1 블로킹 패턴(220)의 저면보다 높을 수 있다. 일 실시예에 있어서, 전하 저장 구조물(250) 상부에 포함된 터널 절연 패턴(240) 및 전하 저장 패턴(230)의 저면은 수평할 수 있으나, 전하 저장 구조물(250) 상부에 포함된 제1 블로킹 패턴(220)의 저면은 채널(260)로부터 멀어질수록 점차 낮아질 수 있다. 다른 실시예에 있어서, 전하 저장 구조물(250) 상부에 포함된 제1 블로킹 패턴(220)의 저면도 수평할 수 있다.
이와 대칭적으로, 전하 저장 구조물(250) 하부에 포함된 터널 절연 패턴(240) 및 전하 저장 패턴(230)의 상면은 전하 저장 구조물(250) 하부에 포함된 제1 블로킹 패턴(220)의 상면보다 낮을 수 있다. 일 실시예에 있어서, 전하 저장 구조물(250) 하부에 포함된 터널 절연 패턴(240) 및 전하 저장 패턴(230)의 저면은 수평할 수 있으나, 전하 저장 구조물(250) 하부에 포함된 제1 블로킹 패턴(220)의 저면은 채널(260)로부터 멀어질수록 점차 높아질 수 있다. 다른 실시예에 있어서, 전하 저장 구조물(250) 하부에 포함된 제1 블로킹 패턴(220)의 상면도 수평할 수 있다.
전술한 바와 같이, 제1 갭들(330)에 의해 노출된 상기 지지막(150) 하부 및 기판(100) 상부가 산화되어 형성된 제5 희생 패턴(340)이 제거되었으므로, 제2 갭(350) 내에서 제9 개구(315)에 인접한 부분의 상기 제1 방향으로의 폭은 채널(260)에 인접한 부분을 제외한 다른 부분들의 상기 제1 방향으로의 폭보다 클 수 있다.
제2 갭(350)이 형성될 때, 지지막(150) 및 제1 내지 제3 지지 패턴들(152, 154, 156)은 제거되지 않을 수 있으며, 이에 따라 상기 몰드는 무너지지 않을 수 있다.
이후, 제1 스페이서(320)를 제거하고, 실리콘을 포함하는 구조물들, 즉 기판(100)의 상면, 제1 내지 제3 지지 패턴들(152, 154, 156)의 상면, 지지막(150)의 저면 및 측벽, 및 노출된 채널(260)의 외측벽 상에 시드막(360)을 형성할 수 있다.
예시적인 실시예들에 있어서, 시드막(360)은 비정질 실리콘을 포함할 수 있으며, 예를 들어, 탄소, 질소 및/또는 산소와 같은 불순물을 더 포함할 수 있다.
도 30 및 31을 참조하면, 제2 갭(350)을 채우는 채널 연결층(370)을 형성할 수 있다.
채널 연결층(370)은 제2 갭(350) 내에서는 시드막(360) 상에 형성될 수 있으며, 제9 개구(315)의 측벽 및 저면, 및 제2 층간 절연막(300) 상면에도 형성될 수 있다.
채널 연결층(370)은 예를 들어, n형의 불순물이 도핑된 비정질 실리콘을 포함할 수 있다. 이때, 채널 연결층(370)은 이후 다른 막들의 증착 공정에서 발생하는 열에 의해 결정화되어 폴리실리콘을 포함하도록 형성될 수 있다.
제2 갭(350) 내의 채널 연결층(370) 부분에는 에어 갭(380)이 형성될 수 있다. 예시적인 실시예들에 있어서, 에어 갭(380)은 제9 개구(315)로부터 상기 제3 방향으로 멀리 떨어진 곳에 형성될 수 있다. 이에 따라, 에어 갭(380)은 예를 들어, 제1 갭들(330) 및 이들 사이에 대응하는 영역에는 형성되지 않을 수 있다. 이는, 제2 갭(350) 내에서 제9 개구(315)에 인접한 부분의 상기 제1 방향으로의 폭이 다른 부분의 상기 제1 방향으로의 폭보다 크므로, 상기 부분이 다른 부분에 비해 상대적으로 채널 연결층(370)에 의해 잘 채워지기 때문이다.
한편, 채널 연결층(370)을 형성할 때, 실리콘을 포함하는 구조물들, 즉 기판(100)의 상면, 제1 내지 제3 지지 패턴들(152, 154, 156)의 상면, 지지막(150)의 저면 및 측벽, 및 노출된 채널(260)의 외측벽 상에는 비정질 실리콘을 포함하는 시드막(360)이 형성되어 있으므로, 이후 채널 연결층(270)이 결정화되더라도, 상기 실리콘 포함하는 구조물들의 결정성 차이에 의해서, 에어 갭(380)이 제9 개구(315)에 인접하도록 형성되는 것이 방지될 수 있다.
제2 갭(350)을 채우는 채널 연결층(370)이 형성됨에 따라서, 상기 채널 어레이를 형성하는 채널들(260)이 서로 연결될 수 있다.
한편, 제9 개구(315) 및 제11 개구(335) 내에 형성되는 채널 연결층(370)의 두께를 도시하는 도 32를 참조하면, 상기 제2 방향으로 연장되는 제9 개구(315)의 상기 제3 방향으로의 측벽으로부터 채널 연결층(370)은 상기 제3 방향으로 제1 두께(T1)를 가질 수 있다.
또한, 기판(100) 상면으로부터 상기 제1 방향으로 제1 높이(H1)에서, 상기 제2 방향으로 일정한 길이만큼 연장되는 제11 개구(335)의 상기 제3 방향으로의 측벽 및 상기 제2 방향으로의 측벽으로부터 채널 연결층(370)은 각각 이들 방향으로 제1 두께(T1)를 가질 수 있다. 하지만, 기판(100) 상면으로부터 상기 제1 방향으로 제1 높이(H1)보다 낮은 제2 높이(H2)에서, 상기 제2 방향으로 일정한 길이만큼 연장되는 제11 개구(335)의 상기 제3 방향으로의 측벽으로부터 채널 연결층(370)은 이 방향으로 제1 두께(T1)를 가질 수 있으나, 제11 개구(335)의 상기 제2 방향으로의 측벽으로부터 채널 연결층(370)은 이 방향으로 제1 두께(T1)보다 큰 제2 두께(T2)를 가질 수 있다.
이는, 제11 개구(335)를 형성하는 식각 공정 시, 상기 제2 방향으로의 각 말단부가 제1 높이(H1)에서는 반원 형상을 갖지만, 제1 높이(H1)보다 낮은 제2 높이(H2)에서는 타원 형상을 갖기 때문에, 제11 개구(335)의 상기 제2 방향으로의 말단부에서 채널 연결층(370)이 상대적으로 더 큰 두께로 형성되기 때문이다.
도 33 및 34를 참조하면, 채널 연결층(370)을 부분적으로 제거하여 제2 갭(350) 내에만 채널 연결 패턴(375)을 형성할 수 있다.
예시적인 실시예들에 있어서, 채널 연결 패턴(375)은 에치 백 공정을 수행하여 제9 개구(315) 내에 형성된 채널 연결층(370) 부분을 제거함으로써 형성될 수 있다.
채널 연결층(370)은 제9 개구(315)뿐만 아니라 제10 및 제11 개구들(325, 335) 내에도 형성되므로, 특히 제11 개구(335) 내에 형성된 채널 연결층(370)을 제거하기 위해서는, 제2 높이(H2)에서 상대적으로 큰 두께, 즉 제2 두께(T2)로 형성된 부분까지 모두 제거해야 한다. 이에 따라, 상기 에치 백 공정은 채널 연결층(370)을 다소 과도하게 식각하도록 수행될 수 있다. 하지만 예시적인 실시예들에 있어서, 제2 갭(350) 내에서 에어 갭(380)은 제9 개구(315)에 인접한 부분에는 형성되지 않을 수 있으므로, 제9 개구(315) 내에 형성된 채널 연결층(370)이 제거되더라도, 에어 갭(380)이 외부로 노출되지 않을 수 있다.
또한, 기판(100) 상면에는 시드막(360)이 형성되어 있으며, 시드막(360)은 실리콘 이외에 탄소, 질소, 산소 등의 불순물을 포함하고 있으므로, 채널 연결층(370) 제거 시 기판(100)이 제거되지 않도록 하는 식각 저지막 역할을 수행할 수 있다.
채널 연결 패턴(375) 형성 후, 외부로 노출된 시드막(360) 부분은 제거될 수 있으며, 채널 연결 패턴(375)과 기판(100) 상면 혹은 지지막(150) 저면 사이에는 시드 패턴(365)이 잔류할 수 있다.
이후, 제9 개구(315)에 의해 노출된 기판(100) 상부에 예를 들어, n형의 불순물을 도핑하여 불순물 영역(105)을 형성할 수 있다. 불순물 영역(105)은 이후 형성되는 제1 및 제2 공통 소스 라인들(CSL)(440, 450) 및 제3 분리막(460)과 기판(100) 사이의 접촉 저항을 감소시킬 수 있다.
도 35 및 36을 참조하면, 실리콘을 포함하는 구조물들에 대해 산화 공정을 수행함으로써, 기판(100) 상면, 채널 연결 패턴(375) 측벽, 제1 내지 제3 지지 패턴들(152, 154, 156)의 측벽, 및 지지막(150)의 측벽 및 저면에 제1 식각 저지 패턴(390)을 형성할 수 있다.
제1 식각 저지 패턴(390)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
도 37을 참조하면, 제9 개구(315)에 의해 노출된 제4 희생 패턴들(185)을 제거하여, 각 층에 형성된 절연 패턴들(175) 사이에 제3 갭(400)을 형성할 수 있으며, 제3 갭(400)에 의해서 제1 블로킹 패턴(220)의 외측벽 일부가 노출될 수 있다.
예시적인 실시예들에 따르면, 인산(H3PO4) 혹은 황산(H2SO4)을 사용하는 습식 식각 공정을 통해 제4 희생 패턴들(185)을 제거할 수 있다. 기판(100) 상면, 채널 연결 패턴(375) 측벽, 제1 내지 제3 지지 패턴들(152, 154, 156)의 측벽, 및 지지막(150)의 측벽 및 저면에는 제1 식각 저지 패턴(390)이 형성되어 있으므로, 상기 습식 식각 공정 시 이들은 손상되지 않고 보호될 수 있다.
도 38 및 39를 참조하면, 노출된 제1 블로킹 패턴(220)의 외측벽, 제3 갭들(400)의 내벽, 절연 패턴들(175)의 표면, 지지막(150)의 측벽 및 일부 저면, 제1 내지 제3 지지 패턴들(152, 154, 156)의 측벽, 채널 연결층(370)의 측벽, 기판(100)의 상면, 및 제2 층간 절연막(300)의 상면에 제2 블로킹 막(410)을 형성하고, 제2 블로킹 막(410) 상에 게이트 전극막을 형성할 수 있다.
상기 게이트 전극막은 순차적으로 적층된 게이트 배리어 막 및 게이트 도전막을 포함할 수 있다. 상기 게이트 도전막은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함할 수 있으며, 상기 게이트 배리어 막은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다. 또한, 제2 블로킹 막(410)은 예를 들어, 알루미늄 산화물 등과 같은 금속 산화물을 포함할 수 있다.
이후, 상기 게이트 전극막을 부분적으로 제거함으로써, 각 제3 갭들(400) 내부에 게이트 전극을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 게이트 전극막은 습식 식각 공정을 통해 부분적으로 제거될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개의 층들에 적층될 수 있다. 또한 상기 게이트 전극은 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 상기 복수 개의 게이트 전극들은 제9 개구(315)에 의해 상기 제3 방향으로 서로 이격될 수 있다. 또한, 제10 개구(325)에 의해 상기 각 게이트 전극들이 상기 제3 방향을 따라 서로 분리될 수 있으며, 다만 기판(100)의 제2 영역(II) 상에 형성되어 하부의 제1 분리막(190)과 오버랩되는 제1 도전성 연결부(455)에 의해 이들은 서로 전기적으로 연결될 수 있다.
한편, 기판(100)의 제2 영역(II) 상에 형성되어 상기 제2 방향으로 연장되는 각 게이트 전극들은 상부 2개 층들에 형성된 것들을 제외하고는 제11 개구(335)에 의해서도 추가적으로 상기 제3 방향으로 분리될 수 있다. 다만, 제11 개구(335) 양측의 상기 게이트 전극들은 제2 도전성 연결부(465)에 의해 서로 전기적으로 연결될 수 있다.
한편, 상기 게이트 전극은 상기 제1 방향을 따라 순차적으로 형성된 제1 내지 제3 게이트 전극들(422, 424, 426)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 전극(422)은 최하층에 형성되고, 제3 게이트 전극(426)은 최상층 및 그 하부의 1개의 층, 즉 제1 및 제2 층들에 형성되며, 제2 게이트 전극(424)은 제1 게이트 전극(422) 및 제3 게이트 전극(426) 사이에서 복수의 층들에 형성될 수 있다. 다만, 본 발명의 개념은 이에 한정되지는 않으며, 각 제1 내지 제3 게이트 전극들(422, 424, 426)은 하나 혹은 복수의 층들에 형성될 수 있다.
또한, 기판(100)의 제2 영역(II) 상에서 상기 계단 구조물들을 형성하는 제4 희생 패턴들(185)을 치환하여 상기 게이트 전극들이 형성되므로, 이하에서는 상기 계단 구조물들이 상기 게이트 전극을 포함하는 것으로 기술한다.
도 40 내지 도 44를 참조하면, 제2 블로킹 막(410) 상에 제2 스페이서 막을 형성한 후, 상기 제2 스페이서 막을 이방성 식각함으로써, 제9 개구(315)의 측벽 상에 제2 스페이서(430)를 형성할 수 있으며, 이에 따라 제1 식각 저지 패턴(390) 상의 제2 블로킹 막(410) 상면이 부분적으로 노출될 수 있다.
이후, 제2 스페이서(430)를 식각 마스크로 사용하여 이에 의해 커버되지 않는 제2 블로킹 막(410) 부분을 식각하여 제2 블로킹 패턴(415)을 형성할 수 있으며, 제2 층간 절연막(300) 상면의 제2 블로킹 막(410) 부분도 함께 제거될 수 있다. 이때, 제1 식각 저지 패턴(390) 및 불순물 영역(105)의 상부도 부분적으로 제거될 수 있다.
이후, 기판(100) 즉, 불순물 영역(105) 상면, 제2 스페이서(430), 및 제2 층간 절연막(300) 상에 제9 개구(315)의 나머지 부분을 채우는 도전막을 형성한 후, 제2 층간 절연막(300)의 상면이 노출될 때까지 상기 도전막을 평탄화함으로써, 제1 공통 소스 라인(CSL)(440)을 형성할 수 있다. 제1 CSL(440) 형성 시, 제10 개구(325) 내에는 제2 CSL(450)이 형성될 수 있으며, 제11 개구(335) 내에는 제3 분리막(460)이 형성될 수 있다. 제1 및 제2 CSL들(440, 450) 및 제3 분리막(460)은 예를 들어, 텅스텐과 같은 금속을 포함할 수 있다.
다시 도 1 내지 도 7을 참조하면, 제2 층간 절연막(300), 제1 및 제2 CSL들(440, 450), 제3 분리막(460), 제2 스페이서(430), 및 제2 블로킹 패턴(415) 상에 제3 층간 절연막(470)을 형성한 후, 기판(100)의 제1 영역(I) 상에서 제2 및 제3 층간 절연막들(300, 470)을 관통하여 패드(280)의 상면에 접촉하는 제1 콘택 플러그(480)와, 기판(100)의 제2 영역(II) 상에서 제1 내지 제3 층간 절연막들(200, 300, 470), 절연 패턴(175) 및 제2 블로킹 패턴(415)을 관통하여 상기 각 게이트 전극들 상면에 접촉하는 제2 콘택 플러그(490)를 형성할 수 있다.
이후, 제1 콘택 플러그(480) 상면에 접촉하는 비트 라인(도시되지 않음) 및 제2 콘택 플러그(490) 상면에 접촉하는 상부 배선을 더 형성함으로써 상기 수직형 메모리 장치를 완성할 수 있다.
전술한 바와 같이, 제9 개구(315)에 의해 노출된 제1 및 제3 희생막들(110, 130)을 부분적으로 제거하여 제1 갭(330)을 형성하고, 제1 갭(330)에 의해 노출된 지지막(150) 및 기판(100) 표면을 산화한 후 이를 제거함으로써 제1 갭(330)의 입구를 확장하고, 제1 내지 제3 희생막들(110, 120, 130)을 제거하여 제2 갭(350)을 형성한 다음, 이를 채우는 채널 연결층(370)함으로써, 에어 갭(380)이 제9 개구(315)로부터 멀리 떨어진 곳에만 형성될 수 있다.
또한, 채널 연결층(370)을 형성하기 이전에, 실리콘을 함유하는 구조물들, 즉 기판(100) 상면, 지지막(150) 저면 및 측벽, 및 채널(260) 외측벽에 비정질 실리콘을 포함하는 시드막(360)을 형성함으로써, 채널 연결층(370) 형성 시, 상기 실리콘 함유 구조물들 사이의 결정성 차이에 의해서 채널 연결층(370) 내에 형성되는 에어 갭(380)이 확장되거나 제9 개구(315) 혹은 채널(260)에 인접한 곳에 형성되는 것을 방지할 수 있다. 시드막(360)은 불순물이 도핑된 실리콘을 포함하므로, 채널 연결층(370)을 식각하여 채널 연결 패턴(375) 형성 시, 기판(100) 혹은 지지막(150)의 손상을 방지할 수 있다.
나아가, 기판(100) 상면, 채널 연결 패턴(375) 측벽 및 지지막(150)의 저면 및 측벽을 산화하여 제1 식각 저지 패턴(390)을 형성함으로써, 제3 갭(400) 형성 시, 이들이 손상되는 것을 방지할 수 있다.
도 45a 및 45b는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도들로서, 도 45b는 도 45a의 Y 영역에 대한 확대 단면도이다. 상기 수직형 메모리 장치는 채널 연결 패턴 및/또는 제2 스페이서의 형상을 제외하고는, 도 1 내지 도 7을 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 반복적인 설명은 생략한다.
도 45a 및 45b를 참조하면, 상기 제3 방향으로의 채널 연결 패턴(375)의 말단 측벽은 상기 제1 방향으로의 가운데 부분을 지나는 가상의 직선(S)을 중심으로 상부와 하부가 대칭적인 형상을 가질 수 있다. 이에 따라, 채널들(260) 중 어느 한 채널(260)로부터 상기 제3 방향을 따라 채널 연결 패턴(375) 말단 측벽의 상부에 이르는 거리와 채널(260)로부터 상기 제3 방향을 따라 채널 연결 패턴(375) 말단 측벽의 하부에 이르는 거리는 모두 제1 거리(D1)로 동일할 수 있다.
또한, 하나의 채널(260)로부터 제1 식각 저지 패턴(390)의 제2 부분(P2)에 이르는 거리는 상기 채널(260)로부터 제1 식각 저지 패턴(390)의 제3 부분(P3)에 이르는 거리와 실질적으로 동일할 수 있다.
도 46 내지 도 48은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 수직형 메모리 장치의 제조 방법은 도 8 내지 도 44 및 도 1 내지 도 7을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있으며, 이에 따라 이들에 대한 반복적인 설명은 생략한다.
도 46을 참조하면, 도 8 내지 도 24를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 제9 개구(315)는 제1 희생막(110)도 관통하여 기판(100) 상면을 노출시키도록 형성될 수 있다.
도 47을 참조하면, 도 25를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 제9 개구(315)에 인접한 제1 및 제3 희생막들(110, 130) 부분이 제거되어 제1 갭들(330)이 형성될 수 있으며, 이때 상하부의 제1 갭들(330)은 상기 제3 방향으로의 폭이 서로 동일할 수 있다.
도 48을 참조하면, 도 26 내지 도 34를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 형성되는 채널 연결 패턴(375)의 상기 제3 방향으로의 말단 측벽은 상기 제1 방향으로의 가운데 부분을 지나는 가상의 직선을 중심으로 서로 대칭적인 형상을 가질 수 있다.
다시 도 45a 및 45b를 참조하면, 도 35 내지 도 44 및 도 1 내지 도 7을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 수직형 메모리 장치를 완성할 수 있다.
도 49a 및 49b는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도들로서, 도 49b는 도 49a의 Y 영역에 대한 확대 단면도이다. 상기 수직형 메모리 장치는 채널 연결 패턴 및/또는 제2 스페이서의 형상을 제외하고는, 도 1 내지 도 7을 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 반복적인 설명은 생략한다.
도 49a 및 49b를 참조하면, 상기 제3 방향으로의 채널 연결 패턴(375)의 말단 측벽은 상기 제1 방향으로의 가운데 부분을 지나는 가상의 직선(S)을 중심으로 상부와 하부가 대칭적인 형상을 가질 수 있다. 이에 따라, 채널들(260) 중 어느 한 채널(260)로부터 상기 제3 방향을 따라 채널 연결 패턴(375) 말단 측벽의 상부에 이르는 거리와 채널(260)로부터 상기 제3 방향을 따라 채널 연결 패턴(375) 말단 측벽의 하부에 이르는 거리는 모두 제1 거리(D1)로 동일할 수 있다.
다만, 도 1 내지 도 7에 도시된 것과는 달리, 제1 식각 저지 패턴(390)은 제1 및 제2 부분들(P1, P2)만 포함하고, 채널 연결 패턴(375)의 중심을 향해 볼록한 제1 부분(P1) 하부에 상기 제1 방향으로 연장되는 제3 부분(P3)은 포함하지 않을 수 있다.
도 50 내지 도 52는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 수직형 메모리 장치의 제조 방법은 도 8 내지 도 44 및 도 1 내지 도 7을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있으며, 이에 따라 이들에 대한 반복적인 설명은 생략한다.
도 50을 참조하면, 도 8 내지 도 24를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 제9 개구(315)는 제1 희생막(110)은 노출시키지 않으며, 제2 희생막(120) 상면을 노출시키도록 형성될 수 있다.
도 51을 참조하면, 도 25를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 제9 개구(315)에 인접한 제1 희생막(110) 부분만이 제거되어 제1 갭들(330)이 형성될 수 있다.
도 52를 참조하면, 도 26 내지 도 34를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 형성되는 채널 연결 패턴(375)의 상기 제3 방향으로의 말단 측벽은 상기 제1 방향으로의 가운데 부분을 지나는 가상의 직선을 중심으로 서로 대칭적인 형상을 가질 수 있다. 하지만, 채널 연결 패턴(375)에 인접한 제9 개구(315)의 하부는 상기 직선을 중심으로 완전히 대칭적인 형상을 가지지 않을 수 있다.
다시 도 49a 및 49b를 참조하면, 도 35 내지 도 44 및 도 1 내지 도 7을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 수직형 메모리 장치를 완성할 수 있다.
도 53a, 53b 및 54는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도들이다. 구체적으로 도 53a 및 53b는 대응하는 평면도의 A-A'선을 따라 절단한 단면도이고, 도 54는 대응하는 G-G'선을 따라 절단한 단면도이다. 이때, 도 53b는 도 53a에 도시된 W 영역에 대한 확대 단면도이다.
상기 수직형 메모리 장치는 제2 식각 저지막 및 제2 식각 저지 패턴을 제외하고는, 도 1 내지 도 7을 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 반복적인 설명은 생략한다.
도 53a, 53b 및 54를 참조하면, 상기 수직형 메모리 장치는, 기판(100) 제1 영역(I) 상에서 기판(100) 상면과 제1 지지 패턴(152) 사이, 및 제1 지지 패턴(152)의 측벽 일부 상에 형성된 제2 식각 저지 패턴(505)을 더 포함할 수 있다. 이때, 기판(100) 상면과 제1 지지 패턴(152) 사이에 형성된 제2 식각 저지 패턴(505) 부분은 제1 CSL(440)과 대향하는 측벽이 제2 블로킹 패턴(415)과 접촉할 수 있으며, 이의 상하부에 형성된 제1 식각 저지 패턴(390)과도 접촉할 수 있다. 즉, 제1 식각 저지 패턴(390)은 제2 식각 저지 패턴(505)의 상기 측벽에 인접한 영역에서 2개로 분리될 수 있다.
또한, 상기 수직형 메모리 장치는, 기판(100)의 제2 영역(II) 상에서 기판(100) 상면과 각 제2 및 제3 지지 패턴들(154, 156) 사이, 및 상기 희생막 구조물과 지지막(150) 사이에 형성된 제2 식각 저지막(500)을 더 포함할 수 있다. 이때, 기판(100) 상면과 각 제2 및 제3 지지 패턴들(154, 156) 사이에 형성된 제2 식각 저지막(500) 부분 역시 제1 CSL(440)과 대향하는 측벽이 제2 블로킹 패턴(415)과 접촉할 수 있으며, 이의 상하부에 형성된 제1 식각 저지 패턴(390)과도 접촉할 수 있다. 즉, 제1 식각 저지 패턴(390)은 제2 식각 저지막(505)의 상기 측벽에 인접한 영역에서 2개로 분리될 수 있다.
제2 식각 저지막(500) 및 제2 식각 저지 패턴(505)은 지지막(150)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 55 내지 도 61은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 이때, 도 55, 57, 59 및 61은 대응하는 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 56, 58 및 60은 대응하는 평면도들의 E-E'선을 따라 절단한 단면도들이다.
도 55를 참조하면, 도 8 및 9를 참조로 설명한 공정들과 유사한 공정들을 수행한다.
다만, 제1 내지 제3 희생막들(110, 120, 130)을 부분적으로 제거하여 기판(100)의 상면을 각각 노출시키는 제1 내지 제3 개구들(142, 144, 146)을 형성한 후, 이들을 각각 적어도 부분적으로 채우는 제2 식각 저지막(500) 및 지지막(150)을 기판(100) 및 제3 희생막(130) 상에 순차적으로 형성할 수 있다.
제2 식각 저지막(500)은 지지막(150)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 이에 따라, 제2 식각 저지막(500)은 제3 희생막(130) 및/또는 제1 희생막(110)과 부분적으로 병합될 수도 있다.
이후, 상기 제1 리세스들을 채우는 절연막(170)을 지지막(150) 상에 형성한 후, 그 상부를 평탄화할 수 있다.
도 56을 참조하면, 도 10 내지 도 25를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 제9 개구(315)에 의해 노출된 제1 및 제3 희생막들(110, 130) 및 제2 식각 저지막(500)을 부분적으로 제거하여, 제1 갭들(330)을 형성할 수 있다.
도 57 및 58을 참조하면, 도 26 및 27을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 제9 개구(315) 및 제1 갭들(330)에 의해 노출된 기판(100) 상부, 제1 내지 제3 지지 패턴들(152, 154, 156) 상부 및 지지막(150) 하부와, 제1 스페이서(320)의 표면이 산화될 수 있으며, 이들 산화된 부분들은 제5 희생 패턴(340)으로 변환될 수 있다.
도 59 및 60을 참조하면, 도 28 및 29를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 제5 희생 패턴(340) 제1 및 제3 희생막들(110, 130)을 제거한 후, 제2 희생막(120)을 제거함으로써 제2 갭(350)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제5 희생 패턴(340) 및 제1 내지 제3 희생막들(110, 120, 130)은 예를 들어, 불산(HF)을 사용한 습식 식각 공정을 통해 제거될 수 있으며, 이때 제2 식각 저지막(500)도 제거될 수 있으나 모두 제거되지는 않고 부분적으로 잔류할 수 있다.
구체적으로, 기판(100) 제1 영역(I) 상에서 제2 식각 저지막(500)은, 기판(100) 상면과 제1 지지 패턴(152) 사이 부분, 및 제2 희생막(120)의 측벽과 이에 대향하는 제1 지지 패턴(152) 측벽 사이 부분이 잔류할 수 있으며, 이하에서는 이를 제2 식각 저지 패턴(505)으로 지칭하기로 한다. 이때, 제2 식각 저지 패턴(505)은 기판(100) 상면과 제1 지지 패턴(152) 사이에서 제9 개구(315)에 인접한 부분은 제거되고 상대적으로 먼 부분만이 잔류할 수 있으며, 또한 제1 지지 패턴(152)의 측벽 일부 상에 잔류할 수 있다.
한편 도 54를 함께 참조하면, 기판(100)의 제2 영역(II) 상에서 제2 식각 저지막(500)은, 기판(100) 상면과 제3 지지 패턴(156) 사이에서 제9 개구(315)에 인접한 부분만이 제거되고 나머지 부분은 모두 잔류할 수 있다.
제2 희생막(120)은 예를 들어, 인산(H3PO4)을 사용하는 습식 식각 공정에 의해 제거될 수 있으며, 이때 예를 들어, 도핑된 폴리실리콘을 포함하는 지지막(150) 혹은 지지 패턴들(152, 154, 156)도 부분적으로 제거될 수도 있다. 하지만 예시적인 실시예들에 있어서, 예를 들어, 실리콘 산화물을 포함하는 제2 식각 저지막(500) 혹은 제2 식각 저지 패턴(505)에 의해 커버된 지지막(150) 혹은 지지 패턴들(152, 154, 156) 부분은 적어도 상기 습식 식각 공정에 의해 제거되지 않을 수 있다.
이후, 제1 스페이서(320)를 제거하고, 실리콘을 포함하는 구조물들, 즉 기판(100)의 상면, 제1 내지 제3 지지 패턴들(152, 154, 156)의 상면, 지지막(150)의 저면 및 측벽, 및 노출된 채널(260)의 외측벽 상에 시드막(360)을 형성할 수 있다.
도 61을 참조하면, 도 30 내지 도 36을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 실리콘을 포함하는 구조물들에 대해 산화 공정을 수행함으로써, 기판(100) 상면, 채널 연결 패턴(375) 측벽, 제1 내지 제3 지지 패턴들(152, 154, 156)의 측벽, 및 지지막(150)의 측벽 및 저면에 제1 식각 저지 패턴(390)이 형성될 수 있다.
다시 도 53 및 54를 참조하면, 도 37 내지 도 44 및 도 1 내지 도 7을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 수직형 메모리 장치를 완성할 수 있다.
도 62a, 62b 및 63은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도들이다. 구체적으로 도 62a 및 62b는 대응하는 평면도의 A-A'선을 따라 절단한 단면도이고, 도 63은 대응하는 평면도의 G-G'선을 따라 절단한 단면도이다. 이때, 도 62b는 도 63a에 도시된 W 영역에 대한 확대 단면도이다.
상기 수직형 메모리 장치는 제2 식각 저지막 및 제2 식각 저지 패턴 대신에 제3 및 제4 식각 저지 패턴들을 포함하는 것을 제외하고는, 도 53a, 53b 및 54를 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 반복적인 설명은 생략한다.
도 62a, 62b 및 63을 참조하면, 상기 수직형 메모리 장치는, 기판(100) 제1 영역(I) 상에서 기판(100) 상면과 제1 지지 패턴(152) 사이에 형성된 제3 식각 저지 패턴(510), 및 제1 지지 패턴(152)의 측벽 일부 상에 형성된 제4 식각 저지 패턴(515)을 더 포함할 수 있다.
이때, 제3 식각 저지 패턴(510)은 그 상면 및 저면이 각각 기판(100)의 제1 영역(I)의 상면보다 높고 낮을 수 있으며, 제1 CSL(440)과 대향하는 측벽이 제2 블로킹 패턴(415)과 접촉할 수 있다.
한편, 제4 식각 저지 패턴(515)은 채널 연결 패턴(375)의 측벽으로부터 상기 제3 방향으로 돌출될 수 있으며, 또한 채널 연결 패턴(375)의 상기 제3 방향으로의 중심을 향해 볼록한 형상을 가질 수 있다.
또한, 상기 수직형 메모리 장치는, 기판(100)의 제2 영역(II) 상에서 기판(100) 상면과 각 제2 및 제3 지지 패턴들(154, 156) 사이에 형성된 제3 식각 저지 패턴(520), 및 각 제2 및 제3 지지 패턴들(154, 156)과 상기 희생막 구조물 중 제2 희생막(120)의 측벽 사이에 형성된 제4 식각 저지 패턴(515)을 더 포함할 수 있다.
이때, 제3 식각 저지 패턴(510)은 그 상면 및 저면이 각각 기판(100)의 제2 영역(II) 상면보다 높고 낮을 수 있으며, 제1 CSL(440)과 대향하는 측벽이 제2 블로킹 패턴(415)과 접촉할 수 있다.
한편, 제4 식각 저지 패턴(515)은 각 제2 및 제3 지지 패턴들(154, 155)의 측벽 일부로부터 상기 희생막 구조물에 포함된 제2 희생막(120)을 향해 상기 제3 방향으로 돌출될 수 있다.
제3 식각 저지 패턴(510)은 기판(100)에 포함된 물질의 산화물, 예를 들어, 불순물이 도핑된 실리콘 산화물을 포함할 수 있으며, 제4 식각 저지 패턴(515)은 제2 희생막(120)에 포함된 물질의 산화물, 예를 들어 산질화물을 포함할 수 있다.
도 64는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도로서, 대응하는 평면도의 A-A'선을 따라 절단한 단면도이다. 상기 수직형 메모리 장치 제조 방법은 도 55 내지 도 61, 및 도 62a, 62b 및 63을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 자세한 설명은 생략한다.
도 64를 참조하면, 도 55를 참조로 설명한 공정들과 유사한 공정들을 수행한다.
다만, 제2 식각 저지막(500)을 형성하는 대신에, 실리콘을 포함하는 구조물들에 대한 산화 공정을 수행하여 제3 및 제4 식각 저지 패턴들(510, 515)을 형성할 수 있다. 구체적으로, 각 제1 내지 제3 개구들(142, 144, 146)에 의해 노출된 기판(100) 상면이 산화되어 제3 식각 저지 패턴(510)이 형성될 수 있으며, 각 제1 내지 제3 개구들(142, 144, 146)에 의해 노출된 제2 희생막(120) 측벽이 산화되어 제4 식각 저지 패턴(515)이 형성될 수 있다.
이에 따라, 제3 식각 저지 패턴(510)은 불순물이 도핑된 실리콘 산화물을 포함할 수 있으며, 제4 식각 저지 패턴(515)은 산질화물을 포함할 수 있다.
이후, 도 56 내지 도 61, 및 도 62a, 62b 및 63을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 수직형 메모리 장치를 완성할 수 있다.
도 65 및 66은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도들이다. 이때, 도 65는 대응하는 평면도의 A-A'선을 따라 절단한 단면도이며, 도 66은 대응하는 평면도의 E-E'선을 따라 절단한 단면도이다.
상기 수직형 메모리 장치는 CSL 및 CSL 플레이트를 제외하고는, 도 1 내지 도 7을 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 반복적인 설명은 생략한다.
도 65 및 66을 참조하면, 상기 수직형 메모리 장치는 기판(100)과 채널 연결 패턴(375) 및 제1 내지 제3 지지 패턴들(152, 154, 156) 사이에 형성된 CSL 플레이트(600)를 더 포함할 수 있으며, 상기 제1 방향으로 연장되는 별도의 CSL은 포함하지 않을 수 있다.
이에 따라, 각 제9 내지 제11 개구들(315, 325, 335) 내에는 제2 스페이서(430)만이 형성될 수 있으며, 또한 기판(100) 상부에는 불순물 영역(105)이 형성되지 않을 수 있다.
CSL 플레이트(600)는 예를 들어, 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있으며, 각 채널들(260)은 채널 연결 패턴(375)을 통해 기판(100) 상에 형성된 CSL 플레이트(600)에 전기적으로 연결될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 105: 불순물 영역
110, 120, 130, 180: 제1 내지 제4 희생막
142, 144, 146: 제1 내지 제3 개구 150: 지지막
152, 154, 156: 제1 내지 제3 지지 패턴 170: 절연막
175: 절연 패턴 185, 340: 제4, 제5 희생 패턴
190, 290, 460: 제1 내지 제3 분리막
200, 300, 470: 제1 내지 제3 층간 절연막 210: 채널 홀
190: 채널 홀 220, 415: 제1, 제2 블로킹 패턴
230: 전하 저장 패턴 240: 터널 절연 패턴
250: 전하 저장 구조물 260: 채널
270: 충전 패턴 280: 패드
310, 320, 330, 315, 325, 335: 제6 내지 제11 개구
330, 350, 400: 제1 내지 제3 갭 370: 채널 연결층
375: 채널 연결 패턴 380: 에어 갭
390, 505, 510, 515: 제1 내지 제4 식각 저지 패턴
422, 424, 426: 제1 내지 제3 게이트 전극 320, 430: 제1, 제2 스페이서
440, 450: 제1, 제2 CSL 480, 490: 제1, 제2 콘택 플러그
500: 제2 식각 저지막 600: CSL 플레이트

Claims (20)

  1. 기판 상에 형성되어 상기 기판 상면에 수직한 제1 방향으로 각각 연장된 채널들;
    상기 기판 상면에 평행한 제2 방향으로 연장되어 상기 채널들의 외측벽들을 커버함으로써 상기 채널들을 서로 연결하는 채널 연결 패턴;
    상기 채널 연결 패턴 상에 형성되어 상기 제1 방향으로 서로 이격되도록 적층되며, 상기 제2 방향으로 각각 연장되어 상기 채널들을 둘러싸는 게이트 전극들; 및
    상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로의 상기 채널 연결 패턴의 말단 측벽 상에 상기 제3 방향을 따라 순차적으로 적층되고 서로 다른 물질을 포함하는 식각 저지 패턴 및 블로킹 패턴을 구비하는 수직형 메모리 장치.
  2. 제1항에 있어서, 상기 채널 연결 패턴은 불순물이 도핑된 폴리실리콘을 포함하고, 상기 식각 저지 패턴은 실리콘 산화물을 포함하며, 상기 블로킹 패턴은 금속 산화물을 포함하는 수직형 메모리 장치.
  3. 제1항에 있어서, 상기 제3 방향으로의 상기 채널 연결 패턴의 말단 측벽은 상기 제3 방향으로의 상기 채널 연결 패턴의 중심부를 향해 함몰된(recessed) 수직형 메모리 장치.
  4. 제3항에 있어서, 상기 제3 방향으로의 상기 채널 연결 패턴의 말단 측벽은 상기 제1 방향으로의 가운데 부분을 지나는 직선을 중심으로 상부와 하부가 대칭적이지 않은 형상을 갖는 수직형 메모리 장치.
  5. 제4항에 있어서, 상기 채널들 중 어느 한 채널로부터 상기 제3 방향을 따라 상기 채널 연결 패턴 말단 측벽의 상부에 이르는 거리는 상기 채널로부터 상기 제3 방향을 따라 상기 채널 연결 패턴 말단 측벽의 하부에 이르는 거리보다 작은 수직형 메모리 장치.
  6. 제3항에 있어서, 상기 제3 방향으로의 상기 채널 연결 패턴의 말단 측벽은 상기 제1 방향으로의 가운데 부분을 지나는 직선을 중심으로 상부와 하부가 대칭적인 형상을 갖는 수직형 메모리 장치.
  7. 제1항에 있어서, 상기 채널 연결 패턴과 상기 게이트 전극들 중 최하층의 게이트 전극 사이에 형성되며 불순물이 도핑된 폴리실리콘을 포함하는 지지막을 더 포함하는 수직형 메모리 장치.
  8. 제7항에 있어서, 상기 식각 저지 패턴 및 상기 블로킹 패턴은 상기 지지막의 측벽 및 저면 일부 상에도 형성된 수직형 메모리 장치.
  9. 제7항에 있어서, 상기 지지막은 상기 제2 방향으로 연장되며, 상기 제3 방향으로의 말단의 저면은 나머지 부분의 저면보다 높은 수직형 메모리 장치.
  10. 제7항에 있어서, 상기 기판 상면에 접촉하고, 상기 제3 방향으로의 상기 지지막 말단에 연결되어 이와 동일한 물질을 포함하는 지지 패턴을 더 포함하는 수직형 메모리 장치.
  11. 제10항에 있어서, 상기 지지 패턴은 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성된 수직형 메모리 장치.
  12. 제10항에 있어서, 상기 기판은 상기 채널들이 형성된 제1 영역, 및 상기 제1 영역을 둘러싸는 제2 영역을 포함하며, 상기 지지 패턴은
    상기 기판의 제1 영역 상에 형성된 제1 지지 패턴;
    상기 기판의 제1 및 제2 영역들 사이의 경계에 형성되어 상기 제3 방향으로 연장된 제2 지지 패턴; 및
    상기 기판의 제2 영역 상에 형성되어 상기 제2 지지 패턴으로부터 상기 제2 방향으로 연장된 제3 지지 패턴을 포함하는 수직형 메모리 장치.
  13. 제12항에 있어서, 상기 제1 지지 패턴은 상기 제2 방향으로 서로 이격되도록 복수 개로 형성되고, 상기 제3 지지 패턴은 상기 제3 방향으로 서로 이격되도록 복수 개로 형성된 수직형 메모리 장치.
  14. 제13항에 있어서, 상기 제3 방향으로 서로 이웃하는 상기 제3 지지 패턴들 사이에서 상기 기판과 상기 지지막 사이에 상기 제1 방향을 따라 순차적으로 적층된 산화막, 질화막 및 산화막을 더 포함하는 수직형 메모리 장치.
  15. 제1항에 있어서, 상기 기판과 상기 채널 연결 패턴 사이에 형성되며, 실리콘 및 불순물을 포함하는 시드 패턴을 더 포함하는 수직형 메모리 장치.
  16. 기판 상에 형성된 채널 연결 패턴;
    상기 채널 연결 패턴 상에 형성되어 상기 기판 상면에 수직한 제1 방향으로 서로 이격되도록 순차적으로 적층되며, 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들;
    상기 게이트 전극들 및 상기 채널 연결 패턴을 관통하도록 상기 기판 상에 상기 제1 방향으로 연장된 채널; 및
    상기 기판과 상기 채널 연결 패턴 사이 및 상기 채널과 상기 채널 연결 패턴 사이에 형성되며, 실리콘 및 불순물을 포함하는 시드 패턴을 구비하는 수직형 메모리 장치.
  17. 제16항에 있어서, 상기 불순물은 탄소, 질소 및 산소를 포함하는 수직형 메모리 장치.
  18. 제1 영역 및 이를 둘러싸는 제2 영역을 포함하는 기판의 상기 제1 영역 상에 형성되어 상기 기판 상면에 수직한 제1 방향으로 각각 연장된 채널들;
    상기 기판 상면에 평행한 제2 방향을 따라 상기 기판의 제1 영역 상에 연장되어 상기 채널들의 외측벽들을 커버함으로써 상기 채널들을 서로 연결하는 채널 연결 패턴;
    상기 채널 연결 패턴과 실질적으로 동일한 높이에서 상기 기판의 제2 영역 상에 상기 제2 방향으로 연장되며, 상기 제1 방향으로 순차적으로 적층된 제1 내지 제3 희생막들을 포함하는 희생막 구조물;
    상기 채널 연결 패턴 및 상기 희생막 구조물 상에 형성된 지지막; 및
    상기 지지막 상에 상기 제1 방향으로 서로 이격되도록 적층되며, 상기 제2 방향으로 각각 연장되어 상기 채널들을 둘러싸는 게이트 전극들을 포함하는 수직형 메모리 장치.
  19. 메모리 셀들이 형성되는 셀 영역, 및 이를 둘러싸며 상기 메모리 셀들에 신호를 인가하기 위한 콘택 플러그들이 형성되는 연장 영역을 포함하는 기판의 상면에 수직한 제1 방향으로 상기 기판의 셀 영역 상에 각각 연장된 채널들;
    상기 기판의 셀 영역 상에 형성되어 상기 채널들의 외측벽들을 커버함으로써 상기 채널들을 서로 연결하는 채널 연결 패턴;
    상기 기판의 셀 및 연장 영역들 상에서 상기 제1 방향으로 서로 이격되도록 적층되며 각각이 상기 채널들을 둘러싸는 게이트 전극들을 포함하는 게이트 전극 구조물;
    상기 게이트 전극 구조물 및 상기 채널 연결 패턴을 관통하여 상기 기판 상면에 접촉하며, 상기 기판 상면에 평행한 제2 방향으로 연장되어 상기 게이트 전극 구조물 및 상기 채널 연결 패턴을 각각 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로 분리시키는 CSL; 및
    상기 제3 방향으로의 상기 CSL의 측벽 상에 형성된 스페이서를 포함하며,
    상기 기판의 셀 영역 상에서 상기 스페이서의 상기 제3 방향으로의 최대폭은 상기 기판의 연장 영역 상에서 상기 스페이서의 상기 제3 방향으로의 최대폭보다 큰 수직형 메모리 장치.
  20. 기판의 상면에 수직한 제1 방향으로 상기 기판 상에 각각 연장된 채널들;
    상기 기판 상에 형성되어 상기 채널들의 외측벽들을 커버함으로써 상기 채널들을 서로 연결하는 채널 연결 패턴;
    상기 기판 상에 상기 제1 방향으로 서로 이격되도록 적층되며 각각이 상기 채널들을 둘러싸는 게이트 전극들을 포함하는 게이트 전극 구조물;
    상기 게이트 전극 구조물 및 상기 채널 연결 패턴을 관통하여 상기 기판 상면에 접촉하며, 상기 기판 상면에 평행한 제2 방향으로 연장되어 상기 게이트 전극 구조물 및 상기 채널 연결 패턴을 각각 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로 분리시키는 CSL을 포함하며,
    상기 채널 연결 패턴과 상기 CSL 사이에는 상기 제3 방향을 따라 순차적으로 적층되어 각각 실리콘 산화물, 금속 산화물 및 실리콘 산화물을 포함하는 식각 저지 패턴, 블로킹 패턴 및 스페이서가 형성된 수직형 메모리 장치.
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