KR102653939B1 - 수직형 메모리 장치의 제조 방법 - Google Patents

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Abstract

상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법에서, 기판 상에 질화물을 포함하는 제1 희생막을 형성할 수 있다. 상기 제1 희생막 상에 교대로 반복적으로 적층되고 제1 산화물 및 제2 산화물을 각각 포함하는 절연막 및 제2 희생막을 갖는 몰드를 형성할 수 있다. 상기 몰드 및 상기 제1 희생막을 관통하는 채널을 형성할 수 있다. 상기 몰드 및 상기 제1 희생막을 관통하여 상기 기판 상면을 노출시키는 개구를 형성할 수 있다. 상기 개구를 통해 상기 제1 희생막을 제거하여 제1 갭을 형성할 수 있다. 상기 제1 갭을 채우는 채널 연결 패턴을 형성할 수 있다. 상기 제2 희생막을 게이트 전극으로 대체할 수 있다.

Description

수직형 메모리 장치의 제조 방법{METHODS OF MANUFACTURING A VERTICAL MEMORY DEVICE}
본 발명은 수직형 메모리 장치의 제조 방법에 관한 것이다.
VNAND flash memory 장치에서 채널과 기판을 연결하기 위해서, 순차적으로 적층된 절연막 및 희생막을 포함하는 몰드를 관통하여 기판 상면을 노출시키는 채널 홀들을 형성하고, 상기 노출된 기판 상면을 시드로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 수행하여 반도체 패턴들을 형성한 후, 상기 반도체 패턴들 상에 채널을 형성할 수 있다. 그런데 상기 반도체 패턴들 사이에는 높이 등의 특성 산포가 발생할 수 있으며, 특히 회로 패턴이 셀 어레이에 하부에 형성되는 씨오피(COP) 구조에서는, 상기 회로 패턴 상에 형성되는 폴리실리콘 막을 시드로 사용하여 SEG 공정이 수행되어야 하므로, 균일한 특성을 갖는 반도체 패턴들을 형성하기가 어렵다.
본 발명의 과제는 우수한 전기적 특성을 갖는 수직형 메모리 장치의 제조 방법을 제공하는 것이다.
상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법에서, 기판 상에 질화물을 포함하는 제1 희생막을 형성할 수 있다. 상기 제1 희생막 상에 교대로 반복적으로 적층되고 제1 산화물 및 제2 산화물을 각각 포함하는 절연막 및 제2 희생막을 갖는 몰드를 형성할 수 있다. 상기 몰드 및 상기 제1 희생막을 관통하는 채널을 형성할 수 있다. 상기 몰드 및 상기 제1 희생막을 관통하여 상기 기판 상면을 노출시키는 개구를 형성할 수 있다. 상기 개구를 통해 상기 제1 희생막을 제거하여 제1 갭을 형성할 수 있다. 상기 제1 갭을 채우는 채널 연결 패턴을 형성할 수 있다. 상기 제2 희생막을 게이트 전극으로 대체할 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 다른 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법에서, 실리콘 산화물을 포함하는 절연막 및 게르마늄 산화물(GeO2) 혹은 게르마늄이 도핑된 실리콘 산화물(Ge-doped SiO2)을 포함하는 제1 희생막이 교대로 반복적으로 적층된 몰드를 기판 상에 형성할 수 있다. 상기 몰드를 관통하는 채널을 형성할 수 있다. 상기 몰드를 관통하여 상기 기판 상면을 노출시키는 개구를 형성할 수 있다. 상기 개구를 통해 상기 제1 희생막을 제거하여 제1 갭을 형성할 수 있다. 상기 제1 갭을 채우도록 게이트 전극을 형성할 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법에서, 기판 상에 실리콘 질화물을 포함하는 제1 희생막을 형성할 수 있다. 실리콘 산화물을 포함하는 절연막 및 게르마늄 산화물(GeO2) 혹은 게르마늄이 도핑된 실리콘 산화물(Ge-doped SiO2)을 포함하는 제1 희생막이 교대로 반복적으로 적층된 몰드를 상기 제1 희생막 상에 형성할 수 있다. 상기 몰드 및 상기 제1 희생막을 관통하는 채널을 형성할 수 있다. 상기 몰드 및 상기 제1 희생막을 관통하여 상기 기판 상면을 노출시키는 개구를 형성할 수 있다. 상기 개구를 통해 상기 제1 희생막을 제거하여 갭을 형성할 수 있다. 상기 갭을 채우는 채널 연결 패턴을 형성할 수 있다. 상기 제2 희생막을 게이트 전극으로 대체할 수 있다.
예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법에서, 절연막 및 제2 희생막을 포함하는 몰드를 관통하는 개구를 통해 채널 연결 패턴 형성을 위한 제1 희생막을 제거할 때, 상기 제1 희생막이 상기 몰드를 구성하는 상기 절연막 및 상기 제2 희생막에 대해 높은 식각 선택비를 가지므로, 상기 개구의 측벽을 커버하는 별도의 식각 저지 패턴을 형성하지 않을 수 있다. 이에 따라 전체적으로 감소된 개수의 공정들을 통해서, 상기 채널 연결 패턴을 형성할 수 있다.
특히, 상기 제2 희생막을 제거하여 게이트 전극을 형성할 때, 상기 제2 희생막은 질화물을 포함하지 않으므로, 상기 제2 희생막 제거 시 탄소-질소(C-N) 화합물 레지듀가 발생하지 않을 수 있으며, 이에 따라 상기 탄소-질소 레지듀에 의한 채널의 특성 저하를 방지할 수 있다.
도 1 내지 도 16은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
도 17 내지 도 21은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 예시적인 실시예들에 따른 수직형 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명한다. 이하에서는, 기판 상면에 수직한 방향을 제1 방향으로 정의하고, 상기 기판 상면에 평행하고 서로 교차하는 2 방향들을 각각 제2 및 제3 방향들로 정의한다. 예시적인 실시예들에 있어서, 상기 제2 및 제3 방향들은 서로 직교할 수 있다.
도 1 내지 도 16은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1, 4, 7 및 15는 평면도들이고, 도 2-3, 5-6, 8-14 및 16은 각 대응하는 평면도들의 A-A'선을 따라 절단한 단면도들이다.
도 1 및 2를 참조하면, 기판(100) 상에 패드막(110) 및 제1 희생막(120)을 순차적으로 적층하고, 패드막(110) 및 제1 희생막(120)을 부분적으로 제거하여 기판(100) 상에 지지 패턴(130)을 형성한 후, 제1 희생막(120) 및 지지 패턴(130) 상에 지지막(140)을 형성할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
패드막(110)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제1 희생막(120)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 지지 패턴(130) 및 지지막(140)은 제1 희생막(120)에 대해 식각 선택비를 갖는 물질, 예를 들어, 불순물이 도핑되거나 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있다. 다만, 지지 패턴(130) 및 지지막(140)은 먼저 비정질 실리콘을 증착한 후, 별도의 열처리 공정을 수행하거나 혹은 이후 다른 막들의 증착 공정에서 발생하는 열에 의해 결정화되어, 폴리실리콘을 포함하도록 형성될 수도 있다.
지지 패턴(130)은 패드막(110) 및 제1 희생막(120)을 부분적으로 제거하여 제1 개구를 형성한 후, 상기 제1 개구를 채우도록 형성될 수 있다. 이에 따라, 지지 패턴(130)은 패드막(110) 및 제1 희생막(120)을 포함하는 구조물과 동일한 높이에 형성될 수 있으며, 그 측벽은 패드막(110) 및 제1 희생막(120)의 측벽과 접촉할 수 있다.
지지 패턴(130)은 도 7 및 8을 참조로 설명될 제2 개구(290)가 형성되는 영역에 오버랩되도록 형성될 수 있다. 제2 개구(290)는 상기 제2 방향으로 연장되고 상기 제3 방향을 따라 복수 개로 형성될 수 있으며, 이에 따라 지지 패턴(130)은 상기 제2 방향으로 하나 혹은 복수 개로 형성될 수 있으며, 또한 상기 제3 방향을 따라 복수 개로 형성될 수 있다.
도 3을 참조하면, 지지막(140) 상에 절연막(160) 및 제2 희생막(170)을 상기 제1 방향을 따라 교대로 반복적으로 적층하여 몰드를 형성할 수 있다.
절연막(160)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제2 희생막(170)은 절연막(160) 및 제1 희생막(120)이 각각 포함하는 물질들과 서로 다른 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 제2 희생막(170)은 절연막(160) 및 제1 희생막(120)이 각각 포함하는 실리콘 산화물 및 실리콘 질화물에 대해 높은 식각 선택비를 갖는 물질을 포함할 수 있다. 이에 따라, 제2 희생막(170)은 예를 들어, 게르마늄 산화물(GeO2) 혹은 게르마늄이 도핑된 실리콘 산화물(Ge-doped SiO2)을 포함할 수 있다.
특히 제2 희생막(170)이 게르마늄 산화물(GeO2)을 포함하는 경우, 예를 들어 실리콘 산화물(SiO2)을 포함하는 절연막(160)에 대한 제2 희생막(170)의 제1 식각비는 절연막(160)에 대한 예를 들어, 실리콘 질화물(SiN)을 포함하는 제1 희생막(120)의 제2 식각비보다 클 수 있다.
절연막(160) 및 제2 희생막(170)은, 예를 들어, 화학 기상 증착(CVD) 공정, 플라스마 화학 기상 증착(PECVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다.
도 4 및 5를 참조하면, 최상층 절연막(160) 상에 제1 층간 절연막(180)을 형성한 후, 건식 식각 공정을 통해 제1 층간 절연막(180), 상기 몰드, 지지막(140), 제1 희생막(120) 및 패드막(110)을 관통하는 채널 홀(190)을 형성할 수 있다.
제1 층간 절연막(180)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 건식 식각 공정은 채널 홀(190)이 기판(100)의 상면을 노출시킬 때까지 수행될 수 있으며, 나아가 채널 홀(190)은 기판(100)의 상부 일부까지 관통하도록 형성될 수 있다.
채널 홀(190)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 채널 홀 어레이가 정의될 수 있다.
도 6을 참조하면, 채널 홀(190) 내에 전하 저장 구조물(230), 채널(240), 충전 패턴(250), 및 캐핑 패턴(260)을 형성할 수 있다.
구체적으로, 채널 홀(190)의 측벽, 채널 홀(190)에 의해 노출된 상기 기판(100) 상면, 및 제1 층간 절연막(180)의 상면에 전하 저장 구조물 막 및 채널막을 순차적으로 형성하고, 상기 채널막 상에 채널 홀(190)의 나머지 부분을 채우는 충전막을 형성한 후, 상기 제1 층간 절연막(180) 상면이 노출될 때까지 상기 충전막, 상기 채널막, 및 상기 전하 저장 구조물 막을 평탄화할 수 있다.
예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 통해 수행될 수 있다.
상기 평탄화 공정에 의해서, 채널 홀(190)의 측벽 및 기판(100)의 상면에 순차적으로 적층된 전하 저장 구조물(230) 및 채널(240)이 형성될 수 있으며, 채널(240)이 형성하는 내부 공간을 충전 패턴(250)이 채울 수 있다.
한편, 채널(240)이 형성되는 채널 홀(190)이 상기 채널 홀 어레이를 정의함에 따라, 채널 홀(190) 내에 형성되는 채널(240) 역시 이에 대응하여 채널 어레이를 정의할 수 있다.
예시적인 실시예들에 있어서, 전하 저장 구조물(230)은 순차적으로 적층된 제1 블로킹 패턴(200), 전하 저장 패턴(210), 및 터널 절연 패턴(220)을 포함할 수 있다. 예를 들어, 제1 블로킹 패턴(200), 전하 저장 패턴(210), 및 터널 절연 패턴(220)은 각각 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화물을 포함할 수 있다.
또한, 채널(240)은 예를 들어, 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있으며, 충전 패턴(250)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 충전 패턴(250), 채널(240), 및 전하 저장 구조물(230)의 상부를 제거하여 리세스를 형성하고, 상기 리세스를 채우는 캐핑막을 제1 층간 절연막(180) 상에 형성한 후, 상기 제1 층간 절연막(180)의 상면이 노출될 때까지 상기 캐핑막을 평탄화함으로써, 캐핑 패턴(260)을 형성할 수 있다. 캐핑 패턴(260)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
도 7 및 8을 참조하면, 제1 층간 절연막(180) 및 캐핑 패턴(260) 상에 제2 층간 절연막(270)을 형성한 후, 건식 식각 공정을 통해 제1 및 제2 층간 절연막들(180, 270), 상기 몰드, 지지막(140), 제1 희생막(120) 및 패드막(110)을 관통하는 제2 개구(290)를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 건식 식각 공정은 제2 개구(290)가 기판(100)의 상면을 노출시킬 때까지 수행될 수 있으며, 이때 지지 패턴(130)의 상면도 함께 노출될 수 있다. 나아가, 제2 개구(290)는 기판(100)의 상부 일부 및 지지 패턴(130)의 상부 일부까지 관통하도록 형성될 수 있다. 제2 개구(290)가 형성됨에 따라서, 제2 개구(290)의 측벽에 의해 제1 희생막(120), 상기 몰들에 포함된 절연막(160) 및 제2 희생막(170)이 노출될 수 있다.
예시적인 실시예들에 있어서, 제2 개구(290)는 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 제2 개구(290)가 형성됨에 따라서, 절연막(160)은 상기 제2 방향으로 연장되는 절연 패턴(165)으로 변환될 수 있으며, 제2 희생막(170)은 상기 제2 방향으로 연장되는 제2 희생 패턴(175)으로 변환될 수 있다.
도 9를 참조하면, 제2 개구(290)에 의해 노출된 제1 희생막(120)을 제거하여 제1 갭(310)을 형성할 수 있다.
이에 따라, 제1 갭(310)에 의해 지지 패턴(130)의 측벽 및 전하 저장 구조물(230)의 측벽 일부가 노출될 수 있다.
예시적인 실시예들에 있어서, 제1 희생막(120)은 인산 혹은 황산을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 제거할 수 있다. 상기 습식 식각 공정 시, 상기 몰드에 포함된 절연 패턴(165) 및 제2 희생 패턴(175) 역시 제2 개구(290)의 측벽에 의해 노출될 수 있다. 하지만, 예를 들어 실리콘 산화물을 포함하는 절연 패턴(165) 및 예를 들어 게르마늄 산화물을 포함하는 제2 희생 패턴(175)은 제1 희생막(120)에 대해 높은 식각 선택비를 가질 수 있으므로, 상기 습식 식각 공정 시 상기 몰드가 손상되지 않을 수 있다. 이에 따라, 상기 습식 식각 공정을 수행하기 이전에, 제2 개구(290)의 측벽을 커버하여 상기 몰드를 보호하는 별도의 식각 저지 패턴을 형성하지 않아도 되므로, 공정이 보다 단순해질 수 있다.
예시적인 실시예들에 있어서, 상기 습식 식각 공정을 수행하여 제1 갭(310)이 형성되더라도, 상기 몰드는 지지 패턴(130) 및 지지막(140)에 의해 지지되어 무너지지 않을 수 있다.
이후, 제1 갭(310)에 의해 노출된 전하 저장막 구조물(230) 부분을 제거할 수 있으며, 이에 따라 전하 저장막 구조물(230)에 의해 감싸진 채널(240)의 외측벽이 노출될 수 있다. 이때, 기판(100) 상에 형성된 패드막(110)도 함께 제거될 수 있다.
상기 전하 저장막 구조물(230) 부분은 예를 들어, 습식 식각 공정을 통해 제거될 수 있다. 전하 저장막 구조물(230) 및 패드막(110)은 얇은 두께를 가지므로, 상기 습식 식각 공정을 수행하더라도 다른 막 구조물들, 예를 들어, 상기 몰드에 포함된 절연 패턴(165)은 큰 영향을 받지 않을 수 있다.
상기 습식 식각 공정은 등방성 식각 특성을 가질 수 있으며, 이에 따라 제1 갭(310)에 의해 직접 노출된 전하 저장 구조물(230) 부분뿐만 아니라, 채널(240)의 외측벽에 대향하는 지지막(140)의 측벽에 접촉하는 전하 저장 구조물(230) 부분도 부분적으로 제거될 수 있다. 다만, 지지막(140)의 상부 측벽에 접촉하는 전하 저장 구조물(230) 부분, 및 지지막(140)의 측벽에 인접하면서 채널(240)에 접촉하는 전하 저장 구조물(230) 부분은 잔류할 수 있다.
상기 습식 식각 공정에 의해서, 기판(100) 상부를 관통하는 전하 저장 구조물(230) 부분은 상부의 몰드를 관통하는 부분과 분리되어 잔류할 수 있다.
도 10을 참조하면, 제1 갭(310)을 채우는 채널 연결층(320)을 형성할 수 있다.
채널 연결층(320)은 제1 갭(310)을 채울 뿐만 아니라, 제2 개구(290)의 측벽 및 저면, 및 제2 층간 절연막(270) 상면에도 형성될 수 있다.
채널 연결층(320)은 예를 들어, 비소 등과 같은 N형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
도 11을 참조하면, 채널 연결층(320)을 부분적으로 제거하여 제1 갭(310) 내에만 잔류하는 채널 연결 패턴(325)을 형성할 수 있다.
예시적인 실시예들에 있어서, 채널 연결 패턴(325)은 에치 백 공정을 수행하여 제2 개구(290) 내에 형성된 채널 연결층(320) 부분을 제거함으로써 형성될 수 있다.
제1 갭(310)을 채우는 채널 연결 패턴(325)이 형성됨에 따라서, 상기 채널 어레이를 형성하는 채널들(240)이 서로 연결될 수 있다.
이후, 제2 개구(290)에 의해 노출된 기판(100) 상부에 불순물을 도핑하여 불순물 영역(105)을 형성할 수 있다. 예시적인 실시예들에 있어서, 불순물 영역(105)은 채널 연결 패턴(325)의 저면에 접촉할 수 있으며, 이에 따라 불순물이 도핑된 폴리실리콘을 포함하는 채널 연결 패턴(325)과 전기적으로 연결될 수 있다.
도 12를 참조하면, 제2 개구(290)에 의해 노출된 제2 희생 패턴들(175)을 제거하여, 각 층에 형성된 절연 패턴들(165) 사이에 제2 갭(340)을 형성할 수 있으며, 제2 갭(340)에 의해서 제1 블로킹 패턴(200)의 외측벽 일부가 노출될 수 있다.
예시적인 실시예들에 따르면, 제2 희생 패턴들(175)은 SC1을 식각액으로 사용하는 습식 식각 공정을 통해 제거될 수 있다. 제2 희생 패턴들(175)은 예를 들어, 실리콘 산화물을 포함하는 절연 패턴(165) 및 예를 들어, 폴리실리콘을 포함하는 채널 연결 패턴(325) 및 지지막(140)에 대해 높은 식각 선택비를 갖는 물질 즉, 게르마늄 산화물(GeO2) 혹은 게르마늄이 도핑된 실리콘 산화물(Ge-doped SiO2)을 포함하므로, 상기 습식 식각 공정 시 제2 개구(290)에 의해 노출된 절연 패턴(165), 채널 연결 패턴(325) 및 지지막(140)이 손상되지 않을 수 있다.
특히, 제2 희생 패턴들(175)이 포함하는 게르마늄 산화물(GeO2)은 절연 패턴(165)이 포함하는 실리콘 산화물(SiO2)에 대해 매우 높은 식각비를 가질 수 있으며, 이는 예를 들어 실리콘 질화물(SiN)이 실리콘 산화물에 대해 갖는 식각비보다 더 클 수 있다. 이에 따라, 제2 희생 패턴들(175)이 실리콘 질화물을 포함하는 경우에 비해서, 상기 습식 식각 공정에 의해 상기 몰드에 포함된 절연 패턴(165)에 손상을 적게 주면서 제2 희생 패턴들(175)을 용이하게 제거할 수 있다.
한편, 제2 희생 패턴들(175)이 질화물 대신 산화물을 포함하므로, 질화물을 포함하는 제2 희생 패턴들(175)을 식각하는 경우 잔류할 수 있는 탄소-질소(C-N) 화합물 레지듀가 발생하지 않을 수 있다. 이에 따라, 상기 탄소-질소 레지듀에 의한 이웃하는 막 구조물, 예를 들어, 채널(240)의 특성 저하를 방지할 수 있다.
도 13을 참조하면, 노출된 제1 블로킹 패턴(200)의 외측벽, 제2 갭들(340)의 내벽, 절연 패턴들(165)의 표면, 기판(100)의 상면, 지지 패턴(130)의 상면, 및 제2 층간 절연막(270)의 상면에 제2 블로킹 패턴(350)을 형성하고, 제2 블로킹 패턴(350) 상에 게이트 전극막을 형성할 수 있다.
상기 게이트 전극막은 순차적으로 적층된 게이트 배리어 막 및 게이트 도전막을 포함할 수 있다. 상기 게이트 전극막은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함할 수 있으며, 상기 게이트 배리어 막은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다.
이후, 상기 게이트 전극막을 부분적으로 제거함으로써, 각 제2 갭들(340) 내부에 게이트 전극을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 게이트 전극막은 습식 식각 공정을 통해 부분적으로 제거될 수 있으며, 이에 따라 형성되는 상기 게이트 전극은 각 제2 갭들(340)의 일부 혹은 전부를 채우도록 형성될 수 있다.
상기 게이트 전극은 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 상기 제2 방향으로 연장되는 상기 게이트 전극들은 제2 개구(290)에 의해 서로 이격될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극은 상기 제1 방향을 따라 서로 이격된 복수 개의 층들에 각각 형성될 수 있으며, 상기 복수 개의 층들에 형성된 상기 게이트 전극들은 게이트 전극 구조물을 형성할 수 있다. 상기 게이트 전극 구조물은 기판(100) 상면으로부터 상기 제1 방향을 따라 순차적으로 적층된 하나 이상의 제1 게이트 전극(382), 복수의 제2 게이트 전극들(384), 및 하나 이상의 제3 게이트 전극(386)을 포함할 수 있다. 각 제1 내지 제3 게이트 전극들(382, 384, 386)이 형성되는 층수는 제2 희생 패턴들(175)의 층수에 의해 변동될 수 있다.
도 14를 참조하면, 제2 블로킹 패턴(350) 상에 스페이서 막을 형성한 후, 상기 스페이서 막을 이방성 식각함으로써, 제2 개구(290)의 측벽 상에 스페이서(390)를 형성할 수 있으며, 이에 따라 제2 블로킹 패턴(350)의 상면이 부분적으로 노출될 수 있다.
이후, 스페이서(390)를 식각 마스크로 사용하여 이에 의해 커버되지 않는 제2 블로킹 패턴(350) 부분을 식각할 수 있으며, 제2 층간 절연막(270) 상면의 제2 블로킹 패턴(350) 부분도 함께 제거될 수 있다. 이때, 기판(100) 상부 및 지지 패턴(130)의 상부도 부분적으로 제거될 수 있다.
이후, 기판(100) 상면, 지지 패턴(130) 상면, 스페이서(390), 및 제2 층간 절연막(270) 상에 제2 개구(290)의 나머지 부분을 채우는 도전막을 형성한 후, 제2 층간 절연막(270)의 상면이 노출될 때까지 상기 도전막을 평탄화함으로써, 공통 소스 라인(CSL)(400)을 형성할 수 있다. CSL은 예를 들어, 텅스텐과 같은 금속을 포함할 수 있다.
예시적인 실시예들에 있어서, CSL(400)은 상기 제1 방향으로 연장될 수 있으며, 또한 상기 제2 방향으로도 연장될 수 있다. 한편, CSL(400)의 저면은 기판(100) 즉, 불순물 영역(105) 및 지지 패턴(130)에 의해 커버될 수 있다. 이에 따라, CSL(400)로부터 인가되는 전압에 의한 전류가 불순물 영역(105) 및 채널 연결 패턴(325)을 통해 채널(240)로 흐를 수 있다.
도 15 및 16을 참조하면, 제2 층간 절연막(270), CSL(400), 스페이서(390), 및 제2 블로킹 패턴(350) 상에 제3 층간 절연막(410)을 형성한 후, 제2 및 제3 층간 절연막들(270, 410)을 관통하여 캐핑 패턴(260)의 상면에 접촉하는 콘택 플러그(420)를 형성할 수 있다. 이후, 제3 층간 절연막(410) 및 콘택 플러그(420) 상에 제4 층간 절연막(430)을 형성한 후, 제4 층간 절연막(430)을 관통하여 콘택 플러그(420) 상면에 접촉하는 비트 라인(440)을 형성할 수 있다.
전술한 바와 같이, 기판(100) 상에 제1 절연 물질을 포함하는 제1 희생막(120)을 형성하고, 제1 희생막(120) 상에 교대로 반복적으로 적층되고 상기 제1 절연 물질과 다른 제2 및 제3 절연 물질들을 각각 포함하는 절연막(160) 및 제2 희생막(170)을 갖는 상기 몰드를 형성하고, 상기 몰드 및 제1 희생막(120)을 관통하는 채널(240)을 형성하고, 상기 몰드 및 제1 희생막(120)을 관통하여 기판(100) 상면을 노출시키는 제2 개구(290)를 형성하고, 제2 개구(290)를 통해 제1 희생막(120)을 제거하여 제1 갭(310)을 형성하고, 제1 갭(310)을 채우는 채널 연결 패턴(325)을 형성하고, 제2 희생막(170)을 상기 게이트 전극으로 대체하는 공정 등을 수행함으로써 상기 수직형 메모리 장치를 완성할 수 있다.
예시적인 실시예들에 있어서, 제1 희생막(120)은 상기 몰드에 포함된 절연막(160) 및 제2 희생막(170)에 대해 높은 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제1 희생막(120)은 실리콘 질화물을 포함할 수 있으며, 이는 절연막(160) 및 제2 희생막(170)이 각각 포함하는 실리콘 산화물 및 게르마늄 산화물에 대해 높은 식각 선택비를 가질 수 있다.
예시적인 실시예들에 있어서, 제1 희생막(120)은 인산 혹은 황산을 식각액으로 사용하는 습식 식각 공정을 통해 제거될 수 있다. 상기 습식 식각 공정에서 상기 식각액은 상기 몰드에 포함된 절연막(160) 및 제2 희생막(170)에 비해 제1 희생막(120)에 대해 높은 식각 선택비를 가질 수 있으며, 이에 따라 상기 습식 식각 공정 시 제2 개구(290)에 의해 노출된 상기 몰드의 절연막(160) 및 제2 희생막(170) 부분이 손상되지 않을 수 있다. 이에 따라, 제2 개구(290)의 측벽에 별도의 식각 저지 패턴을 형성하지 않고도, 제1 희생막(120)을 제거할 수 있다.
또한, 예시적인 실시예들에 있어서, 제2 희생막(170)은 절연막(160) 및 제1 희생막(120)이 대체된 채널 연결 패턴(325)에 대해 높은 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제2 희생막(170)은 게르마늄 산화물을 포함할 수 있으며, 이는 절연막(160) 및 채널 연결 패턴(325)이 각각 포함하는 실리콘 산화물 및 폴리실리콘에 대해 높은 식각 선택비를 가질 수 있다.
예시적인 실시예들에 있어서, 제2 희생막(170)은 SC1을 식각액으로 사용하는 습식 식각 공정을 통해 제거될 수 있다. 상기 습식 식각 공정에서 상기 식각액은 절연막(160) 및 채널 연결 패턴(325)에 비해 제2 희생막(170)에 대해 높은 식각 선택비를 가질 수 있으며, 이에 따라 상기 습식 식각 공정 시 제2 개구(290)에 의해 노출된 절연막(160) 및 채널 연결 패턴(325) 부분이 손상되지 않을 수 있다.
특히, 제2 희생막(170)이 포함하는 게르마늄 산화물(GeO2)은 절연막(160)이 포함하는 실리콘 산화물(SiO2)에 대해 매우 높은 식각비를 가질 수 있으며, 이는 제2 희생막(170)이 실리콘 질화물(SiN)을 포함할 때, 실리콘 질화물이 실리콘 산화물에 대해 갖는 식각비보다 더 클 수 있다. 이에 따라, 상기 습식 식각 공정 시 상기 몰드에 포함된 절연막(160)의 손상은 미미할 수 있다.
또한, 제2 희생막(170)이 질화물 대신 산화물을 포함하므로, 질화물을 포함하는 제2 희생막(170)을 식각하는 경우 잔류할 수 있는 탄소-질소(C-N) 화합물 레지듀가 발생하지 않을 수 있다. 이에 따라, 상기 탄소-질소 레지듀에 의한 이웃하는 막 구조물, 예를 들어, 채널(240)의 특성 저하를 방지할 수 있다.
도 17 내지 도 21은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 수직형 메모리 장치의 제조 방법은 도 1 내지 도 16을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 자세한 설명은 생략한다.
도 17을 참조하면, 기판(500) 상에 회로 패턴을 형성하고, 이를 커버하는 제1 및 제2 하부 층간 절연막들(560, 630)을 기판(500) 상에 순차적으로 형성할 수 있다.
상기 수직형 메모리 장치는 씨오피(Cell Over Peri: COP) 구조를 가질 수 있다. 즉, 기판(500) 상에는 상기 회로 패턴이 형성되는 회로 패턴 영역과 셀 영역이 상기 제1 방향으로 적층될 수 있다. 기판(500)은 상부에 소자 분리 패턴(510)이 형성된 필드 영역과, 그렇지 않은 액티브 영역으로 분리될 수 있다.
상기 회로 패턴은 트랜지스터, 하부 콘택 플러그, 하부 배선, 하부 비아 등을 포함할 수 있다. 일 실시예에 있어서, 기판(500) 상에는 하부 게이트 구조물(550), 및 이에 인접하는 상기 액티브 영역 상부에 형성된 불순물 영역(505)을 포함하는 트랜지스터가 형성될 수 있다. 하부 게이트 구조물(550)은 기판(500) 상에 순차적으로 적층된 하부 게이트 절연 패턴(520), 하부 게이트 전극(530) 및 하부 게이트 마스크(540)를 포함할 수 있다.
제1 하부 층간 절연막(560)은 기판(500) 상에 형성되어 상기 트랜지스터를 커버할 수 있으며, 하부 콘택 플러그(570)는 제1 하부 층간 절연막(560)을 관통하여 불순물 영역(505)에 접촉할 수 있다.
제1 하부 배선(580)이 제1 하부 층간 절연막(560) 상에 형성되어 하부 콘택 플러그(570) 상면에 접촉할 수 있다. 제1 하부 배선(580) 상에는 제1 하부 비아(590), 제2 하부 배선(600), 제2 하부 비아(610) 및 제3 하부 배선(620)이 순차적으로 적층될 수 있다.
제2 하부 층간 절연막(630)은 제1 하부 층간 절연막(560) 상에 형성되어 제1 내지 제3 하부 배선들(580, 600, 620) 및 제1 및 제2 하부 비아들(590, 610)을 커버할 수 있다. 제2 하부 층간 절연막(630)은 하부의 제1 하부 층간 절연막(560)에 병합될 수도 있다.
도 18을 참조하면, 제2 하부 층간 절연막(630) 상에 베이스 패턴(700)을 형성할 수 있다.
베이스 패턴(700)은 제2 하부 층간 절연막(630) 상에 베이스 층을 형성한 후, 기판(500)의 특정 영역, 예를 들어 셀 어레이 영역 상에만 잔류하도록 상기 베이스 층을 패터닝함으로써 형성될 수 있다. 베이스 패턴(700)은 예를 들어, 폴리실리콘을 포함할 수 있다.
이후, 도 1 및 2를 참조로 설명한 공정들과 유사한 공정들을 수행할 수 있다.
이에 따라, 베이스 패턴(700) 상에 패드막(110) 및 제1 희생막(120)을 순차적으로 형성하고, 패드막(110) 및 제1 희생막(120)을 관통하는 지지 패턴(130)을 형성한 후, 제1 희생막(120) 및 지지 패턴(130) 상에 지지막(140)을 형성할 수 있다.
도 19를 참조하면, 도 3 내지 도 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 지지막(140) 상에 절연막(160) 및 제2 희생막(170)이 교대로 순차적으로 적층된 몰드를 형성할 수 있으며, 상기 몰드를 관통하는 채널(240) 및 채널(240)의 저면 및 측벽을 감싸는 전하 저장 구조물(230)을 형성한 후, 상기 몰드, 지지막(140) 및 제1 희생막(120)을 관통하는 제2 개구(290)를 형성하고, 제2 개구(290)를 통해 제1 희생막(120) 및 전하 저장 구조물(230)의 일부를 제거할 수 있다. 또한, 제2 개구(290)에 의해 노출된 베이스 패턴(700) 상부에는 불순물 영역(105)이 형성될 수 있다.
도 20을 참조하면, 도 10 내지 도 11을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있으며, 이에 따라 제1 갭(310)을 채우는 채널 연결 패턴(325)이 형성되어, 채널들(240)이 서로 연결될 수 있다.
도 21을 참조하면, 도 12 내지 도 16을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 수직형 메모리 장치를 완성할 수 있다.
상기 수직형 메모리 장치는 COP 구조를 가질 수 있으며, 이에 따라 회로 패턴 상에 예를 들어, 폴리실리콘을 포함하는 베이스 패턴(700)이 형성되고, 베이스 패턴(700) 상에 상기 몰드가 형성되며, 상기 몰드를 관통하는 채널들(240)이 형성될 수 있다.
베이스 패턴(700)은 단결정 반도체 물질을 포함하지 않으므로, 이를 시드로 사용하는 SEG 공정을 통해 균일한 특성을 갖는 반도체 패턴들을 형성할 수 없으며, 이에 따라 상기 반도체 패턴들을 통해 채널들(240)을 베이스 패턴(700)에 연결하는 것이 용이하지 않다. 하지만 예시적인 실시예들에 있어서, 베이스 패턴(700) 상에 형성된 채널들(240)은 제1 희생막(120)을 제거하여 형성된 채널 연결 패턴(325)을 통해 서로 연결될 수 있으며, 이에 따라 SEG 공정을 통한 별도의 반도체 패턴들을 형성할 필요가 없다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 500: 기판 110: 패드막
120, 170: 제1, 제2 희생막 130: 지지 패턴
140: 지지막 160: 절연막
180, 270, 410, 430: 제1 내지 제4 층간 절연막
190: 채널 홀 200, 350: 제1, 제2 블로킹 패턴
210: 전하 저장 패턴 220: 터널 절연 패턴
230: 전하 저장 구조물 240: 채널
250: 충전 패턴 260: 캐핑 패턴
290: 제2 개구 310, 340: 제1, 제2 갭
320: 채널 연결층 325: 채널 연결 패턴
382, 384, 386: 제1 내지 제3 게이트 전극 390: 스페이서
400: CSL 420: 콘택 플러그
440: 비트 라인 505: 불순물 영역
510: 소자 분리 패턴 520: 하부 게이트 절연 패턴
530: 하부 게이트 전극 540: 하부 게이트 마스크
550: 하부 게이트 구조물
560, 630: 제1, 제2 하부 층간 절연막 570: 하부 콘택 플러그
580, 600, 620: 제1 내지 제3 하부 배선들 590, 610: 제1, 제2 하부 비아

Claims (10)

  1. 기판 상에 질화물을 포함하는 제1 희생막을 형성하고;
    상기 제1 희생막 상에 교대로 반복적으로 적층되고 제1 산화물 및 제2 산화물을 각각 포함하는 절연막 및 제2 희생막을 갖는 몰드를 형성하고;
    상기 몰드 및 상기 제1 희생막을 관통하는 채널을 형성하고;
    상기 몰드 및 상기 제1 희생막을 관통하여 상기 기판 상면을 노출시키는 개구를 형성하고;
    상기 개구를 통해 상기 제1 희생막을 제거하여 제1 갭을 형성하고;
    상기 제1 갭을 채우는 채널 연결 패턴을 형성하고; 그리고
    상기 제2 희생막을 게이트 전극으로 대체하는 것을 포함하는 수직형 메모리 장치의 제조 방법.
  2. 제1항에 있어서, 상기 절연막은 실리콘 산화물을 포함하며, 상기 제2 희생막은 게르마늄 산화물(GeO2) 혹은 게르마늄이 도핑된 실리콘 산화물(Ge-doped SiO2)을 포함하는 수직형 메모리 장치의 제조 방법.
  3. 제1항에 있어서, 상기 제1 희생막은 실리콘 질화물을 포함하는 수직형 메모리 장치의 제조 방법.
  4. 제1항에 있어서, 상기 채널 연결 패턴을 형성하는 것은
    상기 제1 갭을 채우며 상기 개구의 측벽을 커버하는 채널 연결층을 형성하고; 그리고
    상기 개구 내의 상기 채널 연결층 부분을 제거하는 것을 포함하는 수직형 메모리 장치의 제조 방법.
  5. 제1항에 있어서, 채널 연결 패턴은 불순물이 도핑된 폴리실리콘을 포함하는 수직형 메모리 장치의 제조 방법.
  6. 제1항에 있어서, 상기 채널을 형성한 이후에, 상기 채널의 외측벽을 커버하는 전하 저장 구조물을 형성하는 것을 더 포함하며,
    상기 제1 희생막을 제거한 이후에, 상기 제1 갭에 의해 노출되는 상기 전하 저장 구조물 부분을 제거하는 것을 더 포함하는 수직형 메모리 장치의 제조 방법.
  7. 실리콘 산화물을 포함하는 절연막 및 게르마늄 산화물(GeO2) 혹은 게르마늄이 도핑된 실리콘 산화물(Ge-doped SiO2)을 포함하는 제1 희생막이 교대로 반복적으로 적층된 몰드를 기판 상에 형성하고;
    상기 몰드를 관통하는 채널을 형성하고;
    상기 몰드를 관통하여 상기 기판 상면을 노출시키는 개구를 형성하고;
    상기 개구를 통해 상기 제1 희생막을 제거하여 제1 갭을 형성하고; 그리고
    상기 제1 갭을 채우도록 게이트 전극을 형성하는 것을 포함하는 수직형 메모리 장치의 제조 방법.
  8. 제7항에 있어서, 상기 기판 상에 상기 몰드를 형성하기 이전에, 상기 기판 상에 제2 희생막을 형성하는 것을 더 포함하며,
    상기 채널은 상기 몰드 및 상기 제2 희생막을 관통하도록 형성되고,
    상기 개구는 상기 몰드 및 상기 제2 희생막을 관통하도록 형성되는 수직형 메모리 장치의 제조 방법.
  9. 제8항에 있어서, 상기 제2 희생막은 실리콘 질화물을 포함하는 수직형 메모리 장치의 제조 방법.
  10. 기판 상에 실리콘 질화물을 포함하는 제1 희생막을 형성하고;
    실리콘 산화물을 포함하는 절연막 및 게르마늄 산화물(GeO2) 혹은 게르마늄이 도핑된 실리콘 산화물(Ge-doped SiO2)을 포함하는 제2 희생막이 교대로 반복적으로 적층된 몰드를 상기 제1 희생막 상에 형성하고;
    상기 몰드 및 상기 제1 희생막을 관통하는 채널을 형성하고;
    상기 몰드 및 상기 제1 희생막을 관통하여 상기 기판 상면을 노출시키는 개구를 형성하고;
    상기 개구를 통해 상기 제1 희생막을 제거하여 갭을 형성하고;
    상기 갭을 채우는 채널 연결 패턴을 형성하고; 그리고
    상기 제2 희생막을 게이트 전극으로 대체하는 것을 포함하는 수직형 메모리 장치의 제조 방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200141807A (ko) * 2019-06-11 2020-12-21 삼성전자주식회사 수직형 반도체 장치 및 그의 제조 방법
JP2021136270A (ja) * 2020-02-25 2021-09-13 キオクシア株式会社 半導体記憶装置およびその製造方法
CN111785731A (zh) * 2020-06-18 2020-10-16 长江存储科技有限责任公司 三维存储器及制备方法、电子设备
US11974429B2 (en) * 2020-11-06 2024-04-30 Micron Technology, Inc. Method used in forming a memory array comprising strings of memory cells and using bridges in sacrificial material in a tier
CN112614850B (zh) * 2020-12-14 2024-04-16 长江存储科技有限责任公司 存储单元及其制造方法、3d nand存储器及其制造方法
CN112802852B (zh) * 2021-03-24 2023-01-13 长江存储科技有限责任公司 三维存储器及其制备方法
CN113488479B (zh) * 2021-06-29 2022-07-12 长江存储科技有限责任公司 三维存储器及其制备方法、电子设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140367764A1 (en) 2010-08-30 2014-12-18 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
WO2017091274A1 (en) 2015-11-25 2017-06-01 Sandisk Technologies Llc Within array replacement openings for a three-dimensional memory device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140020145A (ko) 2012-08-08 2014-02-18 에스케이하이닉스 주식회사 불휘발성 메모리 소자의 제조방법
US20150179657A1 (en) 2013-12-24 2015-06-25 Kabushiki Kaisha Toshiba Semiconductor storage device
KR20160050536A (ko) * 2014-10-30 2016-05-11 램테크놀러지 주식회사 질화막 식각 조성물 및 이를 이용한 반도체 장치의 제조 방법
KR20160060850A (ko) * 2014-11-20 2016-05-31 삼성전자주식회사 메모리 장치 및 그 형성방법
KR102440221B1 (ko) 2015-09-09 2022-09-05 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102485088B1 (ko) 2015-11-10 2023-01-05 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9831266B2 (en) 2015-11-20 2017-11-28 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
KR102432719B1 (ko) 2015-12-23 2022-08-17 에스케이하이닉스 주식회사 매립금속게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
KR102630947B1 (ko) 2016-04-20 2024-01-31 에스케이하이닉스 주식회사 메모리 장치의 제조 방법
KR102613511B1 (ko) 2016-06-09 2023-12-13 삼성전자주식회사 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법
KR102650539B1 (ko) 2016-09-23 2024-03-27 삼성전자주식회사 3차원 반도체 장치의 제조 방법
KR20180061554A (ko) 2016-11-29 2018-06-08 삼성전자주식회사 3차원 반도체 메모리 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140367764A1 (en) 2010-08-30 2014-12-18 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
WO2017091274A1 (en) 2015-11-25 2017-06-01 Sandisk Technologies Llc Within array replacement openings for a three-dimensional memory device

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