JP2021136270A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】積層構造の変形を抑制することができる半導体記憶装置およびその製造方法を提供することを目的とする。【解決手段】本実施形態による半導体記憶装置は、積層体と、第１柱状部と、第２柱状部と、第３絶縁層と、を備える。積層体は、第１方向に交互に積層された複数の導電層と複数の第１絶縁層とを有し、第１方向から見て第１領域と第２領域とが定義される。第１柱状部は、第１領域内で、積層体を第１方向に貫通するように設けられ、半導体層を含む。第２柱状部は、第２領域内で、積層体を第１方向に貫通するように設けられる。第３絶縁層は、導電層または第１絶縁層のいずれか一方と、第１柱状部と、の間に設けられる。第２柱状部は、導電層または第１絶縁層のいずれか一方との間に、第２絶縁層を配置する第３絶縁層を含む。【選択図】図４

Description

本発明による実施形態は、半導体記憶装置およびその製造方法に関する。

ＮＡＮＤ型ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-only Memory）等の半導体記憶装置は、メモリセルを３次元的に配列した立体型メモリセルアレイを備えている場合がある。このようなメモリセルアレイは、ワード線として機能する導電層と絶縁層とを交互に積層した積層体を有する。この積層体を形成するために、例えば、犠牲層と絶縁層とを含む積層体から犠牲層を選択的に除去し、生じた空洞に金属を充填する方法が知られている。

しかし、犠牲層を除去すると、絶縁層間が空洞になるため、絶縁層が撓む場合がある。従って、積層構造が崩れてしまう可能性がある。

特開２０１８−１５２４１２号公報

積層構造の変形を抑制することができる半導体記憶装置およびその製造方法を提供することを目的とする。

本実施形態による半導体記憶装置は、積層体と、第１柱状部と、第２柱状部と、第３絶縁層と、を備える。積層体は、第１方向に交互に積層された複数の導電層と複数の第１絶縁層とを有し、第１方向から見て第１領域と第２領域とが定義される。第１柱状部は、第１領域内で、積層体を第１方向に貫通するように設けられ、半導体層を含む。第２柱状部は、第２領域内で、積層体を第１方向に貫通するように設けられる。第３絶縁層は、導電層または第１絶縁層のいずれか一方と、第１柱状部と、の間に設けられる。第２柱状部は、導電層または第１絶縁層のいずれか一方との間に、第２絶縁層を配置する第３絶縁層を含む。

第１実施形態に係る半導体記憶装置におけるメモリセルアレイの構成の一例を示す図。 ３次元構造のメモリセルを例示する模式断面図。 メモリセルアレイの構成の一例を示す概略平面図。 図３の４−４線に沿った断面図。 第１実施形態による半導体記憶装置の製造方法の一例を示す断面図。 図５に続く、半導体記憶装置の製造方法の一例を示す断面図。 図６に続く、半導体記憶装置の製造方法の一例を示す断面図。 図７に続く、半導体記憶装置の製造方法の一例を示す断面図。 図８に続く、半導体記憶装置の製造方法の一例を示す断面図。 図９に続く、半導体記憶装置の製造方法の一例を示す断面図。 図１０に続く、半導体記憶装置の製造方法の一例を示す断面図。 第３実施形態による引出領域の一例を示す断面図。 第３実施形態による柱状部およびコンタクトプラグの配置の一例を示す概略平面図。 第４実施形態による引出領域の一例を示す断面図。 第４実施形態による半導体記憶装置の製造方法の一例を示す断面図。 図１５に続く、半導体記憶装置の製造方法の一例を示す断面図。 図１６に続く、半導体記憶装置の製造方法の一例を示す断面図。 図１７に続く、半導体記憶装置の製造方法の一例を示す断面図。 図１８に続く、半導体記憶装置の製造方法の一例を示す断面図。 図１９に続く、半導体記憶装置の製造方法の一例を示す断面図。 変形例による引出領域の一例を示す断面図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置におけるメモリセルアレイの構成の一例を示す図である。メモリセルアレイＭＣＡは、例えば、三次元的にメモリセルを配置した立体型メモリセルアレイである。なお、図１においては、図を見易くするために、メモリホール１１３内に形成された絶縁膜以外の絶縁部分については図示を省略している。また、以下の実施形態では半導体としてシリコンを例示するが、シリコン以外の半導体を用いてもよい。

また、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１００の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。複数のワード線（導電層）ＷＬはＺ方向に積層されている。

図１に示すように、半導体基板１００には、ｎ型ウェル領域１０１が形成され、ｎ型ウェル領域１０１上にｐ型ウェル領域１０２が形成されている。ｐ型ウェル領域１０２上には、複数のＮＡＮＤストリングＮＳが形成されている。具体的には、ｐ型ウェル領域１０２上には、セレクトゲート線ＳＧＳとして機能する複数の配線層１１０と、ワード線ＷＬとして機能する複数の配線層１１１と、セレクトゲート線ＳＧＤとして機能する複数の配線層１１２とが形成されている。

配線層１１０は、例えば４層で形成され、複数のＮＡＮＤストリングＮＳで共通のセレクトゲート線ＳＧＳに電気的に接続され、２つの選択トランジスタＳＴ２のゲート電極として機能する。

配線層１１１は、例えば８層で形成され、層ごとに共通のワード線ＷＬに電気的に接続されている。

配線層１１２は、例えば４層で形成され、ＮＡＮＤストリングＮＳごとに対応するセレクトゲート線ＳＧＤに接続され、各々が１つの選択トランジスタＳＴ１のゲート電極として機能する。

メモリホール１１３は、配線層１１０、１１１、１１２を貫通し、ｐ型ウェル領域１０２に達するように形成されている。メモリホール１１３の側面には、ブロック絶縁膜１１４、電荷蓄積層１１５（絶縁膜）、及びゲート絶縁膜１１６が順に形成されている。メモリホール１１３内には、導電膜１１７が埋め込まれている。導電膜１１７は、ＮＡＮＤストリングＮＳの電流経路として機能する。導電膜１１７の上端には、ビット線ＢＬとして機能する配線層１１８が形成されている。尚、メモリホール１１３の詳細については、図２（ａ）および図２（ｂ）を参照して、後で説明する。

以上のように、ｐ型ウェル領域１０２上には、選択トランジスタＳＴ２、複数のメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１が順に積層されており、１つのメモリホール１１３が、１つのＮＡＮＤストリングＮＳに対応している。

ｐ型ウェル領域１０２の表面内には、ｎ＋型不純物拡散層１０３及びｐ＋型不純物拡散層１０４が形成されている。

ｎ＋型不純物拡散層１０３上には、コンタクトプラグ１１９が形成され、コンタクトプラグ１１９上には、ソース線ＣＥＬＳＲＣとして機能する配線層１２０が形成されている。ソース線ＣＥＬＳＲＣは、Ｍ２層にも形成され、Ｍ２層のソース線ＣＥＬＳＲＣは、電圧発生回路に電気的に接続されている。

ｐ＋型不純物拡散層１０４上には、コンタクトプラグ１２１が形成され、コンタクトプラグ１２１上には、ウェル配線ＣＰＷＥＬＬとして機能する配線層１２２が形成されている。

配線層１２０、１２２が形成されているＭ０層は、配線層１１２（セレクトゲート線ＳＧＤ）よりも上、かつ配線層１１８が形成されているＭ１層よりも下に形成されている。

以上の構成は、図１を記載した紙面の奥行き方向に複数配列されている。１つのフィンガーは、奥行き方向に一列に並ぶ複数のＮＡＮＤストリングＮＳの集合によって構成されている。

さらに、配線層１１０は、同一のブロック内において、共通のセレクトゲート線ＳＧＳとして機能し、互いに電気的に接続されている。最下層の配線層１１０とｐ型ウェル領域１０２との間には、ゲート絶縁膜１１６が形成されている。ｎ＋型不純物拡散層１０３に隣接している最下層の配線層１１０と、ゲート絶縁膜１１６とは、ｎ＋型不純物拡散層１０３近傍まで形成されている。

これにより、選択トランジスタＳＴ２がオン状態とされた場合、形成されたチャネルは、メモリセルトランジスタＭＴ０及びｎ＋型不純物拡散層１０３を、電気的に接続する。電圧発生回路は、ウェル配線ＣＰＷＥＬＬに電圧を印加することで、導電膜１１７に電位を与えることができる。

図２（ａ）および図２（ｂ）は、３次元構造のメモリセルを例示する模式断面図である。メモリホール１１３（以下では、メモリホールＭＨと呼ばれる）内には、複数のピラーＣＬが設けられている。複数のピラーＣＬは、それぞれ、半導体ボディ２１０、メモリ膜２２０及びコア層２３０を含む。

図２（ａ）及び図２（ｂ）に示すように、Ｘ−Ｙ平面におけるメモリホールＭＨの形状は、例えば、円又は楕円である。導電層２１と絶縁層２２との間には、メモリ膜２２０の一部を構成するブロック絶縁膜２１ａが設けられていてもよい。ブロック絶縁膜２１ａは、例えば、シリコン酸化物膜又は金属酸化物膜である。金属酸化物の１つの例は、アルミニウム酸化物である。導電層２１と絶縁層２２との間、及び、導電層２１とメモリ膜２２０との間には、バリア膜２１ｂが設けられていてもよい。バリア膜２１ｂは、例えば、導電層２１がタングステンである場合、例えば、窒化チタンとチタンとの積層構造膜が選ばれる。ブロック絶縁膜２１ａは、導電層２１からメモリ膜２２０側への電荷のバックトンネリングを抑制する。バリア膜２１ｂは、導電層２１とブロック絶縁膜２１ａとの密着性を向上させる。

半導体ボディ２１０の形状は、例えば、底を有した筒状である。半導体ボディ２１０は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンである。半導体ボディ２１０は、例えば、アンドープシリコンである。また、半導体ボディ２１０は、ｐ形シリコンであっても良い。半導体ボディ２１０は、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣ及びソース側選択トランジスタＳＴＳのそれぞれのチャネルとなる。

メモリ膜２２０は、メモリホールＭＨの内壁と半導体ボディ２１０との間に設けられている。メモリ膜２２０の形状は、例えば、筒状である。複数のメモリセルＭＣは、半導体ボディ２１０と、ワード線ＷＬとなる導電層２１と、の間に記憶領域を有し、Ｚ軸方向に積層されている。メモリ膜２２０は、例えば、カバー絶縁膜２２１、電荷捕獲膜２２２及びトンネル絶縁膜２２３を含む。半導体ボディ２１０、電荷捕獲膜２２２及びトンネル絶縁膜２２３のそれぞれは、Ｚ軸方向に延びている。

カバー絶縁膜２２１は、導電層２１および絶縁層２２と電荷捕獲膜２２２との間に設けられている。カバー絶縁膜２２１は、例えば、シリコン酸化物を含む。カバー絶縁膜２２１は、犠牲膜（図示せず）を導電層２１にリプレースするとき（リプレース工程）、電荷捕獲膜２２２がエッチングされないように保護する。カバー絶縁膜２２１は、リプレース工程において、導電層２１とメモリ膜２２０との間から除去されてもよい。この場合、導電層２１と電荷捕獲膜２２２との間には、例えば、ブロック絶縁膜２１ａが設けられる。また、導電層２１の形成に、リプレース工程を利用しない場合には、カバー絶縁膜２２１は、なくてもよい。

電荷捕獲膜２２２は、カバー絶縁膜２２１とトンネル絶縁膜２２３との間に設けられている。電荷捕獲膜２２２は、例えば、シリコン窒化物を含み、膜中に電荷をトラップするトラップサイトを有する。電荷捕獲膜２２２のうち、ワード線ＷＬとなる導電層２１と半導体ボディ２１０との間に挟まれた部分は、電荷捕獲部としてメモリセルＭＣの記憶領域を構成する。メモリセルＭＣのしきい値電圧は、電荷捕獲部中の電荷の有無、又は、電荷捕獲部中に捕獲された電荷の量によって変化する。これにより、メモリセルＭＣは、情報を保持する。

トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間に設けられている。トンネル絶縁膜２２３は、例えば、シリコン酸化物、又は、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間の電位障壁である。例えば、半導体ボディ２１０から電荷捕獲部へ電子を注入するとき（書き込み動作）、及び、半導体ボディ２１０から電荷捕獲部へ正孔を注入するとき（消去動作）、電子および正孔が、それぞれトンネル絶縁膜２２３の電位障壁を通過（トンネリング）する。

コア層２３０は、筒状の半導体ボディ２１０の内部スペースを埋め込む。コア層２３０の形状は、例えば、柱状である。コア層２３０は、例えば、シリコン酸化物を含み、絶縁性である。

図３は、メモリセルアレイＭＣＡの構成の一例を示す概略平面図である。メモリセルアレイＭＣＡは、図１、図２（ａ）および図２（ｂ）を参照して説明したとおり、導電層２１と絶縁層２２との積層構造を有し、３次元的に配列された複数のメモリセルを有する。尚、以下では、導電層２１は導電層ＷＬと呼ばれ、絶縁層２２は絶縁層２５と呼ばれる。

メモリセルアレイＭＣＡは、方形である。メモリセルアレイＭＣＡは、複数のメモリセルが設けられるセル領域ＡＲ１と、少なくともメモリセルアレイＭＣＡの端部の１辺に引出領域ＡＲ２と、を有する。引出領域ＡＲ２は、積層構造の各導電層ＷＬにコンタクトプラグ４０を接続するための接続領域である。

図４は、図３の４−４線に沿った断面図である。尚、図４において、断面の方向から見たコンタクトプラグ４０も点線で示されている。

半導体記憶装置は、半導体基板１００と、積層体２００と、ピラーＣＬと、コンタクトプラグ４０と、柱状部ＣＬＨＲと、絶縁層ＳＰ１と、を備える。

積層体２００は、積層方向に交互に積層された複数の導電層ＷＬと複数の絶縁層２５とを有し、積層方向から見てセル領域ＡＲ１と引出領域ＡＲ２とが定義される。すなわち、積層体２００は、セル領域ＡＲ１と引出領域ＡＲ２とを含む。導電層ＷＬには、例えば、タングステンまたはドープトシリコン等の導電性材料が用いられる。絶縁層２５には、例えば、シリコン酸化膜等の絶縁性材料が用いられる。

ピラーＣＬは、図１、図２（ａ）および図２（ｂ）を参照して説明したように、セル領域ＡＲ１内で、積層体２００を積層方向に貫通するように設けられ、半導体層を含む。

コンタクトプラグ４０は、引出領域ＡＲ２内で、端部（底面）が複数の導電層ＷＬのうちの１つと電気的に接続し、積層体２００を積層方向に貫通するように設けられる。この場合、コンタクトプラグ４０の側面は、例えば、絶縁スペーサ４０１が設けられる。従って、コンタクトプラグ４０は、端部が接続した導電層ＷＬ以外の導電層ＷＬと電気的に絶縁されている。また、図４に示すように、他のコンタクトプラグ４０は、異なる導電層ＷＬと接続している。コンタクトプラグ４０の材料には、例えば、タングステン等の導電性材料が用いられる。

柱状部ＣＬＨＲは、引出領域ＡＲ２内で、積層体２００を積層方向に貫通するように設けられる。後で説明するように、導電層ＷＬを形成する際に、犠牲層の除去により絶縁層２５間に空隙が生じるため、絶縁層２５の撓み等が発生する場合がある。柱状部ＣＬＨＲは、絶縁層２５を支えることにより、絶縁層２５の撓みを抑制し、積層体２００の変形を抑制することができる。図４に示す例では、柱状部ＣＬＨＲは、端部が半導体基板１００に接している。しかし、これに限られず、柱状部ＣＬＨＲの端部は半導体基板１００と接していなくてもよい。

また、より詳細には、柱状部ＣＬＨＲは、下方に向かって径が小さくなる。これは、例えば、ＲＩＥ（Reactive Ion Etching）法によりホールＨＲが形成されるためである。

また、柱状部ＣＬＨＲは、絶縁層を含む。これにより、柱状部ＣＬＨＲを介した導電層ＷＬ間の電気的な導通を抑制することができる。柱状部ＣＬＨＲは、例えば、酸化シリコン（ＳｉＯ_２）等の絶縁性材料で充填されている。しかし、これに限られず、柱状部ＣＬＨＲは、強度が高いことが好ましい。柱状部ＣＬＨＲは、例えば、窒化シリコン（ＳｉＮ）等が用いられてもよく、また、金属または窒化シリコンの周りに酸化シリコン等の絶縁スペーサが設けられる構造であってもよい。この場合も、絶縁スペーサによって、柱状部ＣＬＨＲは、導電層ＷＬと電気的に絶縁されている。従って、柱状部ＣＬＨＲに含まれる絶縁層は、少なくとも柱状部ＣＬＨＲの側面に設けられていればよい。また、柱状部ＣＬＨＲに含まれる絶縁層は、導電層ＷＬまたは絶縁層２５のいずれか一方との間に、絶縁層ＳＰ１を配置する。

絶縁層ＳＰ１は、導電層ＷＬと柱状部ＣＬＨＲの絶縁層との間に設けられる。より詳細には、絶縁層ＳＰ１は、複数の導電層ＷＬのそれぞれに平行な平面内における柱状部ＣＬＨＲの外周に設けられる。絶縁層ＳＰ１は、例えば、柱状部ＣＬＨＲの外周から環状に延びるように設けられる。これにより、導電層ＷＬに平行な平面における柱状部ＣＬＨＲの径を大きくすることができる。すなわち、絶縁層ＳＰ１によって、図４に示すように、導電層ＷＬの領域が狭くなっている。これにより、絶縁層ＳＰ１は、導電層ＷＬの形成の際に、柱状部ＣＬＨＲとともに絶縁層２５を支持し、かつ、絶縁層２５が撓みやすくなる空隙の領域をより狭くすることができる。従って、絶縁層２５の撓み等をさらに抑制することができる。この結果、積層構造の変形を抑制し、信頼性を向上させることができる。

また、より詳細には、絶縁層ＳＰ１は、所定位置Ｐより下方に設けられる。すなわち、絶縁層ＳＰ１は、柱状部ＣＬＨＲのうち、径が小さい部分に設けられる。

また、絶縁層ＳＰ１には、例えば、酸化シリコン等の絶縁性材料が用いられる。

次に、半導体記憶装置の製造方法について説明する。

図５〜図１１は、第１実施形態による半導体記憶装置の製造方法の一例を示す断面図である。

まず、図５に示すように、積層体２００にホールＨＲを形成する。すなわち、積層方向に交互に積層された複数の絶縁層２５と複数の犠牲層２６とを有し、積層方向から見てセル領域ＡＲ１と引出領域ＡＲ２とが定義された積層体２００を積層方向に貫通するホールＨＲを引出領域ＡＲ２に形成する。例えば、ＲＩＥ法によりホールＨＲを形成する。また、絶縁層２５および犠牲層２６は、ホールＨＲの内側面において露出している。

次に、図６に示すように、所定位置Ｐより上方のホールＨＲの内側面にマスク層２７を形成する。例えば、ＡＬＤ（Atomic Layer Deposition）法により、マスク層２７を形成する。尚、ＡＬＤ法に限られず、例えば、その他の堆積方法において埋め込み性を悪化させる等、埋め込み性に関する条件を調整することにより、ホールＨＲの上部にマスク層２７を形成すればよい。マスク層２７には、例えば、酸化シリコンが用いられる。

次に、図７に示すように、マスク層２７をマスクとして、犠牲層２６の一部を除去する。すなわち、所定位置Ｐより下方において、ホールＨＲの内側面から径方向に所定距離の犠牲層２６を除去する。例えば、シリコン窒化膜である犠牲層２６を、燐酸を含むエッチング液を用いて選択的にエッチングする。図７に示す矢印Ａに示すように、エッチングは進行する。従って、犠牲層２６の端面をホールＨＲの径方向に後退させることができる。所定位置Ｐより上方の犠牲層２６は、マスク層２７で覆われているため除去されない。

次に、図８に示すように、マスク層２７を除去し、除去された犠牲層２６の領域を充填させるように絶縁層２８を形成する。例えば、ＣＶＤ（Chemical Vapor Deposition）法やＡＬＤ法により、絶縁層２８を形成する。すなわち、犠牲層２６が除去された領域に絶縁層ＳＰ１を形成する。図８に示す例では、ホールＨＲの側面および底面に絶縁層２８が形成され、ホールＨＲは完全には埋まっていない。犠牲層２６が除去されて生じる空隙の高さは、例えば、３０ｎｍであり、ホールＨＲの幅は、例えば、１５０ｎｍである。絶縁層２８には、例えば、酸化シリコン等の絶縁性材料が用いられる。

次に、図９に示すように、ホールＨＲ内に絶縁層を含む柱状部ＣＬＨＲを形成する。すなわち、ホールＨＲに柱状部ＣＬＨＲの材料を埋め込む。柱状部ＣＬＨＲには、例えば、酸化シリコン等の絶縁体が用いられる。

次に、図１０に示すように、残置された犠牲層２６を除去する。例えば、積層体２００の積層方向にスリット（図示せず）を形成し、該スリットを介して、ウェットエッチング法等により絶縁層２５間にある犠牲層２６を除去する。犠牲層２６が除去された領域に、絶縁層２５間の空隙が設けられる。

次に、図１１に示すように、絶縁層２５間の空隙に導電層ＷＬの材料を充填する。すなわち、残置された犠牲層２６を導電層ＷＬに置換し、導電層ＷＬを形成する。導電層ＷＬには、例えば、タングステンまたはドープトシリコン等の導電性材料が用いられる。これにより、交互に積層された複数の導電層ＷＬと複数の絶縁層２５とを含む積層体２００が形成される。

また、例えば、柱状部ＣＬＨＲの後、または、柱状部ＣＬＨＲと並行して、コンタクトプラグ４０を形成すればよい。図４に示すコンタクトプラグ４０上にワード線の配線（図示せず）等を形成することによって、本実施形態による半導体記憶装置が完成する。

尚、図８において、マスク層２７が除去されなくてもよい。マスク層２７の酸化シリコンは、完成後の半導体記憶装置において、柱状部ＣＬＨＲの酸化シリコンと密度等の膜質の違いにより区別可能である。尚、絶縁層２５、マスク層２７、柱状部ＣＬＨＲおよび絶縁層ＳＰ１の酸化シリコンは、それぞれ、製法の違いがあるため区別可能である。

以上のように、第１実施形態によれば、柱状部ＣＬＨＲは、引出領域ＡＲ２内で、積層体２００を貫通するように設けられ、絶縁層を含む。また、絶縁層ＳＰ１は、導電層ＷＬと柱状部ＣＬＨＲの絶縁層との間に設けられる。

記録密度の向上のために、導電層ＷＬおよび絶縁層２５の膜厚を薄くし、積層体２００を高積層化することが好ましい。この場合、犠牲層２６を導電層ＷＬに置換する際に生じる空隙によって、絶縁層２５が撓みやすくなってしまう。また、メモリセルアレイＭＣＡのうち、セル領域ＡＲ１では、高密度に設けられるメモリホールＭＨによって、絶縁層２５の撓みは抑制される。一方、引出領域ＡＲ２では、コンタクトプラグ４０同士の間隔が広いため、絶縁層２５は撓みやすい。また、引出領域ＡＲ２はメモリセルアレイＭＣＡの外側であるため、外部応力の影響を受けやすく絶縁層２５が撓みやすくなる。この絶縁層２５の撓みを抑制するために、柱状部ＣＬＨＲが積層体２００を貫くように設けられる。この柱状部ＣＬＨＲの密度を高くするほど、絶縁層２５の撓みをより抑制することができる。しかし、この場合、柱状部ＣＬＨＲがコンタクトプラグ４０と干渉する可能性がある。例えば、コンタクトプラグ４０を設けるためのＲＩＥ法によるコンタクトホールがホールＨＲと接触する可能性がある。ホールＨＲの膜のエッチングレートが高い場合、オーバーエッチにより目的の導電層ＷＬよりも下部にコンタクトホールが貫通する可能性がある。

これに対して、第１実施形態では、絶縁層ＳＰ１により、柱状部ＣＬＨＲの配置を変える（間隔を狭くする）ことなく、絶縁層２５の撓みを抑制することができる。従って、積層構造の変形を抑制することができ、信頼性を向上させることができる。また、ワード線（導電層ＷＬ）間のピッチを狭くし、積層体２００を高積層化することができる。さらに、コンタクトプラグ４０と柱状部ＣＬＨＲとの間を広くすることにより、コンタクトプラグ４０の径を大きくして、抵抗を低減させることができる。

また、絶縁層ＳＰ１は、所定位置Ｐより下方に設けられる。プラズマエッチングによりホールＨＲを形成する場合、ホールＨＲの上方が広く、下方が狭くなりやすい。従って、下方の絶縁層２５ほど、撓みやすい。従って、下方に絶縁層ＳＰ１が設けられることにより、より撓みやすい下方の絶縁層２５の撓みを抑制することができる。また、絶縁層ＳＰ１が上方に設けられると、柱状部ＣＬＨＲがコンタクトプラグ４０に近接して設けられる場合に、絶縁層ＳＰ１がコンタクトプラグ４０と干渉する可能性がある。従って、上方に絶縁層ＳＰ１が設けられないことにより、コンタクトプラグ４０との干渉を抑制することができる。すなわち、柱状部ＣＬＨＲの形状に応じて絶縁層ＳＰ１が設けられる。尚、柱状部ＣＬＨＲが下に向かって細くなる場合に限られない。

尚、引出領域ＡＲ２は、階段構造であってもよい。すなわち、積層体２００は、端部（引出領域ＡＲ２）において、導電層ＷＬを各段の踏面とする階段構造を有する。階段状の引出領域ＡＲ２では、導電層ＷＬおよび絶縁層２５の組が１つの段として設けられている。複数のコンタクトプラグ４０は、導電層ＷＬのテラス領域において、それぞれの導電層ＷＬと接続している。また、コンタクトプラグ４０は積層体２００を貫かないため、絶縁スペーサ４０１が設けられなくてもよい。しかし、引出領域ＡＲ２が階段構造である場合、階段構造を形成するため、積層数に比例して工程数が増加してしまう。

そこで、各層に対応したコンタクトプラグ４０を形成することにより、図４に示すように階段状の構造に積層体２００を加工する必要がなくなる。この結果、フォトリソグラフィの工程数を低減させることができる。また、引出領域ＡＲ２の面積を縮小することができる。

（第２実施形態）
第２実施形態は、所定位置Ｐよりも上方において絶縁層ＳＰ１が設けられる点で、第１実施形態と異なる。

絶縁層ＳＰ１は、所定位置Ｐより上方に設けられる。これにより、所定位置Ｐより上方の積層構造の変形も抑制することができる。さらに、柱状部ＣＬＨＲの径を全体的に大きくすることができる。また、所定位置Ｐより下方における柱状部ＣＬＨＲの径方向に沿った絶縁層ＳＰ１の距離は、所定位置Ｐより上方における径方向に沿った絶縁層ＳＰ１の距離よりも大きい。

第２実施形態による半導体記憶装置のその他の構成は、第１実施形態による半導体記憶装置の対応する構成と同様であるため、その詳細な説明を省略する。

次に、半導体記憶装置の製造方法について説明する。尚、図５〜図７に示す工程は、第１実施形態と同様である。

図７の工程の後、マスク層２７を除去し、再び、図７と同様の方法により犠牲層２６の一部を除去する。これにより、所定位置Ｐより上方おいても犠牲層２６が除去される。尚、所定位置Ｐより下方の犠牲層２６は、２回エッチングが行われ、所定位置Ｐより上方の犠牲層２６は、１回エッチングが行われる。従って、所定位置Ｐより下方の犠牲層２６は、所定位置Ｐより下方の犠牲層２６よりも、ホールＨＲの径方向に、より長い距離除去されている。

図８〜図１１に示す工程は、第１実施形態と同様である。

第２実施形態による半導体記憶装置は、第１実施形態と同様の効果を得ることができる。

（第３実施形態）
図１２は、第３実施形態による引出領域ＡＲ２の一例を示す断面図である。尚、図１２は、図４において点線で示したコンタクトプラグ４０も含めて示す。第３実施形態は、コンタクトプラグ４０の外周に絶縁層ＳＰ２が設けられる点で、第１実施形態と異なる。尚、図１２では、第２実施形態において説明したように、所定位置Ｐより上方にも絶縁層ＳＰ１が示されている。しかし、これに限られず、所定位置Ｐより上方に絶縁層ＳＰ１が設けられない場合も同様である。

半導体記憶装置は、絶縁層ＳＰ２をさらに備える。

絶縁層ＳＰ２は、導電層ＷＬとコンタクトプラグ４０との間に設けられる。より詳細には、絶縁層ＳＰ２は、複数の導電層ＷＬのそれぞれに平行な平面内におけるコンタクトプラグ４０の外周に設けられる。絶縁層ＳＰ２は、例えば、コンタクトプラグ４０の外周から環状に延びるように設けられる。

また、絶縁層ＳＰ２には、絶縁層ＳＰ１と同様に、例えば、酸化シリコン等の絶縁性材料が用いられる。また、第１実施形態の図４において説明した、コンタクトプラグ４０の周囲の絶縁スペーサ４０１は、設けられなくてもよい。これは、絶縁層ＳＰ２によって、コンタクトプラグ４０は、側面の導電層ＷＬと電気的に絶縁されるためである。

尚、絶縁層ＳＰ２は、所定位置Ｐの下方または上方のいずれに設けられていてもよい。

図１３は、第３実施形態による柱状部ＣＬＨＲおよびコンタクトプラグ４０の配置の一例を示す概略平面図である。図１３の左側は、絶縁層ＳＰ１、ＳＰ２が設けられない場合の平面図を示し、図１３の右側は、絶縁層ＳＰ１、ＳＰ２が設けられる場合の平面図を示す。絶縁層ＳＰ１、ＳＰ２が設けられる領域は、一点鎖線で示されている。

図１３の左側における柱状部ＣＬＨＲとコンタクトプラグ４０との間の距離は、図１３の右側における絶縁層ＳＰ１と絶縁層ＳＰ２との間の距離とほぼ同じである。これにより、積層構造の変形を抑制しつつ、柱状部ＣＬＨＲとコンタクトプラグ４０との間の間隔を広げることができる。この結果、柱状部ＣＬＨＲおよびコンタクトプラグ４０を形成するためのフォトリソグラフィ工程の精度要求を緩和することができる。さらに、レジスト境界の合わせマージンを確保しやすくすることができる。

第３実施形態による半導体記憶装置のその他の構成は、第１実施形態による半導体記憶装置の対応する構成と同様であるため、その詳細な説明を省略する。

尚、絶縁層ＳＰ２は、絶縁層ＳＰ１と同様に形成される。

第３実施形態による半導体記憶装置は、第１実施形態と同様の効果を得ることができる。また、第３実施形態による半導体記憶装置に第２実施形態を組み合わせてもよい。

（第４実施形態）
図１４は、第４実施形態による引出領域ＡＲ２の一例を示す断面図である。第４実施形態は、絶縁層ＳＰ１が導電層ＷＬではなく絶縁層２５と平行に設けられる点で、第１実施形態と異なる。従って、第１実施形態と第４実施形態との関係から、絶縁層ＳＰ１は、導電層ＷＬまたは絶縁層２５のいずれか一方と、柱状部ＣＬＨＲの絶縁層と、の間に設けられる。また、第４実施形態では、犠牲層２６を導電層ＷＬに置換することは行われない。

絶縁層２５（犠牲層２９）は、少なくとも一部にエアギャップＡＧが設けられる。より詳細には、絶縁層２５は、複数の導電層ＷＬ間の少なくとも一部にエアギャップＡＧが設けられる。尚、図１４に絶縁層２５は示されていないが、引出領域ＡＲ２のうち図示されない領域において絶縁層２５は存在している。また、後で説明するように、絶縁層２５は、犠牲層２９であってもよい。導電層ＷＬ間をエアギャップＡＧにすることにより、ワード線（導電層ＷＬ）間の寄生容量を抑制することができる。この結果、隣接するメモリセル間の干渉を抑制することができる。エアギャップＡＧは、セル領域ＡＲ１に設けられる。しかし、エアギャップＡＧの領域の調整は難しく、セル領域ＡＲ１に近い一部の引出領域ＡＲ２にエアギャップＡＧが設けられる場合がある。引出領域ＡＲ２は、第１実施形態において説明したように、セル領域ＡＲ１よりも積層構造が変形しやすい。従って、犠牲層２６を導電層ＷＬに置換する際に限られず、エアギャップＡＧを形成する際も、導電層ＷＬが撓みやすくなり、積層構造が変形しやすくなる。尚、セル領域ＡＲ１から離れた引出領域ＡＲ２の端部においては、エアギャップＡＧは、ほぼ存在しない。従って、絶縁層２５が設けられる。

絶縁層ＳＰ１は、絶縁層２５と柱状部ＣＬＨＲの絶縁層との間に設けられる。より詳細には、絶縁層ＳＰ１は、複数の絶縁層２５のそれぞれに平行な平面内における柱状部ＣＬＨＲの外周に設けられる。エアギャップＡＧの形成時に、導電層ＷＬが撓む等により、積層構造が崩壊する可能性がある。絶縁層ＳＰ１は、導電層ＷＬを支持することにより、導電層ＷＬの撓みを抑制し、積層構造の変形を抑制することができる。

第４実施形態による半導体記憶装置のその他の構成は、第１実施形態による半導体記憶装置の対応する構成と同様であるため、その詳細な説明を省略する。

次に、半導体記憶装置の製造方法について説明する。

図１５〜図２０は、第４実施形態による半導体記憶装置の製造方法の一例を示す断面図である。

まず、図１５に示すように、積層体２００にホールＨＲを形成する。すなわち、交互に積層された複数の導電層ＷＬと複数の犠牲層２９とを有し、積層方向から見てセル領域ＡＲ１と引出領域ＡＲ２とが定義された積層体２００を積層方向に貫通するホールＨＲを引出領域ＡＲ２内に形成する。犠牲層２９には、例えば、酸化シリコンが用いられる。すなわち、犠牲層２９は、絶縁層２５であってもよい。しかし、これに限られず、犠牲層２９には、例えば、シリコン、金属または窒化シリコン等が用いられてもよい。

次に、図１６に示すように、所定位置Ｐより上方のホールＨＲの内側面にマスク層２７を形成する。マスク層２７には、例えば、窒化シリコンが用いられる。しかし、これに限られず、マスク層２７には、例えば、酸化シリコン等が用いられてもよい。

次に、図１７に示すように、マスク層２７をマスクとして、犠牲層２９の一部を除去する。すなわち、所定位置Ｐより下方において、ホールＨＲの内側面から径方向に所定距離の犠牲層２９を除去する。例えば、フッ素を含むエッチング液を用いて、犠牲層２９の一部を除去する。尚、犠牲層２９がシリコン、金属または窒化シリコンである場合、犠牲層２９の除去には、例えば、それぞれアルカリ水溶液、過酸化水素水もしくは硝酸等の酸化剤を含む水溶液、または、熱燐酸が用いられる。マスク層２７には、これらの薬品との耐薬品性を考慮して、窒化シリコンまたは酸化シリコンが用いられればよい。

次に、図１８に示すように、マスク層２７を除去し、除去された犠牲層２９の領域を充填させるように絶縁層２８を形成する。すなわち、犠牲層２９が除去された領域に絶縁層ＳＰ１を形成する。

次に、図１９に示すように、ホールＨＲ内に絶縁層を含む柱状部ＣＬＨＲを形成する。すなわち、ホールＨＲに柱状部ＣＬＨＲの材料を埋め込む。

次に、図２０に示すように、残置された犠牲層２９の少なくとも一部を除去する。これにより、エアギャップＡＧを形成する。例えば、フッ素を含むエッチング液を用いて、犠牲層２９を除去する。

第４実施形態による半導体記憶装置は、第１実施形態と同様の効果を得ることができる。また、第３実施形態による半導体記憶装置に第２実施形態、第３実施形態を組み合わせてもよい。

尚、図２０において、犠牲層２９が全て除去されてもよい。すなわち、「犠牲層２９の少なくとも一部」には、「全ての犠牲層２９」が含まれる。この場合、図２０に示すように、積層体２００は、複数の導電層ＷＬと該導電層ＷＬ間の空隙層（エアギャップＡＧ）とを有し、メモリセルを含むセル領域ＡＲ１と、セル領域ＡＲ１と異なる引出領域ＡＲ２と、含む。また、柱状部ＣＬＨＲは、引出領域ＡＲ２内で、積層体２００を積層方向に貫通するように設けられ、絶縁層を含む。また、絶縁層ＳＰ１は、空隙層と柱状部ＣＬＨＲの絶縁層との間に設けられる。

（変形例）
図２１は、変形例による引出領域ＡＲ２の一例を示す断面図である。変形例は、エアギャップＡＧに絶縁層３０が設けられる点で、第４実施形態と異なる。

絶縁層２５（犠牲層２９）は、少なくとも一部に、絶縁層２５と異なる絶縁層３０が設けられる。より詳細には、絶縁層２５は、複数の導電層ＷＬ間の少なくとも一部に絶縁層３０が設けられる。絶縁層３０は、第３実施形態において設けられるエアギャップＡＧを充填するように設けられる。絶縁層３０は、例えば、シリコン酸化膜である。尚、絶縁層２５（犠牲層２９）と絶縁層３０とは、同じシリコン酸化膜であっても、膜質の違いにより区別可能である。また、絶縁層２５（犠牲層２９）の全てが絶縁層３０に置換されていてもよい。

絶縁層ＳＰ１は、絶縁層２５と柱状部ＣＬＨＲの絶縁層との間に設けられる。

変形例による半導体記憶装置のその他の構成は、第４実施形態による半導体記憶装置の対応する構成と同様であるため、その詳細な説明を省略する。

次に、半導体記憶装置の製造方法について説明する。

図２０に示すエアギャップＡＧの形成後、図２１に示すように、エアギャップＡＧに絶縁層３０を充填する。すなわち、残置された犠牲層２９の一部を除去することによって形成されるエアギャップＡＧに、絶縁層３０を形成する。

変形例による半導体記憶装置は、第４実施形態と同様の効果を得ることができる。また、変形例による半導体記憶装置に第２実施形態および第３実施形態を組み合わせてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１００ 半導体基板、２００ 積層体、２５ 絶縁層、２６ 犠牲層、２７ マスク層、２９ 犠牲層、３０ 絶縁層、４０ コンタクトプラグ、ＣＬ ピラー、ＣＬＨＲ 柱状部、ＳＰ１ 絶縁層、ＳＰ２ 絶縁層、ＷＬ 導電層、Ｐ 所定位置、ＨＲ ホール、ＡＧ エアギャップ

Claims (8)

1. 第１方向に交互に積層された複数の導電層と複数の第１絶縁層とを有し、前記第１方向から見て第１領域と第２領域とが定義された積層体と、
   前記第１領域内で、前記積層体を前記第１方向に貫通するように設けられ、半導体層を含む第１柱状部と、
   前記第２領域内で、前記積層体を前記第１方向に貫通するように設けられる第２柱状部と、
   前記導電層または前記第１絶縁層のいずれか一方と、前記第２柱状部との間に設けられる第２絶縁層と、を備え、
   前記第２柱状部は、前記導電層または前記第１絶縁層のいずれか一方との間に、前記第２絶縁層を配置する第３絶縁層を含む、半導体記憶装置。
2. 前記第２柱状部は、下方に向かって径が小さくなり、
   前記第２絶縁層は、所定位置より下方に設けられる、請求項１に記載の半導体記憶装置。
3. 前記第２絶縁層は、前記所定位置より上方に設けられ、
   前記所定位置より下方における前記第２柱状部の径方向に沿った前記第２絶縁層の距離は、前記所定位置より上方における前記径方向に沿った前記第２絶縁層の距離よりも大きい、請求項２に記載の半導体記憶装置。
4. 前記第２領域内で、端部が複数の前記導電層のうちの１つと電気的に接続し、前記積層体を前記第１方向に貫通するように設けられる第３柱状部と、
   前記導電層と前記第３柱状部との間に設けられる第４絶縁層と、をさらに備える、請求項１から請求項３のいずれか一項に記載の半導体記憶装置。
5. 前記第１絶縁層は、少なくとも一部に空隙が設けられ、
   前記第２絶縁層は、前記第１絶縁層と前記第２柱状部との間に設けられる、請求項１から請求項４のいずれか一項に記載の半導体記憶装置。
6. 前記第１絶縁層は、少なくとも一部に、前記第１絶縁層と異なる第５絶縁層が設けられ、
   前記第２絶縁層は、前記第１絶縁層と前記第２柱状部との間に設けられる、請求項１から請求項５のいずれか一項に記載の半導体記憶装置。
7. 第１方向に交互に積層された複数の第１絶縁層と複数の第１犠牲層とを有し、前記第１方向から見て第１領域と第２領域とが定義された積層体を前記第１方向に貫通するホールを前記第２領域内に形成し、
   前記ホールの内側面から径方向に所定距離の前記第１犠牲層を除去し、
   前記第１犠牲層が除去された領域に第２絶縁層を形成し、
   前記ホール内に第３絶縁層を含む第２柱状部を形成し、
   残置された前記第１犠牲層を除去する、ことを具備する、半導体記憶装置の製造方法。
8. 第１方向に交互に積層された複数の導電層と複数の第２犠牲層とを有し、前記第１方向から見て第１領域と第２領域とが定義された積層体を前記第１方向に貫通するホールを前記第２領域内に形成し、
   前記ホールの内側面から径方向に所定距離の前記第２犠牲層を除去し、
   前記第２犠牲層が除去された領域に第２絶縁層を形成し、
   前記ホール内に第３絶縁層を含む第２柱状部を形成し、
   残置された前記第２犠牲層の少なくとも一部を除去する、ことを具備する、半導体記憶装置の製造方法。

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