JP2018163965A - 半導体記憶装置及びその製造方法 - Google Patents

半導体記憶装置及びその製造方法 Download PDF

Info

Publication number
JP2018163965A
JP2018163965A JP2017059927A JP2017059927A JP2018163965A JP 2018163965 A JP2018163965 A JP 2018163965A JP 2017059927 A JP2017059927 A JP 2017059927A JP 2017059927 A JP2017059927 A JP 2017059927A JP 2018163965 A JP2018163965 A JP 2018163965A
Authority
JP
Japan
Prior art keywords
conductive layer
film
semiconductor memory
memory device
slit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Abandoned
Application number
JP2017059927A
Other languages
English (en)
Inventor
繁 木下
Shigeru Kinoshita
繁 木下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Priority to JP2017059927A priority Critical patent/JP2018163965A/ja
Priority to US15/686,474 priority patent/US20180277559A1/en
Priority to CN201711039381.4A priority patent/CN108630702A/zh
Publication of JP2018163965A publication Critical patent/JP2018163965A/ja
Abandoned legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】信頼性が高い半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体記憶装置は、電極膜及び絶縁膜が第１方向に沿って交互に積層された積層体と、前記第１方向に延びる半導体部材と、前記半導体部材と前記電極膜との間に設けられた電荷蓄積部材と、を備える。前記電極膜は、前記絶縁膜の上面上及び前記絶縁膜の下面上に設けられた第１導電層と、前記電極膜の第１部分において前記第１導電層間に設けられ、前記第１導電層とは異なる材料によって形成された第２導電層と、を有する。前記第１部分における前記第１導電層の厚さは、前記第１部分と前記半導体部材との間に配置された前記電極膜の第２部分における前記第１導電層の厚さよりも薄い。
【選択図】図３

Description

実施形態は、半導体記憶装置及びその製造方法に関する。
近年、メモリセルを３次元的に集積させた積層型の半導体記憶装置が提案されている。このような積層型の半導体記憶装置においては、半導体基板上に電極膜と絶縁膜が交互に積層された積層体が設けられており、積層体を貫く半導体ピラーが設けられている。そして、電極膜と半導体ピラーの交差部分毎にメモリセルトランジスタが形成される。積層型の半導体記憶装置においては、信頼性を確保することが課題となる。
特開２０１１−９７００１号公報
実施形態の目的は、信頼性が高い半導体記憶装置及びその製造方法を提供することである。
実施形態に係る半導体記憶装置は、電極膜及び絶縁膜が第１方向に沿って交互に積層された積層体と、前記第１方向に延びる半導体部材と、前記半導体部材と前記電極膜との間に設けられた電荷蓄積部材と、を備える。前記電極膜は、前記絶縁膜の上面上及び前記絶縁膜の下面上に設けられた第１導電層と、前記電極膜の第１部分において前記第１導電層間に設けられ、前記第１導電層とは異なる材料によって形成された第２導電層と、を有する。前記第１部分における前記第１導電層の厚さは、前記第１部分と前記半導体部材との間に配置された前記電極膜の第２部分における前記第１導電層の厚さよりも薄い。
実施形態に係る半導体記憶装置の製造方法は、絶縁膜及び第１膜が第１方向に沿って交互に積層され、内部に前記第１方向に延びる半導体部材が設けられ、前記半導体部材と前記第１膜との間に電荷蓄積部材が設けられた積層体に、前記第１方向に対して交差する第２方向に延びるスリットを形成する工程と、前記スリットを介して前記第１膜を除去することにより、前記絶縁膜間にスペースを形成する工程と、前記スリットを介して前記スペースの内面上に第３導電層を形成する工程と、前記第３導電層における前記スペースの前記スリット側の第１部分に配置された部分を、前記スリットを介して除去する工程と、前記第１部分における前記スペースの内面上に、前記スリットを介して、前記第３導電層よりも薄い第４導電層を形成する工程と、前記第１部分内に第２導電層を形成する工程と、を備える。
第１の実施形態に係る半導体記憶装置を示す斜視図である。 第１の実施形態に係る半導体記憶装置を示す平面図である。 図２に示すＡ−Ａ’線による断面図である。 第１の実施形態に係る半導体記憶装置のシリコンピラー周辺を示す断面図である。 （ａ）〜（ｃ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 （ａ）〜（ｃ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 （ａ）〜（ｃ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第２の実施形態に係る半導体記憶装置を示す断面図である。 （ａ）〜（ｃ）は、第２の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第２の実施形態に係る半導体記憶装置の製造方法を示す断面図である。
（第１の実施形態）
以下、第１の実施形態について説明する。
図１は、本実施形態に係る半導体記憶装置を示す斜視図である。
図２は、本実施形態に係る半導体記憶装置を示す平面図である。
図３は、図２に示すＡ−Ａ’線による断面図である。
図４は、本実施形態に係る半導体記憶装置のシリコンピラー周辺を示す断面図である。
なお、各図は模式的なものであり、適宜誇張及び省略して描かれている。
図１及び図２に示すように、本実施形態に係る半導体記憶装置１においては、シリコン基板１０が設けられている。シリコン基板１０は、例えば、シリコン（Ｓｉ）の単結晶により形成されている。シリコン基板１０上には、層間絶縁膜８１が設けられている。層間絶縁膜８１は例えばシリコン酸化物（ＳｉＯ）によって形成されている。層間絶縁膜８１上にはソース電極膜８２が設けられている。ソース電極膜８２は例えば不純物が添加されたポリシリコンによって形成されている。
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。シリコン基板１０の上面１０ａに対して平行で、且つ、相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とし、シリコン基板１０の上面１０ａに対して垂直な方向を「Ｚ方向」とする。また、Ｚ方向のうち、シリコン基板１０からソース電極膜８２に向かう方向を「上」ともいい、その逆方向を「下」ともいうが、この表現も便宜的なものであり、重力の方向とは無関係である。
また、本明細書において、「シリコン基板」とは、シリコン（Ｓｉ）を主成分とする基板をいう。他の構成要素についても同様であり、構成要素の名称に材料名が含まれている場合は、その構成要素の主成分はその材料である。また、一般に、シリコンは半導体材料であるため、特段の説明が無い限り、シリコン基板は半導体基板である。他の構成要素についても同様であり、特段の説明が無い限り、その構成要素の特性は、主成分の特性を反映する。
シリコン基板１０の上層部分及び層間絶縁膜８１内には、セル下回路９０が形成されている。セル下回路９０は、後述するメモリセルトランジスタＭＣに対してデータの書込、読出及び消去を行う駆動回路の一部であり、例えばセンスアンプを含んでいる。例えば、シリコン基板１０の上層部分はＳＴＩ（Shallow Trench Isolation）８４によって複数のアクティブエリアに区画されており、あるアクティブエリアにはｎ形ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）８５が形成されており、他のアクティブエリアにはｐ形ＭＯＳＦＥＴ８６が形成されている。
また、層間絶縁膜８１内には配線８７が多段に設けられており、配線８７をシリコン基板１０に接続するコンタクト８８、及び、配線８７同士を接続するビア８９も設けられている。なお、図１におけるｎ形ＭＯＳＦＥＴ８５、ｐ形ＭＯＳＦＥＴ８６及び配線８７等の描写は模式的なものであり、実際の素子のサイズ及び配置とは必ずしも一致していない。
ソース電極膜８２上には、シリコン酸化膜１１が設けられている。シリコン酸化膜１１上には、シリコン酸化膜１２及び電極膜１３がＺ方向に沿って交互に積層されている。交互に積層された複数のシリコン酸化膜１２及び複数の電極膜１３により、積層体１５が形成されている。
積層体１５には、Ｘ方向に延びるスリット４３が形成されている。スリット４３により、積層体１５はＹ方向において分断されている。スリット４３によって分断された積層体１５内において、各電極膜１３はＸ方向に延びている。すなわち、電極膜１３のＸ方向における長さは、電極膜１３のＺ方向における長さ（厚さ）、及び、電極膜１３のＹ方向における長さ（幅）よりも長い。スリット４３内には、シリコン酸化板１８が設けられている。また、スリット４３によって分断された積層体１５のＹ方向中央部分の上部には、Ｘ方向に延びるシリコン酸化部材１９が設けられている。
積層体１５内には、Ｚ方向に延び積層体１５を貫くシリコンピラー３０が設けられている。シリコンピラー３０はポリシリコンからなる。シリコンピラー３０の形状は、例えば、下端が閉塞された円筒形である。シリコンピラー３０の下端はソース電極膜８２に接続され、上端は積層体１５の上面に露出している。シリコンピラー３０はＸ方向に延びる複数の列、例えば８つの列に沿って周期的に配列されている。８列のシリコンピラー３０は、シリコン酸化部材１９のＹ方向両側に、４列ずつ配置されている。Ｚ方向から見て、シリコンピラー３０は千鳥状に配列されている。なお、シリコンピラー３０の配置は８列には限定されず、例えば、４列でもよい。
積層体１５上には、Ｙ方向に延びる複数のビット線２２が設けられている。ビット線２２は、プラグ２３を介してシリコンピラー３０の上端に接続されている。従って、シリコンピラー３０はビット線２２とソース電極膜８２との間に接続されている。
積層体１５において、上から１又は複数段の電極膜１３は、上部選択ゲート線ＳＧＤとして機能し、上部選択ゲート線ＳＧＤとシリコンピラー３０との交差部分毎に、上部選択ゲートトランジスタＳＴＤが構成される。シリコン酸化部材１９は、上部選択ゲート線ＳＧＤ間に配置されている。また、下から１又は複数段の電極膜１３は、下部選択ゲート線ＳＧＳとして機能し、下部選択ゲート線ＳＧＳとシリコンピラー３０との交差部分毎に、下部選択ゲートトランジスタＳＴＳが構成される。
下部選択ゲート線ＳＧＳ及び上部選択ゲート線ＳＧＤ以外の電極膜１３はワード線ＷＬとして機能し、ワード線ＷＬとシリコンピラー３０との交差部分毎に、メモリセルトランジスタＭＣが構成される。これにより、各シリコンピラー３０に沿って複数のメモリセルトランジスタＭＣが直列に接続され、その両端には下部選択ゲートトランジスタＳＴＳ及び上部選択ゲートトランジスタＳＴＤが接続されて、ＮＡＮＤストリングが形成されている。
図３及び図４に示すように、シリコンピラー３０内には、例えばシリコン酸化物からなるコア部材３５が設けられている。シリコンピラー３０と電極膜１３との間には、シリコンピラー３０から電極膜１３に向かって、トンネル絶縁膜３１、電荷蓄積膜３２及びブロック絶縁膜３３がこの順に設けられている。トンネル絶縁膜３１、電荷蓄積膜３２及びブロック絶縁膜３３の形状は、シリコンピラー３０を囲む円筒形である。なお、図１及び図２においては、コア部材３５、トンネル絶縁膜３１、電荷蓄積膜３２及びブロック絶縁膜３３は省略されている。
トンネル絶縁膜３１は、通常は絶縁性であるが、半導体記憶装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、シリコン酸化物（ＳｉＯ）により形成されている。電荷蓄積膜３２は電荷を蓄積する能力がある膜であり、例えばシリコン窒化物（ＳｉＮ）により形成されている。ブロック絶縁膜３３は、半導体記憶装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜であり、例えば、シリコン酸化層と高誘電率層が積層された積層膜である。
図２及び図３に示すように、電極膜１３の構造は、電極膜１３の中央部分２５と両端部分２６とで異なる。電極膜１３におけるスリット４３によって分割された部分において、中央部分２５はＹ方向中央部に配置されており、両端部分２６はＹ方向両端部に配置されている。中央部分２５及び両端部分２６は、共にＸ方向に延びている。Ｚ方向から見て、中央部分２５と両端部分２６との境界は、Ｘ方向に延びる直線状である。シリコンピラー３０は、中央部分２５を貫いている。
電極膜１３においては、バリアメタル層２７、絶縁層２８、金属層２９が設けられている。バリアメタル層２７は、例えば、チタン窒化物（ＴｉＮ）、タングステン窒化物（ＷＮ）等の金属窒化物により形成されている。バリアメタル層２７は、シリコン酸化膜１２の上面上、下面上、及び、ブロック絶縁膜３３の側面上に設けられている。絶縁層２８は、例えば、シリコン酸化物からなり、電極膜１３の中央部分２５におけるバリアメタル層２７の間に配置されている。金属層２９は、例えばタングステン（Ｗ）等の金属からなり、電極膜１３の両端部分２６におけるバリアメタル層２７間に配置されている。例えば、金属層２９の抵抗率は、バリアメタル層２７の抵抗率よりも低い。バリアメタル層２７は、絶縁層２８と金属層２９の間にも配置されている。
そして、Ｚ方向において、両端部分２６におけるバリアメタル層２７の厚さｔａは、中央部分２５におけるバリアメタル層２７の厚さｔｂよりも薄い。すなわち、ｔａ＜ｔｂである。厚さｔａは、例えば、厚さｔｂの半分以下である。一方、電極膜１３の厚さは略均一である。すなわち、Ｚ方向における中央部分２５の厚さと両端部分２６の厚さは略等しい。従って、金属層２９は絶縁層２８よりも厚い。
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）、図７（ａ）〜（ｃ）は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。
先ず、図１に示すように、シリコン基板１０上に層間絶縁膜８１を形成すると共に、セル下回路９０を形成する。次に、ソース電極膜８２を形成し、その上にシリコン酸化膜１１を形成する。
次に、図５（ａ）に示すように、シリコン酸化膜１２及びシリコン窒化膜４１を交互に積層させて、積層体１５を形成する。
次に、図３及び図４に示すように、積層体１５にＺ方向に延びるメモリホール４２を形成し、メモリホール４２の内面上に、ブロック絶縁膜３３、電荷蓄積膜３２、トンネル絶縁膜３１、シリコンピラー３０及びコア部材３５をこの順に形成する。次に、積層体１５の上部に、Ｘ方向に延びるシリコン酸化部材１９を形成する。シリコン酸化部材１９は、上から１層又は複数層のシリコン窒化膜４１を分断する。
次に、図５（ｂ）に示すように、積層体１５にＸ方向に延びるスリット４３を形成する。スリット４３は積層体１５及びシリコン酸化膜１１を貫通させて、ソース電極膜８２まで到達させる。なお、スリット４３は積層体１５の最下層のシリコン窒化膜４１まで到達していればよい。
次に、スリット４３を介して例えばウェットエッチングを施すことにより、シリコン窒化膜４１を除去する。これにより、シリコン窒化膜４１が除去されたあとに、スペース４４が形成される。Ｚ方向において、スペース４４はシリコン酸化膜１２間に位置する。このとき、ブロック絶縁膜３３は除去されないため、ブロック絶縁膜３３及びこれに囲まれた電荷蓄積膜３２、トンネル絶縁膜３１、シリコンピラー３０及びコア部材３５は残留し、積層体１５を支持する支柱となる。
次に、図５（ｃ）に示すように、例えばＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、チタン窒化物（ＴｉＮ）又はタングステン窒化物（ＷＮ）等の金属窒化物を堆積させる。これにより、スリット４３の内面上、並びに、スペース４４の内面上、すなわち、シリコン酸化膜１２の上面上、下面上及びブロック絶縁膜３３の側面上に、バリアメタル層２７ａが形成される。
図６（ａ）に示すように、例えばＣＶＤ法により、シリコン酸化物を堆積させる。これにより、スリット４３内及びスペース４４内に絶縁層２８が形成される。
次に、図６（ｂ）に示すように、等方性エッチングを施すことにより、スリット４３内及びスペース４４内におけるスリット４３側に位置する部分から、絶縁層２８を除去する。この結果、スペース４４内におけるスリット４３側の部分（両端部分２６）から絶縁層２８が除去される。このとき、スペース４４内におけるスリット４３から離隔した部分（中央部分２５）には、絶縁層２８が残留する。
次に、図６（ｃ）に示すように、残留した絶縁層２８をマスクとして、バリアメタル層２７ａに対して等方性エッチングを施す。これにより、スリット４３の側面上、及び、スペース４４の両端部分２６内からバリアメタル層２７ａが除去される。一方、スペース４４の中央部分２５内にはバリアメタル層２７ａが残留する。
次に、図７（ａ）に示すように、例えばＣＶＤ法により、チタン窒化物又はタングステン窒化物等の金属窒化物を堆積させる。これにより、スリット４３の内面上、及び、スペース４４の両端部分２６の内面上に、バリアメタル層２７ｂが形成される。バリアメタル層２７ｂは、絶縁層２８の露出面上にも形成される。バリアメタル層２７ｂの厚さは、バリアメタル層２７ａの厚さよりも薄くし、例えば半分以下とし、例えば、２〜３ｎｍ（ナノメートル）とする。
次に、図７（ｂ）に示すように、例えば、原料ガスに六フッ化タングステン（ＷＦ６）を用いたＣＶＤ法により、タングステン（Ｗ）を堆積させる。タングステンの堆積量は、スペース４４内を埋めきり、スリット４３内を埋めきらないような量とする。この結果、スペース４４の両端部分２６内及びスリット４３の内面上に、金属層２９が形成される。
次に、図７（ｃ）に示すように、エッチングを施すことにより、スリット４３の内面上から、金属層２９及びバリアメタル層２７ｂを除去する。このとき、スペース４４の両端部分２６内には金属層２９及びバリアメタル層２７ｂを残留させる。バリアメタル層２７ａ及び２７ｂは、一体化してバリアメタル層２７となる。このようにして、スペース４４内に、バリアメタル層２７、絶縁層２８及び金属層２９からなる電極膜１３が形成される。
次に、図１〜図４に示すように、スリット４３内にシリコン酸化物を埋め込むことにより、シリコン酸化板１８を形成する。次に、積層体１５上にプラグ２３及びビット線２２を形成し、シリコンピラー３０に接続する。このようにして、本実施形態に係る半導体記憶装置１が製造される。
次に、本実施形態の効果について説明する。
本実施形態に係る半導体記憶装置１においては、図３に示すように、電極膜１３の両端部分２６のみにタングステンからなる金属層２９が設けられている。このため、電極膜１３全体に金属層２９を設ける場合と比較して、タングステンに起因する応力を低減し、積層体１５の変形を抑制することができる。従って、半導体記憶装置１は信頼性が高い。
また、ブロック絶縁膜３３はバリアメタル層２７及び絶縁層２８によって金属層２９から離隔されているため、図７（ｂ）に示す工程において、タングステンを堆積させるときに、ＣＶＤ法の原料ガスに含まれるフッ素がブロック絶縁膜３３に接することがなく、また、スペース４４内に充填された原料ガス中のフッ素がブロック絶縁膜３３に到達するためには、絶縁層２８内及びバリアメタル層２７内を拡散して通過する必要がある。このため、フッ素がブロック絶縁膜３３に囲まれた部分内に侵入して、メモリセルトランジスタＭＣを劣化させることを抑制できる。これによっても、半導体記憶装置１の信頼性を向上させることができる。
更に、本実施形態においては、図３に示すように、電極膜１３の両端部分２６におけるバリアメタル層２７の厚さｔａが、中央部分２５におけるバリアメタル層２７の厚さｔｂよりも薄い。このため、中央部分２５においては、バリアメタル層２７を厚く形成して導電性を確保すると共に、両端部分２６においては、金属層２９を厚く形成して導電性を向上させることができる。金属層２９を形成するタングステン等の金属は、バリアメタル層２７を形成する金属窒化物よりも導電性が高く、また、両端部分２６はブロック絶縁膜３３等によって遮られることなくＸ方向に延びているため、金属層２９が電極膜１３全体の導電性に及ぼす影響は大きい。このため、金属層２９を厚く形成することにより、電極膜１３の導電性を効果的に向上させることができる。これにより、半導体記憶装置１の動作速度を向上させることができる。
（第２の実施形態）
次に、第２の実施形態について説明する。
図８は、本実施形態に係る半導体記憶装置を示す断面図である。
図８が示す領域は、第１の実施形態における図３に示す領域に相当する。
図８に示すように、本実施形態に係る半導体記憶装置２は、前述の第１の実施形態に係る半導体記憶装置１（図１〜図４参照）と比較して、電極膜１３の両端部分２６のＺ方向における厚さｔｃが、中央部分２５のＺ方向における厚さｔｄよりも厚い点が異なっている。すなわち、ｔｃ＞ｔｄである。また、第１の実施形態と同様に、両端部分２６に配置されたバリアメタル層２７の厚さｔａは、中央部分２５に配置されたバリアメタル層２７の厚さｔｂよりも薄い。すなわち、ｔａ＜ｔｂである。このため、第１の実施形態と比較して、金属層２９が厚い。換言すれば、絶縁膜１２における電極膜１３の両端部分２６によって挟まれた部分のＺ方向における厚さは、絶縁膜１２における電極膜１３の中央部分２５によって挟まれた部分の厚さよりも薄い。
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図９（ａ）〜（ｃ）、図１０は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。
先ず、前述の第１の実施形態と同様な方法により、図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）に示す工程を実施する。
次に、図９（ａ）に示すように、スリット４３を介して、シリコン酸化物に対する等方性エッチングを施す。これにより、スペース４４の内面におけるバリアメタル層２７ａによって覆われていない領域がリセスされ、スペース４４がＺ方向に拡張される。このとき、絶縁層２８の露出面もリセスされる。
次に、図９（ｂ）に示すように、例えばＣＶＤ法により、チタン窒化物を堆積させる。これにより、スリット４３の内面上、及び、スペース４４の両端部分２６の内面上に、バリアメタル層２７ｂが形成される。バリアメタル層２７ｂはバリアメタル層２７ａよりも薄くし、例えば半分以下とする。
次に、図９（ｃ）に示すように、例えば、原料ガスに六フッ化タングステン（ＷＦ６）を用いたＣＶＤ法により、タングステンを堆積させる。これにより、スペース４４の両端部分２６内及びスリット４３の内面上に、金属層２９が形成される。
次に、図１０に示すように、エッチングを施すことにより、スリット４３の内面上から、金属層２９及びバリアメタル層２７ｂを除去すると共に、スペース４４の両端部分２６内に残留させる。これにより、スペース４４内に電極膜１３が形成される。以後の製造方法は、前述の第１の実施形態と同様である。このようにして、本実施形態に係る半導体記憶装置２が製造される。
次に、本実施形態の効果について説明する。
本実施形態においては、図９（ａ）に示す工程において、スペース４４をＺ方向に拡張しているため、図８に示すように、製造後の半導体記憶装置２においては、電極膜１３の両端部分２６のＺ方向における厚さｔｃが、中央部分２５のＺ方向における厚さｔｄよりも厚い。これにより、前述の第１の実施形態と比較して、金属層２９をより厚くすることができ、電極膜１３の導電性をより一層向上させることができる。
本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
以上説明した実施形態によれば、信頼性が高い半導体記憶装置及びその製造方法を実現することができる。
なお、前述の第１及び第２の実施形態においては、バリアメタル層２７をチタン窒化物等の金属窒化物により形成し、金属層２９をタングステン等の金属により形成する例を示したが、これには限定されず、任意の導電性材料を用いることができる。
また、前述の第１及び第２の実施形態においては、絶縁層２８をシリコン酸化物により形成する例を示したが、これには限定されず、任意の絶縁性材料を用いることができる。また、応力による形状不良及びプロセスガスによる品質の劣化等の不具合を生じなければ、絶縁層２８の替わりに導電層を設けてもよい。更に、絶縁層２８を設ける替わりに、エアギャップを形成してもよい。
更に、前述の第１及び第２の実施形態においては、シリコン基板１０と積層体１５の間にセル下回路９０及びソース電極膜８２が設けられており、シリコンピラー３０の下端がソース電極膜８２に接続されている例を示したが、これには限定されない。例えば、セル下回路９０及びソース電極膜８２は設けられておらず、シリコンピラー３０の下端はシリコン基板１０に接続されていてもよい。この場合は、例えば、シリコン板１８内に、上層配線からシリコン基板１０に対してソース電位を印加する導電部材が設けられていてもよい。
更にまた、前述の第１及び第２の実施形態においては、ブロック絶縁膜３３とシリコン酸化板１８との間に必ず絶縁層２８が配置されている例を示したが、これには限定されない。例えば、プロセス条件によっては、積層体１５の上部ほど、メモリホール４２の直径が大きくなり、スリット４３の幅が広くなる場合があり、この場合は、積層体１５の上部において、スリット４３に最も近いメモリホール４２とスリット４３との距離が短くなる。このため、図６（ｂ）に示す工程において、スリット４３に最も近いブロック絶縁膜３３とスリット４３との間に、絶縁層２８が残留しない場合がある。このような場合であっても、ブロック絶縁膜３３は、少なくともバリアメタル層２７によってＣＶＤ法の原料ガスから離隔されるため、フッ素によるメモリセルトランジスタＭＣの損傷を抑えることができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
１、２：半導体記憶装置、１０：シリコン基板、１０ａ：上面、１１：シリコン酸化膜、１２：シリコン酸化膜、１３：電極膜、１５：積層体、１８：シリコン酸化板、１９：シリコン酸化部材、２２：ビット線、２３：プラグ、２５：中央部分、２６：両端部分、２７、２７ａ、２７ｂ：バリアメタル層、２８：絶縁層、２９：金属層、３０：シリコンピラー、３１：トンネル絶縁膜、３２：電荷蓄積膜、３３：ブロック絶縁膜、３５：コア部材、４１：シリコン窒化膜、４２：メモリホール、４３：スリット、４４：スペース、８１：層間絶縁膜、８２：ソース電極膜、８４：ＳＴＩ、８５：ｎ形ＭＯＳＦＥＴ、８６：ｐ形ＭＯＳＦＥＴ、８７：配線、８８：コンタクト、８９：ビア、９０：セル下回路、ＭＣ：メモリセルトランジスタ、ＳＧＤ：上部選択ゲート線、ＳＧＳ：下部選択ゲート線、ＳＴＤ：上部選択ゲートトランジスタ、ＳＴＳ：下部選択ゲートトランジスタ、ＷＬ：ワード線、ｔａ、ｔｂ、ｔｃ、ｔｄ：厚さ

Claims (9)

  1. 電極膜及び絶縁膜が第１方向に沿って交互に積層された積層体と、
    前記第１方向に延びる半導体部材と、
    前記半導体部材と前記電極膜との間に設けられた電荷蓄積部材と、
    を備え、
    前記電極膜は、
    前記絶縁膜の上面上及び前記絶縁膜の下面上に設けられた第１導電層と、
    前記電極膜の第１部分において前記第１導電層間に設けられ、前記第１導電層とは異なる材料によって形成された第２導電層と、
    を有し、
    前記第１部分における前記第１導電層の厚さは、前記第１部分と前記半導体部材との間に配置された前記電極膜の第２部分における前記第１導電層の厚さよりも薄い半導体記憶装置。
  2. 前記積層体から見て、前記第１方向に対して交差する第２方向に配置された絶縁板をさらに備え、
    前記第２方向において、前記電荷蓄積部材、前記第２部分、前記第１部分、及び、前記絶縁板が、この順に配列された請求項１記載の半導体記憶装置。
  3. 前記第１方向における前記第１部分の厚さは、前記第１方向における前記第２部分の厚さよりも厚い請求項１または２に記載の半導体記憶装置。
  4. 前記絶縁膜における前記第１部分によって挟まれた部分の前記第１方向における厚さは、前記絶縁膜における前記第２部分によって挟まれた部分の前記第１方向における厚さよりも薄い請求項１〜３のいずれか１つに記載の半導体記憶装置。
  5. 前記第２導電層はタングステンを含む請求項１〜４のいずれか１つに記載の半導体記憶装置。
  6. 前記第２部分において前記第１導電層間に設けられた第１絶縁層をさらに備えた請求項１〜５のいずれか１つに記載の半導体記憶装置。
  7. 絶縁膜及び第１膜が第１方向に沿って交互に積層され、内部に前記第１方向に延びる半導体部材が設けられ、前記半導体部材と前記第１膜との間に電荷蓄積部材が設けられた積層体に、前記第１方向に対して交差する第２方向に延びるスリットを形成する工程と、
    前記スリットを介して前記第１膜を除去することにより、前記絶縁膜間にスペースを形成する工程と、
    前記スリットを介して前記スペースの内面上に第３導電層を形成する工程と、
    前記第３導電層における前記スペースの前記スリット側の第１部分に配置された部分を、前記スリットを介して除去する工程と、
    前記第１部分における前記スペースの内面上に、前記スリットを介して、前記第３導電層よりも薄い第４導電層を形成する工程と、
    前記第１部分内に第２導電層を形成する工程と、
    を備えた半導体記憶装置の製造方法。
  8. 前記第３導電層を形成する工程の後、前記スペースにおける前記半導体部材と前記第１部分との間の第２部分内に、第１絶縁層を形成する工程をさらに備え、
    前記第３導電層を除去する工程は、前記第１絶縁層をマスクとしてエッチングを施す工程を有する請求項７記載の半導体記憶装置の製造方法。
  9. 前記第３導電層を除去する工程の後、前記第４導電層を形成する工程の前に、前記スリットを介して前記絶縁膜をエッチングすることにより、前記スペースの前記第１部分を前記第１方向において拡張する工程をさらに備えた請求項７または８に記載の半導体記憶装置の製造方法。
JP2017059927A 2017-03-24 2017-03-24 半導体記憶装置及びその製造方法 Abandoned JP2018163965A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2017059927A JP2018163965A (ja) 2017-03-24 2017-03-24 半導体記憶装置及びその製造方法
US15/686,474 US20180277559A1 (en) 2017-03-24 2017-08-25 Semiconductor memory device and method for manufacturing same
CN201711039381.4A CN108630702A (zh) 2017-03-24 2017-10-30 半导体存储装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017059927A JP2018163965A (ja) 2017-03-24 2017-03-24 半導体記憶装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2018163965A true JP2018163965A (ja) 2018-10-18

Family

ID=63581166

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017059927A Abandoned JP2018163965A (ja) 2017-03-24 2017-03-24 半導体記憶装置及びその製造方法

Country Status (3)

Country Link
US (1) US20180277559A1 (ja)
JP (1) JP2018163965A (ja)
CN (1) CN108630702A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102130558B1 (ko) * 2013-09-02 2020-07-07 삼성전자주식회사 반도체 장치

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017010951A (ja) * 2014-01-10 2017-01-12 株式会社東芝 半導体記憶装置及びその製造方法
JP2015177129A (ja) * 2014-03-17 2015-10-05 株式会社東芝 半導体記憶装置及びその製造方法

Also Published As

Publication number Publication date
US20180277559A1 (en) 2018-09-27
CN108630702A (zh) 2018-10-09

Similar Documents

Publication Publication Date Title
US10147736B2 (en) Semiconductor memory device and method for manufacturing same
US11127754B2 (en) Semiconductor storage device
US8530955B2 (en) Nonvolatile semiconductor memory device and method for manufacturing same
US10622304B2 (en) Storage device including multiple wiring and electrode layers
JP2020035921A (ja) 半導体記憶装置
US10707227B2 (en) Semiconductor device and method for manufacturing the same
US10483277B2 (en) Semiconductor memory device and method for manufacturing the same
US20180269219A1 (en) Semiconductor memory device
US10475806B2 (en) Semiconductor memory device including stacked body with conductivity and insulating members and method for manufacturing the same
US10868040B2 (en) Integrated circuit device and method for manufacturing same
JP2019153626A (ja) 半導体記憶装置
US11871577B2 (en) Semiconductor storage device and manufacturing method thereof
CN113437079A (zh) 存储器器件及其制造方法
JP2019050270A (ja) 半導体記憶装置
JP2020145293A (ja) 半導体装置
US20160276282A1 (en) Semiconductor device and method for manufacturing same
JP2018163965A (ja) 半導体記憶装置及びその製造方法
US11869851B2 (en) Semiconductor storage device
TWI746072B (zh) 半導體記憶裝置及半導體記憶裝置的製造方法
JP2016046269A (ja) 半導体装置および半導体装置の製造方法
US20170243817A1 (en) Semiconductor memory device
US9070740B2 (en) Memory unit, memory unit array and method of manufacturing the same
WO2016143035A1 (ja) 半導体記憶装置
US20220302023A1 (en) Semiconductor device and manufacturing method thereof
JP2023167866A (ja) 半導体記憶装置及びその製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20170620

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20180905

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190314

A762 Written abandonment of application

Free format text: JAPANESE INTERMEDIATE CODE: A762

Effective date: 20190903

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190905