JP2023167866A - 半導体記憶装置及びその製造方法 - Google Patents
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Abstract
Description
<半導体記憶装置の構成>
以下、図面を参照しつつ、本発明の実施形態について説明する。
図1は、本実施形態に係る半導体記憶装置を示す斜視図である。
図2は、本実施形態に係る半導体記憶装置を示す平面図である。
図3は、図2に示すA-A’線による端面図である。
図4は、図2に示すB-B’線による端面図である。
図5(a)及び図5(b)は、本実施形態に係る半導体記憶装置を示す一部拡大端面図であり、図5(a)は図2の領域Cに相当する領域を示し、図5(b)は図3の領域Dに相当する領域を示す。
図6は、本実施形態に係る半導体記憶装置を示す回路図である。
次に、本実施形態に係る半導体記憶装置1の製造方法について説明する。
図7(a)~図21(b)は、本実施形態に係る半導体記憶装置1の製造方法を示す端面図である。
次に、本実施形態の動作について説明する。
図5(b)及び図6に示すように、半導体記憶装置1においては、柱状体40と電極膜31との交差部分毎に、メモリセルトランジスタ100が形成される。メモリセルトランジスタ100においては、ソースピラー41がソースとなり、ドレインピラー42がドレインとなり、半導体部材50がチャネルとなり、電極膜31がゲートとなる。ドレインピラー42にはビット線80から上部半導体ピラー72を介して電位が印加され、ソースピラー41には導電板91から基板10及び下部半導体ピラー22を介して電位が印加される。そして、強誘電体層60の分極の向きを変化させることにより、メモリセルトランジスタ100の閾値を変化させる。これにより、メモリセルトランジスタ100にデータを記憶する。なお、強誘電体層60をドメイン毎に分極させたり、反誘電体材料によって形成することにより、メモリセルトランジスタ100の多値化を図ることも可能である。
次に、本実施形態の効果について説明する。
半導体記憶装置1においては、半導体部材50を電極膜31毎に独立して設けている。これにより、各メモリセルトランジスタ100に対して、1つの半導体部材50が設けられる。換言すれば、複数のメモリセルトランジスタ100が1つの半導体部材50を共有することがない。この結果、Z方向において隣接するメモリセルトランジスタ100間において、リーク電流を低減することができる。これにより、半導体記憶装置1の動作の信頼性が向上する。
図22は、本実施形態に係る半導体記憶装置を示す平面図である。
図22に示すように、本実施形態に係る半導体記憶装置2は、第1の実施形態に係る半導体記憶装置1(図1~図6参照)と比較して、柱状体40を斜めに配置している点が異なっている。
図23(a)及び図23(b)は、本実施形態に係る半導体記憶装置を示す一部拡大端面図である。
図23(a)は図2の領域Cに相当する領域を示し、図23(b)は図3の領域Dに相当する領域を示す。
図24(a)及び図24(b)は、本実施形態に係る半導体記憶装置を示す一部拡大端面図である。
図24(a)は図2の領域Cに相当する領域を示し、図24(b)は図3の領域Dに相当する領域を示す。
図25(a)及び図25(b)は、本実施形態に係る半導体記憶装置を示す一部拡大端面図である。
図25(a)は図2の領域Cに相当する領域を示し、図25(b)は図3の領域Dに相当する領域を示す。
複数の電極膜(31)と複数の絶縁膜(32)が第1方向(Z)に沿って交互に積層された積層体(30)と、
前記積層体内に配置され、前記第1方向に延び、第1導電形(n)である第1半導体ピラー(41)と、
前記積層体内に配置され、前記第1方向に延び、前記第1半導体ピラーから離隔し、第1導電形である第2半導体ピラー(42)と、
前記積層体内に配置され、前記第1方向に延び、前記第1半導体ピラーと前記第2半導体ピラーとの間に配置された絶縁体ピラー(43)と、
前記第1半導体ピラー、前記第2半導体ピラー及び前記絶縁体ピラーを含む柱状体(40)と、前記複数の電極膜(31)との間にそれぞれ配置され、第2導電形(p)である複数の半導体部材(50)と、
各前記電極膜と各前記半導体部材との間に配置された強誘電体層(60)と、
を備え、
前記複数の半導体部材(50)は相互に離隔している半導体記憶装置(1)。
前記柱状体(40)は、前記第1半導体ピラー、前記第2半導体ピラー及び前記絶縁体ピラーのみを含み、
前記絶縁体ピラーは単一の組成の絶縁性材料からなる付記1に記載の半導体記憶装置。
前記絶縁体ピラー(43)は、
前記第1半導体ピラー(41)、前記第2半導体ピラー(42)及び前記半導体部材(50)に接したライナー絶縁膜(43b)と、
前記ライナー絶縁膜を介して前記第1半導体ピラー、前記第2半導体ピラー及び前記半導体部材から離隔したコア金属ピラー(43d)と、
を有する付記1に記載の半導体記憶装置。
前記絶縁体ピラー(43)は、前記第1半導体ピラー(41)、前記第2半導体ピラー(42)及び前記半導体部材(50)に接したライナー絶縁膜(43b)を有し、
前記絶縁体ピラー(43)内には、前記ライナー絶縁膜を介して前記第1半導体ピラー、前記第2半導体ピラー及び前記半導体部材から離隔したエアギャップ(43c)が形成されている付記1に記載の半導体記憶装置。
前記半導体部材の形状は環状である付記1~4のいずれか1つに記載の半導体記憶装置。
前記第1方向(Z)から見た断面(XY)において、前記第1半導体ピラーと前記絶縁体ピラーとの界面(47)と、前記第2半導体ピラーと前記絶縁体ピラーとの界面(48)は、相互に平行な直線である付記1~5のいずれか1つに記載の半導体記憶装置。
基板(10)と、
配線(80)と、
をさらに備え、
前記第1方向において、前記積層体は前記基板と前記配線との間に配置されており、
前記第1半導体ピラー(41)は前記基板に接続されており、
前記第2半導体ピラー(42)は前記配線に接続されている付記1~6のいずれか1つに記載の半導体記憶装置。
前記第1方向(Z)及び前記第1半導体ピラーから前記第2半導体ピラーに向かう第2方向(Y)に沿って拡がり、前記基板に接続され、前記積層体を前記第1方向及び前記第2方向に対して交差した第3方向(X)に沿って分断する導電板(91)と、
前記導電板と前記積層体との間に配置された絶縁板(92)と、
をさらに備えた付記7に記載の半導体記憶装置。
前記導電板(91)を介して前記第1半導体ピラーに任意の電位を印加可能である付記8に記載の半導体記憶装置。
前記配線(80)は複数設けられており、各前記配線は前記第3方向(X)に延び、
前記導電板(91)によって分断された前記積層体の各部分(34)には、複数の前記柱状体(40)が配置されており、
前記複数の柱状体は、第3方向に沿って配列された複数の列(46)に属し、各前記列においては、複数の前記柱状体が前記第2方向(Y)に沿って一列に配列されており、
前記積層体(30)の前記部分(34)に配置された複数の前記列間において、前記第2方向における前記柱状体の位置は相互に異なっており、
前記複数の柱状体の前記第2半導体ピラー(42)は、相互に異なる前記配線(80)に接続されている付記8または9に記載の半導体記憶装置。
前記第1方向(Z)及び前記第1方向に対して直交する第2方向(Y)に沿って拡がり、前記基板(10)に接続され、前記積層体(30)を前記第1方向及び前記第2方向に対して交差した第3方向(X)に沿って分断する導電板(91)と、
前記導電板と前記積層体との間に配置された絶縁板(92)と、
をさらに備え、
前記第1方向から見て、前記柱状体(40)の形状は楕円形であり、その長径(40L)が延びる方向は前記第2方向に対して傾斜している付記7に記載の半導体記憶装置。
前記配線(80)は複数設けられており、各前記配線は前記第3方向(X)に延び、
前記導電板(91)によって分断された前記積層体の各部分(34)には、複数の前記柱状体(40)が配置されており、
前記複数の柱状体は、第3方向に沿って配列された複数の列(46)に属し、各前記列においては、複数の前記柱状体が前記第2方向(Y)に沿って一列に配列されており、
複数の前記列間において、前記第2方向における前記柱状体の位置は相互に異なっており、
前記積層体(30)の前記部分(34)に配置された前記複数の柱状体の前記第2半導体ピラー(42)は、相互に異なる前記配線(80)に接続されている付記11に記載の半導体記憶装置。
複数の犠牲膜(36)と複数の絶縁膜(32)とを第1方向(Z)に沿って交互に積層させることにより、積層体(30)を作製する工程と、
前記積層体に前記第1方向に延びる貫通孔(33)を形成する工程と、
前記貫通孔の側面において前記犠牲膜をエッチングすることにより、凹部(37)を形成する工程と、
前記貫通孔の側面上に第1導電形(p)の半導体層(50a)を形成する工程と、
前記半導体層に対して異方性エッチングを施すことにより、前記半導体層における前記凹部内に配置されていない部分を除去して、前記半導体層における前記凹部内に配置された部分を相互に分断する工程と、
前記貫通孔内に第2導電形(n)の半導体ピラー(45)を形成する工程と、
前記半導体ピラーを前記第1方向に延びる第1半導体ピラー(41)と前記第1方向に延びる第2半導体ピラー(42)に分割する工程と、
前記第1半導体ピラーと前記第2半導体ピラーとの間に、絶縁体ピラー(43)を形成する工程と、
前記犠牲膜(36)を除去する工程と、
前記犠牲膜が除去された後の空間(96)における前記半導体層が露出した面上に強誘電体層(60)を形成する工程と、
前記空間内に電極膜(31)を形成する工程と、
を備えた半導体記憶装置の製造方法。
前記絶縁体ピラーを形成する工程は、前記貫通孔内における前記第1半導体ピラーと前記第2半導体ピラーを除く空間に単一の組成の絶縁性材料を埋め込む工程を有する付記13に記載の半導体記憶装置の製造方法。
前記積層体(30)に、前記第1方向(Z)及び前記第1半導体ピラーから前記第2半導体ピラーに向かう第2方向(Y)に沿って拡がるトレンチ(95)を形成する工程をさらに備え、
前記犠牲膜を除去する工程は、前記トレンチを介して前記犠牲膜をエッチングする工程を有し、
前記強誘電体層を形成する工程は、前記トレンチを介して前記空間(96)の内面上に強誘電体材料を堆積させる工程を有し、
前記電極膜を形成する工程は、
前記トレンチ及び前記空間の内面上に導電性材料を堆積させる工程と、
前記導電性材料に対して異方性エッチングを施すことにより、前記導電性材料における前記トレンチ内に配置された部分を除去する工程と、
を有する付記13又は14に記載の半導体記憶装置の製造方法。
10:基板
20:下部構造体
21:絶縁膜
22:下部半導体ピラー
23:下部選択ゲート電極膜
24:下部選択ゲート絶縁膜
25:ソース側選択トランジスタ
30:積層体
31:電極膜
32:電極間絶縁膜
33:貫通孔
34:部分
36:犠牲膜
37:凹部
40:柱状体
40L:長径
40S:短径
41:ソースピラー
42:ドレインピラー
43:絶縁体ピラー
43a:コア絶縁ピラー
43b:ライナー絶縁膜
43c:エアギャップ
43d:コア金属ピラー
45:半導体ピラー
46:列
47、48:界面
50:半導体部材
50a:半導体層
60:強誘電体層
61:界面絶縁層
70:上部構造体
71:絶縁膜
72:上部半導体ピラー
73:上部選択ゲート電極膜
74:上部選択ゲート絶縁膜
75:ドレイン側選択トランジスタ
80:ビット線
90:ST構造体
91:導電板
92:絶縁板
95:トレンチ
96:空間
100:メモリセルトランジスタ
100a:プリチャージ
101:レジストマスク
102:開口部
Claims (15)
- 複数の電極膜と複数の絶縁膜が第1方向に沿って交互に積層された積層体と、
前記積層体内に配置され、前記第1方向に延び、第1導電形である第1半導体ピラーと、
前記積層体内に配置され、前記第1方向に延び、前記第1半導体ピラーから離隔し、第1導電形である第2半導体ピラーと、
前記積層体内に配置され、前記第1方向に延び、前記第1半導体ピラーと前記第2半導体ピラーとの間に配置された絶縁体ピラーと、
前記第1半導体ピラー、前記第2半導体ピラー及び前記絶縁体ピラーを含む柱状体と、前記複数の電極膜との間にそれぞれ配置され、第2導電形である複数の半導体部材と、
各前記電極膜と各前記半導体部材との間に配置された強誘電体層と、
を備え、
前記複数の半導体部材は相互に離隔している半導体記憶装置。 - 前記柱状体は、前記第1半導体ピラー、前記第2半導体ピラー及び前記絶縁体ピラーのみを含み、
前記絶縁体ピラーは単一の組成の絶縁性材料からなる請求項1に記載の半導体記憶装置。 - 前記絶縁体ピラーは、
前記第1半導体ピラー、前記第2半導体ピラー及び前記半導体部材に接したライナー絶縁膜と、
前記ライナー絶縁膜を介して前記第1半導体ピラー、前記第2半導体ピラー及び前記半導体部材から離隔したコア金属ピラーと、
を有する請求項1に記載の半導体記憶装置。 - 前記絶縁体ピラーは、前記第1半導体ピラー、前記第2半導体ピラー及び前記半導体部材に接したライナー絶縁膜を有し、
前記絶縁体ピラー内には、前記ライナー絶縁膜を介して前記第1半導体ピラー、前記第2半導体ピラー及び前記半導体部材から離隔したエアギャップが形成されている請求項1に記載の半導体記憶装置。 - 前記半導体部材の形状は環状である請求項1~4のいずれか1つに記載の半導体記憶装置。
- 前記第1方向から見た断面において、前記第1半導体ピラーと前記絶縁体ピラーとの界面と、前記第2半導体ピラーと前記絶縁体ピラーとの界面は、相互に平行な直線である請求項1~4のいずれか1つに記載の半導体記憶装置。
- 基板と、
配線と、
をさらに備え、
前記第1方向において、前記積層体は前記基板と前記配線との間に配置されており、
前記第1半導体ピラーは前記基板に接続されており、
前記第2半導体ピラーは前記配線に接続されている請求項1~4のいずれか1つに記載の半導体記憶装置。 - 前記第1方向及び前記第1半導体ピラーから前記第2半導体ピラーに向かう第2方向に沿って拡がり、前記基板に接続され、前記積層体を前記第1方向及び前記第2方向に対して交差した第3方向に沿って分断する導電板と、
前記導電板と前記積層体との間に配置された絶縁板と、
をさらに備えた請求項7に記載の半導体記憶装置。 - 前記導電板を介して前記第1半導体ピラーに任意の電位を印加可能である請求項8に記載の半導体記憶装置。
- 前記配線は複数設けられており、各前記配線は前記第3方向に延び、
前記導電板によって分断された前記積層体の各部分には、複数の前記柱状体が配置されており、
前記複数の柱状体は、第3方向に沿って配列された複数の列に属し、各前記列においては、複数の前記柱状体が前記第2方向に沿って一列に配列されており、
複数の前記列間において、前記第2方向における前記柱状体の位置は相互に異なっており、
前記積層体の前記部分に配置された前記複数の柱状体の前記第2半導体ピラーは、相互に異なる前記配線に接続されている請求項8に記載の半導体記憶装置。 - 前記第1方向及び前記第1方向に対して直交する第2方向に沿って拡がり、前記基板に接続され、前記積層体を前記第1方向及び前記第2方向に対して交差した第3方向に沿って分断する導電板と、
前記導電板と前記積層体との間に配置された絶縁板と、
をさらに備え、
前記第1方向から見て、前記柱状体の形状は楕円形であり、その長径が延びる方向は前記第2方向に対して傾斜している請求項7に記載の半導体記憶装置。 - 前記配線は複数設けられており、各前記配線は前記第3方向に延び、
前記導電板によって分断された前記積層体の各部分には、複数の前記柱状体が配置されており、
前記複数の柱状体は、第3方向に沿って配列された複数の列に属し、各前記列においては、複数の前記柱状体が前記第2方向に沿って一列に配列されており、
複数の前記列間において、前記第2方向における前記柱状体の位置は相互に異なっており、
前記積層体の前記部分に配置された前記複数の柱状体の前記第2半導体ピラーは、相互に異なる前記配線に接続されている請求項11に記載の半導体記憶装置。 - 複数の犠牲膜と複数の絶縁膜とを第1方向に沿って交互に積層させることにより、積層体を作製する工程と、
前記積層体に前記第1方向に延びる貫通孔を形成する工程と、
前記貫通孔の側面において前記犠牲膜をエッチングすることにより、凹部を形成する工程と、
前記貫通孔の側面上に第1導電形の半導体層を形成する工程と、
前記半導体層に対して異方性エッチングを施すことにより、前記半導体層における前記凹部内に配置されていない部分を除去して、前記半導体層における前記凹部内に配置された部分を相互に分断する工程と、
前記貫通孔内に第2導電形の半導体ピラーを形成する工程と、
前記半導体ピラーを前記第1方向に延びる第1半導体ピラーと前記第1方向に延びる第2半導体ピラーに分割する工程と、
前記第1半導体ピラーと前記第2半導体ピラーとの間に、絶縁体ピラーを形成する工程と、
前記犠牲膜を除去する工程と、
前記犠牲膜が除去された後の空間における前記半導体層が露出した面上に強誘電体層を形成する工程と、
前記空間内に電極膜を形成する工程と、
を備えた半導体記憶装置の製造方法。 - 前記絶縁体ピラーを形成する工程は、前記貫通孔内における前記第1半導体ピラーと前記第2半導体ピラーを除く空間に単一の組成の絶縁性材料を埋め込む工程を有する請求項13に記載の半導体記憶装置の製造方法。
- 前記積層体に、前記第1方向及び前記第1半導体ピラーから前記第2半導体ピラーに向かう第2方向に沿って拡がるトレンチを形成する工程をさらに備え、
前記犠牲膜を除去する工程は、前記トレンチを介して前記犠牲膜をエッチングする工程を有し、
前記強誘電体層を形成する工程は、前記トレンチを介して前記空間の内面上に強誘電体材料を堆積させる工程を有し、
前記電極膜を形成する工程は、
前記トレンチ及び前記空間の内面上に導電性材料を堆積させる工程と、
前記導電性材料に対して異方性エッチングを施すことにより、前記導電性材料における前記トレンチ内に配置された部分を除去する工程と、
を有する請求項13に記載の半導体記憶装置の製造方法。
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2023
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