WO2016143035A1 - 半導体記憶装置 - Google Patents

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WO2016143035A1
WO2016143035A1 PCT/JP2015/056843 JP2015056843W WO2016143035A1 WO 2016143035 A1 WO2016143035 A1 WO 2016143035A1 JP 2015056843 W JP2015056843 W JP 2015056843W WO 2016143035 A1 WO2016143035 A1 WO 2016143035A1
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semiconductor
contact
memory device
pillar
semiconductor memory
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Application number
PCT/JP2015/056843
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坂本　渉
竜也 加藤
優太 渡辺
関根　克行
岩本　敏幸
史隆 荒井
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株式会社 東芝
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Definitions

  • Embodiments relate to a semiconductor memory device.
  • NAND flash memories have increased the degree of integration by reducing the planar structure and reduced the bit cost, but the miniaturization of the planar structure is approaching the limit. Therefore, in recent years, a technique for stacking memory cells in the vertical direction has been proposed. However, in such a stacked memory device, ease of manufacture and product reliability are problems.
  • An object of the embodiment is to provide a semiconductor memory device that is easy to manufacture and highly reliable.
  • the semiconductor memory device includes first and second semiconductor pillars extending in a first direction and arranged along a second direction intersecting the first direction, and the first semiconductor pillars.
  • First and second wirings provided between the second semiconductor pillars and extending in a third direction intersecting both the first direction and the second direction; and the first semiconductor pillars;
  • a first electrode provided between the first wiring, a second electrode provided between the second semiconductor pillar and the second wiring, and extending in the second direction,
  • Each of the third and fourth wirings passing through both the region directly above the first semiconductor pillar and the region immediately above the second semiconductor pillar, and the first semiconductor pillar is in contact with the third wiring.
  • the first contact made and the second semiconductor pillar, and the fourth contact Comprising a second contact connected to the wiring, a.
  • FIG. 1A is a plan view showing the semiconductor memory device according to the first embodiment
  • FIG. 1B is a cross-sectional view taken along line A-A ′ shown in FIG. 2A is a partially enlarged sectional view corresponding to the region A in FIG. 1A
  • FIG. 2B is a partially enlarged sectional view showing a region B in FIG. 1B
  • FIG. 3 is a perspective view showing the periphery of the contact of the semiconductor memory device according to the first embodiment.
  • 4A is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the first embodiment
  • FIG. 4B is a cross-sectional view taken along the line AA ′ shown in FIG. is there.
  • FIG. 5A is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the first embodiment
  • FIG. 5B is a cross-sectional view taken along the line AA ′ shown in FIG. is there.
  • FIG. 6A is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the first embodiment
  • FIG. 6B is a cross-sectional view taken along line AA ′ shown in FIG. is there.
  • FIG. 7A is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the first embodiment
  • FIG. 7B is a cross-sectional view taken along the line AA ′ shown in FIG. is there.
  • FIG. 8 is a cross-sectional view illustrating the method of manufacturing the semiconductor memory device according to the first embodiment.
  • FIG. 9 is a cross-sectional view illustrating the method of manufacturing the semiconductor memory device according to the first embodiment.
  • FIG. 10 is a cross-sectional view illustrating the method of manufacturing the semiconductor memory device according to the first embodiment.
  • FIG. 11 is a cross-sectional view illustrating the method of manufacturing the semiconductor memory device according to the first embodiment.
  • FIG. 12 is a cross-sectional view illustrating the method of manufacturing the semiconductor memory device according to the first embodiment.
  • FIG. 13 is a cross-sectional view illustrating the method of manufacturing the semiconductor memory device according to the first embodiment.
  • FIG. 14 is a cross-sectional view illustrating the method of manufacturing the semiconductor memory device according to the first embodiment.
  • FIG. 15A is a plan view showing a semiconductor memory device according to the second embodiment, and FIG.
  • FIG. 15B is a cross-sectional view taken along line A-A ′ shown in FIG.
  • FIG. 16 is a perspective view showing the periphery of a contact of the semiconductor memory device according to the second embodiment.
  • FIG. 17A is a plan view showing a semiconductor memory device according to the third embodiment
  • FIG. 17B is a cross-sectional view taken along line A-A ′ shown in FIG.
  • FIG. 18 is a cross-sectional view showing a semiconductor memory device according to the fourth embodiment.
  • FIG. 19 is a cross-sectional view showing a semiconductor memory device according to the fifth embodiment.
  • FIG. 20 is a cross-sectional view illustrating the method of manufacturing the semiconductor memory device according to the fifth embodiment.
  • FIG. 1A is a plan view showing the semiconductor memory device according to this embodiment
  • FIG. 1B is a cross-sectional view taken along the line AA ′ shown in FIG. 2A is a partially enlarged sectional view corresponding to the region A in FIG. 1A
  • FIG. 2B is a partially enlarged sectional view showing a region B in FIG. 1B
  • FIG. 3 is a perspective view showing the periphery of the contact of the semiconductor memory device according to the present embodiment.
  • the semiconductor memory device 1 includes a silicon substrate 10.
  • a silicon substrate 10 In this specification, for convenience of explanation, an XYZ orthogonal coordinate system is adopted in this specification. Two directions parallel to and orthogonal to the upper surface of the silicon substrate 10 are defined as “X direction” and “Y direction”, and a direction perpendicular to the upper surface is defined as “Z direction”.
  • a plurality of silicon pillars 21 are provided on the silicon substrate 10. The silicon pillars 21 are arranged in a matrix along the X direction and the Y direction. Each silicon pillar 21 has a quadrangular prism shape extending in the Z direction. The lower end of the silicon pillar 21 is connected to the silicon substrate 10. Note that the silicon pillar 21 may be thinner toward the lower side, that is, closer to the silicon substrate 10.
  • a contact 22 is provided on the silicon pillar 21.
  • the contact 22 is made of a metal such as tungsten (W).
  • the shape of the contact 22 is, for example, an inverted long truncated cone. That is, the central axis of the contact 22 extends in the Z direction, and the shape of the contact 22 is an oval shape with the X direction as the major axis direction and the Y direction as the minor axis direction when viewed from the Z direction. Further, the major axis and the minor axis of the contact 22 become smaller toward the lower side.
  • Both the upper surface 22b and the lower surface 22a of the contact 22 are oval, and the area of the lower surface 22a is smaller than the area of the upper surface 22b.
  • the upper surface 22b and the lower surface 22a are similar.
  • a part of the lower surface 22 a of the contact 22 is in contact with a part of the upper surface of the silicon pillar 21, whereby the contact 22 is connected to the silicon pillar 21.
  • the major axis of the lower surface 22 a of the contact 22, that is, the length in the X direction is longer than the length in the X direction on the upper surface of the silicon pillar 21. Therefore, in the X direction, the lower surface of the contact 22 protrudes from the upper surface of the silicon pillar 21 to both sides in the X direction.
  • the short diameter of the lower surface 22 a of the contact 22, that is, the length in the Y direction is shorter than the length in the Y direction on the upper surface of the silicon pillar 21. Therefore, in the Y direction, the lower surface 22 a of the contact 22 is in contact with only a part of the upper surface of the silicon pillar 21.
  • the lower surface 22a of the contact 22 is in contact with a region on one side in the Y direction on the upper surface of the silicon pillar 21, for example, in contact with a region including an edge extending in the X direction. Then, along the X direction, the contacts 22 are alternately arranged on one end and the other end of the silicon pillar 21 in the Y direction.
  • a plurality of bit lines 23 extending in the X direction are provided on the contact 22.
  • the bit line 23 is formed of a metal such as tungsten.
  • the width of the bit line 23, that is, the length in the Y direction is approximately the same as the short diameter of the upper surface 22b of the contact 22, that is, the length in the Y direction.
  • the upper surface 22 b of the contact 22 is in contact with the lower surface of the bit line 23, whereby the contact 22 is connected to the bit line 23.
  • bit lines 23 are provided for each column of the silicon pillars 21 arranged along the X direction. Two adjacent bit lines 23 pass through a region immediately above both ends in the Y direction of the silicon pillars 21 arranged in a line along the X direction. Each silicon pillar 21 is connected to one bit line 23 via one contact 22. Thereby, two silicon pillars 21 adjacent in the X direction are connected to mutually different bit lines 23. In other words, the two contacts 22 connected to the two adjacent bit lines 23 are arranged at different positions in both the X direction and the Y direction. Such an arrangement of the contacts 22 is called “double staggered”.
  • FIGS. 15A and 17A are diagrams showing an outline of the apparatus, mainly some conductive members are schematically drawn, and other portions are drawn in a simplified manner.
  • the bit line 23 is indicated by a two-dot chain line in order to make the drawing easier to see.
  • the silicon pillar 21 is shown in gray. The same applies to FIGS. 15A and 17A described later.
  • a plurality of word lines 25 extending in the Y direction are provided on the silicon substrate 10.
  • the word line 25 is formed of a metal such as tungsten.
  • the word lines 25 are arranged in a line along the Z direction.
  • a plurality of silicon pillars 21 arranged in a line along the Y direction and a plurality of word lines 25 arranged in a line along the Z direction on both sides in the X direction constitute one unit.
  • one silicon pillar 21 and two word lines 25 are alternately arranged along the X direction.
  • One source electrode 26 is provided for each of several unit units.
  • the source electrode 26 has a plate shape that extends along the YZ plane, and is disposed between two adjacent unit units. The lower end of the source electrode 26 is connected to the silicon substrate 10.
  • a floating gate electrode 28 is provided between each silicon pillar 21 and each word line 25.
  • the shape of the floating gate electrode 28 is a rod shape extending in the Y direction.
  • the floating gate electrode 28 is a conductive member that is insulated from the surroundings and accumulates electric charges, and is formed of, for example, polysilicon (Si).
  • Si polysilicon
  • a tunnel insulating film 31 is provided around the silicon pillar 21.
  • the tunnel insulating film 31 is a film that allows a tunnel current to flow when a predetermined voltage within the drive voltage range of the semiconductor memory device 1 is applied.
  • a single layer silicon oxide film, a silicon oxide layer, a silicon oxide layer, It is a three-layer film composed of a nitride layer and a silicon oxide layer.
  • the shape of the tunnel insulating film 31 is a pipe shape extending in the Z direction along the side surface of the silicon pillar 21. A part of the tunnel insulating film 31 is disposed between the silicon pillar 21 and the floating gate electrode 28.
  • the word line 25 is provided with a main body portion 25a made of, for example, tungsten and a barrier metal layer 25b made of, for example, titanium nitride (TiN).
  • the main body 25a has a strip shape extending in the Y direction.
  • the barrier metal layer 25b covers the side surface of the main body portion 25a on the floating gate electrode 28 side, the upper surface of the main body portion 25a, and the lower surface of the main body portion 25a.
  • a block insulating film 32 is provided on the side surface of the word line 25 on the floating gate electrode 28 side and on the upper and lower surfaces of the word line 25.
  • the shape of the block insulating film 41 in the XZ section is a C shape that wraps around the word line 25.
  • the block insulating film 32 is a film that does not substantially flow current even when a voltage within the range of the driving voltage of the semiconductor memory device 1 is applied.
  • the entire dielectric constant is higher than the dielectric constant of silicon oxide. It is a high dielectric constant film.
  • the dielectric constant of the block insulating film 32 is higher than the dielectric constant of the tunnel insulating film 31.
  • HfO 2 hafnium oxide
  • SiO 2 silicon oxide
  • HfSiO hafnium silicon oxide
  • a body part 21a including a central axis and a cover layer 21b covering the side surface of the body part 21a are provided.
  • the body part 21a and the cover layer 21b are in contact with each other.
  • the lower end of the body portion 21 a is in contact with the silicon substrate 10, and the lower end of the cover layer 21 b is not in contact with the silicon substrate 10.
  • An impurity diffusion layer 10a is formed in a portion of the silicon substrate 10 in contact with the body portion 21a.
  • an impurity diffusion layer 10b is formed in a portion where the source electrode 26 is in contact with the silicon substrate 10.
  • a band-shaped interlayer insulating film 35 made of, for example, silicon oxide and extending in the Y direction is provided between the block insulating films 32 adjacent in the Z direction.
  • a space between the word lines 25 adjacent in the X direction, between the block insulating films 32 adjacent in the X direction, and between the interlayer insulating films 35 adjacent in the X direction, where the silicon pillar 21 is not provided. Is provided with a plate-like insulating member 36 made of, for example, silicon oxide and extending along the YZ plane. The interval between the insulating members 36 adjacent in the X direction is longer than the length in the X direction of the lower surface 22a of the contact 22 to which the silicon pillar 21 sandwiched between these insulating members 36 is connected.
  • an insulating member 37 made of, for example, silicon oxide is provided between the tunnel insulating films 31 adjacent in the Y direction.
  • a transistor including one floating gate electrode 28 is formed at each intersection of the silicon pillar 21 and the word line 25, and this functions as a memory cell.
  • a NAND string in which a plurality of memory cells are connected in series is connected between the bit line 23 and the silicon substrate 10.
  • FIG. 4A to 7B are cross-sectional views showing a method for manufacturing the semiconductor memory device according to this embodiment.
  • FIG. 4B is a cross-sectional view taken along line AA ′ shown in FIG. The same applies to the other figures.
  • 8 to 14 are cross-sectional views showing the method for manufacturing the semiconductor memory device according to this embodiment.
  • a silicon substrate 10 is prepared.
  • an interlayer insulating film 35 made of, for example, silicon oxide and a sacrificial film 41 made of, for example, silicon nitride are alternately stacked on the silicon substrate 10 to form a stacked body 42.
  • An etching stopper film 43 made of, for example, silicon nitride or polysilicon is formed on the stacked body 42.
  • a plurality of memory trenches 45 extending in the Y direction are formed in the etching stopper film 43 and the stacked body 42.
  • the etching stopper film 43 and the stacked body 42 are passed through the memory trench 45, and the silicon substrate 10 is exposed on the bottom surface of the memory trench 45.
  • an insulating member 37 made of, for example, silicon oxide is embedded in the memory trench 45.
  • a mask 60 in which line and space patterns extending in the X direction are arranged along the Y direction is formed on the etching stopper film 43.
  • the insulating member 37 is selectively removed by performing anisotropic etching such as RIE (Reactive Ion Etching) using the mask 60 and the etching stopper film 43 as a mask.
  • RIE Reactive Ion Etching
  • a memory hole 46 is formed in the memory trench 45.
  • the silicon substrate 10 is exposed on the bottom surface of the memory hole 46.
  • the mask 60 and the etching stopper film 43 are removed.
  • isotropic etching is performed on the sacrificial film 41 through the memory hole 46.
  • wet etching using hot phosphoric acid as an etchant is performed.
  • the portion of the sacrificial film 41 exposed on the side surface of the memory hole 46 is removed.
  • a recess 47 is formed on the side surface of the memory hole 46 facing the X direction. 8 to 14 described later show a region corresponding to the region C in FIG. 7B.
  • a thermal oxidation process is performed to form a stopper layer 49 made of silicon oxide on the exposed surface of the sacrificial film 41 in the recess 47.
  • the stopper layer 49 may be formed by depositing silicon oxide by a CVD (chemical vapor deposition) method or the like.
  • amorphous silicon is deposited by, for example, a CVD method to form a silicon film 51 on the inner surface of the memory hole 46.
  • the silicon film 51 is also embedded in the recess 47.
  • the silicon film 51 is etched back to leave a portion of the silicon film 51 disposed in the recess 47 and a portion disposed outside the recess 47. Remove. Thereby, the silicon film 51 is divided for each sacrificial film 41 in the Z direction.
  • a silicon oxide is deposited, for example, by a CVD method or the like to form a tunnel insulating film 31 on the inner surface of the memory hole 46.
  • amorphous silicon is deposited by a CVD method or the like to form the cover layer 21 b on the tunnel insulating film 31. At this time, the cover layer 21 b does not fill the entire memory hole 46.
  • anisotropic etching such as RIE is performed on the cover layer 21b and the tunnel insulating film 31.
  • the cover layer 21b and the tunnel insulating film 31 are removed from the bottom surface of the memory hole 46, and the silicon substrate 10 is exposed.
  • the portion of the tunnel insulating film 31 that is disposed on the side surface of the memory hole 46 is protected by the cover layer 21b, and thus is not easily damaged by anisotropic etching.
  • impurities such as arsenic (As) and phosphorus (P) are ion-implanted over the entire surface.
  • the impurity diffusion layer 10a is formed in the portion of the silicon substrate 10 that is open to the bottom surface of the memory hole 46.
  • amorphous silicon is deposited by a CVD method or the like, and the body portion 21 a is embedded in the memory hole 46.
  • the lower end of the body portion 21 a is in contact with the impurity diffusion layer 10 a of the silicon substrate 10.
  • the silicon pillar 21 is formed by the cover layer 21b and the body portion 21a.
  • RIE is performed to form slits 53 extending in the Y direction at portions between the memory trenches 46 in the stacked body 42.
  • the laminated body 42 is passed through the slit 53.
  • isotropic etching using the stopper layer 49 as a stopper is performed on the sacrificial film 41 (see FIG. 11) through the slit 53.
  • wet etching using hot phosphoric acid as an etchant is performed.
  • the sacrificial film 41 is removed, and a recess 54 extending in the Y direction is formed on the side surface of the slit 53.
  • a stopper layer 49 is exposed on the inner surface of the recess 54.
  • wet etching using, for example, DHF (diluted hydrofluoric acid) as an etchant is performed through the slit 53 and the concave portion 54 to form silicon oxide from the upper surface of the concave portion 54.
  • the stopper layer 49 (see FIG. 12) is removed.
  • the silicon film 51 is exposed on the inner surface of the recess 54.
  • a part of the interlayer insulating film 35 made of silicon oxide is also removed, and the length of the recess 54 in the Z direction is increased.
  • hafnium silicon oxide (HfSiO) is deposited through slits 53 and recesses 54 to form hafnium silicon oxide layer 32c, and silicon oxide (SiO 2 ) is deposited.
  • a silicon oxide layer 32b is formed, and hafnium oxide (HfO 2 ) is deposited, thereby forming a hafnium oxide layer 32a.
  • the block insulating film 32 is formed on the inner surfaces of the slit 53 and the recess 54. At this time, the block insulating film 32 is made not to fill the entire recess 54.
  • TiN titanium nitride
  • the barrier metal layer 25 b is formed on the side surface of the block insulating film 32.
  • tungsten is deposited in the slit 53 and the recess 54 by, for example, a CVD method.
  • the main body 25a is formed on the side surface of the barrier metal layer 25b.
  • the main body 25 a is embedded in the entire recess 54. In this manner, the word line 25 including the barrier metal layer 25b and the main body 25a is formed in the slit 53 and the recess 54.
  • the word line 25 is etched back through the slit 53.
  • a portion of the word line 25 disposed in the recess 54 remains, and a portion disposed outside the recess 54 is removed.
  • the block insulating film 32 is etched back through the slit 53.
  • the portion of the block insulating film 32 disposed in the recess 54 remains, and the portion disposed outside the recess 54 is removed.
  • the block insulating film 32 is also divided for each recess 54.
  • the insulating member 36 is embedded in the slit 53 by depositing silicon oxide.
  • a slit extending in the Y direction and reaching the silicon substrate 10 is formed in a part of the insulating members 36.
  • impurities such as arsenic or phosphorus are ion-implanted over the entire surface, thereby forming an impurity diffusion layer 10b in the exposed portion of the bottom surface of the slit in the silicon substrate 10.
  • a conductive material such as tungsten is embedded in the slit to form the source electrode 26.
  • the source electrode 26 is in contact with the impurity diffusion layer 10 b of the silicon substrate 10.
  • the laminated structure 70 is formed on the silicon substrate 10.
  • a plurality of silicon pillars 21 extending in the Z direction are arranged in a matrix along the X direction and the Y direction, and a plurality of word lines 25 extending in the Y direction are interposed between the silicon pillars 21.
  • the floating gate electrodes 28 are arranged between the silicon pillars 21 and the word lines 25, arranged in a matrix along the X and Z directions.
  • a source electrode 26 that extends along the YZ plane and whose lower end is connected to the silicon substrate 10 is disposed. On the upper surface of the laminated structure 70, the upper surface of the silicon pillar 21 is exposed.
  • an interlayer insulating film 71 is formed on the laminated structure 70, and a contact hole 72 is formed in the interlayer insulating film 71.
  • the contact holes 72 are formed for each silicon pillar 21 and are arranged in a staggered manner as a whole. That is, the plurality of contact holes 72 arranged in a line along the Y direction are formed in a region immediately above one end portion in the Y direction of the plurality of silicon pillars 21 arranged in a line along the Y direction. Further, the contact hole 72 belonging to the adjacent row as viewed from the row of contact holes 72 is formed in the region immediately above the other end portion of each silicon pillar 21 in the Y direction.
  • a barrier metal layer (not shown) made of titanium nitride is formed on the inner surface of the contact hole 72, and a metal material such as tungsten is embedded in the contact hole 72, thereby making contact in the contact hole 72. 22 is formed.
  • the lower surface of each contact 22 is in contact with the upper surface of each silicon pillar 21, and each contact 22 is connected to the silicon pillar 21.
  • bit lines 23 extending in the X direction are formed on the interlayer insulating film 71 and the contacts 22.
  • the two adjacent bit lines 23 pass through the regions immediately above both ends of each silicon pillar 21 in the Y direction.
  • each bit line 23 is connected to the contacts 22 arranged in a line along the X direction.
  • each bit line 23 is connected to the silicon pillars 21 arranged every other line along the X direction via the contacts 22.
  • the semiconductor memory device 1 according to this embodiment is manufactured through a normal process.
  • the arrangement period of the silicon pillars 21 in the Y direction can be made twice the arrangement period of the bit lines 23. For this reason, process conditions can be relaxed in processing with a high aspect ratio for forming the silicon pillar 21.
  • the line-and-space arrangement period of the mask 60 can be doubled the arrangement period of the bit lines 23, and the mask 60 is formed and the mask 60 is used as a mask. Anisotropic etching is facilitated.
  • the distance between the contacts 22 is made longer than in the case where the contacts 22 are arranged in a matrix along the X and Y directions. be able to. Thereby, formation of the contacts 22 is facilitated, and a short circuit between the contacts 22 can be suppressed.
  • the interval between the insulating members 36 adjacent in the X direction is made longer than the length in the X direction of the lower surface 22a of the contact 22 to which the silicon pillar 21 sandwiched between these insulating members 36 is connected. ing. Thereby, it is possible to suppress the contact 22 disposed in the vicinity of the source electrode 26 from coming into contact with the source electrode 26.
  • a plurality of memory cells sharing one word line 25 are set as one page, and a data write operation or a read operation is performed in page units. For this reason, when a predetermined potential is applied to the bit line 23 connected to the selected memory cell, a fixed potential is applied to the adjacent bit lines 23. Accordingly, the bit line 23 to which a predetermined potential is applied can be sandwiched between the bit lines 23 to which a fixed potential is applied and electromagnetically shielded. As a result, it is possible to suppress the generation of noise due to the potential change of the selected bit line 23 and to reduce the influence of the external electric field change on the selected bit line 23. For this reason, the operation of the semiconductor memory device 1 is stabilized.
  • FIG. 15A is a plan view showing the semiconductor memory device according to this embodiment
  • FIG. 15B is a cross-sectional view taken along line AA ′ shown in FIG.
  • FIG. 16 is a perspective view showing the periphery of a contact in the semiconductor memory device according to the present embodiment.
  • the semiconductor memory device 2 according to this embodiment is the same as the semiconductor memory device 1 according to the first embodiment described above (see FIGS. 1A and 1B).
  • an insulating member 81 extending in the Z direction is provided in the space surrounded by the tunnel insulating film 31.
  • the insulating member 81 divides the portion of the silicon pillar 21 excluding the lower end portion into two portions 21d separated in the X direction.
  • the two portions 21 d are connected to the silicon substrate 10 with their lower ends connected to each other, and their upper ends are connected to the same contact 22.
  • the lower end portion of the silicon pillar 21 may also be divided into two parts. However, also in this case, the upper end of each part is connected to the same contact 22.
  • the silicon pillar 21 is divided into two portions 21d for each word line 25, the memory cell formed for each closest portion between the portion 21d and the word line 25 is replaced with the same silicon pillar. 21 can be separated from the memory cell formed on the opposite side of the X direction. Thereby, the stability of operation is further improved.
  • Other configurations, manufacturing methods, operations, and effects in the present embodiment are the same as those in the first embodiment described above.
  • FIG. 17A is a plan view showing the semiconductor memory device according to this embodiment
  • FIG. 17B is a cross-sectional view taken along line AA ′ shown in FIG.
  • the silicon pillars 21 arranged in a line along the X direction are mutually connected in the Y direction.
  • a plurality of contacts 22 having three different positions are provided.
  • three bit lines 23 are provided so as to pass through a region immediately above the silicon pillars 21 arranged in a line along the X direction.
  • the arrangement period of the silicon pillars 21 and the arrangement period of the contacts 22 in the Y direction are three times the arrangement period of the bit lines 23.
  • such an arrangement form of the contacts 22 is referred to as “triple staggered”.
  • a contact 22_1 is provided in a region immediately above one end in the Y direction of the silicon pillar 21_1.
  • a bit line 23_1 extending in the X direction is provided so as to pass the region immediately above.
  • the silicon pillar 21_1 is connected to the bit line 23_1 via the contact 22_1.
  • a contact 22_2 is provided in a region immediately above the center of the silicon pillar 21_2 in the Y direction, and a bit line 23_2 is provided so as to pass through the region directly above. Accordingly, the silicon pillar 21_2 is connected to the bit line 23_2 through the contact 22_2.
  • a contact 22_3 is provided in a region immediately above the other end portion in the Y direction of the silicon pillar 21_3, and a bit line 23_3 is provided so as to pass through the region directly above.
  • the silicon pillar 21_3 is connected to the bit line 23_3 through the contact 22_3.
  • the structure of such a basic unit is repeatedly arranged along the X direction and the Y direction.
  • the arrangement period of the silicon pillars 21 in the Y direction can be three times the arrangement period of the bit lines 23.
  • the process with a high aspect ratio for forming the silicon pillar 21 can be made still easier.
  • the interval between the contacts 22 can be further increased.
  • Other configurations, manufacturing methods, operations, and effects in the present embodiment are the same as those in the first embodiment described above.
  • FIG. 18 is a cross-sectional view showing the semiconductor memory device according to this embodiment.
  • the cell source line 15 is provided between the silicon substrate 10 and the silicon pillar 21.
  • the cell source line 15 for example, a polysilicon layer 15a, a tungsten layer 15b, and a polysilicon layer 15c are stacked in this order.
  • the lower end of the silicon pillar 21 and the lower end of the source electrode 26 are connected not to the silicon substrate 10 but to the cell source line 15.
  • an insulating film 11 made of, for example, silicon oxide is provided.
  • the cell source line 15 is insulated from the silicon substrate 10 by the insulating film 11.
  • Other configurations, manufacturing methods, operations, and effects in the present embodiment are the same as those in the first embodiment described above.
  • FIG. 19 is a cross-sectional view showing the semiconductor memory device according to this embodiment.
  • a silicon epitaxial layer 12 is provided between the silicon substrate 10 and the silicon pillar 21. Further, the floating gate electrode 28 is not provided on both sides of the silicon epitaxial layer 12 in the X direction, and only one word line 25a is provided. The width of the word line 25a in the X direction is the combined width of the word line 25 and the floating gate electrode 28 in the other stages.
  • FIG. 20 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to this embodiment.
  • the steps shown in FIGS. 4 to 6 are performed.
  • the silicon epitaxial layer 12 is formed using the silicon substrate 10 as a seed.
  • the position of the upper surface of the silicon epitaxial layer 12 is the position between the first stage sacrificial film 41 and the second stage sacrificial film 41 from the bottom.
  • the lowermost recess 47 is not formed below the memory hole 46, and the lowermost floating gate electrode 28 is not formed.
  • the lowermost recess 54 reaches the silicon epitaxial layer 12.
  • the semiconductor memory device 5 according to the present embodiment can be manufactured by the same method as in the first embodiment.
  • Other configurations, manufacturing methods, operations, and effects in the present embodiment are the same as those in the first embodiment described above.
  • n is an integer of 2 or more
  • the configuration of the “n-run staggered” semiconductor memory device can be expressed as follows.
  • n contacts 22 are provided on n silicon pillars 21 arranged in a line along the X direction, and the Y of these n contacts 22 is Y. The positions in the directions are different from each other.
  • n bit lines 23 extending in the X direction all pass directly above the respective silicon pillars 21.
  • Each silicon pillar 21 is connected to each bit line 23 via each contact 22.

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Abstract

　実施形態に係る半導体記憶装置は、第１方向に延び、前記第１方向に対して交差した第２方向に沿って配列された第１及び第２の半導体ピラーと、前記第１の半導体ピラーと前記第２の半導体ピラーとの間に設けられ、前記第１方向及び前記第２方向の双方に対して交差した第３方向に延びる第１及び第２の配線と、前記第１の半導体ピラーと前記第１の配線との間に設けられた第１の電極と、前記第２の半導体ピラーと前記第２の配線との間に設けられた第２の電極と、前記第２方向に延び、それぞれが前記第１の半導体ピラーの直上域及び第２の半導体ピラーの直上域の双方を通過する第３及び第４の配線と、前記第１の半導体ピラーに接し、前記第３の配線に接続された第１コンタクトと、前記第２の半導体ピラーに接し、前記第４の配線に接続された第２コンタクトと、を備える。

Description

半導体記憶装置
　実施形態は、半導体記憶装置に関する。
　従来より、ＮＡＮＤフラッシュメモリは、平面構造の微細化により集積度を増加させ、ビットコストを低減させてきたが、平面構造の微細化は限界に近づきつつある。そこで、近年、メモリセルを上下方向に積層する技術が提案されている。しかしながら、このような積層型の記憶装置は、製造の容易性及び製品の信頼性が課題となる。
特開２０１３－１８２９４９号公報
　実施形態の目的は、製造が容易で信頼性が高い半導体記憶装置を提供することである。
　実施形態に係る半導体記憶装置は、第１方向に延び、前記第１方向に対して交差した第２方向に沿って配列された第１及び第２の半導体ピラーと、前記第１の半導体ピラーと前記第２の半導体ピラーとの間に設けられ、前記第１方向及び前記第２方向の双方に対して交差した第３方向に延びる第１及び第２の配線と、前記第１の半導体ピラーと前記第１の配線との間に設けられた第１の電極と、前記第２の半導体ピラーと前記第２の配線との間に設けられた第２の電極と、前記第２方向に延び、それぞれが前記第１の半導体ピラーの直上域及び第２の半導体ピラーの直上域の双方を通過する第３及び第４の配線と、前記第１の半導体ピラーに接し、前記第３の配線に接続された第１コンタクトと、前記第２の半導体ピラーに接し、前記第４の配線に接続された第２コンタクトと、を備える。
図１（ａ）は、第１の実施形態に係る半導体記憶装置を示す平面図であり、図１（ｂ）は図１（ａ）に示すＡ－Ａ’線による断面図である。 図２（ａ）は図１（ａ）の領域Ａに相当する一部拡大断面図であり、図２（ｂ）は図１（ｂ）の領域Ｂを示す一部拡大断面図である。 図３は、第１の実施形態に係る半導体記憶装置のコンタクト周辺を示す斜視図である。 図４（ａ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図であり、図４（ｂ）は、図４（ａ）に示すＡ－Ａ’線による断面図である。 図５（ａ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図であり、図５（ｂ）は、図５（ａ）に示すＡ－Ａ’線による断面図である。 図６（ａ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図であり、図６（ｂ）は、図６（ａ）に示すＡ－Ａ’線による断面図である。 図７（ａ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図であり、図７（ｂ）は、図７（ａ）に示すＡ－Ａ’線による断面図である。 図８は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図９は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図１０は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図１１は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図１２は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図１３は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図１４は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図１５（ａ）は、第２の実施形態に係る半導体記憶装置を示す平面図であり、図１５（ｂ）は図１５（ａ）に示すＡ－Ａ’線による断面図である。 図１６は、第２の実施形態に係る半導体記憶装置のコンタクト周辺を示す斜視図である。 図１７（ａ）は、第３の実施形態に係る半導体記憶装置を示す平面図であり、図１７（ｂ）は図１７（ａ）に示すＡ－Ａ’線による断面図である。 図１８は、第４の実施形態に係る半導体記憶装置を示す断面図である。 図１９は、第５の実施形態に係る半導体記憶装置を示す断面図である。 図２０は、第５の実施形態に係る半導体記憶装置の製造方法を示す断面図である。
　（第１の実施形態）
　先ず、第１の実施形態について説明する。
　図１（ａ）は、本実施形態に係る半導体記憶装置を示す平面図であり、図１（ｂ）は図１（ａ）に示すＡ－Ａ’線による断面図である。
　図２（ａ）は図１（ａ）の領域Ａに相当する一部拡大断面図であり、図２（ｂ）は図１（ｂ）の領域Ｂを示す一部拡大断面図である。
　図３は、本実施形態に係る半導体記憶装置のコンタクト周辺を示す斜視図である。
　先ず、本実施形態に係る半導体記憶装置１の概略的な構成について説明する。
　図１（ａ）及び図１（ｂ）並びに図３に示すように、半導体記憶装置１においては、シリコン基板１０が設けられている。以下、説明の便宜上、本明細書においては、ＸＹＺ直交座標系を採用する。シリコン基板１０の上面に対して平行で、且つ、相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とし、上面に対して垂直な方向を「Ｚ方向」とする。シリコン基板１０上には、複数本のシリコンピラー２１が設けられている。シリコンピラー２１は、Ｘ方向及びＹ方向に沿ってマトリクス状に配列されている。各シリコンピラー２１の形状は、Ｚ方向に延びる四角柱形である。シリコンピラー２１の下端は、シリコン基板１０に接続されている。なお、シリコンピラー２１は、下方に向かうほど、すなわち、シリコン基板１０に近づくほど、細くなっていてもよい。
　シリコンピラー２１上にはコンタクト２２が設けられている。コンタクト２２は、例えばタングステン（Ｗ）等の金属からなる。コンタクト２２の形状は、例えば、逆長円錐台形である。すなわち、コンタクト２２の中心軸はＺ方向に延びており、Ｚ方向から見て、コンタクト２２の形状は、Ｘ方向を長径方向とし、Ｙ方向を短径方向とした長円形である。また、コンタクト２２の長径及び短径は下方に向かうほど小さくなる。コンタクト２２の上面２２ｂ及び下面２２ａはいずれも長円形であり、下面２２ａの面積は上面２２ｂの面積よりも小さく、例えば、上面２２ｂと下面２２ａは相似形である。コンタクト２２の下面２２ａの一部はシリコンピラー２１の上面の一部に接しており、これにより、コンタクト２２はシリコンピラー２１に接続されている。
　コンタクト２２の下面２２ａの長径、すなわち、Ｘ方向の長さは、シリコンピラー２１の上面におけるＸ方向の長さよりも長い。従って、Ｘ方向において、コンタクト２２の下面はシリコンピラー２１の上面からＸ方向両側にはみ出している。一方、コンタクト２２の下面２２ａの短径、すなわち、Ｙ方向の長さは、シリコンピラー２１の上面におけるＹ方向の長さよりも短い。従って、Ｙ方向において、コンタクト２２の下面２２ａはシリコンピラー２１の上面の一部のみに接している。コンタクト２２の下面２２ａは、シリコンピラー２１の上面におけるＹ方向の一方側の領域に接しており、例えば、Ｘ方向に延びる端縁を含む領域に接している。そして、Ｘ方向に沿って、コンタクト２２は、シリコンピラー２１のＹ方向における一方側の端部上及び他方側の端部上に交互に配置されている。
　コンタクト２２上には、Ｘ方向に延びる複数本のビット線２３が設けられている。ビット線２３は、例えばタングステン等の金属により形成されている。ビット線２３の幅、すなわち、Ｙ方向の長さは、コンタクト２２の上面２２ｂにおける短径、すなわち、Ｙ方向の長さと同程度である。コンタクト２２の上面２２ｂはビット線２３の下面に接し、これにより、コンタクト２２はビット線２３に接続されている。
　また、Ｘ方向に沿って配列されたシリコンピラー２１の列毎に、２本のビット線２３が設けられている。隣り合う２本のビット線２３は、Ｘ方向に沿って一列に配列されたシリコンピラー２１におけるＹ方向両端部の直上域を通過している。そして、各シリコンピラー２１は、１本のコンタクト２２を介して、１本のビット線２３に接続されている。これにより、Ｘ方向において隣り合う２本のシリコンピラー２１は、相互に異なるビット線２３に接続されている。換言すれば、隣り合う２本のビット線２３に接続された２つのコンタクト２２は、Ｘ方向及びＹ方向の双方において、相互に異なる位置に配置されている。このようなコンタクト２２の配列の形態を、「２連千鳥」という。
　なお、図１（ａ）及び図１（ｂ）は装置の概略を示す図であるため、主としていくつかの導電部材を模式的に描き、それ以外の部分は簡略化して描いている。また、図１（ａ）においては、図を見やすくするために、ビット線２３を二点鎖線で示している。更に、図１（ａ）においては、シリコンピラー２１を灰色で示している。後述する図１５（ａ）及び図１７（ａ）についても同様である。
　また、シリコン基板１０上には、Ｙ方向に延びる複数本のワード線２５が設けられている。後述するように、ワード線２５は、タングステン等の金属により形成されている。Ｙ方向に沿って一列に配列されたシリコンピラー２１のＸ方向の両側において、ワード線２５は、Ｚ方向に沿って一列に配列されている。そして、Ｙ方向に沿って一列に配列された複数本のシリコンピラー２１と、そのＸ方向両側においてそれぞれＺ方向に沿って一列に配列された複数本のワード線２５により、１つの単位ユニットが構成されている。換言すれば、Ｘ方向に沿って、１本のシリコンピラー２１と、２本のワード線２５とが、交互に配列されている。いくつかの単位ユニット毎に、１本のソース電極２６が設けられている。ソース電極２６の形状は、ＹＺ平面に沿って拡がる板状であり、隣り合う２つの単位ユニット間に配置されている。ソース電極２６の下端はシリコン基板１０に接続されている。
　各シリコンピラー２１と各ワード線２５との間には、浮遊ゲート電極２８が設けられている。浮遊ゲート電極２８の形状はＹ方向に延びる棒状である。浮遊ゲート電極２８は、周囲から絶縁され、電荷を蓄積する導電性の部材であり、例えば、ポリシリコン（Ｓｉ）により形成されている。
　後述するように、シリコンピラー２１、ワード線２５、ソース電極２６、浮遊ゲート電極２８及びビット線２３の間は、絶縁材料により埋め込まれている。
　次に、半導体記憶装置１の各シリコンピラー２１と各ワード線２５との交差部分の周辺の構成について、詳細に説明する。
　図２（ａ）及び図２（ｂ）に示すように、シリコンピラー２１の周囲には、トンネル絶縁膜３１が設けられている。トンネル絶縁膜３１は、半導体記憶装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、単層のシリコン酸化膜、又は、シリコン酸化層、シリコン窒化層及びシリコン酸化層からなる三層膜である。トンネル絶縁膜３１の形状は、シリコンピラー２１の側面に沿ってＺ方向に延びるパイプ状である。トンネル絶縁膜３１の一部は、シリコンピラー２１と浮遊ゲート電極２８との間に配置されている。
　ワード線２５においては、例えばタングステンからなる本体部２５ａと、例えばチタン窒化物（ＴｉＮ）からなるバリアメタル層２５ｂが設けられている。本体部２５ａの形状はＹ方向に延びる帯状である。バリアメタル層２５ｂは、本体部２５ａにおける浮遊ゲート電極２８側の側面、本体部２５ａの上面、及び、本体部２５ａの下面を覆っている。
　また、ワード線２５における浮遊ゲート電極２８側の側面上、ワード線２５の上面上及び下面上には、ブロック絶縁膜３２が設けられている。ＸＺ断面におけるブロック絶縁膜４１の形状は、ワード線２５を包むＣ字状である。ブロック絶縁膜３２は、半導体記憶装置１の駆動電圧の範囲内にある電圧が印加されても実質的に電流を流さない膜であり、例えば、全体の誘電率がシリコン酸化物の誘電率よりも高い高誘電率膜である。例えば、ブロック絶縁膜３２の誘電率はトンネル絶縁膜３１の誘電率よりも高い。ブロック絶縁膜３２においては、ワード線２５側から順に、ハフニウム酸化物（ＨｆＯ２）からなるハフニウム酸化層３２ａ、シリコン酸化物（ＳｉＯ２）からなるシリコン酸化層３２ｂ、ハフニウムシリコン酸化物（ＨｆＳｉＯ）からなるハフニウムシリコン酸化層３２ｃが積層されている。
　シリコンピラー２１においては、中心軸を含むボディ部２１ａと、ボディ部２１ａの側面を覆うカバー層２１ｂが設けられている。ボディ部２１ａ及びカバー層２１ｂは相互に接触している。ボディ部２１ａの下端はシリコン基板１０に接しており、カバー層２１ｂの下端はシリコン基板１０に接していない。シリコン基板１０におけるボディ部２１ａが接する部分には、不純物拡散層１０ａが形成されている。また、シリコン基板１０におけるソース電極２６が接する部分には、不純物拡散層１０ｂが形成されている。
　Ｚ方向において隣り合うブロック絶縁膜３２間には、例えばシリコン酸化物からなり、Ｙ方向に延びる帯状の層間絶縁膜３５が設けられている。また、Ｘ方向において隣り合うワード線２５間、Ｘ方向において隣り合うブロック絶縁膜３２間、及び、Ｘ方向において隣り合う層間絶縁膜３５間のスペースであって、シリコンピラー２１が設けられていないスペースには、例えばシリコン酸化物からなり、ＹＺ平面に沿って拡がる板状の絶縁部材３６が設けられている。Ｘ方向において隣り合う絶縁部材３６の間隔は、これらの絶縁部材３６に挟まれたシリコンピラー２１が接続されたコンタクト２２の下面２２ａのＸ方向における長さよりも長い。更に、Ｙ方向において隣り合うトンネル絶縁膜３１間には、例えばシリコン酸化物からなる絶縁部材３７が設けられている。
　半導体記憶装置１においては、シリコンピラー２１とワード線２５との交差部分毎に、１つの浮遊ゲート電極２８を含むトランジスタが形成され、これがメモリセルとして機能する。また、ビット線２３とシリコン基板１０との間には、複数のメモリセルが直列に接続されたＮＡＮＤストリングが接続される。
　次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
　図４（ａ）～図７（ｂ）は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。
　図４（ｂ）は、図４（ａ）に示すＡ－Ａ’線による断面図である。他の図も同様である。
　図８～図１４は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。
　先ず、図４（ａ）及び図４（ｂ）に示すように、シリコン基板１０を用意する。
　次に、シリコン基板１０上に、例えばシリコン酸化物からなる層間絶縁膜３５と、例えばシリコン窒化物からなる犠牲膜４１を交互に積層し、積層体４２を形成する。積層体４２上には、例えばシリコン窒化物又はポリシリコンからなるエッチングストッパ膜４３を形成する。
　次に、図５（ａ）及び図５（ｂ）に示すように、エッチングストッパ膜４３及び積層体４２にＹ方向に延びるメモリトレンチ４５を複数本形成する。メモリトレンチ４５にはエッチングストッパ膜４３及び積層体４２を貫通させ、メモリトレンチ４５の底面にはシリコン基板１０を露出させる。次に、メモリトレンチ４５内に、例えばシリコン酸化物からなる絶縁部材３７を埋め込む。
　次に、図６（ａ）及び図６（ｂ）に示すように、エッチングストッパ膜４３上に、Ｘ方向に延びるラインアンドスペース状のパターンがＹ方向に沿って配列されたマスク６０を形成する。次に、マスク６０及びエッチングストッパ膜４３をマスクとしてＲＩＥ（Reactive Ion Etching）等の異方性エッチングを施すことにより、絶縁部材３７を選択的に除去する。これにより、メモリトレンチ４５内にメモリホール４６を形成する。メモリホール４６の底面にはシリコン基板１０が露出する。次に、マスク６０及びエッチングストッパ膜４３を除去する。
　次に、図７（ａ）及び図７（ｂ）に示すように、メモリホール４６を介して、犠牲膜４１に対して等方性エッチングを施す。例えば、エッチャントとしてホットリン酸を用いたウェットエッチングを施す。これにより、犠牲膜４１におけるメモリホール４６の側面に露出した部分が除去される。この結果、メモリホール４６におけるＸ方向に向いた側面に凹部４７が形成される。なお、以後に説明する図８～図１４は、図７（ｂ）の領域Ｃに相当する領域を示す。
　次に、図８に示すように、例えば熱酸化処理を行って、凹部４７内における犠牲膜４１の露出面上に、シリコン酸化物からなるストッパ層４９を形成する。なお、ＣＶＤ（化学気相成長）法等により、シリコン酸化物を堆積させて、ストッパ層４９を形成してもよい。
　次に、図９に示すように、例えばＣＶＤ法等によりアモルファスシリコンを堆積させて、メモリホール４６の内面上にシリコン膜５１を形成する。シリコン膜５１は凹部４７内にも埋め込まれる。
　次に、図１０に示すように、シリコン膜５１に対してエッチバックを施し、シリコン膜５１のうち、凹部４７内に配置された部分を残留させると共に、凹部４７の外部に配置された部分を除去する。これにより、シリコン膜５１が、Ｚ方向において犠牲膜４１毎に分断される。
　次に、図１１に示すように、例えばＣＶＤ法等によりシリコン酸化物を堆積させて、メモリホール４６の内面上にトンネル絶縁膜３１を形成する。次に、ＣＶＤ法等によりアモルファスシリコンを堆積させて、トンネル絶縁膜３１上にカバー層２１ｂを形成する。このとき、カバー層２１ｂはメモリホール４６全体を埋め込まないようにする。
　次に、カバー層２１ｂ及びトンネル絶縁膜３１に対してＲＩＥ等の異方性エッチングを施す。これにより、メモリホール４６の底面上からカバー層２１ｂ及びトンネル絶縁膜３１が除去され、シリコン基板１０が露出する。なお、このとき、トンネル絶縁膜３１のうち、メモリホール４６の側面上に配置された部分はカバー層２１ｂによって保護されるため、異方性エッチングによって損傷を受けにくい。次に、全面に、ヒ素（Ａｓ）、リン（Ｐ）等の不純物をイオン注入する。これにより、シリコン基板１０におけるメモリホール４６の底面に開口した部分に、不純物拡散層１０ａが形成される。
　次に、ＣＶＤ法等によりアモルファスシリコンを堆積させて、メモリホール４６内にボディ部２１ａを埋め込む。ボディ部２１ａの下端はシリコン基板１０の不純物拡散層１０ａに接触する。カバー層２１ｂ及びボディ部２１ａにより、シリコンピラー２１が形成される。
　次に、図１２に示すように、例えばＲＩＥを施し、積層体４２におけるメモリトレンチ４６間の部分に、Ｙ方向に延びるスリット５３を形成する。スリット５３には積層体４２を貫通させる。次に、スリット５３を介して、犠牲膜４１（図１１参照）に対して、ストッパ層４９をストッパとした等方性エッチングを施す。例えば、エッチャントとしてホットリン酸を用いたウェットエッチングを施す。これにより、犠牲膜４１が除去され、スリット５３の側面にＹ方向に延びる凹部５４が形成される。凹部５４の奥面には、ストッパ層４９が露出する。
　次に、図１３に示すように、スリット５３及び凹部５４を介して、例えばエッチャントとしてＤＨＦ（diluted hydrofluoric acid）を用いたウェットエッチングを施すことにより、凹部５４の奥面上からシリコン酸化物からなるストッパ層４９（図１２参照）を除去する。これにより、凹部５４の奥面にはシリコン膜５１が露出する。このとき、シリコン酸化物からなる層間絶縁膜３５の一部も除去され、凹部５４のＺ方向の長さが拡大する。
　次に、図１４に示すように、スリット５３及び凹部５４を介して、ハフニウムシリコン酸化物（ＨｆＳｉＯ）を堆積させることにより、ハフニウムシリコン酸化層３２ｃを形成し、シリコン酸化物（ＳｉＯ２）を堆積させることにより、シリコン酸化層３２ｂを形成し、ハフニウム酸化物（ＨｆＯ２）を堆積させることにより、ハフニウム酸化層３２ａを形成する。これにより、スリット５３及び凹部５４の内面上に、ブロック絶縁膜３２が形成される。このとき、ブロック絶縁膜３２は凹部５４内の全体を埋め込まないようにする。
　次に、スリット５３及び凹部５４を介して、例えばＣＶＤ法によりチタン窒化物（ＴｉＮ）を堆積させる。これにより、ブロック絶縁膜３２の側面上にバリアメタル層２５ｂが形成される。次に、スリット５３及び凹部５４内に、例えばＣＶＤ法によりタングステンを堆積させる。これにより、バリアメタル層２５ｂの側面上に、本体部２５ａが形成される。本体部２５ａは凹部５４内の全体に埋め込む。このようにして、スリット５３内及び凹部５４内に、バリアメタル層２５ｂ及び本体部２５ａからなるワード線２５が形成される。
　次に、図２（ａ）及び図２（ｂ）に示すように、スリット５３を介して、ワード線２５をエッチバックする。これにより、ワード線２５における凹部５４内に配置された部分を残留させ、凹部５４の外部に配置された部分を除去する。次に、スリット５３を介してブロック絶縁膜３２をエッチバックする。これにより、ブロック絶縁膜３２における凹部５４内に配置された部分を残留させ、凹部５４の外部に配置された部分を除去する。これにより、ブロック絶縁膜３２も凹部５４毎に分断される。次に、シリコン酸化物を堆積させることにより、スリット５３内に絶縁部材３６を埋め込む。
　次に、図１（ａ）及び図１（ｂ）に示すように、一部の絶縁部材３６内に、Ｙ方向に延び、シリコン基板１０に到達するスリットを形成する。次に、全面にヒ素又はリン等の不純物をイオン注入することにより、シリコン基板１０におけるスリットの底面において露出した部分に、不純物拡散層１０ｂを形成する。次に、このスリット内に例えばタングステン等の導電性材料を埋め込んで、ソース電極２６を形成する。ソース電極２６はシリコン基板１０の不純物拡散層１０ｂに接触する。
　このようにして、シリコン基板１０上に、積層構造体７０が形成される。積層構造体７０内には、Ｚ方向に延びる複数本のシリコンピラー２１がＸ方向及びＹ方向に沿ってマトリクス状に配列され、シリコンピラー２１間に、Ｙ方向に延びる複数本のワード線２５がＸ方向及びＺ方向に沿ってマトリクス状に配列され、シリコンピラー２１とワード線２５との間に浮遊ゲート電極２８が配置されている。また、積層構造体７０内には、ＹＺ平面に沿って拡がり、下端がシリコン基板１０に接続されたソース電極２６が配置されている。積層構造体７０の上面には、シリコンピラー２１の上面が露出している。
　次に、積層構造体７０上に、層間絶縁膜７１を形成し、層間絶縁膜７１にコンタクトホール７２を形成する。コンタクトホール７２は、シリコンピラー２１毎に形成し、全体として千鳥状に配置する。すなわち、Ｙ方向に沿って一列に配列された複数のコンタクトホール７２は、Ｙ方向に沿って一列に配列された複数本のシリコンピラー２１のＹ方向の一端部の直上域に形成する。また、このコンタクトホール７２の列から見て隣の列に属するコンタクトホール７２は、各シリコンピラー２１のＹ方向の他端部の直上域に形成する。次に、例えば、コンタクトホール７２の内面上にチタン窒化物からなるバリアメタル層（図示せず）を形成し、コンタクトホール７２内にタングステン等の金属材料を埋め込むことにより、コンタクトホール７２内にコンタクト２２を形成する。各コンタクト２２の下面は各シリコンピラー２１の上面に接し、各コンタクト２２はシリコンピラー２１に接続される。
　次に、層間絶縁膜７１及びコンタクト２２上に、Ｘ方向に延びる複数本のビット線２３を形成する。このとき、隣り合う２本のビット線２３が、各シリコンピラー２１のＹ方向両端部の直上域を通過するようにる。これにより、各ビット線２３は、Ｘ方向に沿って一列に配列されたコンタクト２２に接続される。この結果、各ビット線２３は、Ｘ方向に沿って１つおきに配置されたシリコンピラー２１にコンタクト２２を介して接続される。以後、通常の工程を経て、本実施形態に係る半導体記憶装置１が製造される。
　次に、本実施形態の効果について説明する。
　本実施形態によれば、Ｙ方向におけるシリコンピラー２１の配列周期を、ビット線２３の配列周期の２倍とすることができる。このため、シリコンピラー２１を形成するためのアスペクト比が高い加工において、プロセス条件を緩めることができる。具体的には、図６に示す工程において、マスク６０のラインアンドスペースの配列周期をビット線２３の配列周期の２倍とすることができ、マスク６０の形成、及び、マスク６０をマスクとした異方性エッチングが容易になる。
　また、本実施形態においては、コンタクト２２を千鳥状に配列させているため、コンタクト２２をＸ方向及びＹ方向に沿ってマトリクス状に配列させる場合と比較して、コンタクト２２間の距離を長くすることができる。これにより、コンタクト２２の形成が容易になると共に、コンタクト２２同士の短絡を抑制することができる。
　更に、本実施形態においては、Ｘ方向において隣り合う絶縁部材３６の間隔を、これらの絶縁部材３６に挟まれたシリコンピラー２１が接続されたコンタクト２２の下面２２ａのＸ方向における長さよりも長くしている。これにより、ソース電極２６の近傍に配置されたコンタクト２２が、ソース電極２６に接触することを抑制できる。
　更にまた、本実施形態に係る半導体記憶装置１においては、１本のワード線２５を共有する複数のメモリセルを１ページとし、ページ単位でデータの書込動作又は読出動作を行う。このため、選択されたメモリセルに接続されたビット線２３に所定の電位を印加するときには、その両隣のビット線２３には固定電位を印加することになる。これにより、所定の電位を印加するビット線２３を固定電位を印加したビット線２３によって挟み、電磁的にシールドすることができる。この結果、選択されたビット線２３の電位変化に伴うノイズの発生を抑制することができると共に、外部の電界変化が選択されたビット線２３に及ぼす影響を低減できる。このため、半導体記憶装置１の動作が安定する。
　（第２の実施形態）
　次に、第２の実施形態について説明する。
　図１５（ａ）は、本実施形態に係る半導体記憶装置を示す平面図であり、図１５（ｂ）は図１５（ａ）に示すＡ－Ａ’線による断面図である。
　図１６は、本実施形態に係る半導体記憶装置のコンタクト周辺を示す斜視図である。
　図１５（ａ）及び図１５（ｂ）に示すように、本実施形態に係る半導体記憶装置２は、前述の第１の実施形態に係る半導体記憶装置１（図１（ａ）及び図１（ｂ）参照）と比較して、トンネル絶縁膜３１によって囲まれた空間内にＺ方向に延びる絶縁部材８１が設けられている。絶縁部材８１によって、シリコンピラー２１における下端部を除く部分は、Ｘ方向に離隔した２つの部分２１ｄに分割されている。２つの部分２１ｄは、下端部同士が接続されてシリコン基板１０に接続されると共に、上端部は同じコンタクト２２に接続されている。なお、シリコンピラー２１の下端部も、２つの部分に分割されていてもよい。但し、この場合も、各部分の上端部は同じコンタクト２２に接続される。
　本実施形態によれば、シリコンピラー２１がワード線２５毎に２つの部分２１ｄに分割されているため、部分２１ｄとワード線２５との最近接部分毎に形成されたメモリセルを、同じシリコンピラー２１のＸ方向反対側に形成されたメモリセルから分離することができる。これにより、動作の安定性がより一層向上する。
　本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。
　（第３の実施形態）
　次に、第３の実施形態について説明する。
　図１７（ａ）は、本実施形態に係る半導体記憶装置を示す平面図であり、図１７（ｂ）は図１７（ａ）に示すＡ－Ａ’線による断面図である。
　図１７（ａ）及び図１７（ｂ）に示すように、本実施形態に係る半導体記憶装置３においては、Ｘ方向に沿って一列に配列されたシリコンピラー２１に対して、Ｙ方向において相互に異なる３つの位置をとる複数のコンタクト２２が設けられている。また、Ｘ方向に沿って一列に配列されたシリコンピラー２１の直上域を通過するように、３本のビット線２３が設けられている。このため、Ｙ方向におけるシリコンピラー２１の配列周期及びコンタクト２２の配列周期は、ビット線２３の配列周期の３倍である。以後、このようなコンタクト２２の配列の形態を「３連千鳥」という。
　より具体的には、Ｘ方向に沿って３本のシリコンピラー２１＿１～２１＿３が連続して配列されているとき、シリコンピラー２１＿１のＹ方向における一端部の直上域にはコンタクト２２＿１が設けられており、その直上域を通過するように、Ｘ方向に延びるビット線２３＿１が設けられている。これにより、シリコンピラー２１＿１はコンタクト２２＿１を介してビット線２３＿１に接続されている。
　また、シリコンピラー２１＿２のＹ方向中央部の直上域にはコンタクト２２＿２が設けられており、その直上域を通過するように、ビット線２３＿２が設けられている。これにより、シリコンピラー２１＿２はコンタクト２２＿２を介してビット線２３＿２に接続されている。
　更に、シリコンピラー２１＿３のＹ方向における他端部の直上域にはコンタクト２２＿３が設けられており、その直上域を通過するように、ビット線２３＿３が設けられている。これにより、シリコンピラー２１＿３はコンタクト２２＿３を介してビット線２３＿３に接続されている。そして、このような基本単位の構成が、Ｘ方向及びＹ方向に沿って繰り返し配列されている。
　次に、本実施形態の効果について説明する。
　本実施形態によれば、Ｙ方向におけるシリコンピラー２１の配列周期を、ビット線２３の配列周期の３倍とすることができる。これにより、前述の第１の実施形態と比較して、シリコンピラー２１を形成するためのアスペクト比が高い加工を、更に容易にすることができる。また、コンタクト２２間の間隔も、更に大きくすることができる。
　本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。
　（第４の実施形態）
　次に、第４の実施形態について説明する。
　図１８は、本実施形態に係る半導体記憶装置を示す断面図である。
　図１８に示すように、本実施形態に係る半導体記憶装置４においては、シリコン基板１０とシリコンピラー２１との間に、セルソース線１５が設けられている。セルソース線１５においては、例えば、ポリシリコン層１５ａ、タングステン層１５ｂ、ポリシリコン層１５ｃがこの順に積層されている。そして、シリコンピラー２１の下端及びソース電極２６の下端は、シリコン基板１０ではなく、セルソース線１５に接続されている。シリコン基板１０とセルソース線１５との間には、例えばシリコン酸化物からなる絶縁膜１１が設けられている。絶縁膜１１により、セルソース線１５はシリコン基板１０から絶縁されている。
　本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。
　（第５の実施形態）
　次に、第５の実施形態について説明する。
　図１９は、本実施形態に係る半導体記憶装置を示す断面図である。
　図１９に示すように、本実施形態に係る半導体記憶装置５においては、シリコン基板１０とシリコンピラー２１との間に、シリコンエピタキシャル層１２が設けられている。また、シリコンエピタキシャル層１２のＸ方向両側には、浮遊ゲート電極２８は設けられておらず、１段のワード線２５ａのみが設けられている。Ｘ方向におけるワード線２５ａの幅は、他段のワード線２５と浮遊ゲート電極２８を合わせた幅となる。
　次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
　図２０は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。
　先ず、図４～図６に示す工程を実施する。
　次に、図２０に示すように、シリコン基板１０を種としてシリコンエピタキシャル層１２を形成する。このとき、シリコンエピタキシャル層１２の上面の位置は、下から１段目の犠牲膜４１と２段目の犠牲膜４１の間の位置とする。これにより、メモリホール４６の下部において、最下段の凹部４７が形成されなくなり、最下段の浮遊ゲート電極２８が形成されなくなる。一方、最下段の凹部５４はシリコンエピタキシャル層１２まで到達する。
　以後は、前述の第１の実施形態と同様な方法により、本実施形態に係る半導体記憶装置５を製造することができる。
　本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。
　なお、前述の第１～第５の実施形態においては、２連千鳥及び３連千鳥の例を示したが、本発明はこれには限定されず、４連千鳥以上でもよい。ｎを２以上の整数とするとき、「ｎ連千鳥」の半導体記憶装置の構成は、以下のように表現できる。
　すなわち、ｎ連千鳥の半導体記憶装置においては、Ｘ方向に沿って一列に配列されたｎ本のシリコンピラー２１上にｎ個のコンタクト２２が設けられており、これらのｎ個のコンタクト２２のＹ方向における位置は相互に異なっている。また、各シリコンピラー２１の直上域を全てＸ方向に延びるｎ本のビット線２３が通過している。そして、各シリコンピラー２１は各ビット線２３に各コンタクト２２を介して接続されている。
　以上説明した実施形態によれば、製造が容易で信頼性が高い半導体記憶装置を実現することができる。
　以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。

Claims (17)

  1. 　第１方向に延び、前記第１方向に対して交差した第２方向に沿って配列された第１及び第２の半導体ピラーと、
    　前記第１の半導体ピラーと前記第２の半導体ピラーとの間に設けられ、前記第１方向及び前記第２方向の双方に対して交差した第３方向に延びる第１及び第２の配線と、
    　前記第１の半導体ピラーと前記第１の配線との間に設けられた第１の電極と、
    　前記第２の半導体ピラーと前記第２の配線との間に設けられた第２の電極と、
    　前記第２方向に延び、それぞれが前記第１の半導体ピラーの直上域及び第２の半導体ピラーの直上域の双方を通過する第３及び第４の配線と、
    　前記第１の半導体ピラーに接し、前記第３の配線に接続された第１コンタクトと、
    　前記第２の半導体ピラーに接し、前記第４の配線に接続された第２コンタクトと、
    　を備えた半導体記憶装置。
  2. 　前記第２方向及び前記第３方向において、前記第１コンタクトの位置と前記第２コンタクトの位置とが相互に異なる請求項１記載の半導体記憶装置。
  3. 　前記第１のコンタクトにおける前記第２方向の長さは前記第３方向の長さよりも長い請求項１記載の半導体記憶装置。
  4. 　前記第２方向における前記第１コンタクトの長さは、前記第２方向における前記第１の半導体ピラーの長さよりも長い請求項１記載の半導体記憶装置。
  5. 　前記第３方向における前記第１コンタクトの長さは、前記第３方向における前記第１の半導体ピラーの長さよりも短い請求項１記載の半導体記憶装置。
  6. 　前記第１方向に延び、前記第１の半導体ピラーから見て前記第３方向に配置された第３の半導体ピラーと、
    　前記第１方向に延び、前記第２の半導体ピラーから見て前記第３方向に配置された第４の半導体ピラーと、
    　前記第３の半導体ピラーと前記第１の配線との間に設けられた第３の電極と、
    　前記第４の半導体ピラーと前記第２の配線との間に設けられた第４の電極と、
    　前記第２方向に延び、それぞれが前記第３の半導体ピラーの直上域及び第４の半導体ピラーの直上域の双方を通過する第５及び第６の配線と、
    　前記第３の半導体ピラーに接し、前記第５の配線に接続された第３コンタクトと、
    　前記第４の半導体ピラーに接し、前記第６の配線に接続された第４コンタクトと、
    　を備えた請求項１記載の半導体記憶装置。
  7. 　前記第１の半導体ピラーは、前記第２方向に離隔し、上端部が前記第１コンタクトに接続された２つの部分を有し、
    　前記第２の半導体ピラーは、前記第２方向に離隔し、上端部が前記第２コンタクトに接続された２つの部分を有する請求項１記載の半導体記憶装置。
  8. 　前記第１及び第２の半導体ピラーから見て前記第２方向に配置され、前記第１方向に延びる第３の半導体ピラーと、
    　前記第２方向に延び、前記第１の半導体ピラーの直上域、第２の半導体ピラーの直上域及び前記第３の半導体ピラーの直上域を通過する第５の配線と、
    　前記第３の半導体ピラーに接し、前記第５の配線に接続された第３コンタクトと、
    　をさらに備え、
    　前記第３及び第４の配線は、前記第３の半導体ピラーの直上域も通過する請求項１記載の半導体記憶装置。
  9. 　第１方向に延び、前記第１方向に対して交差した第２方向に沿って一列に配列されたｎ本（ｎは２以上の整数）の半導体ピラーと、
    　前記ｎ本の半導体ピラー上に設けられ、前記第１方向及び前記第２方向の双方に対して交差した第３方向における位置が相互に異なるｎ個のコンタクトと、
    　前記第２方向に延び、前記ｎ本の半導体ピラーの直上域を全て通過するように配置されたｎ本の第１配線と、
    　を備え、
    　各前記半導体ピラーは各前記第１配線に各前記コンタクトを介して接続された半導体記憶装置。
  10. 　前記第３方向に延び、前記半導体ピラー間に前記第１方向に沿って２列に配列された複数の第２配線と、
    　各前記半導体ピラーと各前記第２配線との間に設けられた第１電極と、
    　各前記半導体ピラーと前記第１電極との間に設けられた第１絶縁膜と、
    　前記第１電極と前記第２配線との間に設けられた第２絶縁膜と、
    　をさらに備えた請求項９記載の半導体記憶装置。
  11. 　前記第２絶縁膜の誘電率は、前記第１絶縁膜の誘電率よりも高い請求項１０記載の半導体記憶装置。
  12. 　上面が前記第２方向及び前記第３方向に対して平行な半導体基板をさらに備え、
    　前記ｎ本の半導体ピラーの一端部は、前記半導体基板に接続されている請求項９記載の半導体記憶装置。
  13. 　前記半導体ピラー間に設けられ、前記第３方向に延び、前記半導体基板に接続された第２電極をさらに備えた請求項１２記載の半導体記憶装置。
  14. 　上面が前記第２方向及び前記第３方向に対して平行な基板と、
    　前記基板と前記ｎ本の半導体ピラーとの間に配置された第２電極と、
    をさらに備え、
    　前記ｎ本の半導体ピラーの一端部は、前記第２電極に接続されている請求項９記載の半導体記憶装置。
  15. 　前記半導体ピラー間に設けられ、前記第３方向に延び、前記第２電極に接続された第３電極をさらに備えた請求項１４記載の半導体記憶装置。
  16. 　前記ｎは、２である請求項９記載の半導体記憶装置。
  17. 　前記ｎは、３である請求項９記載の半導体記憶装置。
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