JP2019096729A - 半導体記憶装置 - Google Patents

Abstract

【課題】動作や機械的な安定性が高い半導体記憶装置を提供する。【解決手段】半導体記憶装置１は、ＸＹ平面に沿って拡がる導電膜２１と、前記導電膜２１上に設けられた積層体３０と、前記ＸＹ平面に対して交差したＸＺ平面に沿って拡がり、前記積層体３０を貫通し、前記導電膜２１に接した絶縁板３６と、前記積層体３０を貫通し、前記導電膜２１に接続された半導体部材と、電荷蓄積部材と、前記導電膜２１内に配置され、前記絶縁板３６に接した支持部材２８と、を備える。前記積層体３０においては、前記ＸＹ平面に対して交差したＺ方向に沿って複数の電極膜３４が相互に離隔して配列されている。前記半導体部材は前記Ｚ方向に延びる。前記電荷蓄積部材は、前記電極膜３４と前記半導体部材との間に設けられている。【選択図】図２

Description

実施形態は、半導体記憶装置に関する。

近年、メモリセルを３次元的に集積させた積層型の半導体記憶装置が提案されている。このような積層型の半導体記憶装置においては、半導体基板上に電極膜と絶縁膜が交互に積層された積層体が設けられており、積層体を貫く半導体部材が設けられている。そして、電極膜と半導体部材の交差部分毎にメモリセルトランジスタが形成され、電極膜に所定の電位を印加し、半導体部材に電流を流すことにより、メモリセルトランジスタの状態を変化させて、データを記憶させる。このような積層型の半導体記憶装置においては、動作や機械的な安定性を高めることが課題となる。

特開２０１７−０５５０９７号公報 米国特許第９４３１４１９号明細書

実施形態の目的は、動作や機械的な安定性が高い半導体記憶装置を提供することである。

実施形態に係る半導体記憶装置は、第１平面に沿って拡がる導電膜と、前記導電膜上に設けられた積層体と、前記第１平面に対して交差した第２平面に沿って拡がり、前記積層体を貫通し、前記導電膜に接した絶縁板と、前記積層体を貫通し、前記導電膜に接続された半導体部材と、電荷蓄積部材と、前記導電膜内に配置され、前記絶縁板に接した支持部材と、を備える。前記積層体においては、前記第１平面に対して交差した第１方向に沿って複数の電極膜が相互に離隔して配列されている。前記半導体部材は前記第１方向に延びる。前記電荷蓄積部材は、前記電極膜と前記半導体部材との間に設けられている。

第１の実施形態に係る半導体記憶装置を示す平面図である。 図１に示すＡ−Ａ’線による断面図である。 図１に示すＢ−Ｂ’線による断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置の絶縁部材を示す斜視図である。 （ａ）及び（ｂ）は、図１の領域Ｃを示す一部拡大断面図である。 （ａ）は図２の領域Ｄを示す一部拡大断面図であり、（ｂ）は図２の領域Ｅを示す一部拡大断面図である。 第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第１の実施形態に係る半導体記憶装置の製造方法を示す斜視図である。 第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第１の実施形態に係る半導体記憶装置の製造方法を示す斜視図である。 第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第１の実施形態の第１の変形例に係る半導体記憶装置を示す断面図である。 第１の実施形態の第２の変形例に係る半導体記憶装置を示す断面図である。 第２の実施形態に係る半導体記憶装置を示す断面図である。 第２の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第２の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第２の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第２の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第２の実施形態に係る半導体記憶装置の製造方法を示す斜視図である。 第２の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第２の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第２の実施形態に係る半導体記憶装置の製造方法を示す斜視図である。 第２の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第３の実施形態に係る半導体記憶装置を示す平面図である。 （ａ）及び（ｂ）は、第３の実施形態に係る半導体記憶装置を示す断面図である。 （ａ）及び（ｂ）は、第３の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 （ａ）及び（ｂ）は、第３の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 （ａ）及び（ｂ）は、第３の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 （ａ）及び（ｂ）は、第３の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 （ａ）及び（ｂ）は、第３の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 （ａ）及び（ｂ）は、第３の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 （ａ）及び（ｂ）は、第３の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 （ａ）及び（ｂ）は、第３の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 （ａ）及び（ｂ）は、第３の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 （ａ）及び（ｂ）は、第３の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 （ａ）及び（ｂ）は、第３の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 （ａ）及び（ｂ）は、第３の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第４の実施形態に係る半導体記憶装置を示す平面図である。 図４２に示すＦ−Ｆ’線による断面図である。 図４２に示すＧ−Ｇ’線による断面図である。 第４の実施形態に係る半導体記憶装置を示す断面図である。 第４の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第４の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第４の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第４の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第４の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第４の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第４の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第５の実施形態に係る半導体記憶装置を示す断面図である。 第５の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第５の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第５の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第５の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第６の実施形態に係る半導体記憶装置を示す断面図である。 第６の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第６の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第７の実施形態に係る半導体記憶装置を示す断面図である。 第７の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第７の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第７の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 第８の実施形態に係る半導体記憶装置を示す断面図である。

（第１の実施形態）
以下、第１の実施形態について説明する。
図１は、本実施形態に係る半導体記憶装置を示す平面図である。
図２は、図１に示すＡ−Ａ’線による断面図である。
図３は、図１に示すＢ−Ｂ’線による断面図である。
図４（ａ）は、本実施形態に係る半導体記憶装置の絶縁部材を示す斜視図であり、（ｂ）は絶縁板を示す斜視図である。
図５（ａ）及び（ｂ）は、図１の領域Ｃを示す一部拡大断面図である。
図６（ａ）は図２の領域Ｄを示す一部拡大断面図であり、（ｂ）は図２の領域Ｅを示す一部拡大断面図である。
なお、各図は模式的なものであり、適宜誇張及び省略して描かれている。例えば、各構成要素は実際よりも少なく且つ大きく描かれている。また、図間において、構成要素の数及び寸法比等は、必ずしも一致していない。
本実施形態に係る半導体記憶装置は、例えば、積層型のＮＡＮＤフラッシュメモリである。

図１〜図３に示すように、本実施形態に係る半導体記憶装置１においては、シリコン基板１０が設けられている。シリコン基板１０上には、層間絶縁膜１１が設けられている。

以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。シリコン基板１０と層間絶縁膜１１との配列方向を「Ｚ方向」とし、Ｚ方向に対して直交し、且つ、相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とする。Ｚ方向のうち、シリコン基板１０から層間絶縁膜１１に向かう方向を「上」ともいい、その逆方向を「下」ともいうが、この表現も便宜的なものであり、重力の方向とは無関係である。

また、本明細書において、「シリコン基板」とは、シリコン（Ｓｉ）を主成分とする基板である。他の構成要素についても同様であり、構成要素の名称に材料名が含まれている場合は、その構成要素の主成分はその材料である。

シリコン基板１０内には、ＳＴＩ（Shallow Trench Isolation：素子分離絶縁膜）１２及び拡散層１３等が形成されている。シリコン基板１０上には、ゲート電極１４等が形成されている。ゲート電極１４は層間絶縁膜１１によって覆われている。拡散層１３及びゲート電極１４等により、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）１５が形成されている。

層間絶縁膜１１は、例えば、シリコン酸化物（ＳｉＯ）等の絶縁性材料により形成されている。層間絶縁膜１１内には、配線１６が多層に形成されている。また、層間絶縁膜１１内には、配線１６をシリコン基板１０に接続するコンタクト１７、及び、配線１６同士を接続するビア１８が設けられている。ＭＯＳＦＥＴ１５、配線１６、コンタクト１７及びビア１８等により、駆動回路１９が形成されている。

層間絶縁膜１１上には、ソース電極膜２１が設けられている。ソース電極膜２１は、ＸＹ平面に沿って拡がっている。ソース電極膜２１においては、下方から上方に向かって、金属膜２２、ポリシリコン膜２３、ポリシリコン膜２４及びポリシリコン膜２５がこの順に積層されている。金属膜２２及びポリシリコン膜２３〜２５は導電膜である。ポリシリコン膜２３〜２５には、不純物として、例えば、リンがドープされている。なお、ポリシリコン膜２３とポリシリコン膜２４との界面、及び、ポリシリコン膜２４とポリシリコン膜２５との界面は、明瞭に観察できるとは限らない。

図１〜図４に示すように、ソース電極膜２１内、より具体的には、ポリシリコン膜２３の上部、ポリシリコン膜２４及びポリシリコン膜２５内には、絶縁性の支持部材２８が設けられている。支持部材２８は例えばシリコン酸化物からなる。支持部材２８の形状は、中心軸がＺ方向に延びる逆錐台形又は柱形であり、例えば逆円錐台形である。なお、支持部材２８の形状は、例えば、円柱形、稜線部が丸まった逆四角錐台形、稜線部が丸まった四角柱形等であってもよい。支持部材２８の上面は、ソース電極膜２１によっては覆われておらず、例えば、ポリシリコン膜２５の上面と略同一平面を構成している。支持部材２８は複数設けられており、Ｘ方向に沿って相互に離隔して配列されている。

ソース電極膜２１上及び支持部材２８上には、積層体３０が設けられている。積層体３０においては、例えばシリコン酸化物からなる絶縁膜３１が設けられている。絶縁膜３１は、ソース電極膜２１及び支持部材２８に接している。絶縁膜３１上には、ポリシリコンからなる電極膜３２が設けられている。電極膜３２上においては、絶縁膜３３及び電極膜３４がＺ方向に沿って交互に積層されている。絶縁膜３３は絶縁性材料、例えばシリコン酸化物によって形成されている。電極膜３４は導電性材料、例えば金属材料、例えばタングステン（Ｗ）によって形成されている。

ソース電極膜２１内及び積層体３０内には、ＸＺ平面に沿って拡がる絶縁板３６が設けられている。絶縁板３６は積層体３０をＸＺ平面において貫通し、その下部はソース電極膜２１内及び支持部材２８内に配置されている。積層体３０は、絶縁板３６によってＹ方向に分断されている。

図２に示すように、絶縁板３６の下端部の一部は、Ｘ方向に沿って配列された複数の支持部材２８内に進入し、これらの支持部材２８に接している。また、図３に示すように、絶縁板３６の下端部における支持部材２８間に配置された部分は、ソース電極膜２１に接している。絶縁板３６は、例えば、シリコン酸化物により形成されている。すなわち、本実施形態においては、絶縁板３６は支持部材２８と同じ材料により形成されている。図４（ａ）及び（ｂ）に示すように、複数の支持部材２８及び１枚の絶縁板３６により、絶縁部材３８が構成されている。絶縁板３６の下端において、支持部材２８によって囲まれた部分は、支持部材２８の外部に位置する部分よりも、下方に突出している。半導体記憶装置１においては、複数の絶縁部材３８が設けられており、Ｙ方向に沿って例えば等間隔に配列されている。

図１〜図３に示すように、積層体３０の上部であって、隣り合う絶縁部材３８の間には、Ｘ方向に延びる絶縁部材３９が設けられている。絶縁部材３９は、最上段又は最上段から複数段の電極膜３４を分断している。

ソース電極膜２１及び積層体３０における絶縁部材３８間に配置された部分内には、柱状部材４０が設けられている。Ｚ方向から見て、柱状部材４０は千鳥状に配列されている。一部の柱状部材４０は、絶縁部材３９を貫き、絶縁部材３９に接している。なお、図１及び図２に示す例では、隣り合う絶縁部材３８間に、Ｘ方向に沿って配列された柱状部材４０の列がＹ方向に５列配列されており、中央の１列が絶縁部材３９を貫いているが、これには限定されない。例えば、隣り合う絶縁部材３８間にＸ方向に沿って配列された柱状部材４０の列がＹ方向に９列配列されており、中央の１列が絶縁部材３９を貫いていてもよい。なお、柱状部材４０は絶縁部材３９を貫いておらず、絶縁部材３９の直下域に一部の柱状部材４０が配置されていてもよい。

図５（ａ）及び（ｂ）、並びに、図６（ａ）及び（ｂ）に示すように、柱状部材４０においては、例えばシリコン酸化物からなるコア部材４１が設けられている。コア部材４１の形状は、略円柱形である。コア部材４１の側面上には、半導体部材としてのシリコンピラー４２が設けられている。シリコンピラー４２の形状は、例えば、円筒形である。なお、図５（ａ）は電極膜３４を含むＸＹ断面を示し、図５（ｂ）はポリシリコン膜２４を含むＸＹ断面を示す。

柱状部材４０におけるポリシリコン膜２４内に配置された部分を除く部分には、シリコンピラー４２の側面上に、トンネル絶縁膜４３、電荷蓄積膜４４及びブロック絶縁膜４５がこの順に設けられている。ブロック絶縁膜４５は、シリコン酸化層４６及びアルミニウム酸化層４７により構成されている。

トンネル絶縁膜４３は、通常は絶縁性であるが、半導体記憶装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、単層のシリコン酸窒化膜、又は、シリコン酸化層、シリコン窒化層及びシリコン酸化層がこの順に積層されたＯＮＯ膜である。電荷蓄積膜４４は電荷を蓄積する能力がある電荷蓄積部材であり、例えば電子のトラップサイトを含む材料からなり、例えば、シリコン窒化物(ＳｉＮ）からなる。ブロック絶縁膜４５は、半導体記憶装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜である。トンネル絶縁膜４３、電荷蓄積膜４４及びシリコン酸化層４６は、シリコンピラー４２の側面上の略全体に配置されており、その形状は円筒形である。アルミニウム酸化層４７は、電極膜３４の上面上、下面上及びシリコンピラー４２を向いた側面上に形成されている。

一方、柱状部材４０におけるポリシリコン膜２４内に配置された部分においては、トンネル絶縁膜４３、電荷蓄積膜４４及びブロック絶縁膜４５が設けられておらず、シリコンピラー４２が側面においてポリシリコン膜２４に接しており、ポリシリコン膜２４に接続されている。

図１〜図３に示すように、積層体３０上には、例えばシリコン酸化物からなる絶縁膜５０が設けられており、絶縁膜５０内にはプラグ５１が設けられている。絶縁膜５０上には、Ｙ方向に延びるビット線５２が設けられている。ビット線５２はプラグ５１を介してシリコンピラー４２に接続されている。なお、図１においては、絶縁膜５０及びプラグ５１は図示を省略している。また、一部のビット線５２のみを二点鎖線で示している。

次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図７〜図１０は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。
図１１は、本実施形態に係る半導体記憶装置の製造方法を示す斜視図である。
図１２及び図１３は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。
図１４は、本実施形態に係る半導体記憶装置の製造方法を示す斜視図である。
図１５は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。

先ず、図７に示すように、シリコン基板１０の上層部分に、ＳＴＩ１２及び拡散層１３等を形成する。次に、シリコン基板１０上にゲート電極１４等を形成する。これにより、ＭＯＳＦＥＴ１５が形成される。次に、シリコン基板１０上に、層間絶縁膜１１、配線１６、コンタクト１７及びビア１８等を形成する。これにより、駆動回路１９が形成される。

次に、層間絶縁膜１１上に、金属膜２２、リン（Ｐ）がドープされたポリシリコンからなるポリシリコン膜２３、シリコン酸化膜６１、ノンドープのポリシリコンからなるポリシリコン膜６２、シリコン酸化膜６３、ノンドープのポリシリコンからなるポリシリコン膜２５をこの順に形成する。

次に、図８に示すように、リソグラフィ法及びＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）法により、ポリシリコン膜２５、シリコン酸化膜６３、ポリシリコン膜６２及びシリコン酸化膜６１を貫通し、ポリシリコン膜２３の上部に進入するように、逆円錐台形の凹部６５を形成する。次に、全面にシリコン酸化物を堆積させて、エッチバックすることにより、凹部６５内にシリコン酸化物からなる支持部材２８を形成する。

次に、図９に示すように、ポリシリコン膜２５上及び支持部材２８上に、例えばシリコン酸化物を堆積させて、絶縁膜３１を形成する。次に、ポリシリコンを堆積させて、電極膜３２を形成する。次に、シリコン酸化物からなる絶縁膜３３と、シリコン窒化膜６６を交互に形成する。絶縁膜３１、電極膜３２、絶縁膜３３及びシリコン窒化膜６６により、積層体３０が形成される。次に、積層体３０の上部に、Ｘ方向に延びる溝６７を形成する。溝６７は、積層体３０の最上段から少なくとも１段のシリコン窒化膜６６を分断するように形成する。次に、溝６７内にシリコン酸化物を埋め込んで、エッチバックする。これにより、溝６７内に絶縁部材３９が形成される。

次に、積層体３０、ポリシリコン膜２５、シリコン酸化膜６３、ポリシリコン膜６２、及び、シリコン酸化膜６１を貫通し、ポリシリコン膜２３の上部内に進入するように、メモリホール６９を形成する。一部のメモリホール６９には、絶縁部材３９も貫通させる。

次に、図５（ａ）及び（ｂ）、並びに、図６（ａ）及び（ｂ）に示すように、メモリホール６９の内面上に、シリコン酸化層４６、電荷蓄積膜４４、トンネル絶縁膜４３及びシリコンピラー４２を形成する。次に、シリコンピラー４２によって囲まれた空間内にシリコン酸化物を埋めこむことにより、コア部材４１を形成する。この結果、メモリホール６９内に、アルミニウム酸化層４７を除く柱状部材４０が形成される。なお、柱状部材４０を形成した後に、絶縁部材３９を形成してもよい。この場合は、いくつかの柱状部材４０の上部が絶縁部材３９に置き換わる。

次に、図１０及び図１１に示すように、例えばＲＩＥ法により、積層体３０を貫通するように、ＸＺ平面に沿って拡がるスリット７０を形成する。このとき、ポリシリコンからなる電極膜３２をエッチングストッパとして用いることにより、絶縁膜３３及びシリコン窒化膜６６からなる積層体を貫通した時点で一旦エッチングを停止させ、その後、シリコンをエッチング可能な条件でエッチングを再開することにより、スリット７０の下端の位置を精度良く制御することができる。スリット７０の下端は支持部材２８内及びポリシリコン膜６２内に到達させる。これにより、スリット７０の内面には、積層体３０、支持部材２８、ポリシリコン膜２５、シリコン酸化膜６３及びポリシリコン膜６２が露出する。支持部材２８の外面とスリット７０との最大距離は、シリコン酸化膜６１の膜厚及びシリコン酸化膜６３の膜厚よりも大きくする。

なお、図１１においては、図を見やすくするために、シリコン基板１０、層間絶縁膜１１、及び、スリット７０から見てＹ方向片側の構造物は、図示を省略している。また、複数の絶縁膜３３及び複数のシリコン窒化膜６６からなる積層体をまとめて「ＯＮＯＮ積層体７１」として示している。更に、柱状部材４０は１本のみ示している。後述する同様な斜視図についても同様である。

次に、図１２に示すように、全面にシリコン窒化物を堆積させることにより、スペーサ膜７３を形成する。次に、ＲＩＥを施すことにより、積層体３０の上面上及びスリット７０の底面上からスペーサ膜７３を除去し、スリット７０の側面上に残留させる。次に、例えば、ホットＴＭＹ（コリン水溶液）を用いて、スリット７０を介したウェットエッチングを施すことにより、ポリシリコン膜６２（図１０及び図１１参照）を除去する。なお、電極膜３２及びポリシリコン膜２５は、スペーサ膜７３によって保護されているため、除去されない。このとき、シリコン酸化膜６３より上の構造体は、支持部材２８及び柱状部材４０によって支持される。

次に、図１３及び図１４に示すように、例えば、ＣＤＥ（Chemical Dry Etching)を施すことにより、スリット７０を介して、シリコン酸化膜６１及びシリコン酸化膜６３（図１２参照）、並びに、柱状部材４０のシリコン酸化層４６、電荷蓄積膜４４及びトンネル絶縁膜４３における露出部分を除去する。このとき、支持部材２８におけるスリット７０内に露出した部分もエッチングされるが、支持部材２８の外面とスリット７０との最大距離は、シリコン酸化膜６１の膜厚及びシリコン酸化膜６３の膜厚よりも大きいため、シリコン酸化膜６１及び６３を除去しつつ、支持部材２８を残留させることができる。また、シリコン酸化物からなる絶縁膜３１及び絶縁膜３３は、スペーサ膜７３によって保護されるため、除去されない。但し、電荷蓄積膜４４を除去する際に、スペーサ膜７３における支持部材２８又はポリシリコン膜２５によって支持されていない部分は消失し得る。なお、図１４においては、図示の便宜上、スペーサ膜７３を省略している。

これにより、シリコン酸化膜６１、ポリシリコン膜６２及びシリコン酸化膜６３が除去されたあとに、スペース７４が形成される。シリコンピラー４２の一部は、スペース７４内において露出する。このとき、ポリシリコン膜２５より上の構造体は、支持部材２８、コア部材４１及びシリコンピラー４２によって支持される。

次に、図１５に示すように、スリット７０を介して、スペース７４内でシリコンを選択的に成長させる。これにより、スペース７４内にリンがドープされたポリシリコン膜２４が形成される。金属膜２２、ポリシリコン膜２３、ポリシリコン膜２４及びポリシリコン膜２５により、ソース電極膜２１が形成される。スペース７４内において、ポリシリコン膜２４はシリコンピラー４２に接し、シリコンピラー４２に接続される。このとき、ポリシリコン膜２４にドープされているリンは、シリコンを選択成長させるための加熱処理に伴い、スペース７４内に露出したシリコンピラー４２側へ拡散する。更に、このシリコン選択成長のための加熱処理や、後工程で実施される加熱処理等により、ポリシリコン膜２４中のリンはポリシリコン膜２５内へも拡散し得る。

次に、図１〜図６（ｂ）に示すように、スリット７０を介して、等方性エッチング、例えば、ホット燐酸を用いたウェットエッチングを施す。これにより、スペーサ膜７３及びシリコン窒化膜６６（図１５参照）が除去される。シリコン窒化膜６６が除去されたあとに、スペース７６が形成される。

次に、スリット７０を介して、スペース７６の内面上に、アルミニウム酸化層４７を形成する。アルミニウム酸化層４７は柱状部材４０のシリコン酸化層４６と接し、シリコン酸化層４６と共にブロック絶縁膜４５を形成する。次に、スリット７０を介してスペース７６内に例えばタングステンを埋め込む。これにより、スペース７６内に電極膜３４が形成される。次に、スリット７０内に堆積されたタングステン及びアルミニウム酸化層４７を除去し、シリコン酸化物を埋め込むことにより、絶縁板３６が形成される。支持部材２８及び絶縁板３６により、絶縁部材３８が形成される。

次に、積層体３０上に絶縁膜５０を形成する。次に、絶縁膜５０内にプラグ５１を形成し、シリコンピラー４２の上端に接続させる。次に、絶縁膜５０上にＹ方向に延びるビット線５２を形成し、プラグ５１に接続させる。このようにして、本実施形態に係る半導体記憶装置１が製造される。

半導体記憶装置１の動作について説明する。
書込動作時には、電極膜３４にシリコンピラー４２よりも高い電位を印加する。これにより、シリコンピラー４２からトンネル絶縁膜４３を介して電荷蓄積膜４４に電子が注入され、メモリセルトランジスタの閾値電圧がシフトされて情報が記憶される。

読出動作時には、ソース電極膜２１からシリコンピラー４２に電子が供給され、この状態で電極膜３４に所定の電位が印加される。所定の電位がメモリセルトランジスタの閾値電圧以上であると、シリコンピラー４２における電極膜３４に囲まれた部分にｎ形のチャネル層が誘起され、メモリセルトランジスタはオン状態となる。このとき、ビット線５２とソース電極膜２１との間に流れる電流の量を検知することにより、メモリセルトランジスタの閾値電圧を判別して記憶された情報を読み出すことができる。

消去動作時には、電極膜３２に正の消去電位を印加することにより、シリコンピラー４２における電極膜３２に囲まれた部分に高い電界が印加される。この結果、ＧＩＤＬ（Gate-Induced Drain Leakage：ゲート誘導ドレインリーク）による正孔が発生し、シリコンピラー４２の電位が上昇する。この状態で電極膜３４にシリコンピラー４２よりも低い電位を印加することにより、シリコンピラー４２からトンネル絶縁膜４３を介して電荷蓄積膜４４に正孔が注入されて、電荷蓄積膜４４内に蓄積されていた電子が消滅する。

次に、本実施形態の効果について説明する。
図２及び図３に示すように、本実施形態においては、柱状部材４０のシリコンピラー４２（図６参照）が、その側面でポリシリコン膜２４に接している。このため、ソース電極膜２１とシリコンピラー４２との間の接触抵抗が低く、ソース電極膜２１をシリコンピラー４２に確実に接続することができる。この結果、半導体記憶装置１は動作の安定性が高い。

また、本実施形態においては、図８に示す工程において、支持部材２８をＸ方向に沿って断続的に形成し、図１０及び図１１に示す工程において、支持部材２８の上部に食い込むと共にポリシリコン膜６２に到達するようにスリット７０を形成し、図１２及び図１３に示す工程において、スリット７０を介して、ポリシリコン膜６２、シリコン酸化膜６１及び６３、並びに、シリコン酸化層４６等を除去し、図１５に示す工程において、スリット７０を介して、ポリシリコン膜２４を形成している。このため、図１２及び図１３に示す工程において、シリコン酸化膜６３又はポリシリコン膜２５よりも上の構造体を、コア部材４１及びシリコンピラー４２の他に、支持部材２８によって支持することができる。これにより、ポリシリコン膜２５より上の構造体が倒壊することを防止できると共に、スペース７４の高さを略一定に保つことができる。この結果、半導体記憶装置１は、生産性及び機械的な形状安定性が高い。

（第１の実施形態の第１の変形例）
次に、第１の実施形態の第１の変形例について説明する。
図１６は、本変形例に係る半導体記憶装置を示す断面図である。

図１６に示すように、本変形例に係る半導体記憶装置１ａにおいては、絶縁膜３３及び電極膜３４からなる積層体、絶縁部材３８、柱状部材４０が設けられたメモリアレイ領域ＲＭの外部に、周辺領域ＲＣが設定されている。

周辺領域ＲＣには、例えばシリコン酸化物からなる層間絶縁膜５５が設けられている。また、ソース電極膜２１内には、絶縁部材５６が設けられている。絶縁部材５６の形状は支持部材２８の形状と略同じであり、例えば、逆円錐台形である。

そして、層間絶縁膜５５、電極膜３２、絶縁膜３１及び絶縁部材５６を貫くように、コンタクト５７が設けられている。コンタクト５７の下端は金属膜２２に接している。また、コンタクト５７の周囲には、絶縁膜５８が設けられている。コンタクト５７は、上層配線（図示せず）から金属膜２２に電位を供給するための導電部材である。

本変形例においては、図８に示す工程において、メモリアレイ領域ＲＭに凹部６５を形成する際に、周辺領域ＲＣにおけるコンタクト５７を形成する予定の領域にも、凹部６５ａを形成する。また、凹部６５内に支持部材２８を形成する際に、凹部６５ａ内に絶縁部材５６を形成する。その後、層間絶縁膜５５を形成し、金属膜２２に到達するコンタクトホール５９を形成し、コンタクトホール５９の側面上に絶縁膜５８を形成し、絶縁膜５８の側面上にコンタクト５７を形成する。このようにして、本変形例に係る半導体記憶装置１ａが製造される。

なお、周辺領域ＲＣにおいて、ソース電極膜２１における金属膜２２以外の膜に凹部６５ａを形成する工程と金属膜２２に到達するコンタクトホール５９を形成する工程との合わせの精度によっては、周辺領域ＲＣに設けられた凹部６５ａのＺ方向に沿った中心軸（ソース電極膜２１中に形成された絶縁部材５６の中心軸）とコンタクト５７のＺ方向に沿った中心軸とが一致せず、互いにずれた位置関係になる場合がある。

本変形例によれば、支持部材２８と絶縁部材５６を同時に形成することができる。このため、支持部材２８を形成するための専用の工程を設ける必要がない。従って、半導体記憶装置１ａは生産性が高い。本変形例における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。

（第１の実施形態の第２の変形例）
次に、第１の実施形態の第２の変形例について説明する。
図１７は、本変形例に係る半導体記憶装置を示す断面図である。

図１７に示すように、本実施形態に係る半導体記憶装置１ｂは、前述の第１の実施形態に係る半導体記憶装置１（図１〜図６（ｂ）参照）と比較して、シリコン酸化物からなる支持部材２８（図２参照）の替わりに、ボロン（Ｂ）を含むポリシリコンからなる支持部材６８が設けられている点が異なっている。支持部材６８は絶縁膜３１よりも下方に配置されている。

なお、支持部材６８とポリシリコン膜２３〜２５は、いずれもポリシリコンにより形成されているため、支持部材６８とポリシリコン膜２３〜２５との境界は明瞭に観察されない場合もある。この場合であっても、支持部材６８にはボロンが含まれ、ポリシリコン膜２３〜２５にはリンが含まれているため、これらの不純物のプロファイルを測定することにより、支持部材６８の存在を確認することができる。すなわち、支持部材６８に含まれる不純物の導電形は、ポリシリコン膜２３〜２５に含まれる不純物の導電形とは異なる。

本変形例においては、図８に示す工程において、例えばＣＶＤ（Chemical Vapor Deposition：化学気相成長）法によってボロン及びシリコンを堆積させ、その後、ＣＭＰを施すことにより、凹部６５内にボロンドープトポリシリコンからなる支持部材６８を形成する。これにより、図１３及び図１４に示す工程において、シリコン酸化膜６１及びシリコン酸化膜６３（図１２参照）、並びに、柱状部材４０のシリコン酸化層４６、電荷蓄積膜４４及びトンネル絶縁膜４３における露出部分を除去する際に、支持部材６８に対するエッチングを抑制することができる。また、図１２に示す工程において、ノンドープのポリシリコン膜６２（図１０及び図１１参照）を除去する際についても、ホットＴＭＹに対するエッチング耐性を十分に有しており、ノンドープのポリシリコン膜６２のウェットエッチングを選択的に行うことが可能である。この結果、支持部材６８をより確実に残留させて、上部の構造体を支持することができる。

また、支持部材６８を絶縁膜３１よりも下方に設けることにより、支持部材６８を電極膜３２から絶縁することができる。これにより、ソース電極膜２１を電極膜３２から絶縁することができ、ソース電極膜２１と電極膜３２をそれぞれ独立に駆動することができる。本変形例における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。

（第２の実施形態）
次に、第２の実施形態について説明する。
図１８は、本実施形態に係る半導体記憶装置を示す断面図である。
本実施形態に係る半導体記憶装置を示す平面図は、図１と同様である。図１８に示す断面は、図１に示すＡ−Ａ’線による断面に相当する。

図１８に示すように、本実施形態に係る半導体記憶装置２は、前述の第１の実施形態に係る半導体記憶装置１（図１〜図６（ｂ）参照）と比較して、支持部材の形状が異なっている。本実施形態の支持部材２９は、第１の実施形態の支持部材２８（図２参照）と比較して、上面２９ｕの位置が低く、ポリシリコン膜２４の上面と略同一平面を構成している。すなわち、支持部材２９の上面２９ｕは絶縁膜３１から離隔しており、ポリシリコン膜２５によって覆われている。また、支持部材２９の形状は略逆円錐台形である。

次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図１９〜図２２は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。
図２３は、本実施形態に係る半導体記憶装置の製造方法を示す斜視図である。
図２４及び図２５は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。
図２６は、本実施形態に係る半導体記憶装置の製造方法を示す斜視図である。
図２７は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。

先ず、図１９に示すように、第１の実施形態と同様な方法により、シリコン基板１０上に層間絶縁膜１１を形成し、駆動回路１９を形成する。
次に、層間絶縁膜１１上に、金属膜２２、リンがドープされたポリシリコンからなるポリシリコン膜２３、シリコン酸化膜６１、ノンドープのポリシリコンからなるポリシリコン膜６２をこの順に形成する。

次に、図２０に示すように、リソグラフィ法及びＲＩＥ法により、ポリシリコン膜６２及びシリコン酸化膜６１を貫通し、ポリシリコン膜２３の上部に進入するように、逆円錐台形の凹部６５を形成する。次に、全面にシリコン酸化物を堆積させて、エッチバックすることにより、凹部６５内にシリコン酸化物からなる支持部材２９を形成する。次に、ポリシリコン膜６２上及び支持部材２９上に、シリコン酸化膜６３、及び、ノンドープのポリシリコンからなるポリシリコン膜２５を、この順に形成する。

次に、図２１に示すように、第１の実施形態と同様な方法により、ポリシリコン膜２５上に積層体３０を形成し、積層体３０の上部に絶縁部材３９を形成し、メモリホール６９を形成し、メモリホール６９内に柱状部材４０を形成する。

次に、図２２及び図２３に示すように、積層体３０、ポリシリコン膜２５及びシリコン酸化膜６３を貫通し、下端部が支持部材２９内及びポリシリコン膜６２内に配置されるように、ＸＺ平面に沿って拡がるスリット７０を形成する。

次に、図２４に示すように、スリット７０の側面上に、シリコン窒化物からなるスペーサ膜７３を形成する。次に、例えば、スリット７０を介して、ホットＴＭＹを用いたウェットエッチングを施すことにより、ポリシリコン膜６２（図２２及び図２３参照）を除去する。なお、電極膜３２及びポリシリコン膜２５は、スペーサ膜７３によって保護されているため、除去されない。このとき、シリコン酸化膜６３より上の構造体は、支持部材２９及び柱状部材４０によって支持される。

次に、図２５及び図２６に示すように、スリット７０を介して、例えばＣＤＥ等の等方性エッチングを施すことにより、シリコン酸化膜６１及びシリコン酸化膜６３（図２４参照）、並びに、柱状部材４０のシリコン酸化層４６、電荷蓄積膜４４及びトンネル絶縁膜４３（図５（ａ）〜図６（ｂ）参照）を除去する。これにより、ポリシリコン膜２３とポリシリコン膜２５の間にスペース７４が形成される。シリコン酸化膜６３における支持部材２９とポリシリコン膜２５の間に配置された部分は残留し、支持部材２９の一部となる。

次に、図２７に示すように、スリット７０を介して、スペース７４内にポリシリコン膜２４を形成する。金属膜２２、ポリシリコン膜２３、ポリシリコン膜２４及びポリシリコン膜２５により、ソース電極膜２１が形成される。ポリシリコン膜２４はシリコンピラー４２（図５（ａ）〜図６（ｂ）参照）に接し、シリコンピラー４２に接続される。

以後の工程は、前述の第１の実施形態と同様である。すなわち、図１８に示すように、スリット７０を介して、シリコン窒化膜６６を例えばタングステンからなる電極膜３４に置換する。次に、スリット７０内にシリコン酸化物を埋め込むことにより、絶縁板３６を形成する。支持部材２９及び絶縁板３６により、絶縁部材３８が形成される。次に、積層体３０上に、絶縁膜５０、プラグ５１及びビット線５２を形成する。このようにして、本実施形態に係る半導体記憶装置２が製造される。

本実施形態における上記以外の構成及び製造方法は、前述の第１の実施形態と同様である。本実施形態によっても、前述の第１の実施形態と同様な効果を得ることができる。

（第３の実施形態）
次に、第３の実施形態について説明する。
図２８は、本実施形態に係る半導体記憶装置を示す平面図である。
図２９（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置を示す断面図である。
図２９（ａ）は支持部材を含む断面を示し、図２９（ｂ）は支持部材を含まない断面を示す。後述する図３０（ａ）〜図４１（ｂ）についても同様である。

図２８に示すように、本実施形態に係る半導体記憶装置３においては、各絶縁部材３８において、複数の支持部材７８がＸ方向に沿って周期的に配列されている。隣り合う絶縁部材３８において、Ｘ方向における支持部材７８の位置は、半周期分ずれている。換言すれば、支持部材７８はＸＹ平面に千鳥状に配列されている。隣り合う絶縁部材３８間においては、柱状部材４０が例えば９列の千鳥状に配列されている。柱状部材４０からなる列のそれぞれは、Ｘ方向に延びている。中央の列の上部には、Ｘ方向に延びる絶縁部材３９（図２参照）が設けられていてもよい。なお、図２８においては、Ｚ方向から見た柱状部材４０及び支持部材７８の形状を矩形で表しているが、柱状部材４０及び支持部材７８の実際の形状は矩形には限定されず、例えば、角が丸まった矩形、円形又は楕円形であってもよい。

図２９（ａ）及び（ｂ）に示すように、Ｚ方向における支持部材７８の長さは、第１の実施形態における支持部材２８（図２参照）よりも長く、支持部材７８の上部は、積層体３０内に配置されている。具体的には、支持部材７８の下面は金属膜２２の上面に接している。なお、支持部材７８と金属膜２２との間には、ポリシリコン膜２３の一部が介在していてもよい。支持部材７８は絶縁膜３１を貫いており、支持部材７８の上端は絶縁膜３１よりも上方であって、電極膜３２の内部に位置している。

電極膜３２においては、リンがドープされたポリシリコンからなる下層３２ａと、ノンドープのポリシリコンからなる上層３２ｂが積層されている。支持部材７８の上部は下層３２ａ内に配置され、上層３２ｂ内には配置されていない。従って、支持部材７８の上面は、下層３２ａと上層３２ｂとの界面と略同一平面を構成する。支持部材７８内の中心部には、空洞７８ａが形成されている場合がある。

次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図３０（ａ）〜図４１（ｂ）は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。

先ず、図７に示すように、前述の第１の実施形態と同様な方法により、シリコン基板１０上に層間絶縁膜１１を形成すると共に、駆動回路１９を形成する。

次に、図３０（ａ）及び（ｂ）に示すように、層間絶縁膜１１（図７参照）上に、金属膜２２、リンがドープされたポリシリコンからなるポリシリコン膜２３、シリコン酸化膜６１、ノンドープのポリシリコンからなるポリシリコン膜６２、シリコン酸化膜６３、ノンドープのポリシリコンからなるポリシリコン膜２５をこの順に形成する。次に、シリコン酸化物からなる絶縁膜３１、リンがドープされたポリシリコンからなる下層３２ａを形成する。次に、レジスト膜を塗布し、リソグラフィ法によりパターニングすることにより、レジストマスク７７を形成する。レジストマスク７７においては、支持部材７８（図２９（ａ）参照）を形成する予定の領域に、開口部７７ａを形成する。

次に、図３１（ａ）及び（ｂ）に示すように、レジストマスク７７（図３０（ａ）及び（ｂ）参照）をマスクとしてＲＩＥ等の異方性エッチングを施す。これにより、開口部７７ａの直下域に、凹部７９が形成される。凹部７９は、下層３２ａ、絶縁膜３１、ポリシリコン膜２５、シリコン酸化膜６３、ポリシリコン膜６２、シリコン酸化膜６１及びポリシリコン膜２３を貫き、底面において金属膜２２が露出する。なお、凹部７９の底面には、ポリシリコン膜２３が残留していてもよい。次に、レジストマスク７７を除去する。

次に、図３２（ａ）及び（ｂ）に示すように、例えば、ＴＥＯＳ（Tetraethyl orthosilicate：Si(OC₂H₅)₄）を原料としたＣＶＤ法により、全面にシリコン酸化膜７８ｂを形成する。シリコン酸化膜７８ｂは凹部７９内にも埋め込まれ、凹部７９内において、空洞７８ａが形成される場合がある。

次に、図３３（ａ）及び（ｂ）に示すように、エッチバックを施すことにより、シリコン酸化膜７８ｂを下層３２ａ上から除去し、凹部７９内に残留させる。凹部７９内に残留したシリコン酸化膜７８ｂが、支持部材７８となる。

次に、図３４（ａ）及び（ｂ）に示すように、下層３２ａ上に、ノンドープのシリコンを堆積させて、上層３２ｂを形成する。下層３２ａ及び上層３２ｂにより、電極膜３２が形成される。次に、シリコン酸化物からなる絶縁膜３３と、シリコン窒化膜６６を交互に形成する。

次に、図３５（ａ）及び（ｂ）に示すように、第１の実施形態と同様な方法により、柱状部材４０を形成する。次に、例えばＲＩＥ法等の異方性エッチングにより、ＸＺ平面に沿って拡がるスリット７０を形成する。スリット７０を形成するためのエッチングは２段階に分けて実施する。第１の段階では、電極膜３２の上層３２ｂをエッチングストッパとして用いることにより、スリット７０に、絶縁膜３３及びシリコン窒化膜６６からなる積層体を貫かせ、上層３２ｂ内で停止させる。第２の段階では、支持部材７８が配置されている領域においては、スリット７０に上層３２ｂを貫かせ、支持部材７８の上部で停止させる。支持部材７８が配置されていない領域においては、スリット７０に上層３２ｂ、下層３２ａ、絶縁膜３１及びポリシリコン膜２５を貫かせ、シリコン酸化膜６３に到達させる。

次に、図３６（ａ）及び（ｂ）に示すように、シリコン窒化物を堆積させ、エッチバックすることにより、スリット７０の内面上に、スペーサ膜７３を形成する。

次に、図３７（ａ）及び（ｂ）に示すように、ＲＩＥ法等の異方性エッチングにより、スリット７０の底面からスペーサ膜７３を除去する。このとき、スリット７０の底面において、シリコン酸化膜６３も除去されて、ポリシリコン膜６２が露出する。

次に、図３８（ａ）及び（ｂ）に示すように、例えば、ホットＴＭＹを用いて、スリット７０を介したウェットエッチングを施すことにより、ポリシリコン膜６２（図３７（ａ）及び（ｂ）参照）を除去する。このとき、電極膜３２及びポリシリコン膜２５は、スペーサ膜７３によって保護されているため、除去されない。シリコン酸化膜６３より上の構造体は、支持部材７８及び柱状部材４０によって支持される。

次に、図３９（ａ）及び（ｂ）に示すように、例えば、ＣＤＥを施すことにより、スリット７０を介して、シリコン酸化膜６１及びシリコン酸化膜６３（図３８（ａ）及び（ｂ）参照）、並びに、柱状部材４０のシリコン酸化層４６、電荷蓄積膜４４及びトンネル絶縁膜４３における露出部分を除去する。これにより、シリコン酸化膜６１、ポリシリコン膜６２及びシリコン酸化膜６３が除去されたあとに、スペース７４が形成される。シリコンピラー４２の一部は、スペース７４内において露出する。また、支持部材７８におけるスリット７０及びスペース７４内に露出した部分もある程度エッチングされる。このとき、ポリシリコン膜２５より上の構造体は、支持部材７８、コア部材４１及びシリコンピラー４２によって支持される。

次に、図４０（ａ）及び（ｂ）に示すように、スリット７０を介して、スペース７４内でシリコンを選択的に成長させる。これにより、スペース７４内にポリシリコン膜２４が形成される。金属膜２２、ポリシリコン膜２３、ポリシリコン膜２４及びポリシリコン膜２５により、ソース電極膜２１が形成される。スペース７４内において、ポリシリコン膜２４はシリコンピラー４２に接し、シリコンピラー４２に接続される。このとき、ポリシリコン膜２３に含まれていたリンは、ポリシリコン膜２４を介して、シリコンピラー４２内に拡散する。

次に、図４１（ａ）及び（ｂ）に示すように、スリット７０を介して、等方性エッチングを施す。これにより、スペーサ膜７３及びシリコン窒化膜６６（図４０（ａ）及び（ｂ）参照）が除去される。シリコン窒化膜６６が除去されたあとに、スペース７６が形成される。

以後の工程は、前述の第１の実施形態と同様である。これにより、本実施形態に係る半導体記憶装置３が製造される。

次に、本実施形態の効果について説明する。
本実施形態においては、第１の実施形態と比較して、支持部材７８を上方まで形成しているため、図３５（ａ）及び（ｂ）に示す工程において、スリット７０を形成したときに、スリット７０が支持部材７８の上部に進入しても、支持部材７８を確実に維持することができる。例えば、図３９（ａ）及び（ｂ）に示す工程において、支持部材７８におけるスリット７０及びスペース７４内に露出した部分がエッチングされたときに、スリット７０及びスペース７４が空洞７８ａを介して連通し、支持部材７８が崩壊することをより確実に回避できる。

また、本実施形態においては、図２８に示すように、支持部材７８を千鳥状に配列させている。このため、スリット７０における支持部材７８間に位置する部分も千鳥状に配列される。この結果、スリット７０における支持部材７８間に位置する部分と、ポリシリコン膜６２の各部との最大距離が短くなり、スリット７０を介した処理の効率が向上する。具体的には、図３８（ａ）及び（ｂ）に示すポリシリコン膜６２（図３７（ａ）及び（ｂ）参照）の除去、図３９（ａ）及び（ｂ）に示すシリコン酸化膜６１及び６３（図３８（ａ）及び（ｂ）参照）等の除去、並びに、図４０（ａ）及び（ｂ）に示すポリシリコン膜２４の形成を、効率よく実施することができる。

本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。

（第４の実施形態）
次に、第４の実施形態について説明する。
図４２は、本実施形態に係る半導体記憶装置を示す平面図である。
図４３は、図４２に示すＦ−Ｆ’線による断面図である。
図４４は、図４２に示すＧ−Ｇ’線による断面図である。
図４５は、本実施形態に係る半導体記憶装置を示す断面図である。

図４２〜図４５に示すように、本実施形態に係る半導体記憶装置４は、前述の第１の実施形態に係る半導体記憶装置１（図１〜図６（ｂ）参照）と比較して、支持部材２８の替わりに、支持部材８０が設けられている点が異なっている。以下の説明において、便宜上、柱状部材４０のうち、絶縁部材３９を貫いていないものを「柱状部材４０ａ」ともいい、絶縁部材３９を貫いているものを「柱状部材４０ｂ」ともいう。

支持部材８０は、ソース電極膜２１内であって、絶縁部材３９の直下域に配置されている。支持部材８０は、Ｘ方向に配列され、柱状部材４０ｂの間に配置されている。柱状部材４０ｂと支持部材８０は、Ｘ方向に沿って交互に配列されており、全体としてＸ方向に延びるライン状の部材を構成している。支持部材８０は、例えば、柱状部材４０ｂの下面を覆っている。支持部材８０の上面８０ｕは、例えば、ポリシリコン膜２４の上面と略同一平面を構成し、支持部材８０の下面８０ｌは、ポリシリコン膜２３内に配置されている。支持部材８０は、例えばシリコン酸化物等の絶縁性材料によって形成されている。

図４５に示すように、柱状部材４０ａにおけるポリシリコン膜２４内に配置された部分には、トンネル絶縁膜４３、電荷蓄積膜４４及びシリコン酸化層４６が設けられておらず、シリコンピラー４２がポリシリコン膜２４に接している。これにより、シリコンピラー４２は積層体３０下方の側面においてソース電極膜２１に接続されており、積層体３０内に位置するシリコンピラー４２がメモリセルトランジスタのチャネルとなってメモリセルトランジスタを構成する。柱状部材４０ａは、絶縁部材３９及び支持部材８０から離隔している。なお、図４５は、Ｚ方向においてポリシリコン膜２４が形成される位置でのＸＹ断面を示し、以降後述する実施形態中で示されるＸＹ断面図についても同様である。

柱状部材４０ｂにおけるポリシリコン膜２４内に配置された部分には、トンネル絶縁膜４３、電荷蓄積膜４４及びシリコン酸化層４６が設けられており、柱状部材４０ｂの下面は支持部材８０によって覆われている。このため、柱状部材４０ｂにおけるシリコンピラー４２はソース電極膜２１から絶縁されており、メモリセルトランジスタを構成しない。柱状部材４０ｂの上部は絶縁部材３９に接し、下部は支持部材８０に接している。

次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図４６〜図５２は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。

先ず、図４６に示すように、第１の実施形態と同様な方法により、シリコン基板１０上に層間絶縁膜１１を形成し、駆動回路１９を形成する。次に、層間絶縁膜１１上に、金属膜２２、リンがドープされたポリシリコンからなるポリシリコン膜２３、シリコン酸化膜６１、ノンドープのポリシリコンからなるポリシリコン膜６２をこの順に形成する。

次に、リソグラフィ法及びＲＩＥ法により、ポリシリコン膜６２及びシリコン酸化膜６１を貫通し、ポリシリコン膜２３の上部に進入するように、Ｘ方向に延びるライン状のトレンチ８１を形成する。トレンチ８１は、後の工程において絶縁部材３９（図４２〜図４５参照）を形成する予定の領域の直下域に形成する。

次に、全面にシリコン酸化物を堆積させて、エッチバックすることにより、トレンチ８１内にシリコン酸化物からなる支持部材８０を形成する。この段階では、支持部材８０の形状は、Ｘ方向を軸方向とした柱状であり、例えば台形柱状である。次に、ポリシリコン膜６２上及び支持部材８０上に、シリコン酸化膜６３、及び、ノンドープのポリシリコンからなるポリシリコン膜２５を、この順に形成する。

次に、図４７及び図４８に示すように、第１の実施形態と同様な方法により、ポリシリコン膜２５上に積層体３０を形成する。次に、積層体３０の上部に絶縁部材３９を形成する。絶縁部材３９は、Ｘ方向に延びるライン状とし、支持部材８０の直上域に形成する。次に、メモリホール６９を形成する。

一部のメモリホール６９には、絶縁部材３９を貫通させる。絶縁部材３９を貫通したメモリホール６９には、積層体３０、ポリシリコン膜２５及びシリコン酸化膜６３を貫通させて、下端を支持部材８０内に配置する。一方、絶縁部材３９を貫通させないメモリホール６９には、積層体３０、ポリシリコン膜２５、シリコン酸化膜６３、ポリシリコン膜６２及びシリコン酸化膜６１を貫通させて、下端をポリシリコン膜２３内に配置する。次に、第１の実施形態と同様な方法により、メモリホール６９内に柱状部材４０を形成する。

次に、図４９及び図５０に示すように、積層体３０、ポリシリコン膜２５及びシリコン酸化膜６３を貫通し、下端がポリシリコン膜６２（図４７及び図４８参照）内に配置されるように、ＸＺ平面に沿って拡がるスリット７０を形成する。次に、スリット７０の側面上に、シリコン窒化物からなるスペーサ膜７３を形成する。次に、スリット７０を介して、例えばホットＴＭＹを用いたウェットエッチングを施すことにより、ポリシリコン膜６２を除去する。なお、電極膜３２及びポリシリコン膜２５は、スペーサ膜７３によって保護されているため、除去されない。このとき、シリコン酸化膜６３より上の構造体は、支持部材８０及び柱状部材４０によって支持される。

次に、図５１及び図５２に示すように、スリット７０を介して、例えばＣＤＥ等の等方性エッチングを施すことにより、シリコン酸化膜６１及びシリコン酸化膜６３（図４９参照）、並びに、柱状部材４０ａのシリコン酸化層４６、電荷蓄積膜４４及びトンネル絶縁膜４３を除去する。これにより、ポリシリコン膜２３とポリシリコン膜２５の間にスペース７４が形成される。

このとき、柱状部材４０ｂの下部は、支持部材８０によって覆われているため、エッチングが阻害され、シリコン酸化層４６、電荷蓄積膜４４及びトンネル絶縁膜４３の一部又は全部が残留する。図５２においては、シリコン酸化層４６の一部、電荷蓄積膜４４の全部、及びトンネル絶縁膜４３の全部が残留している例を示している。

また、支持部材８０が、Ｙ方向に向いた側面からエッチングされて、幅、すなわち、Ｙ方向における長さが短くなる。この結果、柱状部材４０ｂのＹ方向両側の側部が、スペース７４内に露出するが、トンネル絶縁膜４３等が残留するため、シリコンピラー４２は露出しない。更に、図４４に示すように、シリコン酸化膜６３における支持部材８０とポリシリコン膜２５の間に配置された部分は残留し、支持部材８０の一部となる。

以後の工程は、前述の第１の実施形態と同様である。このようにして、本実施形態に係る半導体記憶装置４が製造される。

本実施形態の効果について説明する。
本実施形態においては、図４９〜図５２に示す工程において、シリコン酸化膜６３又はポリシリコン膜２５より上の構造体を、支持部材８０及び柱状部材４０によって支持することができる。これにより、生産性及び機械的な安定性が高い半導体記憶装置４を製造することができる。支持部材８０は柱状部材４０の近傍に配置されているため、柱状部材４０に印加される力を効果的に低減することができる。

また、支持部材８０及び柱状部材４０ｂがＸ方向に沿って交互に配列されて、ライン状の支持体を構成しているため、この支持体の剛性は、前述の第１の実施形態における柱状の支持部材２８の剛性よりも高い。このため、シリコン酸化膜６３又はポリシリコン膜２５より上の構造体をより確実に支持することができる。

また、本実施形態においては、柱状部材４０ｂの下部には、トンネル絶縁膜４３、電荷蓄積膜４４及びシリコン酸化層４６が残留し、下面は絶縁性の支持部材８０によって覆われているため、柱状部材４０ｂのシリコンピラー４２をソース電極膜２１から絶縁することができる。これにより、メモリセルトランジスタを構成しないダミーのシリコンピラー４２に不要な電流が流れることがなく、動作がより安定する。

本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
なお、本実施形態においても、前述の第１の実施形態と同様に、支持部材８０を絶縁膜３１に接するような高さに形成してもよい。

（第５の実施形態）
次に、第５の実施形態について説明する。
図５３は、本実施形態に係る半導体記憶装置を示す断面図である。

図５３に示すように、本実施形態に係る半導体記憶装置５は、前述の第４の実施形態に係る半導体記憶装置４（図４２〜図４５参照）と比較して、支持部材８０の替わりに、支持部材８４が設けられている点が異なっている。支持部材８４は導電性材料、例えば、ポリシリコンにより形成されている。また、支持部材８４は柱状部材４０ｂのＹ方向両側にも設けられている。

次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図５４〜図５７は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。

先ず、図４６、図５４及び図５５に示すように、前述の第４の実施形態と同様な方法により、シリコン基板１０上に層間絶縁膜１１、金属膜２２、ポリシリコン膜２３、シリコン酸化膜６１及びポリシリコン膜６２をこの順に形成する。次に、ポリシリコン膜６２及びシリコン酸化膜６１を貫通し、ポリシリコン膜２３の上部に進入するように、Ｘ方向に延びるライン状のトレンチ８１を形成する。

次に、トレンチ８１の内面上に、シリコン酸化膜８５を形成する。その後、例えばＣＶＤ法により、シリコン及び不純物としてのリン等を堆積させることにより、トレンチ８１内に導電性のポリシリコンからなる支持部材８４を形成する。

次に、図４７に示すように、前述の第４の実施形態と同様な方法により、シリコン酸化膜６３、ポリシリコン膜２５及び積層体３０を形成し、積層体３０の上部にＸ方向に延びる絶縁部材３９を形成する。次に、メモリホール６９を形成し、メモリホール６９内に柱状部材４０を形成する。

次に、図４９及び図５６に示すように、スリット７０を形成し、スリット７０の側面上にスペーサ膜７３を形成する。次に、スリット７０を介してエッチングを施し、ポリシリコン膜６２を除去する。このとき、ポリシリコンからなる支持部材８４は、シリコン酸化膜８５によって保護されるため、除去されない。

次に、図５１及び図５７に示すように、スリット７０を介してエッチングを行う。これにより、シリコン酸化膜６１及び６３が除去されると共に、シリコン酸化膜８５が除去される。また、柱状部材４０ａのシリコン酸化層４６、電荷蓄積膜４４及びトンネル絶縁膜４３も除去される。このとき、柱状部材４０ｂは支持部材８４によって覆われているため、シリコン酸化層４６、電荷蓄積膜４４及びトンネル絶縁膜４３は保護される。

次に、図５３に示すように、スリット７０（図５１参照）を介して、スペース７４内にポリシリコンを埋め込むことにより、ポリシリコン膜２４を形成する。以後の工程は、前述の第４の実施形態と同様である。このようにして、本実施形態に係る半導体記憶装置５が製造される。

次に、本実施形態の効果について説明する。
本実施形態においては、支持部材８４を導電性のシリコンにより形成しているため、支持部材８４がソース電極膜２１の一部として機能する。このため、半導体記憶装置５においては、ソース電極膜２１の抵抗が低く、動作の安定性が高い。

また、本実施形態においては、支持部材８４をシリコンにより形成しているため、図５７に示す工程において、シリコン酸化膜６１及び６３をエッチングしたときに、支持部材８４はほとんどエッチングされない。このため、シリコン酸化膜６１及び６３に対するエッチングが過剰であった場合にも、支持部材８４を確実に残留させることができる。

更に、本実施形態においては、支持部材８４の側面を覆うように、シリコン酸化膜８５を設けている。このため、図５６に示す工程において、ポリシリコン膜６２を除去するときに、ポリシリコンからなる支持部材８４が除去されることを防止できる。

本実施形態における上記以外の構成、製造方法及び効果は、前述の第４の実施形態と同様である。

（第６の実施形態）
次に、第６の実施形態について説明する。
図５８は、本実施形態に係る半導体記憶装置を示す断面図である。

図５８に示すように、本実施形態に係る半導体記憶装置６は、前述の第４の実施形態に係る半導体記憶装置４（図４２〜図４５参照）と比較して、絶縁性の支持部材８０が、Ｘ方向において、局所的に途切れている点が異なっている。支持部材８０が途切れている部分には、ポリシリコン膜２４が進入しており、ポリシリコン膜２４のブリッジ部２４ａが形成されている。ブリッジ部２４ａを貫く柱状部材４０の構成は、柱状部材４０ａの構成と同じである。すなわち、シリコンピラー４２とブリッジ部２４ａとの間にトンネル絶縁膜４３、電荷蓄積膜４４及びシリコン酸化層４６が設けられておらず、シリコンピラー４２がブリッジ部２４ａに接している。

次に、本実施形態に係る半導体記憶装置６の製造方法について説明する。
図５９及び図６０は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。

先ず、図４６、図４７及び図５９に示すように、前述の第４の実施形態と同様な方法により、シリコン基板１０上に層間絶縁膜１１、金属膜２２、ポリシリコン膜２３、シリコン酸化膜６１及びポリシリコン膜６２をこの順に形成する。次に、ポリシリコン膜６２及びシリコン酸化膜６１を貫通し、ポリシリコン膜２３の上部に進入するように、Ｘ方向に延びるライン状のトレンチ８１を形成する。このとき、トレンチ８１にはＸ方向に沿って断続的に形成する。

次に、トレンチ８１内にシリコン酸化物を埋め込むことにより、支持部材８０を形成する。次に、シリコン酸化膜６３、ポリシリコン膜２５及び積層体３０を形成し、積層体３０の上部にＸ方向に延びる絶縁部材３９を形成する。絶縁部材３９は支持部材８０の直上域に形成する。次に、メモリホール６９を形成し、メモリホール６９内に柱状部材４０を形成する。

次に、図４９、図５１及び図６０に示すように、スリット７０及びスペーサ膜７３を形成し、スリット７０を介してポリシリコン膜６２（図５９参照）を除去する。次に、スリット７０を介してシリコン酸化膜６１及び６３を除去する。このとき、支持部材８０も側面からエッチングされる。

次に、図５８に示すように、スリット７０を介して、スペース７４内にポリシリコンを埋め込むことにより、ポリシリコン膜２４を形成する。このとき支持部材８０が途切れている部分には、ブリッジ部２４ａが形成される。以後の工程は、前述の第４の実施形態と同様である。このようにして、本実施形態に係る半導体記憶装置６が製造される。

次に、本実施形態の効果について説明する。
本実施形態においては、ポリシリコン膜２４にブリッジ部２４ａが形成されているため、ソース電極膜２１の抵抗が低い。また、ポリシリコン膜２４を形成する工程において、シリコンのソースガスを、支持部材８０が途切れた部分を通じてフローさせることができる。このため、ポリシリコン膜２４の埋込性が良好である。この結果、半導体記憶装置６は製造が容易であると共に、動作の安定性が高い。

本実施形態における上記以外の構成、製造方法及び効果は、前述の第４の実施形態と同様である。

（第７の実施形態）
次に、第７の実施形態について説明する。
図６１は、本実施形態に係る半導体記憶装置を示す断面図である。

図６１に示すように、本実施形態に係る半導体記憶装置７は、前述の第４の実施形態に係る半導体記憶装置４（図４２〜図４５参照）と比較して、支持部材８０が設けられていない点が異なっている。このため、絶縁部材３９の直下域において、Ｘ方向において隣り合う柱状部材４０ｂ間においても、ポリシリコン膜２４が存在する。

但し、半導体記憶装置４と同様に、柱状部材４０ｂにおけるポリシリコン膜２４内に配置された部分には、コア部材４１及びシリコンピラー４２の他に、トンネル絶縁膜４３及び電荷蓄積膜４４が設けられている。このため、柱状部材４０ｂに含まれるシリコンピラー４２の側面は、ソース電極膜２１から離隔している。一方、柱状部材４０ａにおけるポリシリコン膜２４内に配置された部分には、トンネル絶縁膜４３、電荷蓄積膜４４及びシリコン酸化層４６が設けられておらず、シリコンピラー４２がポリシリコン膜２４に接している。

次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図６２〜図６４は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。

先ず、図４６及び図６２に示すように、前述の第４の実施形態と同様な方法により、シリコン基板１０上に層間絶縁膜１１、金属膜２２、ポリシリコン膜２３、シリコン酸化膜６１及びポリシリコン膜６２をこの順に形成する。次に、ポリシリコン膜６２及びシリコン酸化膜６１を貫通し、ポリシリコン膜２３の上部に進入するように、Ｘ方向に配列される円柱状又は逆円錐台形状の凹部８７を複数個形成する。凹部８７は、絶縁部材３９（図６１参照）が形成される予定の領域の直下域において、Ｘ方向に沿って一列に配列させる。そして、凹部８７内にシリコン酸化物を埋め込むことにより、支持部材８８を形成する。

次に、図４９に示すように、前述の第４の実施形態と同様な方法により、シリコン酸化膜６３、ポリシリコン膜２５及び積層体３０を形成し、絶縁部材３９及び柱状部材４０を形成し、スリット７０及びスペーサ膜７３を形成する。絶縁部材３９は支持部材８８の直上域に形成する。

次に、図６３に示すように、スリット７０（図４９参照）を介して、ポリシリコン膜６２（図６２参照）を除去する。

次に、図６４に示すように、スリット７０（図４９参照）を介して、等方性エッチングを施す。これにより、シリコン酸化膜６１及び６３が除去されて、スペース７４が形成される。このとき、支持部材８８に覆われていない柱状部材４０ａについては、シリコン酸化層４６、電荷蓄積膜４４及びトンネル絶縁膜４３が除去されて、シリコンピラー４２が露出する。

一方、この等方性エッチングにより、支持部材８８も除去される。但し、支持部材８８によって覆われていた柱状部材４０ｂについては、シリコン酸化層４６は支持部材８８と共に除去されるが、電荷蓄積膜４４及びトンネル絶縁膜４３は残留する。このとき、ポリシリコン膜２５よりも上の構造体は、柱状部材４０ａ及び４０ｂによって支持される。

次に、図６１に示すように、スリット７０（図４９参照）を介して、スペース７４内にシリコンを埋め込む。これにより、ポリシリコン膜２４が形成される。以後の工程は、前述の第４の実施形態と同様である。このようにして、本実施形態に係る半導体記憶装置７が製造される。

次に、本実施形態の効果について説明する。
本実施形態においては、図６１に示すように、製造後の半導体記憶装置７において支持部材８８（図６３参照）が存在しておらず、柱状部材４０ｂ間においてもポリシリコン膜２４が存在する。このため、ソース電極膜２１の抵抗が低く、動作の安定性が高い。

また、本実施形態においては、図６４に示す工程において、柱状部材４０ｂに電荷蓄積膜４４及びトンネル絶縁膜４３が残留しており、これらによって、ポリシリコン膜２５よりも上の構造体が支持される。このため、コア部材４１及びシリコンピラー４２のみによって支持する場合と比較して、機械的な安定性が高い。

本実施形態における上記以外の構成、製造方法及び効果は、前述の第４の実施形態と同様である。

（第８の実施形態）
次に、第８の実施形態について説明する。
図６５は、本実施形態に係る半導体記憶装置を示す断面図である。

図６５に示すように、本実施形態に係る半導体記憶装置８は、前述の第７の実施形態に係る半導体記憶装置７（図６１参照）と比較して、柱状部材４０ｂの周囲に支持部材８８が設けられている。すなわち、柱状部材４０ｂとポリシリコン膜２４との間に、支持部材８８が介在している。また、柱状部材４０ｂにおける支持部材８８によって囲まれた部分には、シリコン酸化層４６が残留している。支持部材８８の形状は、柱状部材４０ｂを囲む円筒形である。また、支持部材８８同士は離隔しており、その間にはポリシリコン膜２４の一部が配置されている。支持部材８８は、例えば、シリコン酸化物等の絶縁性材料により形成されている。

本実施形態に係る半導体記憶装置８は、図６４に示す工程において、シリコン酸化膜６１及び６３を除去する際に、支持部材８８の一部を残留させることにより、製造することができる。

本実施形態によれば、図６４に示す工程において、ポリシリコン膜６２、シリコン酸化膜６１及びシリコン酸化膜６３を除去したときに、柱状部材４０に加えて支持部材８８によっても、ポリシリコン膜２５よりも上の構造体を支持することができる。このため、第７の実施形態と比較して、機械的な安定性が高く、製造が容易である。

また、支持部材８８間にはポリシリコン膜２４が配置されるため、ソース電極膜２１の抵抗が低く、動作の安定性が高い。

本実施形態における上記以外の構成、製造方法及び効果は、前述の第４の実施形態と同様である。

以上説明した実施形態によれば、動作や機械的な安定性が高い半導体記憶装置を実現することができる。

以上、本発明のいくつかの実施形態及びその変形例を説明したが、これらの実施形態及び変形例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態及び変形例は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。

また、前述の実施形態及びその変形例は、相互に組み合わせて実施することもできる。例えば、前述の第１〜第３の実施形態において示したように、絶縁板３６の直下に支持部材を形成すると共に、第４〜第８の実施形態において示したように、絶縁部材３９の直下域に支持部材を設けてもよい。これにより、中間構造体の強度がより向上する。

更に、前述の各実施形態において、絶縁膜３３の替わりにエアギャップを形成してもよい。例えば、シリコン窒化膜６６を電極膜３４に置換した後、スリット７０を介して絶縁膜３３を除去することにより、電極膜３４間にエアギャップを形成することができる。

１〜８：半導体記憶装置、１０：シリコン基板、１１：層間絶縁膜、１２：ＳＴＩ、１３：拡散層、１４：ゲート電極、１６：配線、１７：コンタクト、１８：ビア、１９：駆動回路、２１：ソース電極膜、２２：金属膜、２３：ポリシリコン膜、２４：ポリシリコン膜、２４ａ：ブリッジ部、２５：ポリシリコン膜、２８：支持部材、２９：支持部材、２９ｕ：上面、３０：積層体、３１：絶縁膜、３２：電極膜、３２ａ：下層、３２ｂ：上層、３３：絶縁膜、３４：電極膜、３６：絶縁板、３８：絶縁部材、３９：絶縁部材、４０、４０ａ、４０ｂ：柱状部材、４１：コア部材、４２：シリコンピラー、４３：トンネル絶縁膜、４４：電荷蓄積膜、４５：ブロック絶縁膜、４６：シリコン酸化層、４７：アルミニウム酸化層、５０：絶縁膜、５１：プラグ、５２：ビット線、５５：層間絶縁膜、５６：絶縁部材、５７：コンタクト、５８：絶縁膜、５９：コンタクトホール、６１：シリコン酸化膜、６２：ポリシリコン膜、６３：シリコン酸化膜、６５、６５ａ：凹部、６６：シリコン窒化膜、６７：溝、６８：支持部材、６９：メモリホール、７０：スリット、７１：ＯＮＯＮ積層体、７３：スペーサ膜、７４：スペース、７６：スペース、７７：レジストマスク、７７ａ：開口部、７８：支持部材、７８ａ：空洞、７８ｂ：シリコン酸化膜、７９：凹部、８０：支持部材、８０ｌ：下面、８０ｕ：上面、８１：トレンチ、８４：支持部材、８５：シリコン酸化膜、８７：凹部、８８：支持部材、ＲＣ：周辺領域、ＲＭ：メモリアレイ領域

Claims (5)

1. 第１平面に沿って拡がる導電膜と、
   前記導電膜上に設けられ、前記第１平面に対して交差した第１方向に沿って複数の電極膜が相互に離隔して配列された積層体と、
   前記第１平面に対して交差した第２平面に沿って拡がり、前記積層体を貫通し、前記導電膜に接した絶縁板と、
   前記第１方向に延び、前記積層体を貫通し、前記導電膜に接続された半導体部材と、
   前記電極膜と前記半導体部材との間に設けられた電荷蓄積部材と、
   前記導電膜内に配置され、前記絶縁板に接した支持部材と、
   を備えた半導体記憶装置。
2. 前記支持部材は複数設けられており、前記第１平面及び前記第２平面に含まれる第２方向に沿って配列されている請求項１記載の半導体記憶装置。
3. 第１平面に沿って拡がる導電膜と、
   前記導電膜内に設けられた支持部材と、
   前記導電膜上に設けられ、前記第１平面に対して交差する第１方向に沿って複数の電極膜が相互に離隔して配列された積層体と、
   前記積層体の上部における前記支持部材の直上域に設けられ、前記第１平面に含まれる第２方向に延びる絶縁部材と、
   前記積層体内に設けられ、前記第１方向に延び、前記導電膜に接した第１半導体部材と、
   前記積層体内に設けられ、前記第１方向に延び、上部が前記絶縁部材を貫くか、又は、前記絶縁部材の直下域に配置され、下部の前記第２方向両側に前記支持部材が配置された第２半導体部材と、
   前記電極膜と前記第１半導体部材との間に設けられた電荷蓄積部材と、
   を備えた半導体記憶装置。
4. 第１平面に沿って拡がる導電膜と、
   前記導電膜上に設けられ、前記第１平面に対して交差する第１方向に沿って複数の電極膜が相互に離隔して配列された積層体と、
   前記積層体の上部に設けられ、前記第１平面に含まれる第２方向に延びる絶縁部材と、
   前記積層体内に設けられ、前記第１方向に延び、側面が前記導電膜に接する第１半導体部材と、
   前記積層体内に設けられ、前記第１方向に延び、上部が前記絶縁部材を貫くか、又は、前記絶縁部材の直下域に配置され、側面が前記導電膜から離隔した第２半導体部材と、
   前記電極膜と前記第１半導体部材との間に設けられた電荷蓄積部材と、
   を備えた半導体記憶装置。
5. 前記第２方向を含み前記第１平面に対して交差した第２平面に沿って延び、前記導電膜に接した絶縁板をさらに備えた請求項３または４に記載の半導体記憶装置。

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