KR20190023950A - 수직형 메모리 장치 - Google Patents
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Abstract
본 발명의 실시예에 따른 수직형 메모리 장치는, 셀 어레이 영역 및 상기 셀 어레이 영역에 인접한 연결 영역을 가지는 기판, 상기 기판의 상기 셀 어레이 영역 및 상기 연결 영역 상에 적층되고, 상기 연결 영역에서 계단 구조를 이루는 복수의 게이트 전극층들, 상기 셀 어레이 영역에 배치되며, 상기 기판의 상면에 수직한 방향으로 연장되며 상기 복수의 게이트 전극층들을 관통하는 채널 구조체, 상기 연결 영역에 배치되며, 상기 기판의 상면에 수직한 방향으로 연장되며 상기 복수의 게이트 전극층들 중 적어도 일부를 관통하는 더미 채널 구조체, 및 상기 복수의 게이트 전극층들 중 일부와 상기 더미 채널 구조체 사이에 배치되는 지지 절연층을 포함한다.
Description
본 발명은 수직형 메모리 장치에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 소자의 집적도를 증가시킬 필요가 있다. 반도체 메모리 소자의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 메모리 셀들이 적층된 수직형 메모리 장치가 제안되었다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 게이트 전극층들의 리플레이스먼트(replacement) 공정 시의 구조적 불량이 개선된 수직형 메모리 장치를 제공하는 것이다.
본 발명의 실시예에 따른 수직형 메모리 장치는, 셀 어레이 영역 및 상기 셀 어레이 영역에 인접한 연결 영역을 가지는 기판, 상기 기판의 상기 셀 어레이 영역 및 상기 연결 영역 상에 적층되고, 상기 연결 영역에서 계단 구조를 이루는 복수의 게이트 전극층들, 상기 셀 어레이 영역에 배치되며, 상기 기판의 상면에 수직한 방향으로 연장되며 상기 복수의 게이트 전극층들을 관통하는 채널 구조체, 상기 연결 영역에 배치되며, 상기 기판의 상면에 수직한 방향으로 연장되며 상기 복수의 게이트 전극층들 중 적어도 일부를 관통하는 더미 채널 구조체, 및 상기 복수의 게이트 전극층들 중 일부와 상기 더미 채널 구조체 사이에 배치되는 지지 절연층을 포함한다.
본 발명의 일 실시예에 따른 수직형 메모리 장치는 셀 어레이 영역 및 상기 셀 어레이 영역에 인접한 연결 영역을 가지는 기판, 상기 기판 상에 교대로 적층된 하부 몰드 절연층들 및 하부 게이트 전극층들을 포함하는 하부 적층 구조체, 상기 하부 적층 구조체 상에 배치되고, 교대로 적층된 상부 몰드 절연층들 및 상부 게이트 전극층들을 포함하는 상부 적층 구조체, 상기 셀 어레이 영역에 배치되며, 상기 상부 적층 구조체 및 상기 하부 적층 구조체를 관통하는 채널 구조체, 상기 연결 영역에 배치되며, 상기 하부 구조체를 관통하는 더미 채널 구조체, 및 상기 하부 적층 구조체를 관통하고, 상기 더미 채널 구조체의 외주면을 둘러싸는 지지 절연층을 포함한다.
본 발명의 일 실시예에 따른 수직형 메모리 장치는 셀 어레이 영역 및 상기 셀 어레이 영역에 인접한 연결 영역을 가지는 기판, 상기 셀 어레이 영역에 배치되며, 상기 기판의 상면에 수직한 방향으로 연장되는 채널층, 상기 연결 영역에 배치되며, 상기 기판의 상면에 수직한 방향으로 연장되는 더미 채널층, 상기 채널층과 상기 기판 사이에 배치되는 셀 에피택셜층, 상기 더미 채널층과 상기 기판 사이에 배치되며, 상기 셀 에피택셜층과 다른 형상을 가지는 더미 에피택셜층, 및 상기 더미 에피택셜층의 외주면을 둘러싸는 지지 절연층을 포함한다.
본 발명의 일 실시예에 의하면, 희생층들을 제거하고 게이트 전극층들 형성하는 리플레이스먼트(replacement) 공정 중에 발생하는 몰드 절연층들의 구조 변형을 방지할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 수직형 메모리 장치의 개략적인 배치도이다.
도 2는 본 발명의 일 실시예에 따른 수직형 메모리 장치의 개략적인 평면도이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 수직형 메모리 장치의 개략적인 단면도들이다.
도 5는 본 발명의 일 실시예에 따른 게이트 유전층을 설명하기 위한 단면도이고, 도 4의 확대도에 대응되는 영역이다.
도 6 및 도 7은 각각 본 발명의 일 실시예에 따른 수직형 메모리 장치의 개략적인 평면도 및 단면도이다.
도 8은 본 발명의 일 실시예에 따른 수직형 메모리 장치의 개략적인 평면도이다.
도 9 및 도 10은 각각 본 발명의 일 실시예에 따른 수직형 메모리 장치의 개략적인 평면도 및 단면도이다.
도 11 및 도 12는 각각 본 발명의 일 실시예에 따른 수직형 메모리 장치의 개략적인 평면도 및 단면도이다.
도 13 내지 도 23은 본 발명의 일 실시예에 따른 수직형 메모리 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 2는 본 발명의 일 실시예에 따른 수직형 메모리 장치의 개략적인 평면도이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 수직형 메모리 장치의 개략적인 단면도들이다.
도 5는 본 발명의 일 실시예에 따른 게이트 유전층을 설명하기 위한 단면도이고, 도 4의 확대도에 대응되는 영역이다.
도 6 및 도 7은 각각 본 발명의 일 실시예에 따른 수직형 메모리 장치의 개략적인 평면도 및 단면도이다.
도 8은 본 발명의 일 실시예에 따른 수직형 메모리 장치의 개략적인 평면도이다.
도 9 및 도 10은 각각 본 발명의 일 실시예에 따른 수직형 메모리 장치의 개략적인 평면도 및 단면도이다.
도 11 및 도 12는 각각 본 발명의 일 실시예에 따른 수직형 메모리 장치의 개략적인 평면도 및 단면도이다.
도 13 내지 도 23은 본 발명의 일 실시예에 따른 수직형 메모리 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 수직형 메모리 장치의 개략적인 개념도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 수직형 메모리 장치는 복수의 메모리 셀들이 형성되는 셀 영역(CR) 및 메모리 셀들을 구동시키기 위한 주변 회로들이 형성되는 주변 회로 영역(PR)을 포함할 수 있다. 주변 회로 영역(PR)에는 행 디코더 회로, 열 디코더 회로, 페이지 버퍼 회로 등이 배치될 수 있다. 도 1은 예시적인 것이며, 주변 회로 영역(PR)의 배치는 도시된 바에 한정되지 않는다.
셀 영역(CR)에는 제1 방향(D1)으로 연장되는 복수의 공통 소스 라인들(180)이 배치될 수 있다. 공통 소스 라인들(180)은 제1 금속 라인들로 지칭될 수 있다. 복수의 공통 소스 라인(180)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)에서 소정의 간격으로 배치될 수 있다. 셀 영역(CR)은 공통 소스 라인(180)에 의해 복수의 영역으로 구분될 수 있다. 셀 영역(CR)은 셀 어레이 영역(CA)과 셀 어레이 영역(CA)을 둘러싸는 연결 영역(CT)을 포함할 수 있다. 복수의 공통 소스 라인들(180)은 제1 방향(D1)으로 연장되어 셀 어레이 영역(CA)과 연결 영역(CT)에 일체로 형성될 수 있다. 공통 소스 라인들(180)의 개수는 예시적인 것이며, 도 1에 도시된 바에 제한되지 않는다.
도 2는 본 발명의 일 실시예에 따른 수직형 메모리 장치(10)의 개략적인 평면도이다. 도 2는 도 1의 A 영역에 대해 도시한 것이다.
도 2를 참조하면, 일 실시예에 따른 수직형 메모리 장치(10)는 메모리 셀들이 형성되는 셀 어레이 영역(CA), 상기 메모리 셀들의 게이트 전극들을 배선들과 연결하기 위한 연결 영역(CT)을 포함한다. 셀 어레이 영역(CA)과 연결 영역(CT)은 함께 셀 영역(CR)을 구성할 수 있다.
셀 어레이 영역(CA) 및 연결 영역(CT)에는 제1 방향(D1)으로 연장되는 적층 구조체(GS)가 배치될 수 있다. 적층 구조체(GS)는 상기 기판 상에 교대로 적층된 복수의 게이트 전극층들과 복수의 몰드 절연층들을 포함할 수 있다. 적층 구조체(GS)는 복수의 공통 소스 라인들(180)에 의해 복수의 영역들로 분할될 수 있다. 분할된 복수의 영역들 각각은 적층 구조체(GS)로 지칭될 수 있다. 복수의 공통 소스 라인들(180)은 셀 어레이 영역(CA) 및 연결 영역(CT)에서 제1 방향(D1)으로 연속적으로 연장될 수 있다. 복수의 공통 소스 라인들(180)은 상기 기판과 전기적으로 연결될 수 있다. 복수의 공통 소스 라인들(180)은 도전성 물질로 이루어질 수 있다. 예를 들어, 복수의 공통 소스 라인들(180)은 텅스텐, 구리, 티타늄, 알루미늄 등의 금속, 도핑된 반도체 물질, 도전성 금속 질화막 등의 도전성 물질 중 적어도 하나를 포함할 수 있다. 복수의 공통 소스 라인들(180)은 적층 구조체(GS)의 게이트 전극층들과 전기적으로 절연될 수 있다. 복수의 공통 소스 라인들(180)과 적층 구조체(GS) 사이에는 절연층(182)이 배치될 수 있다. 절연층(182)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다.
공통 소스 라인들(180) 사이에는 절연층(185)이 배치될 수 있다. 절연층(185)은 셀 어레이 영역(CA)에 배치되고, 연결 영역(CT)으로 연장될 수 있다. 절연층(185)은 적층 구조체(GS)의 상부에 배치된 일부 게이트 전극층들(예를 들어, 적층 구조체(GS)의 상부에 배치된 2개의 게이트 전극층들)은 각각 절연층(185)에 의해 각각 2개의 영역으로 분할될 수 있다(도 4 참조).
셀 어레이 영역(CA)에는 적층 구조체(GS)를 관통하여 상기 기판에 연결되는 복수의 채널 구조체들(CHS)이 배치되고, 연결 영역(CT)에는 적층 구조체(GS)를 관통하여 상기 기판에 연결되는 복수의 더미 채널 구조체들(DCS)과 상기 복수의 게이트 전극층들에 연결되는 복수의 콘택 플러그들(171)이 배치될 수 있다.
셀 어레이 영역(CA)에는 복수의 채널 구조체들(CHS)은 복수의 열로 배치될 수 있다. 도 2에는 한 쌍의 공통 소스 라인들(180) 사이에 예시적으로 8열로 배치된 채널 구조체들(CHS)이 도시되었다. 하나의 공통 소스 라인(180)과 절연층(185) 사이에 4열로 배치될 수 있다. 복수의 채널 구조체들(CHS)은 지그재그 형태로 배치될 수 있다. 복수의 채널 구조체들(CHS)의 배치 형태는 도 2에 도시된 바에 한정되지 않으며, 다양하게 변형될 수 있다.
적층 구조체(GS)는 연결 영역(CT)에서 복수의 계단층들을 포함하는 계단 구조를 형성할 수 있다. 적층 구조체(GS)의 상기 복수의 게이트 전극층들과 상기 복수의 몰드 절연층들이 서로 다른 길이로 연장됨으로써, 상기 계단 구조는 형성될 수 있다. 상기 복수의 계단층들은 복수의 콘택 플러그들(171)이 배치되는 패드 영역들로 제공될 수 있다.
복수의 더미 채널 구조체들(DCS)은 연결 영역(CT)에서 상기 복수의 계단층들의 끝단에 인접하도록 배치될 수 있다. 한 쌍의 공통 소스 라인들(180) 사이에 예시적으로, 2열로 배치된 복수의 더미 채널 구조체들(DCS)이 도 2에 도시되었으나, 복수의 더미 채널 구조체들(DCS)의 배치 형태는 도시된 바에 한정되지 않는다. 예를 들어, 복수의 더미 채널 구조체들(DCS) 중 일부는 상기 복수의 계단층들의 끝단에 인접하도록 배치되고, 나머지 일부는 상기 복수의 계단층들의 끝단에서 이격되어 배치될 수 있다. 이와 달리, 복수의 더미 채널 구조체들(DCS)은 상기 복수의 계단층들의 끝단에서 이격되어 상기 복수의 계단층들 내에 배치될 수 있다. 연결 영역(CT)의 복수의 더미 채널 구조체들(DCS)은 복수의 채널 구조체들(CHS)보다 더 넓은 피치(pitch) 또는 간격을 가질 수 있다. 상기 피치(pitch)는 평면도 상에서 인접한 구조체들의 중심들 사이의 수평적인 거리를 의미할 수 있다.
복수의 더미 채널 구조체들(DCS)은 추가적으로 절연층(185)을 관통하도록 셀 어레이 영역(CR)에 배치될 수 있다.
복수의 채널 구조체들(CHS)은 읽기/쓰기 동작을 위해 비트 라인에 연결되지만, 복수의 더미 채널 구조체들(DCS)은 비트 라인에 연결되지 않는다. 따라서, 복수의 더미 채널 구조체들(DCS)은 메모리 셀들을 제공하지 않고, 연결 영역(CT)에서 적층 구조체(GS)를 지지하는 역할을 할 수 있다.
연결 영역(CT)에는 복수의 더미 채널 구조체들(DCS)과 중첩되는 위치에 복수의 지지 절연층들(187)이 배치될 수 있다. 연결 영역(CT)에서 복수의 더미 채널 구조체들(DCS)은 각각 복수의 지지 절연층들(187)을 관통할 수 있다.
일 실시예에서, 지지 절연층들(187)은 채널 구조체들(CHS)의 적어도 일부에 적용될 수 있으며, 예를 들어, 채널 구조체들(CHS)이 서로 다른 피치(pitch)를 갖는 두 개 이상의 영역을 포함하는 경우, 상대적으로 큰 피치를 갖는 영역에서 채널 구조체들(CHS)에 적용될 수 있다.
도 3은 본 발명의 일 실시예에 따른 수직형 메모리 장치(10)의 개략적인 단면도들이다. 도 3은 도 2의 I-I'선을 따라 절단한 단면도이다. 도 4는 도 2의 II-II'선을 따라 절단한 단면도이다.
도 3 및 도 4를 함께 참조하면, 상기 수직형 메모리 장치(10)는 기판(101), 적층 구조체(GS), 채널 구조체들(CHS), 더미 채널 구조체들(DCS), 지지 절연층(187), 절연층(155) 및 층간 절연층(125)을 포함할 수 있다.
기판(101)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 화합물 반도체를 포함할 수 있다. 적층 구조체(GS)는 기판(101) 상에 교대로 적층된 복수의 게이트 전극층들(131) 및 복수의 몰드 절연층들(114)을 포함할 수 있다. 복수의 게이트 전극층들(131)은 기판(101)의 상면에 수직한 제3 방향(D3)으로 서로 이격되어 기판(101) 상에 적층될 수 있다. 복수의 게이트 전극층들(131)은 상기 제1 방향(D1)으로 연장되며 셀 어레이 영역(CA) 및 연결 영역(CT)에 배치될 수 있다. 적층 구조체(GS)는 연결 영역(CT)에서 복수의 계단층들을 포함하는 계단 구조를 가질 수 있다. 복수의 게이트 전극층들(131)은 상기 제1 방향(D1)으로 서로 다른 길이로 연장되어 연결 영역(CT)에서 계단 구조를 이룰 수 있다. 몰드 절연층들(114)도 게이트 전극층들(131)과 함께 계단 구조를 이룰 수 있다. 적층 구조체(GS)는 하부 적층 구조체(GS1)와 상부 적층 구조체(GS2)를 포함할 수 있다. 상부 적층 구조체(GS2)는 하부 적층 구조체(GS1) 상에 배치되고, 하부 적층 구조체(GS1)보다 더 많은 게이트 전극층들(131) 및 몰드 절연층들(114)을 포함할 수 있다. 하부 적층 구조체(GS1)의 두께보다 상부 적층 구조체(GS2)의 두께가 더 두꺼울 수 있다.
게이트 전극층들(131)은 금속 물질, 금속 질화물, 금속 실리사이드 물질, 다결정질 실리콘 또는 이들의 조합을 포함할 수 있다. 상기 금속 물질은 예를 들어, 텅스텐(W), 구리(Cu), 또는 알루미늄(Al)을 포함할 수 있다. 상기 금속 실리사이드는 예를 들어, 코발트(Co), 니켈(Ni), 하프늄(Hf), 백금(Pt), 텅스텐(W) 및 티타늄(Ti) 중에서 선택되는 적어도 하나의 금속을 포함하는 실리사이드 물질 또는 이들의 조합을 포함할 수 있다. 상기 금속 질화물은 예를 들어, 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다. 예를 들어, 게이트 전극층들(131)은 텅스텐(W) 및 티타늄 질화물(TiN)을 포함할 수 있다. 몰드 절연층들(114)은 실리콘 산화물을 포함할 수 있다.
게이트 전극층들(131)의 개수는 도 3에 도시된 바에 한정되지 않는다. 상기 수직형 메모리 장치(10)의 저장 용량이 증가됨에 따라 메모리 셀들을 구성하는 게이트 전극층들(131)의 개수가 증가될 수 있으며, 예를 들어, 수 십층 내지 수 백층의 게이트 전극층들(131)이 기판(101) 상에 적층될 수 있다.
상기 수직형 메모리 장치는 적층 구조체(GS)의 계단 구조를 덮으며, 연결 영역(CT) 상에 배치되는 층간 절연층(125)을 포함할 수 있다. 층간 절연층들(125)은 실리콘 산화물 또는 저유전 물질을 포함할 수 있다. 상기 저유전 물질은 실리콘 산화물보다 낮은 유전율을 가지는 절연 물질일 수 있다.
셀 어레이 영역(CA)에는 적층 구조체(GS)를 관통하는 복수의 채널 구조체들(CHS)이 배치될 수 있다. 셀 어레이 영역(CA)에는 상부 적층 구조체(GS2) 및 하부 적층 구조체(GS1)를 관통하는 복수의 채널 구조체들(CHS)이 배치될 수 있다. 셀 어레이 영역(CA)에는 복수의 게이트 전극층들(131)을 관통하는 복수의 채널 구조체들(CHS)이 배치될 수 있다. 연결 영역(CT)에는 상부 적층 구조체(GS2)와 하부 적층 구조체(GS1) 중 적어도 하나를 관통하는 복수의 더미 채널 구조체들(DCS)이 배치될 수 있다. 연결 영역(CT)에는 적층 구조체(GS)를 관통하는 복수의 더미 채널 구조체들(DCS)이 배치될 수 있다. 연결 영역(CT)에는 복수의 게이트 전극층들(131) 중 적어도 하나를 관통하는 복수의 더미 채널 구조체들(DCS)이 배치될 수 있다. 복수의 채널 구조체들(CHS)의 직경(또는 폭) 및 복수의 더미 채널 구조체들(CHS)의 직경(또는 폭)은 기판(101)에 가까워질수록 좁아질 수 있다.
연결 영역(CT)에는 하부 적층 구조체(GS1)를 관통하고, 복수의 더미 채널 구조체들(DCS)의 외주면들을 둘러싸는 복수의 지지 절연층들(187)이 배치될 수 있다. 복수의 더미 채널 구조체들(DCS)은 각각 복수의 지지 절연층들(187)을 관통할 수 있다. 연결 영역(CT)에는 복수의 게이트 전극층들(131) 중 일부와 복수의 더미 채널 구조체들(DCS) 사이에 복수의 지지 절연층들(187)이 배치될 수 있다. 복수의 지지 절연층들(187)은 기판(101)에 접촉할 수 있다. 복수의 지지 절연층들(187)은 기판(101)으로부터 복수의 더미 채널 구조체들(DCS)을 따라 연장될 수 있다. 복수의 지지 절연층들(187)의 하면들은 기판(101)의 상면보다 낮을 수 있다. 복수의 더미 채널 구조체들(DCS)의 하면들은 복수의 지지 절연층들(187)의 하면들보다 낮을 수 있다. 복수의 지지 절연층들(187) 중 적어도 일부는 복수의 게이트 전극층들 중 어느 하나의 상면과 공면을 이루는 상면을 가질 수 있다. 연결 영역(CT)의 가장자리에 배치된 지지 절연층들(187)은 기판(101)의 상면으로부터 측정된 높이가 다른 부분들을 포함하는 비대칭적인 구조를 가질 수 있다. 상기 높이 차이는 인접한 게이트 전극층들(131)의 상면들 사이의 간격과 동일할 수 있다. 연결 영역(CT)의 가장자리에 배치된 지지 절연층들(187) 중 일부의 높이는 셀 어레이 영역(CA)에 인접한 지지 절연층들(187)의 높이보다 낮을 수 있다.
복수의 채널 구조체들(CHS)은 각각 셀 에피택셜층(151), 셀 게이트 유전층(161), 셀 채널층(163), 절연층(165) 및 콘택 패드(167)를 포함할 수 있다. 복수의 더미 채널 구조체들(DCS)은 복수의 채널 구조체들(CH)과 유사한 구조를 가질 수 있다. 복수의 더미 채널 구조체들(DCS)은 각각 더미 에피택셜층(151d), 더미 게이트 유전층(161d), 더미 채널층(163d), 절연층(165d) 및 콘택 패드(167d)를 포함할 수 있다.
셀 에피택셜층들(151)은 셀 채널층들(163)의 아래에 배치될 수 있다. 더미 에피택셜층들(151d)은 더미 채널층들(163d)의 아래에 배치될 수 있다. 셀 에피택셜층들(151)은 기판(101) 및 셀 채널층(163)과 접촉할 수 있다. 더미 에피택셜층(151d)은 기판(101) 및 더미 채널층(163d)과 접촉할 수 있다. 더미 에피택셜층들(151d)은 셀 에피택셜층들(151)과 다른 형상을 가질 수 있다. 셀 에피택셜층들(151)의 측벽들은 각각 오목한 홈들을 가질 수 있다. 반면, 더미 에피택셜층들(151d)의 측벽들은 기판(101)의 상면에 대해 기울어질 수 있다. 셀 에피택셜층들(151)과 최하부의 게이트 전극층(131) 사이에 국부적으로 절연층들(155)이 배치될 수 있다. 더미 에피택셜층들(151d)과 최하부의 게이트 전극층(131) 사이에 지지 절연층들(187)이 배치될 수 있다. 지지 절연층들(187) 때문에 더미 에피택셜층들(151d)과 최하부의 게이트 전극층(131) 사이에 절연층(155)이 형성되지 않는다. 절연층들(155)은 셀 에피택셜층(151)의 측벽을 따라 링 형상으로 형성될 수 있다. 절연층들(155)은 볼록한 형상의 단면을 가질 수 있다.
셀 어레이 영역(CR)에서 셀 에피택셜층들(151)의 높이는 동일할 수 있다. 연결 영역(CT)에서 복수의 더미 구조체들(DCS)의 더미 에피택셜층들(151d)의 높이는 서로 다를 수 있다. 예를 들어, 복수의 더미 구조체들(DCS)의 더미 에피택셜층들(151d)의 높이는 연결 영역(CT)의 가장자리에 가까워질수록 감소할 수 있다. 이에 따라, 복수의 더미 구조체들(DCS)의 더미 게이트 유전층들(161d), 더미 채널층들(163d) 및 절연층들(165d)의 수직 길이가 연결 영역(CT)의 가장자리에 가까워질수록 증가할 수 있다. 상기 수직 길이는 기판(101)의 상면에 수직한 방향으로 연장된 길이를 의미한다.
셀 에피택셜층들(151) 및 더미 에피택셜층들(152)은 선택적 에피택셜 성장(selective epitaxial growth) 공정에 의해 형성될 수 있다. 셀 에피택셜층들(151) 및 더미 에피택셜층들(152)은 단결정질 실리콘 등의 반도체 물질로 이루어질 수 있다.
셀 채널층들(163) 및 더미 채널층들(163d)은 몰드 절연층들(114) 및 게이트 전극층들(131)을 관통하며 수직으로 연장될 수 있다. 셀 채널층들(163) 및 더미 채널층들(152)은 다결정질 실리콘 등의 반도체 물질로 이루어질 수 있다.
셀 게이트 유전층들(161)은 셀 채널층들(163)의 외측면을 둘러싸도록 형성될 수 있다. 셀 게이트 유전층(161)은 셀 채널층(163)의 외측면으로부터 순차로 배치되는 터널링층(161a), 전하 저장층(161b), 및 블록킹층(161c)을 포함할 수 있다. 더미 게이트 유전층들(161d)은 더미 채널층들(163d)의 외측면을 둘러싸도록 형성될 수 있다. 더미 게이트 유전층(161d)은 셀 게이트 유전층(161)과 동일하거나 유사한 적층 구조를 가질 수 있다.
터널링층(161a)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 전하 저장층(161b)은 예를 들어, 실리콘 질화물을 포함할 수 있다. 블록킹층(161c)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 고유전율 유전 물질을 포함할 수 있다. 상기 고유전율 유전 물질은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
셀 채널층(163) 및 더미 채널층(164)은 빈 내부 공간을 가질 수 있다. 셀 채널층(163)의 내부 공간 및 더미 채널층(164)의 내부 공간은 절연층(165)로 채워질 수 있다. 셀 채널층(163) 및 더미 채널층(164)은 다결정질 실리콘, 단결정질 실리콘 등의 반도체 물질을 포함할 수 있다.
절연층(165)은 예를 들어, 실리콘 산화물 등의 절연 물질을 포함할 수 있다. 콘택 패드(167)는 예를 들어, 다결정질 실리콘 등의 반도체 물질을 포함할 수 있다.
적층 구조체(GS)는 복수의 공통 소스 라인들(180)에 의해 복수의 영역들로 분할될 수 있다. 분할된 복수의 영역들 각각은 적층 구조체(GS)로 지칭될 수 있다. 복수의 공통 소스 라인들(180)은 기판(101)의 상부에 형성된 불순물 영역(109)과 전기적으로 연결될 수 있다. 불순물 영역(109)은 예를 들어, 기판(101) 내의 불순물과 다른 도전형의 불순물을 포함할 수 있다. 복수의 공통 소스 라인들(180)은 텅스텐, 구리, 티타늄, 알루미늄 등의 금속, 도핑된 반도체 물질, 도전성 금속 질화막 등의 도전성 물질 중 적어도 하나를 포함할 수 있다. 복수의 공통 소스 라인들(180)은 적층 구조체(GS)의 복수의 게이트 전극층들(131)과 전기적으로 절연될 수 있다. 복수의 공통 소스 라인들(180)과 적층 구조체(GS) 사이에는 절연층(182)이 배치될 수 있다. 절연층(182)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다.
공통 소스 라인들(180) 사이에는 절연층(185)이 배치될 수 있다. 한 쌍의 공통 소스 라인들(180) 사이에서 적층 구조체(GS)의 상부에 배치된 일부 게이트 전극층들(131)은 각각 절연층(185)에 의해 2개의 영역으로 분할될 수 있다. 도 4에는 예시적으로 적층 구조체(GS)의 상부에 배치된 2개의 게이트 전극층들(131)이 절연층(185)에 의해 분할되는 것으로 도시되었다.
도 5는 본 발명의 일 실시예에 따른 게이트 유전층을 설명하기 위한 단면도이고, 도 4의 확대도에 대응되는 영역이다.
도 5를 참조하면, 셀 게이트 유전층(161')은 셀 채널층(163)으로부터 순차적으로 적층된 터널링층(161a), 전하 저장층(161b), 제1 블록킹층(161c1) 및 제2 블록킹층(161c2)을 포함할 수 있다.
제1 블록킹층(161c1)은 셀 채널층(163)과 동일하게 수직으로 연장되고, 제2 블록킹층(161c2)은 게이트 전극층(131)을 둘러싸도록 배치될 수 있다. 예를 들어, 제1 블록킹층(161c1)은 제2 블록킹층(161c2)에 비해 유전율이 낮은 물질로 이루어지고, 제2 블록킹층(161c2)은 고유전율 물질로 이루어질 수 있다. 제1 블록킹층(156b1)은 실리콘 산화물이고, 제2 블록킹층(161c2)은 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
더미 게이트 유전층(161d)도 셀 게이트 유전층(161')과 동일하거나 유사한 적층 구조를 가질 수 있다.
도 6 및 도 7은 각각 본 발명의 일 실시예에 따른 수직형 메모리 장치(10A)의 개략적인 평면도 및 단면도이다.
도 6 및 도 7의 수직형 메모리 장치(10A)에 대해서는 도 2 내지 4의 수직형 메모리 장치(10)와 다른 점을 설명하고, 동일한 구성 및 구조에 대해서는 반복적인 설명을 생략한다.
도 6 및 도 7을 참조하면, 연결 영역(CT)에서 복수의 지지 절연층들(187)의 개수는 복수의 더미 채널 구조체들(DCS)의 개수보다 작을 수 있다. 연결 영역(CT)에서 복수의 지지 절연층들(187)은 복수의 더미 채널 구조체들(DCS) 중 일부의 외주면을 둘러쌀 수 있다. 복수의 더미 채널 구조체들(DCS) 중 일부가 복수의 지지 절연층들(187)을 관통할 수 있다. 복수의 지지 절연층들(187)은 기판(101) 상에서 제1 방향(D1) 및 제2 방향(D2)으로 지그재그로 배치될 수 있다.
제1 방향(D1) 및 제2 방향(D2)에서 서로 인접한 더미 에피택셜층들(151d)의 형상이 다를 수 있다. 지지 절연층(187)에 의해 둘러싸인 더미 에피택셜층들(151d)의 측벽들은 기판(101)의 상면에 경사질 수 있고, 지지 절연층(187)에 의해 둘러싸이지 않은 더미 에피택셜층들(151d)의 측벽들은 오목한 홈들을 가질 수 있다. 지지 절연층(187)에 의해 둘러싸이지 않은 더미 에피택셜층들(151d)의 측벽들에는 절연층들(155)이 배치될 수 있다.
도 8은 본 발명의 일 실시예에 따른 수직형 메모리 장치(10B)의 개략적인 평면도이다.
도 8의 수직형 메모리 장치(10B)에 대해서는 도 2 내지 4의 수직형 메모리 장치(10)와 다른 점을 설명하고, 동일한 구성 및 구조에 대해서는 반복적인 설명을 생략한다.
도 8을 참조하면, 연결 영역(CT)에서 복수의 지지 절연층들(187)의 개수는 복수의 더미 채널 구조체들(DCS)의 개수보다 작을 수 있다. 연결 영역(CT)에서 복수의 지지 절연층들(187)은 복수의 더미 채널 구조체들(DCS) 중 일부의 외주면을 둘러쌀 수 있다. 복수의 더미 채널 구조체들(DCS) 중 일부가 복수의 지지 절연층들(187)을 관통할 수 있다. 제1 방향(D1)에서 복수의 지지 절연층들(187)의 배치 간격은 복수의 더미 채널 구조체들(DCS)의 배치 간격보다 넓을 수 있다. 예를 들어, 제1 방향(D1)에서 복수의 지지 절연층들(187)의 배치 간격은 복수의 더미 채널 구조체들(DCS)의 배치 간격의 2배일 수 있다. 제2 방향(D2)에서는 복수의 지지 절연층들(187)의 배치 간격이 복수의 더미 채널 구조체들(DCS)의 배치 간격과 동일할 수 있다. 또한, 도 7의 실시예에서와 달리, 제1 방향(D1)에서 서로 인접한 더미 에피택셜층들(151d)의 형상이 다를 수 있으며, 제2 방향(D2)에서 서로 인접한 더미 에피택셜층들(151d)의 형상은 동일할 수 있다.
도 9 및 도 10은 각각 본 발명의 일 실시예에 따른 수직형 메모리 장치(10C)의 개략적인 평면도 및 단면도이다.
도 9 및 도 10의 수직형 메모리 장치(10C)에 대해서는 도 2 내지 4의 수직형 메모리 장치(10)와 다른 점을 설명하고, 동일한 구성 및 구조에 대해서는 반복적인 설명을 생략한다.
도 9 및 도 10을 참조하면, 복수의 채널 구조체들(CHS')은 각각 셀 게이트 유전층(161), 셀 채널층(163), 절연층(165) 및 콘택 패드(167)를 포함할 수 있다. 복수의 채널 구조체들(CHS')의 복수의 셀 채널층들(163)이 기판(101)에 직접 접촉할 수 있다. 복수의 더미 채널 구조체들(DCS')은 복수의 채널 구조체들(CHS')과 유사한 구조를 가질 수 있다. 복수의 더미 채널 구조체들(DCS')은 각각 더미 게이트 유전층(161d), 더미 채널층(163d), 절연층(165d) 및 콘택 패드(167d)를 포함할 수 있다. 복수의 더미 채널 구조체들(DCS')의 복수의 더미 채널층들(163d)이 기판(101)에 직접 접촉할 수 있다. 복수의 더미 채널층들(163d)의 하면들은 복수의 지지 절연층들(187)의 하면들보다 낮게 위치할 수 있다.
도 11 및 도 12는 각각 본 발명의 일 실시예에 따른 수직형 메모리 장치(10D)의 개략적인 평면도 및 단면도이다.
도 11 및 도 12의 수직형 메모리 장치(10D)에 대해서는 도 2 내지 4의 수직형 메모리 장치(10)와 다른 점을 설명하고, 동일한 구성 및 구조에 대해서는 반복적인 설명을 생략한다.
도 11 및 도 12를 참조하면, 연결 영역(CT)에서 복수의 더미 채널 구조체들(DCS)은 적층 구조체(GS)의 복수의 계단층들의 끝단에서 이격되어 상기 복수의 계단층들 내를 관통하도록 배치될 수 있다. 연결 영역(CT)의 가장자리에 배치된 복수의 지지 절연층들(187)의 높이는 셀 어레이 영역(CR)에 인접한 복수의 지지 절연층들(187)의 높이보다 낮을 수 있다. 연결 영역(CT)의 가장자리에 배치된 복수의 지지 절연층들(187)의 높이는 점점 낮아질 수 있다. 도 3과 달리, 연결 영역(CT)의 가장자리에 배치된 복수의 지지 절연층들(187)은 각각 기판(101)의 상면으로 높이가 다른 부분을 가지지 않는다.
도 13 내지 도 23은 본 발명의 일 실시예에 따른 수직형 메모리 장치(10)의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다. 도 13 내지 도 23에서는, 도 3에 대응되는 영역들이 도시된다.
도 13을 참조하면, 기판(101) 상에 몰드 절연층들(114) 및 희생층들(121)이 교대로 적층될 수 있다.
기판(101)의 상면에 몰드 절연층(114)이 먼저 형성된 다음, 희생층들(121) 및 몰드 절연층들(114)이 번갈아 형성될 수 있다. 몰드 절연층들(114) 중 일부는 두께가 다를 수 있다. 희생층(121)이 최상부에 배치될 수 있다. 몰드 절연층들(114)의 개수 및 희생층들(121)의 개수는 도 13에 도시된 바에 한정되지 않는다.
희생층들(121)은 몰드 절연층들(114)에 대해 식각 선택성을 가지는 물질로 형성될 수 있다. 예를 들면, 몰드 절연층들(114)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생층들(121)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되며, 몰드 절연층들(114)과 다른 물질로 이루어질 수 있다.
도 14를 참조하면, 포토리소그래피 공정 및 이방성 식각 공정에 의해 연결 영역(CT)에 희생층들(121) 및 몰드 절연층들(114)을 관통하는 개구들(OP)이 형성될 수 있다. 개구들(OP)은 예를 들어, 원형의 횡단면을 가질 수 있다. 개구들(OP)에 의해 기판(101)의 상부가 노출될 수 있다. 개구들(OP)에 의해 노출된 기판(101)의 상부에는 리세스들이 형성될 수 있다. 개구들(OP) 사이의 간격은 동일할 수 있다.
도 15를 참조하면, 개구들(OP)을 채우는 절연층(186)을 형성할 수 있다. 절연층(186)은 희생층(121) 상에도 형성될 수 있다. 절연층(186)은 원자층 증착(ALD) 공정에 의해 형성될 수 있다. 절연층(186)은 실리콘 산화물을 포함할 수 있다.
도 16을 참조하면, 평탄화 공정에 의해 희생층(121) 상에 형성된 절연층(186)이 제거되고, 개구들(OP) 내에 배치된 지지 절연층들(187)이 형성될 수 있다. 상기 평탄화 공정은 예를 들어, 화학적 기계적 연마(CMP) 공정일 수 있다. 상기 평탄화 공정 중에 희생층(121)의 일부가 함께 제거될 수 있다.
도 17을 참조하면, 상기 평탄화 공정으로 인해 얇아진 최상부의 희생층(121)이 완전히 제거될 수 있다. 이때, 지지 절연층들(187)이 몰드 절연층(114) 위로 돌출될 수 있다. 이어서, 몰드 절연층(114) 및 지지 절연층들(187)을 덮는 절연층(116)이 형성될 수 있다. 절연층(116)은 실리콘 산화물일 수 있다. 절연층(116)은 TEOS(Tetraethyl orthosilicate)를 이용한 화학기상증착(CVD) 공정에 의해 형성될 수 있다.
도 18을 참조하면, 평탄화 공정에 의해 희생층(121)이 노출되도록 절연층(116) 및 몰드 절연층(114)이 제거될 수 있다. 이때, 지지 절연층들(187)의 상면은 희생층(121)의 상면과 공면을 이룰 수 있다. 상기 평탄화 공정은 예를 들어, 화학적 기계적 연마(CMP) 공정일 수 있다.
도 13 내지 도 18을 참조하여 상술한 공정은, 실시예들에서 다양하게 변경될 수 있다. 예를 들어, 도 13을 참조한 공정에서, 몰드 절연층들(114)이 최상부에 배치되고, 도 14 및 도 15를 참조하여 상술한 공정을 통해 개구들(OP)을 채우는 절연층(186)을 형성할 수 있다. 다음으로, 최상부의 몰드 절연층들(114) 상에 형성된 절연층(186) 및 최상부의 몰드 절연층들(114)을 화학적 기계적 연마(CMP) 공정으로 제거하여 도 18과 같은 구조를 형성할 수 있다.
도 19를 참조하면, 희생층(121) 및 지지 절연층(187) 상에 몰드 절연층들(114) 및 희생층들(121)이 교대로 적층될 수 있다. 최상부에 몰드 절연층들(114)이 배치될 수 있다.
도 20을 참조하면, 연결 영역(CT)에서 희생층들(121) 및 몰드 절연층들(114)이 패터닝될 수 있다.
희생층들(121) 및 몰드 절연층들(114)은 연결 영역(CT)에서 서로 다른 길이로 연장될 수 있다. 희생층들(121) 및 몰드 절연층들(114)에 의해 연결 영역(CT)에서 계단 구조가 형성될 수 있다.
다음으로, 희생층들(121) 및 몰드 절연층들(114)을 덮는 층간 절연층(125)이 형성될 수 있다.
도 21를 참조하면, 이방성 식각 공정에 의해 셀 어레이 영역(CA)에 희생층들(121) 및 몰드 절연층들(114)을 관통하는 셀 채널홀들(CHH)이 형성될 수 있다. 연결 영역(CT)에 층간 절연층(125), 희생층들(121), 몰드 절연층들(114) 및 지지 절연층들(187)을 관통하는 더미 채널홀들(DCH)이 형성될 수 있다. 셀 채널홀들(CHH) 및 더미 채널홀들(DCH)은 기판(101)까지 연장되어, 기판(101)의 상부에 리세스들이 형성될 수 있다. 더미 채널홀들(DCH)에 의해 형성된 기판(101)의 리세스들의 하면들은 지지 절연층들(187)의 하면들보다 낮을 수 있다.
셀 채널홀들(CHH)의 측벽들 및 더미 채널홀들(DCH)의 측벽들은 기판(101)의 상면에 경사질 수 있다. 예를 들어, 셀 채널홀들(CHH)의 직경들 및 더미 채널홀들(DCH)의 직경들은 기판(101)의 상면에 가까울수록 감소될 수 있다.
도 22를 참조하면, 셀 채널홀들(CHH) 내에 채널 구조체들(CHS)이 형성되고, 더미 채널홀들(DCH) 내에 더미 채널 구조체들(DCS)이 형성될 수 있다.
셀 채널홀들(CHH)의 하부에 셀 에피택셜층들(151)이 형성되고, 더미 채널홀들(DCH)의 하부에 더미 에피택셜층들(151d)될 수 있다. 셀 에피택셜층들(151) 및 더미 에피택셜층들(151d)은 선택적 에피택셜 공정(Selective Epitaxial Growth, SEG)에 의해 형성될 수 있다. 셀 에피택셜층들(151) 및 더미 에피택셜층들(151d)은 실리콘 등의 반도체 물질로 이루어질 수 있다. 셀 에피택셜층들(151) 및 더미 에피택셜층들(151d)은 불순물로 도핑될 수 있다. 상기 불순물의 도핑은 선택적 에피택셜 공정 동안에 이루어지거나 선택적 에피택셜 공정이 완료된 후에 이온 주입 공정에 의해 이루어질 수 있다. 상기 불순물은 예를 들어, 기판(101) 내의 불순물과 동일한 도전형의 불순물일 수 있다. 셀 에피택셜층들(151)의 상면 및 더미 에피택셜층들(151d)의 상면은 기판(101)에 인접한 최하부의 희생층(121)의 상면보다 높게 형성될 수 있다.
다음으로, 셀 채널홀들(CHH)의 측벽들 및 더미 채널홀들(DCH)의 측벽들을 덮는 게이트 유전층들(161)이 형성될 수 있다. 게이트 유전층(161)은 셀 채널홀들(CHH)의 측벽들 및 셀 에피택셜층들(151)의 상면에 균일한 두께를 가지도록 형성될 수 있다. 게이트 유전층(161)은 더미 채널홀들(DCH)의 측벽들 및 에피택셜층들(151d)의 상면에 균일한 두께를 가지도록 형성될 수 있다. 게이트 유전층(161)은 순차로 형성된 블록킹층, 전하 저장층, 및 터널링층을 포함할 수 있다.
다음으로, 셀 채널홀들(CHH) 내에 셀 채널층들(163)이 형성되고, 더미 채널홀들(DCH) 내에 더미 채널층들(163d)이 형성될 수 있다. 셀 채널홀들(CHH) 및 더미 채널홀들(DCH)의 나머지 공간을 채우는 절연층들(165, 165d)이 형성될 수 있다. 셀 채널층들(163) 및 더미 채널들층들(163d) 상에는 콘택 패드들(167, 167d)이 형성될 수 있다. 셀 채널층들(163) 및 더미 채널층들(163d)은 다결정질 실리콘, 비정질 실리콘과 같은 반도체 물질로 이루어질 수 있다. 절연층들(165, 165d)은 실리콘 산화물 등의 절연 물질로 이루어질 수 있다. 콘택 패드들(167, 167d)은 도핑된 반도체 물질일 수 있다.
도 23을 참조하면, 희생층들(121)이 습식 식각 공정에 의해 제거될 수 있으며, 그에 따라 몰드 절연층들(114) 사이에 복수의 측면 개구부들(LP)이 형성될 수 있다. 측면 개구부들(LP)을 통해 게이트 유전층들(161), 셀 에피택셜층들(151) 및 지지 절연층들(187)이 부분적으로 노출될 수 있다. 희생층들(121)이 실리콘 질화물이고, 몰드 절연층들(114)이 실리콘 산화물인 경우, 상기 습식 식각 공정은 인산용액을 이용하여 수행될 수 있다.
다음으로, 측면 개구부들(LP)을 통해 노출된 셀 에피택셜층들(151)의 측벽 상에 절연층들(155)이 형성될 수 있다. 지지 절연층들(187) 때문에 더미 에피택셜층들(151d)의 측벽에는 절연층들(155)이 형성되지 않을 수 있다. 절연층들(155)은 셀 에피택셜층들(151)의 일부가 산화되어 형성될 수 있다.
다시 도 3을 참조하면, 게이트 전극층들(131)이 측면 개구부들(LP) 내에 형성될 수 있다. 게이트 전극층들(131)을 형성하는 것은 금속 질화물막 및 금속막을 순차적으로 형성하는 것을 포함할 수 있다.
게이트 전극층들(131)은 예를 들어, 티타늄 질화물(TiN) 및 텅스텐(W)을 포함할 수 있다.
도 1 내지 도 23에서는 주변 회로 영역(PR)이 수평적으로 셀 영역(CR)에 인접하게 배치된 수직형 메모리 장치들에 대해 설명하였다. 본 발명의 기술적 사상은 이에 한정되지 않으며, 주변 회로 영역(PR)이 수직적으로 셀 영역(CR)의 아래에 배치될 수 있다. 이와 달리, 셀 영역(CR)이 주변 회로 영역(PR) 아래에 배치될 수도 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CA: 셀 어레이 영역, CT: 연결 영역, CR: 셀 영역, PR: 주변회로 영역, GS: 적층 구조체, CHS: 채널 구조체, DCS: 더미 구조체, 101: 기판, 114: 몰드 절연층, 112: 희생층, 125: 층간 절연층, 131: 게이트 전극층, 151: 셀 에피택셜층, 151d: 더미 에피택셜층, 155: 절연층, 161: 셀 게이트 유전층, 161d: 더미 게이트 유전층, 163: 셀 채널층, 163d: 더미 채널층, 165, 165d: 절연층, 167, 167d: 콘택 패드, 171: 콘택 플러그, 180: 공통 소스 라인, 182: 절연층, 187: 지지 절연층
Claims (10)
- 셀 어레이 영역 및 상기 셀 어레이 영역의 외측에 위치하는 연결 영역을 가지는 기판;
상기 기판의 상기 셀 어레이 영역 및 상기 연결 영역 상에 적층되고, 상기 연결 영역에서 계단 구조를 이루는 복수의 게이트 전극층들;
상기 셀 어레이 영역에 배치되며, 상기 기판의 상면에 수직한 방향으로 연장되며 상기 복수의 게이트 전극층들을 관통하는 채널 구조체;
상기 연결 영역에 배치되며, 상기 기판의 상면에 수직한 방향으로 연장되며 상기 복수의 게이트 전극층들 중 적어도 일부를 관통하는 더미 채널 구조체; 및
상기 복수의 게이트 전극층들 중 일부와 상기 더미 채널 구조체 사이에 배치되는 지지 절연층;을 포함하는 수직형 메모리 장치.
- 제1 항에 있어서,
상기 지지 절연층은 상기 기판으로부터 상기 더미 채널 구조체를 따라 연장되는 수직형 메모리 장치.
- 제1 항에 있어서,
상기 지지 절연층의 상면은 상기 복수의 게이트 전극층 중 일부의 상면과 공면을 이루는 수직형 메모리 장치.
- 제1 항에 있어서,
상기 지지 절연층의 하면은 상기 기판의 상면보다 낮은 수직형 메모리 장치.
- 제1 항에 있어서,
상기 더미 채널 구조체의 하면은 상기 지지 절연층의 하면보다 낮은 수직형 메모리 장치.
- 제1 항에 있어서,
상기 지지 절연층은 상기 기판의 상면으로부터 높이가 다른 부분을 가지는 수직형 메모리 장치.
- 제1 항에 있어서,
상기 더미 채널 구조체는 상기 기판에 접촉하는 더미 에피택셜층을 포함하고,
상기 지지 절연층은 상기 더미 에피택셜층과 상기 복수의 게이트 전극층들 중 최하부의 게이트 전극층 사이에 배치되는 수직형 메모리 장치.
- 제7 항에 있어서,
상기 채널 구조체는 상기 기판에 접촉하는 채널 에피택셜층을 포함하고,
상기 채널 에피택셜층과 상기 더미 에피택셜층은 서로 다른 형상을 가지는 수직형 메모리 장치.
- 제1 항에 있어서,
상기 더미 채널 구조체는 복수의 더미 채널 구조체들을 포함하고,
상기 지지 절연층은 복수의 지지 절연층들을 포함하고,
상기 연결 영역에서 상기 복수의 지지 절연층들은 상기 복수의 더미 채널 구조체들 중 일부를 둘러싸도록 배치되는 수직형 메모리 장치.
- 제9 항에 있어서,
상기 복수의 지지 절연층들은 상기 기판 상에서 지그재그로 배치되는 수직형 메모리 장치.
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