KR20210107390A - 수직 펜스 구조물들을 갖는 반도체 소자 - Google Patents
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Abstract
반도체 소자는 셀 어레이 영역 및 관통 전극 영역을 포함하는 기판, 상기 기판 상에 배치되고 전극들을 포함하는 전극 스택, 상기 셀 어레이 영역 내에서 상기 전극 스택을 관통하는 수직 구조체들, 상기 연장 영역 내에 배치되며 상기 관통 전극 영역을 둘러싸며 수직 펜스 구조물들, 및 상기 수직 펜스 구조물들 내측에 배치되며 상기 전극들과 동일한 레벨에 배치되는 절연층들을 포함한다. 상기 평면도에서, 상기 전극들은 상기 수직 펜스 구조물들 사이로 돌출하는 제1 돌출부들을 포함한다.
Description
본 개시의 기술적 사상은 수직 펜스 구조물들을 갖는 반도체 소자에 관한 것이다.
전자 제품의 경박단소화 및 고집적화를 위해 멀티 스택 구조를 가지는 3차원 비휘발성 메모리 장치가 제안된 바 있다. 비휘발성 메모리 장치는 전극들, 분리 절연층들 및 더미 분리 절연층들을 포함한다. 이 기술에서, 분리 절연층들 및 더미 분리 절연층들을 통해 전극을 채워넣는 방법이 문제된다.
본 개시의 기술적 사상의 실시예들에 따른 과제는 수직 펜스 구조물들을 포함하는 반도체 소자를 제공하는데 있다.
본 개시의 실시예들에 따른 반도체 소자는 셀 어레이 영역 및 연장 영역을 포함하는 기판, 상기 연장 영역은 상기 셀 어레이 영역으로부터 연장되며 관통 전극 영역을 포함하고; 상기 기판 상에 배치된 전극 스택, 상기 전극 스택은 교대로 적층되는 몰드층들 및 전극들을 포함하고; 상기 셀 어레이 영역 내에서 상기 전극 스택을 관통하는 수직 구조체들; 상기 연장 영역 내에 배치되며 상기 전극 스택을 관통하는 수직 펜스 구조물들을 포함할 수 있다. 평면도에서 상기 수직 펜스 구조물들은 상기 관통 전극 영역을 둘러쌀 수 있다. 상기 수직 펜스 구조물들 사이의 거리는 상기 수직 구조체들 사이의 거리보다 작을 수 있다.
본 개시의 실시예들에 따른 반도체 소자는 셀 어레이 영역 및 연장 영역을 포함하는 기판, 상기 연장 영역은 상기 셀 어레이 영역으로부터 연장되며 관통 전극들을 포함하는 관통 전극 영역을 포함하고; 상기 기판 상에 배치된 전극 스택, 상기 전극 스택은 교대로 적층되는 절연층들 및 전극들을 포함하고; 상기 셀 어레이 영역 내에서 상기 전극 스택을 관통하는 수직 구조체들; 상기 연장 영역 내에 배치되며 상기 전극 스택을 관통하는 내측 수직 펜스 구조물들 및 외측 수직 펜스 구조물들을 포함할 수 있다. 평면도에서 상기 내측 수직 펜스 구조물들 및 상기 외측 수직 펜스 구조물들은 상기 관통 전극 영역을 둘러싸도록 배치될 수 있다. 상기 각 내측 수직 펜스 구조물들과 대응하는 외측 수직 펜스 구조물들 사이의 거리는 상기 각 내측 수직 펜스 구조물들과 상기 관통 전극들 사이의 거리보다 작을 수 있다. 상기 각 내측 수직 펜스 구조물들과 대응하는 외측 수직 펜스 구조물들 사이의 거리는 상기 수직 구조체들 사이의 거리보다 작을 수 있다.
본 개시의 실시예들에 따른 반도체 소자는 셀 어레이 영역 및 연장 영역을 포함하는 기판, 상기 연장 영역은 상기 셀 어레이 영역으로부터 연장되며 관통 전극 영역을 포함하고; 상기 기판 상에 배치된 전극 스택, 상기 전극 스택은 교대로 적층되는 몰드층들 및 전극들을 포함하고; 상기 기판과 상기 전극 스택 사이에 배치되는 주변 회로 구조체; 상기 주변 회로 구조체와 상에 배치되는 하부 도전층; 상기 셀 어레이 영역 내에서 상기 하부 도전층 상에 배치되는 연결 도전층; 상기 연장 영역 내에서 상기 하부 도전층 상에 배치되는 연결 몰드층; 상기 연결 도전층 및 상기 연결 몰드층 상에 배치되는 서포터; 상기 관통 전극 영역 내에 배치되며 상기 하부 도전층, 상기 연결 몰드층 및 상기 서포터를 관통하는 매립 절연층; 상기 서포터 상에 배치된 전극 스택, 상기 전극 스택은 교대로 적층되는 절연층들 및 전극들을 포함하고; 상기 셀 어레이 영역 내에서 상기 전극 스택을 관통하는 수직 구조체들; 상기 연장 영역 내에 배치되며 상기 전극 스택을 관통하는 수직 펜스 구조물들, 평면도에서 상기 수직 펜스 구조물들은 상기 관통 전극 영역을 둘러싸며; 및 상기 수직 펜스 구조물들 내측에 배치되며 상기 전극들과 동일한 레벨에 배치되는 절연층들을 포함할 수 있다. 평면도에서, 상기 전극들은 상기 수직 펜스 구조물들과 접하는 제1 돌출부들을 포함할 수 있다.
본 개시의 실시예들에 따른 반도체 소자 제조 방법은 셀 어레이 영역 및 연장 영역을 포함하는 기판을 형성하고, 상기 연장 영역은 관통 전극 영역을 포함하며, 상기 기판 상의 주변 회로 구조체를 형성하고; 상기 주변 회로 구조체 상에 교대로 적층되는 몰드층들 및 절연층들을 포함하는 몰드 스택을 형성하고; 상기 셀 어레이 영역 내에서 상기 몰드 스택을 관통하는 수직 구조체들을 형성하고; 상기 연장 영역 내에서 상기 몰드 스택을 관통하며 상기 관통 전극 영역을 둘러싸는 수직 펜스 구조물들을 형성하고; 상기 몰드 스택을 관통하며 제1 수평 방향으로 연장되는 분리 절연층들 및 상기 분리 절연층들 사이에서 상기 제1 수평 방향으로 연장되는 더미 분리 절연층들을 형성하고, 상기 분리 절연층들 및 상기 더미 분리 절연층들은 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 서로 이격되어 배치되며; 상기 절연층들을 부분적으로 제거하고; 상기 몰드층들 사이에 전극들을 형성하는 것을 포함할 수 있다.
본 개시의 실시예들에 따르면 관통 전극 영역을 둘러싸는 수직 펜스 구조물들을 배치하여, 전극 내부의 보이드의 형성 및 전극 브리징을 방지 및 감소할 수 있다.
도 1은 본 개시의 일 실시예에 따른 반도체 소자의 레이아웃이다.
도 2a 및 도 2b는 도 1에 도시된 반도체 소자의 선 I-I', II-II', 및 III'-III'을 따른 종단면도들이다.
도 2c는 도 2a 및 도 2b의 선 VI-VI'을 따른 횡단면도이다.
도 2d는 도 2c의 일부 확대도이다.
도 3 및 도 4는 도 2a에 도시된 반도체 소자의 일부 확대도이다.
도 5는 본 개시의 다른 실시예에 따른 반도체 소자의 횡단면도이다.
도 6a 및 도 6b는 도 5에 도시된 반도체 소자의 선 I-I', III-III', 및 V-V'을 따른 종단면도들이다.
도 6c는 도 6a 및 도 6b의 선 VI-VI'을 따른 횡단면도이다.
도 7 및 도 8은 본 개시의 다른 실시예에 따른 반도체 소자의 횡단면도들이다.
도 9a 내지 도 18b는 본 개시의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 종단면도들이다.
도 2a 및 도 2b는 도 1에 도시된 반도체 소자의 선 I-I', II-II', 및 III'-III'을 따른 종단면도들이다.
도 2c는 도 2a 및 도 2b의 선 VI-VI'을 따른 횡단면도이다.
도 2d는 도 2c의 일부 확대도이다.
도 3 및 도 4는 도 2a에 도시된 반도체 소자의 일부 확대도이다.
도 5는 본 개시의 다른 실시예에 따른 반도체 소자의 횡단면도이다.
도 6a 및 도 6b는 도 5에 도시된 반도체 소자의 선 I-I', III-III', 및 V-V'을 따른 종단면도들이다.
도 6c는 도 6a 및 도 6b의 선 VI-VI'을 따른 횡단면도이다.
도 7 및 도 8은 본 개시의 다른 실시예에 따른 반도체 소자의 횡단면도들이다.
도 9a 내지 도 18b는 본 개시의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 종단면도들이다.
도 1은 본 개시의 일 실시예에 따른 반도체 소자의 레이아웃이다. 도 2a 및 도 2b는 도 1에 도시된 반도체 소자의 선 I-I', II-II', 및 III'-III'을 따른 종단면도들이다. 도 2c는 도 2a 및 도 2b의 선 VI-VI'을 따른 횡단면도이다. 본 개시의 실시예들에 따른 메모리 장치는 3D-NAND와 같은 플래시 메모리(flash memory)를 포함할 수 있다.
도 1, 도 2a 및 도 2b를 참조하면, 본 개시의 일 실시예에 따른 반도체 소자(100)는 셀 어레이 영역(CA) 및 연장 영역(EA)을 포함할 수 있다. 연장 영역(EA)은 패드 영역들(PA) 및 패드 영역들(PA) 사이에 배치되는 관통 전극 영역(TA)을 포함할 수 있다.
셀 어레이 영역(CA)은 수직 구조체들(CS)을 포함할 수 있다. 패드 영역(PA)은 더미 수직 구조체들(DCS), 수직 펜스 구조물들(FS) 및 전극 콘택들(WC)을 포함할 수 있다. 관통 전극 영역(TA)은 관통 전극(150)을 포함할 수 있다. 관통 전극 영역(TA)은 수직 펜스 구조물들(FS) 및 더미 수직 구조체들(DCS)을 포함하지 않을 수 있다.
분리 절연층들(WLC)은 셀 어레이 영역(CA) 및 연장 영역(EA)에 배치될 수 있다. 분리 절연층들(WLC)은 제1 수평 방향(D1)으로 연장될 수 있으며, 서로 제2 수평 방향(D2)으로 이격될 수 있다. 더미 분리 절연층들(DWLC)은 연장 영역(EA)의 일부에 배치될 수 있다. 더미 분리 절연층들(DWLC)은 제1 수평 방향(D1)으로 연장될 수 있으며, 서로 제2 수평 방향(D2)으로 이격될 수 있다. 더미 분리 절연층들(DWLC)은 분리 절연층들(WLC) 사이에서 일정한 간격으로 배치될 수 있다.
본 개시의 반도체 소자(100)는 COP(cell over peripheral) 구조를 가질 수 있다. 예를 들어, 반도체 소자(100)는 주변 회로 구조체(PS) 및 주변 회로 구조체(PS) 상에 배치되는 셀 어레이 구조체(CAS)를 포함할 수 있다. 주변 회로 구조체(PS)는 기판(10) 상에 형성될 수 있으며, 소자 분리층(12), 불순물 영역(14), 트랜지스터(20), 콘택 플러그(30), 주변 회로 배선(32) 및 주변 절연층(34)을 포함할 수 있다.
소자 분리층(12) 및 불순물 영역(14)은 기판(10)의 상면에 배치될 수 있다. 트랜지스터(20), 콘택 플러그(30) 및 주변 회로 배선(32)은 기판(10) 상에 배치될 수 있다. 기판(10)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 기판(10)은 실리콘 기판, 게르마늄 기판, 실리콘 게르마늄 기판 또는 SOI (silicon on insulator) 기판 중 하나일 수 있다. 일 실시예에서, 기판(10)은 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체 중 하나를 포함할 수 있다.
불순물 영역(14)은 트랜지스터(20)와 인접하게 배치될 수 있다. 주변 절연층(34)은 트랜지스터(20) 및 콘택 플러그(30)를 덮을 수 있다. 콘택 플러그(30)는 불순물 영역(14)과 전기적으로 연결될 수 있다. 주변 회로 배선(32)은 콘택 플러그(30)와 연결될 수 있다.
셀 어레이 구조체(CAS)는 주변 절연층(34) 상에 배치될 수 있다. 셀 어레이 구조체(CAS)는 전극 스택(111), 층간 절연층(116), 수직 구조체(CS), 더미 수직 구조체(DCS), 수직 펜스 구조물(FS), 분리 절연층(WLC), 더미 분리 절연층(DWLC) 및 관통 전극(150)을 포함할 수 있다. 셀 어레이 구조체(CAS)는 전극 스택(111)의 하부에 배치되는 하부 도전층(40), 연장 몰드층(42), 연장 도전층(43), 서포터(44) 및 매립 절연층(46)을 더 포함할 수 있다.
하부 도전층(40)은 주변 회로 구조체(PS) 상에 배치될 수 있으며, 공통 소스 라인(common source line; CSL)에 해당할 수 있다. 일 실시예에서, 하부 도전층(40)은 도핑된 폴리실리콘을 포함할 수 있다. 연장 몰드층(42)은 연장 영역(EA)내에서 하부 도전층(40) 상에 부분적으로 배치될 수 있다. 연장 몰드층(42)은 절연층(42b), 절연층(42b)의 상면 및 하면에 배치되는 보호층(42a)을 포함할 수 있다. 연장 도전층(43)은 셀 어레이 영역(CA) 내에서 하부 도전층(40) 상에 배치될 수 있다. 서포터(44)는 연장 몰드층(42) 및 연장 도전층(43) 상에 배치될 수 있으며, 분리 절연층(WLC)의 주변에서 하부 도전층(40) 상에 접할 수 있다. 매립 절연층(46)은 관통 전극 영역(TA)내에서 하부 도전층(40) 상에 배치될 수 있다. 매립 절연층(46)의 상면은 서포터(44)의 상면과 공면을 가질 수 있다.
전극 스택(111)은 교대로 적층되는 복수의 몰드층(112) 및 복수의 전극(WL)을 포함할 수 있다. 전극들(WL)은 워드 라인을 포함할 수 있다. 전극 스택(111)의 하부에 배치된 전극들(WL) 중 적어도 하나는 접지 선택 라인(ground selection line; GSL)일 수 있다. 전극 스택(111)의 상부에 배치된 전극들(WL) 중 적어도 하나는 스트링 선택 라인(string selection line; SSL) 또는 드레인 선택 라인(drain selection line; DSL)일 수 있다. 전극 스택(111)은 연장 영역(EA)내에서 계단 구조를 가질 수 있다. 관통 전극 영역(TA)의 주변에서, 전극 스택(111)은 복수의 몰드층(112)과 교대로 적층되는 복수의 절연층(114)을 포함할 수 있다. 예를 들어, 복수의 절연층(114)은 수직 펜스 구조물들(FS)의 내측에 배치될 수 있다. 복수의 절연층(114)은 수직 펜스 구조물들(FS)에 의해 전극(WL)과 물리적 및 물질적으로 분리될 수 있다. 각 절연층(114)은 대응하는 전극(WL)과 동일한 레벨에 위치할 수 있다. 일 실시예에서, 복수의 몰드층(112)은 실리콘 산화물을 포함할 수 있다. 층간 절연층(116)은 전극 스택(111)의 계단 구조를 덮을 수 있다.
수직 구조체들(CS)은 셀 어레이 영역(CA) 내에서 연장 도전층(43), 서포터(44), 및 전극 스택(111)을 관통하여 수직 방향으로 연장될 수 있다. 수직 구조체들(CS)은 연장 도전층(43)과 전기적으로 연결될 수 있다.
수직 펜스 구조물들(FS)은 연장 영역(EA) 내에서, 연장 몰드층(42), 서포터(44), 및 전극 스택(111)을 관통하여 수직 방향으로 연장될 수 있다. 또한, 수직 펜스 구조물들(FS)은 층간 절연층(116)을 수직으로 관통할 수 있다. 도전성 패드들(134)은 수직 구조체들(CS) 및 수직 펜스 구조물들(FS) 상에 배치될 수 있다. 수직 펜스 구조물(FS) 및 더미 수직 구조체(DCS)는 수직 구조체(CS)와 동일하거나 유사한 구성을 포함할 수 있다. 수직 펜스 구조물들(FS)의 직경은 더미 수직 구조체들(DCS)의 직경보다 클 수 있다.
분리 절연층들(WLC) 및 더미 분리 절연층들(DWLC)은 서포터(44), 전극 스택(111), 층간 절연층(116) 및 제1 상부 절연층(140)을 수직으로 관통하여 하부 도전층(40)에 접할 수 있다. 더미 분리 절연층들(DWLC)은 분리 절연층들(WLC) 사이에 일정한 간격으로 배치될 수 있다. 분리 절연층(WLC) 및 더미 분리 절연층들(DWLC)은 제1 수평 방향(D1)으로 연장될 수 있다. 더미 분리 절연층들(DWLC)은 연장 영역(EA)의 일부에 배치될 수 있다. 수직 펜스 구조물들(FS)은 분리 절연층(WLC)등 사이에서 더미 분리 절연층들(DWLC)과 제2 수평 방향(D2)으로 이격되어 배치될 수 있다. 즉, 평면도에서 분리 절연층들(WLC) 및 더미 분리 절연층들(DWLC)은 수직 펜스 구조물들(FS)과 오버랩되지 않을 수 있다.
제1 상부 절연층(140)은 전극 스택(111) 및 층간 절연층(116) 상에 배치될 수 있으며, 제2 상부 절연층(142)은 제1 상부 절연층(140) 상에 배치될 수 있다. 비트 라인 플러그(144)는 제1 상부 절연층(140) 및 제2 상부 절연층(142)을 관통하여 도전성 패드(134)에 연결될 수 있다. 비트 라인(146)은 제2 상부 절연층(142) 상에 배치될 수 있으며, 비트 라인 플러그(144)에 연결될 수 있다.
관통 전극(150)은 관통 전극 영역(TA) 내에 배치될 수 있다. 관통 전극(150)은 매립 절연층(46), 전극 스택(111), 및 층간 절연층(116)을 수직으로 관통할 수 있다. 연결 배선(152)은 관통 전극(150) 상에 배치될 수 있다. 관통 전극(150)은 주변 회로 구조체(PS)의 주변 회로 배선(32)을 연결 배선(152)과 전기적으로 연결시킬 수 있다.
도 2c는 도 2a 및 도 2b의 선 VI-VI'을 따른 횡단면도이다.
도 2c를 참조하면, 수직 펜스 구조물들(FS)은 연장 영역(EA) 내에서 관통 전극 영역(TA)을 둘러싸도록 배치될 수 있다. 수직 펜스 구조물들(FS)은 분리 절연층들(WLC) 사이에서, 더미 분리 절연층들(DWLC)과 이격되어 배치될 수 있다. 일 실시예에서, 수직 펜스 구조물들(FS)은 서로 일정한 간격으로 배치될 수 있으나, 이에 제한되지 않는다. 다른 실시예에서, 수직 펜스 구조물들(FS)은 서로 맞닿도록 배치될 수 있다.
평면도에서, 전극(WL)은 수직 펜스 구조물들(FS)의 외측에 배치될 수 있으며, 더미 수직 구조체들(DCS), 절연층(114), 및 관통 전극들(150)은 수직 펜스 구조물들(FS)의 내측에 배치될 수 있다. 더미 수직 구조체들(DCS)은 수직 펜스 구조물들(FS)과 관통 전극 영역(TA) 사이에 배치될 수 있다. 더미 수직 구조체들(DCS)의 직경은 수직 펜스 구조물들(FS)의 직경과 다를 수 있다. 더미 수직 구조체들(DCS) 사이의 거리는 수직 펜스 구조물들(FS) 사이의 거리와 다를 수 있다. 예를 들어, 더미 수직 구조체들(DCS) 사이의 거리는 수직 펜스 구조물들(DCS) 사이의 거리보다 클 수 있다.
전극(WL)은 수직 펜스 구조물들(FS) 및 절연층(42b)과 접할 수 있다. 절연층(114)의 단면은 수직 펜스 구조물들(FS) 및 전극(WL)과 접할 수 있다. 일 실시예에서, 더미 분리 절연층들(DWLC)로부터 전극(WL)까지의 거리는 더미 분리 절연층들(DWLC) 사이의 거리보다 작을 수 있다. 예를 들어, 더미 분리 절연층들(DWLC)로부터 전극(WL)까지의 제1 수평 방향 최대 거리(W1)는 인접하는 더미 분리 절연층들(DWLC) 사이의 거리(W2)의 1/2보다 작거나 같을 수 있다. 분리 절연층들(WLC)로부터 전극(WL)의 단면까지의 제2 수평 방향 최대 거리(W3)는 인접하는 더미 분리 절연층들(DWLC) 사이의 거리(W2)의 1/2보다 작거나 같을 수 있다.
도 2d는 도 2c의 확대도이다.
도 2d를 참조하면, 일 실시예에서, 전극(WL)의 일부는 절연층(114)을 향해 돌출하는 제1 돌출부들(P1)을 포함할 수 있다. 일 실시예에서, 절연층(114)의 단면은 전극(WL)을 향해 돌출하는 제2 돌출 부들(P2)을 포함할 수 있다. 제1 돌출부들(P1) 및 제2 돌출부들(P2)은 수직 펜스 구조물들(FS) 사이로 서로 대향하도록 돌출할 수 있다. 일 실시예에서, 제1 돌출부들(P1) 및 제2 돌출부들(P2)은 수직 펜스 구조물들(FS) 사이에서 접할 수 있다. 수직 펜스 구조물들(FS)은 수직 구조체들(CS)보다 더 밀하게 배치될 수 있다. 예를 들어, 수직 펜스 구조물들(FS) 사이의 최소 거리는 수직 구조체들(CS) 사이의 최소 거리보다 작을 수 있다. 일 실시예에서, 수직 펜스 구조물들(FS) 사이의 거리(W4)는 수직 구조체들(CS) 사이의 거리(W5)보다 작을 수 있다. 예를 들어, 수직 펜스 구조물들(FS) 사이의 거리(W4)는 수직 구조체들(CS) 사이의 거리(W5) 1/2 보다 작을 수 있다. 여기에서 수직 펜스 구조물들(FS) 사이의 거리(W4)는 인접하는 두 수직 펜스 구조물들(FS)의 측면 사이의 거리일 수 있고, 수직 구조체들(CS) 사이의 거리(W5)는 인접하는 두 수직 구조체들(CS)의 측면 사이의 거리일 수 있다.
일 실시예에서, 수직 펜스 구조물들(FS)의 직경은 더미 수직 구조체들(DCS)의 직경보다 크거나 같을 수 있으며, 더미 수직 구조체들(DCS)의 직경은 수직 구조체들(CS)의 직경보다 크거나 같을 수 있다. 예를 들어, 수직 구조체들(CS)의 직경에 대한 더미 수직 구조체들(DCS)의 직경의 비율은 1:1 내지 1:2일 수 있다. 수직 구조체들(CS)의 직경에 대한 수직 펜스 구조물들(FS)의 직경의 비율은 1:1 내지 1:4일 수 있다. 일 실시예에서, 수직 구조체들(CS)의 직경에 대한 더미 수직 구조체들(DCS)의 직경의 비율은 1:1.2 내지 1:1.5일 수 있으며, 수직 구조체들(CS)의 직경에 대한 수직 펜스 구조물들(FS)의 직경의 비율은 1:1.2 내지 1:2.4일 수 있다. 다른 실시예에서, 수직 구조체들(CS)의 직경에 대한 더미 수직 구조체들(DCS)의 직경의 비율은 1:1.4일 수 있으며, 수직 구조체들(CS)의 직경에 대한 수직 펜스 구조물들(FS)의 직경의 비율은 1:1.4일 수 있다.
도 3 및 도 4는 도 2a에 도시된 R1 영역 및 R2 영역의 확대도이다.
도 3을 참조하면, 수직 구조체(CS)는 정보 저장층(120), 채널층(130) 및 매립 절연 패턴(132)을 포함할 수 있다. 채널층(130)은 정보 저장층(120)의 내측에 배치되며, 매립 절연 패턴(132)은 채널층(130)의 내측에 배치될 수 있다. 정보 저장층(120)은 블로킹층(122), 전하 저장층(124) 및 터널 절연층(126)을 포함할 수 있다. 전하 저장층(124)은 블로킹층(122)의 내측에 배치되며, 터널 절연층(126)은 전하 저장층(124)의 내측에 배치될 수 있다. 일 실시예예서, 채널층(130)은 폴리실리콘을 포함할 수 있다. 매립 절연 패턴(132)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 블로킹층(122) 및 터널 절연층(126)은 실리콘 산화물을 포함할 수 있으며, 전하 저장층(124)은 실리콘 질화물을 포함할 수 있다. 수직 펜스 구조물(FS) 및 더미 수직 구조체(DCS)는 수직 구조체(CS)와 실질적으로 동일한 구조를 가질 수 있다. 예를 들어, 수직 펜스 구조물(FS)은 정보 저장층(120), 채널층(130) 및 매립 절연 패턴(132)을 포함할 수 있다.
도 4를 참조하면, 연장 도전층(43)은 정보 저장층(120)을 관통하여 채널층(130)의 측면에 접할 수 있다. 연장 도전층(43)이 채널층(130)과 접하는 부분은 수직 방향으로 연장될 수 있다.
도 5는 본 개시의 다른 실시예에 따른 반도체 소자의 횡단면도이다. 도 6a 및 도 6b는 도 5에 도시된 반도체 소자의 선 I-I', III-III', 및 V'-V'을 따른 종단면도들이다. 도 6c는 도 6a 및 도 6b의 선 VI-VI'을 따른 횡단면도이다. 도 6c는 전극 스택(111)의 최하층에서의 횡단면도이며, 최하층에서의 수직 펜스 구조물들(FS) 전극(WL), 및 절연층(114)을 도시한다.
도 5, 도 6a, 및 도 6b를 참조하면, 반도체 소자(200)는 관통 전극 영역(TA)을 둘러싸는 수직 펜스 구조물들(FS)을 포함할 수 있다. 일 실시예에서, 수직 펜스 구조물들(FS)은 서로 측면이 맞닿도록 배치될 수 있으며, 전극(WL)과 절연층(114)은 직접적으로 접하지 않을 수 있다. 평면도에서, 수직 펜스 구조물들(FS)의 수평 방향 길이는 인접하는 수직 펜스 구조물들(FS)의 접촉길이보다 클 수 있다.
종단면도에서, 수직 구조체들(CS) 및 수직 펜스 구조물들(FS)은 테이퍼(tapered) 형상을 가질 수 있다. 예를 들어, 수직 구조체들(CS) 및 수직 펜스 구조물들(FS)의 수평 폭은 상부에서 하부로 갈수록 작아질 수 있다. 종단면도에서, 더미 분리 절연층(DWLC)으로부터 수직 펜스 구조물들(FS)까지의 수평 거리는 상부에서 하부로 갈수록 증가할 수 있다.
도 6c를 참조하면, 전극 스택(111)의 하부에서 수직 펜스 구조물들(FS)의 측면은 서로 직접적으로 접하지 않을 수 있다. 최하층의 전극(WL)은 최하층의 절연층(114)과 접할 수 있다. 최하층의 전극(WL)의 단면은 수직 펜스 구조물들(FS)의 내측에 위치할 수 있으나, 이에 제한되지 않는다. 더미 분리 절연층들(DWLC)로부터 최하층의 전극(WL)의 단면까지의 제1 수평 방향 최대 거리는 인접하는 더미 분리 절연층들(DWLC) 사이의 거리의 1/2보다 작거나 같을 수 있다. 분리 절연층들(WLC)로부터 최하층의 전극(WL)의 단면까지의 제2 수평 방향 최대 거리는 인접하는 더미 분리 절연층들(DWLC) 사이의 거리의 1/2보다 작거나 같을 수 있다.
도 7 및 도 8은 본 개시의 다른 실시예에 따른 반도체 소자의 횡단면도들이다.
도 7을 참조하면, 반도체 소자(300)는 관통 전극 영역(TA)을 둘러싸는 내측 수직 펜스 구조물들(FS1) 및 외측 수직 펜스 구조물들(FS2)을 포함할 수 있다. 외측 수직 펜스 구조물들(FS2)은 내측 수직 펜스 구조물들(FS1)의 외측에 배치될 수 있다. 내측 수직 펜스 구조물들(FS1)은 관통 전극 영역(TA)의 둘레를 따라 서로 이격되어 배치될 수 있으며, 외측 수직 펜스 구조물들(FS2)은 관통 전극 영역(TA)의 둘레를 따라 서로 이격되어 배치될 수 있다. 일 실시예에서, 내측 수직 펜스 구조물들(FS1)과 외측 수직 펜스 구조물들(FS2)은 지그재그로 배치될 수 있다. 예를 들어, 인접하는 두 개의 외측 수직 펜스 구조물들(FS1) 사이에 대응하는 하나의 내측 수직 펜스 구조물(FS2)이 배치될 수 있다.
전극(WL)의 단면은 내측 수직 펜스 구조물들(FS1)과 외측 수직 펜스 구조물들(FS2) 사이에 배치될 수 있다. 전극(WL)의 단면은 내측 수직 펜스 구조물들(FS1)에 접할 수 있으나, 이에 제한되지 않는다. 다른 실시예에서, 전극(WL)의 단면은 내측 수직 펜스 구조물들(FS1)에 접하지 않을 수 있다.
도 8을 참조하면, 반도체 소자(400)는 관통 전극 영역(TA)을 둘러싸는 내측 수직 펜스 구조물들(FS1) 및 외측 수직 펜스 구조물들(FS2)을 포함할 수 있다. 내측 수직 펜스 구조물들(FS1)의 직경은 외측 수직 펜스 구조물들(FS2)의 직경과 다른 크기를 가질 수 있다. 일 실시예에서, 외측 수직 펜스 구조물들(FS2)의 직경은 내측 수직 펜스 구조물들(FS1)의 직경보다 클 수 있다. 다른 실시예에서, 외측 수직 펜스 구조물들(FS2)의 직경은 내측 수직 펜스 구조물들(FS1)의 직경보다 작을 수 있다.
도 9a 내지 도 18b는 본 개시의 일 실시예에 따른 반도체 소자(100)의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 종단면도들이다. 도 9a, 10a, 11a, 12a, 13a, 14a, 15a, 16a, 17a, 및 18a는 도 1의 선 I-I' 및 II-II'을 따른 종단면도들이며, 도 9b, 10b, 11b, 12b, 13b, 14b, 15b, 16b, 17b, 및 18b는 도 1의 선 III-III'을 따른 종단면도들이다.
도 9a 및 도 9b를 참조하면, 상기 반도체 소자(100)의 제조 방법은 기판(10) 상에 주변 회로 구조체(PS)를 형성하는 것, 주변 회로 구조체(PS) 상에 하부 도전층(40)을 형성하는 것 및 하부 도전층(40) 상에 연장 몰드층(42)을 형성하는 것을 포함할 수 있다. 주변 회로 구조체(PS)는 소자 분리층(12), 불순물 영역(14), 트랜지스터(20), 콘택 플러그(30), 주변 회로 배선(32) 및 주변 절연층(34)을 포함할 수 있다. 소자 분리층(12) 및 불순물 영역(14)은 기판(10)의 상면에 형성될 수 있다. 일 실시예에서, 소자 분리층(12)은 실리콘 산화물, 실리콘 질화물과 같은 절연 물질을 포함할 수 있다. 불순물 영역(14)은 n형 불순물을 포함할 수 있다. 트랜지스터(20)는 불순물 영역(14)과 인접하게 배치될 수 있다. 주변 회로 배선(32)은 콘택 플러그(30) 상에 배치될 수 있으며, 콘택 플러그(30)를 통해 불순물 영역(14)과 연결될 수 있다. 주변 절연층(34)은 트랜지스터(20), 콘택 플러그(30) 및 주변 회로 배선(32)을 덮을 수 있다.
하부 도전층(40)은 금속, 금속 질화물, 금속 실리사이드, 금속 산화물, 도전성 카본, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 하부 도전층(40)은 도핑된 폴리실리콘 층을 포함할 수 있다. 연장 몰드층(42)은 절연층(42b), 절연층(42b)의 상면 및 하면에 배치되는 보호층(42a)을 포함할 수 있다. 연장 몰드층(42)은 하부 도전층(40)과 식각 선택비를 갖는 물질을 포함할 수 있으며, 보호층(42a)은 절연층(42b)과 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시예에서, 보호층(42a)은 실리콘 산화물을 포함할 수 있으며, 절연층(42b)은 실리콘 질화물을 포함할 수 있다.
도 10a 및 도 10b를 참조하면, 상기 방법은 연장 몰드층(42)을 부분적으로 제거하는 것, 하부 도전층(40) 상에 서포터(44)를 형성하는 것 및 주변 회로 구조체(PS) 상에 매립 절연층(46)을 형성하는 것을 포함할 수 있다. 연장 영역(EA)내에서 연장 몰드층(42)은 패터닝 공정에 의해 부분적으로 제거될 수 있으며, 하부 도전층(40)의 상면이 부분적으로 노출될 수 있다. 노출된 하부 도전층(40) 및 연장 몰드층(42)을 덮는 서포터(44)가 형성될 수 있다. 일 실시예에서, 서포터(44)는 폴리실리콘을 포함할 수 있다.
관통 전극 영역(TA)내에서, 하부 도전층(40), 연장 몰드층(42) 및 서포터(44)가 부분적으로 제거될 수 있으며, 주변 회로 구조체(PS)의 주변 절연층(34)의 상면이 부분적으로 노출될 수 있다. 노출된 주변 절연층(34)을 덮는 매립 절연층(46)이 형성될 수 있다. 매립 절연층(46)을 형성하는 것은 증착 공정 및 평탄화 공정을 수행하는 것을 포함할 수 있다. 매립 절연층(46)의 상면은 서포터(44)의 상면과 공면을 가질 수 있다.
도 11a 및 도 11b를 참조하면, 상기 방법은 몰드 스택(110)을 형성하는 것을 포함할 수 있다. 몰드 스택(110)을 형성하는 것은 증착 공정을 수행하는 것을 포함할 수 있다. 몰드 스택(110)은 교대로 적층되는 복수의 몰드층(112)과 복수의 절연층(114)을 포함할 수 있다. 일 실시예에서, 몰드층(112)은 실리콘 산화물을 포함할 수 있으며, 절연층(114)은 실리콘 질화물을 포함할 수 있다.
도 12a 및 도 12b를 참조하면, 상기 방법은 몰드 스택(110)을 트리밍(trimming)하는 것 및 층간 절연층(116)을 형성하는 것을 포함할 수 있다. 몰드 스택(110)은 연장 영역(EA)내에서 트리밍 공정에 의해 형성된 계단 구조를 가질 수 있다. 일 실시예에서, 연장 영역(EA)은 패드 영역들(PA) 사이의 관통 전극 영역(TA)을 포함할 수 있다. 패드 영역(PA)에서 몰드 스택(110)은 계단 구조를 가질 수 있으며, 관통 전극 영역(TA)에서 몰드 스택(110)은 계단 구조를 갖지 않으며 평평한 모양일 수 있다.
층간 절연층(116)은 연장 영역(EA) 내의 몰드 스택(110)을 덮을 수 있다. 층간 절연층(116)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 층간 절연층(116)은 실리콘 산화물을 포함할 수 있다.
도 13a 및 도 13b를 참조하면, 상기 방법은 채널 홀들(CH) 및 펜스 홀들(FH)을 형성하는 것을 포함할 수 있다. 채널 홀들(CH)은 연장 몰드층(42), 서포터(44) 및 몰드 스택(110)을 이방성 식각하여 형성될 수 있으며, 하부 도전층(40)의 상면을 노출시킬 수 있다. 펜스 홀들(FH)은 연장 몰드층(42), 서포터(44), 몰드 스택(110) 및 층간 절연층(116)을 이방성 식각하여 형성될 수 있으며, 하부 도전층(40)의 상면을 노출시킬 수 있다. 채널 홀들(CH)은 셀 어레이 영역(CA) 내에 형성될 수 있으며, 펜스 홀들(FH)은 연장 영역(EA) 내에 형성될 수 있다. 일 실시예에서, 펜스 홀들(FH)은 셀 어레이 영역(CA)과 관통 전극 영역(TA) 사이의 패드 영역(PA)에 형성될 수 있으며, 관통 전극 영역(TA)을 둘러쌀 수 있다. 일 실시예에서, 펜스 홀들(FH)의 직경은 채널 홀들(CH)의 직경보다 크게 형성될 수 있다.
도 14a 및 도 14b를 참조하면, 상기 방법은 수직 구조체들(CS)을 형성하는 것 및 수직 펜스 구조물들(FS)을 형성하는 것을 포함할 수 있다.
수직 구조체들(CS)은 채널 홀들(CH) 내부에 형성될 수 있으며, 수직 펜스 구조물들(FS)은 펜스 홀들(FH) 내부에 형성될 수 있다. 도 3을 더 참조하면, 수직 구조체(CS)는 정보 저장층(120), 채널층(130) 및 매립 절연 패턴(132)을 포함할 수 있다. 채널층(130)은 정보 저장층(120)의 내측에 배치되며, 매립 절연 패턴(132)은 채널층(130)의 내측에 배치될 수 있다. 정보 저장층(120)은 블로킹층(122), 전하 저장층(124) 및 터널 절연층(126)을 포함할 수 있다. 전하 저장층(124)은 블로킹층(122)의 내측에 배치되며, 터널 절연층(126)은 전하 저장층(124)의 내측에 배치될 수 있다. 도 1을 참조하면, 일 실시예에서, 더미 수직 구조체들(DCS)이 연장 영역(EA) 내에 형성될 수 있다. 수직 펜스 구조물들(FS) 및 더미 수직 구조체들(DCS)은 수직 구조체(CS)와 실질적으로 동일한 구조를 가질 수 있다.
도전성 패드(134)는 수직 구조체들(CS) 및 더미 수직 구조체들(DCS) 상에 형성될 수 있다. 도전성 패드(134)는 수직 구조체(CS) 상에 형성될 수 있다. 도전성 패드(134)는 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 또는 이들의 조합과 같은 도전층을 포함할 수 있다.
도 15a 및 도 15b를 참조하면, 상기 방법은 분리 트렌치(T) 및 더미 분리 트렌치(DT)를 형성하는 것을 포함할 수 있다. 분리 트렌치(T)와 더미 분리 트렌치(DT)를 형성하는 것은 몰드 스택(110) 및 층간 절연층(116) 상에 제1 상부 절연층(140)을 형성하고, 연장 몰드층(42), 서포터(44), 및 몰드 스택(110)을 이방성 식각하는 것을 포함할 수 있다. 분리 트렌치(T) 및 더미 분리 트렌치(DT)는 하부 도전층(40)의 상면, 몰드층들(112)의 측면들, 및 절연층들(114)의 측면들을 노출시킬 수 있으며 동일한 방향으로 연장될 수 있다. 분리 트렌치(T)는 셀 어레이 영역(CA) 및 연장 영역(EA)에 걸쳐 형성될 수 있으며, 더미 분리 트렌치(DT)는 셀 어레이 영역(CA) 및 연장 영역(EA)의 일부에 걸쳐 형성될 수 있다.
도 16a 및 도 16b를 참조하면, 상기 방법은 셀 어레이 영역(CA)내에서 연장 몰드층(42)을 제거하는 것을 포함할 수 있다. 연장 몰드층(42)을 제거하는 공정은 습식 식각 공정을 수행하는 것을 포함할 수 있다. 몰드 스택(110) 및 서포터(44)가 식각되는 것을 방지하도록 분리 트렌치(T)의 측면에 스페이서가 형성될 수 있다. 수직 구조체들(CS)의 측면이 일부 노출될 수 있다. 도 4를 더 참조하면, 정보 저장층(120)의 일부가 식각되어 채널층(130)이 노출될 수 있다. 연장 영역(EA) 내의 연장 몰드층(42)은 제거되지 않을 수 있다.
도 17a 및 도 17b를 참조하면, 상기 방법은 연장 도전층(43)을 형성하는 것 및 절연층들(114)을 제거하는 것을 포함할 수 있다. 연장 도전층(43)은 하부 도전층(40) 및 서포터(44)의 사이에 형성될 수 있으며, 수직 구조체들(CS) 및 수직 펜스 구조물들(FS)의 측면에 접할 수 있다. 도 4를 더 참조하면, 연장 도전층(43)은 채널층(130)의 측면에 접할 수 있다. 연장 도전층(43)은 금속, 금속질화물, 금속산화물, 금속실리사이드, 폴리실리콘, 도전성 카본 또는 이들의 조합을 포함할 수 있다.
절연층들(114)을 제거하는 것은 등방성 식각 공정을 수행하는 것을 포함할 수 있다. 예를 들어, 절연층들(114)은 분리 트렌치(T) 및 더미 분리 트렌치(DT)를 통하여 습식 식각 공정에 의해 제거될 수 있다. 상기 제거 공정에서 몰드층들(112)은 제거되지 않을 수 있으며, 몰드층들(112) 사이에 개구부(OP)가 형성될 수 있다. 개구부(OP)는 몰드층들(112)의 상면 및 하면, 수직 구조체(CS) 및 수직 펜스 구조물들(FS)의 측면을 노출시킬 수 있다. 일 실시예에서, 관통 전극 영역(TA) 주변에서 절연층들(114)은 제거되지 않을 수 있다. 예를 들어, 수직 펜스 구조물들(FS)의 내측의 절연층들(114)은 제거되지 않을 수 있다. 수직 펜스 구조물들(FS)은 상기 제거 공정에서 관통 전극 영역(TA) 주변에 에천트의 유입을 막는 장벽으로 기능할 수 있으며, 절연층들(114)의 일부가 제거되지 않게 할 수 있다.
도 18a 및 도 18b를 참조하면, 상기 방법은 전극들(WL)을 형성하는 것 및 분리 절연층(WLC)과 더미 분리 절연층(DWLC)을 형성하는 것을 포함할 수 있다. 전극들(WL)을 형성하는 것은 증착 공정을 수행하는 것을 포함할 수 있으며, 전극들(WL)은 개구부(OP) 내에 형성될 수 있다. 예를 들어, 전극들(WL)은 셀 어레이 영역(CA) 및 패드 영역(PA)의 일부에 형성될 수 있으며, 수직 펜스 구조물들(FS)의 내측에는 형성되지 않을 수 있다. 전극들(WL) 중 일부는 절연층들(114)과 동일한 레벨에 형성될 수 있다. 전극들(WL)은 몰드층들(112)과 교대로 적층될 수 있으며, 전극들(WL) 및 몰드층들(112)은 전극 스택(111)을 구성할 수 있다. 전극들(WL)은 W, WN, Ti, TiN, Ta, TaN 또는 이들의 조합을 포함할 수 있다.
분리 절연층(WLC) 및 더미 분리 절연층(DWLC)은 분리 트렌치(T) 및 더미 분리 트렌치(DT)를 채워 형성될 수 있다. 분리 절연층(WLC) 및 더미 분리 절연층(DWLC)은 연장 도전층(43), 서포터(44), 및 전극 스택(111)을 수직으로 관통할 수 있다. 분리 절연층(WLC)은 셀 어레이 영역(CA)으로부터 연장 영역까지 연장되어 형성될 수 있다. 더미 분리 절연층들(DWLC)은 분리 절연층들(WLC)과 동일한 방향으로 연장될 수 있으며, 연장 영역(EA)의 일부에 배치될 수 있다. 분리 절연층(WLC) 및 더미 분리 절연층(DWLC)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
다시 도 2a 및 도 2b를 참조하면, 상기 방법은 제2 상부 절연층(142), 비트 라인 플러그(144), 비트 라인(146), 관통 전극(150) 및 연결 배선(152)을 형성하는 것을 포함할 수 있다. 제2 상부 절연층(142)은 제1 상부 절연층(140) 상에 형성될 수 있다. 비트 라인 플러그(144)는 제1 상부 절연층(140) 및 제2 상부 절연층(142)을 관통하여 형성될 수 있다. 비트 라인(146)은 제2 상부 절연층(142) 상에 형성될 수 있으며, 비트 라인 플러그(144)와 연결될 수 있다.
관통 전극(150)은 관통 전극 영역(TA)내에 형성될 수 있다. 관통 전극(150)은 매립 절연층(46), 전극 스택(111), 층간 절연층(116), 제1 상부 절연층(140) 및 제2 상부 절연층(142)을 수직으로 관통할 수 있으며, 주변 회로 배선(32)과 연결될 수 있다. 연결 배선(152)은 제2 상부 절연층(142) 상에 형성될 수 있다. 연결 배선(152)은 관통 전극(150)을 통해 주변 회로 배선(32)과 전기적으로 연결될 수 있다.
제1 상부 절연층(140) 및 제2 상부 절연층(142)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 비트 라인 플러그(144), 비트 라인(146), 관통 전극(150) 및 연결 배선(152)은 금속, 금속질화물, 금속산화물, 금속실리사이드, 폴리실리콘, 도전성 카본 또는 이들의 조합을 포함할 수 있다.
도 17a, 도 17b 및 도 2c에 도시된 바와 같이, 수직 펜스 구조물들(FS)은 절연층(114)의 식각을 방지하여 개구부(OP)의 수평 깊이를 제한할 수 있다. 전극들(WL)을 형성하는 공정에서, 소스 가스 및/또는 퍼지 가스의 유입 및 배출을 용이해질 수 있다. 따라서, 전극들(WL)은 개구부(OP)를 완전히 채울 수 있으며, 전극들(WL)의 내부에 보이드가 형성되는 것이 방지 또는 감소될 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100 : 반도체 소자
10 : 기판
12 : 소자 분리층 14 : 불순물 영역
20 : 트랜지스터 30 : 콘택 플러그
32 : 주변 회로 배선 40 : 하부 도전층
43 : 연장 도전층 44 : 서포터
46 : 매립 절연층 110 : 몰드 스택
116 : 층간 절연층 146 : 비트 라인
150 : 관통 전극 CA : 셀 어레이 영역
EA : 연장 영역 TA : 관통 전극 영역
PA : 패드 영역 WC : 전극 콘택
PS : 주변 회로 구조체 CAS : 셀 어레이 구조체
CS : 수직 구조체 DCS : 더미 수직 구조체
FS : 수직 펜스 구조물 WLC : 분리 절연층
DWLC : 더미 분리 절연층
12 : 소자 분리층 14 : 불순물 영역
20 : 트랜지스터 30 : 콘택 플러그
32 : 주변 회로 배선 40 : 하부 도전층
43 : 연장 도전층 44 : 서포터
46 : 매립 절연층 110 : 몰드 스택
116 : 층간 절연층 146 : 비트 라인
150 : 관통 전극 CA : 셀 어레이 영역
EA : 연장 영역 TA : 관통 전극 영역
PA : 패드 영역 WC : 전극 콘택
PS : 주변 회로 구조체 CAS : 셀 어레이 구조체
CS : 수직 구조체 DCS : 더미 수직 구조체
FS : 수직 펜스 구조물 WLC : 분리 절연층
DWLC : 더미 분리 절연층
Claims (20)
- 셀 어레이 영역 및 연장 영역을 포함하는 기판, 상기 연장 영역은 상기 셀 어레이 영역으로부터 연장되며 관통 전극 영역을 포함하고;
상기 기판 상에 배치된 전극 스택, 상기 전극 스택은 교대로 적층되는 몰드층들 및 전극들을 포함하고;
상기 셀 어레이 영역 내에서 상기 전극 스택을 관통하는 수직 구조체들;
상기 연장 영역 내에 배치되며 상기 전극 스택을 관통하는 수직 펜스 구조물들을 포함하며, 평면도에서 상기 수직 펜스 구조물들은 상기 관통 전극 영역을 둘러싸며; 및
상기 수직 펜스 구조물들 사이의 거리는 상기 수직 구조체들 사이의 거리보다 작은 반도체 소자. - 제1항에 있어서,
상기 평면도에서, 상기 전극들은 상기 수직 펜스 구조물들 사이로 돌출하는 제1 돌출부들을 포함하는 반도체 소자. - 제1항에 있어서,
상기 수직 펜스 구조물들 내측에 배치되며 상기 전극들과 동일한 레벨에 배치되는 절연층들을 더 포함하며,
종단면도에서, 상기 전극들과 상기 절연층들은 상기 수직 펜스 구조물들에 의해 분리되는 반도체 소자. - 제3항에 있어서,
상기 평면도에서, 상기 절연층들은 상기 수직 펜스 구조물들 사이로 돌출하는 제2 돌출부들을 포함하는 반도체 소자. - 제4항에 있어서,
상기 제1 돌출부들은 상기 제2 돌출부들과 상기 수직 펜스 구조물들 사이에서 접하는 반도체 소자. - 제2항에 있어서,
상기 전극 스택을 수직으로 관통하며 제1 수평 방향으로 연장되고, 및 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 서로 이격된 한 쌍의 분리 절연층들; 및
상기 한 쌍의 분리 절연층 사이에서 상기 제1 수평 방향으로 연장되고 상기 제2 수평 방향을 따라 서로 이격되어 배치되는 더미 분리 절연층들을 더 포함하며
상기 수직 펜스 구조물들은 상기 한 쌍의 분리 절연층들 사이에서 상기 더미 분리 절연층들과 상기 제1 수평 방향으로 이격되어 배치되는 반도체 소자. - 제6항에 있어서,
상기 더미 분리 절연층들로부터 상기 전극들의 상기 제1 돌출부들까지의 제1 수평 방향 최대 거리는 상기 더미 분리 절연층들 사이의 거리의 1/2보다 작은 반도체 소자. - 제6항에 있어서,
상기 분리 절연층들로부터 상기 전극들의 상기 제1 돌출부들까지의 제2 수평 방향 최대 거리는 상기 더미 분리 절연층들 사이의 거리의 1/2보다 작은 반도체 소자. - 제6항에 있어서,
종단면도에서, 상기 수직 펜스 구조물들은 테이퍼 형상을 갖는 반도체 소자. - 제9항에 있어서,
상기 더미 분리 절연층들로부터 상기 전극들 중 최하층의 전극의 상기 제1 돌출부들까지의 제1 수평 방향 거리는 상기 더미 분리 절연층들 사이의 거리의 1/2보다 작은 반도체 소자. - 제1항에 있어서,
상기 수직 펜스 구조물들 사이의 거리는 상기 수직 구조체들 사이의 거리의 1/2보다 작은 반도체 소자. - 제1항에 있어서,
상기 수직 펜스 구조물들은 서로 맞닿도록 배치되는 반도체 소자. - 제1항에 있어서,
상기 연장 영역 내에서 상기 전극 스택을 관통하는 더미 수직 구조체를 더 포함하는 반도체 소자. - 제1항에 있어서,
상기 기판과 상기 전극 스택 사이에 배치되는 주변 회로 구조체; 및
상기 관통 전극 영역 내에서 상기 전극 스택을 수직으로 관통하며 상기 주변 회로 구조체와 연결되는 관통 전극을 더 포함하는 반도체 소자. - 셀 어레이 영역 및 연장 영역을 포함하는 기판, 상기 연장 영역은 상기 셀 어레이 영역으로부터 연장되며 관통 전극들을 포함하는 관통 전극 영역을 포함하고;
상기 기판 상에 배치된 전극 스택, 상기 전극 스택은 교대로 적층되는 절연층들 및 전극들을 포함하고;
상기 셀 어레이 영역 내에서 상기 전극 스택을 관통하는 수직 구조체들;
상기 연장 영역 내에 배치되며 상기 전극 스택을 관통하는 내측 수직 펜스 구조물들 및 외측 수직 펜스 구조물들을 포함하며, 평면도에서 상기 내측 수직 펜스 구조물들 및 상기 외측 수직 펜스 구조물들은 상기 관통 전극 영역을 둘러싸도록 배치되고; 및
상기 각 내측 수직 펜스 구조물들과 대응하는 외측 수직 펜스 구조물들 사이의 거리는 상기 각 내측 수직 펜스 구조물들과 상기 관통 전극들 사이의 거리보다 작고,
상기 각 내측 수직 펜스 구조물들과 대응하는 외측 수직 펜스 구조물들 사이의 거리는 상기 수직 구조체들 사이의 거리보다 작은 반도체 소자. - 제15항에 있어서,
상기 절연층들은 상기 수직 펜스 구조물들의 내측에서 상기 전극들과 동일한 레벨에 배치되며, 상기 전극들 및 수직 펜스 구조물들과 접하고,
평면도에서, 상기 전극들과 상기 절연층들의 경계면은 상기 내측 수직 펜스 구조물들과 상기 외측 수직 펜스 구조물들 사이에 배치되며
평면도에서, 상기 전극들은 상기 내측 수직 펜스 구조물들 및 상기 외측 수직 펜스 구조물들과 접하는 제1 돌출부들을 포함하는 반도체 소자. - 제15항에 있어서,
상기 내측 수직 펜스 구조물들은 상기 관통 전극 영역의 둘레를 따라 서로 이격되어 배치되며, 상기 외측 수직 펜스 구조물들은 상기 관통 전극 영역의 둘레를 따라 서로 이격되어 배치되는 반도체 소자. - 제15항에 있어서,
상기 내측 수직 펜스 구조물들 중 하나와 인접하는 상기 외측 수직 펜스 구조물 사이의 거리는 상기 수직 구조체들 사이의 거리의 1/2 보다 작은 반도체 소자. - 제18항에 있어서,
상기 외측 수직 펜스 구조물들의 직경은 상기 내측 수직 펜스 구조물들의 직경보다 큰 반도체 소자. - 셀 어레이 영역 및 연장 영역을 포함하는 기판, 상기 연장 영역은 상기 셀 어레이 영역으로부터 연장되며 관통 전극 영역을 포함하고;
상기 기판 상에 배치된 전극 스택, 상기 전극 스택은 교대로 적층되는 몰드층들 및 전극들을 포함하고;
상기 기판과 상기 전극 스택 사이에 배치되는 주변 회로 구조체;
상기 주변 회로 구조체와 상에 배치되는 하부 도전층;
상기 셀 어레이 영역 내에서 상기 하부 도전층 상에 배치되는 연결 도전층;
상기 연장 영역 내에서 상기 하부 도전층 상에 배치되는 연결 몰드층;
상기 연결 도전층 및 상기 연결 몰드층 상에 배치되는 서포터;
상기 관통 전극 영역 내에 배치되며 상기 하부 도전층, 상기 연결 몰드층 및 상기 서포터를 관통하는 매립 절연층;
상기 서포터 상에 배치된 전극 스택, 상기 전극 스택은 교대로 적층되는 절연층들 및 전극들을 포함하고;
상기 셀 어레이 영역 내에서 상기 전극 스택을 관통하는 수직 구조체들;
상기 연장 영역 내에 배치되며 상기 전극 스택을 관통하는 수직 펜스 구조물들, 평면도에서 상기 수직 펜스 구조물들은 상기 관통 전극 영역을 둘러싸며; 및
상기 수직 펜스 구조물들 내측에 배치되며 상기 전극들과 동일한 레벨에 배치되는 절연층들을 포함하며,
평면도에서, 상기 전극들은 상기 수직 펜스 구조물들과 접하는 제1 돌출부들을 포함하는 반도체 소자.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination |