CN111146207A - 三维半导体存储器件 - Google Patents

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金志荣
金智源
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Abstract

公开了三维半导体存储器件及其制造方法。所述三维半导体存储器件包括：衬底，所述衬底包括单元阵列区域和连接区域；电极结构，所述电极结构包括交替堆叠在所述衬底上的多个电极和多个介电层，并且在所述连接区域上具有阶梯结构；以及蚀刻停止图案，所述蚀刻停止图案覆盖所述电极结构的所述阶梯结构。当在俯视图中观察时，所述电极结构和所述蚀刻停止图案在平行于所述衬底的顶表面的第一方向上延伸。所述电极结构在平行于所述衬底的顶表面并且与所述第一方向相交的第二方向上具有第一宽度。所述蚀刻停止图案在所述第二方向上具有第二宽度。所述第二宽度小于所述第一宽度。

Description

三维半导体存储器件
相关申请的交叉引用
本申请要求于2018年11月2日在韩国知识产权局提交的韩国专利申请No.10-2018-0133773的优先权，通过引用将其全文并入本文。
技术领域
本发明构思涉及半导体器件及其制造方法，更具体地，涉及具有增强的可靠性和/或电特性的三维半导体存储器件及其制造方法。
背景技术
半导体器件已经高度集成，以满足客户要求的高性能和/或低制造成本。因为半导体器件的集成度是决定产品价格的因素，所以对高集成度的需求越来越高。典型的二维或平面半导体器件的集成度主要由单位存储单元占据的面积决定，从而受形成精细图案的技术水平的影响。然而，提高图案精细度所需的昂贵的处理设备可能会对提高二维或平面半导体器件的集成度造成实际限制。因此，已经提出了具有三维布置的存储单元的三维半导体存储器件。
发明内容
本发明构思的一些示例实施例提供了具有增强的可靠性和电特性的三维半导体存储器件。
本发明构思的一些示例实施例提供了一种制造具有增强的可靠性和/或电特性的三维半导体存储器件的方法。
本发明构思不限于上述内容，本领域技术人员从下面的描述中将会清楚地理解上面未提到的其他内容。
根据本发明构思的一些示例实施例，一种三维半导体存储器件可以包括：衬底，所述衬底包括单元阵列区域和连接区域；电极结构，所述电极结构包括交替堆叠在所述衬底上的多个电极和多个介电层，所述电极结构在所述连接区域上具有阶梯结构；以及蚀刻停止图案，所述蚀刻停止图案覆盖所述电极结构的所述阶梯结构。当在俯视图中观察时，所述电极结构和所述蚀刻停止图案可以在平行于所述衬底的顶表面的第一方向上延伸。所述电极结构可以在平行于所述衬底的顶表面并且与所述第一方向相交的第二方向上具有第一宽度。所述蚀刻停止图案可以在所述第二方向上具有第二宽度。所述第二宽度可以小于所述第一宽度。
根据本发明构思的一些示例实施例，一种三维半导体存储器件可以包括：衬底，所述衬底包括单元阵列区域和连接区域；多个分隔结构，所述多个分隔结构在所述衬底上沿平行于所述衬底的顶表面的第一方向延伸，并且在平行于所述衬底的顶表面并与所述第一方向相交的第二方向上彼此间隔开；电极结构，所述电极结构位于所述分隔结构之间，并且包括交替堆叠在所述衬底上的多个电极和多个介电层，所述电极结构在所述连接区域上具有沿所述第一方向的阶梯结构；蚀刻停止图案，所述蚀刻停止图案覆盖所述电极结构的所述阶梯结构，并且包括与所述介电层的介电材料不同的介电材料；以及虚设图案，所述虚设图案位于所述蚀刻停止图案的相对侧上，所述虚设图案覆盖所述电极结构的所述阶梯结构，并且包括与蚀刻停止图案的材料不同的材料。
根据本发明构思的一些示例实施例，一种三维半导体存储器件可以包括：衬底，所述衬底包括单元阵列区域和连接区域；电极结构，所述电极结构包括交替堆叠在所述衬底上的多个电极和多个介电层，所述电极结构在所述连接区域上具有阶梯结构；蚀刻停止结构，所述蚀刻停止结构覆盖所述阶梯结构，所述蚀刻停止结构包括蚀刻停止图案和虚设区域，所述蚀刻停止图案包括与所述多个介电层的介电材料不同的介电材料，所述虚设区域位于所述蚀刻停止图案的相对侧上，所述虚设区域包括与所述蚀刻停止图案的材料不同的材料；多个虚设垂直结构，所述多个虚设垂直结构位于所述连接区域上并且穿透所述虚设区域和所述电极结构；以及多个接触插塞，所述多个接触插塞位于所述连接区域上，所述多个接触插塞穿透所述蚀刻停止图案并与所述多个电极的相应端部连接。
根据本发明构思的一些示例实施例，一种三维半导体存储器件可以包括：衬底，所述衬底包括单元阵列区域和连接区域；电极结构，所述电极结构包括交替堆叠在所述衬底上的多个电极和多个介电层，所述电极结构在所述连接区域上具有阶梯结构；蚀刻停止图案，所述蚀刻停止图案位于所述电极结构的所述阶梯结构的一部分上并且覆盖所述阶梯结构；虚设导电图案，所述虚设导电图案位于所述蚀刻停止图案的侧面；以及水平介电层，所述水平介电层共形地覆盖所述虚设导电图案的与所述蚀刻停止图案相邻的第一侧壁以及所述虚设导电图案的顶表面和底表面。
根据本发明构思的一些示例实施例，一种三维半导体存储器件可以包括：衬底，所述衬底包括单元阵列区域和连接区域；电极结构，所述电极结构包括交替堆叠在所述衬底上的多个电极和多个介电层，所述电极结构在所述连接区域上具有阶梯结构；蚀刻停止图案，所述蚀刻停止图案位于所述电极结构的所述阶梯结构的一部分上并且覆盖所述阶梯结构；以及平坦化掩埋介电层，所述平坦化掩埋介电层覆盖所述蚀刻停止图案，所述平坦化掩埋介电层包括覆盖所述蚀刻停止图案的顶表面的蚀刻停止区域和覆盖所述蚀刻停止图案的相对侧壁的虚设区域。
根据本发明构思的一些示例实施例，一种制造三维半导体存储器件的方法可以包括：提供衬底，所述衬底包括单元阵列区域和连接区域；在所述衬底上形成其中交替堆叠有多个牺牲层和多个介电层的模制结构，所述模制结构在所述连接区域上具有沿平行于所述衬底的底表面的第一方向的阶梯结构；形成多个沟槽，所述多个沟槽沿所述第一方向延伸并穿透所述模制结构；形成蚀刻停止图案，所述蚀刻停止图案在所述多个沟槽之间沿所述第一方向延伸并覆盖所述模制结构的所述阶梯结构，所述蚀刻停止图案具有小于所述多个沟槽之间的距离的宽度；以及用多个电极替换所述多个牺牲层。
其他示例实施例的细节包括在说明书和附图中。
附图说明
图1A和图1B图示了根据本发明构思的一些示例实施例的三维半导体存储器件的俯视图。
图2A、图2B、图2C和图2D分别图示了沿着图1A的线I-I’、II-II’、III-III’和IV-IV’截取的截面图，示出了根据本发明构思的一些示例实施例的三维半导体存储器件。
图3A、图3B、图3C、图3D和图3E分别图示了图2A中的截面A、图2B中的截面B、图2C中的截面C和图2D的截面D的放大视图。
图4A至图9A和图4B至图9B图示了沿着图1A的线I-I’和II-II’截取的截面图，示出了根据本发明构思的一些示例实施例的三维半导体存储器件。
图10A、图10B、图11A、图11B、图12A至图15A、图12B至图15B和图12C至图15C图示了沿着图1A的线I-I’、II-II’和III-III’截取的截面图，示出了根据本发明构思的一些示例实施例的制造三维半导体存储器件的方法。
图16图示了根据本发明构思的一些示例实施例的三维半导体存储器件的俯视图。
图17A、图17B和图17C图示了沿着图16的线I-I’、II-II’和III-III’截取的截面图，示出了根据本发明构思的一些示例实施例的三维半导体存储器件。
图18A、图18B、图18C分别图示了图17A中的截面E、图17B中的截面F和图17C中的截面G的放大视图。
图19A和图19B图示了根据本发明构思的一些示例实施例的三维半导体存储器件的截面图。
图20A至图25A、图20B至图25B和图20C至图25C图示了沿着图16的线I-I’、II-II’和III-III’截取的截面图，示出了根据本发明构思的一些示例实施例的制造三维半导体存储器件的方法。
具体实施方式
下面将结合附图描述本发明构思的一些示例实施例。图1A和图1B图示了根据本发明构思的一些示例实施例的三维半导体存储器件的俯视图。图2A、图2B、图2C和图2D分别图示了沿着图1A的线I-I’、II-II’、III-III’和IV-IV’截取的截面图，示出了根据本发明构思的一些示例实施例的三维半导体存储器件。图3A、图3B、图3C、图3D和图3E分别图示了图2A中的截面A、图2B中的截面B、图2C中的截面C和图2D中的截面D的放大视图。
参考图1A、图2A、图2B、图2C和图2D，衬底10可以包括单元阵列区域CAR和与单元阵列区域CAR相邻的连接区域CNR。衬底10可以是半导体材料(例如，硅晶片)、介电材料(例如，玻璃)和覆盖有介电材料的半导体或导体中的一种。例如，衬底10可以是具有第一导电类型的硅晶片。
单元阵列区域CAR可以包括存储单元阵列，该存储单元阵列包括多个三维布置的存储单元。连接区域CNR可以包括将存储单元阵列电连接至行译码器的连接线结构。
在某些实施例中，三维半导体存储器件可以是垂直NAND闪速存储器件。单元阵列区域CAR上可以设置有沿着垂直于衬底10的顶表面的第三方向D3延伸的单元串。每一个单元串可以包括串联连接的串选择晶体管、存储单元晶体管和接地选择晶体管。每一个存储单元晶体管可以包括数据存储元件。
电极结构ST可以设置在衬底10上，并且可以包括沿着第三方向D3交替堆叠的多个介电层ILD和多个电极EL。电极结构ST可以沿着平行于衬底10的顶表面的第一方向D1从单元阵列区域CAR朝向连接区域CNR延伸。缓冲介电层11可以包括介于电极结构ST与衬底10之间的氧化硅层。
多个电极EL可以具有基本相同的厚度，介电层ILD可以具有根据半导体存储器件的特性而改变的厚度。每一个介电层ILD可以比每一个电极EL薄。介电层ILD中覆盖最下面的电极EL的介电层ILD(在下文中称为下介电层ILDa)可以比其他介电层ILD厚。
电极EL可以包括例如选自掺杂半导体(例如，掺杂硅等)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)中的至少一种。介电层ILD可以包括例如氧化硅层。
电极结构ST可以在连接区域CNR上具有阶梯结构，并且每一个电极EL在连接区域CNR上具有焊盘部分。当在俯视图中观察时，电极EL的焊盘部分可以沿着彼此相交的第一方向D1和第二方向D2布置，并且可以位于距离衬底10的顶表面不同的水平高度，其中第二方向D2平行于衬底10的顶表面。
电极EL在第一方向D1上的长度可以随着与衬底10的距离增加而减小。电极EL可以具有沿第一方向D1以有规律的间隔彼此间隔开的侧壁。在连接区域CNR上，每一个电极EL的侧壁可以与直接覆盖的介电层ILD的侧壁垂直对齐。此外，两个垂直相邻的电极EL的侧壁可以彼此对齐。在某些实施例中，电极结构ST的阶梯结构可以改变成各种形状。
在连接区域CNR上，电极结构ST可以在与第一方向D1相交的第二方向D2上具有第一宽度W1。第一宽度W1可以对应于分隔结构SS1与分隔结构SS3之间的距离。
在连接区域CNR上，平坦化掩埋介电层55可以覆盖电极结构ST的阶梯结构。例如，平坦化掩埋介电层55可以覆盖电极EL的焊盘部分。平坦化掩埋介电层55可以具有基本平坦的顶表面，并且可以包括单个介电层或多个堆叠的介电层。平坦化掩埋介电层55可以包括氧化硅层。
在某些实施例中，在连接区域CNR上，蚀刻停止图案35可以设置在平坦化掩埋介电层55与电极结构ST之间，焊盘介电图案25可以设置在蚀刻停止图案35与电极结构ST之间。
焊盘介电图案25可以包括相对于蚀刻停止图案35具有蚀刻选择性的介电材料。例如，焊盘介电图案25可以包括与电极结构ST的介电层ILD相同的介电材料。
当在俯视图中观察时，蚀刻停止图案35可以沿着第一方向D1并且与电极结构ST平行地延伸，并且可以共形地覆盖电极结构ST的阶梯结构。蚀刻停止图案35可以在第二方向D2上与分隔结构SS1和SS3间隔开。
蚀刻停止图案35可以包括相对于电极结构ST的介电层ILD、焊盘介电图案25和平坦化掩埋介电层55具有蚀刻选择性的介电材料。例如，蚀刻停止图案35可以包括氮化硅层或氮氧化硅层。
参考图1A、图2C、图3C和图3D，蚀刻停止图案35可以与分隔结构SS1和SS3间隔开，并且设置在电极结构ST上。
蚀刻停止图案35在第二方向D2上的第二宽度W2可以小于电极结构ST的第一宽度W1。第一宽度W1可以对应于分隔结构SS1与分隔结构SS3之间的距离。例如，在连接区域CNR上，蚀刻停止图案35在第二方向D2上的第二宽度W2可以小于分隔结构SS1与分隔结构SS2之间的在第二方向D2上的距离。
参考图1B，蚀刻停止图案35可以包括位于距衬底10的顶表面第一水平高度处的下区段和位于距衬底10的顶表面第二水平高度处的上区段，第二水平高度高于第一水平高度。蚀刻停止图案35的上区段可以具有上宽度W2a，下区段可以具有下宽度W2b，下宽度W2b不同于上宽度W2a。例如，上宽度W2a可以小于下宽度W2b，并且上宽度W2a和下宽度W2b均可以小于电极结构ST的第一宽度W1。
蚀刻停止图案35在第三方向D3上的厚度可以与每一个电极EL在第三方向D3上的厚度基本相同，或者如图3D所示，可以小于每一个电极EL在第三方向D3上的厚度。参考图3C和图3D，蚀刻停止图案35可以具有相对的弧形侧壁。
在某些实施例中，焊盘介电图案25上可以设置有虚设导电图案DEL，虚设导电图案DEL设置在蚀刻停止图案35的相对侧。虚设导电图案DEL可以位于与蚀刻停止图案35相同的水平高度，同时在第一方向D1上延伸。虚设导电图案DEL可以包括与电极结构ST的电极EL相同的导电材料。虚设导电图案DEL可以具有与电极EL的侧壁垂直对齐的侧壁。
在某些实施例中，在单元阵列区域CAR上，多个单元垂直结构CVS可以穿透电极结构ST并与衬底10连接。当在俯视图中观察时，单元垂直结构CVS可以沿一个方向或以锯齿形布置。单元垂直结构CVS可以具有圆形的顶表面。
单元垂直结构CVS可以包括诸如硅(Si)、锗(Ge)或它们的混合物的半导体材料。包括半导体材料的单元垂直结构CVS可以用作包括在垂直NAND闪速存储器件的单元串中的接地选择晶体管的沟道、串选择晶体管的沟道和存储单元晶体管的沟道。
每一个单元垂直结构CVS可以包括下半导体图案LSP、上半导体图案USP和垂直介电图案VP。位线接触焊盘PAD可以位于上半导体图案USP的顶端上。位线接触焊盘PAD可以包括掺杂半导体材料。
下半导体图案LSP可以直接接触衬底10，并且可以包括从衬底10生长的柱状外延层。栅极介电层15可以设置在下半导体图案LSP的侧壁的一部分上。栅极介电层15可以设置在最下面的电极EL与下半导体图案LSP之间。栅极介电层15可以包括氧化硅层(例如，热氧化物层)。
上半导体图案USP可以直接接触下半导体图案LSP或衬底10，并且可以具有带有封闭的底端的“U”形或管形。上半导体图案USP可以具有填充有包括介电材料的掩埋介电图案V1的内部。垂直介电图案VP可以围绕上半导体图案USP的侧壁。
上半导体图案USP可以包括诸如硅(Si)、锗(Ge)或它们的混合物的半导体材料。上半导体图案USP可以具有与下半导体图案LSP不同的晶体结构。例如，上半导体图案USP可以具有选自单晶结构、非晶结构和多晶结构中的至少一种结构。
在连接区域CNR上，虚设垂直结构DVS可以穿透平坦化掩埋介电层55和电极结构ST。虚设垂直结构DVS穿透的电极EL的数目可以随着虚设垂直结构DVS远离单元阵列区域CAR而减少。
虚设垂直结构DVS可以具有与单元垂直结构CVS基本相同的堆叠结构和材料。例如，与单元垂直结构CVS类似，每一个虚设垂直结构DVS可以包括下半导体图案LSP、上半导体图案USP和垂直介电图案VP。
虚设垂直结构DVS的垂直长度可以与单元垂直结构CVS的垂直长度基本相同。例如，虚设垂直结构DVS的顶表面可以位于与单元垂直结构CVS的顶表面基本相同的水平高度。虚设垂直结构DVS的宽度可以大于单元垂直结构CVS的宽度。例如，每个虚设垂直结构DVS的顶表面可以具有具有长轴和短轴的条形或椭圆形。
多个虚设垂直结构DVS可以穿透每一个电极EL的焊盘部分。例如，四个虚设垂直结构DVS可以穿透每一个电极EL的焊盘部分，但是本发明构思不限于此。可以对虚设垂直结构DVS的布置和数目进行各种改变。
在某些实施例中，当在俯视图中观察时，虚设垂直结构DVS可以穿透蚀刻停止图案35与虚设导电图案DEL之间的边界。例如，虚设垂直结构DVS可以穿透蚀刻停止图案35的一部分和虚设导电图案DEL的一部分。垂直介电图案VP可以将虚设导电图案DEL与虚设垂直结构DVS的上半导体图案USP电分离。
参考图3B和图3E，在单元垂直结构CVS和虚设垂直结构DVS中的每一个垂直结构上，垂直介电图案VP可以包括用作NAND闪速存储器件的数据存储层的隧道介电层TIL、电荷存储层CIL和阻挡介电层BLK。
电荷存储层CIL可以是捕获介电层、浮置栅电极或包括导电纳米点的介电层。例如，电荷存储层CIL可以包括氮化硅层、氮氧化硅层、富硅氮化物层、纳米晶体硅层和层叠捕获层中的一个或更多个。隧道介电层TIL可以是带隙大于电荷存储层CIL的带隙的材料之一，阻挡介电层BLK可以是诸如氧化铝层或氧化铪层的高k介电层。
在某些实施例中，水平阻挡介电层HBLK可以设置在垂直介电图案VP与电极EL的侧壁之间，覆盖电极EL的顶表面和底表面。水平阻挡介电层HBLK可以以均匀的厚度覆盖电极EL的与单元垂直结构CVS和虚设垂直结构DVS相邻的第一侧壁以及电极EL的顶表面和底表面。水平阻挡介电层HBLK可以是NAND闪速存储器件的数据存储层的一部分，并且可以包括阻挡介电层，该阻挡介电层包括诸如氧化铝层或氧化铪层的高k介电层。
水平介电层HL可以设置在下面将讨论的公共源极插塞CSP与电极结构ST的介电层ILD的侧壁之间，并且可以包括与水平阻挡介电层HBLK的材料相同的材料。参考图3C，水平介电层HL可以在蚀刻停止图案35与虚设导电图案DEL之间延伸。水平介电层HL可以覆盖蚀刻停止图案35的弧形侧壁，并且可以从蚀刻停止图案35与虚设导电图案DEL之间延伸到虚设导电图案DEL的顶表面和底表面上。例如，水平介电层HL可以包括覆盖电极EL的顶表面的第一上区段和覆盖电极EL的底表面的第一下区段，并且第一上区段和第一下区段可以具有基本相同的厚度。水平介电层HL可以包括覆盖虚设导电图案DEL的顶表面的第二上区段和覆盖虚设导电图案DEL的底表面的第二下区段，并且第二上区段和第二下区段可以具有基本相同的厚度。
第一层间介电层60可以设置在平坦化掩埋介电层55上，并且可以覆盖单元垂直结构CVS的顶表面和虚设垂直结构DVS的顶表面。第一层间介电层60还可以覆盖蚀刻停止图案35的最上顶表面和焊盘介电图案25的最上面的顶表面。
当在俯视图中观察时，电极结构ST可以设置在彼此平行延伸的第一分隔结构SS1之间。第一分隔结构SS1可以从单元阵列区域CAR朝向连接区域CNR延伸，并且可以穿透第一层间介电层60、平坦化掩埋介电层55、焊盘介电图案25和电极结构ST。
在单元阵列区域CAR上，第二分隔结构SS2可以设置在第一分隔结构SS1之间，并且在第二方向D2上以有规律的间隔彼此间隔开。第二分隔结构SS2可以穿透第一层间介电层60和电极结构ST，同时沿第一方向D1延伸。
在连接区域CNR上，第三分隔结构SS3可以设置在第一分隔结构SS1之间，并且在第二方向D2上彼此间隔开。第三分隔结构SS3可以穿透第一层间介电层60、平坦化掩埋介电层55、焊盘介电图案25和电极结构ST，同时沿第一方向D1延伸。第三分隔结构SS3可以在第一方向D1上与第二分隔结构SS2间隔开。
第一分隔结构SS1、第二分隔结构SS2和第三分隔结构SS3中的每一个分隔结构可以包括公共源极插塞CSP，该公共源极插塞CSP包括导电材料和在公共源极插塞CSP与电极结构ST之间的侧壁间隔物SP。
侧壁间隔物SP可以包括与蚀刻停止图案35的介电材料不同的介电材料。侧壁间隔物SP可以包括朝向虚设导电图案DEL和电极EL水平突出的突起。如图3D所示，侧壁间隔物SP可以包括在平坦化掩埋介电层55与焊盘介电图案25之间突出的突起，并且可以在突起与蚀刻停止图案35之间局部地限定气隙AG。
公共源极插塞CSP可以耦接到形成在衬底10中的公共源极区域CSR。公共源极区域CSR可以沿第一方向D1并且与电极结构ST平行地延伸。公共源极区域CSR可以包括掺杂在衬底10中的第二导电类型杂质。公共源极区域CSR可以包括氮型杂质(例如砷(As)或磷(P))。第一分隔结构SS1、第二分隔结构SS2和第三分隔结构SS3中的每一个分隔结构可以是包括介电材料的线形柱状物。
在某些实施例中，在连接区域CNR上，第一分隔结构SS1和第三分隔结构SS3可以在第二方向D2上与蚀刻停止图案35间隔开，并且第一分隔结构SS1的侧壁间隔物SP和第三分隔结构SS3的侧壁间隔物SP可以覆盖电极EL的侧壁和虚设导电图案DEL的侧壁。
参考图3C和图3D，电极EL的侧壁可以在第二方向D2上与公共源极插塞CSP的侧壁间隔开第一水平距离，并且蚀刻停止图案35的侧壁可以在第二方向D2上与公共源极插塞CSP的侧壁间隔开第二水平距离，并且第二水平距离大于第一水平距离。
再次参考图2A、图2B、图2C和图2D，第二层间介电层70可以设置在第一层间介电层60上，并且可以覆盖第一分隔结构SS1的顶表面、第二分隔结构SS2的顶表面和第三分隔结构SS3的顶表面。
在单元阵列区域CAR上，第一位线插塞BPLG1可以穿透第一层间介电层60和第二层间介电层70，并且与对应的单元垂直结构CVS连接。
在连接区域CNR上，单元接触插塞CPLG可以穿透第一层间介电层60和第二层间介电层70、平坦化掩埋介电层55、蚀刻停止图案35和焊盘介电图案25，并且可以与电极EL的相应焊盘部分连接。
多个单元接触插塞CPLG的顶表面可以基本上处于相同的水平高度，并且可以具有彼此不同的垂直长度。多个单元接触插塞CPLG的顶表面可以基本上彼此平齐，并且单元接触插塞CPLG的垂直长度可以随着接近单元阵列区域CAR而减小。
每一个单元接触插塞CPLG可以与穿透电极EL的焊盘部分的虚设垂直结构DVS间隔开。单元接触插塞CPLG的顶表面可以位于比虚设垂直结构DVS的顶表面以及第一分隔结构SS1的顶表面、第二分隔结构SS2的顶表面和第三分隔结构SS3的顶表面更高的水平高度。
每一个单元接触插塞CPLG的直径可以小于蚀刻停止图案35的第二宽度W2，并且可以与虚设导电图案DEL水平地间隔开。每一个单元接触插塞CPLG可以具有其一部分与蚀刻停止图案35直接接触的侧壁。在某些实施例中，因为蚀刻停止图案35包括介电材料，所以可以确保单元接触插塞CPLG与电极EL之间的可靠的电连接。
在单元阵列区域CAR上，第二层间介电层70上可以设置有辅助位线SBL，其长轴在第二方向D2上延伸。每一条辅助位线SBL可以通过第一位线插塞BPLG1连接到两个相邻的单元垂直结构CVS。
在连接区域CNR上，下连接线LCL可以设置在第二层间介电层70上。下连接线LCL的末端可以耦接到对应的单元接触插塞CPLG。下连接线LCL可以通过单元接触插塞CPLG电连接到电极EL的相应焊盘部分。
在单元阵列区域CAR上，位线BL可以设置在第三层间介电层80上，并且在连接区域CNR上，上连接线UCL可以设置在第三层间介电层80上。位线BL可以在穿过电极结构ST的同时在第二方向D2上延伸，并且可以通过第二位线接触插塞BPLG2连接到辅助位线SBL。
在连接区域CNR上，上连接线UCL可以设置在第三层间介电层80上，并且可以通过上接触电连接到下连接线LCL。
图4A至图9A和图4B至图9B图示了沿图1A中的线I-I’和II-II’截取的截面图，示出了根据本发明构思的一些示例实施例的三维半导体存储器件。
为了简化说明，可以省略与上述三维半导体存储器件的技术特征相同的技术特征的详细描述，而将描述其不同之处。
参考图4A和图4B，蚀刻停止图案35在电极结构ST的每一个阶梯的侧壁上和每一个阶梯的顶表面上可以具有不同的厚度。蚀刻停止图案35在覆盖每一个阶梯的部分处可以具有弧形轮廓。虚设导电图案DEL可以设置在蚀刻停止图案35的相对侧上，并且也可以具有与蚀刻停止图案35的弧形轮廓基本相同的弧形轮廓。上阶梯上的蚀刻停止图案35的厚度可以不同于下阶梯上的蚀刻停止图案35的厚度。
参考图5A和图5B，蚀刻停止图案35和虚设导电图案DEL可以从连接区域CNR朝向单元阵列区域CAR延伸。例如，在单元阵列区域CAR和连接区域CNR上，蚀刻停止图案35可以共形地覆盖电极结构ST的顶表面。蚀刻停止图案35和虚设导电图案DEL在单元阵列区域CAR的电极结构ST上可以具有平坦化部分，在连接区域CNR的电极结构ST上具有阶梯部分。
平坦化掩埋介电层55可以覆盖蚀刻停止图案35的阶梯部分和虚设导电图案DEL的阶梯部分，并且第一层间介电层60可以覆盖蚀刻停止图案35的平坦化部分、虚设导电图案DEL的平坦化部分和平坦化掩埋介电层55。
在单元阵列区域CAR上，单元垂直结构CVS可以穿透蚀刻停止图案35的平坦化部分、焊盘介电图案25和电极结构ST。
参考图6A和图6B，衬底10可以包括单元阵列区域CAR、连接区域CNR，并且还包括外围电路区域PCR。连接区域CNR可以位于单元阵列区域CAR与外围电路区域PCR之间。
在外围电路区域PCR上，衬底10上可以设置有诸如行译码器、列译码器、页面缓冲器和控制电路的外围逻辑电路。外围逻辑电路可以包括例如高压晶体管、低压晶体管、电阻器和电容器。在外围电路区域PCR上，外围栅极堆叠PGS可以彼此间隔地设置在衬底10上。源极/漏极杂质区域13可以设置在每一个外围栅极堆叠PGS的相对侧上的半导体衬底10中。
在单元阵列区域CAR上，衬底10上可以设置有与外围逻辑电路间隔开的电极结构ST。电极结构ST可以沿着第一方向D1从单元阵列区域CAR朝向连接区域CNR延伸，并且可以在连接区域CNR上具有阶梯结构。缓冲介电层11可以包括介于电极结构ST与衬底10之间的氧化硅层。缓冲介电层11可以延伸到外围电路区域PCR上，并且共形地覆盖外围栅极堆叠PGS。
电极结构ST可以包括垂直且交替堆叠的电极EL和介电层ILD。在电极结构ST中，覆盖最下面的电极EL的下介电层ILDa可以从单元阵列区域CAR朝向外围电路区域PCR连续地延伸。最下面的电极EL的顶表面可以比外围栅极堆叠PGS的顶表面低。
在外围电路区域PCR上，虚设牺牲图案DP可以共形地覆盖外围栅极堆叠PGS。虚设牺牲图案DP可以包括相对于介电层ILD具有蚀刻选择性的介电材料。例如，虚设牺牲图案DP可以包括氮化硅层。虚设牺牲图案DP可以被电极结构ST的下介电层ILDa覆盖。
在连接区域CNR上，蚀刻停止图案35和虚设导电图案DEL可以共形地覆盖电极结构ST。焊盘介电图案25可以设置在电极结构ST与蚀刻停止图案35之间以及电极结构ST与虚设导电图案DEL之间。焊盘介电图案25可以从连接区域CNR上的电极结构ST延伸到外围电路区域PCR上的下介电层ILDa上。
在某些实施例中，如上所述，蚀刻停止图案35在连接区域CNR上可以具有在第二方向D2上的第二宽度(参见图1A的W2)，该第二宽度W2小于第一宽度W1，并且可以从连接区域CNR朝向外围电路区域PCR连续地延伸。蚀刻停止图案35可以完全覆盖外围电路区域PCR上的下介电层ILDa。
在连接区域CNR上，虚设导电图案DEL可以设置在蚀刻停止图案35的相对侧上。如图6B所示，水平介电层HL的一部分可以设置在虚设导电图案DEL与蚀刻停止图案35的覆盖外围电路区域PCR的部分之间。
在外围电路区域PCR上，外围接触插塞PPLG可以穿透第一层间介电层60、第二层间介电层70、平坦化掩埋介电层55、蚀刻停止图案35、焊盘介电图案25、下介电层ILDa和虚设牺牲图案DP，并且可以与源极/漏极杂质区域13连接。当外围接触插塞PPLG形成在外围电路区域PCR上时，蚀刻停止图案35可以用作蚀刻停止层。在外围电路区域PCR上，外围电路连接线PCR可以设置在第二层间介电层70上，并且耦接到外围单元接触插塞PPLG。
参照图7A和图7B，电极结构ST可以设置在衬底10上，并且可以在连接区域CNR上具有阶梯结构。阶梯结构的每一个阶梯可以由一个电极EL和一个介电层ILD组成。
多个蚀刻停止图案35和37可以堆叠在电极结构ST的阶梯结构上。例如，第一蚀刻停止图案35和第二蚀刻停止图案37可以共形地覆盖电极结构ST的阶梯结构。
第一蚀刻停止图案35与电极结构ST之间可以设置有具有均匀厚度的第一焊盘介电图案25，第一蚀刻停止图案35与第二蚀刻停止图案37之间可以设置有具有均匀厚度的第二焊盘介电图案27。
与上文参考图2A、图2B和图2C讨论的蚀刻停止图案35类似，在连接区域CNR上，第一蚀刻停止图案35和第二蚀刻停止图案37均可以具有小于电极结构ST的第一宽度(见图1A的W1)的第二宽度(见图1A的W2)。
第一虚设导电图案DEL1可以设置在位于第一蚀刻停止图案35的相对侧上的第一焊盘介电图案25上，第二虚设导电图案DEL2可以设置在位于第二蚀刻停止图案37的相对侧上的第二焊盘介电图案27上。
第一蚀刻停止图案35的最上面的顶表面和第二蚀刻停止图案37的最上面的顶表面可以基本上处于同一水平高度，并且平坦化掩埋介电层55可以设置在第二蚀刻停止图案37和第二虚设导电图案DEL2上。
在连接区域CNR上，单元接触插塞CPLG可以穿透第一蚀刻停止图案35和第二蚀刻停止图案37，并且可以与电极EL的相应焊盘部分连接。单元接触插塞CPLG可以与第一虚设导电图案DEL1和第二虚设导电图案DEL2水平地间隔开。
参考图8A和图8B，第一蚀刻停止图案35和第二蚀刻停止图案37可以顺序地设置在电极结构ST的阶梯结构上，并且第二蚀刻停止图案37可以覆盖第一蚀刻停止图案35的一部分。
第二蚀刻停止图案37可以共形地覆盖电极结构ST的上阶梯结构。因此，耦接到位于较高水平高度的电极EL的单元接触插塞CPLG可以穿透第一蚀刻停止图案35和第二蚀刻停止图案37。耦接到位于较低水平高度的电极EL的单元接触插塞CPLG可以穿透第一蚀刻停止图案35。
参考图9A和图9B，第二蚀刻停止图案35可以共形地覆盖电极结构ST的中间台阶结构。因此，耦接到位于中间水平高度的电极EL的单元接触插塞CPLG可以穿透第一蚀刻停止图案35和第二蚀刻停止图案37。耦接到位于较高水平高度和较低水平高度的电极EL的单元接触插塞CPLG可以穿透第一蚀刻停止图案35。
图10A、图10B、图11A、图11B、图12A至图15A、图12B至图15B和图12C至图15C图示了沿图1A中的线I-I’、II-II’和III-III’截取的截面图，示出了根据本发明构思的一些示例实施例的制造三维半导体存储器件的方法。
参考图1A、图10A和图10B，可以提供包括单元阵列区域CAR和连接区域CNR的衬底10。模制结构110可以形成为包括垂直且交替堆叠在衬底10上的牺牲层SL和介电层ILD。抛光停止层111和虚设介电层113可以顺序地形成在模制结构110上。可选地，可以提供诸如氧化硅的介电材料，以在衬底10与模制结构110之间形成缓冲介电层11。
当形成模制结构110时，牺牲层SL可以由相对于介电层ILD具有蚀刻选择性的材料制成。在某些实施例中，牺牲层SL可以包括与介电层ILD的介电材料不同的介电材料。例如，牺牲层SL可以由氮化硅层形成，介电层ILD可以由氧化硅层形成。牺牲层SL可以具有基本相同的厚度，介电层ILD可以具有取决于其位置的不同的厚度。
在某些实施例中，模制结构110可以具有阶梯结构，在该阶梯结构中介电层ILD的端部暴露在连接区域CNR上。例如，模制结构110的形成可以包括：在衬底10的整个表面上形成其中牺牲层SL和介电层ILD垂直且交替地堆叠的薄层结构(未示出)，然后对该薄层结构执行阶梯图案化工艺。
阶梯图案化工艺可以包括：形成掩模图案(未示出)以覆盖单元阵列区域CAR和连接区域CNR上的薄层结构，然后交替地执行部分地蚀刻薄层结构的工艺和减小掩模图案的水平面积的工艺。阶梯图案化工艺可以在连接区域CNR上提供具有沿第一方向D1的阶梯结构的模制结构110。
沿着第一方向D1形成的阶梯结构的斜率可以取决于当薄层结构在阶梯图案化工艺中被部分地蚀刻时被蚀刻的牺牲层SL的数目。当在薄层结构被部分地蚀刻时两个以上的牺牲层SL被蚀刻时，在阶梯图案化工艺之后，可以执行部分地蚀刻连接区域CNR上的模制结构110的焊盘蚀刻工艺。焊盘蚀刻工艺可以提供具有在第二方向D2上的阶梯的模制结构110。
参考图1A、图11A和图11B，焊盘介电层20和蚀刻停止层30可以顺序地形成，以共形地覆盖模制结构110。
焊盘介电层20可以包括相对于牺牲层SL具有蚀刻选择性的介电材料(例如，氧化硅层)。
蚀刻停止层30可以包括相对于焊盘介电层20和模制结构110的介电层ILD具有蚀刻选择性的介电材料。蚀刻停止层30的厚度可以等于或小于每一个牺牲层SL的厚度。蚀刻停止层30可以包括对牺牲层SL和介电层ILD具有蚀刻选择性的材料。蚀刻停止层30和牺牲层SL可以包括相同的材料，但是在相同的蚀刻条件下可以具有不同的蚀刻速率。蚀刻停止层30可以具有与牺牲层SL的材料相同的材料，但是可以具有与牺牲层SL的成分不同的成分。蚀刻停止层30可以在与牺牲层SL不同的蚀刻条件下沉积，因此可以相对于牺牲层SL具有蚀刻选择性。蚀刻停止层30可以包括例如氮化硅层或氮氧化硅层。
掩埋介电层50可以形成在蚀刻停止层30上。掩埋介电层50可以沉积成具有比模制结构110的厚度更大的厚度。掩埋介电层50可以包括相对于蚀刻停止层30具有蚀刻选择性的介电材料。掩埋介电层50可以由例如氧化硅层形成。
参考图1A、图12A、图12B和图12C，可以对掩埋介电层50执行平坦化工艺以形成平坦化掩埋介电层55。平坦化工艺可以包括化学机械抛光(CMP)工艺和蚀刻工艺，并且单元阵列区域CAR上的抛光停止层111可以用作抛光终止点。在平坦化工艺之后，平坦化掩埋介电层55可以在连接区域CNR上具有基本平坦的顶表面。
在平坦化掩埋介电层55的形成期间，可以部分地去除单元阵列区域CAR上的蚀刻停止层30和焊盘介电层20。尽管说明了在平坦化掩埋介电层55的形成期间部分地去除单元阵列区域CAR上部的蚀刻停止层30和焊盘介电层20的示例，但是当对掩埋介电层50执行平坦化工艺时，蚀刻停止层30可以用作单元阵列区域CAR上的抛光停止层。
在形成平坦化掩埋介电层55之后，可以形成单元垂直结构CVS和虚设垂直结构DVS。
在单元阵列区域CAR上，单元垂直结构CVS可以穿透模制结构110和缓冲介电层11，而在连接区域CNR上，虚设垂直结构DVS可以穿透平坦化掩埋介电层55、蚀刻停止层30、焊盘介电层20和模制结构110。虚设垂直结构DVS和单元垂直结构CVS可以同时形成，并且可以具有基本相同的结构。
例如，单元垂直结构CVS和虚设垂直结构DVS的形成可以包括：形成穿透平坦化掩埋介电层55、蚀刻停止层30、焊盘介电层20、模制结构110和缓冲介电层11并暴露衬底10的多个垂直孔，然后在每一个垂直孔中形成下半导体图案LSP和上半导体图案USP。
在某些实施例中，因为焊盘介电层20包括与模制结构110的介电层ILD相同的材料，并且因为蚀刻停止层30包括与模制结构110的牺牲层SL相同的材料，所以当执行各向异性蚀刻工艺以形成垂直孔时，可以在单元阵列区域CAR和连接区域CNR上执行相同的蚀刻工艺。
下半导体图案LSP可以通过执行选择性外延生长(SEG)工艺来形成，在该SEG工艺中暴露于垂直孔的衬底10用作晶种层。上半导体图案USP可以通过在形成有下半导体图案LSP的垂直孔中沉积半导体层来形成，并且上半导体图案USP可以与下半导体图案LSP接触。
在上半导体图案USP形成之前，可以在垂直孔中形成垂直介电图案VP。垂直介电图案VP可以是数据存储层的一部分。
位线接触焊盘PAD可以形成在上半导体图案USP的顶端上。位线接触焊盘PAD可以是杂质掺杂区域或者可以由导电材料形成。
在形成单元垂直结构CVS和虚设垂直结构DVS之后，可以在平坦化掩埋介电层55上形成覆盖单元垂直结构CVS和虚设垂直结构DVS的顶表面第一层间介电层60。第一层间介电层60、平坦化掩埋介电层55、蚀刻停止层30、焊盘介电层20和模制结构110可以被图案化以形成线形沟槽T。沟槽T可以在第一方向D1上延伸，并且可以在与第一方向D1相交的第二方向D2上彼此间隔开。沟槽T可以包括从单元阵列区域CAR朝向连接区域CNR延伸的第一沟槽、位于单元阵列区域CAR上的第一沟槽之间的第二沟槽以及位于连接区域CNR上的第一沟槽之间的第三沟槽。第三沟槽可以在第一方向D1上与第二沟槽间隔开。
沟槽T的形成可以使模制结构110在从俯视图中观察时具有沿第一方向D1延伸的线形。沟槽T可以与单元垂直结构CVS和虚设垂直结构DVS间隔开，并且可以暴露牺牲层SL的侧壁、焊盘介电层20的侧壁和蚀刻停止层30的侧壁。
参考图1A、图13A、图13B和图13C，可以去除暴露于沟槽T的牺牲层SL，以在彼此垂直相邻的介电层ILD之间形成栅极区域GR。可以通过使用相对于介电层ILD具有蚀刻选择性的蚀刻配方对牺牲层SL进行各向同性蚀刻来形成栅极区域GR。例如，当牺牲层SL是氮化硅层并且介电层ILD是氧化硅层时，可以使用包括磷酸的蚀刻剂来对牺牲层SL进行各向同性蚀刻以形成栅极区域GR。
在某些实施例中，当执行各向同性蚀刻工艺以去除牺牲层SL时，牺牲层SL和蚀刻停止层30具有不同的蚀刻速率，当牺牲层SL被完全去除时，蚀刻停止层30可以被部分地去除。因此，可以在平坦化掩埋介电层55与焊盘介电图案25之间形成蚀刻停止图案35，并且可以在平坦化掩埋介电层55与焊盘介电图案25之间的蚀刻停止图案35的相对侧上形成虚设栅极区域DR。当蚀刻停止层30通过各向同性蚀刻工艺被部分地蚀刻时，蚀刻停止图案35可以具有弧形侧壁。
虚设栅极区域DR可以是虚设垂直结构DVS的暴露部分。当形成虚设栅极区域DR时，蚀刻停止层30的蚀刻量可以根据蚀刻停止层30距衬底10的顶表面的水平高度而不同。因此，如图1B所示，蚀刻停止图案35的宽度可以根据距衬底10的水平高度而变化。
参考图1A、图14A、图14B和图14C，可以形成水平阻挡层HBLK以共形地覆盖栅极区域GR的内壁，并且可以形成水平介电层HL以共形地覆盖虚设栅极区域DR的内壁。例如，水平阻挡介电层HBLK可以围绕单元垂直结构CVS和虚设垂直结构DVS，水平介电层HL可以覆盖蚀刻停止图案35的侧壁。
水平阻挡介电层HBLK和水平介电层HL可以由单个薄层或多个薄层组成。在某些实施例中，水平阻挡介电层HBLK和水平介电层HL可以是NAND闪存器件中包括的数据存储层的一部分。例如，水平阻挡介电层HBLK和水平介电层HL可以包括诸如氧化铝层或氧化铪层的高k介电层。水平阻挡介电层HBLK和水平介电层HL可以通过化学气相沉积或原子层沉积形成。
栅极导电层可以形成在栅极区域GR和虚设栅极区域DR中，在栅极区域GR和虚设栅极区域DR中均形成有水平阻挡介电层HBLK和水平介电层HL。栅极导电层可以完全地填充栅极区域GR，并且部分或完全地填充虚设栅极区域DR。此外，栅极导电层可以部分或完全地填充沟槽T。例如，栅极导电层的形成可以包括顺序地沉积阻挡金属层和金属层。阻挡金属层可以由诸如TiN、TaN或WN的金属氮化物层组成。金属层可以由诸如W、Al、Ti、Ta、Co或Cu的金属材料组成。
形成在沟槽T中的栅极导电层可以被部分地去除，以在栅极区域GR中局部地形成电极EL，以及在虚设栅极区域DR中局部地形成虚设导电图案DEL。虚设栅极图案DEL可以围绕虚设垂直结构DVS的一部分。
例如，电极EL和虚设导电图案DEL可以通过各向异性蚀刻沉积在沟槽T中的栅极导电层来形成。又例如，电极EL和虚设导电图案DEL可以通过各向同性蚀刻沉积在沟槽T中的栅极导电层来形成。当对栅极导电层进行蚀刻时，水平阻挡介电层HBLK和水平介电层HL可以用作蚀刻停止层，并且电极EL和虚设导电图案DEL的形成可以使沟槽T暴露沉积在介电层ILD的侧壁上的水平介电层HL。电极EL和虚设导电图案DEL可以具有比介电层ILD的侧壁凹陷得多的侧壁。
从沟槽T中部分地去除栅极导电层可以形成其中介电层ILD和电极EL交替且重复堆叠的电极结构ST。此外，虚设导电图案DEL可以形成在蚀刻停止图案35的相对侧上。
参考图1A、图15A、图15B和图15C，可以在沟槽T中形成覆盖电极结构ST的侧壁和虚设导电图案DEL的侧壁的侧壁间隔物SP。
侧壁间隔物SP的形成可以包括：在衬底10上和电极结构ST的侧壁上沉积具有均匀厚度的间隔物层，然后对间隔物层执行回蚀工艺以暴露衬底10。侧壁间隔物层可以由诸如氧化硅、氮化硅、氮氧化硅或具有低介电常数的低k电介质的介电材料形成。
在形成侧壁间隔物以暴露衬底10之后，可以在衬底10中形成多个公共源极区域CSR。多个公共源极区域CSR可以在第一方向D1上平行地延伸，并且可以在第二方向D2上彼此间隔开。公共源极区域CSR可以通过用导电类型不同于衬底10的导电类型的杂质掺杂衬底10来形成。公共源极区域CSR可以包括例如N型杂质(例如，砷(As)或磷(P))。
公共源极插塞CSP可以形成在其中形成有侧壁间隔物SP的每一个沟槽T中。公共源极插塞CSP可以通过以下方式形成：沉积导电层以填充其中形成有侧壁间隔物SP的沟槽T，然后执行平坦化工艺直到暴露第一层间介电层60。公共源极插塞CSP可以在平行于电极结构ST的第一方向D1上延伸，并且可以与公共源极区域CSR连接。代替形成公共源极插塞CSP，介电材料可以完全地填充其中形成有侧壁间隔物SP的沟槽T。
可以在第一层间介电层60上形成覆盖公共源极插塞CSP的第二层间介电层70。
在形成第二层间介电层70之后，可以形成第一位线接触插塞BPLG1以穿透第一层间介电层60和第二层间介电层70，并与对应的单元垂直结构CVS连接。在连接区域CNR上，可以形成单元接触插塞CPLG以与对应的电极EL连接。单元接触插塞CPLG可以穿透第一层间介电层60、第二层间介电层70、平坦化掩埋介电层55、蚀刻停止图案35和焊盘介电图案25。单元接触插塞CPLG可以设置在多个虚设垂直结构DVS之间，并且与虚设导电图案DEL间隔开。
当形成单元接触插塞CPLG时，第一层间介电层60、第二层间介电层70、平坦化掩埋介电层55、蚀刻停止图案35和焊盘介电图案25可以被图案化以形成暴露电极EL的端部的接触孔。可以使用各向异性蚀刻工艺形成接触孔，可以执行该各向异性蚀刻工艺以暴露蚀刻停止图案35。当同时形成具有不同垂直长度的接触孔时，蚀刻停止图案35可以减少或防止电极EL被一个或更多个接触孔穿透。
在某些实施例中，当形成接触孔以暴露最下面的电极EL时，蚀刻停止图案35可以减少或防止最上面的电极EL首先暴露于接触孔以及被等离子蚀刻。
在形成具有不同垂直长度并暴露蚀刻停止图案35的接触孔之后，暴露于接触孔的蚀刻停止图案35、焊盘介电图案25和水平介电层HL可以被物理地过蚀刻。因此，可以形成暴露电极EL的相应端部的接触孔。可以用导电材料填充接触孔，以形成单元接触插塞CPLG。
此后，如参考图2A、图2B、图2C和图2D所讨论的，可以在单元阵列区域CAR上形成辅助位线SBL，并且可以在连接区域CNR上形成下连接线LCL。第三层间介电层80可以形成在第二层间介电层70上，位线BL和上连接线UCL可以形成在第三层间介电层80上。
图16图示了根据本发明构思的一些示例实施例的三维半导体存储器件的俯视图。图17A、图17B和图17C图示了沿图16中的线I-I’、II-II’和III-III’截取的截面图，示出了根据本发明构思的一些示例实施例的三维半导体存储器件。图18A、图18B、图18C分别图示了图17A中的截面E、图17B中的截面F和图17C中的截面G的放大视图。
为了便于说明，可以省略与以上参考图2A、图2B、图2C和图2D讨论的三维半导体存储器件相同的技术特征的详细描述，而将描述其不同之处。
在连接区域CNR上，电极结构ST可以具有阶梯结构，并且焊盘介电图案25可以共形地覆盖电极结构ST的阶梯结构。
焊盘介电图案25上可以设置有共形地覆盖电极结构ST的阶梯结构的蚀刻停止图案36。当在俯视图中观察时，蚀刻停止图案36可以沿着第一方向D1并且与电极结构ST平行地延伸，并且可以在第二方向D2上与第一分隔结构SS1和第三分隔结构SS3间隔开。蚀刻停止图案36可以在第二方向D2上具有第二宽度W2，该第二宽度W2可以小于电极结构ST的第一宽度W1。蚀刻停止图案36可以具有在俯视图中观察时为弧形的拐角部分。
蚀刻停止图案36可以包括相对于电极结构ST的介电层ILD、焊盘介电图案25和平坦化掩埋介电层55具有蚀刻选择性的介电材料。在该实施例中讨论的蚀刻停止图案36可以包括介电材料，该介电材料的成分不同于上面参考图2A、图2B、图2C和图2D讨论的蚀刻停止图案35中包括的介电材料的成分。
在某些实施例中，在焊盘介电图案25上，平坦化掩埋介电层55可以覆盖蚀刻停止图案36。例如，平坦化掩埋介电层55可以包括覆盖蚀刻停止图案36的顶表面的蚀刻停止区域和覆盖蚀刻停止图案36的相对侧壁的虚设区域55D。蚀刻停止图案36的侧壁可以被平坦化掩埋介电层55的设置在蚀刻停止图案36的相对侧上的部分(或虚设区域55D)覆盖。蚀刻停止图案36可以完全被平坦化掩埋介电层55覆盖，该平坦化掩埋介电层55由与蚀刻停止图案36的介电材料不同的介电材料形成。虚设区域55D可以直接接触焊盘介电图案25。
参考图16和图18B，当在俯视图中观察时，虚设垂直结构DVS可以穿透蚀刻停止图案36与虚设区域55D之间的边界。
参考图18A和图18C，单元接触插塞CPLG可以与虚设垂直结构DVS以及第一分隔结构SS1和第三分隔结构SS3水平地间隔开，并且可以穿透蚀刻停止图案36和焊盘介电图案25。
参考图18C，侧壁间隔物SP可以覆盖电极结构ST的电极EL的侧壁，并且可以与蚀刻停止图案36水平地间隔开。水平介电层HL可以与蚀刻停止图案36间隔开。
图19A和图19B图示了分别沿图16中的线I-I’和II-II’截取的截面图，示出了根据本发明构思的一些示例实施例的三维半导体存储器件。为了便于说明，可以省略与以上参考图6A和图6B讨论的三维半导体存储器件相同的技术特征的详细描述，而将描述其不同之处。
参照图16、图19A和图19B，在连接区域CNR上，蚀刻停止图案36可以具有小于电极结构ST的第一宽度W1的第二宽度W2。蚀刻停止图案36可以从连接区域CNR朝向外围电路区域PCR连续地延伸，并且完全地覆盖外围电路区域PCR上的下介电层ILDa。如图19B所示，在外围电路区域PCR上，平坦化掩埋介电层55的一部分可以接触蚀刻停止图案36的一部分。
如以上参考图4A、图4B、图5A、图5B、图7A至图9A和图7B至图9B所讨论的，图17A、图17B和图17C所示的蚀刻停止图案36可以改变为各种形状。
图20A至图25A、图20B至图25B和图20C至图25C图示了沿图16中的线I-I’、II-II’和III-III’截取的截面图，示出了根据本发明构思的一些示例实施例的制造三维半导体存储器件的方法。
参考图1A、图20A、图20B和图20C，如上参考图11A和图11B所描述的，可以在衬底10上形成模制结构110，该模制结构110在连接区域CNR上具有阶梯结构，然后可以在模制结构110上顺序地形成焊盘介电层20和蚀刻停止层30。
在连接区域CNR上，可以形成掩模图案MP以覆盖蚀刻停止层30的一部分。掩模图案MP可以具有沿着第一方向D1平行延伸的线形，并且可以是光刻胶图案。
参考图1A、图21A、图21B、图21C和图21D，掩模图案MP可以用作蚀刻掩模，以对蚀刻停止层30进行各向异性蚀刻，从而在模制结构110的阶梯结构上形成蚀刻停止图案36。
因为使用图案化工艺来形成蚀刻停止图案36，所以当在俯视图中观察时，每一个蚀刻停止图案36可以具有弧形拐角。因为采用各向异性蚀刻工艺来形成蚀刻停止图案36，所以焊盘介电层20的顶表面可以在蚀刻停止图案36的相对侧上凹陷。
如参考图11A和11B所讨论的，在形成蚀刻停止图案36之后，可以形成厚的掩埋介电层50以覆盖模制结构110。
参考图1A、图22A、图22B和图22C，如上参考图12A、12B和12C所描述的，可以对掩埋介电层50执行平坦化工艺以形成平坦化掩埋介电层55。蚀刻停止图案36可以完全被平坦化掩埋介电层55覆盖。例如，平坦化掩埋介电层55可以填充蚀刻停止图案36之间的空间。
在平坦化工艺之后，平坦化掩埋介电层55可以在连接区域CNR上具有基本平坦的顶表面。在形成平坦化掩埋介电层55的期间，可以部分地去除单元阵列区域CAR上的蚀刻停止图案36和焊盘介电层20。
在单元阵列区域CAR上，可以形成穿透模制结构110的单元垂直结构CVS，而在连接区域CNR上，可以形成穿透平坦化掩埋介电层55、蚀刻停止图案36的一部分和模制结构110的虚设垂直结构DVS。
可以在平坦化掩埋介电层55上形成覆盖单元垂直结构CVS的顶表面和虚设垂直结构DVS的顶表面的第一层间介电层60。可以图案化第一层间介电层60、平坦化掩埋介电层55和模制结构110以形成线形沟槽T。沟槽T可以形成为在第二方向D2上与蚀刻停止图案36间隔开。在第二方向D2上相邻的沟槽T之间的距离可以大于蚀刻停止图案36的宽度。沟槽T的形成可以暴露牺牲层SL的侧壁和衬底10的一部分，而蚀刻停止图案36不会暴露于沟槽T。
参考图1A、图23A、图23B和图23C，如以上参考图13A、13B和13C所讨论的，暴露于沟槽T的牺牲层SL可以被去除，以在彼此垂直相邻的介电层ILD之间形成栅极区域GR。可以通过对牺牲层SL进行各向同性蚀刻来形成栅极区域GR，并且当对牺牲层SL进行各向同性蚀刻时，平坦化掩埋介电层55可以保护蚀刻停止图案36免受各向同性蚀刻工艺的影响。
参考图1A、图24A、图24B和图24C，如上文参考图13A、13B和13C所描述的，可以在栅极区域GR中形成水平阻挡介电层HBLK和电极EL。水平阻挡介电层HBLK可以共形地覆盖栅极区域GR的内壁，并且可以在栅极区域GR中局部地形成电极EL。
电极EL的形成可以使沟槽T暴露沉积在介电层ILD的侧壁上的水平阻挡介电层HBLK。电极EL可以具有比介电层ILD的侧壁凹陷得多的侧壁。
参考图1A、图25A、图25B和图25C，可以在沟槽T中形成覆盖电极结构ST的侧壁的侧壁间隔物SP。侧壁间隔物SP可以与蚀刻停止图案36间隔开。
可以在衬底10中形成公共源极区域CSR，此后可以在沟槽T中形成公共源极插塞CSP。在形成公共源极插塞CSP之后，可以形成第二层间介电层70，并且在连接区域CNR上，可以形成单元接触插塞CPLG以与电极EL的相应端部连接。如上所述，当形成单元接触插塞CPLG时，蚀刻停止图案36可以减少或防止电极EL的端部被完全蚀刻。
此后，如参考图17A、图17B、图17C和图17D所讨论的，可以在单元阵列区域CAR上形成辅助位线SBL，并且可以在连接区域CNR上形成下连接线LCL。可以在第二层间介电层70上形成第三层间介电层80，可以在第三层间介电层80上形成位线BL和上连接线UCL。
根据本发明构思的一些示例实施例，在制造三维半导体存储器件的方法中，可以形成共形地覆盖电极结构的阶梯结构的蚀刻停止图案，因此可以在不依赖于平坦化掩埋介电层与电极之间的蚀刻选择性的情况下，同时形成对应地耦接到多个电极的多个接触插塞。此外，当这些接触插塞同时形成为与对应的电极连接时，可以减少或阻止垂直相邻电极的不期望的连接。
而且，因为蚀刻停止图案包括介电材料，所以当在连接区域上形成穿透电极结构的虚设垂直结构时，可以容易地执行蚀刻工艺以形成虚设垂直孔。
尽管已经结合附图中示出的一些示例实施例描述了本发明构思，但是本领域技术人员将理解的是，在不脱离本发明构思的技术精神和基本特征的情况下，可以进行各种改变和修改。对于本领域技术人员显而易见的是，在不脱离本发明构思的范围和精神的情况下，可以对其进行各种替换、修改和改变。

Claims (25)

1.一种三维半导体存储器件，包括：
衬底，所述衬底包括单元阵列区域和连接区域；
电极结构，所述电极结构包括交替堆叠在所述衬底上的多个电极和多个介电层，所述电极结构在所述连接区域上具有阶梯结构；以及
蚀刻停止图案，所述蚀刻停止图案覆盖所述电极结构的所述阶梯结构，
其中，当在俯视图中观察时，所述电极结构和所述蚀刻停止图案在第一方向上延伸，
其中，所述电极结构在与所述第一方向相交的第二方向上具有第一宽度，并且
其中，所述蚀刻停止图案在所述第二方向上具有第二宽度，并且所述第二宽度小于所述第一宽度。
2.根据权利要求1所述的三维半导体存储器件，其中，所述蚀刻停止图案包括与所述多个介电层的介电材料不同的介电材料。
3.根据权利要求1所述的三维半导体存储器件，还包括：
多个公共源极插塞，所述多个公共源极插塞在所述第一方向上延伸并穿透所述电极结构；以及
多个侧壁间隔物，所述多个侧壁间隔物位于所述多个公共源极插塞与所述电极结构之间，
其中，所述蚀刻停止图案在所述第二方向上与所述多个公共源极插塞间隔开。
4.根据权利要求3所述的三维半导体存储器件，其中，
所述电极的侧壁与所述多个公共源极插塞的侧壁间隔开第一水平距离，并且
所述蚀刻停止图案的侧壁与所述多个公共源极插塞的所述侧壁间隔开第二水平距离，并且所述第二水平距离大于所述第一水平距离。
5.根据权利要求3所述的三维半导体存储器件，还包括位于所述蚀刻停止图案与所述侧壁间隔物之间的虚设导电图案。
6.根据权利要求1所述的三维半导体存储器件，其中，所述蚀刻停止图案具有相对的弧形侧壁。
7.根据权利要求1所述的三维半导体存储器件，还包括：
多个垂直结构，所述多个垂直结构穿透所述电极结构；
水平阻挡介电层，所述水平阻挡介电层覆盖所述多个电极的与所述多个垂直结构相邻的侧壁以及所述多个电极的顶表面和底表面；以及
水平介电层，所述水平介电层包括与所述水平阻挡介电层的材料相同的材料，并且覆盖所述蚀刻停止图案的侧壁。
8.根据权利要求1所述的三维半导体存储器件，还包括位于所述连接区域上的多个接触插塞，所述多个接触插塞穿透所述蚀刻停止图案并与所述多个电极的相应端部连接，
其中，所述多个接触插塞中的每一个接触插塞的直径小于所述第二宽度。
9.根据权利要求1所述的三维半导体存储器件，其中，所述蚀刻停止图案包括：
下区段，所述下区段在距离所述衬底的顶表面的第一水平高度处；以及
上区段，所述上区段在距离所述衬底的顶表面的第二水平高度处，并且所述第二水平高度高于所述第一水平高度，
其中，所述上区段的宽度与所述下区段的宽度不同。
10.一种三维半导体存储器件，包括：
衬底，所述衬底包括单元阵列区域和连接区域；
多个分隔结构，所述多个分隔结构在所述衬底上沿第一方向延伸，并且在与所述第一方向相交的第二方向上彼此间隔开；
电极结构，所述电极结构位于所述分隔结构之间，并且包括交替堆叠在所述衬底上的多个电极和多个介电层，所述电极结构在所述连接区域上具有沿所述第一方向的阶梯结构；
蚀刻停止图案，所述蚀刻停止图案覆盖所述电极结构的所述阶梯结构，并且包括与所述介电层的介电材料不同的介电材料；以及
虚设图案，所述虚设图案位于所述蚀刻停止图案的相对侧上，所述虚设图案覆盖所述电极结构的所述阶梯结构，并且包括与所述蚀刻停止图案的材料不同的材料。
11.根据权利要求10所述的三维半导体存储器件，其中，当在俯视图中观察时，所述蚀刻停止图案和所述虚设图案沿所述第一方向延伸。
12.根据权利要求10所述的三维半导体存储器件，其中，所述虚设图案包括与所述多个电极的导电材料相同的导电材料。
13.根据权利要求10所述的三维半导体存储器件，其中，所述虚设图案包括介电材料，并且覆盖所述蚀刻停止图案的顶表面和相对侧壁。
14.根据权利要求10所述的三维半导体存储器件，其中，所述多个分隔结构在所述电极结构的侧壁上垂直延伸，并且覆盖所述虚设图案的侧壁。
15.根据权利要求10所述的三维半导体存储器件，其中，所述多个分隔结构均包括：
公共源极插塞，所述公共源极插塞沿所述第一方向延伸；以及
侧壁间隔物，所述侧壁间隔物位于所述公共源极插塞与所述电极结构之间以及所述公共源极插塞与所述虚设图案之间，
其中，所述公共源极插塞与所述蚀刻停止图案之间的第一水平距离大于所述公共源极插塞与所述多个电极之间的第二水平距离。
16.根据权利要求10所述的三维半导体存储器件，还包括多个接触插塞，所述多个接触插塞穿透所述蚀刻停止图案并与所述多个电极的对应端部连接，
其中，所述多个接触插塞与所述虚设图案水平地间隔开。
17.根据权利要求10所述的三维半导体存储器件，还包括焊盘介电图案，所述焊盘介电图案位于所述蚀刻停止图案与所述电极结构之间以及所述虚设图案与所述电极结构之间，
其中，所述焊盘介电图案包括与所述蚀刻停止图案的材料不同的材料。
18.根据权利要求10所述的三维半导体存储器件，还包括：
多个垂直结构，所述多个垂直结构穿透所述电极结构；
水平阻挡介电层，所述水平阻挡介电层覆盖所述多个电极的与所述垂直结构相邻的第一侧壁以及所述多个电极的顶表面和底表面；以及
水平介电层，所述水平介电层包括与所述水平阻挡介电层的材料相同的材料，并且位于所述蚀刻停止图案与所述虚设图案之间。
19.根据权利要求10所述的三维半导体存储器件，还包括：
多个垂直结构，所述多个垂直结构穿透所述电极结构；
水平阻挡介电层，所述水平阻挡介电层覆盖所述多个电极的与所述垂直结构相邻的第一侧壁以及所述多个电极的顶表面和底表面；以及
水平介电层，所述水平介电层包括与所述水平阻挡介电层的材料相同的材料，并且位于所述多个分隔结构与所述虚设图案的侧壁之间。
20.一种三维半导体存储器件，包括：
衬底，所述衬底包括单元阵列区域和连接区域；
电极结构，所述电极结构包括交替堆叠在所述衬底上的多个电极和多个介电层，所述电极结构在所述连接区域上具有阶梯结构；
蚀刻停止结构，所述蚀刻停止结构覆盖所述阶梯结构，所述蚀刻停止结构包括蚀刻停止图案和虚设区域，所述蚀刻停止图案包括与所述多个介电层的介电材料不同的介电材料，所述虚设区域位于所述蚀刻停止图案的相对侧上，所述虚设区域包括与所述蚀刻停止图案的材料不同的材料；
多个虚设垂直结构，所述多个虚设垂直结构位于所述连接区域上并且穿透所述虚设区域和所述电极结构；以及
多个接触插塞，所述多个接触插塞位于所述连接区域上，所述多个接触插塞穿透所述蚀刻停止图案并与所述多个电极的相应端部连接。
21.根据权利要求20所述的三维半导体存储器件，其中，所述多个虚设垂直结构均包括：
半导体图案，所述半导体图案从所述衬底的顶表面垂直延伸；以及
垂直介电图案，所述垂直介电图案围绕所述半导体图案的侧壁，
其中，所述虚设区域的一部分与所述垂直介电图案接触。
22.根据权利要求21所述的三维半导体存储器件，其中，所述虚设区域包括虚设介电图案，所述虚设介电图案包括与所述蚀刻停止图案的介电材料不同的介电材料。
23.根据权利要求21所述的三维半导体存储器件，其中，所述虚设区域包括虚设导电图案，所述虚设导电图案包括与所述多个电极的导电材料相同的导电材料。
24.一种三维半导体存储器件，包括：
衬底，所述衬底包括单元阵列区域和连接区域；
电极结构，所述电极结构包括交替堆叠在所述衬底上的多个电极和多个介电层，所述电极结构在所述连接区域上具有阶梯结构；
蚀刻停止图案，所述蚀刻停止图案位于所述电极结构的所述阶梯结构的一部分上并且覆盖所述阶梯结构；
虚设导电图案，所述虚设导电图案位于所述蚀刻停止图案的侧面；以及
水平介电层，所述水平介电层共形地覆盖所述虚设导电图案的与所述蚀刻停止图案相邻的第一侧壁以及所述虚设导电图案的顶表面和底表面。
25.一种三维半导体存储器件，包括：
衬底，所述衬底包括单元阵列区域和连接区域；
电极结构，所述电极结构包括交替堆叠在所述衬底上的多个电极和多个介电层，所述电极结构在所述连接区域上具有阶梯结构；
蚀刻停止图案，所述蚀刻停止图案位于所述电极结构的所述阶梯结构的一部分上并且覆盖所述阶梯结构；以及
平坦化掩埋介电层，所述平坦化掩埋介电层覆盖所述蚀刻停止图案，所述平坦化掩埋介电层包括覆盖所述蚀刻停止图案的顶表面的蚀刻停止区域和覆盖所述蚀刻停止图案的相对侧壁的虚设区域。
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