KR101974352B1 - 수직 셀을 갖는 반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자 - Google Patents

수직 셀을 갖는 반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자 Download PDF

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Abstract

본 발명은 셀 영역, 상기 셀 영역을 둘러싸는 제 1 패드 영역, 상기 제 1 패드 영역을 둘러싸는 희생 영역, 상기 희생 영역을 둘러싸는 제 2 패드 영역을 포함하는 기판을 준비하고, 상기 기판 상에 다수의 층간 절연막들과 희생막들을 교대로 반복적으로 적층하여 예비 적층 구조체를 형성하고, 상기 예비 적층 구조체는 하부 예비 적층 구조체와 상부 예비 적층 구조체를 갖고, 상기 제 2 패드 영역에 대응하는 상부 예비 적층 구조체를 제거하고, 상기 셀 영역의 전체, 상기 제 1 패드 영역의 일부, 상기 희생 영역의 전체, 및 상기 제 2 패드 영역의 일부를 덮는 제 1 마스크들을 형성하고, 상기 제 1 마스크들에 덮이지 않은 제1 쌍의 희생막과 그 하부의 층간 절연막을 제거하여 제1 패턴들을 형성하고, 상기 제 1 마스크들의 측면을 축소하여 상기 제 1 패드 영역, 상기 제 2 패드 영역, 및 상기 희생 영역 상에서 각각 상기 제 1 패턴들의 일 끝단들이 노출되고, 상기 제 1 패턴들의 하부에 노출된 제2 쌍의(a second pair of) 희생막과 층간 절연막을 제거하여 제 2 패턴들을 형성하고, 제 1 패턴들과 제 2 패턴들을 계단 모양을 형성하고, 및 다시 상기 제 1 패턴들의 일 끝단들을 노출하는 계단 형성 공정을 수행하고, 및 상기 계단 형성 공정을 반복적으로 수행하여, 상기 제 1 패드 영역에서 상기 상부 적층 구조체에 포함되고 한쌍의 희생막과 층간 절연막들을 포함하는 패턴들의 일 끝단들을 계단 모양으로 형성하고, 상기 제 2 패드 영역에서 상기 하부 적층 구조체에 포함되고 한쌍의 희생막과 층간 절연막을 포함하는 패턴들의 일 끝단들을 계단 모양으로 형성하고, 상기 희생 영역에는 상기 상부 적층 구조체의 패턴들과 분리되고 상기 제 1 패드 영역에 근접한 패턴들의 일 끝단들이 계단 모양으로 형성된 희생 예비 적층 구조체를 형성하는 단계를 포함하는 반도체 소자의 제조방법이 제안된다.

Description

수직 셀을 갖는 반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자{Method of Fabricating Semiconductor Devices Having Vertical Cells and Semiconductor Devices Fabricated Thereby}
본 발명은 수직 셀을 갖는 반도체 소자의 제조 방법에 관한 것이다.
집적 회로의 스케일 축소가 가속화 됨에 따라, 플레너(planner)하게 형성된 소자들을 버티컬(vertical)하게 형성하는 수직 셀 형 반도체 소자가 제안되었고, 세로방향으로 형성되는 소자들의 패드들을 계단모양으로 형성하는 공정이 제안되었다.
본 발명이 해결하고자 하는 과제는 수직 셀 형 반도체 소자의 제조방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 수직 하게 형성되는 소자들의 신호 입력단들(워드 패드)을 계단 모양으로 형성하기 위한 공정 시간을 단축할 수 있는 반도체 소자의 제조방법을 제공하는 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조방법은 셀 영역, 상기 셀 영역을 둘러싸는 제 1 패드 영역, 상기 제 1 패드 영역을 둘러싸는 희생 영역, 상기 희생 영역을 둘러싸는 제 2 패드 영역을 포함하는 기판을 준비하고, 상기 기판 상에 다수의 층간 절연막들과 희생막들을 교대로 반복적으로 적층하여 예비 적층 구조체를 형성하고, 상기 예비 적층 구조체는 하부 예비 적층 구조체와 상부 예비 적층 구조체를 갖고, 상기 제 2 패드 영역에 대응하는 상부 예비 적층 구조체를 제거하고, 상기 셀 영역의 전체, 상기 제 1 패드 영역의 일부, 상기 희생 영역의 전체, 및 상기 제 2 패드 영역의 일부를 덮는 제 1 마스크들을 형성하고,
상기 제 1 마스크들에 덮이지 않은 제1 쌍의 희생막과 그 하부의 층간 절연막을 제거하여 제1 패턴들을 형성하고, 상기 제 1 마스크들의 측면을 축소하여 상기 제 1 패드 영역, 상기 제 2 패드 영역, 및 상기 희생 영역 상에서 각각 상기 제 1 패턴들의 일 끝단들이 노출되고, 상기 제 1 패턴들의 하부에 노출된 제2 쌍의(a second pair of) 희생막과 층간 절연막을 제거하여 제 2 패턴들을 형성하고, 제 1 패턴들과 제 2 패턴들을 계단 모양을 형성하고, 및 다시 상기 제 1 패턴들의 일 끝단들을 노출하는 계단 형성 공정을 수행하고, 및 상기 계단 형성 공정을 반복적으로 수행하여, 상기 제 1 패드 영역에서 상기 상부 적층 구조체에 포함되고 한쌍의 희생막과 층간 절연막들을 포함하는 패턴들의 일 끝단들을 계단 모양으로 형성하고, 상기 제 2 패드 영역에서 상기 하부 적층 구조체에 포함되고 한쌍의 희생막과 층간 절연막을 포함하는 패턴들의 일 끝단들을 계단 모양으로 형성하고, 상기 희생 영역에는 상기 상부 적층 구조체의 패턴들과 분리되고 상기 제 1 패드 영역에 근접한 패턴들의 일 끝단들이 계단 모양으로 형성된 희생 예비 적층 구조체를 형성하는 단계를 포함하는 반도체 소자 제조방법.
상기 계단 형성 공정은 제 1 패턴의 하부에 제 2 패턴을 형성하고 및 제 1 패턴의 노출된 끝 단을 제거하여 하부의 제 2 패턴과 계단을 형성하도록 하고, 상기 제 2 마스크의 상면과 측면을 축소하여 상기 제 1 패턴의 일 끝단을 다시 노출하는 것을 포함할 수 있다.
상기 제 1 마스크에 덮이는 제 1 패드 영역과 상기 제 2 패드 영역의 거리는 상기 제 1 패턴 또는 제 2 패턴의 노출된 가로 길이와 계단의 개수를 곱한 값과 같거나 큰 거리일 수 있다.
상기 더미 적층 구조체들은 교대로 반복적으로 적층된 더미 희생막과 더미 층간 절연막을 포함할 수 있다.
본 발명의 기술적 사상의 제 1 실시예에 따른 반도체 소자의 제조방법은 상기 셀영역과 동일표면이 되도록 상기 제 1 패드 영역과 희생영역과 제 2 패드 영역에 절연막을 채우는 단계, 상기 예비 적층 구조체를 관통하는 관통홀들을 형성하고, 상기 관통홀들에 채널 패턴과, 게이트 유전막을 포함한 제 1 수직 구조체를 형성하는 단계, 상기 기판의 전면에 캡핑막을 형성하는 단계, 상기 캡핑막과 예비 적층 구조체를 관통하고 일 방향으로 연장된 트랜치들을 형성하는 단계, 상기 트랜치들을 통해 상기 예비 적층 구조체와 희생 예비 적층 구조체의 희생막을 제거하여, 상기 층간 절연막 사이에 층간 스페이서를 형성하는 단계, 상기 층간 스페이서에 의해 노출된 상기 층간 절연막의 표면에 블로킹막을 형성하고, 상기 층간 스페이서를 채우는 도전막을 형성하는 단계, 상기 트랜치들에 제 2 수직 구조체들을 형성하는 단계, 상기 캡핑막을 관통하는 제 1 비아들을 형성하고, 상기 제 1 패드 영역과 제 2 패드 영역의 절연막과 캡핑막을 관통하는 제 2 비아들을 형성하는 단계, 상기 제 1 비아를 통해 상기 채널 패턴과 전기적으로 연결되는 콘택 전극들과, 상기 제 2 비아들을 통해 상기 제 1 패드 영역과 제 2 패드 영역에서 상기 상부 적층 구조체와 하부 적층 구조체의 일 끝단들과 전기적으로 연결되는 콘택 전극들을 형성하는 단계를 포함 할 수 있다.
본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법은 기판 상에 셀 영역, 제 1 패드 영역, 희생 영역, 및 제 2 패드 영역을 정의하고,
상기 기판 상에 한 쌍의 층간 절연막과 희생막을 교대로 반복적으로 적층하여 상부 예비 적층 구조체 및 하부 예비 적층 구조체를 갖는 예비 적층 구조체를 형성하고, 상기 제 2 패드 영역 상의 상기 상부 예비 적층 구조체를 제거하고, 상기 희생 영역 상의 상기 상부 적층 구조체의 상면 상에 식각 방지 패턴을 형성하고,
상기 셀 영역의 전체, 상기 제 1 패드 영역의 일부, 상기 희생 영역의 전체, 및 상기 제 2 패드 영역의 일부를 덮는 제 1 마스크들을 형성하고, 상기 제 1 마스크들에 덮이지 않은 제1 쌍의 희생막과 그 하부의 층간 절연막을 제거하여 제1 패턴들을 형성하고, 상기 제 1 마스크들의 측면을 축소하여 상기 제 1 패드 영역과 상기 제 2 패드 영역 상에서 상기 제1 패턴들의 각각 일 끝단 들을 노출시키고, 상기 제 1 패턴들의 하부에 노출된 제2 쌍의 상기 희생막과 상기 층간 절연막을 제거하여 제 2 패턴들을 형성하되, 상기 제 1 패드 영역과 제 2 패드 영역에서, 상기 제 1 패턴과 제 2 패턴들의 일 끝 단들이 계단 모양이 되도록 하고 및 다시 상기 제 1 패턴들의 일 끝단 들을 노출하는 계단 형성 공정을 수행하고, 상기 계단 형성 공정을 반복적으로 수행하여, 상기 제 1 패드 영역에서 상기 상부 적층 구조체에 포함되고 한쌍의 희생막과 층간 절연막을 포함하는 패턴들의 일 끝단들을 계단 모양으로 형성하고, 상기 제 2 패드영역에서 상기 하부 적층 구조체에 포함되고 한쌍의 희생막과 층간 절연막을 포함하는 패턴들의 일 끝단들을 계단 모양으로 형성하고, 상기 희생 영역에는 상기 상부 적층 구조체와 분리되고 한쌍의 희생막과 층간 절연막을 포함하는 패턴들의 일 측면이 수직으로 정렬된 희생 예비 적층 구조체를 형성하는 단계를 포함한다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 실시예들에 의한 반도체 수직셀형 반도체 소자의 제조 방법은, 수직하게 형성된 소자들의 신호 입력단들을 계단모양으로 형성함에 있어, 적층된 입력단들을 둘로 나누어 동시에 공정을 진행함으로써, 공정시간을 단축할 수 있다.
본 발명이 기술적 사상의 실시예들에 의한 반도체 소자의 제조방법은, 공정시간 단축을 통해 비용 절감과 수율을 개선할 수 있다.
도 1a는 본 발명의 기술적 사상의 제 1 실시예에 따른 수직 셀 형 반도체 소자를 도시한 사시도이고, 도 1b는 도 1a의 X축 평면 일부와 Y축 평면을 펼쳐 도시한 평면도이다.
도 2a는 본 발명의 기술적 사상의 제 2 실시예에 따른 수직 셀 형 반도체 소자를 도시한 사시도이고, 2b는 도 2a의 X축 평면 일부와 Y축 평면을 펼쳐 도시한 평면도이다.
도 3a 내지 도 3p는 본 발명의 제 1 실시예에 따른 수직셀형 반도체 소자의 제조방법을 공정 순서에 따라 도시한 공정 단면도이다.
도 4는 본 발명의 기술적 사상의 제 1 실시예에 따른 반도체 소자를 개략적으로 도시한 평면도이다.
도 5a 내지 도 5g와 도 6a 내지 도 6g는 도 4의 I-I`과 II- II`를 따라 절단하여, 본 발명의 기술적 사상의 제 1 실시예에 따른 수직셀형 반도체 소자의 제조방법을 공정순서에 따라 도시한 공정 단면도들이다.
도 7a 내지 도 7p는 본 발명의 제 2 실시예에 따른 수직셀형 반도체 소자의 제조방법을 공정 순서에 따라 도시한 공정 단면도이다.
도 8은 본 발명의 기술적 사상의 제 2 실시예에 다른 반도체 소자를 개략적으로 도시한 평면도이다.
도 9a 내지 도 9d와 도 10a 내지 도 10d는 각각 도 8의 III-III`와 IV-IV`를 따라 절단하여, 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 공정순서에 따라 도시한 공정 단면도들이다.
도 11a 내지 도 11g는 본 발명의 기술적 사상의 제 3 실시예에 따른 수직셀형 반도체 소자의 제조방법을 공정순서에 따라 도시한 공정 단면도이다.
도 12는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들중 적어도 하나를 포함하는 반도체 모듈을 개념적으로 도시한 도면이다.
도 13은 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자들중 하나를 포함하는 전자 시스템을 개념적으로 도시한 블록도이다.
도 14는 본 발명의 기술적 사상의 실시예들에 의한 전자 시스템(700)을 개략적으로 도시한 블록도이다.
도 15는 본 발명의 기술적 사상의 실시예들에 의한 모바일 전자 기기를 개략적으로 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 형성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1a는 본 발명의 기술적 사상의 제 1 실시예에 따른 수직 셀 형 반도체 소자를 도시한 사시도이고, 도 1b는 도 1a의 X축 평면 일부와 Y축 평면을 펼쳐 도시한 평면도이다.
도 1a와 1b를 참조하면, 본 발명의 기술적 사상의 제 1 실시예에 따른 수직 셀 형 반도체 소자(100a)는, 기판(102)과, 상기 기판(102) 상에 형성된 적층 구조체(stack structure, 100S)를 포함할 수 있다. 상기 적층 구조체(100S)는 이를 상하로 반씩 나눈 상부 적층 구조체(100HS)와 하부 적층 구조체(100LS)를 포함할 수 있다.
상기 기판(102)은 셀 영역(CA)과 제 1 패드 영역(WPA1)과 희생 영역(SA)과 제 2 패드 영역(WPA2)을 포함할 수 있다. 셀 영역(CA)에는 상기 적층 구조체(100S)와, 상기 적층 구조체를 관통하는 제 1 수직 구조체(VS1)와 제 2 수직 구조체(VS2)가 형성될 수 있다.
상기 상부 적층 구조체(100HS)는 상기 제 1 패드 영역(WPA1)까지 연장 형성될 수 있고, 상기 하부 적층 구조체(100LS)는 상기 제 2 패드 영역(WPA2)까지 연장 형성될 수 있다. 상기 희생 영역(SA)에는 상기 상부 적층 구조체(100HS)에서 분리된 희생 적층 구조체(100SS)가 형성될 수 있다.
상기 하부 적층 구조체(100LS)와 상부 적층 구조체(100HS)는 n개의 패턴들이 적층 될 수 있고, 상기 희생 적층 구조체(100SS)는 n-1개의 패턴들(floating patterns)이 적층 될 수 있다. 상기 상부 적층 구조체(100HS)의 상부에는 더미 패턴(DP)이 더욱 형성될 수 있다. 더미 패턴은 소자로 사용될 수 있다.
상기 하부 적층 구조체(100LS)의 각 패턴들은 상기 제 2 패드 영역(WPA2)에서 일 끝단들이 계단모양으로 형성될 수 있고, 상기 상부 적층 구조체(100HS)의 각 패턴들은 상기 제 1 패드 영역(WPA1)에서 일 끝단들이 계단모양으로 형성될 수 있다.
상기 희생 영역(SA)에 형성된 상기 희생 적층 구조체(100SS)의 각 패턴들은 상기 상부 적층 구조체(100HS)의 각 패턴들과 마주 보는 일 끝단들이 계단모양으로 형성될수 있으며, 제 1 및 제 2 패드 영역(WPA1, WPA2)에서와 달리 두 패턴이 하나의 계단모양으로 형성될 수 있다.
상기 상부 적층 구조체(100HS)와 하부 적층 구조체(100LS)와 희생 적층 구조체(100SS)는 교대로 반복적으로 적층된 층간 절연막들(104)과 도전막(170)을 포함할 수 있으며, 각 패턴들은 각각 한쌍의 층간 절연막(104)과 도전막(170)을 포함할 수 있다
이때, 상기 상부 적층 구조체(100HS)와 하부 적층 구조체(100LS)의 도전막(170)은 설명의 편의상 셀 영역(CA)의 제 1 수직 구조체(VS1)와 근접한 부분을 게이트 전극(170G)이라 칭하고, 상기 게이트 전극(170G)에서 제 1 패드 영역(WPA1)과 제 2 패드 영역(WPA2)으로 연장된 부분을 워드 라인(170WL)이라 칭하고, 상기 워드 라인(170WL)의 끝단이고 및 신호를 직접 받는 부분을 워드 패드(170WP)라 칭한다.
제 1 수직 구조체(VS1)는 상기 관통 홀(H)의 내벽을 따라 형성되는 게이트 유전막(gate dielectric layer, GDa), 게이트 유전막(GDa)의 내벽을 따라 형성된 원통 형상의 채널 패턴(channel pattern, 120), 채널 패턴(120)의 내부를 채우도록 관통 홀(H)의 중앙에 형성된 갭필 패턴(gapfill pattern, GFP)과, 상기 갭필 패턴(GFP)의 상부를 채우고 상기 채널 패턴(120)과 접촉하는 콘택 패드(CP)를 포함할 수 있다. 상기 게이트 유전막(GDa)은 블로킹막(168), 배리어 막(114, barrier layer), 전하 트랩막(116, charge trap layer), 및 터널링 막(118, tunneling layer)을 포함할 수 있다. 상기 블로킹막(168)은 게이트 전극들(170G)의 상면, 하면, 및 일 측면을 감싸도록 접촉할 수 있다.
상기 제 2 수직 구조체(VS2)는 트랜치(T)를 채우는 벽(fence) 모양을 가질 수 있다.
또한, 상기 콘택 패드(CP)와 접촉하는 콘택 전극(176)과, 상기 제 1 패드영역(WPA1)과 제 2 패드영역(WPA2)에 형성되고 및 상기 데이터 패드(170WP)들과 접촉하는 패드 콘택 전극(178)을 포함할 수 있다.
상기 기판(102)은 반도체 웨이퍼일 수 있고, 예를 들면, 실리콘 웨이퍼(Si substrate), 실리콘-게르마늄 웨이퍼(Si-Ge substrate), 또는 SOI 웨이퍼(silicon on insulator)을 포함할 수 있다.
상기 적층 구조체(100S)에 포함되는 상기 층간 절연막들(104)은 실리콘 산화물(SiO2)을 포함할 수 있고, 상기 도전막들(170)은 텅스텐(W), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 질화 티타늄(TiN), 탄탈륨(Ta), 도핑된 실리콘(n 또는 p형 Si)등의 도전성 물질을 포함할 수 있다.
상기 게이트 유전막(GDa)의 상기 배리어막(114)은 실리콘 산화물(deposited silicon oxide)을 포함할 수 있다. 상기 전하 트랩막(116)을 형성하는 물질은 실리콘 질화물(SiNx), 알루미늄 산화물(Al2O3), 지르코늄 산화물(ZrO), 하프늄 산화물(HfO), 란타늄 산화물(LaO)등을 포함할 수 있다. 즉, 실리콘 산화물과 비교하여 높은 유전 상수를 가지는 물질을 포함할 수 있다. 상기 터널링 막(118)은 실리콘 산화물 또는 질소가 도핑된 실리콘 산화물을 포함할 수 있다. 상기 블로킹막(168)은 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2)처럼 일 함수가 높은 절연성 물질을 포함할 수 있다. 상기 채널 패턴(120)은 단결정 실리콘(single crystalline silicon) 또는 다결정 실리콘(poly-crystalline silicon) 같은 반도체 물질을 포함할 수 있다.
상기 콘택 패드(contact pad, CP)는 단결정 실리콘 또는 다결정 실리콘 같은 전도성 물질 또는 반도체 물질을 포함할 수 있다. 상기 제 1 캡핑 패턴(110`)은 실리콘 산화물(SiO2) 같은 절연성 물질을 포함할 수 있고, 상기 콘택 전극(176)과 패드 콘택 전극(178)은 구리(Cu), 텅스텐(W), 알루미늄(Al)과 같은 도전성 물질을 포함할 수 있다.
상기 다수의 게이트 전극들(170G)중 최하부의 게이트 전극은 접지 선택 게이트 전극으로 이용될 수 있고, 최상부의 게이트 전극은 스트링 선택 게이트 전극으로 이용될 수 있고, 상기 접지 선택 게이트 전극과 스트링 선택 게이트 전극 사이에 형성된 게이트 전극들(170G)은 셀 게이트 전극으로 이용될 수 있다. 상기 게이트 전극(170G)과 이와 접촉하는 게이트 유전막(GDa)과 채널 패턴(120)은 트랜지스터를 형성할 수 있다.
도 2a는 본 발명의 기술적 사상의 제 2 실시예에 따른 수직 셀 형 반도체 소자를 도시한 사시도이고, 2b는 도 2a의 X축 평면 일부와 Y축 평면을 펼쳐 도시한 평면도이다.
도 2a와 2b를 참조하면, 본 발명의 기술적 사상의 제 2 실시예에 따른 수직 셀 형 반도체 소자(100b)는, 기판(102)과, 상기 기판(102) 상에 형성된 적층 구조체(stack structure, 100S)를 포함할 수 있다. 상기 적층 구조체(100S)는 이를 상하로 반씩 나눈 상부 적층구조체(100HS)와 하부 적층 구조체(100LS)를 포함할 수 있다.
셀 영역(CA)에는 상기 적층 구조체(100S)와, 상기 적층 구조체를 관통하는 제 1 수직 구조체(VS1)와 제 2 수직 구조체(VS2)가 형성될 수 있다.
상기 상부 적층 구조체(100HS)는 상기 제 1 패드 영역(WPA1)까지 연장 형성될 수 있고, 상기 하부 적층 구조체(100LS)는 상기 제 2 패드 영역(WPA2)까지 연장 형성될 수 있다. 상기 희생 영역(SA)에는 상기 상부 적층 구조체(100HS)에서 분리된 희생 적층 구조체(100SS)가 형성될 수 있다.
상기 하부 적층 구조체(100LS)와 상부 적층 구조체(100HS)는 n개의 패턴들이 적층 될 수 있고, 상기 희생 적층 구조체(100SS)는 n-1개의 패턴들(floating patterns)이 적층 될 수 있다. 상기 상부 적층 구조체(100HS)의 상부에는 더미 패턴(DP)이 더욱 형성될 수 있다.
상기 하부 적층 구조체(100LS)의 각 패턴들은 상기 제 2 패드 영역(WPA2)에서 일 끝단들이 계단 모양으로 형성될 수 있고, 상기 상부 적층 구조체(100HS)의 각 패턴들은 상기 제 1 패드 영역(WPA1)에서 일 끝단이 계단 모양으로 형성될 수 있다.
상기 희생 영역(SA)에 형성된 상기 희생 적층 구조체(100SS)의 각 패턴들은 상부 적층 구조체(100HS)의 각 패턴들과 마주보는 일측면이 모두 수직 정렬하여 형성될 수 있다.
본 발명 기술적 사상의 실시예들에 따른 반도체 소자의 제조방법은, 상기 제 1 패드 영역(WPA1)과 제 2 패드 영역(WPA2)에서 동시에 계단 형성 공정을 진행할 수 있으며 이로 인해, 상기 각 워드 라인(170WL)의 끝단인 워드 패드(170WP)들을 계단모양으로 형성하는 공정 시간을 줄일 수 있다. 이에 대해, 이하 공정 도면을 참조하여 본 발명의 기술적 사상에 따른 반도체 소자의 제조 공정을 설명하기로 한다.
도 3a 내지 도 3p는 본 발명의 제 1 실시예에 따른 수직 셀 형 반도체 소자의 제조 방법을 공정 순서에 따라 도시한 공정 단면도이다.
도 3a를 참조하면, 본 발명의 기술적 사상의 제 1 실시예에 따른 수직 셀 형 반도체 소자(100a)의 제조 방법은 기판(102)상에 예비 적층 구조체(108)를 형성하는 것을 포함할 수 있다.
상기 예비 적층 구조체(108)를 편의상 상부 예비 적층 구조체(108H)와 하부 예비 적층 구조체(108L)로 나누어 설명하기로 한다.
상기 기판(102)은 셀 영역(CA)과 제 1 패드 영역(WPA1)과 희생 영역(SA)과 제 2 패드 영역(WPA2)으로 나누어 정의될 수 있고, 상기 적층 구조체(108)는 기판(102)의 전면에 형성될 수 있다.
상기 예비 적층 구조체(108)는 교대로 반복적으로 적층된 층간 절연막들(104)과 희생막들(106)을 포함할 수 있다.
반도체 소자(100a)가 더미 소자를 더 포함할 경우, 상부 예비 적층 구조체(100HS)가 층간 절연막(104)과 희생막(106)을 더 포함할 수 있다. 또한, 상기 상부 예비 적층 구조체(108H)의 상부에 캡핑막(110)을 형성하는 것을 포함할 수 있다.
상기 기판(102)은 반도체 물질로 형성될 수 있고 예를 들면, 실리콘(Si) 기판(102), 실리콘 게르마늄(SiGe) 기판(102), 또는 SOI 기판(102)을 포함할 수 있다. 상기 층간 절연막(104)은 실리콘 산화물(SiO2)을 포함할 수 있고, 상기 희생막(106)은 실리콘 질화물(SiNx)을 포함할 수 있다. 또한, 상기 캡핑막(110)은 실리콘 산화물(SiO2)을 포함할 수 있다.
이때, 상기 기판(102) 상에 편의상 17개의 트랜지스터들이 형성된 것으로 예를 들어 설명한다. 따라서, 층간 절연막들(104)과 희생막들(106)을 포함한 34층으로 적층된 예비 적층 구조체(108)를 예를 들어 이하, 공정을 진행하도록 한다. 만약, 상기 예비 적층 구조체(108)가 더미층을 포함한다면, 상부 예비 적층 구조체(100HS)가 층간 절연막(104)과 희생막들(106)을 더 포함할 수 있다.
도 3b를 참조하면, 본 발명의 기술적 사상의 제 1 실시예에 따른 수직 셀 형 반도체 소자(100a)의 제조 방법은 상기 셀 영역(CA)에 대응하는 예비 적층 구조체(108)를 덮는 제 1 마스크(122a)를 형성하는 것을 포함할 수 있다. 상기 제 1 마스크(122a)를 형성하는 공정은 상기 예비 적층 구조체(108)의 상면에 포토레지스트(Photoresist)를 도포하여 포토레지스트 층을 형성하고, 부분적으로 노광 공정을 진행한 후 포토레지스트를 부분적으로 제거하는 공정을 진행하여, 상기 셀 영역(CA)에만 포토레지스트 패턴(122a)이 남도록 하는 것을 포함할 수 있다.
상기 셀 영역(CA)에만 남겨진 포토레지스트 패턴(122a)은 패드 영역(WPA1, SA, WPA2)에 진행되는 식각 공정 동안, 상기 셀 영역(CA)에는 영향을 미치지 않도록 한다.
도 3c를 참조하면, 본 발명의 기술적 사상의 제 1 실시예에 따른 수직 셀 형 반도체 소자(100a)의 제조 방법은 상기 제 1 패드 영역(WPA1)과 희생 영역(SA)과 제 2 패드 영역(WPA2)의 캡핑막(110)과 그 하부의 희생막(106) 및 층간 절연막(104)을 제거하는 제 1 식각 공정을 진행하는 것을 포함할 수 있다.
상기 제 1 식각 공정을 진행하면, 상기 셀 영역(CA)에만 예비 스트링 선택 게이트 패턴(SGP)과 캡핑 패턴(110`)이 남겨질 수 있다.
도 3d를 참조하면, 본 발명의 기술적 사상의 제 1 실시예에 따른 수직 셀 형 반도체 소자(100a)의 제조 방법은 상기 셀 영역(CA)과 제 1 패드 영역(WPA1)과 희생 영역(SA)을 덮는 제 2 마스크(124a)를 형성하는 것을 포함할 수 있다. 상기 제 2 패드 영역(WPA2)에서 제 2 마스크(124a)에 덮이지 않은 예비 적층 구조체(108)의 표면이 노출될 수 있다. 상기 제 2 마스크(124a)는 포토레지스트를 포함할 수 있다.
도 3e를 참조하면, 본 발명의 기술적 사상의 제 1 실시예에 따른 수직 셀형 반도체 소자(100a)의 제조 방법은 제 2 패드 영역(WPA2)에 대응하는 상부 예비 적층 구조체(108H)를 제거하고, 상기 제 2 마스크(124a)를 제거하는 것을 포함할 수 있다. 따라서, 상기 상부 예비 적층 구조체(108H)는 상기 셀 영역(CA)에서 희생 영역(SA)까지 존재할 수 있다.
이하, 도 3f 내지 도 3j를 참조하여, 제 3 마스크를 이용하여 상기 제 1 패드 영역(WPA1)과 희생 영역(SA)과 제 2 패드 영역(WPA2)에서 상기 상부 적층 구조체(100HS)와 하부 적층 구조체(100LS)에 포함되는 층간 절연막(104)과 희생막(106)으로 형성된 한쌍의 층들이 계단모양으로 형성되는 공정을 설명한다.
이때, 본 발명의 실시예에서는 하나의 마스크를 이용한 계단 형성 공정들로 4개의 계단을 형성하는 것을 예를 들어 설명한다.
이하, 설명되는 제 1 내지 제 4패턴들은 식각되는 순서에 따라 붙여지는 명칭이고 패턴들은 각각 층간 절연막(104)과 희생막(106)을 포함할 수 있다.
도 3f를 참조하면, 본 발명의 기술적 사상의 제 1 실시예에 따른 수직 셀형 반도체 소자(100a)의 제조방법은 상부 및 하부 예비 적층 구조체(108H, 108L)를 덮는 제 3 마스크들(126a)을 형성하는 것을 포함할 수 있다.
상기 제 3 마스크들(126a)은 각각 상기 셀 영역(CA)의 전체와 상기 제 1 패드 영역(WPA1)의 일부(L1)를 덮고, 상기 희생 영역(SA)의 전체와 상기 제 2 패드 영역(WPA2)의 일부(L2)를 덮도록 형성될 수 있다. 상기 제 3 마스크(126a)들에 의해 각각 덮이는 상기 제 1 패드 영역(WPA1)과 제 2 패드 영역(WPA2)의 차단 거리(L1, L2)는 후에 형성 하려는 계단의 노출된 가로 길이와 계단의 갯수를 곱한 값과 같거나 클 수 있다. 상기 제 1 패드 영역(WPA1)중 상기 제 3 마스크(126a)에 덮이지 않는 영역을 제 1 노출 영역(EPA1)이라 하고, 상기 제 2 패드 영역(WPA2) 중 상기 제 3 마스크(126a)에 덮이지 않는 영역을 제 2 노출 영역(EPA2)이라 칭한다.
도 3g를 참조하면, 본 발명의 기술적 사상의 제 1 실시예에 따른 수직 셀 형 반도체 소자(100a)의 제조 방법은 상기 제 1 패드 영역(WPA1)과 희생 영역(SA)과 제 2 패드 영역(WPA2)에서 일 끝단이 노출된 제 1 패턴들(130a, 130b, 130c)을 형성하는 제 1 식각 공정을 포함할 수 있다.
상기 제 1 식각은 공정은 상기 제 1 노출 영역(EXP1)과 제 2 노출 영역(EXP2)으로 노출된 희생막(106)과 그 하부의 층간 절연막(104)을 각각 제거하는 것을 포함 할 수 있고 동시에, 상기 제 3 마스크들(126a)의 상면 및 측면 식각이 진행되어 그 부피가 축소되는 것을 포함할 수 있다. 이때, 상기 제 1 식각 공정에서 사용되는 식각 수단들은 희생막(104)과 층간 절연막(106)에 각각 식각 선택비를 가질 수 있다.
상기 희생 영역(SA)의 제 1 패턴(130b)은 상기 제 1 패드 영역(WPA1)의 제 1 패턴(130a)과 분리되어 형성될 수 있다. 따라서, 상기 제 1 패드 영역(WPA1)과 상기 희생 영역(SA)의 제 1 패턴들(130a, 130b)은 상기 제 1 노출 영역(EPA1)을 사이에 두고 이격되어 형성 될 수 있다. 또한, 상기 각 영역(WPA1, SA, WPA2)에서 상기 제 1 패턴들(130a, 130b, 130c)의 일 끝단이 노출될 수 있다.
도 3h를 참조하면, 본 발명의 기술적 사상의 제 1 실시예에 따른 수직 셀 형 반도체 소자(100a)의 제조 방법은 상기 제 1 패턴들(130a, 130b, 130c)의 하부에 제 2 패턴들(132a, 132b, 132c)을 형성하는 제 2 식각 공정 즉, 계단 형성 공정을 포함할 수 있다.
제 2 식각 공정은 상기 제 1 노출 영역(EXP1)과 제 2 노출 영역(EXP2)으로 노출된 희생막(106)과 그 하부의 층간 절연막(104)을 각각 제거하여, 상기 제 1 패턴들(130a, 130b, 130c)의 하부에 제 2 패턴들(132a, 132b, 132c)을 형성하는 것을 포함할 수 있고, 동시에 앞서 제 1 패턴들(130a, 130b, 130c)의 노출된 일 끝단이 제거되어 하부의 제 2 패턴들(132a, 132b, 132c)의 일 끝단이 노출되는 것을 포함할 수 있다. 동시에, 상기 제 3 마스크들(126a)의 측면 및 상면이 축소되어 상기 제 1 패턴들(130a, 130b, 130c)의 일 끝단이 다시 노출되는 것을 포함할 수 있다. 따라서, 상기 제 1 패드 영역(WPA1)과 희생 영역(SA)에서 제 1 패턴들(130a, 130b)과 제 2 패턴들(132a, 132b)의 끝단이 계단모양으로 형성될 수 있고, 상기 제 2 패드 영역(WPA2)에서 제 1 패턴(130c)과 제 2 패턴(132c)의 끝단이 계단모양으로 형성될 수 있다. 이때, 상기 희생 영역(SA)에는 상기 제 1 패드 영역(WPA1)의 제 2 패턴(132a)과 분리된 제 2 패턴(132b)이 형성될 수 있고, 상기 제 2 패턴(132a)의 일 끝단은 상부의 제 1 패턴과(130b)과 계단을 이루며 형성될 수 있다.
도 3i를 참조하면, 본 발명의 기술적 사상의 제 1 실시예에 따른 수직 셀 형 반도체 소자(100a)의 제조 방법은 상기 제 2 패턴들(132a, 132b, 132c)의 하부에 제 3 패턴(134a, 134b, 134c)을 형성하는 제 3 식각 공정을 포함할 수 있다.
제 3 식각 공정은 상기 제 1 패턴들(130a, 130b, 130c)의 노출된 끝단과 하부의 제 2 패턴들(132a, 132b, 132c)의 노출된 끝 단이 제거되는 것을 포함할 수 있고, 상기 제 3 마스크들(126a)의 측면 및 상면이 축소되는 것을 포함할 수 있다. 따라서, 상기 제 1 패턴들(130a, 130b, 130c)과 상기 제 2 패턴들(132a, 132b, 132c)의 일 끝단들이 다시 제거됨과 동시에 상기 제 1 패턴들과 제 2 패턴들의 일 끝단들이 노출될 수 있고 및 제 3 패턴들(134a, 134b, 134c)의 일 끝단들이 노출될 수 있다.
따라서, 상기 제 1 패드 영역(WPA1)과 제 2 패드 영역(WPA2)에서 제 1 패턴들(130a, 130c)과 제 2 패턴들(132a, 132c)및 제 3 패턴들(134a, 134c)의 끝 단들이 계단모양으로 형성될 수 있고, 상기 희생 영역(SA)은 상기 제 1 패드 영역(WPA1)의 제 1 내지 제 3 패턴들(130b, 132b, 134b)과 분리된 제 1 내지 제 3 패턴(130b, 132b, 134b)의 일 끝 단들이 계단모양으로 형성될 수 있다.
도 3j를 참조하면, 본 발명의 기술적 사상의 제 1 실시예에 따른 수직 셀 형 반도체 소자(100a)의 제조 방법은 상기 제 3 패턴들(134a, 134b, 134c)의 하부에 제 4 패턴들(136a, 136b, 136c)을 형성하는 제 4 식각 공정을 포함할 수 있다.
제 4 식각 공정은 상기 제 1 패턴들(130a, 130b, 130c)과 제 2 패턴들(132a, 132b, 132c) 및 제 3 패턴들(134a, 134b, 134c)의 노출된 끝단이 제거됨과 동시에 상기 제 3 마스크들(126a)의 측면 및 상면이 축소되는 것을 포함할 수 있다.
따라서, 상기 제 1 패턴들(130a, 130b, 130c)과 제 2 패턴들(132a, 132b, 132c)과 제 3 패턴들(134a, 134b, 134c)은 일 끝단이 다시 제거됨과 동시에 일 끝단이 노출될 수 있고 및 제 4 패턴들(136a, 136b, 136c)의 일 끝단이 노출될 수 있다. 따라서, 상기 제 1 패드 영역(WPA1)과 제 2 패드 영역(WPA2)에서 제 1 패턴들(130a, 130c)과 제 2 패턴들(132a, 132c)과 제 3 패턴들(134a, 134c) 및 제 4 패턴들(136a, 136c)의 끝 단들이 계단모양으로 형성될 수 있고, 상기 희생 영역(SA)은 상기 제 1 패드 영역(WPA1)의 제 1 내지 제 4 패턴(130a, 132a, 34a, 136a)과 분리된 제 1 내지 제 4 패턴(130b, 132b, 134b, 136b)의 일 끝 단들이 계단모양으로 형성될 수 있다.
도 3k에 도시한 바와같이, 본 발명의 제 1 실시예에 따른 수직 셀 형 반도체 소자(100a)의 제조 방법은 상기 제 3 마스크들을 제거하는 것을 포함할 수 있다.
따라서, 상기 제 3 마스크들을 이용한 다차의 식각 공정들 즉, 계단 형성 공정들을 진행한 결과, 상기 제 1 패드 영역(WPA1)과 제 2 패드 영역(WPA2)에서 제 1 내지 제 4 패턴들(130a, 132a, 134a, 136a)의 일 끝단들이 동시에 계단모양으로 형성될 수 있다. 상기 희생 영역(SA)의 제 1 내지 제 4 패턴(130b, 132b, 134b, 136b)은 셀 영역(CA)과 분리되어 형성되므로 소자로서 사용되지는 않으나, 상기 제 1 패드 영역(WPA1)과 제 2 패드 영역(WPA2)에서 동시에 공정을 진행하기 위해 필요한 결과물이라 할 수 있다.
이하, 도 3l 내지 도 3p를 참조하여, 제 4 마스크들을 이용한 계단 형성 공정들로, 상기 제 1 패드 영역(WPA1)과 희생 영역(SA)과 제 2 패드 영역(WPA2)에서 일 끝단들이 계단모양으로 형성된 제 5 내지 8 패턴을 형성하는 공정을 설명한다.
도 3l을 참조하면, 본 발명의 기술적 사상의 제 1 실시예에 따른 수직 셀 형 반도체 소자(100a)의 제조 방법은 상기 기판(102) 상에 상기 셀 영역(CA)과 제 1 패드 영역(WPA1)의 일부와, 상기 희생 영역(SA)과 제 2 패드 영역(WPA2)의 일부를 각각 덮는 제 5 마스크들(140a)을 형성하는 것을 포함할 수 있다.
상기 제 5 마스크들(140a)은 상기 제 1 패드 영역(WPA1)의 상기 제 4 패턴(136a)의 측면으로부터 최소한 계단의 노출된 가로 길이와 계단의 개수를 곱한 만큼의 거리(L5)를 더 덮도록 형성될 수 있고, 및 상기 제 2 패드 영역(WPA2)의 상기 제 4 패턴(136c)의 측면으로부터 최소한 계단의 노출된 가로 길이와 계단의 개수를 곱한 만큼의 거리(L6)를 더 덮도록 형성될 수 있다. 이때, 상기 L6는 상기 L5와 동일할 수 있다. 상기 제 5 마스크들(140a)로 덮이지 않은 제 3 노출 영역(EPA3)과 제 4 노출 영역(EPA4)이 존재할 수 있다.
도 3m을 참조하면, 본 발명의 기술적 사상의 제 1 실시예에 따른 수직 셀 형 반도체 소자(100a)의 제조 방법은 상기 제 1 패드 영역(WPA1)과 희생 영역(SA)과 제 2 패드 영역(WPA2)에 제 5 패턴들(144a, 144b, 144c)을 형성하는 제 5 식각 공정을 포함할 수 있다.
상기 제 5 식각은 공정은 상기 제 3 노출 영역(EXP3)과 제 4 노출 영역(EXP4)으로 노출된 희생막(106)과 그 하부의 층간 절연막(104)을 제거하고 동시에, 상기 제 4 마스크들(140a)은 상면 및 측면에 식각이 진행되어 그 부피가 축소되는 것을 포함할 수 있다. 따라서, 상기 각 영역(WPA1, SA, WPA2)에 상기 제 4 패턴들(142a, 142b, 142c)의 하부에 제 5 패턴들(144a, 144b, 144c)이 형성됨과 동시에 제 5 패턴들(144a, 144b, 144c)의 일 끝단이 노출될 수 있다. 상기 제 1 패드 영역(WPA1)과 희생 영역(SA)의 제 5 패턴들(144a, 144b)은 상기 제 3 노출 영역(EPA3)을 사이에 두고 이격되어 형성 될 수 있다.
이때, 제 1 패드 영역(WPA1)의 제 5 패턴(144a)과 마주보는 상기 희생영역(SA)의 제 5 패턴(144a)의 일 측면은 상부의 제 4 패턴(136b)의 일 측면과 수직 정렬 될 수 있고 및 상기 제 4 패턴(136b)은 일 끝단은 노출될 수 있다.
도 3n를 참조하면, 본 발명의 기술적 사상의 제 1 실시예에 따른 수직 셀 형 반도체 소자(100a)의 제조 방법은 상기 제 5 패턴들(144a, 144b, 144c)의 하부에 제 6 패턴들(146a, 146b, 146c)을 형성하는 제 6 식각 공정을 포함할 수 있다.
제 6 식각 공정에 의해, 상기 제 1 패드 영역(WPA1)과 제 2 패드 영역(WPA2)에서 앞서 제 5 패턴들(144a, 144c)의 노출된 일 끝단이 제거 되어 하부의 상기 제 6 패턴들(146a, 146c)의 일 끝단이 노출 될 수 있고 및 상기 제 6 패턴들(146a, 146c)과 계단을 이룰 수 있다. 동시에, 상기 제 5 마스크들(140a)의 상면 및 측면이 축소되어 상기 제 5 패턴들(144b, 144c)의 끝단이 다시 노출 될 수 있다. 상기 희생 영역(SA)에서는 상기 제 5 패턴(144b)과 제 6 패턴(146b)의 일 끝단이 수직 정렬 될 수 있고, 상기 노출된 제 4 패턴(136b)의 일 끝단이 제거되어, 제 4 패턴의 일 측면과 상부의 제 3 패턴(134b)의 일 측면이 수직 정렬 될 수 있고 및 상기 제 3 패턴(134b)의 일 끝단이 노출 될 수 있다. 따라서 희생 영역(SA)에서는 일 측면들이 수직 정렬된 제 3 내지 제 4 패턴(134b, 136b)과 일 측면들이 수직 정렬된 제 5 내지 제 6 패턴(144b, 146b)이 계단을 이룰 수 있다.
도 3o를 참조하면, 본 발명의 기술적 사상의 제 1 실시예에 따른 수직 셀 형 반도체 소자(100a)의 제조 방법은 상기 제 6 패턴들((146a, 146b, 146c))의 하부에 제 7 패턴들(148a, 148b, 148c)을 형성하는 제 7 식각 공정을 포함할 수 있다.
제 7 식각 공정에 의해, 상기 제 1 패드 영역(WPA1)과 제 2 패드 영역(WPA2)에서 앞서 제 6 패턴들(146a, 146c)의 노출된 일 끝단이 제거 되어 하부의 상기 제 7 패턴들(148a, 148c)의 일 끝단이 노출 될 수 있고 및 상기 제 7 패턴들(148a, 148c)과 계단을 이룰 수 있다. 동시에, 상기 제 5 마스크(140a)들의 상면 및 측면이 축소되어 제 6 패턴들(146a, 146c)의 일 끝단이 노출 될 수 있다.
상기 희생 영역(SA)에서는 상기 제 6 패턴(146b)과 제 7 패턴(148b)의 일 끝단이 수직 정렬 될 수 있고, 상기 노출된 제 5 패턴(144b)과 제 3 패턴(134b)의 일 끝단이 제거되어 상기 제 5 패턴(144b)은 상부의 제 4 패턴(136b)의 일 끝단과 수직 정렬될 수 있고, 상기 제 3 패턴(134b)은 상부의 제 2 패턴(132b)과 수직 정렬될 수 있다. 이때, 상기 제 6 패턴(146b)과 제 4 패턴(136b)과 제 2 패턴(132b)의 일 끝단이 노출될 수 있다. 따라서, 상기 희생 영역에서는 제 6 내지 제 7 패턴(146b, 148b)과 제 4 내지 제 5 패턴(136b, 144b)과 제 3 내지 제 2 패턴(132b, 134b)이 각각 쌍을 이루어 계단이 될 수 있다.
이때, 제 1 패드 영역(WPA1)과 제 2 패드 영역(WPA2)의 상기 제 7 턴들(148a, 148c)의 하부에 위치하는 층은 패턴 되지 않으나 상기 제 7 패턴들(148a, 148c)과 계단을 이루며 제 8 패턴(150a, 150b)으로 칭한다. 상기 제 1 패드 영역(WPA1)의 제 7 패턴(148a)의 하부에 위치한 제 8 패턴(150a)은 상기 제 1 패드 영역(WPA1)과 희생 영역(SA)에 걸쳐 위치하게 되고, 상기 제 1 패드 영역(WPA1)의 제 7 패턴(148a)과 상기 희생영역(SA)의 제 7 패턴(148b) 사이로 상기 제 8 패턴(150a)의 일부가 노출될 수 있다.
전술한 상기 제 5 마스크들을 이용한 다차의 식각 공정(계단 형성 공정) 결과, 상기 제 1 패드 영역(WPA1)과 제 2 패드 영역(WPA2)에 동시에 계단 을 이루는 제 5 패턴들(144a, 144c)과 제 6 패턴들(146a, 146c)과 제 7 패턴들(148a, 148c)이 형성될 수 있다.
도 3p를 참조하면, 본 발명의 기술적 사상의 제 1 실시예에 따른 수직 셀 형 반도체 소자(100a)의 제조 방법은 상기 제 1 패드 영역(WPA1)과 희생영역(SA)과 제 2 패드 영역(WPA2)을 덮는 절연막(152)을 형성하는 것을 포함할 수 있다. 상기 절연막(152)은 상기 제 1 패드 영역(WPA1)과 희생영역(SA)과 제 2 패드 영역(WPA2)을 덮어 표면을 평탄화 하는 역할을 하게 되며, 실리콘 산화물(SiO2)을 포함할 수 있다.
본 발명의 제 1 실시예에 따른 수직 셀 형 반도체 소자(100a)의 제조 방법에 의해, 상기 상부 예비 적층 구조체(100HS)의 패턴들은 상기 제 1 패드 영역(WPA1)에서 일 끝 단들이 계단모양으로 형성될 수 있고 동시에, 하부 예비 적층 구조체(100LS)의 패턴들은 상기 제 2 패드 영역(WPA2)에서 일 끝 단들이 계단모양으로 형성될 수 있다. 또한, 상기 희생 영역(SA)에는 상기 상부 예비 적층 구조체(100HS)로부터 분리되고 일 끝단이 계단모양으로 형성된 예비 희생 적층 구조체(100SS)가 형성될 수 있다.
이후의 공정들은 이하, 도 4와 도 5a 내지 도 5g와 도 6a 내지 도 6g를 참조하여 설명한다. 전술한 공정 이후에, 상기 셀 영역(CA)에 관통홀들(H)과 트랜치들(T)이 형성될 수 있으며, 관통홀(H)과 트랜치들(T)의 형태는 도 4를 참조하여 설명하도록 한다.
도 4는 본 발명의 기술적 사상의 제 1 실시예에 따른 수직 셀 형 반도체 소자(100a)를 개략적으로 도시한 평면도이다.
도 4를 참조하면, 본 발명의 기술적 사상의 제 1 실시예에 따른 수직 셀 형 반도체 소자(100a)는 셀 영역(CA)과, 상기 셀 영역(CA)의 둘레에서 상기 셀 영역(CA)을 한정하는 패드 영역(PA)을 포함할 수 있다.
상기 셀 영역(CA)은 관통 홀들(H)과 일 방향으로 연장된 트랜치들(T)을 포함할 수 있다. 도시하지는 않았지만, 상기 관통 홀들(H)은 경우에 따라 상기 패드 영역(PA)에도 형성될 수 있으며, 상기 트랜치들(T)은 셀 영역(CA)에서 패드 영역(PA)까지 연장 형성될 수 있다.
상기 패드 영역(PA)은 앞서 언급된 제 1 패드 영역(WPA1)과 희생 영역(SA)과 제 2 패드 영역(WPA2)을 포함할 수 있고, 상기 제 1 패드 영역(WPA1) 및 제 2 패드 영역(WPA2)에서 상기 패턴들의 끝 단들이 계단모양으로 형성될 수 있다. 상기 희생 영역(SA)에는 일 끝단들이 계단모양으로 형성된 패턴들(PT1)을 포함할 수 있다.
이하, 공정들을 참조하여, 상기 셀 영역(CA)및 패드 영역(PA)에 관통 홀(H)과 트랜치(T)를 형성하는 공정을 포함하여 전술한 3p이후의 공정을 설명할 것이다.
도 5a 내지 도 5g와 도 6a 내지 도 6g는 도 4의 I-I`과 II- II`를 따라 절단하여, 본 발명의 기술적 사상의 제 1 실시예에 따른 수직 셀 형 반도체 소자의 제조방법을 공정순서에 따라 도시한 공정 단면도들이다.
도 4와 5a및 6a를 참조하면, 본 발명의 기술적 사상의 제 1 실시예에 따른 수직 셀 형 반도체 소자(100a)의 제조방법은, 상기 제 1 캡핑 패턴(110`)의 상부에 제 2 캡핑막(160)을 형성하고 및 다수의 관통 홀(H)을 형성하는 것을 포함할 수 있다.
상기 관통 홀(H)을 형성하는 것은 상기 예비 적층 구조체(108)및 제 1 캡핑 패턴(110`)과 제 2 캡핑막(160)을 관통하여 형성될 수 있고 및 경우에 따라 패드 영역(PA)에도 형성될 수 있다.
상기 제 2 캡핑막(160)은 상기 희생막(106)과 식각 선택비를 가질 수 있다. 예를 들어, 상기 희생막(106)이 실리콘 질화물로 형성되었다면 상기 제 2 캡핑막(160)은 실리콘 산화물을 포함할 수 있다.
도 4와 5b및 6b를 참조하면, 본 발명의 기술적 사상의 제 1 실시예에 따른 수직 셀 형 반도체 소자(100a)의 제조 방법은 상기 관통 홀(H)을 채우는 제 1 수직 구조체(VS1)를 형성하는 것을 포함할 수 있다.
상기 제 1 수직 구조체(VS1)를 형성하는 것은 상기 관통 홀(H)의 내부를 대부분 채우는 갭필 패턴(GFP)과, 상기 갭필 패턴(GFP)의 둘레에 채널 패턴(120)과, 상기 채널패턴의 둘레에 게이트 유전막(GDa)과, 상기 갭필 패턴(GFP)의 상부를 채우는 콘택 패드(CP)를 형성하는 것을 포함할 수 있다. 이때, 패드 영역(PA)에 관통홀(H)이 형성되었다면, 상기 패드 영역(PA)의 관통 홀(H)에는 수직 구조체를 채우지 않는다.
도 4와 도 5c와 6c를 참조하면, 본 발명의 기술적 사상의 제 1 실시예에 따른 수직 셀 형 반도체 소자(100a)의 제조 방법은 상기 제 2 캡핑막(160)의 상부에 제 3 캡핑막(162)을 형성하고, 상기 제 3 캡핑막(162)과 제 2 캡핑막(160)과 제 1 캡핑 패턴(110`)과 상기 예비 적층 구조체(108)를 관통하여 일 방향으로 연장되는 트랜치(T)를 형성하는 것을 포함할 수 있다. 도 4를 참조하면, 상기 트랜치(T)는 셀 영영(CA)에서 패드 영역(PA)까지 연장 형성될 수 있다.
도 5d와 6d를 참조하면, 본 발명의 기술적 사상의 제 1 실시예에 따른 수직 셀 형 반도체 소자(100a)의 제조 방법은 상기 트랜치(T)를 통해 상기 층간 절연막들(104)사이에 위치한 희생막(106)을 제거하여 층간 스페이스(166)를 형성하는 것을 포함할 수 있다. 상기 희생막(106)을 제거하는 식각액으로 인산(H3PO4)이 사용될 수 있다. 인산을 이용하여 희생막(106)을 제거한 후, SC-1을 이용한 세정 공정이 더 진행될 수 있다.
도 5e와 6e를 참조하면, 본 발명의 기술적 사상의 제 1 실시예에 따른 수직 셀 형 반도체 소자(100a)의 제조 방법은, 상기 층간 절연막(104)의 표면과 상기 제 1 캡핑패턴(110`), 제 2 캡핑막(160)과 제 3 캡핑막(162)의 노출된 표면에 블로킹막(168)과, 상기 층간 스페이스(166)에 도전막(170)을 형성하는 것을 포함할 수 있다.
상기 도전막(170)중 상기 제 1 수직 구조체(VS1)와 가까운 부분을 게이트 전극(17G)이라 칭하고, 상기 게이트 전극(170G)에서 패드 영역(PA)으로 연장된 부분을 워드 라인(170WL)이라 칭하고, 워드 라인(170WL)의 끝 단에서 노출된 부분을 워드 패드(170P)라 칭한다. 이때, 상기 게이트 전극 중 최상층의 게이트 전극은 스트링 선택 게이트 전극이 될 수 있고, 최 하층에 형성된 게이트 전극은 접지 선택 게이트 전극이 될 수 있다.
따라서, 기판(102) 상에 층간 절연막(104)과 도전막(170)이 교대로 반복적으로 적층된 적층 구조체(100S)가 형성될 수 있다. 상기 적층 구조체(100S)는 일 끝단이 제 1 패드 영역(WPA1)에서 계단모양으로 형성된 상부 적층 구조체(100HS)와, 상기 제 2 패드 영역(WPA2)에서 계단모양으로 형성된 하부 적층 구조체(100LS)를 포함할 수 있다. 또한, 상기 희생 영역(SA)에는 상기 상부 적층 구조체(100HS)로부터 분리되고 및 층간 절연막(104)과 도전막(170)이 교대로 반복적으로 적층된 희생 적층 구조체(100SS)가 형성될 수 있다.
상기 블로킹막(168)은 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO)을 포함할 수 있고, 상기 도전막(170)을 형성하는 물질은 도프트 실리콘과 같은 도핑된 반도체, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등과 같은 금속, 질화 티타늄(TiN), 질화 탄탈륨(TaN)등과 같은 도전성 금속 질화물, 금속 실리사이드와 같은 도전성 금속-반도체 화합물, 또는 티타늄(Ti)이나 탄탈륨(Ta) 등과 같은 전이 금속 등을 포함할 수 있다. 예를 들어, 도전막(170)은 텅스텐(W) 또는 티타늄 질화물(TiN)을 포함할 수 있다.
도 5f와 6f를 참조하면, 본 발명의 기술적 사상의 제 1 실시예에 따른 수직 셀 형 반도체 소자(100a)의 제조 방법은 상기 셀 트랜치(T)를 채우는 제 2 수직 구조체(VS2)를 형성하고, 상기 셀 영역(CA)에 셀 비아들(172)과 상기 패드 영역(PA)에 패드 비아들(174)을 형성하는 것을 포함할 수 있다.
상기 제 2 수직 구조체(VS2)는 실리콘 산화물을 포함할 수 있다.
상기 셀 비아들(172)은 상기 블로킹막(168)과 제 3 캡핑막(162)을 관통하여 형성될 수 있고 및 상기 셀 비아(172)를 통해 상기 콘택 패드(CP)의 상면이 노출될 수 있다. 상기 패드 비아(174)들은 제 3 캡핑막(162)과 제 2 캡핑막(160)과 절연막(152)과, 상기 워드 패드들(170WP)의 상면에 형성된 블로킹막(168)과, 상기 제 3 캡핑막(162)의 상면에 형성된 블로킹막(168)을 관통하여 형성될 수 있다. 이때 상기 계단모양으로 형성된 다수의 워드 패드들(170WP)의 상면이 상기 패드 비아(174)들을 통해 노출될 수 있다. 이때, 상기 제 3 캡핑막(162)상면의 블로킹막(168)은 존재하지 않을 수 도 있다.
상기 비아들(172,174)을 형성하 것은 폴리실리콘 막과 산화막과 금속막에 식각 선택비를 가지는 식각 수단을 이용할 수 있으며 특히, 패드 영역(PA)에서 식각 수단의 식각 선택비를 고려하여, 형성될 패드 비아들(174)은 높이에 따라 일정한 개수로 나누질 수 있고, 나누어진 패드 비아들은 별도의 공정으로 제작될 수 있다.
이때, 식각 선택비가 클 경우 상기 패드 비아들(174)은 동시에 형성될 수도 있다.
도 5g와 6g를 참조하면, 본 발명의 기술적 사상의 제 1 실시예에 따른 수직 셀 형 반도체 소자(100a)의 제조방법은 상기 셀 영역(CA)에 콘택 전극(176)을 형성하고, 상기 제 1 패드 영역(WPA1)과 제 2 패드 영역(WPA2)에 패드 콘택 전극(178)을 형성하는 것을 포함할 수 있다. 상기 콘택 전극(176)들은 상기 콘택 패드들(CP)과 접촉할 수 있고, 상기 패드 콘택 전극들(178)은 상기 워드 패드(170WP)들과 접촉할 수 있다.
이하, 도 7a 내지 도 7p는 본 발명의 제 2 실시예에 따른 수직 셀 형 반도체 소자의 제조 방법을 공정 순서에 따라 도시한 공정 단면도이다.
이후의 내용에서, 앞서 제 1 실시예에서 설명한 것과 동일한 형성들은 설명을 생략할 수도 있고, 동일한 공정들은 간략하게 설명될 수도 있다.
도 7a를 참조하면, 본 발명의 기술적 사상의 제 2 실시예에 따른 수직 셀 형 반도체 소자(100b)의 제조 방법은 기판 상에 적층 구조체(108)와 제 1 캡핑막(110)과 제 1 캡핑막의 상부에 상부에 폴리 실리콘층(112)을 형성하고, 상기 폴리 실리콘층의 상부에 제 1 마스크들(122b)을 형성하는 것을 포함할 수 있다.
상기 폴리 실리콘층(112)은 비정질 실리콘층을 증착한 후 일정한 열을 가하는 방법으로 형성될 수 있고, 상기 제 1 마스크들(122b)을 형성하는 것은 상기 폴리실리콘층(112)의 상면에 포토레지스트(Photoresist)를 도포하여 포토레지스트 층을 형성하고, 노광 공정과 포토레지스트를 제거하는 공정을 진행하여, 상기 셀 영역(CA)과 희생 영역(SA)에만 포토레지스트 층(122b)이 남도록 하는 것을 포함할 수 있다.
상기 예비 적층 구조체(108)를 편의상 상부 예비 적층 구조체(108H)와 하부 예비 적층 구조체(108L)로 나누어 설명하기로 한다.
도 7b를 참조하면, 본 발명의 기술적 사상의 제 2 실시예에 따른 수직 셀 형 반도체 소자(100b)의 제조 방법은 상기 제 1 패드 영역(WPA1)과 제 2 패드 영역(WPA2)의 폴리실리콘층(112)과 그 하부의 제 1 캡핑막(110)과 그 하부의 희생막(106) 및 층간 절연막(104)을 제거하는 제 1 식각 공정을 진행하는 것을 포함할 수 있다.
상기 제 1 식각 공정에 의해, 상기 셀 영역(CA)는 제 1 폴리 실리콘 패턴(112a)과 예비 스트링 선택 게이트 패턴(SGP)및 캡핑 패턴(110`)이 형성될 수 있고, 상기 희생 영역(SA)에는 제 2 폴리 실리콘 패턴(112b)과 하부의 제 1 플로팅 패턴(FP1)과 그 하부의 제 2 플로팅 패턴(FP2)이 형성될 수 있다.
상기 제 2 폴리 실리콘 패턴(112b)은 이후, 계단 형성 공정 동안 하부층이 식각되지 않도록 하는 식각 방지 패턴이다. 이하, 식각 방지 패턴(112b)이라 칭한다.
도 7c를 참조하면, 본 발명의 기술적 사상의 제 2 실시예에 따른 수직 셀 형 반도체 소자(100b)의 제조 방법은 상기 셀 영역(CA)과 제 1 패드 영역(WPA1)과 희생 영역(SA)의 상부에 제 2 마스크(124b)를 형성하는 것을 포함할 수 있다. 상기 제 2 마스크(124b)는 포토레지스트를 포함할 수 있다.
도 7d를 참조하면, 본 발명의 기술적 사상의 제 2 실시예에 따른 수직 셀 형 반도체 소자(100b)의 제조 방법은 상기 제 2 패드 영역(WPA2)에 대응하는 상부 예비 적층 구조체(108H)를 제거하고, 상기 제 2 마스크를 제거하는 것을 포함할 수 있다. 따라서, 상기 제 2 패드 영역(WPA2)에는 하부 예비 적층 구조체(108L)만 존재할 수 있다.
도 7e를 참조하면, 본 발명의 기술적 사상의 제 2 실시예에 따른 수직 셀 형 반도체 소자(100b)의 제조 방법은 상기 셀 영역(CA)의 전체와 상기 제 1 패드 영역(WPA1)의 일부(L1)를 덮는 동시에, 상기 희생 영역(SA)의 전체와 상기 제 2 패드 영역(WPA2)의 일부(L2)를 각각 덮도록 제 3 마스크들(126b)을 형성하는 것을 포함할 수 있다.
상기 제 3 마스크(126b)들에 의해 각각 덮이는 상기 제 1 패드 영역(WPA1)과 제 2 패드 영역(WPA2)의 차단 거리(L1, L2)는 이후에 형성 하려는 계단의 노출된 가로 길이와 계단의 개수를 곱한 값과 같거나 클 수 있다.
제 1 패드 영역(WPA1) 중 상기 제 3 마스크(126b)에 덮이지 않는 영역을 제 1 노출 영역(EPA1)이라 하고, 상기 제 2 패드 영역(WPA2) 중 상기 제 3 마스크들(126b)에 덮이지 않는 영역을 제 2 노출 영역(EPA2)이라 칭한다.
이하, 도 7f와 도 7k를 참조하여, 계단 형성공정들을 설명하도록 한다.
도 7f를 참조하면, 본 발명의 기술적 사상의 제 2 실시예에 따른 수직 셀 형 반도체 소자(100b)의 제조방법은 상기 제 1 패드 영역(WPA1)과 제 2 패드 영역(WPA2)에서 일 끝단이 노출된 제 1 패턴들(130d, 130f)을 형성하는 제 1 식각 공정을 포함할 수 있다.
상기 제 1 식각은 공정은 상기 제 1 노출 영역(EXP1)과 제 2 노출 영역(EXP2)으로 노출된 희생막(106)과 그 하부의 층간 절연막(104)을 각각 제거하고 동시에, 상기 제 3 마스크들(126a)의 상면 및 측면이 축소되는 것을 포함할 수 있다. 따라서, 상기 각 영역(WPA1, SA, WPA2)에 제 1 패턴들(130d, 130e, 130f)이 형성됨과 동시에 상기 제 1 패드 영역(WPA1)과 제 2 패드 영역(WPA2)에서 제 1 패턴들(130d, 130f)의 일 끝단이 노출될 수 있다. 상기 희생영역(SA)에는 상기 제 1 패드 영역(WPA1)의 제 1 패턴(130d)과 분리된 제 1 패턴(130e)이 형성될 수 있고, 분리된 제 1 패턴(130e)의 일 측면은 상부의 제 2 식각 방지 패턴(112b)의 일 측면과 수직 정렬될 수 있다.
도 7g를 참조하면, 본 발명의 기술적 사상의 제 2 실시예에 따른 수직 셀 형 반도체 소자(100b)의 제조방법은 상기 제 1 패턴들(130d, 130e, 130f)의 하부에 제 2 패턴들(132d, 132e, 132f)을 형성하는 제 2 식각 공정 즉, 계단 형성 공정을 포함할 수 있다.
제 2 식각 공정에 의해, 상기 각 영역(WPA1, SA, WPA2)에서 상기 제 1 패턴들(130d, 130e, 130f)의 하부에 제 2 패턴들(132d, 132e, 132f)이 형성됨과 동시에, 상기 제 1 패드 영역(WPA1)과 제 2 패드 영역(WPA2)에서는 상기 제 1 패턴들(130d, 130f)과 제 2 패턴들(132d, 132f)의 끝단이 계단모양으로 형성될 수 있고, 상기 제 2 패턴들(132d, 132f)의 일 끝단이 제 3 마스크들(126b)의 측면으로 노출될 수 있다.
상기 희생 영역(SA)에는 상기 제 1 패드 영역(WPA1)의 제 2 패턴(132d)과 분리된 제 2 패턴(132e)이 형성될 수 있고, 상기 제 1 패드 영역(WPA1)에 근접한 제 2 패턴(132e)의 일 측면이 상부의 제 1 패턴(130e)의 일 측면과 수직 정렬될 수 있다.
도 7h를 참조하면, 본 발명의 기술적 사상의 제 2 실시예에 따른 수직 셀 형 반도체 소자(100b)의 제조 방법은 상기 제 2 패턴들(132d, 132e, 132f)의 하부에 제 3 패턴들(134d, 134e, 134f)을 형성하는 제 3 식각 공정을 포함할 수 있다.
제 3 식각 공정에 의해, 상기 각 영역(WPA1, SA, WPA2)마다 제 2 패턴들(132d, 132e, 132f)의 하부에 제 3 패턴들(134d, 134e, 134f)이 형성될 수 있는 동시에, 상기 제 1 패드 영역(WPA1)과 제 2 패드 영역(WPA2)에서 상기 제 1 패턴들(130d, 130f)과 제 2 패턴들(132d, 132f)및 제 3 패턴들(134d, 134f)의 끝단이 계단모양으로 형성될 수 있다.
상기 희생 영역(SA)은 상기 제 1 패드 영역(WPA1)의 제 3 패턴(134d)과 분리된 제 3 패턴(134e)이 형성될 수 있고, 상기 제 1 패드 영역(WPA1)과 근접한 제 1 내지 제 3 패턴(130e, 132e, 134e)의 일 측면이 수직 정렬될 수 있다.
도 7i를 참조하면, 본 발명의 기술적 사상의 제 2 실시예에 따른 수직 셀 형 반도체 소자(100b)의 제조 방법은 제 3 패턴들(134d, 134e, 134f)의 하부에 제 4 패턴들(136d, 136e, 136f)을 형성하는 제 4 식각 공정을 포함할 수 있다.
제 4 식각 공정에 의해, 상기 제 3 패턴들(134d, 134e, 134f)의 하부에 제 4 패턴들(136d, 136e, 136f)을 형성할 수 있는 동시에, 상기 제 1 패드 영역(WPA1)과 제 2 패드 영역(WPA2)에서 제 1 패턴들(130d, 130f)과 제 2 패턴들(132d, 132f)과 제 3 패턴들(134d, 134f) 및 제 4 패턴들(136d, 136f)의 끝단이 계단모양으로 형성될 수 있고, 상기 희생 영역(SA)은 상기 제 1 패드 영역(WPA1)과 근접한 제 1 내지 제 4 패턴(130e, 132e, 134e, 136e)들의 일측면이 수직 정렬될 수 있다.
도 7j를 참조하면, 제 3 마스크들을 이용한 다차의 식각 공정(계단 형성 공정)결과, 상기 제 1 패드 영역(WPA1)과 제 2 패드 영역(WPA2)에 제 1 패턴들(130d, 130f)과 제 2 패턴들(132f, 132f)과 제 3 패턴들(134d, 134f)및 제 4 패턴들(136d, 136f)이 동시에 만들어질 수 있다. 상기 희생 영역(SA)의 제 1 내지 제 4 패턴(130e, 132e, 134e, 136e)은 상기 제 1 패드 영역(WPA1)과 근접한 일 측면이 수직정렬하여 형성될 수 있다. 이는 제 1 및 제 2 패드 영역(WPA1, WPA2)과 달리 희생 영역(SA)에는 식각 방지 패턴(112b)이 존재하므로 하부의 제 1 내지 제 4 패턴들(130f, 132f, 134f, 136f)은 더 이상 식각 되지 않기 때문이다.
따라서 본 발명의 기술적 사상의 제 2 실시예에 따른 반도체 소자는 희생영역에서 각 패턴들의 일 끝단이 계단 형태로 형성되지 않기 때문에, 기판(102)에서 희생영역이 차지하는 면적을 최소화 할 수 있다. 이는 소자의 숫자가 많아 질수록 공정상 장점으로 작용하게 될 것이다.
이하, 7k 내지 7o를 참조하여, 제 4 마스크을 이용한 계단 형성 공정들을 진행하여, 상기 제 1 패드 영역(WPA1)과 제 2 패드 영역(WPA2)에서 일 끝단이 계단모양으로 형성된 제 5 내지 8 패턴들을 형성하는 공정을 설명한다.
도 7k을 참조하면, 본 발명의 기술적 사상의 제 2 실시예에 따른 수직 셀 형 반도체 소자(100b)의 제조 방법은 상기 기판(102)상에 상기 셀 영역(CA)의 전체와 제 1 패드 영역(WPA1)의 일부와, 상기 희생 영역(SA)의 전체와 제 2 패드 영역(WPA2)의 일부를 각각 덮는 제 5 마스크들(140b)을 형성하는 것을 포함할 수 있다.
상기 제 5 마스크들(140b)은 각각 상기 제 1 패드 영역(WPA1)의 상기 제 4 패턴(136d)의 측면으로부터 최소한 계단의 노출된 가로 길이와 계단의 개수를 곱한 만큼의 거리(L5)를 더 덮도록 형성될 수 있고, 및 상기 제 2 패드 영역(WPA2)의 상기 제 4 패턴(136f)의 측면으로부터 최소한 계단의 노출된 가로 길이와 계단의 개수를 곱한 만큼의 거리(L6)를 더 덮도록 형성될 수 있다. 이때, 상기 L6는 상기 L5와 동일할 수 있다. 상기 제 5 마스크들(140b)로 덮혀지지 않은 제 3 노출 영역(EPA3)과 제 4 노출 영역(EPA4)이 존재할 수 있다.
도 7l을 참조하면, 본 발명의 기술적 사상의 제 2 실시예에 따른 수직 셀 형 반도체 소자(100b)의 제조 방법은 상기 제 4 패턴들(142d, 142e, 142f)의 하부에 제 5 패턴들(144d, 144e, 144f)을 형성하는 제 5 식각 공정을 포함할 수 있다.
제 5 식각 공정에 의해, 상기 제 1 패드 영역(WPA1)과 제 2 패드 영역(WPA2)에서 제 5 패턴들(144d, 144f)의 일 끝단이 노출될 수 있다. 상기 희생 영역(SA)에는 상기 제 1 패드 영역(WPA1)의 제 5 패턴(144d)과 분리된 제 5 패턴(144e)이 형성될 수 있고, 상기 제 1 패드 영역(WPA1)과 근접한 상기 제 5 패턴(144e)과 상부의 제 4 패턴(136e)의 일측면은 수직 정렬될 수 있다.
도 7m을 참조하면, 본 발명의 기술적 사상의 제 2 실시예에 따른 수직 셀 형 반도체 소자(100b)의 제조 방법은 상기 제 5 패턴들(144d, 144e, 144f)의 하부에 제 6 패턴들(146d, 146e, 146f)을 형성하는 제 6 식각 공정을 포함할 수 있다.
상기 제 6 식각 공정에 의해, 상기 제 1 패드 영역(WPA1)과 제 2 패드 영역(WPA2)에서 상기 제 5 패턴들(144d, 144f)과 하부의 제 6 패턴들(146d, 146f)의 일 끝 단들이 계단모양으로 형성될 수 있고, 상기 제 5 패턴들(144d, 144f)의 일 끝 단들이 노출될 수 있다. 상기 희생 영역(SA)에서는 상기 제 1 패드 영역(WPA1)과 근접한 상기 제 5 패턴(144e)과 하부의 제 6 패턴(146e)의 일 측면이 수직 정렬 될 수 있다.
도 7n을 참조하면, 본 발명의 기술적 사상의 제 2 실시예에 따른 수직 셀 형 반도체 소자(100b)의 제조 방법은 상기 제 6 패턴들(146d, 146e, 146f)의 하부에 제 7 패턴들(148d, 148e, 148f)을 형성하는 제 7 식각 공정을 포함할 수 있다.
제 7 식각 공정에 의해, 상기 제 1 패드 영역(WPA1)과 제 2 패드 영역(WPA2)에서 상기 제 6 패턴들(146d, 146f)과 하부의 제 7 패턴들(148d, 48f)의 일 끝 단들이 계단모양으로 형성될 수 있고, 상기 제 6 패턴들(146d, 146e, 146f)의 일 끝 단들이 노출될 수 있다. 상기 희생 영역(SA)에서는 상기 제 1 패드 영역(WPA1)과 근접한 상기 제 6 패턴(146e)과 하부의 제 7 패턴(148e)의 일 측면이 수직 정렬 될 수 있다.
도 7o를 참조하면, 전술한 상기 제 5 마스크들을 이용한 다차의 식각 공정들 즉, 계단 형성 공정들을 진행한 결과, 상기 제 1 패드 영역(WPA1)과 제 2 패드 영역(WPA2)에 동시에 제 5 패턴들(144d, 144f)과 제 6 패턴들(146d, 146f)과 제 7 패턴들(148d, 148f)이 형성될 수 있다. 즉, 상부 예비 적층 구조체(108H)와 하부 예비 적층 구조체(108L)에 동시에 식각공정들이 진행됨으로써, 상기 각 패턴들의 끝 단을 계단모양으로 형성하기 위한 공정 시간을 1/2로 줄일 수 있다.
이때, 제 1 패드 영역(WPA1)과 제 2 패드 영역(WPA2)의 상기 제 7 턴들(148d, 148f)의 하부에 위치하는 층은 패턴 되지 않으나 상기 제 7 패턴들(148d, 148f)과 계단을 이루며 제 8 패턴(150c, 150d)으로 칭한다. 상기 제 1 패드 영역(WPA1)의 제 7 패턴(148d)의 하부에 위치한 제 8 패턴(150c)은 상기 제 1 패드 영역(WPA1)과 희생 영역(SA)에 걸쳐 위치하게 되고, 상기 제 1 패드 영역(WPA1)의 제 7 패턴(148d)과 상기 희생 영역(SA)의 제 7 패턴(148e) 사이로 상기 제 8 패턴(150c)의 일부가 노출될 수 있다.
도 7p를 참조하면, 본 발명의 기술적 사상의 제 2 실시예에 따른 수직 셀 형 반도체 소자(100b)의 제조 방법은 상기 제 1 패드 영역(WPA1)과 희생영역(SA)과 제 2 패드 영역(WPA2)을 덮는 절연막(152)을 형성하는 것을 포함할 수 있다. 상기 절연막(152)은 상기 제 1 패드 영역(WPA1)과 희생영역(SA)과 제 2 패드 영역(WPA2)을 덮어 기판(102) 상부의 표면을 평탄화 하는 역할을 하게 되며, 실리콘 산화물(SiO2)을 포함할 수 있다.
도 8은 본 발명의 기술적 사상의 제 2 실시예에 다른 반도체 소자를 개략적으로 도시한 평면도이다.
도 8을 참조하면, 본 발명의 기술적 사상의 제 1 실시예에 따른 반도체 소자(100a)는 셀 영역(CA)과, 상기 셀 영역(CA)의 둘레에서 상기 셀 영역(CA)을 한정하는 패드 영역(PA)을 포함할 수 있다.
상기 셀 영역(CA)은 관통홀들(H)과 일 방향으로 형성된 트랜치들(T)을 포함할 수 있다. 상기 관통홀들(H)은 경우에 따라 상기 패드 영역(PA)에도 형성될 수 있으며, 상기 트랜치들(T)은 셀 영역(CA)에서 패드 영역(PA)으로 연장 형성될 수 있다.
상기 패드 영역(PA)은 앞서 언급한 제 1 패드 영역(WPA1)과 희생 영역(SA)과 제 2 패드 영역(WPA2)을 포함할 수 있고, 상기 제 1 패드 영역(WPA1) 및 제 2 패드 영역(WPA2)에서 다수의 패턴들의 끝단이 계단 모양으로 형성될 수 있다. 상기 희생영역(SA)에는 상기 양측이 수직 정렬하여 적층된 다수의 패턴들(PT2)을 포함할 수 있다.
이하, 공정들을 참조하여, 상기 셀 영역(CA)과 패드 영역(PA)에 관통홀(H)과 트랜치(T)를 형성하는 공정을 포함하여 전술한 7p 이후의 공정을 설명한 것이다.
도 9a 내지 도 9d와 도 10a 내지 도 10d는 각각 도 8의 III-III`와 IV-IV`를 따라 절단하여, 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 공정순서에 따라 도시한 공정 단면도들이다.
도 8과 9a및 10a를 참조하면, 본 발명의 기술적 사상의 제 2 실시예에 따른 수직 셀 형 반도체 소자(100b)의 제조 방법(100b)은 상기 셀 영역(CA)에 다수의 관통홀(H)을 형성하는 것을 포함할 수 있다.
상기 관통 홀(H)은 상기 제 1 폴리 실리콘 패턴(112a)과 제 1 캡핑 패턴(110`)과 예비 적층 구조체(108)를 관통하여 형성될 수 있고, 경우에 따라 패드 영역(PA)에도 형성될 수 있다.
도 9b와 10b를 참조하면, 본 발명의 기술적 사상의 제 2 실시예에 따른 수직 셀 형 반도체 소자(100b)의 제조 방법은 상기 관통 홀(H)을 채우는 제 1 수직 구조체(VS1)를 형성하는 것을 포함할 수 있다.
상기 제 1 수직 구조체(VS1)를 형성하는 것은 상기 관통 홀(H)의 내부를 대부분 채우는 갭필 패턴(GFP)과, 상기 갭필 패턴(GFP)의 둘레에 채널 패턴(120)과, 상기 채널 패턴(120)의 둘레에 게이트 유전막(GDa)과, 상기 갭필 패턴(GFP)의 상부를 채우는 콘택 패드(CP)를 형성하는 것을 포함할 수 있다. 이때, 패드 영역(PA)에 관통홀이 형성되었다면, 상기 패드 영역(PA)의 관통 홀(H)에는 수직 구조체를 채우지 않는다.
상기 게이트 유전막(GDa)과 채널 패턴(120)을 형성하는 공정은 표면을 평탄화하는 CMP공정을 포함하게 되는데, 상기 CMP 공정을 진행하는 동안 셀 영역(CA)과 희생 영역(SA)의 상부에 형성된 상기 제 1 폴리 실리콘 패턴(112a)과 식각 방지 패턴(112b)이 제거될 수 있다.
도 9c와 10c를 참조하면, 본 발명의 기술적 사상의 제 2 실시예에 따른 수직 셀 형 반도체 소자(100b)의 제조 방법은 제 2 캡핑막(160)과 트랜치(T)를 형성하는 것을 포함할 수 있다.
상기 제 2 캡핑막(160)은 상기 수직 구조체(VS2)가 형성된 기판(102)의 전면에 형성될 수 있으며, 상기 트랜치(T)는 제 2 캡핑막(160)과 제 1 캡핑 패턴(110`)과 상기 예비 적층 구조체(108)를 관통하고 및 일 방향으로 연장된 형태로 형성될 수 있다. 도 8을 참조하면, 상기 트랜치(T)는 셀 영역(CA)에서 패드 영역(PA)까지 연장할 수 있다.
상기 제 2 캡핑막(160)은 상기 희생막(106)과 식각 선택비를 가질 수 있다. 예를 들어, 상기 희생막(106)이 실리콘 질화물로 형성되었다면 상기 제 2 캡핑막(160)은 실리콘 산화물을 포함할 수 있다.
이후의 공정들은 도 5c 내지 도 5g와 도 6c 내지 도 6g와 동일하므로 이하, 도 9d와 도 10d를 참조하여 설명을 간략화 한다.
도 8과 9d및 10d를 참조하면, 본 발명이 기술적 사상의 제 2 실시예에 따른 수직 셀 형 반도체 소자(100b)의 제조 방법은 상기 트랜치(T)를 통해 셀 영역(CA)과 패드 영역(PA)의 희생막(106)을 제거한 후, 상기 층간 절연막(104)과 게이트 유전막(GDa)과 접촉하는 블로킹막(168)과, 블로킹막(168)과 접촉하면서 상기 희생막(106)이 제거된 부분을 채우는 도전막(170)을 형성하는 것을 포함할 수 있다. 상기 도전막(170)은 위치에 따라 게이트 전극(170G), 워드 라인(170WL), 워드 패드(170P)라 칭할 수 있다.
다음으로, 상기 셀 영역(CA)의 트랜치(T)를 채우는 제 2 수직 구조체(VS2)를 형성하고, 상기 콘택 패드(CP)들의 상면을 노출하는 셀 비아들(172)과 상기 워드 패드들(170WP)의 상면을 노출하는 패드 비아들(174)을 형성하는 것을 포함할 수 있고, 상기 셀 비아들(172)를 채우는 콘택 전극들(176)과 상기 패드 비아들(174)을 채우는 패드 콘택 전극(178)을 형성하는 것을 포함할 수 있다.
전술한 제 1 실시예와 제 2 실시예에 따른 반도체 소자를 형성하는 공정에서, 상기 예비 적층 구조체(108)를 형성하기 전 계단 형상의 예비 더미 적층 구조체를 더욱 형성한 후, 상기 더미 적층 구조체의 계단을 덮어 표면을 평탄하게하는 절연막을 더욱 형성하는 공정을 진행할 수 있다.
이에 대해 이하 도 11a 내지 도 11g를 참조하여 설명한다.
도 11a 내지 도 11g는 본 발명의 기술적 사상의 제 3 실시예에 따른 수직 셀 형 반도체 소자의 제조 방법을 공정순서에 따라 도시한 공정 단면도이다.
도 11a를 참조하면, 본 발명의 기술적 사상의 제 3 실시예에 따른 수직 셀 형 반도체 소자(100c)의 제조 방법은 기판(102) 상에 다수의 층간 절연막들(104)과 다수의 희생막들(106)을 교대로 반복적으로 적층하여 더미 적층 구조체(DSS)를 형성하는 것을 포함할 수 있다.
도 11b를 참조하면, 본 발명의 기술적 사상의 제 3 실시예에 따른 수직 셀 형 반도체 소자(100c)의 제조 방법은 상기 더미 적층 구조체(DSS)의 상부에 마스크 패턴(200)을 형성하는 것을 포함할 수 있다. 상기 마스크 패턴(200)을 형성하는 것은, 최상층 희생막(106)의 상면에 포토레지스트 층을 형성하고 노광 공정을 진행한 후, 부분적으로 포토레지스트 층을 제거하는 공정을 진행하는 것을 포함할 수 있다. 상기 희생막(106)의 일 측 끝단은 상기 마스크 패턴(200)에 덮이지 않고 노출될 수 있다.
도 11c를 참조하면, 본 발명의 기술적 사상의 제 3 실시예에 따른 수직 셀 형 반도체 소자(100c)의 제조 방법은 상기 노출된 희생막(106)과 그 하부의 층간 절연막(104)을 제거하는 하는 제 1 식각 공정을 포함할 할 수 있다.
상기 제 1 식각 공정에 의해, 끝단이 식각되어 하부의 희생막(106)을 노출하는 제 1 패턴(202)이 형성될 수 있다. 이때, 상기 마스크 패턴(200)의 측면 및 상면도 축소되면서 상기 제 1 패턴(202)의 끝단이 노출될 수 있다.
도 11d를 참조하면, 본 발명의 기술적 사상의 제 3 실시예에 따른 수직 셀 형 반도체 소자(100c)의 제조 방법은 상기 제 1 패턴(202)과 계단을 이루는 제 2 패턴(204)을 형성하는 제 2 식각 공정(계단 형성 공정)을 포함할 수 있다.
상기 제 2 식각 공정에 의해, 상기 제 1 패턴(202)과 하부의 제 2 패턴(204)의 일 끝단이 계단모양으로 형성될 수 있고, 상기 제 1 패턴(202)의 끝단이 다시 노출될 수 있다.
도 11e를 참조하면, 본 발명의 기술적 사상의 제 3 실시예에 따른 수직 셀 형 반도체 소자(100c)의 제조 방법은 전술한 계단 형성 공정들을 통해 상기 제 2 패턴(204)의 하부에 제 3 패턴(206)과 제 4 패턴(208)이 순차 형성될 수 있고 및 상기 제 1 패턴 내지 제 4 패턴들(202,204,206,208)의 끝단들이 계단모양으로 형성될 수 있다.
도 11f를 참조하면, 본 발명의 기술적 사상의 실시예에 따른 수직 셀 형 반도체 소자(100c)의 제조 방법은 상기 제 1 내지 제 4 패턴(202,204,206,208)의 계단을 덮는 절연막(210)을 형성하는 것을 포함할 수 있다.
상기 절연막(210)의 상면은 상기 제 1 패턴(202)의 상면과 동일하여 기판(102) 상부의 표면을 평탄화하는 역할을 하게 된다.
도 11g를 참조하면, 본 발명의 기술적 사상의 제 3 실시예에 따른 수직 셀 형 반도체 소자(100c)의 제조 방법은 상기 제 1 패턴(202)과 상기 절연막(208)의 상면에 다수의 층간 절연막(104)과 희생막(106)을 교대로 그리고 반복적으로 적층하여 예비 적층 구조체(108)를 형성하는 것을 포함할 수 있다.
이후의 공정들은 앞서 언급한 제 1 실시예 또는 제 2 실시예의 공정을 진행하여 반도체 소자를 제작할 수 있다.
도 12는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(100a, 100b, 100c) 중 적어도 하나를 포함하는 반도체 모듈(500)을 개념적으로 도시한 도면이다. 도 12를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈(500)은, 반도체 모듈 기판 (510) 상에 실장된 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(100a, 100b, 100c) 중 하나를 포함할 수 있다. 반도체 모듈(500)은 모듈 기판(102)(510) 상에 실장된 마이크로프로세서(520)를 더 포함할 수 있다. 모듈 기판(510)의 적어도 한 변에는 입출력 터미널들(540)이 배치될 수 있다. 반도체 모듈(500)은 메모리 카드 또는 SSD(solid state drive)를 포함할 수 있다.
도 13은 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자들(100a, 100b, 100c) 중 하나를 포함하는 전자 시스템을 개념적으로 도시한 블록도이다. 도 13을 참조하면, 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자(100a, 100b, 100c)는 전자 시스템(600)에 적용될 수 있다. 전자 시스템(600)은 바디(Body; 610), 마이크로 프로세서 유닛(Micro Processor Unit; 620), 파워 공급부(Power Supply; 630), 기능 유닛(Function Unit; 640), 및/또는 디스플레이 컨트롤러 유닛(Display Controller Unit; 650)을 포함할 수 있다. 바디(610)는 인쇄 회로기판(102)(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(616), 상기 파워 공급 유닛(630), 상기 기능 유닛(640), 및 상기 디스플레이 컨트롤러 유닛(650)은 상기 바디(610)상에 실장 또는 장착될 수 있다. 상기 바디(610)의 상면 혹은 상기 바디(610)의 외부에 디스플레이 유닛(660)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(660)은 상기 바디(610)의 표면 상에 배치되어 상기 디스플레이 컨트롤러 유닛(650)에 의해 프로세싱된 이미지를 표시할 수 있다. 상기 파워 공급부(630)는 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로 프로세서 유닛(620), 기능 유닛(640), 디스플레이 컨트롤러 유닛(650) 등으로 공급할 수 있다. 마이크로 프로세서 유닛(620)은 파워 공급 유닛(630)으로부터 전압을 공급받아 기능 유닛(640)과 디스플레이 유닛(660)을 제어할 수 있다. 기능 유닛(640)은 다양한 전자 시스템(600)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(600)이 휴대폰 같은 모바일 전자 기기인 경우 상기 기능 유닛(640)은 다이얼링, 또는 외부 장치(External Apparatus; 670)와의 교신으로 상기 디스플레이 유닛(660)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다. 응용 실시예에서, 전자 시스템(600)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 기능 유닛(640)은 메모리 카드 컨트롤러일 수 있다. 기능 유닛(640)은 유선 혹은 무선의 통신 유닛(Communication Unit; 680)을 통해 외부 장치(670)와 신호를 주고 받을 수 있다. 또한, 전자 시스템(600)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 기능 유닛(640)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 본 발명의 기술적 사상에 의한 실시예들에서 설명된 반도체 소자들(100a, 100b, 100c)은 기능 유닛(640)에 포함될 수 있다.
도 14는 본 발명의 기술적 사상의 실시예들에 의한 전자 시스템(700)을 개략적으로 도시한 블록도이다. 도 14을 참조하면, 전자 시스템(700)은 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자들(100a, 100b, 100c)중 적어도 하나를 포함할 수 있다. 전자 시스템(700)은 모바일 전자 기기 또는 컴퓨터에 적용될 수 있다. 예를 들어, 전자 시스템(700)은 메모리 시스템(712), 마이크로프로세서(714), 램(716) 및 버스(720)를 사용하여 데이터 통신을 수행하는 유저 인터페이스(718)를 포함할 수 있다. 마이크로프로세서(714)는 전자 시스템(700)을 프로그램 및 컨트롤할 수 있다. 램(716)은 마이크로프로세서(714)의 동작 메모리로 사용될 수 있다. 예를 들어, 마이크로프로세서(714) 또는 램(716)은 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자들(100a, 100b, 100c) 중 적어도 하나를 포함할 수 있다. 마이크로프로세서(714), 램(716) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(718)는 전자 시스템(700)으로 데이터를 입력하거나 또는 전자 시스템(700)으로부터 출력하는데 사용될 수 있다. 메모리 시스템(712)은 마이크로프로세서(714) 동작용 코드들, 마이크로프로세서(714)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(712)은 컨트롤러 및 메모리를 포함할 수 있다.
도 15는 본 발명의 기술적 사상의 실시예들에 의한 모바일 전자 기기를 개략적으로 도시한 도면이다. 모바일 전자 기기(800)는 태블릿 PC로 이해될 수도 있다. 부가하여, 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(100a, 100b, 100c) 중 적어도 하나는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3 (MP3) 플레이어, MP4 플레이어, 네비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100a, 100b, 100c: 수직 셀 형 반도체 소자
102: 기판
104: 층간 절연막 110`: 제 1 캡핑 패턴
VS1: 제 1 적층 구조체
130a, 130b, 130c: 제 1 패턴
132a, 132b, 132c: 제 2 패턴
134a, 134b, 134c: 제 3 패턴
136a, 136b, 136c: 제 4 패턴
144a, 144b, 144c: 제 5 패턴
146a, 146b, 146c: 제 6 패턴
148a, 148b, 148c : 제 6 패턴
150a, 150b: 제 8 패턴 170G: 게이트 전극
170WL: 워드라인 170WP: 워드패드
176: 콘택 전극 178 : 패드 콘택 전극

Claims (20)

  1. 차례로 배치되는 셀 영역, 제 1 패드 영역, 희생 영역 및 제 2 패드 영역을 포함하는 기판을 준비하고,
    상기 기판 상에 다수의 층간 절연막들과 희생막들을 교대로 반복적으로 적층하여 예비 적층 구조체를 형성하고, 상기 예비 적층 구조체는 하부 예비 적층 구조체와 상부 예비 적층 구조체를 갖고,
    상기 제 2 패드 영역에 대응하는 상부 예비 적층 구조체를 제거하고,
    상기 셀 영역의 전체, 상기 제 1 패드 영역의 일부, 상기 희생 영역의 전체, 및 상기 제 2 패드 영역의 일부를 덮는 제 1 마스크들을 형성하고,
    상기 제 1 마스크들에 덮이지 않은 제1 쌍의 희생막과 그 하부의 층간 절연막을 제거하여 제1 패턴들을 형성하고,
    상기 제 1 마스크들의 측면을 축소하여 상기 제 1 패드 영역, 상기 제 2 패드 영역, 및 상기 희생 영역 상에서 각각 상기 제 1 패턴들의 일 끝단들이 노출되고,
    상기 제 1 패턴들의 하부에 노출된 제2 쌍의 희생막과 층간 절연막을 제거하여 제 2 패턴들을 형성하고,
    제 1 패턴들과 제 2 패턴들을 계단 모양을 형성하고, 및 다시 상기 제 1 패턴들의 일 끝단들을 노출하는 계단 형성 공정을 수행하고, 및
    상기 계단 형성 공정을 반복적으로 수행하여, 상기 제 1 패드 영역에서 상기 상부 예비 적층 구조체에 포함되고 한쌍의 희생막과 층간 절연막들을 포함하는 패턴들의 일 끝단들을 계단 모양으로 형성하고, 상기 제 2 패드 영역에서 상기 하부 예비 적층 구조체에 포함되고 한쌍의 희생막과 층간 절연막을 포함하는 패턴들의 일 끝단들을 계단 모양으로 형성하고, 상기 희생 영역에는 상기 상부 예비 적층 구조체의 패턴들과 분리되고 상기 제 1 패드 영역에 근접한 패턴들의 일 끝단들이 계단 모양으로 형성된 희생 예비 적층 구조체를 형성하는 단계를 포함하는 반도체 소자 제조방법.
  2. 제 1 항에 있어서,
    상기 계단 형성 공정은 상기 제 1 패턴의 하부에 상기 제 2 패턴을 형성하고 및 상기 제 1 패턴의 노출된 끝단을 제거하여 하부의 제 2 패턴과 계단 모양을 형성하도록 하고, 상기 제 1 마스크들의 측면을 축소하여 상기 제 1 패턴의 일 끝단을 다시 노출하는 것을 포함하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제 1 패턴을 형성하기 전에, 상기 제 1 패드 영역의 상기 제 1 패턴 상부에 이와 계단을 이루는 더미 패턴을 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 예비 적층 구조체를 형성하기 전에, 상기 기판 상에 일 끝단이 계단을 이루는 더미 적층 구조체를 형성하고;
    상기 더미 적층 구조체의 표면과 동일한 표면이 되도록 상기 계단을 덮는 절연막을 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 더미 적층 구조체는 교대로 반복적으로 적층된 더미 희생막과 더미 층간 절연막을 포함하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 층간 절연막은 실리콘 산화물을 포함하고, 상기 희생막은 실리콘 질화물을 포함하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 셀 영역과 동일 표면이 되도록 상기 제 1 패드 영역, 상기 희생 영역, 및 제 2 패드 영역에 절연막을 채우고,
    상기 예비 적층 구조체를 관통하여 상기 기판을 노출하는 관통 홀들을 형성하고, 상기 관통 홀들에 채널 패턴과, 게이트 유전막을 포함하는 제 1 수직 구조체를 형성하고,
    상기 예비 적층 구조체 및 상기 제 1 수직 구조체 상에 캡핑막을 형성하고,
    상기 캡핑막과 예비 적층 구조체를 관통하고 일 수평 방향으로 연장되는 트랜치들을 형성하고,
    상기 트랜치들을 통해 상기 예비 적층 구조체와 희생 예비 적층 구조체의 희생막들을 제거하여, 상기 층간 절연막들 사이에 층간 스페이스를 형성하고,
    상기 층간 스페이스에 노출된 상기 층간 절연막의 표면에 블로킹막을 형성하고,
    상기 층간 스페이스를 채우는 도전막을 형성하고,
    상기 트랜치들 내에 제 2 수직 구조체들을 형성하고,
    상기 캡핑막을 관통하여 상기 채널 패턴을 노출하는 제 1 비아를 형성하고, 상기 제 1 패드 영역과 상기 제 2 패드 영역의 상기 절연막과 상기 캡핑막을 관통하는 제 2 비아를 형성하고,
    상기 제 1 비아를 통해 상기 채널 패턴과 전기적으로 연결되는 제1 콘택 전극과, 상기 제 2 비아를 통해 상기 제 1 패드 영역과 상기 제 2 패드 영역에서 상기 상부 예비 적층 구조체와 상기 하부 예비 적층 구조체의 일 끝단들과 전기적으로 연결되는 제2 콘택 전극을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 트랜치들은 상기 셀 영역에서 상기 제 1 패드 영역, 상기 희생 영역, 및 제 2 패드 영역으로 연장 형성되는 것을 포함하는 반도체 소자의 제조방법.
  9. 기판상에 셀 영역, 제 1 패드 영역, 희생 영역, 및 제 2 패드 영역을 정의하고, 상기 기판상에 한 쌍의 층간 절연막과 희생막을 교대로 반복적으로 적층하여 상부 예비 적층 구조체 및 하부 예비 적층 구조체를 갖는 예비 적층 구조체를 형성하고,
    상기 제 2 패드 영역 상의 상기 상부 예비 적층 구조체를 제거하고,
    상기 희생 영역 상의 상기 상부 예비 적층 구조체의 상면 상에 식각 방지 패턴을 형성하고,
    상기 셀 영역의 전체, 상기 제 1 패드 영역의 일부, 상기 희생 영역의 전체, 및 상기 제 2 패드 영역의 일부를 덮는 제 1 마스크들을 형성하고,
    상기 제 1 마스크들에 덮이지 않은 제1 쌍의 희생막과 그 하부의 층간 절연막을 제거하여 제1 패턴들을 형성하고,
    상기 제 1 마스크들의 측면을 축소하여 상기 제 1 패드 영역과 상기 제 2 패드 영역 상에서 상기 제1 패턴들의 각각 일 끝단 들을 노출시키고,
    상기 제 1 패턴들의 하부에 노출된 제2 쌍의 상기 희생막과 상기 층간 절연막을 제거하여 제 2 패턴들을 형성하되, 상기 제 1 패드 영역과 제 2 패드 영역에서, 상기 제 1 패턴과 제 2 패턴들의 일 끝 단들이 계단 모양이 되도록 하고 및 다시 상기 제 1 패턴들의 일 끝단 들을 노출하는 계단 형성 공정을 수행하고,
    상기 계단 형성 공정을 반복적으로 수행하여, 상기 제 1 패드 영역에서 상기 상부 예비 적층 구조체에 포함되고 한쌍의 희생막과 층간 절연막을 포함하는 패턴들의 일 끝단들을 계단 모양으로 형성하고, 상기 제 2 패드영역에서 상기 하부 예비 적층 구조체에 포함되고 한 쌍의 희생막과 층간 절연막을 포함하는 패턴들의 일 끝단들을 계단 모양으로 형성하고, 상기 희생 영역에는 상기 상부 예비 적층 구조체와 분리되고 한쌍의 희생막과 층간 절연막을 포함하는 패턴들의 일 측면이 수직으로 정렬된 희생 예비 적층 구조체를 형성하는 단계를 포함하는 반도체 소자 제조방법.
  10. 제 9 항에 있어서,
    상기 식각 방지 패턴은 폴리 실리콘을 포함하는 반도체 소자의 제조방법.
  11. 차례로 배치되는 셀 영역, 제1 패드 영역, 희생 영역 및 제2 패드 영역을 포함하는 기판;
    상기 셀 영역, 상기 제1 패드 영역, 상기 희생 영역 및 상기 제2 패드 영역에 배치되는 하부 적층 구조체;
    상기 셀 영역 및 상기 제1 패드 영역의 상기 하부 적층 구조체 상에 배치되는 상부 적층 구조체; 및
    상기 희생 영역의 상기 하부 적층 구조체 상에 배치되는 희생 적층 구조체를 포함하되,
    상기 하부 적층 구조체, 상기 상부 적층 구조체 및 상기 희생 적층 구조체는 교대로 반복적으로 적층되는 층간 절연막들 및 도전막들을 포함하고,
    상기 하부 적층 구조체의 일측은 상기 제2 패드 영역에서 계단 모양이고,
    상기 상부 적층 구조체의 일측은 상기 제1 패드 영역에서 계단 모양이고,
    상기 희생 적층 구조체의 일측은 상기 희생 영역에서 계단 모양인 반도체 소자.
  12. 제 11 항에 있어서,
    상기 희생 영역에서 계단 모양인 상기 희생 적층 구조체의 상기 일측과 상기 제1 패드 영역에서 계단 모양인 상기 상부 적층 구조체의 상기 일측은 서로 마주보는 반도체 소자.
  13. 제 11 항에 있어서,
    상기 희생 적층 구조체의 도전막들의 적층된 개수는 상기 하부 적층 구조체의 도전막들의 적층된 개수 보다 적은 반도체 소자.
  14. 제 11 항에 있어서,
    상기 희생 적층 구조체의 적층된 도전막들의 개수는 상기 상부 적층 구조체의 적층된 도전막들의 개수 보다 적은 반도체 소자.
  15. 제 11 항에 있어서,
    상기 하부 적층 구조체의 도전막들은 상기 셀 영역으로부터 상기 제1 패드 영역, 상기 희생 영역 및 상기 제2 패드 영역까지 연장되어, 상기 제2 패드 영역에서 계단 모양으로 형성되는 끝 부분들을 갖고,
    상기 상부 적층 구조체의 도전막들은 상기 셀 영역으로부터 상기 제1 패드 영역까지 연장되어, 상기 제1 패드 영역에서 계단 모양으로 형성되는 끝 부분들을 갖고,
    상기 희생 적층 구조체의 도전막들은 상기 상부 적층 구조체의 도전막들과 마주보는 플로팅 패턴들인 반도체 소자.
  16. 제 15 항에 있어서,
    상기 제1 패드 영역에서의 상기 상부 적층 구조체의 상기 도전막들의 끝 부분들은 상기 제1 패드 영역에서 상기 희생 영역을 향하는 방향으로 낮아지는 계단 모양으로 형성되고,
    상기 희생 영역에서의 상기 희생 적층 구조체의 상기 도전막들의 끝 부분들은 상기 희생 영역에서 상기 제1 패드 영역을 향하는 방향으로 낮아지는 계단 모양으로 형성되는 반도체 소자.
  17. 제 16 항에 있어서,
    상기 제2 패드 영역에서의 상기 하부 적층 구조체의 상기 도전막들의 끝 부분들은 상기 희생 영역으로부터 멀어지는 방향으로 낮아지는 계단 모양으로 형성되는 반도체 소자.
  18. 차례로 배치되는 셀 영역, 제1 패드 영역, 희생 영역 및 제2 패드 영역을 포함하는 기판;
    상기 셀 영역, 상기 제1 패드 영역, 상기 희생 영역 및 상기 제2 패드 영역에 배치되는 하부 적층 구조체;
    상기 셀 영역 및 상기 제1 패드 영역의 상기 하부 적층 구조체 상에 배치되는 상부 적층 구조체; 및
    상기 희생 영역의 상기 하부 적층 구조체 상에 배치되는 희생 적층 구조체를 포함하되,
    상기 하부 적층 구조체, 상기 상부 적층 구조체 및 상기 희생 적층 구조체는 교대로 반복적으로 적층되는 층간 절연막들 및 도전막들을 포함하고,
    상기 희생 적층 구조체의 일측에 위치하는 도전막들의 끝 부분들은 계단 모양으로 형성되고,
    상기 희생 적층 구조체의 타측에 위치하는 도전막들의 끝 부분들은 수직 정렬되는 반도체 소자.
  19. 제 18 항에 있어서,
    상기 희생 적층 구조체의 일측에 위치하는 상기 도전막들의 상기 끝 부분들은 상기 희생 영역에서 상기 제1 패드 영역을 향하는 방향으로 낮아지는 계단 모양인 반도체 소자.
  20. 제 18 항에 있어서,
    상기 제2 패드 영역에서의 상기 하부 적층 구조체의 도전막들은 상기 희생 영역으로부터 멀어지는 방향으로 낮아지는 계단 모양으로 형성되는 끝 부분들을 갖고,
    상기 제1 패드 영역에서의 상기 상부 적층 구조체의 도전막들은 상기 제1 패드 영역에서 상기 희생 영역을 향하는 방향으로 낮아지는 계단 모양으로 형성되는 끝 부분들을 갖는 반도체 소자.

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