KR20110078490A - 3차원 구조를 가지는 플래시 메모리 및 이의 제조방법 - Google Patents

3차원 구조를 가지는 플래시 메모리 및 이의 제조방법 Download PDF

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이승백
오슬기
이준혁
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한양대학교 산학협력단
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Abstract

높은 집적도를 획득할 수 있는 3차원 구조를 가지는 플래시 메모리 및 이의 제조방법이 개시된다. 워드라인과 연결되는 컨택 영역은 셀 영역으로부터 제1 방향으로 신장되게 형성된다. 컨택 영역을 구성하는 다수의 단차막들은 제1 방향과 다른 제2 방향으로 단차를 가지고 형성된다.
플래시 메모리, 3차원 구조, BiCS

Description

3차원 구조를 가지는 플래시 메모리 및 이의 제조방법{Flash Memory of having 3-Dimensional Structure and Method of manufacturing the same}
본 발명은 플래시 메모리에 관한 것으로, 더욱 상세하게는 3차원 구조를 가지는 플래시 메모리 및 이의 제조방법에 관한 것이다.
플래시 메모리는 대표적인 비휘발성 메모리 소자로서 전하의 트랩 및 소거 동작에 의해 상태를 변화시키는 기본적인 동작 메커니즘을 취한다. 최근에는 단위 셀에 대한 비례-축소 및 멀티비트를 구현할 수 있는 소자 구조의 연구를 통해 집적도를 향상하는 기술이 개발되고 있다.
특히, 비례-축소를 통해 플래시 메모리의 집적도를 향상하는 기술은 단채널 효과, 펀치스루 현상, 센싱 전류의 마진 부족 현상을 일으킨다. 이는 단위 셀의 채널의 길이가 짧아짐에 따른 당연한 현상이라 할 것이다. 이러한 문제점을 극복하기 위해 플래시 메모리의 구조를 3차원으로 구현하는 기술이 개발된다.
도 1은 종래 기술에 따른 플래시 메모리의 구조를 설명하기 위한 사시도이다.
도 1을 참조하면, 종래 기술에 따른 플래시 메모리는 셀 영역(100)과 컨택 영역(200)으로 구분된다.
셀 영역(100)은 순차적으로 적층된 전극막(121, 123, 125, 127)과 절연막(110, 112, 114, 116)을 가진다. 게이트 구조물(130)은 적층된 전극막(121, 123, 125, 127)과 절연막(110, 112, 114, 116)을 관통하여 형성된다. 게이트 구조물(130)은 중심부에 다결정 실리콘이 형성되고, 외주면을 향하여 ONO(Oxide-Nitride-Oxide) 구조가 형성된다. 즉, 다결정 실리콘 외부에는 터널링 산화막, 전하 트랩층 및 블로킹 절연막이 순차적으로 배치된다. ONO 구조에 의해 둘러싸이는 다결정 실리콘은 플래시 메모리의 셀 트랜지스터에서 액티브 영역 또는 채널 영역으로 동작한다.
다수의 적층된 전극막(121, 123, 125, 127)과 절연막(110, 112, 114, 116)의 상부에는 선택 트랜지스트들(140)이 배치된다. 상기 선택 트랜지스터(140)는 제1 방향으로 신장된 선택 전극막(142)을 포함한다. 상기 선택 전극막(142)은 제2 방향으로 인접한 선택 전극막과 분리된 상태로 배치된다. 또한, 게이트 구조물(144)은 선택 전극막(142)을 관통하고, 이는 전극막(121, 123, 125, 127)과 절연막(110, 112, 114, 116)을 관통하는 게이트 구조물(130)과 전기적으로 연결된다. 다만, 선택 전극막(142)을 관통하는 게이트 구조물(144)은 다결정 실리콘과 게이트 산화막으로만 구성된다. 따라서, 선택 전극막(142)을 관통하는 게이트 구조물(144)의 다결정 실리콘은 반도체의 액티브 영역 또는 채널 영역으로 동작하고, 선택 전극막(142)은 게이트 전극으로 동작한다. 또한, 선택 전극막(142)을 관통하는 게이트 구조물(144) 상부에는 비트 라인들(150)이 배치된다. 비트 라인들(150)은 제2 방향 으로 신장되어 형성되며, 제1 방향으로는 인접한 비트 라인과 분리된다.
컨택 영역(200)은 셀 영역(100)과 접속되어 형성되며, 셀 영역(100)의 전극막(121, 123, 125, 127) 및 절연막(110, 112, 114, 116)과 일체화된 적층구조로 형성된다. 즉, 전극막(121, 123, 125, 127) 및 절연막(110, 112, 114, 116)은 셀 영역(100)을 가로질러 컨택 영역(200)까지 신장된다. 또한, 전극막(121, 123, 125, 127) 및 절연막들(110, 112, 114, 116)은 상부로 진행될수록 그 면적이 줄어드는 형상의 단차를 가지게 된다. 다만, 상기 도 1의 제1 절연막(110)과 제1 전극막(121)은 동일한 프로파일을 가지고, 나머지 전극막과 이에 대응하는 절연막도 상호간에 동일한 프로파일을 가진다.
컨택 영역(200)의 일측은 셀 영역(100)의 전극막(121, 123, 125, 127) 및 절연막(110, 112, 114, 116)과 일체화되어 있으므로 상기 셀 영역(100)과 연결되고, 컨택 영역(200)의 타측은 높이에 따라 단차를 가지고, 외부에 대해 전극막(121, 123, 125, 127)의 일부를 노출시키는 구조를 가진다.
도시되지는 아니하였으나, 전극막, 절연막 또는 외부로 개방된 구조물의 상부에는 층간 절연막(미도시)이 전체적으로 도포된다. 컨택 영역(200)에서 돌출된 전극막(121, 123, 125, 127)은 플러그(210)와 연결된다. 상기 플러그(210)는 도포된 층간 절연막을 관통하여 형성된다. 또한, 상기 플러그(210)의 상부는 워드 라인(220)과 연결된다. 상기 워드 라인(220)은 제1 방향으로 신장되고, 제2 방향으로는 서로 이격되게 형성된다.
상술한 종래기술은 전형적인 BiCS(Bit-Cost Scalable) 구조이다. 상기 구조 는 워드 라인(220)과 접촉하는 플러그(210)를 단차를 가진 다수의 전극막(121, 123, 125, 127) 상부에 형성한다. 전극막(110, 112, 114, 116)은 포토레지스트의 도포와 식각, 잔류하는 포토레지스트에 대한 스케일 축소 공정에 의해 패턴을 전사하는 기술적 구성을 취한다. 다만, 컨택 영역(200)을 이루는 전극막들(121, 123, 125, 127)은 셀 영역(100)으로부터 신장되는 방향과 평행하게 단차를 가진다. 즉, 셀 영역(100)에서 돌출된 전극막은 컨택 영역(200)의 전극층으로 신장되고, 신장된 방향으로 하부 또는 상부에 배치된 다른 전극막들(121, 123, 125, 127)과 단차를 형성하는 구조를 가진다.
특히, 워드 라인(220)과 전극막(121, 123, 125, 127) 사이에 배치되는 플러그(210)가 상호간에 단락되지 않도록 하기 위해서는 소정의 단차가 하단으로 갈수록 이루어져야한다. 따라서, 전극막들(121, 123, 125, 127)도 구조물의 하단으로 갈수록 넓어지는 양상을 가지게 된다.
따라서, 플래시 메모리의 제어 게이트로 동작하는 전극막(121, 123, 125, 127)의 수가 증가하는 경우, 전체적인 메모리의 면적은 매우 크게 증가하며, 직접도에 손실을 유발하게 된다.
상술한 문제점을 해결하기 위한 본 발명의 제1 목적은 3차원 구조를 가지고 높은 집적도를 구현할 수 있는 플래시 메모리를 제공하는데 있다.
또한, 본 발명의 제2 목적은 상기 제1 목적을 달성하기 위한 플래시 메모리의 제조방법을 제공하는데 있다.
상기 제1 목적을 달성하기 위한 본 발명은, 번갈아가며 형성된 절연막과 전극막을 가지고, 절연막과 전극막을 관통하는 다층 플러그를 가지는 셀 영역; 및 상기 셀 영역으로부터 제1 방향으로 신장되고, 상기 제1 방향에 수직한 제2 방향으로 단차를 가지는 컨택 영역을 포함하는 플래시 메모리를 제공한다.
또한, 본 발명의 상기 제1 목적은, 셀 트랜지스터가 구비된 셀 영역과 연결되고, 워드라인에 전기적으로 연결되는 컨택 영역을 가지는 플래시 메모리에 있어서, 상기 셀 영역과 상기 컨택 영역의 배치방향과 다른 방향으로 형성된 단차를 가지는 다수의 단차막이 포함된 컨택 영역을 가지는 플래시 메모리의 제공을 통해서도 달성된다.
상기 제2 목적을 달성하기 위한 본 발명은, 절연막 및 전극막을 순차적으로 적층하고, 상기 절연막 및 전극막을 관통하는 다층 플러그를 형성하는 단계; 최상층의 상기 전극막 상부에 선택 절연막 및 선택 도전막을 형성하고 상기 선택 절연막 및 선택 도전막을 관통하고 상기 다층 플러그에 전기적으로 연결되는 스트링 플 러그를 형성하는 단계; 상기 선택 절연막 및 선택 도전막에 대한 선택적 식각을 통해 스트링 선택 영역을 형성하여, 셀 영역과 제1 방향으로 신장된 컨택 영역을 정의하는 단계; 및 상기 컨택 영역에 대한 순차적 패턴 전사를 통해 상기 제1 방향에 수직한 제2 방향의 단차를 가지는 다수의 단차막들을 형성하는 단계를 포함하는 플래시 메모리의 제조방법을 제공한다.
상술한 본 발명에 따르면, 워드라인과 연결되는 컨택 영역의 단차는 컨택 영역이 셀 영역으로부터 신장된 방향과 다른 방향으로 형성된다. 즉, 컨택 영역이 신장되는 제1 방향과 실질적으로 수직인 제2 방향으로 단차가 형성되는 구조를 가진다. 또한, 다수의 단차그룹들을 형성하여, 복잡한 컨택을 효율적으로 수행할 수 있다. 이를 통해 소자의 고집적화가 가능해진다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
제1 실시예
도 2는 본 발명의 제1 실시예에 따른 플래시 메모리를 도시한 사시도이다.
도 2를 참조하면, 본 실시예에 따른 플래시 메모리는 셀 영역(300), 컨택 영역(400), 비트라인 배선영역(500) 및 워드라인 배선영역(600)을 가진다.
셀 영역(100)은 플래시 메모리의 셀 트랜지스터들로 구성된다. 셀 트랜지스터들을 구성하기 위해 다수의 절연막들(310, 312, 314, 316), 전극막들(321, 323, 325, 327) 및 상기 절연막들(310, 312, 314, 316)과 전극막들(321, 323, 325, 327)을 관통하는 다층 플러그(330)가 구비된다.
상기 절연막(310, 312, 314, 316)은 절연성 재질이라면 어느 것이나 가능할 것이다. 또한, 전극막(321, 323, 325, 327)은 도전성 재질이라면 어느 것이나 가능할 것이나, 금속성의 재질로 구성함이 바람직하다.
먼저, 다수의 절연막들(310, 312, 314, 316)과 전극막들(321, 323, 325, 327)은 상호간에 번갈아 적층된 구조를 가지며, 하나의 절연막과 하나의 전극막은 쌍을 이루어 구비된다. 따라서, 제1 절연막(310) 상부에는 상기 제1 절연막(310)과 동일한 프로파일을 가지는 제1 전극막(321)이 구비되며, 제1 전극막(321) 상부에는 제2 절연막(312)과 제2 전극막(323)이 쌍을 이루면서 배치된다. 절연막(310, 312, 314, 316)과 전극막(321, 323, 325, 327)의 쌍은 순차적으로 구비되며, 적층되는 절연막(310, 312, 314, 316)과 전극막(321, 323, 325, 327)의 쌍의 개수는 원하는 저장용량에 따라 임의대로 결정된다.
구비된 절연막(310, 312, 314, 316)과 전극막(321, 323, 325, 327)의 쌍을 관통하여 다층 플러그(330)가 구비된다. 상기 다층 플러그(330)는 중심으로부터 외주면을 향하여, 다결정 실리콘 및 ONO 구조를 가진다. 따라서, 다층 플러그(330)의 중심부위에는 다결정 실리콘이 배치되고, 외곽영역에는 ONO 구조가 형성된다. 따라서, 다층 플러그(330)의 중심에 배치되는 다결정 실리콘은 셀 트랜지스터의 액티브 영역 또는 채널 영역으로 기능하며, 외곽에 배치된 ONO 구조에 의해 전하의 트랩 및 소거 동작이 일어난다. 또한, 전극막(321, 323, 325, 327)은 제어 게이트로 기능하게 된다.
컨택 영역(400)은 제1 방향으로 신장되고, 다수개의 단차막들(430, 440, 450, 460)을 가진다. 각각의 단차막(430, 440, 450, 460)은 절연막(310, 312, 314, 316)과 전극막(321, 323, 325, 327)이 쌍으로 구비된 형태이며, 상기 제1 방향과 다른 제2 방향으로 단차를 가지고 형성된다. 특히 상기 제2 방향은 상기 제1 방향에 수직임이 바람직하다.
즉, 컨택 영역(400)의 단차막(430, 440, 450, 460)은 상호 동일한 프로파일 을 가지는 한쌍의 절연막(310, 312, 314, 316)과 전극막(321, 323, 325, 327)으로 구성되고, 상기 셀 영역(300)으로부터 제1 방향으로 신장되게 형성되며, 각각의 절연막(310, 312, 314, 316)과 전극막(321, 323, 325, 327)은 쌍을 이루면서 상호간에 제2 방향으로 단차를 이루며 형성된다.
예컨대, 제1 단차막(430)을 구성하는 제1 절연막(310)과 제1 전극막(321)은 서로 동일한 프로파일을 가진다.
제1 단차막(430) 상부에는 제2 단차막(440)이 구비된다. 상기 제2 단차막(440)은 제1 단차막에 비해 사이즈가 축소된 형상을 가지고, 제1 단차막(430)의 상부 표면의 일부가 노출되도록 단차를 형성한다. 또한, 제2 단차막(440)은 서로 동일한 프로파일을 가지는 제2 절연막(312)과 제2 전극막(323)으로 구성된다. 상술한 제2 단차막(440)의 구성은 제3 단차막(450) 및 제4 단차막(460)에 동일하게 적용된다. 또한, 실시의 형태에 따라, 단차막은 그 이상으로 구비될 수 있음은 당업자에게 자명한 사항이라 할 것이다.
본 실시예에서 개시되는 단차막들(430, 440, 450, 460)은 셀 영역(300)의 절연막(310, 312, 314, 316) 및 전극막(321, 323, 325, 327)과 일체화된 형상으로 구비되고, 셀 영역(300)으로부터 신장된 방향에 비해 수직으로 단차를 가지도록 형성된다. 즉, 컨택 영역(400)이 셀 영역(300)으로부터 제1 방향으로 신장된 경우, 컨택 영역(400)을 구성하는 단차막들(430, 440, 450, 460)은 이에 수직한 제2 방향으로 순차적인 단차를 가지도록 구성된다. 따라서, 컨택 영역(400)의 단차막들(430, 440, 450, 460)이 셀 영역(300)과 접하는 영역은 상부로 갈수록 줄어드는 양상을 가진다.
셀 영역(300)의 상부에는 비트라인 배선영역(500)이 구비된다.
상기 비트라인 배선영역(500)은 스트링 선택 영역(510) 및 비트 라인(530)으로 구성된다.
상기 스트링 선택 영역(510)은 선택 절연막(511), 선택 도전막(513) 및 스트링 플러그(515)로 구성된다.
셀 영역(300) 상부에는 선택 절연막(511)이 구비되고, 선택 절연막(511) 상부에는 선택 도전막(513)이 구비된다. 상기 선택 절연막(513)은 셀 영역(300)의 최상층에 구비된 도전막(327)과 선택 도전막(513) 사이의 전기적 절연을 실현하는데 사용된다. 또한, 상기 선택 도전막(513)은 선택 절연막(511)과 동일한 프로파일을 가질 수 있다.
스트링 플러그(515)는 선택 절연막(511)과 선택 도전막(513)을 관통하여 형성되며, 중심에는 다결정 실리콘이 구비되고, 외곽영역에는 게이트 절연막이 구비된다. 이를 통해 다결정 실리콘은 스트링 선택 트랜지스터의 액티브 영역 또는 채널 영역으로 동작하며, 선택 도전막(513)은 게이트 전극으로 작용하게 된다. 또한, 상기 스트링 플러그(515)는 셀 영역(300)을 관통하여 형성되는 다층 플러그(330)와 연결된다. 특히, 스트링 플러그(515)의 중심부위에 형성된 다결정 실리콘은 다층 플러그(330)의 중심부위에 형성된 다결정 실리콘과 전기적으로 연결된다. 상기 스트링 플러그(515)는 층간 절연막(미도시)을 관통하여 비트 라인(530)과 연결된다.
상기 비트 라인(530)은 제2 방향으로 신장된 형상을 가지며, 제1 방향으로 인접한 비트 라인과 이격되어 배치된다. 상기 비트 라인(530)은 스트링 플러그(515)와 전기적으로 연결되며, 특히, 스트링 플러그(515)를 구성하는 다결정 실리콘과 전기적으로 연결된다.
워드라인 배선영역(600)은 비아 플러그들(610)과 워드라인들(630)로 구성된다.
상기 비아 플러그들(610)은 층간 절연막을 관통하고, 컨택 영역(400)을 구성하는 단차막(430, 440, 450, 460)과 연결된다. 특히, 각각의 비아 플러그(610)는 단차막(430, 440, 450, 460)을 구성하는 전극막(321, 323, 325, 327)의 노출된 부위 상에 구비된다. 따라서, 비아 플러그들(610)은 제2 방향으로 이격되어 배치되며, 상부는 워드라인(630)에 연결된다.
워드라인(630)은 각각의 비아 플러그(610)와 전기적으로 연결되며, 제1 방향으로 신장된 양상을 가진다. 또한, 제2 방향으로는 인접한 워드라인(630)과 소정의 간격으로 이격되어 배치된다.
상기 도 2에서 제1 절연막(310) 하부에는 다른 막질이 개재되어 플래시 메모리의 동작을 원활하게 할 수 있다. 예컨대, 제1 절연막(310) 하부에는 별도의 트랜지스터가 구성되어 다층 플러그(330)로부터 전달되는 전기적 신호를 온/오프 제어할 수 있다.
또한, 상기 도 2에서 셀 영역(300) 및 컨택 영역(400)은 트렌치(650)를 통해 양분되는 구조를 가진다. 트렌치(650)는 층간 절연막으로 매립됨이 바람직하다. 상기 트렌치(650)는 다수의 절연막(310, 312, 324, 326) 및 전극막(321, 323, 325, 327)을 양분하는 양상을 가진다.
도 3 내지 도 9는 본 실시예에 따라 상기 도 2에 도시된 플래시 메모리의 제조방법을 설명하기 위한 사시도들이다.
도 3을 참조하면, 기판 상에 순차적으로 절연막(310, 312, 314, 316) 및 전극막들(321, 323, 325, 327)을 순차적으로 적층한다. 이어서, 적층된 절연막들(310, 312, 314, 316) 및 전극막들(321, 323, 325, 327)에 다수의 홀을 형성하고, 홀을 매립하는 다층 플러그를 형성한다. 상기 다층 플러그는 홀의 측벽으로부터 ONO의 형성 및 다결정 실리콘의 매립으로 구현된다.
계속해서, 전극막의 최상부에 선택 절연막(511) 및 선택 전극막(513)을 형성한다. 또한, 선택 절연막(511) 및 선택 전극막(513)에 홀을 형성하여 홀을 통해 기 형성된 다층 플러그의 표면이 개방되도록 한다. 개방된 홀에 게이트 절연막 및 다결정 실리콘을 매립하여 선택 플러그(515)를 형성한다. 상기 선택 플러그(515)는 기 형성된 다층 플러그와 전기적으로 연결된다. 또한, 실시의 형태에 따라 상기 선택 전극막(514)의 상부에 별도의 보호막(514)를 형성할 수 있다. 상기 보호막(514)은 절연성을 가진 물질이라면 어느 것이나 바람직할 것이나, 실리콘 산화물이 바람직하다.
도 4를 참조하면, 포토레지스트를 도포하고, 패터닝을 통해 스트링 선택 영역(510) 이외의 포토레지스트를 제거한다. 계속해서, 잔류하는 포토레지스트 패턴을 식각마스크로 이용하여 선택 절연막(511) 및 선택 전극막(513)의 일부를 제거한다. 상기 선택 절연막(511) 및 선택 전극막(513)의 제거는 제1 방향으로 신장된 스 트링 선택 영역(510)이 인접하는 스트링 선택 영역과 제2 방향으로 분리되도록 한다. 상술한 식각과정을 통해 컨택 영역(400)의 최상층에 배치되는 전극막의 일부가 개방되고, 셀 영역(300)과 컨택 영역(400)이 구획된다.
또한, 실시의 형태에 따라서, 분리된 스트링 선택 영역(510)의 형성과 함께, 상기 도 4에 도시된 구조물을 양분하여 기판의 일부가 오픈되는 트렌치를 형성할 수 있다. 트렌치의 형성을 통해 셀 영역(300) 및 컨택 영역(400)은 양분된다.
도 5를 참조하면, 도 4에 형성된 포토레지스트 패턴을 제거한다.
이어서, 셀 영역(300)을 덮는 하드 마스크층(10)을 형성하고, 상기 하드 마스크층(10) 상부에 포토레지스트를 도포하고, 통상적인 패터닝 또는 포토레지스트 축소 공정에 의해 제1 포토레지스트 패턴(11)을 형성한다. 특히, 포토레지스트 축소 공정은 포토레지스트 쉬링크(photoresist shrink) 또는 포토레지스트 슬리밍(photoresist sliming)이라 지칭되는 것으로, 기형성된 포토레지스트의 크기를 감축하는 것이다. 포토레지스트에 대한 축소는 반응성 플라즈마 가스에 노출하는 것에 의해 달성된다. 다만, 반응성 플라즈마 가스는 포토레지스트 패턴의 조성에 따라 달리 선택될 수 있다.
계속해서 형성된 제1 포토레지스트 패턴(11) 및 하드 마스크층(10)을 식각마스크로 이용하여 컨택 영역(400)의 제4 전극막(327)에 대한 식각을 수행한다. 식각에 의해 제4 전극막(327)은 제1 포토레지스트 패턴(11)과 동일한 프로파일을 가지게 되고, 제4 전극막(11) 하부의 제4 절연막(316) 표면의 일부는 노출된다.
이어서, 노출된 제4 절연막(316) 표면의 일부에 대한 식각을 수행하여 제4 절연막(316) 하부의 제3 전극막(325)의 일부 표면을 노출시킨다. 이를 통하여 제4 전극막(327) 및 제4 절연막(316)은 제1 포토레지스트 패턴(11)과 동일한 프로파일을 가지게 되고, 제3 전극막(325)의 표면 일부는 노출된다.
또한, 상기 도 5에서는 제4 전극막의 상부에 형성된 스트링 선택 영역(510)은 용이한 설명을 위해 도면에서 생략된다. 이는 설명되는 도 5 내지 도 9까지의 제조공정에서 스트링 선택 영역(510)의 양상은 변하지 않기 때문이다. 따라서, 도 5 내지 도 8까지의 내용의 설명에서 스트링 선택 영역(510)의 도시 및 서술은 생략된다.
도 6을 참조하면, 제1 포토레지스트 패턴(11)에 대한 축소공정 또는 새로운 포토리소그래피 공정을 실시하여 제2 포토레지스트 패턴(12)을 형성한다. 상기 제2 포토레지스트 패턴(12)은 제1 포토레지스트 패턴(11)에 비해 제2 방향으로 축소된 양상을 가진다. 제2 포토레지스트 패턴(12)의 형성에 의해 제4 전극막(327)의 표면 일부는 노출된다. 이어서, 제2 포토레지스트 패턴(12)을 식각마스크로 하여 노출된 제3 전극막(325) 및 제4 전극막(327)에 대한 식각을 수행한다. 따라서, 제4 전극막(327)은 제2 포토레지스트 패턴(12)과 동일한 프로파일을 가지게되고, 제4 절연막(316)은 식각없이 잔류하게 된다. 잔류하는 제4 절연막(316)은 노출된 제3 전극막(325)의 식각마스크로 작용한다. 따라서, 제3 전극막(325)이 식각되더라도 상기 제3 전극막(325)은 제4 절연막(316)과 동일한 프로파일을 가진다. 즉, 제3 전극막(325)은 제1 포토레지스트 패턴(11)과 동일한 프로파일을 가진다. 또한, 제3 전극막(325) 하부의 제3 절연막(314)의 일부 표면은 노출된다.
계속해서 식각에 의해 노출된 제4 절연막(316) 및 제3 절연막(314)에 대해 제2 포토레지스트 패턴(12) 및 제3 전극막(314)을 식각마스크로 하여 식각을 수행한다. 이를 통해 제4 절연막(316)은 제2 포토레지스트 패턴(12)과 동일한 프로파일을 가지며, 제3 절연막(314)은 제1 포토레지스트 패턴(11)과 동일한 프로파일을 가진다.
즉, 상기 도 6의 공정에 의해 제3 전극막(325) 및 제3 절연막(314)은 제1 포토레지스트 패턴(11)과 동일한 프로파일을 가지며, 제4 전극막(327) 및 제4 절연막(316)은 제2 포토레지스트 패턴(12)과 동일한 프로파일을 가진다. 이는 식각에 의해 제1 포토레지스트 패턴(11)이 하부의 막질로 전사되며, 새로이 생성된 포토레지스트 패턴은 최상층의 막질에 전사됨을 의미한다.
도 7을 참조하면, 제2 포토레지스트 패턴에 대한 축소공정 또는 새로운 포토리소그래피 공정을 실시하여 제3 포토레지스트 패턴(13)을 형성한다.
제3 포토레지스트 패턴(13)의 형성에 의해 제4 전극막(327)의 표면 일부는 노출된다. 이어서, 제3 포토레지스트 패턴(13)을 식각마스크로 하여 노출된 제2 전극막(323), 제3 전극막(325) 및 제4 전극막(327)에 대한 식각을 수행한다. 따라서, 제4 전극막(327)은 제3 포토레지스트 패턴(13)과 동일한 프로파일을 가지게되고, 제4 절연막(316)은 식각없이 잔류하게 된다. 잔류하는 제4 절연막(316)은 노출된 제3 전극막(325)의 식각마스크로 작용한다. 따라서, 제3 전극막(325)이 식각되더라도 상기 제3 전극막(325)은 제4 절연막(316)과 동일한 프로파일을 가진다. 즉, 제3 전극막(325)은 제2 포토레지스트 패턴(12)과 동일한 프로파일을 가진다. 또한, 제3 전극막(325) 하부의 제3 절연막(314)의 일부 표면은 노출된다. 이외에 제2 전극막(323)의 식각에 의해 제2 전극막(323) 하부의 제2 절연막(312)의 일부는 노출된다.
계속해서 식각에 의해 노출된 제4 절연막(316), 제3 절연막(314) 및 제2 절연막(312)에 대해 제3 포토레지스트 패턴(13),제3 전극막(325) 및 제2 전극막(323)을 식각마스크로 하여 식각을 수행한다. 이를 통해 제4 절연막(316)은 제3 포토레지스트 패턴(13)과 동일한 프로파일을 가지며, 제3 절연막(314)은 제2 포토레지스트 패턴(12)과 동일한 프로파일을 가지고, 제3 절연막(312)은 제1 포토레지스트 패턴(11)과 동일한 프로파일을 가진다.
이처럼, 포토레지스트 패턴은 순차적으로 하부의 막질들로 전사된다. 패턴의 전사가 완료되면, 하부로부터 제1 단차막(430), 제2 단차막(440), 제3 단차막(450) 및 제4 단차막(460)이 구비된다. 각각의 단차막은 절연막 및 전극막으로 구성된다. 하나의 단차막을 구성하는 절연막 및 전극막은 동일한 프로파일을 가지며, 각각의 단차막은 상부로 갈수록 전극막의 일부를 노출하는 구성을 가진다. 즉, 상부로 갈수록 면적이 줄어드는 양상을 가진다.
도 8을 참조하면, 도 7에 도시된 구조물에서 포토레지스트 패턴 및 하드 마스크층을 제거한다. 이어서, 구조물의 전체를 매립하는 희생층을 형성한다.
상기 희생층의 상부에는 포토레지스트를 도포하고, 통상의 포토리소그래피 공정을 통해 분리용 포토레지스트 패턴을 형성한다. 상기 분리용 포토레지스트 패턴은 형성된 단차막들을 양분하는 구조로 형성된다.
이어서, 싱기 분리용 포토레지스트 패턴을 식각 마스크로 하여 식각을 수행하여 절연막 및 전극막을 양분한다. 상기의 공정에 의해 도 9에 도시된 구조물이 형성된다.
만일, 도 4에서 설명된 바와 같이 스트링 선택 영역의 형성과 함께 트렌치를 형성하여 구조물을 양분하는 공정이 수행된 경우, 상기 도 7 및 도 8의 제조공정은 요구되지 않는다.
도 10 내지 도 13은 본 발명의 제1 실시예에 따라 상기 도 2에 도시된 플래시 메모리의 다른 제조방법을 설명하기 위한 사시도들이다.
상기 도 3의 제조공정은 도 10에 설명되는 기술적 구성 이전에 동일하게 적용된다. 따라서, 순차적으로 절연막(310, 312, 314, 316) 및 전극막(321, 323, 325, 327)이 형성되고, 이들을 관통하는 다층 플러그(330)가 형성된다. 상기 다층 플러그(330)는 홀의 측벽으로부터 ONO의 형성 및 다결정 실리콘의 매립으로 구현된다.
또한, 전극막의 최상부에 선택 절연막(511) 및 선택 전극막(513)이 형성되고, 선택 절연막(511)과 선택 전극막(513)을 관통하고 다층 플러그와 전기적으로 연결되는 선택 플러그(515)가 형성된다. 또한, 실시의 형태에 따라 상기 선택 전극막(514)의 상부에 별도의 보호막(514)를 형성할 수 있다. 상기 보호막(514)은 절연성을 가진 물질이라면 어느 것이나 바람직할 것이나, 실리콘 산화물이 바람직하다.
계속해서 도 10을 참조하면, 통상의 포토리소그래피 공정을 통해 포토레지스트 패턴을 형성하고, 형성된 포토레지스트 패턴을 식각 마스크로 사용하여 식각공 정을 수행한다. 식각공정의 수행을 통해 선택 절연막(511) 및 선택 전극막(513)의 일부는 제거된다. 선택 절연막(511) 및 선택 전극막(513)이 제거된 영역은 컨택 영역(400)으로 정의되며, 나머지 영역은 셀 영역(300)으로 정의된다. 즉, 상기 도 10의 과정을 통해 컨택 영역(400)과 셀 영역(300)이 정의된다.
도 11을 참조하면, 상기 도 10에서 잔류하는 선택 전극막(513)의 상부에 하드 마스크층(30)을 형성한다. 상기 하드 마스크층(30)은 정면으로 노출된 선택 절연막(511) 및 선택 전극막(513)의 측면을 완전히 차폐하고, 선택 전극막(513)의 상부를 덮는 양상으로 형성된다. 이어서, 하드 마스크층(30)의 상부 및 컨택 영역(400)의 상부에 소정의 폭을 가지는 제1 포토레지스트 패턴(40)을 형성한다.
이후에는 식각 및 새로운 포토레지스트 패턴의 형성을 통해 패턴의 전사가 수행된다. 패턴의 전사는 제1 실시예의 도 5 내지 도 7에 설명된 바와 동일하다. 따라서, 용이한 이해와 중복된 기재를 회피하기 위해 패턴의 전사하여 단차를 형성하는 과정은 생략키로 한다.
패턴의 전사, 포토레지스트 패턴 및 하드 마스크층의 제거를 통해 도 12의 구조물이 형성된다.
도 12를 참조하면, 컨택 영역(400)에는 상부로 갈수록 폭이 좁은 다수의 단차막들이 형성된다. 각각의 단차막은 절연막 및 전극막으로 구성되며, 각각의 전극막의 일부는 노출되는 양상을 가진다.
또한, 셀 영역(300)의 상부에는 스트링 선택 영역(510)이 구비된다. 다만, 스트링 선택 영역(510)은 패터닝되지 않은 상태로 일체화된 채 구비된다.
도 13을 참조하면, 통상의 포토리소그래피 공정을 통해 셀 영역(300), 스트링 선택영역(510) 및 컨택 영역(400)을 양분하는 트렌치(650)를 형성한다. 또한, 트렌치(650)에 의해 양분된 영역에는 스트링선택 영역(510)에 대한 선택적 식각을 통해 패턴화된 스트링 선택영역이 형성된다.
이후의 제조공정으로서 도 2의 플래시 메모리를 제조하는 방법은 기존에 알려진 통상의 방법에 의한다. 즉, 도 9 또는 도 13의 구조물에 층간 절연막을 전면 도포하고, 홀의 형성과 매립을 통해 스트링 플러그 및 비아 플러그를 형성한다. 또한, 스트링 플러그는 금속배선 공정을 통해 형성되는 비트라인과 전기적으로 연결되고, 비아 플러그는 워드라인과 전기적으로 연결된다.
제2 실시예
상술한 제1 실시예에 의해 획득되는 플래시 메모리는 컨택 영역의 단자를 이중으로 가지는 구조로도 제작이 가능하다.
도 14는 본 발명의 제2 실시예에 따른 플래시 메모리를 도시한 사시도이다.
도 14를 참조하면, 컨택 영역(700)의 단차막들이 2개의 그룹(710, 720)으로 형성된 것을 제외하고는 상기 도 2에 도시된 바와 동일하다.
즉, 단차막들은 제1 단차그룹(710) 및 제2 단차그룹(720)으로 구성된다.
제2 단차그룹(720)은 컨택 영역(700)의 하단에 배치되고, 제1 방향으로 돌출된 양상을 가진다.
또한, 제1 단차그룹(710)은 제2 단차그룹(720)의 상부에 배치되고, 제2 단 차그룹(720)에 비해 셀 영역에 근접한 양상을 가진다. 즉, 제1 단차그룹(710) 및 제2 단차그룹(720)은 셀 트랜지스터가 형성된 영역으로부터 제1 방향으로 신장되게 형성되며, 하부에 위치한 제2 단차그룹(720)이 상부에 위치한 제1 단차그룹(710)보다 더욱 멀리 배치된다.
따라서, 전체적으로 제1 단차그룹(710)과 제2 단차그룹(720)은 상호간에 제1 방향으로 단차를 가지며, 상부에 배치되는 제1 단차그룹(710)이 전체적으로 제2 단자그룹(720)보다 좁은 면적을 가진다.
또한, 각각의 단차그룹(710, 720)을 구성하는 단차막들(711, 712, 713, 714, 721, 722, 723, 724)은 하나의 단차그룹 내에서는 제1 방향에 수직한 제2 방향으로 단차를 가지도록 구성된다.
도 15 내지 도 19는 본 발명의 제2 실시예에 따라 상기 도 14에 도시된 플래시 메모리의 제조방법을 설명하기 위한 사시도들이다.
도 15를 참조하면, 상기 도 7 또는 도 12에 의해 형성된 구조물이 개시된다. 다만, 기형성된 스트링 선택 영역은 도 15에서 도시되지 않은 상태이다. 이는 당업자의 용이한 이해를 위한 것으로 패턴의 전사가 이중으로 수행될 수 있다는 기술적 내용을 설명하기 위함이다.
도 15에서는 일부의 절연막과 전도막에 대한 패턴의 전사를 통해 제1 단차그룹(710)이 형성된 상태이다. 또한, 제1 단차그룹(710) 하부의 절연막과 전도막은 패턴의 전사가 수행되지 않은 상태이다.
도 16을 참조하면, 도 15에 개시된 구조물에 대해 희생층(731)을 형성한다. 상기 희생층(731)은 전도막에 대해 식각선택비를 가지는 절연물로 구성됨이 바람직하다.
도 17을 참조하면, 희생층(731)의 상부에 하드 마스크층(733)을 형성한다. 상기 하드 마스크층(733)은 컨택 영역(700)의 일부까지 덮도록 형성될 수 있다.
도 18을 참조하면, 하드 마스크층(733)을 식각마스크로 하여 식각을 수행하여 희생층(731)을 제거하고, 제1 단차그룹(710)의 일부를 노출시킨다. 나머지 제1 단차그룹(710)은 하드 마스크층(733)의 하부에 구비된 희생층(731)에 매립된 상태로 잔류하게 된다.
도 19를 참조하면, 노출된 제1 단차그룹(710)의 일부에 대해 패턴 전사가 수행된다. 패턴의 전사는 제1 실시예에서 설명된바와 동일하다. 노출된 제1 단차그룹(710)에 대한 패턴의 전사를 통해 제2 단차그룹(720)이 형성된다.
이를 통해 상호간에 단차를 가지는 다수의 단차그룹을 형성할 수 있다. 즉, 본 실시예에서는 2개의 단차그룹을 형성하는 기술에 대해 설명되었으나, 추후의 공정을 통해 3개 이상의 단차그룹을 형성할 수 있음은 당업자에게 자명한 사항이라 할 것이다. 단차그룹들의 형성 이후의 플러그의 형성 공정 및 배선 공정은 제1 실시예에 설명된 바와 동일하다.
상술한 본 발명의 실시예들에 따르면, 셀 영역 및 컨택 영역이 배치되는 방향과 다른 방향으로 단차를 가진 다수의 단차막들이 컨택 영역에 배치된다. 따라서, 컨택 영역이 배치되는 방향과 동일한 방향을 가지는 도 1의 종래 기술에 비해 높은 집적도를 획득할 수 있다.
도 1은 종래 기술에 따른 플래시 메모리의 구조를 설명하기 위한 사시도이다.
도 2는 본 발명의 제1 실시예에 따른 플래시 메모리를 도시한 사시도이다.
도 3 내지 도 9는 본 실시예에 따라 상기 도 2에 도시된 플래시 메모리의 제조방법을 설명하기 위한 사시도들이다.
도 10 내지 도 13은 본 발명의 제1 실시예에 따라 상기 도 2에 도시된 플래시 메모리의 다른 제조방법을 설명하기 위한 사시도들이다.
도 14는 본 발명의 제2 실시예에 따른 플래시 메모리를 도시한 사시도이다.
도 15 내지 도 19는 본 발명의 제2 실시예에 따라 상기 도 14에 도시된 플래시 메모리의 제조방법을 설명하기 위한 사시도들이다.

Claims (18)

  1. 번갈아가며 형성된 절연막과 전극막을 가지고, 절연막과 전극막을 관통하는 다층 플러그를 가지는 셀 영역; 및
    상기 셀 영역으로부터 제1 방향으로 신장되고, 상기 제1 방향에 수직한 제2 방향으로 단차를 가지는 컨택 영역을 포함하는 플래시 메모리.
  2. 제1항에 있어서, 상기 다층 플러그는 외곽을 향해 ONO(Oxide-Nitride-Oxide) 구조를 가지고, 중심 부위는 다결정 실리콘으로 구성되는 것을 특징으로 하는 플래시 메모리.
  3. 제1항에 있어서, 상기 컨택 영역은 상부로 갈수록 좁은 폭을 가지는 다수개의 단차막들로 구성되는 것을 특징으로 하는 플래시 메모리.
  4. 제3항에 있어서, 상기 단차막은 상기 절연막 및 상기 전극막으로 구성되며, 하나의 단차막을 구성하는 상기 절연막 및 전극막은 동일한 프로파일을 가지는 것을 특징으로 하는 플래시 메모리.
  5. 제1항에 있어서, 상기 플래시 메모리는, 상기 셀 영역의 상부에 비트라인과 전기적 연결을 달성하기 위한 비트라인 배선영역을 더 포함하는 것을 특징으로 하 는 플래시 메모리.
  6. 제5항에 있어서, 상기 비트라인 배선영역은 상기 제1방향으로 신장되고 패턴화된 스트링 선택영역; 및
    상기 스트링 선택영역과 전기적으로 연결된 비트 라인을 포함하는 것을 특징으로 하는 플래시 메모리.
  7. 제1항에 있어서, 상기 컨택 영역은 다수개의 단차 그룹들을 가지고, 각각의 단차그룹은 인접한 단차그룹과 단차를 가지는 것을 특징으로 하는 플래시 메모리.
  8. 제7항에 있어서, 상기 단차 그룹들은 상부로 갈수록 좁은 폭을 가지는 것을 특징으로 하는 플래시 메모리.
  9. 제7항에 있어서, 상기 단차 그룹들은 상기 제1 방향으로 상호간에 단차를 가지고, 하나의 단차 그룹을 형성하는 단차막들은 상기 제2 방향으로 상호간에 단차를 가지는 것을 특징으로 하는 플래시 메모리.
  10. 절연막 및 전극막을 순차적으로 적층하고, 상기 절연막 및 전극막을 관통하는 다층 플러그를 형성하는 단계;
    최상층의 상기 전극막 상부에 선택 절연막 및 선택 도전막을 형성하고 상기 선택 절연막 및 선택 도전막을 관통하고 상기 다층 플러그에 전기적으로 연결되는 스트링 플러그를 형성하는 단계;
    상기 선택 절연막 및 선택 도전막에 대한 선택적 식각을 통해 스트링 선택 영역을 형성하여, 셀 영역과 제1 방향으로 신장된 컨택 영역을 정의하는 단계; 및
    상기 컨택 영역에 대한 순차적 패턴 전사를 통해 상기 제1 방향에 수직한 제2 방향의 단차를 가지는 다수의 단차막들을 형성하는 단계를 포함하는 플래시 메모리의 제조방법.
  11. 제10항에 있어서, 상기 플래시 메모리의 제조방법은 다수의 단차막을 형성하는 단계 이후에, 상기 셀 영역 및 상기 컨택 영역을 양분하는 트렌치를 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리의 제조방법.
  12. 제10항에 있어서, 상기 다층 플러그는 상기 셀 영역에 형성되는 것을 특징으로 하는 플래시 메모리의 제조방법.
  13. 제10항에 있어서, 상기 스트링 선택 영역은 상기 선택적 식각을 통해 상기 제1 방향으로 신장된 패턴으로 형성되는 것을 특징으로 하는 플래시 메모리의 제조방법.
  14. 제13항에 있어서, 상기 셀 영역과 상기 컨택 영역을 정의하는 단계는 상기 셀 영역 및 상기 컨택 영역을 양분하는 트렌치를 형성하는 것을 포함하는 것을 특징으로 하는 플래시 메모리의 제조방법.
  15. 제10항에 있어서, 상기 상기 플래시 메모리의 제조방법은 다수의 단차막을 형성하는 단계 이후에, 상기 스트링 선택 영역에 대한 식각을 통해 상기 제1 방향으로 신장된 패턴화된 스트링 선택 영역을 형성하고, 상기 셀 영역 및 상기 컨택 영역을 양분하는 트렌치를 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리의 제조방법.
  16. 셀 트랜지스터가 구비된 셀 영역과 연결되고, 워드라인에 전기적으로 연결되는 컨택 영역을 가지는 플래시 메모리에 있어서,
    상기 셀 영역과 상기 컨택 영역의 배치방향과 다른 방향으로 형성된 단차를 가지는 다수의 단차막이 포함된 컨택 영역을 가지는 플래시 메모리.
  17. 제16항에 있어서, 상기 컨택 영역은 상기 셀 영역으로부터 제1 방향으로 배치되고, 상기 단차막들은 상기 제1 방향에 수직인 제2 방향으로 단차를 형성하되, 상부로 갈수록 작은 면적을 가지는 것을 특징으로 하는 플래시 메모리.
  18. 제17항에 있어서, 상기 단차막은 절연막 및 전도막으로 구성되며, 하나의 상기 단차막을 구성하는 상기 절연막 및 전도막은 동일한 프로파일을 가지는 것을 특 징으로 하는 플래시 메모리.
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