JP2021536136A - 新規な３ｄ ｎａｎｄメモリデバイス及びその形成方法 - Google Patents

新規な３ｄ ｎａｎｄメモリデバイス及びその形成方法 Download PDF

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Abstract

メモリデバイスでは、第１のチャネル構造、複数の第１のワード線層、及び第１の絶縁層を含む下部メモリセルストリングが基板上に形成される。第１のチャネル構造は基板から延出し、第１のワード線層及び第１の絶縁層を貫通している。下部メモリセルストリング上に基板間コンタクトが形成され、かつ第１のチャネル構造に結合される。基板間コンタクト上に、上部メモリセルストリングが形成される。上部メモリセルストリングは、第２のチャネル構造、複数の第２のワード線、及び第２の絶縁層を含む。第２のチャネル構造は第２のワード線及び第２の絶縁層を貫通し、基板間コンタクト内へと延在し、さらに第２の絶縁層内へと横方向に延在している。第２のチャネル構造のチャネル誘電体領域は、基板間コンタクトよりも上側にある。

Description

集積回路内のデバイスの限界寸法が一般のメモリセル技術の限界にまで縮小するにつれて、設計者は、複数のメモリセル平面を積み重ねて、記憶容量を増大させ、かつビット当たりのコストをさらに削減する手法を模索してきた。
本発明の概念は、不揮発性メモリデバイスに関し、より詳細には、チャネル構造が垂直方向に延在している垂直型３Ｄ ＮＡＮＤメモリデバイスに関する。
電子製品のサイズは徐々に縮小されている可能性があるが、それでも、これらの製品でより大容量でデータ処理を実行することが求められる場合がある。これに応じて、電子製品に使用される半導体メモリデバイスの集積度を高めることができる。半導体メモリデバイスの集積度を高める１つの方法は、平面トランジスタ構造の代わりに、垂直構造を有する不揮発性メモリデバイスの使用を含み得る。
平面トランジスタ構造と比較して、３Ｄ ＮＡＮＤメモリデバイスの垂直構造は、より究極的で複雑な作製方法を要するものである。３Ｄ ＮＡＮＤメモリデバイスがより多くのメモリセル層を有する構成に移行して、ビット当たりのコストを抑えて高密度を実現するにつれて、同じものを作製するための構造及び方法を改良することがますます困難になっている。
３Ｄ ＮＡＮＤメモリデバイスは、複数のメモリセルストリングを備え得る。メモリセルストリングはそれぞれ、複数の絶縁層によって互いから分離されている複数のメモリセル層を有し得る。これら複数のメモリセル層をそれぞれ、下部選択ゲート、上部選択ゲート、及び複数のワード線とすることができる。メモリセルストリングはそれぞれ、メモリセル層及び絶縁層を垂直方向に貫通するように形成されている個々のチャネル構造をさらに有し得る。これらのメモリセル層と絶縁層とは、チャネル構造の側壁に沿って交互に積み重ねられている。３Ｄ ＮＡＮＤメモリデバイスがメモリセル層数を増加させる構成に移行して、ビット当たりのコストを抑えて高密度を実現するにつれて、より多くの作製上の課題に直面している。一例では、従来の乾式エッチングプロセスに基づいて、増加したメモリセル層を貫通してエッチングすることが困難となっている。下部基板と、上部基板と、これら下部基板と上部基板とを結合するように構成されている複数の基板間コンタクトと、を含む新規な３Ｄ ＮＡＮＤ構造を実装することができる。下部基板は、基板上に形成されている複数の下部メモリセルストリングを含む。これら下部メモリセルストリングのそれぞれは、複数の下部メモリセル層及び下部絶縁層を含む。下部メモリセルストリングはそれぞれ、基板の表面から垂直方向に延出して、下部メモリセル層及び下部絶縁層を貫通する個々の下部チャネル構造をさらに含む。複数の基板間コンタクトが下部基板上に形成されている。複数の基板間コンタクトのそれぞれは、個々の下部チャネル構造に結合されている。上部基板は、基板間コンタクト上に形成されている複数の上部メモリセルストリングを含む。上部メモリセルストリングのそれぞれは、複数の上部メモリセル層及び上部絶縁層を含む。上部メモリセルストリングはそれぞれ、上部メモリセル層及び上部絶縁層を垂直方向に貫通する個々の上部チャネル構造をさらに含む。上部チャネル構造はそれぞれ、個々の基板間コンタクト内へとさらに延在している。その結果、下部メモリセルストリングと、上部メモリセルストリングと、これら下部メモリセルストリングと上部メモリセルストリングとを結合するための基板間コンタクトと、を含む完全なメモリセルストリングが形成される。
上部チャネル構造の形状は、側壁及び底部を有する円形の柱形状とすることができる。この上部チャネル構造は、チャネル構造の側壁に沿って、基板間コンタクト上に形成されている上部ブロッキング層を含み得る。この上部ブロッキング層は、上部メモリセル層及び上部絶縁層と直接接触している。上部チャネル構造は、上部ブロッキング層上に形成されている上部電荷蓄積層と、この上部電荷蓄積層上に形成されている上部トンネル層と、この上部トンネル層上に形成されている上部チャネル層と、をさらに含み得る。いくつかの実施形態では、上部チャネル構造は、基板間コンタクトの一部に凹部を形成することにより、基板間コンタクト内へとさらに延在している。基板間コンタクトの凹部は、側壁及び底部を有し得る。上部チャネル構造は、基板間コンタクトの凹部の側壁及び底部と直接接触している。基板間コンタクトと上部チャネル構造との間の重畳領域が、基板間コンタクトの凹部に形成され得る。この重畳領域はＬ脚形状であり、また上部ブロッキング層は、基板間コンタクトの凹部の側壁と直接接触している。
本３Ｄ ＮＡＮＤメモリデバイスの動作中、基板間コンタクトに隣接する最下部の上部メモリセル層に、正の電圧が印加される。容量結合効果に基づいて、印加電圧の一部が、最下部の上部メモリ層と重畳する上部電荷蓄積層の一部に渡される。この印加電圧の一部は、最下部の上部メモリ層と重畳する上部チャネル層の一部において、ホールをはじき、かつ電子を引き込むことができる。この印加電圧の一部が十分に高い場合、最下部の上部メモリ層と重畳する上部チャネル層の一部が反転する可能性があり、ここでは上部チャネル層と上部トンネル層との界面に反転層が形成され得る。この反転層では、本３Ｄ ＮＡＮＤメモリデバイスの動作中にホールが枯渇し、抵抗が低下することになる。その一方で、重畳領域の側壁に沿って隣り合う上部ブロッキング層、上部電荷蓄積層、及び上部トンネル層が存在するために、重畳領域における上部チャネル層の一部が反転しない可能性がある。基板間コンタクト、上部ブロッキング層、上部電荷蓄積層、上部トンネル層、及び上部チャネル層が重畳領域の側壁に沿って存在することにより、重畳領域の近傍に別の寄生コンデンサが形成され得る。最下部のメモリセル層における印加電圧では、それに応じて、重畳する界面における上部電荷蓄積層の一部に渡す電圧が低下する。上部電荷蓄積層に結合される電圧量が低下すると、重畳領域における上部チャネル層の一部を反転させることができなくなる可能性がある。
本開示では、新規な３Ｄ ＮＡＮＤメモリデバイス及びその形成方法を提供する。上部チャネル構造と基板間コンタクトとの間の重畳領域における上部ブロッキング層、上部電荷蓄積層、及び上部トンネル層が除去されて、別の寄生コンデンサの形成が防止される。その結果、より多くの電圧が電荷蓄積層に結合され得、これによって重畳領域で隣り合うチャネル層を反転させて、動作中のチャネル抵抗を低減することができる。
本開示の一態様によれば、三次元（３Ｄ）メモリデバイスが提供される。本三次元メモリデバイスは、基板と、この基板上に形成されている下部基板と、を有する。この下部基板は、基板の表面から垂直方向に延出している第１のチャネル構造、並びに複数の第１の層及び複数の第２の層を有する第１のメモリセルスタックを含む。第１のチャネル構造は、第１のメモリセルスタックを貫通し、かつ側壁及び底部を有する。第１の層及び第２の層は、第１のチャネル構造の側壁に沿って交互に積み重ねられ、また第１のメモリセルスタックの上面の高さは、好ましくは第１のチャネル構造の上面と同じ高さである。
本三次元メモリデバイスは、第１のメモリセルスタックの上面上に形成され、かつ第１のチャネル構造に結合されている基板間コンタクトをさらに備える。本三次元メモリデバイスは、この基板間コンタクト上に形成されている上部基板をさらに備える。この上部基板は、第２のチャネル構造及び第２のメモリセルスタックを含む。第２のチャネル構造は、第２のメモリセルスタックを貫通し、かつ側壁及び底部を有する。第２のチャネル構造は基板間コンタクト内へと垂直方向に延在し、さらに、基板間コンタクトと第２のメモリセルスタックとの界面において、第２のメモリセルスタック内へと横方向に延在している。第２のチャネル構造における第２のチャネル誘電体領域が、基板間コンタクトの上面よりも上側にある。第２のチャネル誘電体領域は、ブロッキング層と、電荷蓄積層と、トンネル層と、を含む。第２のメモリセルスタックは、複数の第３の層及び複数の第４の層を有し、これら第３の層及び第４の層は、第２のチャネル構造の側壁に沿って交互に積み重ねられている。第２のメモリセルスタックの上面の高さは、好ましくは第２のチャネル構造の上面と同じ高さである。
本開示の別の態様によれば、三次元メモリデバイスを作製するための方法が提供される。開示している方法では、基板上に下部メモリセルストリングが形成される。この下部メモリセルストリングは、基板上に順次積み重ねられている、複数の第１のワード線を含む。これら複数の第１のワード線は、複数の第１の絶縁層によって互いから離隔している。下部メモリセルストリングは、これら複数の第１のワード線及び第１の絶縁層を貫通する、第１のチャネル構造をさらに有する。第１のチャネル構造は基板に垂直な方向に沿って形成され、かつ下部チャネルコンタクトを介して基板と結合される。続いて、下部メモリセルストリング上に相互接続構造が形成され、また、この相互接続構造は第１のチャネル構造に結合される。この相互接続構造上に、上部メモリセルストリングが形成される。この上部メモリセルストリングは、相互接続構造上に順次積み重ねられている、複数の第２のワード線を含む。これら複数の第２のワード線は、複数の第２の絶縁層によって互いから離隔している。上部メモリセルストリングは、これら複数の第２のワード線及び第２の絶縁層を貫通する、第２のチャネル構造をさらに含む。第２のチャネル構造は、基板に垂直な方向に沿って形成されている。第２のチャネル構造は、側壁及び底部を有する。さらに、第２のチャネル構造は相互接続構造内へと垂直方向に延在し、かつ第２の絶縁層の最下層内へと延在している。第２のチャネル構造におけるチャネル誘電体領域が、相互接続構造の上面よりも上側にある。
本開示のさらに別の態様によれば、メモリセルストリングが提供される。本メモリセルストリングは、基板上に形成されている下部メモリセルストリングを含む。この下部メモリセルストリングは、基板上に順次積み重ねられている、複数の第１のワード線を含む。これら複数の第１のワード線は、複数の第１の絶縁層によって互いから離隔している。本メモリセルストリングは、これら複数の第１のワード線及び第１の絶縁層を貫通する、第１のチャネル構造をさらに含む。第１のチャネル構造は基板に垂直な方向に沿って形成され、かつ下部チャネルコンタクトを介して基板と結合される。本メモリセルストリングは、下部メモリセルストリング上に形成されている相互接続構造をさらに含み、また、この相互接続構造は、第１のチャネル構造に結合されている。開示しているメモリセルストリングでは、この相互接続構造上に上部メモリセルストリングが形成されている。この上部メモリセルストリングは、相互接続構造上に順次積み重ねられている、複数の第２のワード線を含む。これら複数の第２のワード線は、複数の第２の絶縁層によって互いから離隔している。本メモリセルストリングは、これら複数の第２のワード線及び第２の絶縁層を貫通する、第２のチャネル構造をさらに含む。第２のチャネル構造は、基板に垂直な方向に沿って形成されている。第２のチャネル構造は、側壁及び底部を有する。第２のチャネル構造は相互接続構造内へと垂直方向に延在し、かつ相互接続構造と第２の絶縁層との界面において、第２の絶縁層内へと横方向に延在している。第２のチャネル構造における第２のチャネル誘電体領域が、相互接続構造の上面よりも上側にある。
本開示の態様は、添付の図面と共に読解すると、以下の詳細な説明から最良に理解される。なお、当業界の標準的手法に従って、様々な特徴が縮尺通りに描画されていない。実際には、説明を明確にするために、様々な特徴の寸法が任意に拡大又は縮小されている場合がある。
いくつかの実施形態による、３Ｄ ＮＡＮＤメモリデバイスの断面図である。 いくつかの実施形態による、関連３Ｄ ＮＡＮＤメモリデバイスの断面図である。 いくつかの実施形態による、３Ｄ ＮＡＮＤメモリデバイスを作製する際の、様々な中間ステップを示す断面図である。 いくつかの実施形態による、３Ｄ ＮＡＮＤメモリデバイスを作製する際の、様々な中間ステップを示す断面図である。 いくつかの実施形態による、３Ｄ ＮＡＮＤメモリデバイスを作製する際の、様々な中間ステップを示す断面図である。 いくつかの実施形態による、３Ｄ ＮＡＮＤメモリデバイスを作製する際の、様々な中間ステップを示す断面図である。 いくつかの実施形態による、３Ｄ ＮＡＮＤメモリデバイスを作製する際の、様々な中間ステップを示す断面図である。 いくつかの実施形態による、３Ｄ ＮＡＮＤメモリデバイスを作製する際の、様々な中間ステップを示す断面図である。 いくつかの実施形態による、３Ｄ ＮＡＮＤメモリデバイスを作製する際の、様々な中間ステップを示す断面図である。 いくつかの実施形態による、３Ｄ ＮＡＮＤメモリデバイスを作製する際の、様々な中間ステップを示す断面図である。 いくつかの実施形態による、３Ｄ ＮＡＮＤメモリデバイスを作製する際の、様々な中間ステップを示す断面図である。 いくつかの実施形態による、３Ｄ ＮＡＮＤメモリデバイスを作製する際の、様々な中間ステップを示す断面図である。 いくつかの実施形態による、３Ｄ ＮＡＮＤメモリデバイスを作製する際の、様々な中間ステップを示す断面図である。 いくつかの実施形態による、３Ｄ ＮＡＮＤメモリデバイスを作製する際の、様々な中間ステップを示す断面図である。 いくつかの実施形態による、３Ｄ ＮＡＮＤメモリデバイスを作製する際の、様々な中間ステップを示す断面図である。 いくつかの実施形態による、３Ｄ ＮＡＮＤメモリデバイスを作製するための方法のフローチャートである。
以下の開示は、与えられた主題の個々の特徴を実施するための、多くの異なる実施形態又は例を提供する。本開示を簡略化するために、構成要素及び配置の特定の例を以下に記載する。当然ながら、これらは単なる例示であり、限定することを意図するものではない。たとえば、以下の説明における第２の特徴の上方又は上への第１の特徴の形成は、第１及び第２の特徴が直接接触して形成される実施形態を含んでいてもよく、また第１及び第２の特徴を直接接触させないように、追加の特徴が第１及び第２の特徴間に形成され得る実施形態をさらに含んでいてもよい。さらに、本開示は、様々な例において参照番号及び／又は参照文字を繰り返すことがある。この繰り返しは単純かつ明瞭に示すことを目的としており、それ自体が、述べている様々な実施形態及び／又は構成間の関係を決定づけるものではない。
さらに、「下（ｂｅｎｅａｔｈ）」、「下側（ｂｅｌｏｗ）」、「下部（ｌｏｗｅｒ）」、「上側（ａｂｏｖｅ）」、及び「上部（ｕｐｐｅｒ）」などの空間的な相対語を、図面に示しているある要素又は特徴と他の要素（複数可）又は特徴（複数可）との関係を表す際、説明を簡単にするために本明細書で用いてもよい。これらの空間的な相対語は、図面に示している向きに加えて、使用中又は動作中のデバイスの種々の向きをも包含することが意図されている。本装置を他の方向に向けてもよく（９０度又は他の方位に回転させて）、また本明細書で使用している空間的な相対記述子を、それに応じて同様に解釈してもよい。
図１は、本開示のいくつかの実施形態による、３Ｄ ＮＡＮＤメモリデバイス１００の断面図である。メモリデバイス１００は、複数のメモリセルストリングを有し得る。たとえば、図１に示すように、２つのメモリセルストリング１００Ａ及び１００Ｂがメモリデバイス１００に含まれている。いくつかの実施形態では、メモリセルストリング１００Ａはメモリセルストリング１００Ｂと同一である。いくつかの実施形態では、メモリセルストリング１００Ａは、メモリセルストリング１００Ｂと比較して異なる寸法を有し得る。図１の実施形態では、メモリセルストリング１００Ａはメモリセルストリング１００Ｂと同一である。メモリセルストリング１００Ａは、基板１０２上に形成されている下部メモリセルストリングを有し得る。基板１０２は、シリコン（Ｓｉ）基板、ゲルマニウム（Ｇｅ）基板、シリコンゲルマニウム（ＳｉＧｅ）基板、及び／又はシリコン・オン・インシュレータ（ＳＯＩ）基板を含んでいてもよい。基板１０２は、半導体材料、たとえば、ＩＶ族半導体、ＩＩＩ−Ｖ族化合物半導体、又はＩＩ−ＶＩ族酸化物半導体を含んでいてもよい。図１の実施形態では、基板１０２は、Ｓｉ、Ｇｅ、又はＳｉＧｅを含み得るＩＶ族半導体である。基板１０２は、バルクウェハ又はエピタキシャル層であってもよい。下部メモリセルストリングは、基板１０２上に順次積み重ねられている、複数の第１のワード線１２０ａ〜１２０ｅを含み得る。一例として５本のワード線を示しているが、本発明はこの数に限定されない。これら複数の第１のワード線１２０は、複数の第１の絶縁層１２２ａ〜１２２ｆによって互いから離隔している。いくつかの実施形態では、第１の絶縁層１２２ｅの厚さを、設計要件に従って、他の第１の絶縁層の厚さよりも厚くすることができる。いくつかの実施形態では、図１に示す第１のワード線１２０は、ＳｉＮから作られている犠牲層を使用して形成される。これらの犠牲層を除去して、ｈｉｇｈ Ｋ層と金属層とに置き換えることができる。たとえば、このｈｉｇｈ Ｋ層は酸化アルミニウムから作られ得、また、金属層はタングステン（Ｗ）から作られ得る。
メモリセルストリング１００Ａの下部メモリセルストリングは、複数の第１のワード線１２０及び第１の絶縁層１２２を貫通する、第１のチャネル構造をさらに含む。この第１のチャネル構造の形状を、側壁及び底部領域を有する、円形の柱形状とすることができる。他の形状とすることもできる。第１のチャネル構造は基板１０２に垂直な方向に沿って形成され、かつ下部チャネルコンタクト１０４を介して基板１０２と結合される。第１のチャネル構造は、第１のチャネル誘電体領域と、チャネル層１１２と、を含む。第１のチャネル誘電体領域は、第１のブロッキング層１１０と、第１の電荷蓄積層１０８と、第１のトンネル層１０６と、をさらに含む。第１のブロッキング層１１０は、第１のチャネル構造の側壁に沿って、下部チャネルコンタクト１０４上に形成されている。第１のブロッキング層１１０は、第１のワード線１２０及び第１の絶縁層１２２と直接接触している。図１の実施形態では、第１のブロッキング層１１０はＳｉＯから作られている。第１の電荷蓄積層１０８は、第１のブロッキング層１１０に沿って、下部チャネルコンタクト１０４上に形成されている。図１の実施形態では、第１の電荷蓄積層１０８はＳｉＮから作られている。いくつかの実施形態では、第１の電荷蓄積層１０８は、ＳｉＮ／ＳｉＯＮ／ＳｉＮによる多層構成などの多層構成を含み得る。第１のトンネル層１０６は、第１の電荷蓄積層１０８に沿って、下部チャネルコンタクト１０４上に形成されている。図１の実施形態では、第１のトンネル層１０６はＳｉＯから作られている。いくつかの実施形態では、第１のトンネル層１０６は、ＳｉＯ／ＳｉＯＮ／ＳｉＯによる多層構成などの多層構成を含み得る。第１のチャネル構造は、第１のトンネル層１０６に沿って、下部チャネルコンタクト１０４上に形成されている第１のチャネル層１１２をさらに含む。図１の実施形態では、第１のチャネル層１１２は、炉での低圧化学蒸着（ｌｏｗ ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）プロセスによって、ポリシリコンから作られている。第１のチャネル層１１２上に、第１のチャネル構造を充填するように第１の誘電体層１１４が形成される。
いくつかの実施形態では、最下部のワード線１２０ｅは、下部選択ゲート（ｂｏｔｔｏｍ ｓｅｌｅｃｔ ｇａｔｅ：ＢＳＧ）である。下部チャネルコンタクト１０４は、最下部のワード線１２０ｅと直接接触している。下部チャネルコンタクト１０４は、基板１０２内へとさらに延在している。いくつかの実施形態では、下部チャネルコンタクト１０４は、選択的エピタキシャル成長技術によって、ポリシリコンから作られている。いくつかの実施形態では、下部チャネルコンタクト１０４の上面は、最下部のワード線１２０ｅの上面よりも上側にあり、かつワード線１２０ｄの底面よりも下側にある。たとえば、下部チャネルコンタクト１０４の上面の高さを、ワード線１２０ｅの上面とワード線１２０ｄの底面との間のほぼ中間の位置と同じ高さにすることができる。
メモリセルストリング１００Ａは、下部メモリセルストリング上に形成されている基板間コンタクト１１８をさらに有し、この基板間コンタクト１１８は、第１のチャネル層１１２を介して第１のチャネル構造と電気的に結合されている。図１の実施形態では、基板間コンタクト１１８はポリシリコンから作られている。メモリセルストリング１００Ａの上部メモリセルストリング（又は上部基板）は、基板間コンタクト１１８及びＳｉＯから作られている誘電体間層１１６上に形成される。上部メモリセルストリングは、基板間コンタクト１１８及び誘電体間層１１６上に順次積み重ねられた、金属層から作られている複数の第２のワード線１２６ａ〜１２６ｂを含む。これら複数の第２のワード線１２６は、複数の第２の絶縁層１２４ａ〜１２４ｃによって互いから離隔している。第２のワード線１２６の数を、設計要件に基づいて、第１のワード線１２０の数に等しくするか、これよりも少なくするか、又はこれよりも多くすることができる。いくつかの実施形態では、図１に示すワード線１２６は、ＳｉＮから作られている犠牲層を使用して形成され得る。これらの犠牲層１２６を除去して、ｈｉｇｈ Ｋ層と金属層とに置き換えることができる。たとえば、このｈｉｇｈ Ｋ層は酸化アルミニウムから作られ得、また、金属層はＷから作られ得る。
メモリセルストリング１００Ａの上部メモリセルストリングは、複数の第２のワード線１２６、及びＳｉＯから作られている第２の絶縁層１２４を貫通する、第２のチャネル構造を含む。第２のチャネル構造は、基板に垂直な方向に沿って形成されている。この第２のチャネル構造の形状は、側壁及び底部を有する円形の柱形状である。他の形状とすることもできる。第２のチャネル構造は基板間コンタクト内へと垂直方向に延在し、さらに、基板間コンタクトと第２の絶縁層１２４との界面において、第２の絶縁層１２４内へと横方向に延在している。第２のチャネル構造における第２のチャネル誘電体領域が、基板間コンタクト１１８の上面よりも上側にある。第２のチャネル構造における第２のチャネル誘電体領域は、第２のチャネル構造の側壁に沿って形成されている第２のブロッキング層１３０を含む。第２のブロッキング層１３０の下端が、基板間コンタクト１１８の上面よりも上側にある。図１の実施形態では、第２のブロッキング層１３０はＳｉＯから作られている。第２のチャネル誘電体領域は、第２のチャネル構造の側壁に沿って、第２のブロッキング層１３０上に形成されている第２の電荷蓄積層１３２をさらに含む。第２の電荷蓄積層１３２の下端が、基板間コンタクト１１８の上面よりも上側にある。図１の実施形態では、第２の電荷蓄積層１３２はＳｉＮから作られている。いくつかの実施形態では、第２の電荷蓄積層１３２は、ＳｉＮ／ＳｉＯＮ／ＳｉＮによる多層構成などの多層構成を含み得る。第２のチャネル誘電体領域では、第２のチャネル構造の側壁に沿って、第２の電荷蓄積層１３２上に第２のトンネル層１３４が形成され、また、トンネル層１３４の下端が基板間コンタクト１１８の上面よりも上側にある。図１の実施形態では、第２のトンネル層１３４はＳｉＯから作られている。いくつかの実施形態では、第２のトンネル層１３４は、ＳｉＯ／ＳｉＯＮ／ＳｉＯによる多層構成などの多層構成を含み得る。
第２のチャネル構造は、第２のチャネル構造の側壁に沿って、第２のトンネル層１３４上に、かつ基板間コンタクト１１８上に形成されている第２のチャネル層１３６をさらに含む。図１の実施形態では、第２のチャネル層１３６は、炉での低圧化学蒸着（ＣＶＤ）プロセスによって、ポリシリコンから作られている。第２のチャネル構造は、第２のチャネル層１３６上に、第２のチャネル構造を充填するように形成されている第２の誘電体層１４６をさらに含む。第２の誘電体層１４６は基板間コンタクト１１８内へと延在し、ＳｉＯ、ＳｉＮ、ＳｉＯＮ、ＳｉＯＣＮ、又は他の適切な材料を含み得る。第２の誘電体層１４６上に上部チャネルコンタクト１２８が形成され、かつ第２のチャネル層１３６に結合される。上部チャネルコンタクト１２８の上面の高さは、好ましくは第２のチャネル層１３６の上面の高さと同じである。図１の実施形態では、上部チャネルコンタクト１２８はポリシリコンから作られている。
いくつかの実施形態では、設計要件に基づいて、第１のワード線１２０ｅを下部選択ゲートとすることができ、また第２のワード線１２６ａを上部選択ゲートとすることができる。
図２は、いくつかの実施形態による、関連３Ｄ ＮＡＮＤメモリデバイス２００の断面図である。関連３Ｄ ＮＡＮＤメモリデバイス２００の動作中、基板間コンタクト２１８に隣接する最下部のワード線（又は最下部の上部メモリセル層）２２６ｂに、正の電圧が印加される。容量結合効果に基づいて、印加電圧の一部が、最下部のワード線２２６ｂと重畳する第２の電荷蓄積層２３２ａの一部に渡される。この印加電圧の一部は、最下部のワード線２２６ｂと重畳する第２のチャネル層２３６ａの一部において、ホールをはじき、かつ電子を引き込むことができる。この印加電圧の一部が十分に高い場合、最下部のワード線２２６ｂと重畳する第２のチャネル層２３６ａの一部が反転する可能性があり、ここでは第２のチャネル層２３６ａと第２のトンネル層２３４ａとの界面に反転層が形成され得る。この反転層では、本３Ｄ ＮＡＮＤメモリデバイスの動作中にホールが枯渇し、抵抗が低下することになる。最下部のワード線２２６ｂと、最下部のワード線２２６ｂと重畳する第２のブロッキング層２３０ａの一部と、第２の電荷蓄積層２３２ａの一部とが第１のコンデンサを形成できる場所に、２つの寄生コンデンサが形成され得る。第１のコンデンサは、第２の電荷蓄積層２３２ａの一部、第２のトンネル層２３４ａの一部、及び第２のチャネル層２３６ａの一部をベースに形成されている第２のコンデンサと直列結合され得る。
その一方で、最下部のワード線２２６ｂ、最下部の絶縁層２２４ｃ、及び基板間コンタクト２１８に基づいて形成されている第３の寄生コンデンサが存在するために、第２のチャネル構造と基板間コンタクト２１８との間の重畳領域における第２のチャネル層２３６ｂの一部が反転しない可能性がある。第３のコンデンサは、基板間コンタクト２１８、重畳領域における第２のブロッキング層２３０ｂの一部、重畳領域における第２の電荷蓄積層２３２ｂの一部をベースに形成されている第１のコンデンサ、並びに重畳領域における第２の電荷蓄積層２３２ｂの一部、重畳領域における第２のトンネル層２３４ｂの一部、及び重畳領域における第２のチャネル層２３６ｂの一部をベースに形成されている第２のコンデンサと直列結合されている。最下部のワード線２２６ｂにおける印加電圧では、それに応じて、重畳領域における第２の電荷蓄積層２３２ｂの一部に渡す電圧が低下する。第２の電荷蓄積層２３２ｂに渡される電圧量が低下すると、重畳領域における第２のチャネル層２３６ｂの一部を反転させることができなくなる可能性がある。
図１に示す、開示中の３Ｄ ＮＡＮＤメモリデバイス１００において、第２のチャネル構造と基板間コンタクトとによる重畳領域における第２のブロッキング層１３０、第２の電荷蓄積層１３２、及び第２のトンネル層１３４の一部が除去され、重畳領域におけるチャネル層１３６の一部が反転して反転層が形成され得、この反転層により、動作中のチャネル抵抗が低減することになる。
図３〜図１５は、いくつかの実施形態による、３Ｄ ＮＡＮＤメモリデバイスを作製する際の、様々な中間ステップを示す断面図である。図３に示すように、フォトリソグラフィ、化学蒸着（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）、物理蒸着（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）、乾式エッチング、湿式エッチング、湿式洗浄、拡散、原子層蒸着（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）、化学機械平坦化（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｌａｎａｒｉｚａｔｉｏｎ：ＣＭＰ）、イオン注入、メトロロジー、又は他の適切な技法などの様々な半導体処理技術によって、半導体構造３００が作製される。半導体構造３００は基板１０２を有する。基板１０２は、シリコン（Ｓｉ）基板、ゲルマニウム（Ｇｅ）基板、シリコンゲルマニウム（ＳｉＧｅ）基板、及び／又はシリコン・オン・インシュレータ（ＳＯＩ）基板を含んでいてもよい。基板１０２は、半導体材料、たとえば、ＩＶ族半導体、ＩＩＩ−Ｖ族化合物半導体、又はＩＩ−ＶＩ族酸化物半導体を含んでいてもよい。基板１０２は、バルクウェハ又はエピタキシャル層であってもよい。図３の実施形態では、基板１０２は、Ｓｉ、Ｇｅ、又はＳｉＧｅを含み得るＩＶ族半導体である。
半導体構造３００は、複数の下部メモリセルストリングを含む。たとえば、図３に示すように、２つの下部メモリセルストリング３００Ａ及び３００Ｂが半導体構造３００に含まれている。いくつかの実施形態では、下部メモリセルストリング３００Ａは下部メモリセルストリング３００Ｂと同一である。いくつかの実施形態では、下部メモリセルストリング３００Ａは、下部メモリセルストリング３００Ｂと比較して異なる寸法を有し得る。図３の実施形態では、下部メモリセルストリング３００Ａは下部メモリセルストリング３００Ｂと同一である。下部メモリセルストリング３００Ａは、基板１０２上に順次積み重ねられている、複数の第１のワード線１２０ａ〜１２０ｅを含む。これら複数の第１のワード線１２０は、複数の第１の絶縁層１２２ａ〜１２２ｆによって互いから離隔している。いくつかの実施形態では、図３に示すワード線１２０を、ＳｉＮから作られている犠牲層とすることができる。これらの犠牲層を除去して、ｈｉｇｈ Ｋ層と金属層とに置き換えることができる。たとえば、このｈｉｇｈ Ｋ層は酸化アルミニウムから作られ得、また、金属層はＷから作られ得る。
下部メモリセルストリング３００Ａは、図１を参照して上述した下部メモリセルストリングと実質的に同様である。たとえば、下部メモリセルストリング３００Ａの第１のチャネル構造は、複数の第１のワード線１２０及び複数の第１の絶縁層１２２を貫通している。第１のチャネル構造は、下部チャネルコンタクト１０４を介して基板１０２と電気的に結合されている。第１のチャネル構造は、第１のチャネル層１１２と、第１のトンネル層１０６と、第１の電荷蓄積層１０８と、第１のブロッキング層１１０と、第１の誘電体層１１４と、を有し得る。半導体構造３００は、複数の基板間コンタクトをさらに有する。これら複数の基板間コンタクトのそれぞれは、個々の下部メモリセルストリング上に形成され、かつ個々の下部メモリセルストリングにおける第１のチャネル構造と電気的に結合される。図３に示すように、下部メモリセルストリング３００Ａ上に基板間コンタクト１１８が形成され、第１のチャネル層１１２を介して下部メモリセルストリング３００Ａと電気的に結合される。図３の実施形態では、基板間コンタクト１１８は低圧ＣＶＤプロセスによって、ポリシリコンから作られている。この基板間コンタクト１１８は、下部メモリセルストリング３００Ａ上に誘電体間層１１６を導入することにより、形成され得る。基板間コンタクト開口部（図示せず）が、誘電体間層１１６にパターン化され得る。この基板間コンタクト開口部は、側壁及び底部を有し、ここで、第１のチャネル構造を露出させることができる。低圧ＣＶＤプロセスによって、基板間コンタクト開口部の側壁に沿って、第１のチャネル構造上にポリシリコン層が蒸着されている。このポリシリコン層は、誘電体間層１１６の上面を覆っている。化学機械研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）などの後続の表面平坦化プロセスを実行して、誘電体間層１１６の上面から過剰なポリシリコン層を除去している。
図４では、基板間コンタクト１１８及び誘電体間層１１６上に、複数の第２のワード線１２６ａ〜１２６ｂと、複数の第２の絶縁層１２４ａ〜１２４ｃとが形成され得る。最下部の第２の絶縁層１２４ｃが、基板間コンタクト１１８及び誘電体間層１１６と直接接触している場合に、これら複数の第２のワード線１２６ａ〜１２６ｂは、基板間コンタクト１１８上に順次積み重ねられ、かつ複数の第２の絶縁層１２４ａ〜１２４ｃによって互いから離隔している。第２のワード線１２６の数を、設計要件に基づいて、第１のワード線１２０の数に等しくするか、これよりも少なくするか、又はこれよりも多くすることができる。いくつかの実施形態では、図４に示すワード線１２６は、ＳｉＮから作られている犠牲層を使用して形成される。これらの犠牲層１２６を除去して、ｈｉｇｈ Ｋ層と金属層とに置き換えることができる。たとえば、このｈｉｇｈ Ｋ層は酸化アルミニウムから作られ得、また、金属層はＷから作られ得る。第２のワード線１２６は、ポリシリコン、ＷＳｉｘ、ＳｉＣ、ＳｉＯＮ、ＳｉＯＣ、ＳｉＣＮ、ＳｉＣＯＣＮ、ＡｌＯＮ、又は他の適切な材料をさらに含み得る。第２のワード線１２６の厚さを、２０ ｎｍ〜５０ ｎｍの範囲内とすることができる。化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層蒸着（ＡＬＤ）、拡散、又はそれらの任意の組み合わせなどの任意の適切な蒸着プロセスを適用して、ワード線１２６を形成することができる。第２の絶縁層１２４は、厚さが２０ ｎｍ〜４０ ｎｍのＳｉＯ、ＡｌＯ、ＺｒＯ、又は他の適切な材料を含み得る。第２の絶縁層１２４は、蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層蒸着（ＡＬＤ）、拡散、若しくはそれらの任意の組み合わせのうちの１つ又は複数を実行することによって形成され得る。
図５では、複数のチャネル開口部が形成され得る。たとえば、２つのチャネル開口部１３８及び１４０が図５に含まれている。これらのチャネル開口部は、第２のワード線１２６及び第２の絶縁層１２４を貫通し、かつ基板間コンタクトの一部に凹部を形成することにより、基板間コンタクト１１６及び１１８内へと延在している。いくつかの実施形態では、基板間コンタクトの凹部の深さを、ｔとすることができる。この深さｔを、技術要件に基づいて２０ ｎｍ〜６０ ｎｍの範囲内とすることができる。チャネル開口部の上部限界寸法（ｃｒｉｔｉｃａｌ ｄｉｍｅｎｓｉｏｎ：ＣＤ）を、６０ ｎｍ〜１００ ｎｍの範囲内とすることができ、また底部限界寸法（ＣＤ）を５０ ｎｍ〜７０ ｎｍの範囲内とすることができる。図５に示すように、これらのチャネル開口部は、底部ＣＤが上部ＣＤよりも小さいテーパプロファイルを有し得る。テーパプロファイルにより、後続の蒸着ステップが促進されて、側壁被覆性が向上し得る。このテーパプロファイルは、プラズマ・エッチング・プロセス中に、マスクプロファイルをテーピングするか、又はエッチングレシピを調整する（たとえば、側壁蒸着を導入する）ことによって取得され得る。これらのチャネル開口部を形成するために、パターン化マスクスタックが最上部の絶縁層１２４ａ上に形成され得る。このマスクスタックは、１つ又は複数のハードマスク層及びフォトレジスト層を含み得る。このマスクスタックは、リソグラフィプロセスなど（たとえば、フォトリソグラフィ又は電子ビームリソグラフィ）の任意の適切な技法に従ってパターン化され得るが、このリソグラフィプロセスは、フォトレジストコーティング（たとえば、スピンオンコーティング）、ソフトベーキング、マスク位置合わせ、露光、露光後ベーキング、フォトレジスト現像、洗浄、及び乾燥（たとえば、スピン乾燥及び／又はハードベーキング）などをさらに含み得る。パターン化マスクスタックが形成されると、湿式エッチング又は乾式エッチングなどのエッチングプロセスが適用され得る。このエッチングプロセスにより、マスクスタックのパターンが第２のワード線１２６及び第２の絶縁層１２４に転写され得る。このエッチングプロセスにより、第２のワード線１２６及び第２の絶縁層１２４を貫通エッチングしている。このエッチングプロセスは、基板間コンタクトの一部に凹部を形成して、チャネル開口部１３８及び１４０を形成することにより、基板間コンタクト内へとさらに及ぶ。後続のプラズマ灰化と湿式洗浄とを適用して、残りのマスクスタックを除去することができる。開口部１３８及び１４０の形状を、側壁及び底部を有し、基板間コンタクトを露出させる円形の柱形状とすることができる。しかしながら、本開示はそれに限定されるものではなく、これらのチャネル開口部は、正方形の柱形状、楕円形の柱形状、又は他の適切な形状で形成されてもよい。
開示全体を明確かつ簡潔にするために、これ以降の説明をチャネル開口部１３８に基づいて行う。この説明は、チャネル開口部１４０にも適用可能である。
図６では、第２のチャネル誘電体領域が形成されている。この第２のチャネル誘電体領域は、第２のブロッキング層１３０と、第２の電荷蓄積層１３２と、第２のトンネル層１３４と、を含む。第２のブロッキング層１３０は、チャネル開口部１３８の側壁に沿って、基板間コンタクト１１８上に形成されている。第２のブロッキング層１３０は、最上部の第２の絶縁層１２４ａの上面をさらに覆っている。第２のブロッキング層１３０は、厚さが１ ｎｍ〜１０ ｎｍのＳｉＯから作られ得る。第２のブロッキング層１３０は、蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層蒸着（ＡＬＤ）、拡散、若しくはそれらの任意の組み合わせのうちの１つ又は複数を実行することによって形成され得る。いくつかの実施形態では、第２のブロッキング層１３０は、厚さが１ ｎｍ〜１０ ｎｍのあらかじめ形成されているＳｉＮ層を、インサイチュ蒸気生成（ｉｎ ｓｉｔｕ ｓｔｅａｍ ｇｅｎｅｒａｔｉｏｎ：ＩＳＳＧ）プロセスによって酸化させることにより、作られ得る。第２の絶縁層１３０上に、第２の電荷蓄積層１３２が形成されている。第２の電荷蓄積層１３２は、ＳｉＮから作られ得る。いくつかの実施形態では、第２の電荷蓄積層１３２は、単層構成又は多層構成を有し得る。第２の電荷蓄積層１３２の厚さを、技術要件に基づいて３ ｎｍ〜１０ ｎｍの範囲内とすることができる。化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層蒸着（ＡＬＤ）、拡散、又はそれらの任意の組み合わせなどの任意の適切な蒸着プロセスを適用して、第２の電荷蓄積層１３２を形成することができる。続いて、チャネル開口部１３８内の第２の電荷蓄積層１３２上に、第２のトンネル層１３４が形成される。この第２のトンネル層１３４は、ＳｉＯから作られ得る。第２のトンネル層１３４はまた、単層構成、又はＳｉＯ／ＳｉＯＮ／ＳｉＯによる多層構成などの多層構成を有し得る。第２のトンネル層１３４の厚さを、設計要件に基づいて１ ｎｍ〜５ ｎｍとすることができる。第２のトンネル層１３４は、蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層蒸着（ＡＬＤ）、拡散、若しくはそれらの任意の組み合わせのうちの１つ又は複数を実行することによって形成され得る。図６の実施形態では、第２のブロッキング層１３０、第２の電荷蓄積層１３２、及び第２のトンネル層１３４の合計厚さを、設計要件に従って１５ ｎｍ〜２５ ｎｍの範囲内とすることができる。
第２のトンネル層１３４上に、チャネル層１４２がさらに形成されている。このチャネル層１４２は、炉での低圧ＣＶＤプロセスによって、５ ｎｍ〜１５ ｎｍのポリシリコンから作られ得る。チャネル層１４２は、関連する例と比較して、後続のエッチングプロセスが促進されるように、より厚く形成されている。物理蒸着（ＰＶＤ）、原子層蒸着（ＡＬＤ）、拡散、又はそれらの任意の組み合わせなどの他の適切な蒸着プロセスを適用して、チャネル層１４２を形成することができる。チャネル層１４２の形状を、チャネル開口部１３８に側壁及び底部を有する、環状形状とすることができる。チャネル層１４２は、最上部の絶縁層１２４ａの上面を覆っている上部をさらに有し得る。チャネル層１４２上に、保護層１４４が形成され得る。保護層１４４は、厚さが３ ｎｍ〜１０ ｎｍのＳｉＯから作られ得る。この保護層１４４は、関連する例と比較して、後続のエッチングプロセスが促進されるように、より厚く形成されている。化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層蒸着（ＡＬＤ）、拡散、又はそれらの任意の組み合わせなどの任意の適切な蒸着プロセスを適用して、保護層１４４を形成することができる。保護層１４４の形状を、チャネル開口部１３８に側壁及び底部を有する、環状形状とすることができる。保護層１４４は、最上部の絶縁層１２４ａの上面を覆っている上部をさらに有し得る。
図７では、プラズマ穿孔（又はプラズマエッチング）が導入され得、ここでは、チャネル開口部１３８内の保護層１４４の底部が除去されて、チャネル層１４２の底部が露出する。このプラズマ穿孔により、チャネル層１４２の底部に凹部が形成される。プラズマ穿孔が完了すると、保護層１４４の上部が除去され得、かつチャネル層１４２の上部が縮小し得る。上述したように、より厚みのあるチャネル層１４２が本開示で導入されている。より厚みのあるチャネル層１４２では、プラズマ穿孔によってチャネル層１４２が貫通して、チャネル開口部１３８の底部にある第２のトンネル層の下に損傷が及ぶのを防止している。さらに、チャネル層１４２の上部は、上部ハードマスク層の消耗を低減するための、追加のマスク層として機能することができる。上述したより厚みのある保護層１４４では、プラズマ穿孔中に、プラズマがチャネル層１４２及び第２のトンネル層１３４の側壁を浸食するのを防止している。
図８では、湿式エッチングプロセスを導入して、チャネル層１４２の上部及び底部を除去することができる。たとえば、テトラメチルアンモニウムヒドロキシド（ｔｅｔｒａｍｅｔｈｙｌ ａｍｍｏｎｉｕｍ ｈｙｄｒｏｘｉｄｅ：ＴＭＡＨ）の湿式溶液を適用して、チャネル層１４２の上部及び底部を除去することができる。保護層１４４により、湿式溶液がチャネル層１４２と反応するのが防止されるので、湿式エッチングの間、チャネル層１４２の側壁は引き続き残存することになる。上述したように、保護層１４４の厚さは、チャネル層１４２と湿式溶液との隔離を改良するために増大される。水酸化アンモニウムなどの他の適切な化学物質を適用して、チャネル層１４２を除去することもできる。チャネル層１４２の下端１４２ａが基板間コンタクト１１８の上面１１８ａよりも上側にある所望のプロファイルを得るために、湿式エッチングプロセスが正確に制御され得る。
図９では、プラズマ・エッチング・プロセスが導入され得る。このプラズマ・エッチング・プロセスを、誘導結合プラズマ（ｉｎｄｕｃｔｉｖｅｌｙ ｃｏｕｐｌｅｄ ｐｌａｓｍａ：ＩＣＰ）エッチングプロセス、反応性イオン・エッチング・プロセス、又は他の適切なプラズマ・エッチング・プロセスとすることができる。プラズマ・エッチング・プロセスでは、ＣＦ４、ＮＦ３、ＣＨＦ３などのフッ素系のエッチングガス、又は他の適切なエッチングガスを適用することができる。プラズマエッチングでは、チャネル層１４２への浸食をごくわずかなものにしながら、第２のブロッキング層１３０、第２の電荷蓄積層１３２、及び第２のトンネル層１３４の一部を選択的に除去することができる。プラズマエッチング中に、保護層１４４が完全に除去され得る。最上部の第２の絶縁層１２４ａ上にある第２のブロッキング層１３０、第２の電荷蓄積層１３２、及び第２のトンネル層１３４の上部が完全に除去され得る。さらに、プラズマ・エッチング・プロセスにより、第２のブロッキング層１３０、第２の電荷蓄積層１３２、及び第２のトンネル層１３４の底部が除去される。このプラズマ・エッチング・プロセスでは、チャネル開口部と基板間コンタクトとによる重畳領域における第２のブロッキング層、第２の電荷蓄積層、及び第２のトンネル層の側壁の一部をさらに除去している。このプラズマ・エッチング・プロセスの適用は、基板間コンタクト１１８と第２の絶縁層１２４ｃとの界面において、第２の絶縁層１２４ｃ内へとさらに延在し得る。プラズマ・エッチング・プロセスが完了すると、第２のブロッキング層１３０、第２の電荷蓄積層１３２、及び第２のトンネル層１３４の下端が基板間コンタクトの上面１１８ａよりも上側になる。さらに、層１３０、１３２、１３４及び１２４ａの上面が同一平面上にあり得、またチャネル層１４２の上面が、プラズマ・エッチング・プロセス後の層１３０、１３２、１３４及び１２４ａの上面よりも上側にある。
図１０では、湿式エッチングプロセスによって残りのチャネル層１４２が除去される。たとえば、水酸化アンモニウムの湿式溶液を導入して、隣接する層への浸食をごくわずかなものにしながら、チャネル層１４２を選択的に除去することができる。
図１１では、第２のチャネル層１３６が形成されている。第２のチャネル層１３６は、炉での低圧ＣＶＤプロセスによって、ポリシリコンから作られ得る。化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層蒸着（ＡＬＤ）、拡散、又はそれらの任意の組み合わせなどの他の適切な蒸着プロセスを適用して、第２のチャネル層１３６を形成できることは言うまでもない。第２のチャネル層１３６の厚さを、２ ｎｍ〜８ ｎｍとすることができる。第２のチャネル層１３６は、チャネル開口部１３８の側壁に沿って、第２のトンネル層１３４上に形成され得る。第２のチャネル層１３６は、最上部の第２の絶縁層１２４ａの上面及び基板間コンタクト１１８をさらに覆っている。第２のチャネル層１３６を形成すると、基板間コンタクト１１８の凹部は第２のチャネル層１３６で覆われ得、また、最下部の絶縁層１２４ｃ内へと延在しているチャネル開口部１３８の側壁の一部も同様に、第２のチャネル層１３６で覆われ得る。
図１２では、第２のチャネル層１３６上に第２の誘電体層１４６が形成され得る。この第２の誘電体層１４６は、最上部の第２の絶縁層１２４ａの上面をさらに覆っている。第２の誘電体層１４６はチャネル開口部１３８を充填し、かつ基板間コンタクト１１８内へと延在し得る。第２の誘電体層１４６は、ＳｉＯ、ＳｉＮ、ＳｉＯＮ、ＳｉＯＣＮ、又は他の適切な材料を含み得る。第２の誘電体層１４６は、蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層蒸着（ＡＬＤ）、拡散、若しくはそれらの任意の組み合わせのうちの１つ又は複数を実行することによって形成され得る。後続の表面平坦化プロセスを実行して、最上部の第２の絶縁層１２４ａの上面から、任意の過剰な第２のチャネル層１３６及び任意の過剰な第２の誘電体層１４６を除去することができる。図１２に最終プロファイルを示すことができ、ここで、第２の誘電体層１４６、第２のチャネル層１３６、第２のトンネル層１３４、第２の電荷蓄積層１３２、第２のブロッキング層１３０、及び最上部の第２の絶縁層１２４ａの上面が同一平面上にある。
図１３では、フォトリソグラフィパターン化プロセス及び後続のエッチングプロセスによって、第２の誘電体層１４６の上部に凹部が形成され得る。続いて、第２の誘電体層１４６の当該凹部を充填するようにチャネルコンタクト層１４８が形成される。このチャネルコンタクト層１４８は、最上部の第２の絶縁層１２４ａの上面をさらに覆うことができる。チャネルコンタクト層１４８は、ポリシリコン、Ｗ、ＴｉＮ、Ｔｉ、又は他の適切な材料を含み得る。チャネルコンタクト層１４８は、蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層蒸着（ＡＬＤ）、拡散、若しくはそれらの任意の組み合わせのうちの１つ又は複数を実行することによって形成され得る。このコンタクト層１４８の厚さを、設計要件に基づいて２０ ｎｍ〜１００ ｎｍとすることができる。
図１４では、表面平坦化プロセス（たとえば、ＣＭＰ）を適用して、最上部の第２の絶縁層１２４ａの上面から、任意の過剰なチャネルコンタクト層１４８を除去することができる。この表面平坦化プロセスが完了すると、第２の誘電体層１４６の凹部に残存しているチャネルコンタクト層１４８から、厚さが２０ ｎｍ〜１００ ｎｍの上部チャネルコンタクト１２８が形成される。この上部チャネルコンタクト１２８は、その後、ビット線に電気的に結合され得る。図１４に示すように、完全な上部メモリセルストリングが形成され、これは図１に示すメモリセルストリング１００Ａの上部メモリセルストリングと同一である。この上部メモリセルストリングは、基板間コンタクト１１８上に形成されている。上部メモリセルストリングは、複数の第２のワード線１２６及び複数の第２の絶縁層１２４を有し得る。第２のワード線１２６及び第２の絶縁１２４内に、第２のチャネル構造が形成されている。この第２のチャネル構造は基板間コンタクト内へと垂直方向に延在し、さらに第２の絶縁層内へと横方向に延在している。第２のチャネル構造における第２のチャネル誘電体領域は、基板間コンタクト１１８の上面よりも上側にある。
図１５は、本開示のいくつかの実施形態による、３Ｄ ＮＡＮＤメモリデバイス１００の上面図である。図１５に示すように、本３Ｄ ＮＡＮＤメモリデバイスは、複数の第２のチャネル構造を有し得る。これら複数の第２のチャネル構造はそれぞれ、個々の基板間コンタクト上に形成され得る。第２のチャネル構造の形状を円形の柱形状とすることができ、また、基板間コンタクトの形状を立方体形状とすることができる。ただし、本開示はそれに限定されるものではなく、このチャネル構造は、正方形の柱形状、楕円形の柱形状、又は他の適切な形状を有してもよい。基板間コンタクトは直方体形状、円筒形形状、又は他の適切な形状を有してもよい。複数の第２のチャネル構造はそれぞれ、個々の第２のチャネル構造の側壁に沿って形成されている第２のブロッキング層（たとえば、層１３０）と、この第２のブロッキング層に沿って形成されている第２の電荷蓄積層（たとえば、１３２）と、この第２の電荷蓄積層に沿って形成されている第２のトンネル層（たとえば、１３４）と、この第２のトンネル層に沿って形成されている第２のチャネル層（たとえば、１３６）と、第２のトンネル層と直接接触している上部チャネルコンタクト（たとえば、１２８）と、を有し得る。図１５に開示している３Ｄ ＮＡＮＤメモリデバイスでは、第２のチャネル層（たとえば、１３６）、第２のトンネル層（たとえば、１３４）、第２の電荷蓄積層（たとえば、１３２）、第２のブロッキング層（たとえば、１３０）、上部チャネルコンタクト（たとえば、１２８）、及び最上部の第２の絶縁層（たとえば、１２４ａ）の上面が同一平面上にある。
図１６は、いくつかの実施形態による、３Ｄ ＮＡＮＤメモリデバイスを作製するための方法４００のフローチャートである。方法４００はステップ４０４から開始され、ここで、下部メモリセルストリングが基板上に形成される。この下部メモリセルストリングは、複数の第１のワード線及び複数の第１の絶縁層を含む、第１のメモリセルスタックを有し得る。これら第１のワード線及び第１の絶縁層を第１のチャネル構造が貫通し、かつ基板の表面から垂直方向に延出する。第１のワード線層及び第１の絶縁層は、第１のチャネル構造の側壁に沿って交互に積み重ねられる。次に、方法４００はステップ４０６に進み、ここで、基板間コンタクトが下部メモリセルストリングの上面上に形成され、また、この基板間コンタクトは第１のチャネル構造に結合される。本半導体構造は、図３を参照して上述した半導体構造３００と実質的に同様であってもよい。
次に、方法４００はステップ４０８に進み、ここで、第２のメモリセルスタックが基板間コンタクト上に積み重なる。この第２のメモリセルスタックは、複数の第２の絶縁層及び複数の第２のワード線を含む。これら第２の絶縁層及び第２のワード線は交互に積み重ねられ、第２のメモリスタックの最上層と最下層とが第２の絶縁層となる。いくつかの実施形態では、ステップ４０８は、図４を参照して例示しているように実行され得る。
方法４００はステップ４１０に進み、ここで、チャネル開口部が第２のメモリスタック内に形成される。このチャネル開口部は、第２のメモリセルスタックを貫通する。このチャネル開口部は側壁及び底部を有し、ここで基板間コンタクトを露出させ、かつ基板間コンタクトの一部に凹部を形成することにより、基板間コンタクト内へと延在する。いくつかの実施形態では、ステップ４１０は、図５を参照して例示しているように実行され得る。
方法４００のステップ４１２では、第２のチャネル構造がチャネル開口部内に形成される。まず、チャネル開口部の側壁に沿って、基板間コンタクト上にブロッキング層が形成され、このブロッキング層は、第２のメモリセルスタックの上面を覆う。このチャネル開口部のブロッキング層上に電荷蓄積層が形成され、また、このチャネル開口部の電荷蓄積層上に、トンネル層が形成される。続いて、チャネル開口部のトンネル層上にチャネル層が形成され、このチャネル層は、側壁及び底部を有する。チャネル開口部のチャネル層上に保護層が形成され、この保護層は、側壁及び底部を有する。いくつかの実施形態では、ステップ４１２は、図６を参照して例示しているように実行され得る。
次に、方法４００はステップ４１４に進む。ステップ４１４では、まずチャネル開口部の保護層の底部が除去されて、チャネル層の底部が露出し、続いてチャネル層の底部に凹部が形成される。底部、及びこの底部に隣接するチャネル層の側壁の一部が、チャネル開口部内で除去される。除去が完了すると、チャネル層の下端が基板間コンタクトの上面よりも上側になる。保護層と、チャネル開口部と基板間コンタクトとによる重畳領域におけるブロッキング層、電荷蓄積層、並びにトンネル層の底部及び側壁の一部とが、さらに除去される。除去が完了すると、ブロッキング層、電荷蓄積層、及びトンネル層の下端が基板間コンタクトの上面よりも上側になる。いくつかの実施形態では、ステップ４１４は、図７〜図９を参照して例示しているように実行され得る。
次に、方法４００はステップ４１６に進み、ここで、チャネル層が完全に除去され、その後新しいチャネル層が形成される。この新しいチャネル層は、チャネル開口部の側壁に沿って、基板間コンタクト上に形成される。いくつかの実施形態では、ステップ４１６は、図１０〜図１１を参照して例示しているように実行され得る。
方法４００はステップ４１８に進み、ここで、誘電体層が形成され、第２のチャネル構造内に上部チャネルコンタクトが形成される。ステップ４１８では、新しいチャネル層上に、チャネル開口部を充填するようにまずこの誘電体層が形成される。続いて、新しいチャネル層に沿った誘電体層の上部に凹部が形成される。この誘電体層の凹部の上部はチャネルコンタクト層で充填され、このチャネルコンタクト層は第２のメモリセルスタックの上面を覆う。次に、表面平坦化プロセスを実行して、第２のメモリセルスタックの上面から、任意の過剰なチャネルコンタクト層を除去して、上部チャネルコンタクトが形成される。この上部チャネルコンタクトは新しいチャネル層と直接接触しており、また、上部チャネルコンタクトの上面と、第２のメモリセルスタックの上面とは同一平面上にある。いくつかの実施形態では、ステップ４１８は、図１２〜図１４を参照して例示しているように実行され得る。
なお、方法４００の前、最中、及び後に追加のステップを設けることができ、記載しているステップのいくつかは、方法４００の別の実施形態のために異なる順序で置き換えられ、削除され、又は実行され得る。後続の方法ステップでは、様々な追加の相互接続構造（たとえば、導電線及び／又はヴィアを有するメタライゼーション層）が、半導体デバイス１００上に形成されてもよい。そのような相互接続構造により、半導体デバイス１００が他のコンタクト構造及び／又はアクティブデバイスに電気的に結合されて、機能回路を形成する。パッシベーション層、及び入出力構造などの追加のデバイス特徴がさらに形成されてもよい。
本明細書に記載の様々な実施形態は、関連する例に勝るいくつかの利点を提供する。たとえば、関連する例では、チャネル構造と基板間コンタクトとの間の重畳領域に別の寄生コンデンサが形成される。別の寄生コンデンサが存在するために、重畳領域における電荷蓄積層の一部に結合される電圧が低下する。電荷蓄積層に結合される電圧量が低下すると、重畳領域におけるチャネル層の一部を反転させて、反転層を形成することができなくなる可能性がある。チャネル層内に反転層を形成できなくなる結果、チャネル抵抗が高くなる。本開示では、新規な３Ｄ ＮＡＮＤメモリデバイス及びその形成方法を提供する。開示している３Ｄ ＮＡＮＤメモリデバイスでは、チャネル構造と基板間コンタクトとの間の重畳領域におけるブロッキング層、電荷蓄積層、及びトンネル層が除去されて、別の寄生コンデンサの形成が防止される。その結果、より多くの電圧が電荷蓄積層に結合され得、これによって重畳領域で隣り合うチャネル層を反転させて、動作中のチャネル抵抗を低減することができる。
上記の記載では、当業者が本開示の態様をより良好に理解できるように、いくつかの実施形態の特徴を概説している。本明細書で紹介している実施形態の同じ目的を遂行するため、かつ／又は同じ利点を達成するために、他の方法及び構造を設計又は修正するための基礎として、本開示を容易に使用できることを、当業者は理解すべきである。そのような同等の構造が本開示の趣旨及び範囲から逸脱することはないこと、及び本明細書において様々な変更、置換、及び代替が、本開示の趣旨及び範囲から逸脱することなく可能であることを、当業者はさらに認識すべきである。

Claims (20)

  1. 基板と、
    前記基板上に形成されている下部基板であって、前記下部基板は、前記基板の表面から垂直方向に延出している第１のチャネル構造、並びに複数の第１の層及び複数の第２の層を有する第１のメモリセルスタックを含み、前記第１のチャネル構造は、前記第１のメモリセルスタックを貫通し、かつ側壁及び底部を有し、前記第１の層及び前記第２の層は、前記第１のチャネル構造の前記側壁に沿って交互に積み重ねられている、下部基板と、
    前記第１のメモリセルスタックの上面上に形成され、かつ前記第１のチャネル構造に結合されている基板間コンタクトと、
    前記基板間コンタクト上に形成されている上部基板であって、前記上部基板は、第２のチャネル構造及び第２のメモリセルスタックを含み、前記第２のメモリセルスタックは、複数の第３の層及び複数の第４の層を有し、前記第３の層及び前記第４の層は、前記第２のチャネル構造の側壁に沿って交互に積み重ねられ、前記第２のチャネル構造は、前記第２のメモリセルスタックを貫通し、かつ側壁及び底部を有し、前記第２のチャネル構造は前記基板間コンタクトの凹部内へと垂直方向に延在し、さらに、前記基板間コンタクトと前記第２のメモリセルスタックとの界面において、前記第２のメモリセルスタック内へと横方向に延在しており、前記第２のチャネル構造は、前記基板間コンタクトの上面よりも上側にあるチャネル誘電体領域を有する、上部基板と、を備える、
    三次元メモリデバイス。
  2. 前記第２のチャネル構造は、
    第２のチャネル層と、
    前記第２のチャネル層上に形成され、かつ底面を有する第２のトンネル層と、
    前記第２のトンネル層上に形成され、かつ底面を有する第２の電荷蓄積層と、
    前記第２の電荷蓄積層上に形成され、かつ底面を有する第２のブロッキング層と、を含み、
    前記チャネル層は、前記基板間コンタクトの上面、前記第２のメモリセルスタックの最下層、並びに前記第２のトンネル層、前記第２の電荷蓄積層、及び前記第２のブロッキング層の底面と直接接触している、請求項１に記載のデバイス。
  3. 前記基板間コンタクトの前記上面よりも下側にある前記第２のチャネル構造の前記側壁の低部は、前記基板間コンタクトの前記上面よりも上側にある前記第２のチャネル構造の前記側壁の上部よりも少ない数の層を含む、請求項１に記載のデバイス。
  4. 前記第２のチャネル構造の前記チャネル誘電体領域は、
    前記第２のチャネル構造の前記側壁に沿って形成されている第２のブロッキング層であって、前記第２のブロッキング層の下端が、前記基板間コンタクトの前記上面よりも上側にある、第２のブロッキング層と、
    前記第２のチャネル構造の前記側壁に沿って、前記第２のブロッキング層上に形成されている第２の電荷蓄積層であって、前記第２のブロッキング層の下端が、前記基板間コンタクトの前記上面よりも上側にある、第２の電荷蓄積層と、
    前記第２のチャネル構造の前記側壁に沿って、前記第２の電荷蓄積層上に形成されている第２のトンネル層であって、前記トンネル層の下端が、前記基板間コンタクトの前記上面よりも上側にある、第２のトンネル層と、をさらに含む、請求項１に記載のデバイス。
  5. 前記第２のチャネル構造は、
    前記第２のチャネル構造の前記側壁に沿って、前記第２のトンネル層上に、かつ前記基板間コンタクト上に形成されている第２のチャネル層と、
    前記第２のチャネル構造における前記第２のチャネル層上に形成され、前記基板間コンタクト内へと延在している第２の誘電体層と、
    前記第２のチャネル層に結合されている上部チャネルコンタクトであって、前記上部チャネルコンタクトの上面の高さが、前記第２のメモリセルスタックの上面の高さと同じである、上部チャネルコンタクトと、をさらに含む、請求項４に記載のデバイス。
  6. 前記第１のチャネル構造及び前記第２のチャネル構造の形状は、円形の柱形状である、請求項１に記載のデバイス。
  7. 前記第１のチャネル構造において、
    前記第１のチャネル構造の前記側壁に沿って、前記基板上に形成されている第１のブロッキング層であって、前記第１のブロッキング層は、前記第１のメモリセルスタックと直接接触している、第１のブロッキング層と、
    前記第１のブロッキング層に沿って、前記基板上に形成されている第１の電荷蓄積層と、
    前記第１の電荷蓄積層に沿って、前記基板上に形成されている第１のトンネル層と、
    前記第１のトンネル層に沿って形成されている第１のチャネル層であって、前記第１のチャネル層は前記基板間コンタクトに結合されている、第１のチャネル層と、
    前記第１のチャネル層に沿って形成されている第１の誘電体層であって、前記第１の誘電体層は前記第２のチャネル構造を充填し、かつ前記基板間コンタクトと直接接触している、第１の誘電体層と、をさらに含む、請求項１に記載のデバイス。
  8. 前記第１の層は絶縁層であり、前記第２の層は導電体層であり、また、前記第１の層は前記基板と直接接触している、請求項１に記載のデバイス。
  9. 前記第２の層は第１のｈｉｇｈ Ｋ層及び第１の金属層を含み、ワード線を形成している、請求項８に記載のデバイス。
  10. 前記第３の層は絶縁層であり、前記第４の層は導電体層であり、また、前記第３の層は前記基板間コンタクトと直接接触している、請求項１に記載のデバイス。
  11. 前記第４の層は第２のｈｉｇｈ Ｋ層及び第２の金属層を含み、ワード線を形成している、請求項１０に記載のデバイス。
  12. 基板上に下部メモリセルストリングを形成することであって、前記下部メモリセルストリングは、基板上に順次積み重ねられている複数の第１のワード線であって、前記複数の第１のワード線は、複数の第１の絶縁層によって互いから離隔している、第１のワード線、並びに前記複数の第１のワード線及び前記第１の絶縁層を貫通する第１のチャネル構造であって、前記第１のチャネル構造は、前記基板に垂直な方向に沿って形成され、かつ下部チャネルコンタクトを介して前記基板と結合される、第１のチャネル構造を含む、下部メモリセルストリングを形成することと、
    前記下部メモリセルストリング上に相互接続構造を形成することであって、前記相互接続構造は、前記第１のチャネル構造に結合されている、相互接続構造を形成することと、
    前記相互接続構造上に上部メモリセルストリングを形成することであって、前記上部メモリセルストリングは、前記相互接続構造上に順次積み重ねられている、複数の第２のワード線であって、前記複数の第２のワード線は、複数の第２の絶縁層によって互いから離隔している、複数の第２のワード線、並びに、前記複数の第２のワード線及び前記第２の絶縁層を貫通する第２のチャネル構造であって、前記第２のチャネル構造は、前記基板に垂直な方向に沿って形成され、前記第２のチャネル構造は、側壁及び底部を有し、前記第２のチャネル構造は前記相互接続構造内へと垂直方向に延在し、かつ前記基板間コンタクトと最下部の第２の絶縁層との界面において、前記最下部の第２の絶縁層内へと延在しており、前記第２のチャネル構造のチャネル誘電体領域が、前記相互接続構造の上面よりも上側にある、第２のチャネル構造を含む、上部メモリセルストリングを形成することと、を含む、
    三次元メモリデバイスを作製するための方法。
  13. 前記上部メモリセルストリングを形成することは、
    前記相互接続構造上にメモリセルスタックを形成することであって、前記メモリセルスタックは、前記複数の第２の絶縁層及び前記複数の第２のワード線層を含み、前記第２の絶縁層及び前記第２のワード線層は交互に積み重ねられ、前記メモリスタックの最上層と最下層とが前記第２の絶縁層となる、メモリセルスタックを形成することと、
    前記メモリセルスタックを貫通するチャネル開口部を形成することであって、前記チャネル開口部は側壁、底部、上部を有し、前記底部は前記相互接続構造内へと延在して、前記相互接続構造と前記チャネル開口部との間の重畳領域を形成し、また、前記底部は前記上部よりも小さい、チャネル開口部を形成することと、
    前記チャネル開口部の前記側壁に沿って、前記相互接続構造上にブロッキング層を形成することであって、前記ブロッキング層は、前記メモリセルスタックの前記上面を覆う、ブロッキング層を形成することと、
    前記チャネル開口部の前記ブロッキング層上に電荷蓄積層を形成することと、
    前記チャネル開口部の前記電荷蓄積層上にトンネル層を形成することと、
    前記チャネル開口部の前記トンネル層上にチャネル層を形成することであって、前記チャネル層は、側壁、底部、及び上部を前記メモリセルスタックの上面上に有する、チャネル層を形成することと、
    前記チャネル開口部の前記チャネル層上に保護層を形成することであって、前記保護層は、側壁及び底部を有する、保護層を形成することと、
    前記チャネル開口部の前記保護層の前記底部を除去して、前記チャネル層の前記底部を露出させ、続いて前記チャネル層の前記底部に凹部を形成することと、
    前記チャネル層の下端が前記相互接続構造の前記上面よりも上側になるように、前記重畳領域における前記チャネル層の前記底部、前記上部、及び前記側壁の一部を除去することと、
    前記ブロッキング層、前記電荷蓄積層、及び前記トンネル層の下端が前記相互接続構造の前記上面よりも上側になるように、前記保護層、並びに前記重畳領域における前記ブロッキング層、前記電荷蓄積層、及び前記トンネル層の一部を除去することと、
    前記チャネル層を除去して、その後前記チャネル開口部の前記側壁に沿って、前記相互接続構造上に新しいチャネル層を形成することと、を含む、請求項１２に記載の方法。
  14. 前記第２のチャネル構造の前記チャネル誘電体領域は、前記ブロッキング層と、前記電荷蓄積層と、前記トンネル層と、を含む、請求項１３に記載の方法。
  15. 前記第２のチャネル構造は、前記チャネル誘電体領域及び前記新しいチャネル層を含み、
    前記チャネル層を除去して、前記チャネル開口部の前記側壁に沿って、前記相互接続構造上に新しいチャネル層を形成することの後に、前記相互接続構造内へと垂直方向に延在し、前記最下部の第２の絶縁層内へと横方向に延在する前記第２のチャネル構造を形成することを含む、請求項１３に記載の方法。
  16. 前記チャネル開口部の前記側壁に沿って、前記相互接続構造上に前記新しいチャネル層を形成することの後、
    前記チャネル開口部を誘電体層で充填することであって、前記誘電体層は、前記チャネル開口部の前記新しいチャネル層上に形成される、前記チャネル開口部を誘電体層で充填することと、
    前記新しいチャネル層に沿った前記誘電体層の上部に凹部を形成することと、
    前記誘電体層の前記凹部の上部をコンタクト層で充填することであって、前記コンタクト層は、前記メモリセルスタックの前記上面を覆う、前記誘電体層の前記凹部の上部をコンタクト層で充填することと、
    表面平坦化プロセスを実行して、前記メモリセルスタックの前記上面から、前記コンタクト層の一部を除去することと、をさらに含む、請求項１３に記載の方法。
  17. 基板上に形成されている下部メモリセルストリングであって、前記下部メモリセルストリングは、基板上に順次積み重ねられている複数の第１のワード線であって、前記複数の第１のワード線は、複数の第１の絶縁層によって互いから離隔している、複数の第１のワード線、並びに前記複数の第１のワード線及び前記第１の絶縁層を貫通する第１のチャネル構造であって、前記第１のチャネル構造は、前記基板に垂直な方向に沿って形成され、かつ下部チャネルコンタクトを介して前記基板と結合される、第１のチャネル構造を含む、下部メモリセルストリングと、
    前記下部メモリセルストリング上に形成されている相互接続構造であって、前記相互接続構造は、前記第１のチャネル構造に結合されている、相互接続構造と、
    前記相互接続構造上に形成されている上部メモリセルストリングであって、前記上部メモリセルストリングは、前記相互接続構造上に順次積み重ねられている、複数の第２のワード線であって、前記複数の第２のワード線は、複数の第２の絶縁層によって互いから離隔している、複数の第２のワード線、並びに、前記複数の第２のワード線及び前記第２の絶縁層を貫通する第２のチャネル構造であって、前記第２のチャネル構造は、前記基板に垂直な方向に沿って形成され、前記第２のチャネル構造は、側壁及び底部を有し、前記第２のチャネル構造は前記相互接続構造内へと垂直方向に延在し、かつ前記相互接続構造と最下部の第２の絶縁層との界面において、前記最下部の第２の絶縁層内へと延在しており、前記第２のチャネル構造のチャネル誘電体領域が、前記相互接続構造の上面よりも上側にある、第２のチャネル構造を含む、上部メモリセルストリングと、を含む、
    メモリセルストリング。
  18. 前記相互接続構造の前記上面よりも下側にある前記第２のチャネル構造の前記側壁の低部は、前記相互接続構造の前記上面よりも上側にある前記第２のチャネル構造の前記側壁の上部よりも少ない数の層を含む、請求項１７に記載のメモリセルストリング。
  19. 前記第２のチャネル構造の前記チャネル誘電体領域は、
    前記第２のチャネル構造の前記側壁に沿って形成されている第２のブロッキング層であって、前記第２のブロッキング層の下端が、前記相互接続構造の前記上面よりも上側にある、第２のブロッキング層と、
    前記第２のチャネル構造の前記側壁に沿って、前記第２のブロッキング層上に形成されている第２の電荷蓄積層であって、前記第２のブロッキング層の下端が、前記相互接続構造の前記上面よりも上側にある、第２の電荷蓄積層と、
    前記第２のチャネル構造の前記側壁に沿って、前記第２の電荷蓄積層上に形成されている第２のトンネル層であって、前記トンネル層の下端が、前記相互接続構造の前記上面よりも上側にある、第２のトンネル層と、をさらに含む、請求項１７に記載のメモリセルストリング。
  20. 前記第２のチャネル構造は、
    前記第２のチャネル構造の前記側壁に沿って、前記第２のトンネル層上に、かつ前記相互接続構造上に形成されている第２のチャネル層と、
    前記第２のチャネル構造における前記第２のチャネル層上に形成されている第２の絶縁層であって、前記第２の絶縁層は前記第２のチャネル構造を充填し、かつ前記相互接続構造内へと延在している、第２の絶縁層と、
    前記第２のチャネル層に結合されている上部チャネルコンタクトと、をさらに含む、請求項１９に記載のメモリセルストリング。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020051826A1 (en) * 2018-09-13 2020-03-19 Yangtze Memory Technologies Co., Ltd. Novel 3d nand memory device and method of forming the same
EP3891810B1 (en) * 2019-03-18 2023-10-04 Yangtze Memory Technologies Co., Ltd. High-k dielectric layer in three-dimensional memory devices and methods for forming the same
US11355514B2 (en) 2019-08-15 2022-06-07 Micron Technology, Inc. Microelectronic devices including an oxide material between adjacent decks, electronic systems, and related methods
CN111180452B (zh) * 2019-12-31 2023-01-24 长江存储科技有限责任公司 3d存储器件及其制造方法
US11393672B2 (en) * 2020-02-12 2022-07-19 Micron Technology, Inc. Methods of forming microelectronic devices including an interdeck region between deck structures
US11387245B2 (en) 2020-04-17 2022-07-12 Micron Technology, Inc. Electronic devices including pillars in array regions and non-array regions, and related systems and methods
KR102603209B1 (ko) * 2021-03-26 2023-11-16 한양대학교 산학협력단 개선된 스택 연결 부위를 갖는 3차원 플래시 메모리 및 그 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120112264A1 (en) * 2010-11-05 2012-05-10 Lee Changhyun Three-dimensional semiconductor devices and methods of fabricating the same
US20150162342A1 (en) * 2013-12-09 2015-06-11 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US20180182771A1 (en) * 2016-12-22 2018-06-28 Sandisk Technologies Llc Three-dimensional memory devices containing inter-tier dummy memory cells and methods of making the same

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110108216A (ko) * 2010-03-26 2011-10-05 삼성전자주식회사 3차원 반도체 장치
KR20120003351A (ko) * 2010-07-02 2012-01-10 삼성전자주식회사 3차원 비휘발성 메모리 장치 및 그 동작방법
US20120086072A1 (en) * 2010-10-11 2012-04-12 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device and related method of manufacture
KR101762823B1 (ko) * 2010-10-29 2017-07-31 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 제조 방법
KR102114341B1 (ko) * 2013-07-08 2020-05-25 삼성전자주식회사 수직형 반도체 장치
KR102323571B1 (ko) * 2014-07-01 2021-11-09 삼성전자주식회사 반도체 장치 및 그 제조방법
US9947682B2 (en) * 2014-11-18 2018-04-17 Sandisk Technologies Llc Three dimensional non-volatile memory with separate source lines
KR20160080365A (ko) * 2014-12-29 2016-07-08 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
CN106887435B (zh) * 2015-12-15 2020-01-07 北京兆易创新科技股份有限公司 一种3DNand闪存设备及其制作方法
US9780034B1 (en) * 2016-03-16 2017-10-03 Sandisk Technologies Llc Three-dimensional memory device containing annular etch-stop spacer and method of making thereof
TWI603460B (zh) * 2016-06-06 2017-10-21 旺宏電子股份有限公司 三維半導體元件
TWI613761B (zh) * 2016-07-12 2018-02-01 旺宏電子股份有限公司 三維非揮發性記憶體及其製造方法
CN107768381B (zh) * 2016-08-17 2021-11-09 上海新昇半导体科技有限公司 一种纳米管存储器结构及其制备方法
US9959932B1 (en) * 2017-02-21 2018-05-01 Sandisk Technologies Llc Grouping memory cells into sub-blocks for program speed uniformity
CN109920790B (zh) * 2017-03-08 2022-04-12 长江存储科技有限责任公司 一种三维存储器及其通道孔结构的形成方法
CN106920772B (zh) * 2017-03-08 2019-02-12 长江存储科技有限责任公司 三维存储器及其通道孔结构的形成方法
TWI632645B (zh) * 2017-03-09 2018-08-11 旺宏電子股份有限公司 立體記憶體元件及其製作方法
CN107359166A (zh) * 2017-08-31 2017-11-17 长江存储科技有限责任公司 一种3d nand存储器的存储结构及其制备方法
CN107731835B (zh) * 2017-08-31 2019-01-29 长江存储科技有限责任公司 双台阶结构的三维存储器及其形成方法
CN109887913B (zh) * 2017-11-09 2021-02-23 长江存储科技有限责任公司 一种nand串结构及其制备方法
CN108520881B (zh) * 2018-04-25 2019-10-11 长江存储科技有限责任公司 三维存储器及其数据操作方法
WO2020051826A1 (en) * 2018-09-13 2020-03-19 Yangtze Memory Technologies Co., Ltd. Novel 3d nand memory device and method of forming the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120112264A1 (en) * 2010-11-05 2012-05-10 Lee Changhyun Three-dimensional semiconductor devices and methods of fabricating the same
US20150162342A1 (en) * 2013-12-09 2015-06-11 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US20180182771A1 (en) * 2016-12-22 2018-06-28 Sandisk Technologies Llc Three-dimensional memory devices containing inter-tier dummy memory cells and methods of making the same

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