JP7194813B2 - 三次元メモリデバイス、三次元メモリデバイスを作製するための方法及びメモリセルストリング - Google Patents
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Claims (20)
- 基板と、
前記基板上に形成されている下部基板であって、前記下部基板は、前記基板の表面から垂直方向に延出している第1のチャネル構造、並びに複数の第1の層及び複数の第2の層を有する第1のメモリセルスタックを含み、前記第1のチャネル構造は、前記第1のメモリセルスタックを貫通し、かつ側壁及び底部を有し、前記第1の層及び前記第2の層は、前記第1のチャネル構造の前記側壁に沿って交互に積み重ねられている、下部基板と、
前記第1のメモリセルスタックの上面上に形成され、かつ前記第1のチャネル構造に結合されている基板間コンタクトと、
前記基板間コンタクト上に形成されている上部基板であって、前記上部基板は、第2のチャネル構造及び第2のメモリセルスタックを含み、前記第2のメモリセルスタックは、複数の第3の層及び複数の第4の層を有し、前記第3の層及び前記第4の層は、前記第2のチャネル構造の側壁に沿って交互に積み重ねられ、前記第2のチャネル構造は、前記第2のメモリセルスタックを貫通し、かつ側壁及び底部を有し、前記第2のチャネル構造は前記基板間コンタクトの凹部内へと垂直方向に延在し、さらに、前記基板間コンタクトと前記第2のメモリセルスタックとの界面において、前記第2のメモリセルスタック内へと横方向に延在しており、前記第2のチャネル構造は、前記基板間コンタクトの上面よりも上側にあるチャネル誘電体領域を有する、上部基板と、を備える、
三次元メモリデバイス。 - 前記第2のチャネル構造は、
第2のチャネル層と、
前記第2のチャネル層上に形成され、かつ底面を有する第2のトンネル層と、
前記第2のトンネル層上に形成され、かつ底面を有する第2の電荷蓄積層と、
前記第2の電荷蓄積層上に形成され、かつ底面を有する第2のブロッキング層と、を含み、
前記第2のチャネル層は、前記基板間コンタクトの上面、前記第2のメモリセルスタックの最下層、並びに前記第2のトンネル層、前記第2の電荷蓄積層、及び前記第2のブロッキング層の底面と直接接触している、請求項1に記載の三次元メモリデバイス。 - 前記基板間コンタクトの前記上面よりも下側にある前記第2のチャネル構造の前記側壁の低部は、前記基板間コンタクトの前記上面よりも上側にある前記第2のチャネル構造の前記側壁の上部よりも少ない数の層を含む、請求項1に記載の三次元メモリデバイス。
- 前記第2のチャネル構造の前記チャネル誘電体領域は、
前記第2のチャネル構造の前記側壁に沿って形成されている第2のブロッキング層であって、前記第2のブロッキング層の下端が、前記基板間コンタクトの前記上面よりも上側にある、第2のブロッキング層と、
前記第2のチャネル構造の前記側壁に沿って、前記第2のブロッキング層上に形成されている第2の電荷蓄積層であって、前記第2の電荷蓄積層の下端が、前記基板間コンタクトの前記上面よりも上側にある、第2の電荷蓄積層と、
前記第2のチャネル構造の前記側壁に沿って、前記第2の電荷蓄積層上に形成されている第2のトンネル層であって、前記第2のトンネル層の下端が、前記基板間コンタクトの前記上面よりも上側にある、第2のトンネル層と、をさらに含む、請求項1に記載の三次元メモリデバイス。 - 前記第2のチャネル構造は、
前記第2のチャネル構造の前記側壁に沿って、前記第2のトンネル層上に、かつ前記基板間コンタクト上に形成されている第2のチャネル層と、
前記第2のチャネル構造における前記第2のチャネル層上に形成され、前記基板間コンタクト内へと延在している第2の誘電体層と、
前記第2のチャネル層に結合されている上部チャネルコンタクトであって、前記上部チャネルコンタクトの上面の高さが、前記第2のメモリセルスタックの上面の高さと同じである、上部チャネルコンタクトと、をさらに含む、請求項4に記載の三次元メモリデバイス。 - 前記第1のチャネル構造及び前記第2のチャネル構造の形状は、円形の柱形状である、請求項1に記載の三次元メモリデバイス。
- 前記第1のチャネル構造において、
前記第1のチャネル構造の前記側壁に沿って、前記基板上に形成されている第1のブロッキング層であって、前記第1のブロッキング層は、前記第1のメモリセルスタックと直接接触している、第1のブロッキング層と、
前記第1のブロッキング層に沿って、前記基板上に形成されている第1の電荷蓄積層と、
前記第1の電荷蓄積層に沿って、前記基板上に形成されている第1のトンネル層と、
前記第1のトンネル層に沿って形成されている第1のチャネル層であって、前記第1のチャネル層は前記基板間コンタクトに結合されている、第1のチャネル層と、
前記第1のチャネル層に沿って形成されている第1の誘電体層であって、前記第1の誘電体層は前記第1のチャネル構造を充填し、かつ前記基板間コンタクトと直接接触している、第1の誘電体層と、をさらに含む、請求項1に記載の三次元メモリデバイス。 - 前記第1の層は絶縁層であり、前記第2の層は導電体層であり、また、前記第1の層は前記基板と直接接触している、請求項1に記載の三次元メモリデバイス。
- 前記第2の層は第1のhigh K層及び第1の金属層を含み、ワード線を形成している、請求項8に記載の三次元メモリデバイス。
- 前記第3の層は絶縁層であり、前記第4の層は導電体層であり、また、前記第3の層は前記基板間コンタクトと直接接触している、請求項1に記載の三次元メモリデバイス。
- 前記第4の層は第2のhigh K層及び第2の金属層を含み、ワード線を形成している、請求項10に記載の三次元メモリデバイス。
- 基板上に下部メモリセルストリングを形成することであって、前記下部メモリセルストリングは、基板上に順次積み重ねられている複数の第1のワード線であって、前記複数の第1のワード線は、複数の第1の絶縁層によって互いから離隔している、第1のワード線、並びに前記複数の第1のワード線及び前記第1の絶縁層を貫通する第1のチャネル構造であって、前記第1のチャネル構造は、前記基板に垂直な方向に沿って形成され、かつ下部チャネルコンタクトを介して前記基板と結合される、第1のチャネル構造を含む、下部メモリセルストリングを形成することと、
前記下部メモリセルストリング上に相互接続構造を形成することであって、前記相互接続構造は、前記第1のチャネル構造に結合されている、相互接続構造を形成することと、
前記相互接続構造上に上部メモリセルストリングを形成することであって、前記上部メモリセルストリングは、前記相互接続構造上に順次積み重ねられている、複数の第2のワード線であって、前記複数の第2のワード線は、複数の第2の絶縁層によって互いから離隔している、複数の第2のワード線、並びに、前記複数の第2のワード線及び前記第2の絶縁層を貫通する第2のチャネル構造であって、前記第2のチャネル構造は、前記基板に垂直な方向に沿って形成され、前記第2のチャネル構造は、側壁及び底部を有し、前記第2のチャネル構造は前記相互接続構造内へと垂直方向に延在し、かつ前記相互接続構造と最下部の第2の絶縁層との界面において、前記最下部の第2の絶縁層内へと横方向に延在しており、前記第2のチャネル構造のチャネル誘電体領域が、前記相互接続構造の上面よりも上側にある、第2のチャネル構造を含む、上部メモリセルストリングを形成することと、を含む、
三次元メモリデバイスを作製するための方法。 - 前記上部メモリセルストリングを形成することは、
前記相互接続構造上にメモリセルスタックを形成することであって、前記メモリセルスタックは、前記複数の第2の絶縁層及び前記複数の第2のワード線を含み、前記第2の絶縁層及び前記第2のワード線は交互に積み重ねられ、前記メモリセルスタックの最上層と最下層とが前記第2の絶縁層となる、メモリセルスタックを形成することと、
前記メモリセルスタックを貫通するチャネル開口部を形成することであって、前記チャネル開口部は側壁、底部、上部を有し、前記底部は前記相互接続構造内へと延在して、前記相互接続構造と前記チャネル開口部との間の重畳領域を形成し、また、前記底部は前記上部よりも小さい、チャネル開口部を形成することと、
前記チャネル開口部の前記側壁に沿って、前記相互接続構造上にブロッキング層を形成することであって、前記ブロッキング層は、前記メモリセルスタックの前記上面を覆う、ブロッキング層を形成することと、
前記チャネル開口部の前記ブロッキング層上に電荷蓄積層を形成することと、
前記チャネル開口部の前記電荷蓄積層上にトンネル層を形成することと、
前記チャネル開口部の前記トンネル層上にチャネル層を形成することであって、前記チャネル層は、側壁、底部、及び上部を前記メモリセルスタックの上面上に有する、チャネル層を形成することと、
前記チャネル開口部の前記チャネル層上に保護層を形成することであって、前記保護層は、側壁及び底部を有する、保護層を形成することと、
前記チャネル開口部の前記保護層の前記底部を除去して、前記チャネル層の前記底部を露出させ、続いて前記チャネル層の前記底部に凹部を形成することと、
前記チャネル層の下端が前記相互接続構造の前記上面よりも上側になるように、前記重畳領域における前記チャネル層の前記底部、前記上部、及び前記側壁の一部を除去することと、
前記ブロッキング層、前記電荷蓄積層、及び前記トンネル層の下端が前記相互接続構造の前記上面よりも上側になるように、前記保護層、並びに前記重畳領域における前記ブロッキング層、前記電荷蓄積層、及び前記トンネル層の一部を除去することと、
前記チャネル層を除去して、その後前記チャネル開口部の前記側壁に沿って、前記相互接続構造上に新しいチャネル層を形成することと、を含む、請求項12に記載の方法。 - 前記第2のチャネル構造の前記チャネル誘電体領域は、前記ブロッキング層と、前記電荷蓄積層と、前記トンネル層と、を含む、請求項13に記載の方法。
- 前記第2のチャネル構造は、前記チャネル誘電体領域及び前記新しいチャネル層を含み、
前記チャネル層を除去して、前記チャネル開口部の前記側壁に沿って、前記相互接続構造上に前記新しいチャネル層を形成することの後に、前記相互接続構造内へと垂直方向に延在し、前記最下部の第2の絶縁層内へと横方向に延在する前記第2のチャネル構造を形成することを含む、請求項13に記載の方法。 - 前記チャネル開口部の前記側壁に沿って、前記相互接続構造上に前記新しいチャネル層を形成することの後、
前記チャネル開口部を誘電体層で充填することであって、前記誘電体層は、前記チャネル開口部の前記新しいチャネル層上に形成される、前記チャネル開口部を誘電体層で充填することと、
前記新しいチャネル層に沿った前記誘電体層の上部に凹部を形成することと、
前記誘電体層の前記凹部の上部をコンタクト層で充填することであって、前記コンタクト層は、前記メモリセルスタックの前記上面を覆う、前記誘電体層の前記凹部の上部をコンタクト層で充填することと、
表面平坦化プロセスを実行して、前記メモリセルスタックの前記上面から、前記コンタクト層の一部を除去することと、をさらに含む、請求項13に記載の方法。 - 基板上に形成されている下部メモリセルストリングであって、前記下部メモリセルストリングは、基板上に順次積み重ねられている複数の第1のワード線であって、前記複数の第1のワード線は、複数の第1の絶縁層によって互いから離隔している、複数の第1のワード線、並びに前記複数の第1のワード線及び前記第1の絶縁層を貫通する第1のチャネル構造であって、前記第1のチャネル構造は、前記基板に垂直な方向に沿って形成され、かつ下部チャネルコンタクトを介して前記基板と結合される、第1のチャネル構造を含む、下部メモリセルストリングと、
前記下部メモリセルストリング上に形成されている相互接続構造であって、前記相互接続構造は、前記第1のチャネル構造に結合されている、相互接続構造と、
前記相互接続構造上に形成されている上部メモリセルストリングであって、前記上部メモリセルストリングは、前記相互接続構造上に順次積み重ねられている、複数の第2のワード線であって、前記複数の第2のワード線は、複数の第2の絶縁層によって互いから離隔している、複数の第2のワード線、並びに、前記複数の第2のワード線及び前記第2の絶縁層を貫通する第2のチャネル構造であって、前記第2のチャネル構造は、前記基板に垂直な方向に沿って形成され、前記第2のチャネル構造は、側壁及び底部を有し、前記第2のチャネル構造は前記相互接続構造内へと垂直方向に延在し、かつ前記相互接続構造と最下部の第2の絶縁層との界面において、前記最下部の第2の絶縁層内へと横方向に延在しており、前記第2のチャネル構造のチャネル誘電体領域が、前記相互接続構造の上面よりも上側にある、第2のチャネル構造を含む、上部メモリセルストリングと、を含む、
メモリセルストリング。 - 前記相互接続構造の前記上面よりも下側にある前記第2のチャネル構造の前記側壁の低部は、前記相互接続構造の前記上面よりも上側にある前記第2のチャネル構造の前記側壁の上部よりも少ない数の層を含む、請求項17に記載のメモリセルストリング。
- 前記第2のチャネル構造の前記チャネル誘電体領域は、
前記第2のチャネル構造の前記側壁に沿って形成されている第2のブロッキング層であって、前記第2のブロッキング層の下端が、前記相互接続構造の前記上面よりも上側にある、第2のブロッキング層と、
前記第2のチャネル構造の前記側壁に沿って、前記第2のブロッキング層上に形成されている第2の電荷蓄積層であって、前記第2の電荷蓄積層の下端が、前記相互接続構造の前記上面よりも上側にある、第2の電荷蓄積層と、
前記第2のチャネル構造の前記側壁に沿って、前記第2の電荷蓄積層上に形成されている第2のトンネル層であって、前記第2のトンネル層の下端が、前記相互接続構造の前記上面よりも上側にある、第2のトンネル層と、をさらに含む、請求項17に記載のメモリセルストリング。 - 前記第2のチャネル構造は、
前記第2のチャネル構造の前記側壁に沿って、前記第2のトンネル層上に、かつ前記相互接続構造上に形成されている第2のチャネル層と、
前記第2のチャネル構造における前記第2のチャネル層上に形成されている第2の絶縁層であって、前記第2の絶縁層は前記第2のチャネル構造を充填し、かつ前記相互接続構造内へと延在している、第2の絶縁層と、
前記第2のチャネル層に結合されている上部チャネルコンタクトと、をさらに含む、請求項19に記載のメモリセルストリング。
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