TWI773208B - 三維記憶體裝置及其形成方法 - Google Patents

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TWI773208B TW110110308A TW110110308A TWI773208B TW I773208 B TWI773208 B TW I773208B TW 110110308 A TW110110308 A TW 110110308A TW 110110308 A TW110110308 A TW 110110308A TW I773208 B TWI773208 B TW I773208B
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世海 楊
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王聖禎
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Abstract

本發明實施例提供一種三維記憶體裝置及其形成方法。 三維記憶體裝置包括：第一介電層，具有第一側壁；第二介電層，具有第二側壁；字元線，位於第一介電層與第二介電層之間，字元線具有外側壁及內側壁，內側壁自外側壁、第一側壁及第二側壁凹入；記憶體層，沿著字元線的外側壁、字元線的內側壁、第一介電層的第一側壁及第二介電層的第二側壁延伸；以及半導體層，沿著記憶體層延伸。

Description

三維記憶體裝置及其形成方法
本發明實施例是有關於一種三維記憶體裝置及其形成方法。
半導體記憶體用於電子應用(例如包括收音機、電視、手機及個人計算裝置)的積體電路中。半導體記憶體包括兩大類別。一個類別是揮發性記憶體；另一類別是非揮發性記憶體。揮發性記憶體包括隨機存取記憶體(random access memory，RAM)，隨機存取記憶體可被進一步劃分成兩個子類別：靜態隨機存取記憶體(static random access memory，SRAM)及動態隨機存取記憶體(dynamic random access memory，DRAM)。由於SRAM及DRAM在斷電時將丟失其所儲存的資訊，因此SRAM及DRAM二者皆是揮發性的。
另一方面，非揮發性記憶體可保持儲存於其上的資料。一種類型的非揮發性半導體記憶體是鐵電隨機存取記憶體(ferroelectric random access memory，FeRAM)。FeRAM的優點 包括其寫入/讀取速度快且尺寸小。
本發明實施例提供一種三維記憶體裝置，其包括：第一介電層，具有第一側壁；第二介電層，具有第二側壁；字元線，位於所述第一介電層與所述第二介電層之間，所述字元線具有外側壁及內側壁，所述內側壁自所述外側壁、所述第一側壁及所述第二側壁凹入；記憶體層，沿著所述字元線的所述外側壁、所述字元線的所述內側壁、所述第一介電層的所述第一側壁及所述第二介電層的所述第二側壁延伸；以及半導體層，沿著所述記憶體層延伸。
本發明實施例提供一種裝置，其包括：字元線，包括主體部分、第一突出部分及第二突出部分，所述第一突出部分及所述第二突出部分各自遠離所述主體部分的相對側延伸；記憶體層，沿著所述字元線延伸，所述記憶體層的一部分設置於所述字元線的所述第一突出部分與所述第二突出部分之間；半導體層，沿著所述記憶體層延伸，所述半導體層的一部分設置於所述字元線的所述第一突出部分與所述第二突出部分之間；以及導電線，沿著所述半導體層延伸。
本發明實施例提供一種形成三維記憶體裝置的方法，其包括：在介電材料的層之間形成第一導電材料；使所述第一導電材料的側壁自所述介電材料的側壁凹入以形成側壁凹槽；在所述側壁凹槽中沈積第二導電材料；將所述第二導電材料圖案化以界 定包含所述第一導電材料及所述第二導電材料的字元線；在所述側壁凹槽中形成記憶體層，所述記憶體層接觸所述字元線；以及形成接觸所述記憶體層的半導體層。
50:記憶體陣列
52:記憶體胞元
54:電晶體
56:箭頭
62、106、204、204A、204B、204C、204D:介電層
64B、64S、72、132:導電線
66、166:導電接觸件
68:內連線
74、76:隔離區
82、122、124:半導體層
84、120、128:記憶體層
102:基底
104:多層堆疊
108、114:導電層
108A:第一導電子層/導電子層
108B:第二導電子層/導電子層
110:溝渠
112:側壁凹槽
116:字元線
116C:內角
116M:主體部分
116P:突出部分
116S1:外側壁
116S2:內側壁
116S3:連接表面
124C:通道區
126:隔離區
130、134、212:開口
132B:位元線
132S:源極線
136:隔離結構
160、310:內連線結構
162:金屬化圖案
164:介電材料
202:罩幕
206、206A、206B、206C:導電層
210A、210B、210C:區
214:階梯結構
216:金屬間介電質(IMD)
300:半導體裝置
300L:邏輯區
300M:記憶體區
302:半導體基底
304:裝置
306:層間介電(ILD)層
308:接觸插塞
A-A、B-B、C-C、D-D:參考橫截面
D1、D2、D3:方向
D4、D5:深度
L1~L5:金屬線
M1~M3:下部金屬化層/金屬化層
M4:中間金屬化層/金屬化層
M5:上部金屬化層/金屬化層
S1:分隔距離
T1、T2:厚度
T3:平均厚度
V1~V5:金屬通孔
Vth:閥值電壓
W1、W2、W3、W4、W5:寬度
θ1:鈍角
θ2:直角
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1A、圖1B及圖1C是記憶體陣列的各種視圖。
圖2至圖16D是根據一些實施例的製造記憶體陣列中的中間階段的視圖。
圖17A至圖17J是根據一些實施例的製造記憶體陣列的階梯結構中的中間階段的視圖。
圖18A及圖18B是根據各種實施例的薄膜電晶體的三維視圖。
圖19是根據一些其他實施例的處於製造的中間階段的記憶體陣列的三維視圖。
圖20是根據一些其他實施例的處於製造的中間階段的記憶體陣列的三維視圖。
圖21是根據一些其他實施例的在製造記憶體陣列中的中間階段的視圖。
圖22是根據一些其他實施例的處於製造的中間階段的記憶體陣列的三維視圖。
圖23是根據一些實施例的半導體裝置的剖視圖。
以下揭露提供用於實施本發明的不同特徵的許多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於...之下(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解 釋。
根據各種實施例，三維記憶體陣列由具有三維通道區的電晶體(例如可程式化薄膜電晶體(thin film transistor，TFT))形成。此種通道區可藉由以下方式來形成：形成具有主體部分及突出部分的字元線。然後沿著字元線的主體部分及突出部分沈積電晶體的膜堆疊。位元線及源極線被形成為與電晶體的膜堆疊接觸，藉此完成電晶體的形成。形成具有三維通道區的電晶體可使得電晶體的效能得到改善。
圖1A、圖1B及圖1C示出記憶體陣列50的實例。圖1A以三維視圖示出記憶體陣列50的一部分的實例；圖1B示出記憶體陣列50的電路圖；且圖1C示出記憶體陣列50的一部分的俯視圖。記憶體陣列50包括多個記憶體胞元52，所述多個記憶體胞元52可排列成列與行的柵格(grid)。記憶體胞元52可進一步垂直地堆疊以提供三維記憶體陣列，進而增大裝置密度。記憶體陣列50可設置於半導體晶粒的後段製程(back end of line，BEOL)中。舉例而言，記憶體陣列50可設置於半導體晶粒的內連線層中，例如設置於形成於半導體基底上的一或多個主動裝置(例如，電晶體)上方。
記憶體陣列50可為例如非或記憶體(NOR memory)陣列等記憶體陣列。每一記憶體胞元52可包括具有絕緣的記憶體層84作為閘極介電質的電晶體54(例如TFT)。每一電晶體54的閘極電性耦合至相應的字元線(例如，導電線72)，每一電晶體54 的第一源極/汲極區電性耦合至相應的位元線(例如，導電線64B)，且每一電晶體54的第二源極/汲極區電性耦合至相應的源極線(例如，導電線64S)，所述源極線將第二源極/汲極區電性耦合至地。記憶體陣列50的同一水平列中的記憶體胞元52可共享共用字元線，而記憶體陣列50的同一垂直行中的記憶體胞元52可共享共用源極線及共用位元線。
記憶體陣列50包括多條垂直堆疊的導電線72(例如，字元線)，其中在導電線72中的相鄰的導電線72之間設置有介電層62。導電線72在與下伏基底(未在圖1A及圖1B中明確示出)的主表面平行的方向D1上延伸。導電線72可為階梯結構的部件，所述階梯結構使得下部的導電線72長於上部的導電線72且在側向上延伸超過上部的導電線72的端點。舉例而言，在圖1A中，導電線72的多個堆疊層被示出為最頂部導電線72是最短的且最底部導電線72是最長的。多個導電線72的相應的長度可在朝向下伏基底的方向上增大。以此種方式，可自記憶體陣列50上方觸及導電線72中的每一者的一部分，且可製成連接到導電線72中的每一者的被暴露出的部分的導電接觸件66(參見圖1C)。當記憶體陣列50設置於半導體晶粒的內連線層中時，導電接觸件66可為例如將導電線72的被暴露出的部分連接至上覆內連線層的內連線68(參見圖1C)的通孔。
記憶體陣列50更包括多條導電線64B(例如，位元線)及多條導電線64S(例如，源極線)。導電線64B、64S沿著垂直 於方向D1的方向D2設置於導電線72之間。導電線64B、64S可各自在垂直於方向D1的方向D3上延伸。在相鄰的導電線64B與導電線64S之間設置有隔離區74且隔離區74將所述相鄰的導電線64B與導電線64S隔離開。成對導電線64B、64S與相交的導電線72一起界定每一記憶體胞元52的邊界，並且在相鄰的成對導電線64B、64S之間設置有隔離區76且隔離區76將所述相鄰的成對導電線64B、64S隔離開。導電線64S可電性耦合至地。儘管圖1A示出導電線64B相對於導電線64S的特定放置，然而應理解可對導電線64B、64S的放置進行翻轉。
記憶體陣列50亦可包括半導體層82。半導體層82可為記憶體胞元52的電晶體54提供通道區。舉例而言，當藉由對應的導電線72施加適當的電壓(例如，高於對應的電晶體54的相應的閥值電壓(Vth))時，半導體層82的與導電線72相交的區可使得電流能夠自導電線64B流動至導電線64S(例如，在箭頭56所指示的方向上)。在圖1A中，每一半導體層82接觸每一對應的字元線(例如，每一導電線72)的一個表面，因此為電晶體54提供平面通道區。如以下更詳細論述的，根據各種實施例，半導體層82被形成為接觸對應的字元線(例如，導電線72)的多個表面，因此為電晶體54提供三維通道區。
在導電線72與半導體層82之間設置有記憶體層84，且記憶體層84可為電晶體54提供閘極介電質。記憶體層84可包含鐵電材料，例如氧化鉿、氧化鉿鋯、摻雜矽的氧化鉿等。因此， 記憶體陣列50亦可被稱為鐵電隨機存取記憶體(FERAM)陣列。作為另外一種選擇，記憶體層84可為多層結構，所述多層結構包括位於兩個氧化矽層之間的氮化矽層(例如，氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)結構)、不同的鐵電材料、不同類型的記憶體層(例如，能夠儲存位元)等。
當記憶體層84包含鐵電材料時，記憶體層84可被極化為兩個不同的方向中的一個方向，且可藉由在記憶體層84兩端施加適當的電壓差且產生適當的電場來改變極化方向。極化可相對局部化(例如，一般包含於記憶體胞元52的每一邊界內)，且記憶體層84的連續的區可延伸跨越多個記憶體胞元52。依據記憶體層84的特定區的極化方向而定，對應的電晶體54的閥值電壓會發生變化，且可儲存數位值(例如，0或1)。舉例而言，當記憶體層84的區具有第一電性極化方向時，所述對應的電晶體54可具有相對低的閥值電壓，且當記憶體層84的區具有第二電性極化方向時，所述對應的電晶體54可具有相對高的閥值電壓。所述兩個閥值電壓之間的差可被稱為閥值電壓偏移(threshold voltage shift)。較大的閥值電壓偏移使得讀取儲存於對應的記憶體胞元52中的數位值更容易(例如，更不容易出現錯誤)。
為對記憶體胞元52執行寫入操作，在記憶體層84的與記憶體胞元52對應的一部分兩端施加寫入電壓。可例如藉由向對應的導電線72(例如，字元線)及對應的導電線64B、64S(例如，位元線/源極線)施加適當的電壓來施加寫入電壓。藉由在記憶體 層84的所述部分兩端施加寫入電壓，可改變記憶體層84的區的極化方向。因此，所述對應的電晶體54的對應的閥值電壓亦可自低閥值電壓切換至高閥值電壓或者可自高閥值電壓切換至低閥值電壓，且數位值可被儲存於記憶體胞元52中。由於導電線72與導電線64B、64S相交，因此可選擇各別的記憶體胞元52來進行寫入操作。
為對記憶體胞元52執行讀取操作，向對應的導電線72(例如，字元線)施加讀取電壓(低閥值電壓與高閥值電壓之間的電壓)。依據記憶體層84的對應的區的極化方向而定，可接通或可不接通記憶體胞元52的電晶體54。因此，導電線64B可藉由或可不藉由導電線64S(例如，耦合至地的源極線)放電，且可確定儲存於記憶體胞元52中的數位值。由於導電線72與導電線64B、64S相交，因此可選擇各別的記憶體胞元52來進行讀取操作。
圖2至圖16D是根據一些實施例的製造記憶體陣列50的中的中間階段的視圖。圖15D及圖16D是三維視圖。圖2、圖3、圖4、圖5、圖6、圖7A、圖7B、圖7C、圖7D、圖8、圖9及圖10是沿著圖15D中的參考橫截面B-B示出的剖視圖。圖11A、圖12A、圖13A、圖14A、圖15A及圖16A是沿著圖15D中的參考橫截面A-A示出的俯視圖。圖11B、圖12B、圖13B、圖14B、圖15B及圖16B是沿著圖15D中的參考截截面B-B以及亦沿著對應的「A」圖中的參考橫截面B-B示出的俯視圖。圖15C及圖16C 是沿著圖15D中的參考橫截面C-C以及亦沿著對應的「A」圖中的參考橫截面C-C示出的剖視圖。示出記憶體陣列50的一部分。為使例示清晰起見，在一些圖中未示出一些特徵(例如字元線的階梯排列(參見圖1A))。
在圖2中，提供基底102。基底102可為將位於記憶體陣列50下方的任何結構。基底102可為半導體基底(例如塊狀半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)基底等)，所述半導體基底可為經摻雜的(例如，使用p型摻雜劑或n型摻雜劑)或未經摻雜的。基底102可為晶圓，例如矽晶圓。一般而言，SOI基底是形成於絕緣體層上的半導體材料層。絕緣體層可為例如埋入式氧化物(buried oxide，BOX)層、氧化矽層等。絕緣體層設置於基底(通常是矽基底或玻璃基底)上。亦可使用其他基底，例如多層式基底(multilayered substrate)或梯度基底(gradient substrate)。在一些實施例中，基底102的半導體材料可包括：矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽鍺、砷磷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或砷磷化鎵銦；或其組合。基底102可包含介電材料。舉例而言，基底102可為介電層，或者可包括位於半導體基底上的介電層。用於介電基底的可接受的介電材料包括：氧化物，例如氧化矽或氧化鋁；氮化物，例如氮化矽；碳化物，例如碳化矽；類似材料；或其組合，例如氮氧化矽、碳氧化矽、碳氮化矽、碳氮氧化矽等。在一些實施例 中，基底102由碳化矽形成。
在基底102之上形成多層堆疊104。多層堆疊104包括交替的介電層106與導電層108。多層堆疊104將在後續處理中被圖案化。如此一來，介電層106及導電層108的材料相對於襯底102的蝕刻各自具有高蝕刻選擇性。圖案化的介電層106將用於隔離隨後形成的電晶體。圖案化的導電層108將用作電晶體的字元線，且將隨後凹入，使得電晶體的通道區接觸字元線的多個表面，因此為電晶體提供三維通道區。如此一來，介電層106的材料相對於導電層108的材料的蝕刻亦具有高蝕刻選擇性。
介電層106可各自由氧化物(例如氧化矽)、氮化物(例如氮化矽)、碳化物(例如碳化矽)、其組合(例如氮氧化矽或碳氧化矽)等形成。介電層106的介電材料可藉由可接受的沈積製程(例如化學氣相沈積(chemical vapor deposition，CVD)、原子層沈積(atomic layer deposition，ALD)等)形成。介電層106中的每一者的厚度可介於約40奈米至約50奈米的範圍內。
導電層108可各自由以下材料形成：金屬，例如鎢、釕、鉬、鈷、鋁、鎳、銅、銀、金等；金屬氮化物，例如氮化鈦、氮化鉭、氮化鉬、氮化鋯、氮化鉿等；其合金；其多層等。導電層108的導電材料可藉由可接受的沈積製程(例如物理氣相沈積(physical vapor deposition，PVD)、化學氣相沈積(CVD)、原子層沈積(ALD)等)形成。導電層108中的每一者的厚度可介於約40奈米至約50奈米的範圍內。在一些實施例中，導電層108 被形成為不同於介電層106的厚度。舉例而言，導電層108可被形成為具有比介電層106更大的厚度。
在所示出的實施例中，多層堆疊104包括四層介電層106及三層導電層108。應理解，多層堆疊104可包括其他數量的介電層106及導電層108。多層堆疊104可具有介於約1000奈米至約10000奈米的範圍內的總高度。
在圖3中，在多層堆疊104中形成溝渠110。在所示出的實施例中，溝渠110延伸穿過多層堆疊104且暴露出基底102。在另一實施例中，溝渠110延伸穿過多層堆疊104的一些層而非所有層。可使用可接受的光微影技術及蝕刻技術(例如，使用對多層堆疊104具有選擇性(例如，以較移除基底102的材料更快的速率選擇性地移除介電層106及導電層108的材料)的蝕刻製程)來圖案化形成溝渠110。圖案化可為任何可接受的蝕刻製程，例如反應性離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、類似蝕刻或其組合。所述蝕刻可為非等向性的。在基底102由碳化矽形成、介電層106由氧化矽形成且導電層108由鎢形成的實施例中，可藉由使用混合有氧氣(O2)的氟系氣體(例如，C4F6、SF6等)的乾式蝕刻來形成溝渠110。在圖案化之後，多層堆疊104的相應圖案化部分設置於相應的成對的溝渠110之間。多層堆疊104的每一圖案化部分在第二方向D2上具有寬度W1，所述寬度W1可介於約100奈米至約120奈米的範圍內。此外，多層堆疊104的每一圖案化部分在第二方向D2上隔開分隔距 離S1，所述分隔距離S1可介於約75奈米至約85奈米的範圍內。
在一些實施例中，導電層108藉由另一製程形成。舉例而言，多層堆疊104可替代地包括交替的介電層106與犧牲層。犧牲層可由不同於介電層106的材料形成。在多層堆疊104中形成溝渠110之後，可使用導電層108替換犧牲層。舉例而言，可使用蝕刻製程移除犧牲層，所述蝕刻製程以較移除介電層106的材料更快的速率選擇性地蝕刻犧牲層的材料。然後，可在所得的(例如位於介電層106之間的)開口中共形地沈積導電材料中的一或多層。可執行移除製程(例如非等向性蝕刻)，以移除導電材料的不位於介電層106之間的部分(例如，溝渠110中的那些部分)，其中介電層106之間的導電材料的剩餘部分界定導電層108。
在圖4中，擴展溝渠110以形成側壁凹槽112。具體而言，導電層108的被溝渠110暴露出的側壁的一些部分自介電層106的被溝渠110暴露出的側壁的部分凹入，以形成側壁凹槽112。儘管導電層108的側壁被示出為直的，然而所述側壁可為凹的或凸的。可藉由可接受的蝕刻製程(例如，對導電層108的材料具有選擇性(例如，以較移除介電層106及基底102的材料更快的速率選擇性地移除導電層108的材料)的蝕刻製程)形成側壁凹槽112。所述蝕刻可為等向性的。在基底102由碳化矽形成、介電層106由氧化矽形成且導電層108由鎢形成的實施例中，可藉由使用稀氫氟酸(dilute hydrofluoric acid，dHF)及硝酸(HNO3)的濕式蝕刻來擴展溝渠110。
在形成之後，側壁凹槽112在第二方向D2上具有深度D4，進而延伸超過介電層106的側壁。可使用定時蝕刻製程(timed etch process)來在側壁凹槽112達到期望的深度D4之後停止對側壁凹槽112的蝕刻。舉例而言，當藉由使用dHF及HNO3的濕式蝕刻形成側壁凹槽112時，可執行持續時間範圍在約10秒至約120秒內的濕式蝕刻，此可使得側壁凹槽112具有介於約20奈米至約60奈米的範圍內的深度D4。形成側壁凹槽112暴露出介電層106的頂表面及底表面。在形成側壁凹槽112之後，導電層108的剩餘部分在第二方向D2上具有寬度W2，所述寬度W2可為介於約10奈米至約200奈米的範圍內，且介電層在第二方向D2上具有寬度W3，所述寬度W3可為介於50奈米至約320奈米的範圍內。形成側壁凹槽112可使導電層108的寬度減少約5%至約40%。
在圖5中，在溝渠110及側壁凹槽112中共形地形成導電層114。導電層114可由以下材料形成：金屬，例如鎢、釕、鉬、鈷、鋁、鎳、銅、銀、金等；金屬氮化物，例如氮化鈦、氮化鉭、氮化鉬、氮化鋯、氮化鉿等；其合金；其多層等。導電層114的導電材料可藉由可接受的沈積製程(例如化學氣相沈積(CVD)、原子層沈積(ALD)等)形成。在一些實施例中，導電層114由與導電層108相同的導電材料形成。舉例而言，導電層108、114可各自由鎢形成。在一些實施例中，導電層114由與導電層108不同的導電材料形成。舉例而言，導電層108可各自由鎢形成，且導電層114可由氮化鈦或氮化鉭形成。
導電層114對側壁凹槽112中的每一者進行襯墊但並未完全填充(例如，僅部分填充)側壁凹槽112中的每一者。在對所述側壁凹槽進行襯墊之後，側壁凹槽112在第二方向D2上具有深度D5，延伸超過介電層106的側壁。深度D5小於深度D4(以上針對圖4論述)。控制導電層114的厚度T1，使得側壁凹槽112的剩餘部分具有期望的深度D5。舉例而言，導電層114的厚度T1可介於約5奈米至約20奈米的範圍內，此可使得側壁凹槽112的剩餘部分具有介於約10奈米至約50奈米的範圍內的深度D5。
在圖6中，對導電層114進行圖案化以移除導電層114的位於側壁凹槽112以外的部分，例如導電層114的位於介電層106的側壁上的部分、位於介電層106的頂表面上的部分、以及位於基底102的頂表面上的部分。圖案化可為任何可接受的蝕刻製程，例如反應性離子蝕刻(RIE)、中性束蝕刻(NBE)、類似蝕刻或其組合。蝕刻可為非等向性的。舉例而言，蝕刻可包括使用混合有氧氣(O2)的氟系氣體(例如，CF6、SF6等)的乾式蝕刻。
在圖案化之後，導電層108、114的剩餘部分構成字元線116。換句話說，圖案化界定字元線116，其中每一字元線116包括導電層108及導電層114的圖案化部分。在導電層114由與導電層108相同的導電材料形成的實施例中，字元線116的各種導電層可合併(merge)，使得在它們之間不存在可辨別的介面。在導電層114由與導電層108不同的導電材料形成的實施例中，字元線116的各種導電層可不合併，使得在它們之間存在可辨別的 介面。因此，每一字元線116可為在字元線116的外側壁之間連續地延伸的單一導電材料，或者可包括在字元線116的外側壁之間不連續地延伸的多種(例如，彼此相鄰的)導電材料。
在形成字元線116之後，側壁凹槽112延伸至字元線116中。側壁凹槽112可沿著字元線116的整個長度延伸至字元線116中。側壁凹槽112在第二方向D2上保持延伸超過字元線116的外側壁及介電層106的外側壁的深度D5(以上針對圖5論述)。如以下更詳細論述的，在側壁凹槽112中形成為後續形成的電晶體提供通道區的一或多層，因此使得該些層能夠相較於平面電晶體而接觸字元線116的更多數量的表面。
圖7A、圖7B、圖7C及圖7D是根據各種實施例的字元線116的細節圖。字元線116具有工字梁形狀(I-beam shape)且每一字元線包括主體部分116M及多個(例如四個)突出部分116P。兩對突出部分116P自主體部分116M的相對的側延伸開。主體部分116M可具有介於約20奈米至約240奈米的範圍內的寬度W4及介於約30奈米至約200奈米的範圍內的厚度T2。突出部分116P中的每一者可具有介於約10奈米至約50奈米的範圍內的寬度W5及介於約5奈米至約30奈米的範圍內的平均厚度T3。厚度T3小於厚度T2，例如厚度T2的約5%至約30%。
每一字元線116具有外側壁116S1(對應於突出部分116P的側壁)及內側壁116S2(對應於主體部分116M的側壁)。內側壁116S2自外側壁116S1凹入以及自介電層106的側壁凹入(參見 圖6)。每一外側壁116S1藉由連接表面116S3連接至對應的內側壁116S2。
側壁凹槽112可具有幾種不同的輪廓形狀。在圖7A及圖7B的實施例中，側壁凹槽112具有梯形輪廓形狀，其中每一連接表面116S3與對應的內側壁116S2形成鈍角θ1。鈍角θ1可介於約92度至約98度的範圍內。每一連接表面116S3類似地與對應的外側壁116S1形成鈍角。在圖7C及圖7D的實施例中，側壁凹槽112具有矩形輪廓形狀，其中每一連接表面116S3與對應的內側壁116S2形成直角θ2。每一連接表面116S3類似地與對應的外側壁116S1形成直角。
側壁凹槽112在內側壁116S2與連接表面116S3的相交處具有內角(inner corner)116C。內角116C可具有幾種不同的角形狀。在圖7A及圖7C的實施例中，側壁凹槽112的內角116C具有銳利的(sharp)角形狀。銳利的角形狀是由長度小於字元線116的厚度T2的約3%(例如介於約1.2奈米至約1.5奈米的範圍內的弧長度)的弧形成的形狀。在圖7B及圖7D的實施例中，側壁凹槽112的內角116C具有圓角形狀。圓角形狀是由長度大於字元線116的厚度T2的約3%(例如介於約1.2奈米至約1.5奈米的範圍內的長度)的弧形成的形狀。
側壁凹槽112的不同輪廓形狀及內角形狀可藉由在蝕刻製程期間介電層106的材料與導電層114的材料之間的蝕刻選擇性來確定，所述蝕刻製程用於移除導電層114的位於側壁凹槽112 以外的部分(以上針對圖6論述)。可藉由執行具有低蝕刻選擇性的蝕刻(例如較移除介電層106的材料快約2倍至約5倍來選擇性地移除導電層114的材料的蝕刻製程)來將側壁凹槽112形成為具有梯形輪廓形狀及/或圓角形狀。可藉由執行具有高蝕刻選擇性的蝕刻(例如較移除介電層106的材料快約5倍至約20倍來選擇性地移除導電層114的材料的蝕刻製程)來將側壁凹槽112形成為具有矩形輪廓形狀及/或銳利的角形狀。
如以下更詳細論述的，隨後形成的電晶體的通道區將沿著字元線116的表面116S1、116S2、116S3中的每一者延伸並接觸字元線116的表面116S1、116S2、116S3中的每一者，因此為電晶體提供三維通道區。此種通道區將藉由在側壁凹槽112(例如成對的突出部分116P之間)中形成用於電晶體的膜堆疊而形成。至少記憶體層(以下針對圖8進一步論述)將設置於突出部分116P之間。在一些實施例中，半導體層(以下針對圖9進一步論述)亦設置於突出部分116P之間。在一些實施例中，隔離區(以下針對圖11A及圖11B進一步論述)亦設置於突出部分116P之間。在一些實施例中，導電線(以下針對圖18B進一步論述)亦設置於突出部分116P之間。
在圖8中，在溝渠110及側壁凹槽112中共形地形成記憶體層120。記憶體層120僅部分地填充側壁凹槽112。記憶體層120隨後將被圖案化以形成多個記憶體層(亦稱為資料儲存層)。記憶體層120由用於將數位值儲存於電晶體中的可接受的材料形 成。在一些實施例中，記憶體層120由例如以下高介電常數鐵電材料形成：氧化鉿鋯(HfZrO)；氧化鋯(ZrO)；摻雜有鑭(La)、矽(Si)、鋁(Al)等的氧化鉿(HfO)；未經摻雜的氧化鉿(HfO)；或類似材料。在一些實施例中，記憶體層120包含一或多種低介電常數介電材料，例如氮化矽、氧化矽、氮氧化矽等。可藉由例如ALD、CVD、物理氣相沈積(PVD)等可接受的沈積製程形成記憶體層120的材料。在一些實施例中，記憶體層120是藉由ALD沈積的HfZrO。記憶體層120可具有介於約9奈米至約11奈米的範圍內的厚度。
在圖9中，在記憶體層120上(例如在溝渠110及側壁凹槽112中)共形地形成半導體層122。在此實施例中，半導體層122完全填充側壁凹槽112的未被記憶體層120填充的其餘部分。在另一實施例中(以下針對圖20進一步論述)，記憶體層120及半導體層122兩者僅部分地填充側壁凹槽112。半導體層122隨後將被圖案化以形成多個半導體層(亦被稱為通道層)。半導體層122由例如以下可接受的半導體材料形成以用於為電晶體提供通道區：氧化銦鎵鋅(indium gallium zinc oxide，IGZO)、氧化銦錫(indium tin oxide，ITO)、氧化銦鎵鋅錫(indium gallium zinc tin oxide，IGZTO)、氧化鋅(ZnO)、多晶矽、非晶矽等。可藉由可接受的沈積製程(例如ALD、CVD、PVD等)形成半導體層122的材料。在一些實施例中，半導體層122是藉由ALD沈積的IGZTO。半導體層122可具有介於約9奈米至約11奈米的範圍內 的厚度。
在圖10中，對半導體層122進行圖案化以形成半導體層124。對半導體層122進行蝕刻以移除半導體層122的位於溝渠110的底部的部分(例如半導體層122的位於基底102上的部分)，因此暴露出基底102並將在水平方向上相鄰的電晶體的半導體層124隔開。圖案化可為任何可接受的蝕刻製程，例如反應性離子蝕刻(RIE)、中性束蝕刻(NBE)、類似蝕刻或其組合。蝕刻可為非等向性的。在此實施例中，執行蝕刻亦移除半導體層122的位於側壁凹槽112以外的部分(例如半導體層122的位於記憶體層120的外側壁上的部分)，因此暴露出記憶體層120的外側壁並將在垂直方向上相鄰的電晶體的半導體層124隔開。在一些其他實施例中(以下針對圖19及圖20進一步論述)，執行蝕刻以僅移除半導體層122的位於溝渠110的底部處的部分，使得半導體層122的位於記憶體層120的外側壁上的部分得以保留。可藉由蝕刻製程的持續時間確定移除的半導體層122的量，其中較久的蝕刻製程移除更多的半導體層122。
在圖11A及圖11B中，形成隔離區126來填充溝渠110的其餘部分。在其中側壁凹槽112未被半導體層124完全填充的實施例中(以下針對圖20進一步論述)，隔離區126亦被形成為填充側壁凹槽112的其餘部分。在半導體層124被限於側壁凹槽112的實施例中，隔離區126沿著半導體層124及記憶體層128兩者延伸並接觸半導體層124及記憶體層128兩者。在半導體層124 延伸至側壁凹槽112的外部的實施例中，隔離區126藉由半導體層124而與記憶體層128隔開。隔離區126由絕緣材料形成，所述絕緣材料可保護並電性隔離下伏的半導體層124及記憶體層120。可接受的介電材料包括：氧化物，例如氧化矽或氧化鋁；氮化物，例如氮化矽；碳化物，例如碳化矽；類似材料；或其組合，例如氮氧化矽、碳氧化矽、碳氮化矽、碳氮氧化矽等。可藉由可接受的沈積製程(例如ALD、CVD、可流動化學氣相沈積(flowable CVD，FCVD)等)形成隔離區126的材料。
在一些實施例中，在溝渠110中形成隔離區126的隔離材料之後，對各種層施加移除製程，以移除最頂部的介電層106/字元線116之上的多餘的材料。移除製程可為平坦化製程，例如化學機械研磨(chemical mechanical polish，CMP)、回蝕、其組合等。隔離材料及記憶體層120的保留在溝渠110中的部分分別形成隔離區126及記憶體層128。平坦化製程暴露出最頂部的介電層106/字元線116，使得在平坦化製程之後最頂部的介電層106/字元線116的頂表面、半導體層124的頂表面、隔離區126的頂表面及記憶體層128的頂表面是共面的(在製程變化內)。
至少半導體層124及記憶體層128具有位於側壁凹槽112中的部分。隔離區126亦可具有位於側壁凹槽112中的部分(以下針對圖20進一步論述)。該些特徵可沿著字元線116的整個長度延伸至字元線116的側壁中。半導體層124及記憶體層128因此沿著字元線116的多個表面延伸，藉此為電晶體提供三維通道 區124C(參見圖15A及圖16A)。藉由增大字元線116的接觸面積，可因此增大電晶體的通道區124C的長度，藉此相較於具有平面通道區的電晶體改善了電晶體的效能及效率。舉例而言，相較於平面通道區，三維通道區可在較低的閘極電壓、較小的導通電流(ION)、改善的開關(on-off)電流比率及較小的洩漏的情況下產生更大的電場。增大通道區中的電場可幫助改善記憶體陣列50的寫入速度。
在圖12A及圖12B中，穿過隔離區126形成用於導電線的開口130。可使用對隔離區126具有選擇性(例如，以較移除半導體層124及/或記憶體層128的材料更快的速率選擇性地移除隔離區126的材料)的蝕刻製程來形成開口130。舉例而言，可藉由使用氨(NH3)及氟化氫(HF)氣體的乾式蝕刻形成穿過隔離區126的開口130，所述乾式蝕刻可使用具有隨後形成的導電線的圖案的蝕刻罩幕來執行。在此實施例中，蝕刻對半導體層124的材料不具有選擇性，且在蝕刻之後半導體層124的位於開口130中的部分得以保留。因此，在蝕刻之後側壁凹槽112保持被填充，使得隨後形成的導電線不會延伸至側壁凹槽112中(以下針對圖18A進一步論述)。在另一實施例中，蝕刻對半導體層124的材料亦具有選擇性，且在蝕刻之後移除半導體層124的位於開口130中的部分，使得開口130在側向上延伸至半導體層124中。因此，側壁凹槽112可被部分地重新形成(reform)，使得隨後形成的導電線亦延伸至側壁凹槽112中(以下針對圖18B進一步論述)。
在圖13A及圖13B中，在開口130中形成導電線132。導電線132因此延伸穿過隔離區126。如以下更詳細論述的，導電線132是將被劃分成電晶體的位元線及源極線的柱。位元線及源極線亦用作電晶體的源極/汲極區。如此一來，導電線132被形成為與至少半導體層124接觸，使得位元線及源極線將鄰接電晶體的通道區124C(參見圖15A及圖16A)。在其中半導體層124被限於側壁凹槽112的實施例中，導電線132(及因此隨後形成的位元線及源極線)沿著半導體層124及記憶體層128兩者延伸並接觸半導體層124及記憶體層128兩者。在半導體層124延伸至側壁凹槽112的外部的實施例中，導電線132(及因此隨後形成的位元線及源極線)藉由半導體層124與記憶體層128隔開。
作為形成導電線132的實例，在開口130中形成襯墊(例如擴散障壁層、黏合層等)以及主體層。襯墊可由例如鈦、氮化鈦、鉭、氮化鉭等導電材料形成，所述導電材料可藉由例如原子層沈積(ALD)、化學氣相沈積(CVD)、物理氣相沈積(PVD)等共形沈積製程沈積。在一些實施例中，襯墊可包括黏合層，且黏合層的至少一部分可被處理以形成擴散障壁層。主層可由例如鎢、鈷、釕、鋁、鎳、銅、銅合金、銀、金等導電材料形成，所述導電材料可藉由ALD、CVD、PVD等沈積。在一些實施例中，導電線132包括由氮化鈦形成的襯墊及由鎢形成的主體層。接著對各種層施加移除製程，以移除位於記憶體層128、隔離區126、半導體層124、及最頂部介電層106/字元線116之上的導電線132 的多餘的材料。移除製程可為平坦化製程(例如化學機械研磨(CMP))、回蝕、其組合等。剩餘材料在開口130中形成導電線132。
在圖14A及圖14B中，用於隔離結構的開口134被形成為穿過導電線132、記憶體層128及半導體層124。開口134劃分半導體層124與導電線132以形成電晶體54(參見圖15A、圖15C、圖16A及圖16C)。具體而言，導電線132被劃分以形成位元線132B及源極線132S。開口134可將導電線132劃分為寬度相等或不相等的位元線132B與源極線132S。如上所述，位元線132B及源極線132S用作電晶體54的源極/汲極區。開口134亦可劃分記憶體層128。在形成開口134之後，每一電晶體54包括半導體層124的一部分、記憶體層128的一部分、位元線132B及源極線132S。開口134比導電線132更寬，使得開口134在側向上亦延伸至介電層106及字元線116中。開口134不劃分字元線116。開口134可藉由移除記憶體陣列50的導電材料層及介電材料層的蝕刻製程形成。舉例而言，可藉由使用例如混合有氫氣(H2)或氧氣(O2)的C4F6的乾式蝕刻來形成開口134，所述乾式蝕刻可使用具有隨後形成的隔離結構的圖案的蝕刻罩幕來執行。
在圖15A、圖15B、圖15C及圖15D中，在開口134中形成隔離結構136。因此，隔離結構136延伸穿過導電線132、記憶體層128及半導體層124。隔離結構136在側向上亦延伸至介電層106及字元線116中。
作為形成隔離結構136的實例，在開口134中形成隔離材料。隔離材料可由以下材料形成：氧化物，例如氧化矽或氧化鋁；氮化物，例如氮化矽；碳化物，例如碳化矽；類似材料；或其組合，例如氮氧化矽、碳氧化矽、碳氮化矽、碳氮氧化矽等，所述隔離材料可藉由CVD、ALD等沈積。在一些實施例中，隔離結構136由氧化矽形成。然後，對各種層施加移除製程以移除位於源極線132S、位元線132B、記憶體層128、隔離區126、半導體層124及最頂部的介電層106/字元線116之上的隔離結構136的多餘的隔離材料。移除製程可為平坦化製程，例如化學機械研磨(CMP)、回蝕、其組合等。剩餘的隔離材料在開口中形成隔離結構136。
在圖16A、圖16B、圖16C及圖16D中，在中間結構之上形成內連線結構160。內連線結構160可包括例如位於介電材料164中的金屬化圖案162(未在圖16D中示出，參見圖16B及圖16C)。介電材料164可包括一或多個介電層，例如一或多個低介電常數(low-k，LK)或超低介電常數(extra low-K，ELK)介電材料層。金屬化圖案162可為形成於一或多個介電層中的金屬內連線(例如，金屬線及通孔)。可藉由鑲嵌製程(例如單鑲嵌製程、雙鑲嵌製程等)形成內連線結構160。內連線結構160的金屬化圖案162電性連接至位元線132B及源極線132S，且對電晶體54進行內連以形成功能記憶體。
如圖16A中所示，沿著記憶體陣列50的列及行以交替的 圖案形成位元線132B與源極線132S。以交替的圖案形成位元線132B及源極線132S有助於避免在字元線116被激活時，圖16C的橫截面中的相鄰位元線132B/源極線132S的短路。
如上所述，介電層106及字元線116可被形成為階梯結構。可將介電層106及字元線116圖案化，以在形成內連線結構160之前的任何期望的步驟中形成階梯結構。形成內連線結構160包括形成連接至字元線116中的每一者的被暴露出的部分的導電接觸件。
圖17A至圖17J是根據一些實施例的製造記憶體陣列50的階梯結構中的中間階段的視圖。圖17A至圖17J被示出為沿著圖16D中所示的參考橫截面D-D。為使例示清晰起見，未示出電晶體的一些特徵，例如記憶體層128、半導體層124等(圖2至圖16D)。
在圖17A中，在多層堆疊104之上形成罩幕202。在此處理步驟中，多層堆疊104可包括交替的介電層204(例如以上論述的介電層106，標記為204A、204B、204C、204D)與導電層206(例如以上論述的字元線116，標記為206A、206B、206C)。罩幕202可為可藉由旋轉塗佈技術等形成的光阻等。
在圖17B中，對罩幕202進行圖案化以在區210A中暴露出多層堆疊104，同時遮罩多層堆疊104的其餘部分。舉例而言，多層堆疊104的最頂層(例如，介電層204D)可在區210A中被暴露出。可使用可接受的光微影技術將罩幕202圖案化。
在圖17C中，使用罩幕202作為蝕刻罩幕對多層堆疊104的位於區210A中的被暴露出的部分進行蝕刻。所述蝕刻可為任何可接受的蝕刻製程，例如藉由濕式蝕刻或乾式蝕刻、反應性離子蝕刻(RIE)、中性束蝕刻(NBE)、類似蝕刻或其組合。所述蝕刻可為非等向性的。所述蝕刻可移除介電層204D及導電層206C的位於區210A中的部分且界定開口212。由於介電層204D及導電層206C具有不同的材料組成，因此用於移除該些層的被暴露出的部分的蝕刻劑可不同。在一些實施例中，在蝕刻介電層204D時導電層206C充當蝕刻停止層，且在蝕刻導電層206C時介電層204C充當蝕刻停止層。因此，可選擇性地移除導電層206C及介電層204D的部分，而不移除多層堆疊104的其餘層，且開口212可延伸至期望的深度。作為另外一種選擇，在開口212達到期望的深度之後，可使用定時蝕刻製程來停止對開口212的蝕刻。在所得結構中，介電層204C在區210A中被暴露出。
在圖17D中，對罩幕202進行修整以暴露出多層堆疊104的附加部分。可使用可接受的光微影技術及/或蝕刻技術對罩幕202進行修整。作為修整的結果，罩幕202的寬度減小且亦可暴露出多層堆疊104的位於區210B中的部分。舉例而言，介電層204C的頂表面可在區210A中被暴露出，且介電層204D的頂表面可在區210B中被暴露出。
在圖17E中，藉由使用罩幕202作為蝕刻罩幕的可接受的蝕刻製程移除介電層204D、導電層206C、介電層204C及導電 層206B的位於區210A及210B中的部分。所述蝕刻可為任何可接受的蝕刻製程，例如藉由濕式蝕刻或乾式蝕刻、反應性離子蝕刻(RIE)、中性束蝕刻(NBE)等或其組合。所述蝕刻可為非等向性的。所述蝕刻可使開口212進一步延伸至多層堆疊104中。由於介電層204D/204C及導電層206C/206B具有不同的材料組成，因此用於移除該些層的被暴露出的部分的蝕刻劑可不同。在一些實施例中，在蝕刻介電層204D時導電層206C充當蝕刻停止層；在蝕刻導電層206C時介電層204C充當蝕刻停止層；在蝕刻介電層204C時導電層206B充當蝕刻停止層；且在蝕刻導電層206B時介電層204B充當蝕刻停止層。因此，可選擇性地移除介電層204D/204C及導電層206C/206B的部分，而不移除多層堆疊104的其餘層，且開口212可延伸至期望的深度。此外，在蝕刻製程期間，介電層204及導電層206的未被蝕刻的部分充當用於下伏層的蝕刻罩幕，且因此介電層204D及導電層206C的先前圖案(參見圖17D)可被轉移至下伏的介電層204C及導電層206B。在所得結構中，介電層204B在區210A中被暴露出，且介電層204C在區210B中被暴露出。
在圖17F中，對罩幕202進行修整以暴露出多層堆疊104的附加部分。可使用可接受的光微影技術對光阻進行修整。作為修整的結果，罩幕202的寬度減小且亦可暴露出多層堆疊104的位於區210C中的部分。舉例而言，介電層204B的頂表面可在區210A中被暴露出；介電層204C的頂表面可在區210B中被暴露 出；且介電層204D的頂表面可在區210C中被暴露出。
在圖17G中，藉由使用罩幕202作為蝕刻罩幕的可接受的蝕刻製程來移除介電層204D、204C、204B的位於區210A、210B、210C中的部分。所述蝕刻可為任何可接受的蝕刻製程，例如藉由濕式蝕刻或乾式蝕刻、反應性離子蝕刻(RIE)、中性束蝕刻(NBE)、類似蝕刻或其組合。所述蝕刻可為非等向性的。所述蝕刻可將開口212進一步延伸至多層堆疊104中。在一些實施例中，在蝕刻介電層204D時導電層206C充當蝕刻停止層；在蝕刻介電層204C時導電層206B充當蝕刻停止層；且在蝕刻介電層204B時導電層206A充當蝕刻停止層。因此，可選擇性地移除介電層204D、204C、204B的部分，而不移除多層堆疊104的其餘層，且開口212可延伸至期望的深度。此外，在蝕刻製程期間，導電層206中的每一者充當用於下伏層的蝕刻罩幕，且因此導電層206C/206B的先前圖案(參見圖17F)可被轉移至下伏的介電層204C/204B。在所得結構中，導電層206A在區210A中被暴露出；導電層206B在區210B中被暴露出；且導電層206C在區210C中被暴露出。
在圖17H中，可例如藉由可接受的灰化製程(ashing process)或濕式剝除製程(wet strip process)移除罩幕202。因此，形成階梯結構214。階梯結構包括介電層204及導電層206中的交替的介電層204與導電層206的堆疊。下部的導電層206寬於上部的導電層206且在側向上延伸超過上部的導電層206，且在朝向 基底102的方向上各導電層206的寬度增大。舉例而言，導電層206A可長於導電層206B；且導電層206B可長於導電層206C。因此，在後續處理步驟中，可製成自階梯結構214上方連接至導電層206中的每一者的導電接觸件。
在圖17I中，在多層堆疊104之上沈積金屬間介電質(inter-metal dielectric，IMD)216。IMD 216可由介電材料形成，且可藉由任何合適的方法(例如CVD、電漿增強型CVD(plasma-enhanced CVD，PECVD)或FCVD)沈積。介電材料可包括磷矽酸鹽玻璃(phospho-silicate glass，PSG)、硼矽酸鹽玻璃(boro-silicate glass，BSG)、摻雜硼的磷矽酸鹽玻璃(boron-doped phospho-silicate glass BPSG)、未經摻雜的矽酸鹽玻璃(undoped silicate glass，USG)等。可使用藉由任何可接受的製程形成的其他絕緣材料。IMD 216沿著介電層204的側壁以及導電層206的側壁延伸。此外，IMD 216可接觸導電層206中的每一者的頂表面。
如圖17I中進一步示出，接著對IMD 216施加移除製程，以移除多層堆疊104之上的多餘的介電材料。在一些實施例中，可利用平坦化製程(例如化學機械研磨(CMP))、回蝕製程、其組合等。平坦化製程暴露出多層堆疊104，使得在平坦化製程完成之後，多層堆疊104的頂表面與IMD 216的頂表面是齊平的。
在圖17J中，形成內連線結構160的一些部分。為使例示簡潔起見，僅示出內連線結構160的一個層。在此實施例中， 形成內連線結構160包括穿過IMD 216形成導電接觸件166。可藉由鑲嵌製程(例如單鑲嵌製程、雙鑲嵌製程等)形成導電接觸件166。導電接觸件166連接至導電層206(例如，以上論述的字元線116)中的每一者的被暴露出的部分。
圖18A及圖18B是根據各種實施例的電晶體54的三維視圖。為使例示清晰起見，未示出一些特徵(例如介電層106、隔離區126等(參見圖16A至圖16D))。如上所述，針對位元線132B及源極線132S的開口130(參見圖12A及圖12B)可被形成或可不被形成為在側向上延伸至半導體層124中。在圖18A的實施例中，用於位元線132B及源極線132S的開口130(參見圖12A及圖12B)不被形成為穿過半導體層124，且因此位元線132B及源極線132S是具有不延伸至側壁凹槽112中的連續側壁的導電柱，且藉由半導體層124/隔離區126與記憶體層128的一部分隔開。在圖18B的實施例中，用於位元線132B及源極線132S的開口130(參見圖12A及圖12B)被形成為穿過半導體層124，且因此位元線132B及源極線132S包括延伸至側壁凹槽112中的突出部分。
圖19是根據一些其他實施例的處於製造的中間階段的記憶體陣列50的三維視圖。此實施例與圖15D的實施例相似，不同之處在於：在對半導體層122(參見圖10)進行圖案化以形成半導體層124時不移除半導體層122(參見圖10)的位於側壁凹槽112以外的部分。因此，在垂直方向上相鄰的電晶體的半導體層124不被隔開。應理解，可以與關於圖16A至圖17J闡述的方式 相似的方式在圖19的中間結構之上形成內連線結構。此外，此實施例可被形成為具有位元線132B及源極線132S，所述位元線132B及源極線132S是具有連續側壁的導電柱(參見圖18A)或者包括延伸至側壁凹槽112中的突出部分(參見圖18B)。
圖20是根據一些其他實施例的處於製造的中間階段的記憶體陣列50的三維視圖。此實施例與圖15D的實施例相似，不同之處在於：半導體層124及記憶體層128二者僅部分填充側壁凹槽112。因此，隔離區126亦被形成為填充側壁凹槽112的其餘部分。應理解，可以與關於圖16A至圖17J闡述的方式相似的方式在圖20的中間結構之上形成內連線結構。此外，此實施例可被形成為具有位元線132B及源極線132S，所述位元線132B及源極線132S是具有連續側壁的導電柱(參見圖18A)或者包括延伸至側壁凹槽112中的突出部分(參見圖18B)。
圖21是根據一些其他實施例的在製造記憶體陣列50中的中間階段的視圖。圖21是沿著圖15D中的參考橫截面B-B示出的剖視圖。示出記憶體陣列50的一部分。為使例示清晰起見，在一些圖中未示出一些特徵(例如字元線的階梯排列(參見圖1A))。
圖21示出與圖6(例如示出字元線116的定義)相似的處理步驟。然而，在此實施例中，側壁凹槽112藉由與關於圖4至圖6闡述的步驟不同的方式形成。具體而言，導電層108中的每一者包括交替的第一導電子層108A與第二導電子層108B。舉例而言，圖21示出每一導電層108具有設置於兩個第二導電子層 108B之間的一個第一導電子層108A。如將在下文針對圖22更詳細地闡述，導電層108可具有任何期望數量的導電子層108A、108B。第一導電子層108A由第一導電材料形成(其可由關於圖2闡述的導電層108的候選材料形成)，且第二導電子層108B由第二導電材料形成(其可由關於圖2闡述的導電層108的候選材料形成)，其中第一導電材料不同於第二導電材料。具體而言，第一導電子層108A的材料具有相對於蝕刻第二導電子層108B的材料的高蝕刻選擇性。如此一來，在此實施例中，可在圖3中所示的處理步驟之後形成側壁凹槽112。可藉由可接受的蝕刻製程(例如對第一導電子層108A的材料具有選擇性的蝕刻製程(例如，以比移除第二導電子層108B的材料更快的速率選擇性地移除第一導電子層108A的材料))來形成側壁凹槽112。蝕刻可為等向性的。作為此種製程的結果，字元線116的突出部分116P(參見圖7A、圖7B、圖7C及圖7D)由與字元線116的主體部分116M不同的導電材料形成(參見圖7A、圖7B、圖7C及圖7D)。
圖22是根據一些其他實施例的處於製造的中間階段的記憶體陣列50的三維視圖。此實施例與圖15D的實施例相似，不同之處在於：字元線116具有多個側壁凹槽112。字元線116可藉由包括關於圖21闡述的步驟的製程而被形成為具有多個側壁凹槽112。舉例而言，可藉由將導電層108中的每一者形成為具有兩個第一導電子層108A及三個第二導電子層108B而將字元線116中的每一者形成為具有多個側壁凹槽112。
在針對圖1至圖22闡述的實施例中，記憶體陣列50形成於基底102(例如介電基底)之上。在一些實施例中，記憶體陣列50被形成為獨立裝置(例如，記憶體晶粒)的部件，所述獨立裝置藉由裝置封裝而與其他裝置(例如，邏輯晶粒)整合於一起。在一些實施例中，記憶體陣列50嵌置於另一裝置(例如，邏輯晶粒)中。在此種實施例中，基底102可被省略或者可為例如下伏介電層、下伏半導體基底等下伏層。
圖23是根據一些實施例的半導體裝置300的剖視圖。圖23是沿著圖16D中的參考橫截面C-C示出的剖視圖。圖23是簡化視圖，且為使例示清晰起見，省略了一些特徵。半導體裝置300包括邏輯區300L及記憶體區300M。在記憶體區300M中形成有記憶體裝置(例如，記憶體)，且在邏輯區300L中形成有邏輯裝置(例如，邏輯電路)。舉例而言，在記憶體區300M中可形成有記憶體陣列50(參見圖1)，且在邏輯區300L中可形成有邏輯裝置。記憶體區300M可設置於邏輯區300L的邊緣處，或者邏輯區300L可環繞記憶體區300M。
邏輯區300L與記憶體區300M形成於同一半導體基底302之上。半導體基底302可為經摻雜或未經摻雜的矽、或者絕緣體上半導體(SOI)基底的主動層。半導體基底302可包含例如以下其他半導體材料：鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、氮化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP； 或其組合。亦可使用其他基底，例如多層式基底或梯度基底。
在半導體基底302的主動表面處形成有裝置304。裝置304可為主動裝置或被動裝置。舉例而言，電性組件可為藉由任何合適的形成方法形成的電晶體、二極體、電容器、電阻器等。對裝置304進行內連以形成半導體裝置300的記憶體裝置及邏輯裝置。
在半導體基底302上形成有一或多個層間介電(inter-layer dielectric，ILD)層306，且形成有電性連接至裝置304的導電特徵(例如接觸插塞308)。ILD層306可由例如以下任何合適的介電材料形成：氧化物，例如氧化矽、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、摻雜硼的磷矽酸鹽玻璃(BPSG)等；氮化物，例如氮化矽；或類似材料。可藉由任何可接受的沈積製程(例如旋轉塗佈、物理氣相沈積(PVD)、化學氣相沈積(CVD)、類似製程或其組合)形成ILD層。可藉由任何合適的製程(例如沈積、鑲嵌(例如，單鑲嵌、雙鑲嵌等)、類似製程或其組合)形成ILD層中的導電特徵。
在半導體基底302之上形成有內連線結構310。內連線結構310對裝置304進行內連，以在邏輯區300L及記憶體區300M中的每一者中形成積體電路。內連線結構310包括多個金屬化層M1至M5。儘管示出五個金屬化層，然而應理解，可包括更多或更少的金屬化層。金屬化層M1至M5中的每一者包括位於介電層中的金屬化圖案。金屬化圖案連接至半導體基底302的裝置304， 且分別包括形成於一或多個金屬間介電(IMD)層中的金屬線L1至L5及金屬通孔V1至V5。可藉由鑲嵌製程(例如單鑲嵌製程、雙鑲嵌製程等)形成內連線結構310。在一些實施例中，接觸插塞308亦是金屬化圖案的部件，例如最下層的金屬通孔V1的部件。
在此實施例中，記憶體陣列50形成於內連線結構310中。記憶體陣列50可形成於金屬化層M1至M5中的任意者中，且被示出為形成於中間金屬化層M4中，但記憶體陣列50亦可形成於下部金屬化層M1至M3或上部金屬化層M5中。記憶體陣列50電性連接至裝置304。在此實施例中，上覆在記憶體陣列50上的金屬化層(例如，金屬化層M5)包含到源極線132S及位元線132B的內連線。上覆在記憶體陣列50上的金屬化層(例如，金屬化層M5)亦可包含(例如經由導電接觸件166(參見圖17J))連接到字元線116的內連線。在另一實施例中，位於記憶體陣列50之下的金屬化層(例如，金屬化層M3)包含連接到源極線132S、位元線132B及/或字元線116的內連線。
在一些實施例中，可藉由以下方式來形成內連線結構310：首先形成位於記憶體陣列50之下的層(例如，金屬化層M1至M3)。接著可在金屬化層M3上形成記憶體陣列50，其中基底102是金屬化層M3的IMD上的蝕刻停止層。在形成記憶體陣列50之後，可例如藉由以下方式形成金屬化層M4的其餘部分：沈積金屬化層M4的IMD並將金屬化層M4的IMD平坦化，且接著形成金屬線L4及金屬通孔V4(其可包括IMD 216及導電接觸件 166，參見圖17J)。接著可形成上覆在記憶體陣列50上的層(若存在)，例如金屬化層M5。
實施例可達成各種優點。在形成用於電晶體54的膜堆疊之前，每一字元線116可藉由在字元線116的側壁上凹入且再沈積字元線116的導電材料而被形成為具有側壁凹槽。字元線116可用於形成具有三維通道區124C的電晶體54。形成具有三維通道區的電晶體54可使得電晶體54的效能能夠得到改善。舉例而言，相較於平面通道區，三維通道區可產生更大的電場，且可具有較低的閘極電壓、較小的導通電流(ION)、改善的開關電流比率及較小的洩漏電流。因此，可形成適用於需要高效能記憶體(例如，人工智慧、高效能計算等)的應用的記憶體陣列。此外，可改善記憶體的讀取/寫入窗口及記憶體的可靠度。此外，形成具有三維通道區的記憶體陣列可使得記憶體陣列中的裝置(例如，電晶體)的平均尺寸能夠減小，同時通道區保持足夠的效能。因此可改善記憶體的密度。
在實施例中，一種裝置包括：第一介電層，具有第一側壁；第二介電層，具有第二側壁；字元線，位於所述第一介電層與所述第二介電層之間，所述字元線具有外側壁及內側壁，所述內側壁自所述外側壁、所述第一側壁及所述第二側壁凹入；記憶體層，沿著所述字元線的所述外側壁、所述字元線的所述內側壁、所述第一介電層的所述第一側壁及所述第二介電層的所述第二側壁延伸；以及半導體層，沿著所述記憶體層延伸。
在所述裝置的一些實施例中，所述字元線具有在所述外側壁與所述內側壁之間延伸的連接表面，所述連接表面與所述內側壁形成直角。在所述裝置的一些實施例中，所述字元線具有在所述外側壁與所述內側壁之間延伸的連接表面，所述連接表面與所述內側壁形成鈍角。在所述裝置的一些實施例中，所述字元線具有在所述外側壁與所述內側壁之間延伸的連接表面，所述連接表面與所述內側壁形成銳利的角。在所述裝置的一些實施例中，所述字元線具有在所述外側壁與所述內側壁之間延伸的連接表面，所述連接表面與所述內側壁形成圓角。在所述裝置的一些實施例中，所述內側壁自所述外側壁凹入介於10奈米至50奈米的範圍內的深度。在一些實施例中，所述裝置更包括：位元線，接觸所述半導體層的側壁及所述記憶體層的側壁；源極線，接觸所述半導體層的所述側壁及所述記憶體層的所述側壁；以及隔離區，位於所述源極線與所述位元線之間，所述隔離區接觸所述半導體層的所述側壁及所述記憶體層的所述側壁。在一些實施例中，所述裝置更包括：位元線，接觸所述半導體層的側壁；源極線，接觸所述半導體層的所述側壁；以及隔離區，位於所述源極線與所述位元線之間，所述半導體層將所述記憶體層的側壁與所述源極線、所述位元線及所述隔離區中的每一者隔開。在一些實施例中，所述裝置更包括：位元線，接觸所述半導體層的側壁；源極線，接觸所述半導體層的所述側壁；以及隔離區，位於所述源極線與所述位元線之間，所述半導體層及所述隔離區將所述記 憶體層的側壁與所述源極線及所述位元線中的每一者隔開。
在實施例中，一種裝置包括：字元線，包括主體部分、第一突出部分及第二突出部分，所述第一突出部分及所述第二突出部分各自遠離所述主體部分的相對側延伸；記憶體層，沿著所述字元線延伸，所述記憶體層的一部分設置於所述字元線的所述第一突出部分與所述第二突出部分之間；半導體層，沿著所述記憶體層延伸，所述半導體層的一部分設置於所述字元線的所述第一突出部分與所述第二突出部分之間；以及導電線，沿著所述半導體層延伸。
在所述裝置的一些實施例中，所述導電線的一部分設置於所述字元線的所述第一突出部分與所述第二突出部分之間。在所述裝置的一些實施例中，所述半導體層的一部分設置於所述導電線與所述字元線的所述主體部分之間。在所述裝置的一些實施例中，所述第一突出部分與所述第二突出部分的厚度為所述主體部分的厚度的5%至30%。
在實施例中，一種方法包括：在介電材料的層之間形成第一導電材料；使所述第一導電材料的側壁自所述介電材料的側壁凹入以形成側壁凹槽；在所述側壁凹槽中沈積第二導電材料；將所述第二導電材料圖案化以界定包含所述第一導電材料及所述第二導電材料的字元線；在所述側壁凹槽中形成記憶體層，所述記憶體層接觸所述字元線；以及形成接觸所述記憶體層的半導體層。
在所述方法的一些實施例中，所述第一導電材料與所述第二導電材料是相同的導電材料。在所述方法的一些實施例中，所述第一導電材料與所述第二導電材料是不同的導電材料。在所述方法的一些實施例中，將所述第二導電材料圖案化包括：對所述第二導電材料進行蝕刻，以移除所述第二導電材料的位於所述介電材料的所述側壁上的部分。在所述方法的一些實施例中，對所述第二導電材料進行蝕刻包括：使用混合有氧氣的氟系氣體執行非等向性乾式蝕刻。在所述方法的一些實施例中，所述非等向性乾式蝕刻移除所述第二導電材料相較於移除所述介電材料快2至5倍。在所述方法的一些實施例中，在沈積所述第二導電材料之後，所述側壁凹槽具有介於10奈米至50奈米的範圍內的深度。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對本文作出各種改變、代替及變更。
50:記憶體陣列
102:基底
106:介電層
124:半導體層
128:記憶體層
116:字元線
124C:通道區
126:隔離區
132B:位元線
132S:源極線
136:隔離結構
A-A、B-B、C-C:參考橫截面

Claims (10)

  1. 一種三維記憶體裝置，包括：第一介電層，具有第一側壁；第二介電層，具有第二側壁；字元線，位於所述第一介電層與所述第二介電層之間，所述字元線具有外側壁及內側壁，其中所述第一側壁、所述第二側壁以及所述外側壁為齊平的，且所述內側壁自所述外側壁、所述第一側壁及所述第二側壁凹入；記憶體層，沿著所述字元線的所述外側壁、所述字元線的所述內側壁、所述第一介電層的所述第一側壁及所述第二介電層的所述第二側壁延伸；以及半導體層，沿著所述記憶體層延伸。
  2. 如請求項1所述的三維記憶體裝置，其中所述字元線具有在所述外側壁與所述內側壁之間延伸的連接表面，所述連接表面與所述內側壁形成直角、鈍角、銳利的角或圓角。
  3. 如請求項1所述的三維記憶體裝置，更包括：位元線，接觸所述半導體層的側壁及所述記憶體層的側壁；源極線，接觸所述半導體層的所述側壁及所述記憶體層的所述側壁；以及隔離區，位於所述源極線與所述位元線之間，所述隔離區接觸所述半導體層的所述側壁及所述記憶體層的所述側壁。
  4. 如請求項1所述的三維記憶體裝置，更包括： 位元線，接觸所述半導體層的側壁；源極線，接觸所述半導體層的所述側壁；以及隔離區，位於所述源極線與所述位元線之間，所述半導體層將所述記憶體層的側壁與所述源極線、所述位元線及所述隔離區中的每一者隔開。
  5. 如請求項1所述的三維記憶體裝置，更包括：位元線，接觸所述半導體層的側壁；源極線，接觸所述半導體層的所述側壁；以及隔離區，位於所述源極線與所述位元線之間，所述半導體層及所述隔離區將所述記憶體層的側壁與所述源極線及所述位元線中的每一者隔開。
  6. 一種三維記憶體裝置，包括：字元線，包括主體部分、第一突出部分及第二突出部分，所述第一突出部分及所述第二突出部分各自遠離所述主體部分的相對側延伸；記憶體層，沿著所述字元線延伸，所述記憶體層的一部分設置於所述字元線的所述第一突出部分與所述第二突出部分之間；半導體層，沿著所述記憶體層延伸，所述半導體層的一部分設置於所述字元線的所述第一突出部分與所述第二突出部分之間；以及導電線，沿著所述半導體層延伸。
  7. 如請求項6所述的三維記憶體裝置，其中所述導電 線的一部分設置於所述字元線的所述第一突出部分與所述第二突出部分之間。
  8. 如請求項6所述的三維記憶體裝置，其中所述半導體層的一部分設置於所述導電線與所述字元線的所述主體部分之間。
  9. 一種形成三維記憶體裝置的方法，包括：在介電材料的多個層之間形成第一導電材料；使所述第一導電材料的側壁自所述介電材料的側壁凹入，以形成側壁凹槽；在所述側壁凹槽中沈積第二導電材料；將所述第二導電材料圖案化以界定包含所述第一導電材料及所述第二導電材料的字元線；在所述側壁凹槽中形成記憶體層，所述記憶體層接觸所述字元線；以及形成接觸所述記憶體層的半導體層。
  10. 如請求項9所述的方法，其中將所述第二導電材料圖案化包括：對所述第二導電材料進行蝕刻，以移除所述第二導電材料的位於所述介電材料的所述側壁上的部分。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11910617B2 (en) 2020-05-28 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric memory device and method of forming the same
CN116761423B (zh) * 2023-02-08 2024-03-01 北京超弦存储器研究院 3d堆叠的半导体器件及其制造方法、3d存储器、电子设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020028541A1 (en) * 2000-08-14 2002-03-07 Lee Thomas H. Dense arrays and charge storage devices, and methods for making same
US20100140679A1 (en) * 2008-12-05 2010-06-10 Walker Andrew J Stacked dual-gate nmos devices with antimony source-drain regions and methods for manufacturing thereof
US20150179577A1 (en) * 2013-12-20 2015-06-25 Sandisk 3D Llc Multilevel contact to a 3d memory array and method of making thereof

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110001594A (ko) * 2009-06-30 2011-01-06 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 장치의 제조방법
KR101652829B1 (ko) * 2010-06-03 2016-09-01 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
JP2012119445A (ja) 2010-11-30 2012-06-21 Toshiba Corp 半導体記憶装置および半導体記憶装置の製造方法
WO2015081413A1 (en) * 2013-12-05 2015-06-11 Conversant Intellectual Property Management Inc. A three dimensional non-volatile memory with charge storage node isolation
US9620712B2 (en) * 2014-10-31 2017-04-11 Sandisk Technologies Llc Concave word line and convex interlayer dielectric for protecting a read/write layer
US10622368B2 (en) * 2015-06-24 2020-04-14 Sandisk Technologies Llc Three-dimensional memory device with semicircular metal-semiconductor alloy floating gate electrodes and methods of making thereof
US9748312B2 (en) 2015-10-29 2017-08-29 Kabushiki Kaisha Toshiba Semiconductor memory device
US9859298B1 (en) 2016-06-23 2018-01-02 Sandisk Technologies Llc Amorphous silicon layer in memory device which reduces neighboring word line interference
KR102471539B1 (ko) * 2017-12-27 2022-11-25 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10381376B1 (en) * 2018-06-07 2019-08-13 Sandisk Technologies Llc Three-dimensional flat NAND memory device including concave word lines and method of making the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020028541A1 (en) * 2000-08-14 2002-03-07 Lee Thomas H. Dense arrays and charge storage devices, and methods for making same
US20100140679A1 (en) * 2008-12-05 2010-06-10 Walker Andrew J Stacked dual-gate nmos devices with antimony source-drain regions and methods for manufacturing thereof
US20150179577A1 (en) * 2013-12-20 2015-06-25 Sandisk 3D Llc Multilevel contact to a 3d memory array and method of making thereof

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