DE102021102536A1 - Dreidimensionales Speicherbauelement und Verfahren - Google Patents

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Sai-Hoo Yeong
Han-Jong Chia
Sheng-Chen Wang
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Abstract

Bei einer Ausführungsform umfasst ein Bauelement eine erste dielektrische Schicht, die eine erste Seitenwand aufweist; eine zweite dielektrische Schicht, die eine zweite Seitenwand aufweist; eine Wortleitung zwischen der ersten dielektrischen Schicht und der zweiten dielektrischen Schicht, wobei die Wortleitung eine äußere Seitenwand und eine innere Seitenwand aufweist, wobei die innere Seitenwand bezüglich der äußeren Seitenwand, der ersten Seitenwand und der zweiten Seitenwand vertieft ist; eine Speicherschicht, die sich entlang der äußeren Seitenwand der Wortleitung, der inneren Seitenwand der Wortleitung, der ersten Seitenwand der ersten dielektrischen Schicht und der zweiten Seitenwand der zweiten dielektrischen Schicht erstreckt; und eine Halbleiterschicht, die sich entlang der Speicherschicht erstreckt.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung Nr. 63/038,964 , eingereicht am 15. Juni 2020, und der vorläufigen US-Anmeldung Nr. 63/064,731 , eingereicht am 12. August 2020, deren Inhalte hiermit durch Bezugnahme aufgenommen werden.
  • HINTERGRUND
  • Halbleiterspeicher werden in integrierten Schaltungen für elektronische Anwendungen verwendet, zum Beispiel in Radios, Fernsehern, Mobiltelefonen und Personal Computern (PCs). Halbleiterspeicher umfassen zwei Hauptkategorien. Zum einen flüchtige Speicher, zum anderen nichtflüchtige Speicher. Flüchtige Speicher umfassen Direktzugriffsspeicher (RAM), der weiter in zwei Unterkategorien unterteilt werden kann, nämlich statischen Direktzugriffsspeicher (SRAM) und dynamischen Direktzugriffsspeicher (DRAM). SRAM und DRAM sind beide flüchtig, da sie die gespeicherten Informationen verlieren, wenn sie nicht mit Energie versorgt werden.
  • Dagegen können nichtflüchtige Speicher die gespeicherten Daten halten. Eine Art von nichtflüchtigen Halbleiterspeicher ist der ferroelektrische Direktzugriffsspeicher (FeRAM). Zu den Vorteilen des FeRAM gehören unter anderem seine hohe Schreib-/Lese-Geschwindigkeit und seine geringe Größe.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verständlich, wenn diese in Verbindung mit den beigefügten Figuren gelesen wird. Es sei noch angemerkt, dass entsprechend der üblichen Branchenpraxis verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Diskussion beliebig vergrößert oder verkleinert sein.
    • 1A, 1B und 1C sind verschiedene Ansichten eines Speicherarrays.
    • 2 bis 16D sind Ansichten von Zwischenphasen beim Herstellen eines Speicherarrays gemäß einigen Ausführungsformen.
    • 17A bis 17J sind Ansichten von Zwischenphasen beim Herstellen einer Treppenstruktur eines Speicherarrays gemäß einigen Ausführungsformen.
    • 18A und 18B sind dreidimensionale Ansichten von Dünnschichttransistoren gemäß verschiedenen Ausführungsformen.
    • 19 ist eine dreidimensionale Ansicht eines Speicherarrays in einer Zwischenphase beim Herstellen, gemäß einigen anderen Ausführungsformen.
    • 20 ist eine dreidimensionale Ansicht eines Speicherarrays in einer Zwischenphase beim Herstellen, gemäß einigen anderen Ausführungsformen.
    • 21 ist eine Ansicht einer Zwischenphase beim Herstellen eines Speicherarrays gemäß einigen anderen Ausführungsformen.
    • 22 ist eine dreidimensionale Ansicht eines Speicherarrays in einer Zwischenphase beim Herstellen, gemäß einigen anderen Ausführungsformen.
    • 23 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen bzw. Ausführungsbeispiele zum Implementieren unterschiedlicher Merkmale der Erfindung bereit. Um die vorliegende Offenbarung zu vereinfachen, werden nachstehend konkrete Beispiele für Komponenten und Anordnungen beschrieben. Diese sind natürlich lediglich Ausführungsbeispiele und sollen nicht einschränkend sein. Zum Beispiel kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei welchen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und auch Ausführungsformen umfassen, bei welchen zusätzliche Merkmale derart zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt sind. Außerdem kann die vorliegende Offenbarung in den verschiedenen Beispielen Bezugszeichen und/oder Buchstaben wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Ausgestaltungen vor.
  • Ferner können räumlich relative Begriffe wie „unter“, „unterhalb“, „untere/r/s“, „über“, „obere/r/s“ und dergleichen hier zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elementes oder Merkmals zu einem anderen Element (anderen Elementen) oder Merkmal(en), wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren gezeigten Ausrichtung unterschiedliche Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb umfassen. Der Gegenstand kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die vorliegend verwendeten räumlich relativen Beschreibungen können ebenso entsprechend interpretiert werden.
  • Gemäß verschiedenen Ausführungsformen werden dreidimensionale Speicherarrays von Transistoren (wie programmierbaren Dünnschichttransistoren (TFTs)) gebildet, die dreidimensionale Kanalbereiche aufweisen. Solche Kanalbereiche können ausgehend von Wortleitungen mit Hauptabschnitten und hervorstehenden Abschnitten gebildet werden. Die Filmstapel für die Transistoren werden dann entlang der Hauptabschnitte und der hervorstehenden Abschnitte der Wortleitungen abgeschieden. Die Bitleitungen und die Source-Leitungen werden in Kontakt mit den Filmstapeln für die Transistoren gebildet, wodurch die Bildung der Transistoren abgeschlossen wird. Das Bilden von Transistoren mit dreidimensionalen Kanalbereichen kann eine verbesserte Leistungsfähigkeit der Transistoren ermöglichen.
  • 1A, 1B und 1C veranschaulichen Beispiele für ein Speicherarray 50. 1A veranschaulicht ein Beispiel für einen Abschnitt des Speicherarrays 50 in einer dreidimensionalen Ansicht; 1B veranschaulicht ein Schaltbild des Speicherarrays 50 und 1C veranschaulicht eine Draufsicht auf einen Abschnitt des Speicherarrays 50. Das Speicherarray 50 umfasst eine Vielzahl von Speicherzellen 52, die in einem Gitter von Zeilen und Spalten angeordnet sein können. Die Speicherzellen 52 können ferner vertikal gestapelt sein, um ein dreidimensionales Speicherarray bereitzustellen, wodurch die Bauelemente-Dichte erhöht wird. Das Speicherarray 50 kann in einem Back-End-of-Line (BEOL) eines Halbleiterchips angeordnet sein. Zum Beispiel kann das Speicherarray 50 in den Verschaltungsschichten des Halbleiterchips angeordnet sein, wie über einer oder mehreren aktiven Bauelementen (z. B. Transistoren), die auf einem Halbleitersubstrat gebildet sind.
  • Das Speicherarray 50 kann ein solches Speicherarray wie ein NOR-Speicherarray oder dergleichen sein. Jede Speicherzelle 52 kann einen Transistor 54 (wie einen TFT) mit einer Isolation umfassen, sodass die Speicherschicht 84 als Gate-Dielektrikum dient. Das Gate jedes Transistors 54 ist mit einer jeweiligen Wortleitung (z. B. leitfähiger Leitung 72) elektrisch gekoppelt, ein erster Source-/Drain-Bereich jedes Transistors 54 ist mit einer jeweiligen Bitleitung (z. B. leitfähiger Leitung 64B) elektrisch gekoppelt und ein zweiter Source-/Drain-Bereich jedes Transistors 54 ist mit einer jeweiligen Source-Leitung (z. B. leitfähiger Leitung 64S) elektrisch gekoppelt, die den zweiten Source-/Drain-Bereich elektrisch mit Masse koppelt. Die Speicherzellen 52 in einer selben horizontalen Reihe des Speicherarrays 50 können sich eine gemeinsame Wortleitung teilen, während die Speicherzellen 52 in einer selben vertikalen Spalte des Speicherarrays 50 sich eine gemeinsame Source-Leitung und eine gemeinsame Bitleitung teilen können.
  • Das Speicherarray 50 umfasst eine Vielzahl von vertikal gestapelten leitfähigen Leitungen 72 (z. B. Wortleitungen), wobei zwischen benachbarten leitfähigen Leitungen 72 dielektrische Schichten 62 angeordnet sind. Die leitfähigen Leitungen 72 erstrecken sich in einer Richtung D1, die parallel zu einer Hauptfläche eines darunterliegenden Substrats verläuft (in 1A und 1B nicht explizit veranschaulicht). Die leitfähigen Leitungen 72 können Teil einer Treppenstruktur sein, derart, dass untere leitfähige Leitungen 72 länger sind als obere leitfähige Leitungen 72 und sich seitlich über deren Endpunkte hinaus erstrecken. In 1A sind beispielsweise mehrere gestapelte Schichten von leitfähigen Leitungen 72 veranschaulicht, wobei die obersten leitfähigen Leitungen 72 die kürzesten sind und die untersten leitfähigen Leitungen 72 die längsten sind. Die jeweiligen Längen der leitfähigen Leitungen 72 können in Richtung auf das darunterliegende Substrat zunehmen. Auf diese Weise kann ein Abschnitt jeder der leitfähigen Leitungen 72 von oberhalb des Speicherarrays 50 aus zugänglich sein, und es können leitfähige Kontakte 66 (siehe 1C) zu einem freiliegenden Abschnitt jeder der leitfähigen Leitungen 72 hergestellt werden. Wenn das Speicherarray 50 in den Verschaltungsschichten eines Halbleiterchips angeordnet ist, können die leitfähigen Kontakte 66 z. B. Durchkontaktierungen sein, die die freiliegenden Abschnitte der leitfähigen Leitungen 72 mit Verschaltungen 68 (siehe 1C) darüberliegender Verschaltungsschichten verbinden.
  • Das Speicherarray 50 umfasst ferner eine Vielzahl von leitfähigen Leitungen 64B (z. B. Bitleitungen) und leitfähigen Leitungen 64S (z. B. Source-Leitungen). Die leitfähigen Leitungen 64B, 64S sind zwischen den leitfähigen Leitungen 72 in einer Richtung D2 senkrecht zur Richtung D1 angeordnet. Die leitfähigen Leitungen 64B, 64S können sich jeweils in einer Richtung D3 senkrecht zur Richtung D1 erstrecken. Isolationsbereiche 74 sind zwischen den einzelnen benachbarten leitfähigen Leitungen 64B und 64S angeordnet und isolieren diese. Paare von leitfähigen Leitungen 64B, 64S zusammen mit einer kreuzenden leitfähigen Leitung 72 definieren die Grenzen jeder Speicherzelle 52, und ein Isolationsbereich 76 ist zwischen benachbarten Paaren von leitfähigen Leitungen 64B, 64S angeordnet und isoliert diese. Die leitfähigen Leitungen 64S können elektrisch an Masse gekoppelt sein. Obwohl 1A eine besondere räumliche Anordnung der leitfähigen Leitungen 64B in Bezug auf die leitfähigen Leitungen 64S zeigt, sollte sich verstehen, dass die räumliche Anordnung der leitfähigen Leitungen 64B, 64S auch umgekehrt sein kann.
  • Das Speicherarray 50 kann auch Halbleiterschichten 82 umfassen. Die Halbleiterschichten 82 können Kanalbereiche für die Transistoren 54 der Speicherzellen 52 bereitstellen. Beispielsweise kann ein Bereich einer Halbleiterschicht 82, der die leitfähige Leitung 72 kreuzt, ermöglichen, dass Strom von den leitfähigen Leitungen 64B zu den leitfähigen Leitungen 64S (z. B. in der durch den Pfeil 56 angegebenen Richtung) fließt, wenn mittels einer entsprechenden leitfähigen Leitung 72 eine geeignete Spannung (z. B. höher als eine jeweilige Schwellenspannung (Vth) eines entsprechenden Transistors 54) angelegt wird. In 1A steht jede Halbleiterschicht 82 mit einer Fläche jeder entsprechenden Wortleitung (z. B. jeder leitfähigen Leitung 72) in Kontakt, wodurch planare Kanalbereiche für die Transistoren 54 bereitgestellt werden. Wie nachstehend ausführlicher erörtert, werden gemäß verschiedenen Ausführungsformen die Halbleiterschichten 82 derart gebildet, dass sie mit mehreren Flächen der entsprechenden Wortleitungen (z. B. der leitfähigen Leitungen 72) in Kontakt stehen, wodurch dreidimensionale Kanalbereiche für die Transistoren 54 bereitgestellt werden.
  • Zwischen den leitfähigen Leitungen 72 und den Halbleiterschichten 82 ist eine Speicherschicht 84 angeordnet, und die Speicherschicht 84 kann Gate-Dielektrika für die Transistoren 54 bereitstellen. Die Speicherschicht 84 kann ein ferroelektrisches Material, wie Hafniumoxid, Hafnium-Zirconiumoxid, mit Silizium dotiertes Hafniumoxid oder dergleichen umfassen. Dementsprechend kann das Speicherarray 50 auch als ferroelektrisches Direktzugriffsspeicherarray (FeRAM-Array) bezeichnet werden. Alternativ kann die Speicherschicht 84 eine Mehrschichtstruktur sein, die eine Schicht aus Siliziumnitrid zwischen zwei Siliziumoxidschichten (beispielsweise eine Oxid-Nitrid-Oxid-Struktur (ONO-Struktur)), ein anderes ferroelektrisches Material, eine andere Art von Speicherschicht (die z. B. in der Lage ist, ein Bit zu speichern) oder dergleichen umfasst.
  • Wenn die Speicherschicht 84 ein ferroelektrisches Material umfasst, kann die Speicherschicht 84 in einer von zwei verschiedenen Richtungen polarisiert werden, und die Polarisationsrichtung kann geändert werden, indem eine geeignete Spannungsdifferenz über der Speicherschicht 84 angelegt wird und ein geeignetes elektrisches Feld erzeugt wird. Die Polarisation kann örtlich relativ begrenzt sein (z. B. im Allgemeinen nur innerhalb der Grenzen der Speicherzellen 52 vorliegen), und ein zusammenhängender Bereich der Speicherschicht 84 kann sich über eine Vielzahl von Speicherzellen 52 erstrecken. Abhängig von einer Polarisationsrichtung eines bestimmten Bereiches der Speicherschicht 84 variiert die Schwellenspannung eines entsprechenden Transistors 54, und es kann ein digitaler Wert (z. B. 0 oder 1) gespeichert werden. Beispielsweise kann der entsprechende Transistor 54 eine relativ niedrige Schwellenspannung aufweisen, wenn ein Bereich der Speicherschicht 84 eine erste Richtung der elektrischen Polarisation aufweist, und der entsprechende Transistor 54 kann eine relativ hohe Schwellenspannung aufweisen, wenn der Bereich der Speicherschicht 84 eine zweite Richtung der elektrischen Polarisation aufweist. Die Differenz zwischen den beiden Schwellenspannungen kann als die Schwellenspannungsverschiebung bezeichnet werden. Eine größere Schwellenspannungsverschiebung macht das Lesen des digitalen Werts, der in der entsprechenden Speicherzelle 52 gespeichert ist, einfacher (z. B. weniger fehleranfällig).
  • Um einen Schreibvorgang auf einer Speicherzelle 52 durchzuführen, wird eine Schreibspannung über einem Abschnitt der Speicherschicht 84 angelegt, der der Speicherzelle 52 entspricht. Die Schreibspannung kann beispielsweise durch Anlegen von geeigneten Spannungen an eine entsprechende leitfähige Leitung 72 (z. B. die Wortleitung) und die entsprechenden leitfähigen Leitungen 64B, 64S (z. B. die Bit-/Source-Leitung) angelegt werden. Durch Anlegen einer Schreibspannung über dem Abschnitt der Speicherschicht 84 kann die Polarisationsrichtung des Bereiches der Speicherschicht 84 geändert werden. Als Folge davon kann die entsprechende Schwellenspannung des entsprechenden Transistors 54 auch von einer niedrigen Schwellenspannung zu einer hohen Schwellenspannung oder umgekehrt umgeschaltet werden, und in der Speicherzelle 52 kann ein digitaler Wert gespeichert werden. Da die leitfähigen Leitungen 72 die leitfähigen Leitungen 64B, 64S kreuzen, können einzelne Speicherzellen 52 für den Schreibvorgang ausgewählt werden.
  • Um einen Lesevorgang an der Speicherzelle 52 durchzuführen, wird eine Lesespannung (eine Spannung zwischen der niedrigen und der hohen Schwellenspannung) an die entsprechende leitfähige Leitung 72 (z. B. die Wortleitung) angelegt. Abhängig von der Polarisationsrichtung des entsprechenden Bereiches der Speicherschicht 84 kann der Transistor 54 der Speicherzelle 52 eingeschaltet werden oder nicht. Als Ergebnis kann die leitfähige Leitung 64B über die leitfähige Leitung 64S (z. B. eine Source-Leitung, die an Masse gekoppelt ist) entladen werden oder nicht, und der in der Speicherzelle 52 gespeicherte digitale Wert kann bestimmt werden. Da die leitfähigen Leitungen 72 die leitfähigen Leitungen 64B, 64S kreuzen, können einzelne Speicherzellen 52 für den Lesevorgang ausgewählt werden.
  • 2 bis 16D sind Ansichten von Zwischenphasen beim Herstellen eines Speicherarrays 50 gemäß einigen Ausführungsformen. 15D und 16D sind dreidimensionale Ansichten. 2, 3, 4, 5, 6, 7A, 7B, 7C, 7D, 8, 9 und 10 sind Querschnittsansichten entlang des Referenzquerschnitts B-B in 15D. 11A, 12A, 13A, 14A, 15A und 16A sind Draufsichten entlang des Referenzquerschnitts A-A in 15D. 11B, 12B, 13B, 14B, 15B und 16B sind Draufsichten entlang des Referenzquerschnitts B-B in 15D und außerdem entlang des Referenzquerschnitts B-B in den entsprechenden mit „A“ gekennzeichneten Figuren. 15C und 16C sind Querschnittsansichten entlang des Referenzquerschnitts C-C in 15D und außerdem entlang des Referenzquerschnitts C-C in den entsprechenden mit „A“ gekennzeichneten Figuren. Es wird ein Abschnitt eines Speicherarrays 50 veranschaulicht. Einige Merkmale, wie die treppenartige Anordnung der Wortleitungen (siehe 1A), sind in einigen Figuren der Klarheit halber nicht gezeigt.
  • In 2 wird ein Substrat 102 bereitgestellt. Das Substrat 102 kann eine beliebige Struktur sein, die unter dem Speicherarray 50 liegen wird. Das Substrat 102 kann ein Halbleitersubstrat sein, zum Beispiel ein Volumenhalbleiter, ein Halbleiter-auf-Isolator- (SOI- bzw. Semiconductor on Insulator-) Substrat oder dergleichen, welches dotiert (z. B. mit einem p- oder einem n-Dotierstoff) oder undotiert sein kann. Das Substrat 102 kann ein Wafer, etwa ein Siliziumwafer sein. Im Allgemeinen ist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolationsschicht gebildet ist. Die Isolationsschicht kann zum Beispiel eine vergrabene Oxidschicht (Buried Oxide- bzw. BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolationsschicht ist auf einem Substrat, typischerweise einem Silizium- oder Glassubstrat, bereitgestellt. Andere Substrate, wie ein mehrschichtiges oder Gradientensubstrat, können ebenfalls verwendet werden. Bei einigen Ausführungsformen kann das Halbleitermaterial des Substrats 102 unter anderem Silizium; Germanium; ein Verbindungshalbleiter, einschließlich Siliziumcaibid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; ein Legierungshalbleiter, einschließlich Silizium-Germanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Galliumindiumarsenidphosphid; oder Kombinationen davon sein. Das Substrat 102 kann unter anderem ein dielektrisches Material sein. Beispielsweise kann das Substrat 102 eine dielektrische Schicht sein oder kann eine dielektrische Schicht auf einem Halbleitersubstrat umfassen. Akzeptable dielektrische Materialien für dielektrische Substrate sind unter anderem Oxide wie Siliziumoxid oder Aluminiumoxid; Nitride wie Siliziumnitrid; Carbide wie Siliziumcarbid; Ähnliches oder Kombinationen davon, wie Siliziumoxinitrid, Siliziumoxicarbid, Siliziumcarbonitrid, Siliziumoxicarbonitrid oder dergleichen. Bei einigen Ausführungsformen wird das Substrat 102 aus Siliziumcarbid gebildet.
  • Über dem Substrat 102 wird ein mehrschichtiger Stapel 104 gebildet. Der mehrschichtige Stapel 104 umfasst abwechselnd dielektrische Schichten 106 und leitfähige Schichten 108. Der mehrschichtige Stapel 104 wird bei der nachfolgenden Bearbeitung strukturiert. An sich weisen die Materialien der dielektrischen Schichten 106 und der leitfähigen Schichten 108 jeweils eine hohe Ätzselektivität beim Ätzen des Substrats 102 auf. Die strukturierten dielektrischen Schichten 106 werden verwendet, um nachfolgend gebildete Transistoren zu isolieren. Die strukturierten leitfähigen Schichten 108 werden als Wortleitungen für die Transistoren dienen und werden nachfolgend so vertieft, dass die Kanalbereiche der Transistoren mit mehreren Flächen der Wortleitungen in Kontakt stehen, wodurch dreidimensionale Kanalbereiche für die Transistoren bereitgestellt werden. An sich weist das Material der dielektrischen Schichten 106 ebenfalls eine hohe Ätzselektivität beim Ätzen des Materials der leitfähigen Schichten 108 auf.
  • Die dielektrischen Schichten 106 können jeweils aus einem Oxid wie Siliziumoxid, einem Nitrid wie Siliziumnitrid, einem Carbid wie Siliziumcarbid, Kombinationen davon wie Siliziumoxinitrid oder Siliziumoxicarbid oder dergleichen gebildet sein. Das dielektrische Material der dielektrischen Schichten 106 kann durch einen akzeptablen Abscheidungsprozess, wie chemische Gasphasenabscheidung (CVD - chemical vapor deposition), Atomlagenabscheidung (ALD - atomic layer deposition) oder dergleichen, gebildet werden. Die Dicke jeder der dielektrischen Schichten 106 kann im Bereich von ungefähr 40 nm bis ungefähr 50 nm liegen.
  • Die leitfähigen Schichten 108 können jeweils aus einem Metall wie Wolfram, Ruthenium, Molybdän, Kobalt, Aluminium, Nickel, Kupfer, Silber, Gold oder dergleichen; einem Metallnitrid wie Titannitrid, Tantalnitrid, Molybdännitrid, Zirconiumnitrid, Hafniumnitrid oder dergleichen; Legierungen davon; mehreren Schichten davon oder dergleichen gebildet werden. Das leitfähige Material der leitfähigen Schichten 108 kann durch einen akzeptablen Abscheidungsprozess, wie physikalische Abscheidung aus der Gasphase (PVD - physical vapor deposition), chemische Abscheidung aus der Gasphase (CVD), Atomlagenabscheidung (ALD) oder dergleichen gebildet werden. Die Dicke jeder der leitfähigen Schichten 108 kann im Bereich von ungefähr 40 nm bis ungefähr 50 nm liegen. Bei einigen Ausführungsformen werden die leitfähigen Schichten 108 mit einer anderen Dicke als die dielektrischen Schichten 106 gebildet. Beispielsweise können die leitfähigen Schichten 108 mit einer größeren Dicke als die dielektrischen Schichten 106 gebildet werden.
  • In der veranschaulichten Ausführungsform umfasst der mehrschichtige Stapel 104 vier dielektrische Schichten 106 und drei leitfähige Schichten 108. Es sollte sich verstehen, dass der mehrschichtige Stapel 104 andere Anzahlen der dielektrischen Schichten 106 und der leitfähigen Schichten 108 umfassen kann. Der mehrschichtige Stapel 104 kann eine Gesamthöhe im Bereich von ungefähr 1.000 nm bis ungefähr 10.000 nm aufweisen.
  • In 3 werden Gräben 110 in dem mehrschichtigen Stapel 104 gebildet. Bei der veranschaulichten Ausführungsform erstrecken sich die Gräben 110 durch den mehrschichtigen Stapel 104 und legen das Substrat 102 frei. Bei einer anderen Ausführungsform erstrecken sich die Gräben 110 durch einige, aber nicht durch alle Schichten des mehrschichtigen Stapels 104. Die Gräben 110 können unter Verwendung akzeptabler Fotolithografie- und Ätztechniken strukturiert werden, wie unter Verwendung eines Ätzprozesses, der bezüglich des mehrschichtigen Stapels 104 selektiv ist (der z. B. die Materialien der dielektrischen Schichten 106 und der leitfähigen Schichten 108 selektiv mit einer höheren Geschwindigkeit als das Material des Substrats 102 entfernt). Das Strukturieren kann ein beliebiger akzeptabler Ätzprozess sein, wie reaktives Ionenätzen (RIE - reactive ion etch), Neutralstrahlätzen (NBE - neutral beam etch), Ähnliches oder eine Kombination davon. Das Ätzen kann anisotrop sein. Bei Ausführungsformen, bei denen das Substrat 102 aus Siliziumcarbid gebildet wird, die dielektrischen Schichten 106 aus Siliziumoxid gebildet werden und die leitfähigen Schichten 108 aus Wolfram gebildet werden, können die Gräben 110 durch eine Trockenätzung unter Verwendung eines Gases auf Fluorbasis (z. B. CF6, SF6 usw.), das mit Sauerstoff (O2) gemischt ist, gebildet werden. Nach dem Strukturieren sind die jeweiligen strukturierten Abschnitte des mehrschichtigen Stapels 104 zwischen jeweiligen Paaren von Gräben 110 angeordnet. Jeder strukturierte Abschnitt des mehrschichtigen Stapels 104 weist eine Breite W1 in der zweiten Richtung D2 auf, die im Bereich von ungefähr 100 nm bis ungefähr 120 nm liegen kann. Ferner ist jeder strukturierte Abschnitt des mehrschichtigen Stapels 104 durch einen Trennungsabstand Si in der zweiten Richtung D2 getrennt, der im Bereich von ungefähr 75 nm bis ungefähr 85 nm liegen kann.
  • Bei einigen Ausführungsformen werden die leitfähigen Schichten 108 durch einen anderen Prozess gebildet. Alternativ kann der mehrschichtige Stapel 104 beispielsweise abwechselnd dielektrische Schichten 106 und Opferschichten umfassen. Die Opferschichten können aus einem anderen Material als die dielektrischen Schichten 106 gebildet werden. Nach dem Bilden der Gräben 110 in dem mehrschichtigen Stapel 104, können die Opferschichten durch die leitfähigen Schichten 108 ersetzt werden. Die Opferschichten können beispielsweise unter Verwendung eines Ätzprozesses entfernt werden, der das Material der Opferschichten selektiv mit einer höheren Geschwindigkeit als das Material der dielektrischen Schichten 106 ätzt. Eine oder mehrere Schichten des leitfähigen Materials können dann in konformer Weise in den resultierenden Öffnungen, z. B. zwischen den dielektrischen Schichten 106, abgeschieden werden. Es kann ein Entfernungsprozess, wie anisotropes Ätzen, durchgeführt werden, um die Abschnitte des leitfähigen Materials zu entfernen, die sich nicht zwischen den dielektrischen Schichten 106 befinden (z. B. jene Abschnitte in den Gräben 110), wobei die verbleibenden Abschnitte des leitfähigen Materials zwischen den dielektrischen Schichten 106 die leitfähigen Schichten 108 definieren.
  • In 4 werden die Gräben 110 erweitert, sodass Seitenwandvertiefungen 112 gebildet werden. Insbesondere sind die durch die Gräben 110 freigelegten Abschnitte der Seitenwände der leitfähigen Schichten 108 bezüglich der durch die Gräben 110 freigelegten Abschnitte der Seitenwände der dielektrischen Schicht 106 vertieft, sodass die Seitenwandvertiefungen 112 gebildet werden. Obwohl die Seitenwände der leitfähigen Schichten 108 als gerade veranschaulicht sind, können die Seitenwände konkav oder konvex sein. Die Seitenwandvertiefungen 112 können durch einen akzeptablen Ätzprozess gebildet werden, wie einen solchen, der bezüglich des Materials der leitfähigen Schichten 108 selektiv ist (der z. B. das Material der leitfähigen Schichten 108 mit einer höheren Geschwindigkeit als das Material (die Materialien) der dielektrischen Schichten 106 und des Substrats 102 entfernt). Das Ätzen kann isotrop sein. Bei Ausführungsformen, bei denen das Substrat 102 aus Siliziumcarbid gebildet wird, die dielektrischen Schichten 106 aus Siliziumoxid gebildet werden und die leitfähigen Schichten 108 aus Wolfram gebildet werden, können die Gräben 110 durch Nassätzung unter Verwendung von verdünnter Flusssäure (dHF) und Salpetersäure (HNO3) erweitert werden.
  • Nach der Bildung weisen die Seitenwandvertiefungen 112 eine Tiefe D4 in der zweiten Richtung D2 auf, die sich an den Seitenwänden der dielektrischen Schichten 106 vorbei erstreckt. Es können zeitgesteuerte Ätzprozesse verwendet werden, um das Ätzen der Seitenwandvertiefungen 112 zu stoppen, nachdem die Seitenwandvertiefungen 112 eine gewünschte Tiefe D4 erreicht haben. Beispielsweise kann, wenn die Seitenwandvertiefungen 112 durch eine Nassätzung unter Verwendung von dHF und HNO3 gebildet werden, die Nassätzung für eine Dauer im Bereich von ungefähr 10 Sekunden bis ungefähr 120 Sekunden durchgeführt werden, was zum Ergebnis haben kann, dass die Seitenwandvertiefungen 112 eine Tiefe D4 im Bereich von ungefähr 20 nm bis ungefähr 60 nm aufweisen. Durch das Bilden der Seitenwandvertiefungen 112 werden die obere Fläche und die untere Fläche der dielektrischen Schichten 106 freigelegt. Nach dem Bilden der Seitenwandvertiefungen 112 weisen die verbleibenden Abschnitte der leitfähigen Schichten 108 eine Breite W2 in der zweiten Richtung D2 auf, die im Bereich von ungefähr 10 nm bis ungefähr 200 nm liegen kann, und die dielektrischen Schichten weisen eine Breite W3 in der zweiten Richtung D2 auf, die im Bereich von ungefähr 50 nm bis ungefähr 320 nm liegen kann. Durch das Bilden der Seitenwandvertiefungen 112 können die Breiten der leitfähigen Schichten 108 um ungefähr 5 % bis ungefähr 40 % verringert sein.
  • In 5 wird eine leitfähige Schicht 114 in konformer Weise in den Gräben 110 und den Seitenwandvertiefungen 112 gebildet. Die leitfähige Schicht 114 kann aus einem Metall wie Wolfram, Ruthenium, Molybdän, Kobalt, Aluminium, Nickel, Kupfer, Silber, Gold oder dergleichen; einem Metallnitrid wie Titannitrid, Tantalnitrid, Molybdännitrid, Zirconiumnitrid, Hafniumnitrid oder dergleichen; Legierungen davon; mehreren Schichten davon oder dergleichen gebildet werden. Das leitfähige Material der leitfähigen Schicht 114 kann durch einen akzeptablen Abscheidungsprozess, wie chemische Gasphasenabscheidung (CVD), Atomlagenabscheidung (ALD) oder dergleichen gebildet werden. Bei einigen Ausführungsformen wird die leitfähige Schicht 114 aus dem gleichen leitfähigen Material wie die leitfähigen Schichten 108 gebildet. Beispielsweise können die leitfähigen Schichten 108, 114 jeweils aus Wolfram gebildet werden. Bei einigen Ausführungsformen wird die leitfähige Schicht 114 aus einem anderen leitfähigen Material als die leitfähigen Schichten 108 gebildet. Beispielsweise können die leitfähigen Schichten 108 jeweils aus Wolfram gebildet werden und die leitfähige Schicht 114 kann aus Titannitrid oder Tantalnitrid gebildet werden.
  • Die leitfähige Schicht 114 kleidet jede der Seitenwandvertiefungen 112 aus, füllt diese jedoch nicht vollständig (sondern z. B. nur teilweise). Nach ihrem Auskleiden weisen die Seitenwandvertiefungen 112 eine Tiefe D5 in der zweiten Richtung D2 auf, die sich an den Seitenwände der dielektrischen Schichten 106 vorbei erstreckt. Die Tiefe D5 ist geringer als die Tiefe D4 (vorstehend für 4 erörtert). Die Dicke T1 der leitfähigen Schicht 114 wird so beeinflusst, dass die verbleibenden Abschnitte der Seitenwandvertiefungen 112 eine gewünschte Tiefe D5 aufweisen. Beispielsweise kann die Dicke T1 der leitfähigen Schicht 114 im Bereich von ungefähr 5 nm bis ungefähr 20 nm liegen, was zum Ergebnis haben kann, dass die verbleibenden Abschnitte der Seitenwandvertiefungen 112 eine Tiefe D5 im Bereich von ungefähr 10 nm bis ungefähr 50 nm aufweisen.
  • In 6 wird die leitfähige Schicht 114 strukturiert, um die Abschnitte der leitfähigen Schicht 114 außerhalb der Seitenwandvertiefungen 112 zu entfernen, wie die Abschnitte der leitfähigen Schicht 114 an den Seitenwänden der dielektrischen Schichten 106, den oberen Flächen der 106 und der obere Fläche des Substrats 102. Das Strukturieren kann ein beliebiger akzeptabler Ätzprozess sein, wie reaktives Ionenätzen (RIE - reactive ion etch), Neutralstrahlätzen (NBE - neutral beam etch), Ähnliches oder eine Kombination davon. Das Ätzen kann anisotrop sein. Das Ätzen kann beispielsweise eine Trockenätzung unter Verwendung eines Gases auf Fluorbasis (z. B. CF6, SF6 usw.), das mit Sauerstoff (O2) gemischt ist, umfassen.
  • Nach dem Strukturieren stellen die verbleibenden Abschnitte der leitfähigen Schichten 108, 114 Wortleitungen 116 dar. Mit anderen Worten: Durch das Strukturieren werden die Wortleitungen 116 definiert, wobei jede Wortleitung 116 eine leitfähige Schicht 108 und strukturierte Abschnitte einer leitfähigen Schicht 114 umfasst. Bei Ausführungsformen, bei denen die leitfähige Schicht 114 aus dem gleichen leitfähigen Material wie die leitfähigen Schichten 108 gebildet wird, gehen die verschiedenen leitfähigen Schichten der Wortleitungen 116 gegebenenfalls ineinander über, sodass es dazwischen keine erkennbaren Grenzflächen gibt. Bei Ausführungsformen, bei denen die leitfähige Schicht 114 aus einem anderen leitfähigen Material als die leitfähigen Schichten 108 gebildet wird, gehen die verschiedenen leitfähigen Schichten der Wortleitungen 116 gegebenenfalls nicht ineinander über, sodass es dazwischen erkennbare Grenzflächen gibt. Demnach kann jede Wortleitung 116 ein einzelnes leitfähiges Material sein, das sich in zusammenhängender Weise zwischen den äußeren Seitenwänden der Wortleitung 116 erstreckt, oder kann mehrere leitfähige Materialien (z. B. nebeneinanderliegend) umfassen, die sich in nicht zusammenhängender Weise zwischen den äußeren Seitenwänden der Wortleitung 116 erstrecken.
  • Nach dem Bilden der Wortleitungen 116 erstrecken sich die Seitenwandvertiefungen 112 in die Wortleitungen 116. Die Seitenwandvertiefungen 112 können sich entlang der gesamten Länge der Wortleitungen 116 in die Wortleitungen 116 erstrecken. Die Seitenwandvertiefungen 112 behalten die Tiefe D5 (vorstehend für 5 erörtert) in der zweiten Richtung D2 bei, die sich an den äußeren Seitenwänden der Wortleitungen 116 und der dielektrischen Schichten 106 vorbei erstreckt. Wie nachstehend ausführlicher erörtert, werden in den Seitenwandvertiefungen 112 eine oder mehrere Schichten gebildet, die Kanalbereiche für die nachfolgend gebildeten Transistoren bereitstellen, wodurch ermöglicht wird, dass die Schichten mit einem größeren Anteil der Flächen der Wortleitungen 116 in Kontakt stehen als planare Transistoren.
  • 7A, 7B, 7C und 7D sind Detailansichten von Wortleitungen 116 gemäß verschiedenen Ausführungsformen. Die Wortleitungen 116 haben I-Träger-Formen, wobei jede einen Hauptabschnitt 116M und mehrere (z. B. vier) hervorstehende Abschnitte 116P umfasst. Zwei Paare der hervorstehenden Abschnitte 116P erstrecken sich von gegenüberliegenden Seiten des Hauptabschnitts 116M weg. Der Hauptabschnitt 116M kann eine Breite W4 im Bereich von ungefähr 20 nm bis ungefähr 240 nm und eine Dicke T2 im Bereich von ungefähr 30 nm bis ungefähr 200 nm aufweisen. Jeder der hervorstehenden Abschnitte 116P kann eine Breite W5 im Bereich von ungefähr 10 nm bis ungefähr 50 nm und eine durchschnittliche Dicke T3 im Bereich von ungefähr 5 nm bis ungefähr 30 nm aufweisen. Die Dicke T3 ist geringer als die Dicke T2, wie ungefähr 5 % bis ungefähr 30 % der Dicke T2.
  • Jede Wortleitung 116 weist eine äußere Seitenwand 116S1 (einer Seitenwand eines hervorstehenden Abschnitts 116P entsprechend) und eine innere Seitenwand 116S2 (einer Seitenwand eines Hauptabschnitts 116M entsprechend) auf. Die inneren Seitenwände 116S2 sind bezüglich der äußeren Seitenwände 116S1 wie auch bezüglich der Seitenwände der dielektrischen Schichten 106 vertieft (siehe 6). Jede äußere Seitenwand 116S1 ist durch eine Verbindungsfläche 116S3 mit einer entsprechenden inneren Seitenwand 116S2 verbunden.
  • Die Seitenwandvertiefungen 112 können diverse unterschiedliche Profilformen aufweisen. Bei den Ausführungsformen von 7A und 7B weisen die Seitenwandvertiefungen 112 trapezoide Profilformen auf, bei denen jede Verbindungsfläche 116S3 mit einer entsprechenden inneren Seitenwand 116S2 einen stumpfen Winkel θ1 bildet. Der stumpfe Winkel θ1 kann im Bereich von ungefähr 92 Grad bis ungefähr 98 Grad liegen. Jede Verbindungsfläche 116S3 bildet in ähnlicher Weise mit der entsprechenden äußeren Seitenwand 116S1 einen stumpfen Winkel. Bei den Ausführungsformen von 7C und 7D weisen die Seitenwandvertiefungen 112 rechteckige Profilformen auf, bei denen jede Verbindungsfläche 116S3 mit der entsprechenden inneren Seitenwand 116S2 einen rechten Winkel θ2 bildet. Jede Verbindungsfläche 116S3 bildet in ähnlicher Weise mit der entsprechenden äußeren Seitenwand 116S1 einen rechten Winkel.
  • Die Seitenwandvertiefungen 112 weisen an den Schnittpunkt der äußeren Seitenwände 116S2 und der Verbindungsflächen 116S3 Innenecken 116C auf. Die Innenecken 116C können diverse unterschiedliche Eckenformen aufweisen. In den Ausführungsformen von 7A und 7C weisen die Innenecken 116C der Seitenwandvertiefungen 112 scharfkantige Eckenformen auf. Scharfkantige Eckenformen sind jene, die durch einen Bogen mit einer Länge von weniger als ungefähr 3 % der Dicke T2 der Wortleitungen 116, wie mit einer Bogenlänge im Bereich von ungefähr 1,2 nm bis ungefähr 1,5 nm, gebildet werden. In den Ausführungsformen von 7B und 7D weisen die Innenecken 116C der Seitenwandvertiefungen 112 abgerundete Eckenformen auf. Abgerundete Eckenformen sind jene, die durch einen Bogen mit einer Länge von mehr als ungefähr 3 % der Dicke T2 der Wortleitungen 116, wie mit einer Länge im Bereich von ungefähr 1,2 nm bis ungefähr 1,5 nm, gebildet werden.
  • Die verschiedenen Profilformen und Inneneckenformen der Seitenwandvertiefungen 112 können durch die Ätzselektivität zwischen dem Material der dielektrischen Schichten 106 und dem Material der leitfähigen Schicht 114 während des Ätzprozesses, der zum Entfernen der außerhalb der Seitenwandvertiefungen 112 befindlichen Abschnitte der leitfähigen Schicht 114 verwendet wird (vorstehend unter Bezugnahme auf 6 erörtert), bestimmt sein. Die Seitenwandvertiefungen 112 können mit trapezoiden Profilformen und/oder abgerundeten Eckenformen gebildet werden, indem ein Ätzen mit einer geringen Ätzselektivität durchgeführt wird, wie ein Ätzprozess, der selektiv das Material der leitfähigen Schicht 114 ungefähr 2- bis ungefähr 5-mal schneller als das Material der dielektrischen Schichten 106 entfernt. Die Seitenwandvertiefungen 112 können mit rechteckigen Profilformen und/oder scharfkantigen Eckenformen gebildet werden, indem ein Ätzen mit einer hohen Ätzselektivität durchgeführt wird, wie ein Ätzprozess, der selektiv das Material der leitfähigen Schicht 114 ungefähr 5- bis ungefähr 20-mal schneller als das Material der dielektrischen Schichten 106 entfernt.
  • Wie nachstehend ausführlicher erörtert, werden sich die Kanalbereiche der nachfolgend gebildeten Transistoren entlang und in Kontakt mit jeder der Flächen 116S1, 116S2, 116S3 der Wortleitungen 116 erstrecken, wodurch dreidimensionale Kanalbereiche für die Transistoren bereitgestellt werden. Solche Kanalbereiche werden durch Bilden von Filmstapeln für die Transistoren in den Seitenwandvertiefungen 112, z. B. zwischen Paaren hervorstehender Abschnitte 116P, gebildet. Zwischen den hervorstehenden Abschnitten 116P werden mindestens Speicherschichten (nachstehend für 8 ausführlicher erörtert) abgeschieden. Bei einigen Ausführungsformen sind zwischen den hervorstehenden Abschnitten 116P auch Halbleiterschichten (nachstehend für 9 ausführlicher erörtert) angeordnet. Bei einigen Ausführungsformen sind zwischen den hervorstehenden Abschnitten 116P auch Isolationsbereiche (nachstehend für 11A und 11B ausführlicher erörtert) angeordnet. Bei einigen Ausführungsformen sind zwischen den hervorstehenden Abschnitten 116P auch leitfähige Leitungen (nachstehend für 18B ausführlicher erörtert) angeordnet.
  • In 8 wird eine Speicherschicht 120 in konformer Weise in den Gräben 110 und den Seitenwandvertiefungen 112 gebildet. Die Speicherschicht 120 füllt die Seitenwandvertiefungen 112 nur teilweise. Nachfolgend wird die Speicherschicht 120 strukturiert, um eine Vielzahl von Speicherschichten (auch als Datenspeicherungsschichten bezeichnet) zu bilden. Die Speicherschicht 120 wird aus einem für das Speichern von digitalen Werten in den Transistoren akzeptablen Material gebildet. Bei einigen Ausführungsformen wird die Speicherschicht 120 aus einem ferroelektrischen Material mit hohem k-Wert gebildet, wie Hafnium-Zirconiumoxid (HfZrO); Zirconiumoxid (ZrO); Hafniumoxid (HfO), dotiert mit Lanthan (La), Silizium (Si), Aluminium (A1) oder dergleichen; undotiertes Hafniumoxid (HfO) oder dergleichen. Bei einigen Ausführungsformen umfasst die Speicherschicht 120 ein oder mehrere dielektrische Materialien mit niedrigem k-Wert, wie Siliziumnitrid, Siliziumoxid, Siliziumoxinitrid oder dergleichen. Das Material der Speicherschicht 120 kann durch einen akzeptablen Abscheidungsprozess, wie ALD, CVD, physikalische Gasphasenabscheidung (PVD) oder dergleichen, gebildet werden. Bei einigen Ausführungsformen ist die Speicherschicht 120 mittels ALD abgeschiedenes HfZrO. Die Dicke der Speicherschicht 120 kann im Bereich von ungefähr 9 nm bis ungefähr 11 nm liegen.
  • In 9 wird eine Halbleiterschicht 122 in konformer Weise auf der Speicherschicht 120, z.B. in den Gräben 110 und den Seitenwandvertiefungen 112, gebildet. Bei dieser Ausführungsform füllt die Halbleiterschicht 122 vollständig die verbleibenden Abschnitte der Seitenwandvertiefungen 112, die nicht mit der Speicherschicht 120 gefüllt sind. Bei einer weiteren Ausführungsform (nachstehend für 20 ausführlicher erörtert) füllen die Speicherschicht 120 wie auch die Halbleiterschicht 122 die Seitenwandvertiefungen 112 nur teilweise. Nachfolgend wird die Halbleiterschicht 122 strukturiert, um eine Vielzahl von Halbleiterschichten (auch als Kanalschichten bezeichnet) zu bilden. Die Halbleiterschicht 122 ist aus einem für ein Bereitstellen von Kanalbereichen für die Transistoren akzeptablen Halbleitermaterial gebildet, wie Indium-Gallium-Zink-Oxid (IGZO), Indium-Zinn-Oxid (ITO), Indium-Gallium-Zink-Zinn-Oxid (IGZTO), Zinkoxid (ZnO), Polysilizium, amorphes Silizium oder dergleichen. Das Material der Halbleiterschicht 122 kann durch einen akzeptablen Abscheidungsprozess, wie ALD, CVD, PVD oder dergleichen, gebildet werden. Bei einigen Ausführungsformen ist die Halbleiterschicht 122 mittels ALD abgeschiedenes IGZTO. Die Dicke der Halbleiterschicht 122 kann im Bereich von ungefähr 9 nm bis ungefähr 11 nm liegen.
  • In 10 wird die Halbleiterschicht 122 strukturiert, um Halbleiterschichten 124 zu bilden. Die Halbleiterschicht 122 wird geätzt, um die Abschnitte der Halbleiterschicht 122 am Boden der Gräben 110, wie die Abschnitte der Halbleiterschicht 122 auf dem Substrat 102, zu entfernen und somit das Substrat 102 freizulegen und die Halbleiterschichten 124 von horizontal benachbarten Transistoren zu trennen. Das Strukturieren kann ein beliebiger akzeptabler Ätzprozess sein, wie reaktives Ionenätzen (RIE - reactive ion etch), Neutralstrahlätzen (NBE - neutral beam etch), Ähnliches oder eine Kombination davon. Das Ätzen kann anisotrop sein. Bei dieser Ausführungsform wird das Ätzen durchgeführt, um auch die Abschnitte der Halbleiterschicht 122 zu entfernen, die sich außerhalb der Seitenwandvertiefungen 112 befinden, wie die Abschnitte der Halbleiterschicht 122 an den äußeren Seitenwänden der Speicherschicht 120, wodurch die äußeren Seitenwände der Speicherschicht 120 freigelegt werden und die Halbleiterschichten 124 vertikal benachbarter Transistoren getrennt werden. Bei einigen anderen Ausführungsformen (nachstehend für 19 und 20 ausführlicher erörtert) wird das Ätzen nur durchgeführt, um die Abschnitte der Halbleiterschicht 122 am Boden der Gräben 110 zu entfernen, sodass die Abschnitte der Halbleiterschicht 122 an den äußeren Seitenwänden der Speicherschicht 120 zurückbleiben. Wie viel von der Halbleiterschicht 122 entfernt wird, kann durch die Dauer des Ätzprozesses bestimmt werden, wobei ein längerer Ätzprozess mehr von der Halbleiterschicht 122 entfernt.
  • In 11A und 11B werden Isolationsbereiche 126 gebildet, um die verbleibenden Abschnitte der Gräben 110 zu füllen. Bei Ausführungsformen, bei denen die Seitenwandvertiefungen 112 nicht vollständig mit den Halbleiterschichten 124 füllt sind (nachstehend für 20 ausführlicher erörtert), werden die Isolationsbereiche 126 ebenfalls so gebildet, dass sie die verbleibenden Abschnitte der Seitenwandvertiefungen 112 füllen. Bei Ausführungsformen, bei denen die Halbleiterschichten 124 auf die Seitenwandvertiefungen 112 begrenzt sind, erstrecken sich die Isolationsbereiche 126 entlang der Halbleiterschichten 124 und der Speicherschichten 128 und stehen mit beiden in Kontakt. Bei Ausführungsformen, bei denen sich die Halbleiterschichten 124 außerhalb der Seitenwandvertiefungen 112 erstrecken, sind die Isolationsbereiche 126 durch die Halbleiterschichten 124 von den Speicherschichten 128 getrennt. Die Isolationsbereiche 126 werden aus einem isolierenden Material gebildet, das die darunterliegenden Halbleiterschichten 124 und die Speicherschicht 120 schützen und galvanisch isolieren kann. Akzeptable dielektrische Materialien sind unter anderem Oxide wie Siliziumoxid oder Aluminiumoxid; Nitride wie Siliziumnitrid; Carbide wie Siliziumcarbid; Ähnliches oder Kombinationen davon, wie Siliziumoxinitrid, Siliziumoxicarbid, Siliziumcarbonitrid, Siliziumoxicarbonitrid oder dergleichen. Das Material der Isolationsbereiche 126 kann durch einen akzeptablen Abscheidungsprozess, wie ALD, CVD, fließfähige CVD (FCVD) oder dergleichen, gebildet werden.
  • Bei einigen Ausführungsformen wird nach dem Bilden des Isolationsmaterials für die Isolationsbereiche 126 in den Gräben 110 auf die verschiedenen Schichten ein Entfernungsprozess angewendet, um überschüssiges Material über der obersten dielektrischen Schicht 106 / der Wortleitung 116 zu entfernen. Der Entfernungsprozess kann ein Planarisierungsprozess sein, wie ein chemisch-mechanisches Polieren (CMP), ein Rückätzen, Kombinationen davon oder dergleichen. Die Abschnitte des Isolationsmaterials und der Speicherschicht 120, die in den Gräben 110 verbleiben, bilden die Isolationsbereiche 126 bzw. die Speicherschichten 128. Der Planarisierungsprozess legt die oberste dielektrische Schicht 106 / Wortleitung 116 derart frei, dass nach dem Planarisierungsprozess die obersten Flächen der obersten dielektrischen Schicht 106 / Wortleitung 116, der Halbleiterschichten 124, der Isolationsbereiche 126 und der Speicherschichten 128 (innerhalb von Prozessschwankungen) koplanar sind.
  • Mindestens die Halbleiterschichten 124 und die Speicherschichten 128 weisen Abschnitte in den Seitenwandvertiefungen 112 auf. Die Isolationsbereiche 126 können ebenfalls Abschnitte in den Seitenwandvertiefungen 112 aufweisen (nachstehend für 20 ausführlicher erörtert). Diese Strukturelemente können sich entlang der gesamten Länge der Wortleitungen 116 in die Seitenwände der Wortleitungen 116 erstrecken. Die Halbleiterschichten 124 und die Speicherschichten 128 erstrecken sich somit entlang mehrerer Flächen der Wortleitungen 116, wodurch dreidimensionale Kanalbereiche 124C (siehe 15A und 16A) für die Transistoren bereitgestellt werden. Durch Vergrößern der Kontaktfläche der Wortleitungen 116 können demnach die Längen der Kanalbereiche 124C für die Transistoren vergrößert werden, wodurch die Leistungsfähigkeit und der Wirkungsgrad der Transistoren im Vergleich zu Transistoren mit planaren Kanalbereichen verbessert werden. Beispielsweise können dreidimensionale Kanalbereiche ein stärkeres elektrisches Feld bei niedrigeren Gatespannungen, einen schwächeren EIN-Strom (ION), verbesserte Verhältnisse von EIN / AUS-Strom und weniger Leckströme als planare Kanalbereiche bewirken. Ein Verstärken des elektrischen Feldes in den Kanalbereichen kann dazu beitragen, die Schreibgeschwindigkeit des Speicherarrays 50 zu verbessern.
  • In 12A und 12B werden durch die Isolationsbereiche 126 hindurch Öffnungen 130 für leitfähige Leitungen gebildet. Die Öffnungen 130 können bei einem Ätzprozess gebildet werden, der bezüglich der Isolationsbereiche 126 selektiv ist (der z. B. das Material der Isolationsbereiche 126 mit einer höheren Geschwindigkeit als die Materialien der Halbleiterschichten 124 und/oder der Speicherschichten 128 entfernt). Beispielsweise können die Öffnungen 130 durch die Isolationsbereiche 126 hindurch durch eine Trockenätzung unter Verwendung von Ammoniak (NH3) und Fluorwasserstoff (HF) gebildet werden, die unter Verwendung einer Ätzmaske mit einer den nachfolgend gebildeten leitfähigen Leitungen entsprechenden Strukturierung durchgeführt werden kann. Bei dieser Ausführungsform ist die Ätzung bezüglich des Materials der Halbleiterschichten 124 nicht selektiv, und die Abschnitte der Halbleiterschichten 124 in den Öffnungen 130 verbleiben nach dem Ätzen. Folglich bleiben die Seitenwandvertiefungen 112 nach dem Ätzen gefüllt, sodass sich die nachfolgend gebildeten leitfähigen Leitungen nicht in die Seitenwandvertiefungen 112 erstrecken (nachstehend für 18A ausführlicher erörtert). Bei einer anderen Ausführungsform ist die Ätzung auch bezüglich des Materials der Halbleiterschichten 124 selektiv, und die Abschnitte der Halbleiterschichten 124 in den Öffnungen 130 werden nach dem Ätzen entfernt, sodass sich die Öffnungen 130 seitlich in die Halbleiterschichten 124 erstrecken. Folglich können die Seitenwandvertiefungen 112 teilweise derart umgestaltet werden, dass sich die nachfolgend gebildeten leitfähigen Leitungen auch in die Seitenwandvertiefungen 112 erstrecken (nachstehend für 18B ausführlicher erörtert).
  • In 13A und 13B werden leitfähige Leitungen 132 in den Öffnungen 130 gebildet. Die leitfähigen Leitungen 132 erstrecken sich somit durch die Isolationsbereiche 126. Wie nachstehend ausführlicher erörtert, stellen die leitfähigen Leitungen 132 Säulen dar, die in Bitleitungen und Source-Leitungen für die Transistoren unterteilt werden. Die Bitleitungen und die Source-Leitungen dienen auch als Source-/Drain-Bereiche der Transistoren. An sich werden die leitfähigen Leitungen 132 in Kontakt mit mindestens den Halbleiterschichten 124 gebildet, sodass die Bitleitungen und die Source-Leitungen an die Kanalbereiche 124C (siehe 15A und 16A) der Transistoren angrenzen. Bei Ausführungsformen, bei denen die Halbleiterschichten 124 auf die Seitenwandvertiefungen 112 begrenzt sind, erstrecken sich die leitfähigen Leitungen 132 (und somit die nachfolgend gebildeten Bitleitungen und Source-Leitungen) entlang der Halbleiterschichten 124 und der Speicherschichten 128 und stehen mit beiden in Kontakt. Bei Ausführungsformen, bei denen sich die Halbleiterschichten 124 außerhalb der Seitenwandvertiefungen 112 erstrecken, sind die leitfähigen Leitungen 132 (und somit die nachfolgend gebildeten Bitleitungen und Source-Leitungen) durch die Halbleiterschichten 124 von den Speicherschichten 128 getrennt.
  • Als Beispiel für ein Bilden der leitfähigen Leitungen 132 werden eine Auskleidung, wie eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, und eine Hauptschicht in den Öffnungen 130 gebildet. Die Auskleidung kann aus einem leitfähigen Material wie Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen gebildet werden, das durch einen konformen Abscheidungsprozess wie Atomlagenabscheidung (ALD), chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD) oder dergleichen abgeschieden werden kann. Bei einigen Ausführungsformen kann die Auskleidung unter anderem eine Haftschicht sein, und mindestens ein Abschnitt der Haftschicht kann behandelt werden, um eine Diffusionssperrschicht zu bilden. Die Hauptschicht kann aus einem leitfähigen Material wie Wolfram, Kobalt, Ruthenium, Aluminium, Nickel, Kupfer, eine Kupferlegierung, Silber, Gold oder dergleichen gebildet sein, das durch ALD, CVD, PVD usw. abgeschieden werden kann. Bei einigen Ausführungsformen umfassen die leitfähigen Leitungen 132 eine aus Titannitrid gebildete Auskleidung und eine aus Wolfram gebildete Hauptschicht. Auf die verschiedenen Schichten wird dann ein Entfernungsprozess angewendet, um überschüssiges Material der leitfähigen Leitungen 132 über den Speicherschichten 128, den Isolationsbereichen 126, den Halbleiterschichten 124 und der obersten dielektrischen Schicht 106 / Wortleitung 116 zu entfernen. Der Entfernungsprozess kann ein Planarisierungsprozess sein, wie ein chemisch-mechanisches Polieren (CMP), ein Rückätzen, Kombinationen davon oder dergleichen. Das verbleibende Material bildet die leitfähigen Leitungen 132 in den Öffnungen 130.
  • In 14A und 14B werden Öffnungen 134 für Isolationsstrukturen durch die leitfähigen Leitungen 132, die Speicherschichten 128 und die Halbleiterschichten 124 hindurch gebildet. Die Öffnungen 134 unterteilen die Halbleiterschichten 124 und die leitfähigen Leitungen 132 derart, dass Transistoren 54 gebildet werden (siehe 15A, 15C, 16A und 16C). Insbesondere werden die leitfähigen Leitungen 132 derart unterteilt, dass Bitleitungen 132B und Source-Leitungen 132S gebildet werden. Die Öffnungen 134 können die leitfähigen Leitungen 132 in Bitleitungen 132B und Source-Leitungen 132S gleicher oder ungleicher Breite unterteilen. Wie schon erwähnt, dienen die Bitleitungen 132B und die Source-Leitungen 132S als Source-/Drain-Bereiche der Transistoren 54. Die Öffnungen 134 können auch die Speicherschichten 128 unterteilen. Nach dem Bilden der Öffnungen 134 umfasst jeder Transistor 54 einen Abschnitt einer Halbleiterschicht 124, einen Abschnitt einer Speicherschicht 128, eine Bitleitung 132B und eine Source-Leitung 132S. Die Öffnungen 134 sind breiter als die leitfähigen Leitungen 132, sodass sich die Öffnungen 134 auch seitlich in die dielektrischen Schichten 106 und die Wortleitungen 116 erstrecken. Die Wortleitungen 116 werden durch die Öffnungen 134 nicht unterteilt. Die Öffnungen 134 können bei einem Ätzprozess gebildet werden, der das leitfähige und das dielektrische Material der Schichten des Speicherarrays 50 entfernt. Beispielsweise können die Öffnungen 134 durch eine Trockenätzung unter Verwendung von z. B. C4F6, das mit Wasserstoff (H2) oder Sauerstoff (O2) gemischt ist, gebildet werden, die unter Verwendung einer Ätzmaske mit einer den nachfolgend gebildeten Isolationsstrukturen entsprechenden Strukturierung durchgeführt werden kann.
  • In 15A, 15B, 15C und 15D werden in den Öffnungen 134 Isolationsstrukturen 136 gebildet. Somit erstrecken sich die Isolationsstrukturen 136 durch die leitfähigen Leitungen 132, die Speicherschichten 128 und die Halbleiterschichten 124 hindurch. Außerdem erstrecken sich die Isolationsstrukturen 136 seitlich in die dielektrischen Schichten 106 und die Wortleitungen 116.
  • Als Beispiel für ein Bilden der Isolationsstrukturen 136 wird in den Öffnungen 134 ein Isolationsmaterial gebildet. Das Isolationsmaterial kann aus Oxiden, wie Siliziumoxid oder Aluminiumoxid; Nitriden wie Siliziumnitrid; Carbiden wie Siliziumcarbid; Ähnlichem oder Kombinationen davon, wie Siliziumoxinitrid, Siliziumoxicarbid, Siliziumcarbonitrid, Siliziumoxicarbonitrid oder dergleichen, die durch CVD, ALD oder dergleichen abgeschieden werden können, gebildet werden. Bei einigen Ausführungsformen werden die Isolationsstrukturen 136 aus Siliziumoxid gebildet. Auf die verschiedenen Schichten wird dann ein Entfernungsprozess angewendet, um überschüssiges Isolationsmaterial der Isolationsstrukturen 136 über den Source-Leitungen 132S, den Bitleitungen 132B, den Speicherschichten 128, den Isolationsbereichen 126, den Halbleiterschichten 124 und der obersten dielektrischen Schicht 106 / Wortleitung 116 zu entfernen. Der Entfernungsprozess kann ein Planarisierungsprozess sein, wie ein chemisch-mechanisches Polieren (CMP), ein Rückätzen, Kombinationen davon oder dergleichen. Das verbleibende Isolationsmaterial bildet die Isolationsstrukturen 136 in den Öffnungen.
  • In 16A, 16B, 16C und 16D wird über der Zwischenstruktur eine Verschaltungsstruktur 160 gebildet. Die Verschaltungsstruktur 160 kann z. B. Metallisierungsstrukturen 162 in einem dielektrischen Material 164 (in 16D nicht gezeigt, siehe 16B und 16C) umfassen. Das dielektrische Material 164 kann eine oder mehrere dielektrische Schichten umfassen, wie eine oder mehrere Schichten aus einem dielektrischen Material mit niedrigem k-Wert (LK - low-k) oder mit sehr niedrigem k-Wert (ELK - extra low-k). Die Metallisierungsstrukturen 162 können metallische Verschaltungen (z. B. metallische Leitungen und Durchkontaktierungen) sein, die in der einen oder den mehreren dielektrischen Schichten gebildet sind. Die Verschaltungsstruktur 160 kann durch einen Damascene-Prozess, wie einen Single-Damascene-Prozess, einen Dual-Damascene-Prozess oder dergleichen, gebildet werden. Die Metallisierungsstrukturen 162 der Verschaltungsstruktur 160 sind mit den Bitleitungen 132B und den Source-Leitungen 132S elektrisch verbunden und schalten die Transistoren 54 derart zusammen, dass funktionsfähige Speicher gebildet werden.
  • Wie in 16A gezeigt, werden entlang der Zeilen und Spalten des Speicherarrays 50 abwechselnd Bitleitungen 132B und Source-Leitungen 132S gebildet. Das Bilden der Bitleitungen 132B und der Source-Leitungen 132S in einem abwechselnden Muster hilft, ein Kurzschließen von im Querschnitt von 16C benachbarten Bitleitungen 132B / Source-Leitungen 132S zu vermeiden, wenn eine Wortleitung 116 aktiviert wird.
  • Wie schon erwähnt, können die dielektrischen Schichten 106 und die Wortleitungen 116 in einer Treppenstruktur gebildet sein. Die dielektrischen Schichten 106 und die Wortleitungen 11616 können in einem gewünschten Schritt vor dem Bilden der Verschaltungsstruktur 160 strukturiert werden, um die Treppenstruktur zu bilden. Das Bilden der Verschaltungsstruktur 160 umfasst Bilden leitfähiger Kontakte, die mit den freigelegten Abschnitten jeder der Wortleitungen 116 verbunden sind.
  • 17A bis 17J sind Ansichten von Zwischenphasen beim Herstellen einer Treppenstruktur eines Speicherarrays 50 gemäß einigen Ausführungsformen. 17A bis 17J sind entlang des in 16D veranschaulichten Referenzquerschnitts D-D veranschaulicht. Einige Merkmale der Transistoren, wie die Speicherschichten 128, die Halbleiterschichten 124 und dergleichen (2 bis 16D) sind der Klarheit halber nicht gezeigt.
  • In 17A wird eine Maske 202 über dem mehrschichtigen Stapel 104 gebildet. Bei diesem Verarbeitungsschritt kann der mehrschichtige Stapel 104 abwechselnd dielektrische Schichten 204 (wie die vorstehend erörterten dielektrischen Schichten 106, die mit 204A, 204B, 204C, 204D bezeichnet sind) und leitfähige Schichten 206 (wie die vorstehend erörterten Wortleitungen 116, die mit 206A, 206B, 206C bezeichnet sind) umfassen. Die Maske 202 kann ein Fotolack oder dergleichen sein und kann durch eine Aufschleudertechnik oder dergleichen gebildet werden.
  • In 17B wird die Maske 202 strukturiert, um den mehrschichtige Stapel 104 in den Bereichen 210A freizulegen, während die verbleibenden Abschnitte des mehrschichtigen Stapels 104 maskiert werden. Beispielsweise kann die oberste Schicht (z. B. die dielektrische Schicht 204D) des mehrschichtigen Stapels 104 in den Bereichen 210A freigelegt werden. Die Maske 202 kann unter Verwendung akzeptabler Fotolithografietechniken strukturiert werden.
  • In 17C werden die freiliegenden Abschnitte des mehrschichtigen Stapels 104 in den Bereichen 210A unter Verwendung der Maske 202 als Ätzmaske geätzt. Bei dem Ätzen kann es sich um einen beliebigen akzeptablen Ätzprozess handeln, wie Nass- oder Trockenätzen, reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE), Ähnliches oder eine Kombination davon. Das Ätzen kann anisotrop sein. Das Ätzen kann Abschnitte der dielektrischen Schicht 204D und der leitfähigen Schicht 206C in den Bereichen 210A entfernen und Öffnungen 212 definieren. Da die dielektrische Schicht 204D und die leitfähige Schicht 206C unterschiedliche Materialzusammensetzungen aufweisen, können die Ätzmittel, die zum Entfernen freiliegender Abschnitte dieser Schichten verwendet werden, unterschiedlich sein. Bei einigen Ausführungsformen wirkt die leitfähige Schicht 206C beim Ätzen der dielektrischen Schicht 204D als Ätzstoppschicht und die dielektrische Schicht 204C wirkt beim Ätzen der leitfähigen Schicht 206C als Ätzstoppschicht. Als Ergebnis können die Abschnitte der leitfähigen Schicht 206C und der dielektrischen Schicht 204D selektiv entfernt werden, ohne dass die verbleibenden Schichten des mehrschichtigen Stapels 104 entfernt werden, und die Öffnungen 212 können sich bis zu einer gewünschten Tiefe erstrecken. Alternativ können zeitgesteuerte Ätzprozesse verwendet werden, um das Ätzen der Öffnungen 212 zu stoppen, nachdem die Öffnungen 212 eine gewünschte Tiefe erreicht haben. In der resultierenden Struktur ist die dielektrische Schicht 204C in den Bereichen 210A freilegt.
  • In 17D wird die Maske 202 getrimmt, um zusätzliche Abschnitte des mehrschichtigen Stapels 104 freizulegen. Die Maske 202 kann unter Verwendung akzeptabler Fotolithografie- und/oder Ätztechniken getrimmt werden. Als Ergebnis des Trimmens wird eine Breite der Maske 202 verringert, und außerdem können Abschnitte des mehrschichtigen Stapels 104 in den Bereichen 210B freigelegt werden. Beispielsweise kann eine obere Fläche der dielektrischen Schicht 204C in den Bereichen 210A freigelegt werden, und eine obere Fläche der dielektrischen Schicht 204D kann in den Bereichen 210B freigelegt werden.
  • In 17E werden Abschnitte der dielektrischen Schicht 204D, der leitfähigen Schicht 206C, der dielektrischen Schicht 204C und der leitfähigen Schicht 206B in den Bereichen 210A und 210B durch akzeptable Ätzprozesse unter Verwendung der Maske 202 als Ätzmaske entfernt. Bei dem Ätzen kann es sich um einen beliebigen akzeptablen Ätzprozess handeln, wie Nass- oder Trockenätzen, reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE), Ähnliches oder eine Kombination davon. Das Ätzen kann anisotrop sein. Das Ätzen kann bewirken, dass sich die Öffnungen 212 weiter in den mehrschichtigen Stapel 104 hinein erstrecken. Da die dielektrischen Schichten 204D/204C und die leitfähigen Schichten 206C/206B unterschiedliche Materialzusammensetzungen aufweisen, können die Ätzmittel, die zum Entfernen freiliegender Abschnitte dieser Schichten verwendet werden, unterschiedlich sein. Bei einigen Ausführungsformen wirkt die leitfähige Schicht 206C beim Ätzen der dielektrischen Schicht 204D als Ätzstoppschicht; die dielektrische Schicht 204C wirkt beim Ätzen der leitfähigen Schicht 206C als Ätzstoppschicht; die leitfähige Schicht 206B wirkt beim Ätzen der dielektrischen Schicht 204C als Ätzstoppschicht und die dielektrische Schicht 204B wirkt beim Ätzen der leitfähigen Schicht 206B als Ätzstoppschicht. Als Ergebnis können Abschnitte der dielektrischen Schichten 204D/204C und der leitfähigen Schicht 206C/206B selektiv entfernt werden, ohne dass die verbleibenden Schichten des mehrschichtigen Stapels 104 entfernt werden, und die Öffnungen 212 können sich bis zu einer gewünschten Tiefe erstrecken. Ferner wirken während der Ätzprozesse ungeätzte Abschnitte der dielektrischen Schichten 204 und der leitfähigen Schichten 206 als Ätzmaske für darunterliegende Schichten, und als Ergebnis kann eine vorausgegangene Strukturierung der dielektrischen Schicht 204D und der leitfähigen Schicht 206C (siehe 17D) auf die darunterliegende dielektrische Schicht 204C und die leitfähige Schicht 206B übertragen werden. In der resultierenden Struktur ist die dielektrische Schicht 204B in den Bereichen 210A freigelegt, und die dielektrische Schicht 204C ist in den Bereichen 210B freigelegt.
  • In 17F wird die Maske 202 getrimmt, um zusätzliche Abschnitte des mehrschichtigen Stapels 104 freizulegen. Der Fotolack kann unter Verwendung akzeptabler Fotolithografietechniken getrimmt werden. Als Ergebnis des Trimmens wird die Breite der Maske 202 verringert, und außerdem können Abschnitte des mehrschichtigen Stapels 104 in den Bereichen 210C freigelegt werden. Beispielsweise kann eine obere Fläche der dielektrischen Schicht 204B in den Bereichen 210A freigelegt werden, eine obere Fläche der dielektrischen Schicht 204C kann in den Bereichen 210B freigelegt werden und eine obere Fläche der dielektrischen Schicht 204D kann in den Bereichen 210C freigelegt werden.
  • In 17G werden Abschnitte der dielektrischen Schichten 204D, 204C, 204B in den Bereichen 210A, 210B, 210C durch akzeptable Ätzprozesse unter Verwendung der Maske 202 als Ätzmaske entfernt. Bei dem Ätzen kann es sich um einen beliebigen akzeptablen Ätzprozess handeln, wie Nass- oder Trockenätzen, reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE), Ähnliches oder eine Kombination davon. Das Ätzen kann anisotrop sein. Das Ätzen kann bewirken, dass sich die Öffnungen 212 weiter in den mehrschichtigen Stapel 104 hinein erstrecken. Bei einigen Ausführungsformen wirkt die leitfähige Schicht 206C beim Ätzen der dielektrischen Schicht 204D als Ätzstoppschicht; die leitfähige Schicht 206B wirkt beim Ätzen der dielektrischen Schicht 204C als Ätzstoppschicht und die leitfähige Schicht 206A wirkt beim Ätzen der dielektrischen Schicht 204B als Ätzstoppschicht. Als Ergebnis können Abschnitte der dielektrischen Schichten 204D, 204C, 204B selektiv entfernt werden, ohne dass die verbleibenden Schichten des mehrschichtigen Stapels 104 entfernt werden, und die Öffnungen 212 können sich bis zu einer gewünschten Tiefe erstrecken. Ferner wirkt während der Ätzprozesse jede der leitfähigen Schichten 206 als Ätzmaske für darunter liegende Schichten, und als Ergebnis kann eine vorausgegangene Strukturierung der leitfähigen Schichten 206C/206B (siehe 17F) auf die darunterliegenden dielektrischen Schichten 204C/204B übertragen werden. In der resultierenden Struktur ist die leitfähige Schicht 206A in den Bereichen 210A freigelegt; die leitfähige Schicht 206B ist in den Bereichen 210B freigelegt und die leitfähige Schicht 206C ist in den Bereichen 210C freigelegt.
  • In 17H kann die Maske 202 entfernt werden, wie durch einen akzeptablen Veraschungs- oder Nassablöseprozess. Somit wird eine Treppenstruktur 214 gebildet. Die Treppenstruktur umfasst einen Stapel sich abwechselnder dielektrischer Schichten 204 und leitfähiger Schichten 206. Die unteren leitfähigen Schichten 206 sind breiter und erstrecken sich seitlich über die oberen leitfähigen Schichten 206 hinaus, und eine Breite der einzelnen leitfähigen Schichten 206 nimmt in der Richtung zum Substrat 102 hin zu. Beispielsweise kann die leitfähige Schicht 206A länger als die leitfähige Schicht 206B sein; und die leitfähige Schicht 206B kann länger als die leitfähige Schicht 206C sein. Als Ergebnis können in nachfolgenden Verarbeitungsschritten leitfähige Kontakte von oberhalb der Treppenstruktur 214 zu jeder der leitfähigen Schichten 206 gebildet werden.
  • In 17I wird ein Zwischenmetall-Dielektrikum (IMD - inter-metal dielectric) 216 über dem mehrschichtigen Stapel 104 abgeschieden. Das IMD 216 kann aus einem dielektrischen Material gebildet werden und kann durch ein beliebiges geeignetes Verfahren abgeschieden werden, wie durch CVD, plasmaunterstützte CVD (PECVD) oder FCVD. Dielektrische Materialien können Phosphorsilikatglas (PSG), Borsilikatglas (BSG), bordotiertes Phosphorsilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen umfassen. Andere Isoliermaterialien, die durch einen beliebigen annehmbaren Prozess gebildet werden, können verwendet werden. Das IMD 216 erstreckt sich entlang von Seitenwänden der dielektrischen Schichten 204 wie auch von Seitenwänden der leitfähigen Schichten 206. Ferner kann das IMD 216 mit oberen Flächen jeder der leitfähigen Schichten 206 in Kontakt stehen.
  • Wie weiterhin in 17I veranschaulicht, wird dann das IMD 216 einem Entfernungsprozess unterzogen, um überschüssiges dielektrisches Material über dem mehrschichtigen Stapel 104 zu entfernen. Bei einigen Ausführungsformen kann ein Planarisierungsprozess wie zum Beispiel chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen verwendet werden. Der Planarisierungsprozess legt den mehrschichtigen Stapel 104 frei, derart, dass die oberen Flächen des mehrschichtigen Stapels 104 und des IMD 216 nach Abschluss des Planarisierungsprozesses eben sind.
  • In 17J werden Abschnitte der Verschaltungsstruktur 160 gebildet. Zur Vereinfachung der Darstellung ist nur eine Schicht der Verschaltungsstruktur 160 gezeigt. Bei dieser Ausführungsform umfasst das Bilden der Verschaltungsstruktur 160 Bilden leitfähiger Kontakte 166 durch das IMD 216 hindurch. Die leitfähigen Kontakte 166 können durch einen Damascene-Prozess, wie einen Single-Damascene-Prozess, einen Dual-Damascene-Prozess oder dergleichen, gebildet werden. Die leitfähigen Kontakte 166 sind mit den freiliegenden Abschnitten jeder der leitfähigen Schichten 206 (z. B. den Wortleitungen 116, vorstehend erörtert) verbunden.
  • 18A und 18B sind dreidimensionale Ansichten von Transistoren 54 gemäß verschiedenen Ausführungsformen. Einige Merkmale, wie die dielektrischen Schichten 106, die Isolationsbereiche 126 usw. (siehe 16A bis 16D) sind der Klarheit halber nicht gezeigt. Wie schon erwähnt, können die Öffnungen 130 (siehe 12A und 12B) für die Bitleitungen 132B und die Source-Leitungen 132S so gebildet werden, dass sie sich seitlich in die Halbleiterschichten 124 erstrecken, müssen dies aber nicht. In der Ausführungsform von 18A werden die Öffnungen 130 (siehe 12A und 12B) für die Bitleitungen 132B und die Source-Leitungen 132S nicht durch die Halbleiterschichten 124 hindurch gebildet, und somit sind die Bitleitungen 132B und die Source-Leitungen 132S leitfähige Säulen mit glatten Seitenwänden, die sich nicht in die Seitenwandvertiefung 112 erstrecken und die von Abschnitten der Speicherschichten 128 durch die Halbleiterschichten 124 / Isolationsbereiche 126 getrennt sind. In der Ausführungsform von 18B werden Öffnungen 130 (siehe 12A und 12B) für die Bitleitungen 132B und die Source-Leitungen 132S durch die Halbleiterschichten 124 hindurch gebildet, und somit umfassen die Bitleitungen 132B und die Source-Leitungen 132S hervorstehende Abschnitte, die sich in die Seitenwandvertiefungen 112 erstrecken.
  • 19 ist eine dreidimensionale Ansicht eines Speicherarrays 50 in einer Zwischenphase beim Herstellen, gemäß einigen anderen Ausführungsformen. Diese Ausführungsform ist der Ausführungsform von 15D ähnlich, mit der Ausnahme, dass beim Strukturieren der Halbleiterschicht 122 (siehe 10), um die Halbleiterschichten 124 zu bilden, die Abschnitte der Halbleiterschicht 122 (siehe 10) außerhalb der Seitenwandvertiefungen 112 nicht entfernt werden. Folglich sind die Halbleiterschichten 124 von vertikal benachbarten Transistoren nicht getrennt. Es sollte sich verstehen, dass über der Zwischenstruktur von 19 eine Verschaltungsstruktur in einer ähnlichen Weise wie mit Bezug auf 16A bis 17J beschrieben gebildet werden kann. Ferner kann diese Ausführungsform mit Bitleitungen 132B und Source-Leitungen 132S gebildet werden, die leitfähigen Säulen mit glatten Seitenwänden sind (siehe 18A) oder die hervorstehende Abschnitte umfassen, die sich in die Seitenwandvertiefungen 112 erstrecken (siehe 18B).
  • 20 ist eine dreidimensionale Ansicht eines Speicherarrays 50 in einer Zwischenphase beim Herstellen, gemäß einigen anderen Ausführungsformen. Diese Ausführungsform ist der Ausführungsform von 15D ähnlich, mit der Ausnahme, dass sowohl die Halbleiterschichten 124 als auch die Speicherschichten 128 die Seitenwandvertiefungen 112 nur teilweise füllen. Daher werden die Isolationsbereiche 126 auch gebildet, um die verbleibenden Abschnitte der Seitenwandvertiefung 112 zu füllen. Es sollte sich verstehen, dass über der Zwischenstruktur von 20 eine Verschaltungsstruktur in einer ähnlichen Weise wie mit Bezug auf 16A bis 17J beschrieben gebildet werden kann. Ferner kann diese Ausführungsform mit Bitleitungen 132B und Source-Leitungen 132S gebildet werden, die leitfähigen Säulen mit glatten Seitenwänden sind (siehe 18A) oder die hervorstehende Abschnitte umfassen, die sich in die Seitenwandvertiefungen 112 erstrecken (siehe 18B).
  • 21 ist eine Ansicht einer Zwischenphase beim Herstellen eines Speicherarrays 50 gemäß einigen anderen Ausführungsformen. Es handelt sich bei 21 um eine Querschnittsansicht entlang des Referenzquerschnitts B-B in 15D. Es wird ein Abschnitt eines Speicherarrays 50 veranschaulicht. Einige Merkmale, wie die treppenartige Anordnung der Wortleitungen (siehe 1A), sind in einigen Figuren der Klarheit halber nicht gezeigt.
  • 21 veranschaulicht einen ähnlichen Verarbeitungsschritt wie 6, zeigt z. B. die Definition der Wortleitungen 116. Jedoch werden bei dieser Ausführungsform die Seitenwandvertiefungen 112 auf eine Weise gebildet, die von den mit Bezug auf 4 bis 6 beschriebenen Schritten verschieden ist. Insbesondere enthält jede der leitfähigen Schichten 108 abwechselnd erste leitfähige Teilschichten 108A und zweite leitfähige Teilschichten 108B. Beispielsweise veranschaulicht 21, dass jede leitfähige Schicht 108 eine erste der leitfähigen Teilschichten 108A aufweist, die zwischen zwei der zweiten leitfähigen Teilschichten 108B angeordnet ist. Wie nachstehend mit Bezug auf 22 ausführlicher beschrieben wird, können die leitfähigen Schichten 108 jede gewünschte Anzahl leitfähiger Teilschichten 108A, 108B aufweisen. Die ersten leitfähigen Teilschichten 108A werden aus einem ersten leitfähigen Material gebildet (das aus den in Frage kommenden Materialien der leitfähigen Schichten 108, wie unter Bezugnahme auf 2 beschrieben, gebildet sein kann), und die zweiten leitfähigen Teilschichten 108B werden aus einem zweiten leitfähigen Material gebildet (das aus den in Frage kommenden Materialien der leitfähigen Schichten 108, wie unter Bezugnahme auf 2 beschrieben, gebildet sein kann), wobei das erste leitfähige Material von dem zweiten leitfähigen Material verschieden ist. Insbesondere weist das Material der ersten leitfähigen Teilschichten 108A eine hohe Ätzselektivität beim Ätzen des Materials der zweiten leitfähigen Teilschicht 108B auf. Von daher können bei dieser Ausführungsform die Seitenwandvertiefungen 112 nach dem in 3 gezeigten Verarbeitungsschritt gebildet werden. Die Seitenwandvertiefungen 112 können durch einen akzeptablen Ätzprozess gebildet werden, wie einen solchen, der bezüglich des Materials der ersten leitfähigen Teilschichten 108A selektiv ist (der z. B. das Material der ersten leitfähigen Teilschichten 108A selektiv mit einer höheren Geschwindigkeit als die Materialien der zweiten leitfähigen Teilschichten 108B entfernt). Das Ätzen kann isotrop sein. Als Ergebnis einer solchen Verarbeitung sind die hervorstehenden Abschnitte 116P der Wortleitungen 116 (siehe 7A, 7B, 7C und 7D) aus einem anderen leitfähigen Material als die Hauptabschnitte 116M der Wortleitungen 116 gebildet (siehe 7A, 7B, 7C und 7D).
  • 22 ist eine dreidimensionale Ansicht eines Speicherarrays 50 in einer Zwischenphase beim Herstellen, gemäß einigen anderen Ausführungsformen. Diese Ausführungsform ist der Ausführungsform von 15D ähnlich, mit der Ausnahme, dass die Wortleitungen 116 eine Vielzahl von Seitenwandvertiefungen 112 aufweisen. Durch einen Prozess, der den unter Bezugnahme auf 21 beschriebenen Schritt umfasst, können die Wortleitungen 116 mit einer Vielzahl von Seitenwandvertiefungen 112 gebildet werden. Beispielsweise kann jede der Wortleitungen 116 mit einer Vielzahl von Seitenwandvertiefungen 112 gebildet werden, indem jede der leitfähigen Schichten 108 mit zwei der ersten leitfähigen Teilschichten 108A und drei der zweiten leitfähigen Teilschichten 108B gebildet wird.
  • Bei den unter Bezugnahme auf 1 bis 22 beschriebenen Ausführungsformen wird das Speicherarray 50 über einem Substrat 102, wie einem dielektrischen Substrat, gebildet. Bei einigen Ausführungsformen ist das Speicherarray 50 als Teil eines eigenständigen Bauelements (z. B. eines Speicherchips) gebildet, die durch Bauelementeverpackung mit anderen Bauelemente (z. B. einem Logikchip) integriert wird. Bei einigen Ausführungsformen ist das Speicherarray 50 in einem anderen Bauelement, wie einen Logikchip, eingebettet. Bei solchen Ausführungsformen kann das Substrat 102 weggelassen sein oder kann eine darunterliegende Schicht sein, wie eine darunterliegende dielektrische Schicht, ein darunterliegendes Halbleitersubstrat oder dergleichen.
  • 23 ist eine Querschnittsansicht einer Halbleitervorrichtung 300 gemäß einigen Ausführungsformen. Es handelt sich bei 23 um eine Querschnittsansicht entlang des Referenzquerschnitts C-C in 16D. 23 ist eine vereinfachte Darstellung, wobei einige Merkmale der Klarheit halber weggelassen sind. Die Halbleitervorrichtung 300 umfasst einen Logikbereich 300L und einen Speicherbereich 300M. Speicherbauelemente (z. B. Speicher) werden im Speicherbereich 300M gebildet, und Logikbauelemente (z. B. Logikschaltungen) werden im Logikbereich 300L gebildet. Beispielsweise kann ein Speicherarray 50 (siehe 1) im Speicherbereich 300M gebildet werden, und Logikbauelemente können im Logikbereich 300L gebildet werden. Der Speicherbereich 300M kann an einem Rand des Logikbereiches 300L angeordnet sein oder der Logikbereich 300L kann den Speicherbereich 300M umgeben.
  • Der Logikbereich 300L und der Speicherbereich 300M werden über demselben Halbleitersubstrat 302 gebildet. Das Halbleitersubstrat 302 kann dotiertes oder undotiertes Silizium oder eine aktive Schicht eines Halbleiter-auf-Isolator-Substrats (SOI-Substrats) sein. Das Halbleitersubstrat 302 kann andere Halbleitermaterialien, wie Germanium; einen Verbindungshalbleiter, einschließlich Siliziumcarbid, Galliumarsenid, Galliumphosphid, Galliumnitrid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, einschließlich SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP, oder Kombinationen davon umfassen. Andere Substrate, wie mehrschichtige oder Gradientensubstrate, können ebenfalls verwendet werden.
  • Die Bauelemente 304 werden an der aktiven Fläche des Halbleitersubstrats 302 gebildet. Bei den Bauelementen 304 kann es sich um aktive Bauelemente oder um passive Bauelemente handeln. Beispielsweise können die elektrischen Bauelemente Transistoren, Dioden, Kondensatoren, Widerstände oder dergleichen sein, die durch ein beliebiges geeignetes Herstellungsverfahren gebildet werden. Die Bauelemente 304 sind miteinander verschaltet, um die Speicherbauelemente und Logikbauelemente der Halbleitervorrichtung 300 zu bilden.
  • Auf dem Halbleitersubstrat 302 werden eine oder mehrere Zwischenschichtdielektrium-Schichten (ILD-Schichten - inter-layer dielectric layers) 306 gebildet, und elektrisch leitfähige Strukturelemente, wie Kontaktstecker 308, sind mit den Bauelementen 304 elektrisch verbunden. Die ILD-Schicht(en) 306 kann (können) aus einem beliebigen geeigneten dielektrischen Material, beispielsweise einem Oxid, wie Siliziumoxid, Phosphorsilicatglas (PSG), Borsilicatglas (BSG), bordotiertes Phosphorsilicatglas (BPSG) oder dergleichen, Nitrid, wie Siliziumnitrid oder dergleichen gebildet werden. Die ILD-Schicht(en) kann (können) durch einen beliebigen akzeptablen Abscheidungsprozess, wie Schleuderbeschichten, physikalische Gasphasenabscheidung (PVD), chemische Gasphasenabscheidung (CVD), Ähnliches oder eine Kombination davon, gebildet werden. Die elektrisch leitfähigen Merkmale in der ILD-Schicht (den ILD-Schichten) können durch einen beliebigen geeigneten Prozess, wie Abscheidung, Damascene-Prozess (z. B. Single-Damascene-Prozess, Dual-Damascene-Prozess usw.), Ähnliches oder Kombinationen davon gebildet werden.
  • Über dem Halbleitersubstrat 302 wird eine Verschaltungsstruktur 310 gebildet. Die Verschaltungsstruktur 310 verschaltet die Bauelemente 304 miteinander, um integrierte Schaltungen in sowohl dem Logikbereich 300L als auch dem Speicherbereich 300M zu bilden. Die Verschaltungsstruktur 310 umfasst mehrere Metallisierungsschichten M1 bis M5. Obwohl fünf Metallisierungsschichten veranschaulicht sind, sollte sich verstehen, dass mehr oder weniger Metallisierungsschichten umfassen sein können. Jede der Metallisierungsschichten M1 bis M5 umfasst Metallisierungsstrukturen in dielektrischen Schichten. Die Metallisierungsstrukturen sind mit den Bauelementen 304 des Halbleitersubstrats 302 verbunden und umfassen jeweils metallische Leitungen L1 bis L5 und metallische Durchkontaktierungen V1 bis V5, die in einer oder mehreren Intermetall-Dielektrikum-Schichten (IMD-Schichten) gebildet sind. Die Verschaltungsstruktur 310 kann durch einen Damascene-Prozess, wie einen Single-Damascene-Prozess, einen Dual-Damascene-Prozess oder dergleichen, gebildet werden. Bei einigen Ausführungsformen sind die Kontaktstecker 308 ebenfalls Teil der Metallisierungsstrukturen, wie Teil der untersten Schicht der metallischen Durchkontaktierungen VI.
  • Bei dieser Ausführungsform wird das Speicherarray 50 in der Verschaltungsstruktur 310 gebildet. Das Speicherarray 50 kann in einer der Metallisierungsschichten M1 bis M5 gebildet werden und ist als in einer mittleren Metallisierungsschicht M4 gebildet veranschaulicht, es könnte jedoch auch in den unteren Metallisierungsschichten M1 bis M3 oder in der oberen Metallisierungsschicht M5 gebildet werden. Das Speicherarray 50 ist mit den Bauelementen 304 eletrisch verbunden. Bei dieser Ausführungsform enthält eine Metallisierungsschicht, die das Speicherarray 50 überdeckt, (z. B. die Metallisierungsschicht M5) Verschaltungen zu den Source-Leitungen 132S und den Bitleitungen 132B. Die Metallisierungsschicht, die das Speicherarray 50 überdeckt (z. B. die Metallisierungsschicht M5) kann außerdem Verschaltungen zu den Wortleitungen 116 enthalten, wie über die leitfähigen Kontakte 166 (siehe 17J). Bei einer anderen Ausführungsform enthält eine Metallisierungsschicht, die unter dem Speicherarray 50 liegt, (z. B. die Metallisierungsschicht M3) Verschaltungen zu den Source-Leitungen 132S, den Bitleitungen 132B und/oder den Wortleitungen 116.
  • Bei einigen Ausführungsformen kann die Verschaltungsstruktur 310 gebildet werden, indem zuerst die Schichten unter dem Speicherarray 50, z. B. die Metallisierungsschichten M1 bis M3, gebildet werden. Danach kann das Speicherarray 50 auf der Metallisierungsschicht M3 gebildet werden, wobei das Substrat 102 eine Ätzstoppschicht auf dem IMD der Metallisierungsschicht M3 ist. Nach dem Bilden des Speicherarrays 50 kann der Rest der Metallisierungsschicht M4 gebildet werden, wie durch Abscheiden und Planarisieren des IMD für die Metallisierungsschicht M4 und anschließendes Bilden der metallischen Leitungen M4 und der metallischen Durchkontaktierungen M4 (welche das IMD 216 und die leitfähigen Kontakte 166 einschließen können, siehe 17J). Dann können die Schichten (falls vorhanden), die das Speicherarray 50 überdecken, z. B. die Metallisierungsschicht M5, gebildet werden.
  • Ausführungsformen können Vorteile erzielen. Vor dem Bilden der Filmstapel für die Transistoren 54 kann jede Wortleitung 116 mit Seitenwandvertiefungen gebildet werden, indem Seitenwände der Wortleitung 116 vertieft werden und das leitfähige Material der Wortleitung 116 erneut abgeschieden wird. Die Wortleitungen 116 können verwendet werden, um die Transistoren 54 mit dreidimensionalen Kanalbereichen 124C zu bilden. Das Bilden der Transistoren 54 mit dreidimensionalen Kanalbereichen kann eine verbesserte Leistungsfähigkeit der Transistoren 54 ermöglichen. Beispielsweise können dreidimensionale Kanalbereiche stärkere elektrische Felder bei niedrigeren Gatespannungen, einen schwächeren EIN-Strom (ION), verbesserte Verhältnisse von EIN / AUS-Strom und weniger Leckströme als planare Kanalbereiche bewirken. Somit können Speicherarrays gebildet werden, die für Anwendungen geeignet sind, die Speicher hoher Leistungsfähigkeit erfordern (z. B. künstliche Intelligenz, Hochleistungsrechnen usw.). Überdies können das Lese-/Schreibfenster der Speicher und die Zuverlässigkeit der Speicher verbessert werden. Ferner kann das Bilden von Speicherarrays mit dreidimensionalen Kanalbereichen eine Verringerung der durchschnittlichen Größe der Bauelemente (z. B. Transistoren) in den Speicherarrays ermöglichen, während die Kanalbereiche eine ausreichende Leistungsfähigkeit beibehalten. Somit kann die Dichte von Speichern verbessert werden.
  • Bei einer Ausführungsform umfasst ein Bauelement eine erste dielektrische Schicht, die eine erste Seitenwand aufweist; eine zweite dielektrische Schicht, die eine zweite Seitenwand aufweist; eine Wortleitung zwischen der ersten dielektrischen Schicht und der zweiten dielektrischen Schicht, wobei die Wortleitung eine äußere Seitenwand und eine innere Seitenwand aufweist, wobei die innere Seitenwand bezüglich der äußeren Seitenwand, der ersten Seitenwand und der zweiten Seitenwand vertieft ist; eine Speicherschicht, die sich entlang der äußeren Seitenwand der Wortleitung, der inneren Seitenwand der Wortleitung, der ersten Seitenwand der ersten dielektrischen Schicht und der zweiten Seitenwand der zweiten dielektrischen Schicht erstreckt; und eine Halbleiterschicht, die sich entlang der Speicherschicht erstreckt.
  • Bei einigen Ausführungsformen des Bauelements weist die Wortleitung eine Verbindungsfläche auf, die sich zwischen der äußeren Seitenwand und der inneren Seitenwand erstreckt, wobei die Verbindungsfläche und die innere Seitenwand einen rechten Winkel bilden. Bei einigen Ausführungsformen des Bauelements weist die Wortleitung eine Verbindungsfläche auf, die sich zwischen der äußeren Seitenwand und der inneren Seitenwand erstreckt, wobei die Verbindungsfläche und die innere Seitenwand einen stumpfen Winkel bilden. Bei einigen Ausführungsformen des Bauelements weist die Wortleitung eine Verbindungsfläche auf, die sich zwischen der äußeren Seitenwand und der inneren Seitenwand erstreckt, wobei die Verbindungsfläche und die innere Seitenwand eine scharfkantige Ecke bilden. Bei einigen Ausführungsformen des Bauelements weist die Wortleitung eine Verbindungsfläche auf, die sich zwischen der äußeren Seitenwand und der inneren Seitenwand erstreckt, wobei die Verbindungsfläche und die innere Seitenwand eine abgerundete Ecke bilden. Bei einigen Ausführungsformen des Bauelements ist die innere Seitenwand bezüglich der äußeren Seitenwand um eine Tiefe im Bereich von 10 nm bis 50 nm vertieft. In einigen Ausführungsformen umfasst das Bauelement ferner Folgendes: eine Bitleitung, die mit einer Seitenwand der Halbleiterschicht und einer Seitenwand der Speicherschicht in Kontakt steht; eine Source-Leitung, die mit der Seitenwand der Halbleiterschicht und der Seitenwand der Speicherschicht in Kontakt steht; und einen Isolationsbereich zwischen der Source-Leitung und der Bitleitung, wobei der Isolationsbereich mit der Seitenwand der Halbleiterschicht und der Seitenwand der Speicherschicht in Kontakt steht. In einigen Ausführungsformen umfasst das Bauelement ferner Folgendes: eine Bitleitung, die mit einer Seitenwand der Halbleiterschicht in Kontakt steht; eine Source-Leitung, die mit der Seitenwand der Halbleiterschicht in Kontakt steht; und einen Isolationsbereich zwischen der Source-Leitung und der Bitleitung, wobei die Halbleiterschicht eine Seitenwand der Speicherschicht sowohl von der Source-Leitung als auch von der Bitleitung wie auch von dem Isolationsbereich trennt. In einigen Ausführungsformen umfasst das Bauelement ferner Folgendes: eine Bitleitung, die mit einer Seitenwand der Halbleiterschicht in Kontakt steht; eine Source-Leitung, die mit der Seitenwand der Halbleiterschicht in Kontakt steht; und einen Isolationsbereich zwischen der Source-Leitung und der Bitleitung, wobei die Halbleiterschicht und der Isolationsbereich eine Seitenwand der Speicherschicht sowohl von der Source-Leitung als auch von der Bitleitung trennen.
  • Bei einer Ausführungsform umfasst ein Bauelement Folgendes: eine Wortleitung, die einen Hauptabschnitt, einen ersten hervorstehenden Abschnitt und einen zweiten hervorstehenden Abschnitt umfasst, wobei der erste hervorstehende Abschnitt und der zweite hervorstehende Abschnitt sich jeweils von gegenüberliegenden Seiten des Hauptabschnitts weg erstrecken; eine Speicherschicht, die sich entlang der Wortleitung erstreckt, wobei ein Abschnitt der Speicherschicht zwischen dem ersten hervorstehenden Abschnitt und dem zweiten hervorstehenden Abschnitt der Wortleitung angeordnet ist; eine Halbleiterschicht, die sich entlang der Speicherschicht erstreckt, wobei ein Abschnitt der Halbleiterschicht zwischen dem ersten hervorstehenden Abschnitt und dem zweiten hervorstehenden Abschnitt der Wortleitung angeordnet ist; und eine leitfähige Leitung, die sich entlang der Halbleiterschicht erstreckt.
  • Bei einigen Ausführungsformen des Bauelements ist ein Abschnitt der leitfähigen Leitung zwischen dem ersten hervorstehenden Abschnitt und dem zweiten hervorstehenden Abschnitt der Wortleitung angeordnet. Bei einigen Ausführungsformen des Bauelements ist ein Abschnitt der Halbleiterschicht zwischen der leitfähigen Leitung und dem Hauptabschnitt der Wortleitung angeordnet. Bei einigen Ausführungsformen des Bauelements beträgt die Dicke des ersten hervorstehenden Abschnitts bzw. des zweiten hervorstehenden Abschnitts 5 % bis 30 % der Dicke des Hauptabschnitts.
  • Bei einer Ausführungsform umfasst ein Verfahren Folgendes: Bilden eines ersten leitfähigen Materials zwischen Schichten eines dielektrischen Materials; Vertiefen einer Seitenwand des ersten leitfähigen Materials bezüglich der Seitenwände des dielektrischen Materials, um eine Seitenwandvertiefung zu bilden; Abscheiden eines zweiten leitfähigen Materials in der Seitenwandvertiefung; Strukturieren des zweiten leitfähigen Materials, um eine Wortleitung zu definieren, die das erste leitfähige Material und das zweite leitfähige Material umfasst; Bilden einer Speicherschicht in der Seitenwandvertiefung, wobei die Speicherschicht mit der Wortleitung in Kontakt steht; und Bilden einer Halbleiterschicht, die mit der Speicherschicht in Kontakt steht.
  • Bei einigen Ausführungsformen des Verfahrens handelt es sich bei dem ersten leitfähigen Material und dem zweiten leitfähigen Material um das gleiche leitfähige Material. Bei einigen Ausführungsformen des Verfahrens sind das erste leitfähige Material und das zweite leitfähige Material verschiedene leitfähige Materialien. Bei einigen Ausführungsformen des Verfahrens umfasst das Strukturieren des zweiten leitfähigen Materials Folgendes: Ätzen des zweiten leitfähigen Materials, um Abschnitte des zweiten leitfähigen Materials an den Seitenwänden des dielektrischen Materials zu entfernen. Bei einigen Ausführungsformen des Verfahrens umfasst das Ätzen des zweiten leitfähigen Materials Folgendes: Durchführen einer anisotropen Trockenätzung unter Verwendung eines Gases auf Fluorbasis, das mit Sauerstoff gemischt ist. Bei einigen Ausführungsformen des Verfahrens entfernt die anisotrope Trockenätzung das zweite leitfähige Material 2- bis 5-mal schneller als das dielektrische Material. Bei einigen Ausführungsformen des Verfahrens weist die Seitenwandvertiefung nach dem Abscheiden des zweiten leitfähigen Materials eine Tiefe im Bereich von 10 nm bis 50 nm auf.
  • Das Vorstehende umreißt Merkmale mehrerer Ausführungsformen, sodass die Fachperson die Aspekte der vorliegenden Offenbarung besser verstehen kann. Die Fachperson sollte sich darüber im Klaren sein, dass sie die vorliegende Offenbarung ohne Weiteres als Grundlage für das Entwerfen oder Abwandeln anderer Prozesse und Strukturen verwenden kann, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der vorliegend vorgestellten Ausführungsformen zu erzielen. Die Fachperson sollte auch erkennen, dass derartige äquivalente Konstruktionen nicht von dem Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Modifikationen hieran vornehmen kann, ohne von dem Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/038964 [0001]
    • US 63/064731 [0001]

Claims (20)

  1. Bauelement, umfassend: eine erste dielektrische Schicht, die eine erste Seitenwand aufweist; eine zweite dielektrische Schicht, die eine zweite Seitenwand aufweist; eine Wortleitung zwischen der ersten dielektrischen Schicht und der zweiten dielektrischen Schicht, wobei die Wortleitung eine äußere Seitenwand und eine innere Seitenwand aufweist, wobei die innere Seitenwand bezüglich der äußeren Seitenwand, der ersten Seitenwand und der zweiten Seitenwand vertieft ist; eine Speicherschicht, die sich entlang der äußeren Seitenwand der Wortleitung, der inneren Seitenwand der Wortleitung, der ersten Seitenwand der ersten dielektrischen Schicht und der zweiten Seitenwand der zweiten dielektrischen Schicht erstreckt; und eine Halbleiterschicht, die sich entlang der Speicherschicht erstreckt.
  2. Bauelement nach Anspruch 1, wobei die Wortleitung eine Verbindungsfläche aufweist, die sich zwischen der äußeren Seitenwand und der inneren Seitenwand erstreckt, wobei die Verbindungsfläche und die innere Seitenwand einen rechten Winkel bilden.
  3. Bauelement nach Anspruch 1, wobei die Wortleitung eine Verbindungsfläche aufweist, die sich zwischen der äußeren Seitenwand und der inneren Seitenwand erstreckt, wobei die Verbindungsfläche und die innere Seitenwand einen stumpfen Winkel bilden.
  4. Bauelement nach Anspruch 1, wobei die Wortleitung eine Verbindungsfläche aufweist, die sich zwischen der äußeren Seitenwand und der inneren Seitenwand erstreckt, wobei die Verbindungsfläche und die innere Seitenwand eine scharfkantige Ecke bilden.
  5. Bauelement nach Anspruch 1, wobei die Wortleitung eine Verbindungsfläche aufweist, die sich zwischen der äußeren Seitenwand und der inneren Seitenwand erstreckt, wobei die Verbindungsfläche und die innere Seitenwand eine abgerundete Ecke bilden.
  6. Bauelement nach einem der Ansprüche 1 bis 5, wobei die innere Seitenwand bezüglich der äußeren Seitenwand um eine Tiefe im Bereich von 10 nm bis 50 nm vertieft ist.
  7. Bauelement nach einem der Ansprüche 1 bis 6, ferner umfassend: eine Bitleitung, die mit einer Seitenwand der Halbleiterschicht und einer Seitenwand der Speicherschicht in Kontakt steht; eine Source-Leitung, die mit der Seitenwand der Halbleiterschicht und der Seitenwand der Speicherschicht in Kontakt steht; und einen Isolationsbereich zwischen der Source-Leitung und der Bitleitung, wobei der Isolationsbereich mit der Seitenwand der Halbleiterschicht und der Seitenwand der Speicherschicht in Kontakt steht.
  8. Bauelement nach einem der Ansprüche 1 bis 6, ferner umfassend: eine Bitleitung, die mit einer Seitenwand der Halbleiterschicht in Kontakt steht; eine Source-Leitung, die mit der Seitenwand der Halbleiterschicht in Kontakt steht; und einen Isolationsbereich zwischen der Source-Leitung und der Bitleitung, wobei die Halbleiterschicht eine Seitenwand der Speicherschicht sowohl von der Source-Leitung als auch von der Bitleitung wie auch von dem Isolationsbereich trennt.
  9. Bauelement nach einem der Ansprüche 1 bis 6, ferner umfassend: eine Bitleitung, die mit einer Seitenwand der Halbleiterschicht in Kontakt steht; eine Source-Leitung, die mit der Seitenwand der Halbleiterschicht in Kontakt steht; und einen Isolationsbereich zwischen der Source-Leitung und der Bitleitung, wobei die Halbleiterschicht und der Isolationsbereich eine Seitenwand der Speicherschicht sowohl von der Source-Leitung als auch von der Bitleitung trennen.
  10. Bauelement, umfassend: eine Wortleitung, die einen Hauptabschnitt, einen ersten hervorstehenden Abschnitt und einen zweiten hervorstehenden Abschnitt umfasst, wobei der erste hervorstehende Abschnitt und der zweite hervorstehende Abschnitt sich jeweils von gegenüberliegenden Seiten des Hauptabschnitts weg erstrecken; eine Speicherschicht, die sich entlang der Wortleitung erstreckt, wobei ein Abschnitt der Speicherschicht zwischen dem ersten hervorstehenden Abschnitt und dem zweiten hervorstehenden Abschnitt der Wortleitung angeordnet ist; eine Halbleiterschicht, die sich entlang der Speicherschicht erstreckt, wobei ein Abschnitt der Halbleiterschicht zwischen dem ersten hervorstehenden Abschnitt und dem zweiten hervorstehenden Abschnitt der Wortleitung angeordnet ist; und eine leitfähige Leitung, die sich entlang der Halbleiterschicht erstreckt.
  11. Bauelement nach Anspruch 10, wobei ein Abschnitt der leitfähigen Leitung zwischen dem ersten hervorstehenden Abschnitt und dem zweiten hervorstehenden Abschnitt der Wortleitung angeordnet ist.
  12. Bauelement nach Anspruch 10, wobei ein Abschnitt der Halbleiterschicht zwischen der leitfähigen Leitung und dem Hauptabschnitt der Wortleitung angeordnet ist.
  13. Bauelement nach einem der Ansprüche 10 bis 12, wobei die Dicke des ersten hervorstehenden Abschnitts bzw. des zweiten hervorstehenden Abschnitts 5 % bis 30 % der Dicke des Hauptabschnitts beträgt.
  14. Verfahren, umfassend: Bilden eines ersten leitfähigen Materials zwischen Schichten eines dielektrischen Materials; Vertiefen einer Seitenwand des ersten leitfähigen Materials bezüglich der Seitenwände des dielektrischen Materials, um eine Seitenwandvertiefung zu bilden; Abscheiden eines zweiten leitfähigen Materials in der Seitenwandvertiefung; Strukturieren des zweiten leitfähigen Materials, um eine Wortleitung zu definieren, die das erste leitfähige Material und das zweite leitfähige Material umfasst; Bilden einer Speicherschicht in der Seitenwandvertiefung, wobei die Speicherschicht mit der Wortleitung in Kontakt steht; und Bilden einer Halbleiterschicht, die mit der Speicherschicht in Kontakt steht.
  15. Verfahren nach Anspruch 14, wobei es sich bei dem ersten leitfähigen Material und dem zweiten leitfähigen Material um das gleiche leitfähige Material handelt.
  16. Verfahren nach Anspruch 14, wobei das erste leitfähige Material und das zweite leitfähige Material verschiedene leitfähige Materialien sind.
  17. Verfahren nach einem der Ansprüche 14 bis 16, wobei das Strukturieren des zweiten leitfähigen Materials Folgendes umfasst: Ätzen des zweiten leitfähigen Materials, um Abschnitte des zweiten leitfähigen Materials an den Seitenwänden des dielektrischen Materials zu entfernen.
  18. Verfahren nach Anspruch 17, wobei das Ätzen des zweiten leitfähigen Materials Folgendes umfasst: Durchführen einer anisotropen Trockenätzung unter Verwendung eines Gases auf Fluorbasis, das mit Sauerstoff gemischt ist.
  19. Verfahren nach Anspruch 18, wobei die anisotrope Trockenätzung das zweite leitfähige Material 2- bis 5-mal schneller als das dielektrische Material entfernt.
  20. Verfahren nach einem der Ansprüche 14 bis 19, wobei die Seitenwandvertiefung nach dem Abscheiden des zweiten leitfähigen Materials eine Tiefe im Bereich von 10 nm bis 50 nm aufweist.
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